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KR102173644B1 - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

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KR102173644B1
KR102173644B1 KR1020140011471A KR20140011471A KR102173644B1 KR 102173644 B1 KR102173644 B1 KR 102173644B1 KR 1020140011471 A KR1020140011471 A KR 1020140011471A KR 20140011471 A KR20140011471 A KR 20140011471A KR 102173644 B1 KR102173644 B1 KR 102173644B1
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엘지전자 주식회사
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Abstract

태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 결정질 반도체 기판의 후면에 비정질 실리콘층을 형성하는 단계; 비정질 실리콘층 중 일부분에 제1 도전성 타입의 불순물과 반대인 제2 도전성 타입의 불순물을 확산시켜 에미터부를 형성하는 제1 확산 단계; 비정질 실리콘층 중 일부분을 제외한 나머지 부분에 제1 도전성 타입의 불순물을 확산시켜 후면 전계부를 형성하는 제2 확산 단계;를 포함하고, 제1 및 제2 확산 단계 중 적어도 하나의 확산 단계가 수행될 때 비정질 실리콘층이 결정화되는 결정화 단계를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부와 기판쪽으로 이동하고, 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
이때, 에미터부와 기판 위에는, 에미터부와 기판에 전기적으로 연결된 복수의 전극이 위치하여 기판과 에미터부로 각각 이동한 전하를 수집하여 외부에 연결된 부하로 이동할 수 있도록 한다.
하지만, 이 경우, 빛이 입사되지 않은 기판의 면뿐만 아니라 빛이 입사되는 면, 즉, 입사면에 형성된 에미터부 위에도 전극에 위치하므로, 빛의 입사 면적이 감소하여 태양 전지의 효율이 떨어진다.
따라서 빛의 입사 면적을 증가시키기 위해, 전자와 정공을 수집하는 전극을 모두 기판의 후면에 위치시킨 후면 전극형 구조(back contact)의 태양 전지가 개발되어 있다.
본 발명이 이루고자 하는 기술적 과제는 효율이 향상된 태양 전지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따르면, 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 결정질 반도체 기판의 후면에 비정질 실리콘층을 형성하는 단계; 비정질 실리콘층 중 일부분에 제1 도전성 타입의 불순물과 반대인 제2 도전성 타입의 불순물을 확산시켜 에미터부를 형성하는 제1 확산 단계; 비정질 실리콘층 중 일부분을 제외한 나머지 부분에 제1 도전성 타입의 불순물을 확산시켜 후면 전계부를 형성하는 제2 확산 단계; 를 포함하고, 제1 및 제2 확산 단계 중 적어도 하나의 확℃산 단계가 수행될 때 비정질 실리콘층이 결정화되는 결정화 단계를 포함할 수 있다.
여기에서, 비정질 실리콘층의 결정화는 20-80% 범위 내에서 이루어질 수 있다.
제1 확산 단계가 수행된 이후에, 제2 확산 단계가 수행되고, 제1 확산 단계가 수행될 때 결정화 단계가 500℃ 이상에서 수행되는 것이 바람직하다.
제1 확산 단계가 수행되기 이전에, 탈수소화 공정을 수행하는 단계를 더 포함하고, 탈수소화 공정은 350-500℃에서 이루어질 수 있다.
제1 확산 단계와 제2 확산 단계가 동시에 수행되고, 제1 확산 단계와 제2 확산 단계가 수행될 때, 결정화 단계가 500℃ 이상에서 수행되는 것이 바람직하다.
제1 확산 단계와 제2 확산 단계가 수행되기 이전에, 탈수소화 공정을 수행하는 단계를 더 포함하고, 탈수소화 공정은 350-500℃에서 이루어질 수 있다.
비정질 실리콘층은 200-300nm의 두께로 형성되고, 저온 즉, 250℃에서 형성될 수 있다.
제1 확산 단계 이전에, 비정질 실리콘층의 후면에 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층을 형성하는 단계 및 제2 확산 단계 이전에, 비정질 실리콘층의 후면에 제1 도전성 타입의 불순물을 함유한 제2 도펀트층을 형성하는 단계를 더 포함할 수 있다.
이와 같은 구성의 태양 전지는 제1 도전성 타입을 갖는 반도체 기판; 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고, 반도체 기판과 p-n 접합을 형성하는 에미터부; 제1 도전성 타입의 불순물이 고농도로 도핑되는 후면 전계부; 에미터부와 전기적으로 연결되는 제1 전극; 및 후면 전계부와 전기적으로 연결되는 제2 전극; 을 포함하고, 에미터부와 후면 전계부는 20-80%의 결정화도를 갖는 비정질 실리콘을 포함할 수 있다.
에미터부와 후면 전계부는 동일한 선상에 교대로 위치할 수 있다.
반도체 기판은 다결정 실리콘 또는 단결정 실리콘으로 이루어질 수 있다.
기판의 후면에 진성 반도체층을 더 포함하며, 진성 반도체층은 a-Si:H로 이루어질 수 있다.
이러한 특징에 따르면, 비정질 실리콘 박막을 고온의 열공정으로 결정화시킴으로써, 결함 빈도(defect density)가 낮아 패시베이션 특성이 향상될 수 있다.
또한, 결정화가 이루어질 때 도핑소스가 함께 확산됨으로써, 공정이 단순화되어 태양 전지의 제조 비용이 절감된다.
따라서, 태양 전지의 효율을 더욱 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에 도시된 태양 전지를 II-II선을 따라 잘라 도시한 개략적인 단면도이다.
도 3a 내지 도 3l은 본 발명의 제1 실시예에 따른 태양 전지의 제조 방법을 순차적으로 도시한 도면이다.
도 4a 내지 도 4g는 본 발명의 제2 실시예에 따른 에미터부 및 후면 전계부를 형성하기 위한 제조 방법을 순차적으로 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.
본 발명을 설명함에 있어서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않을 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
"및/또는"이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함할 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급되는 경우는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해될 수 있다.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것으로서, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 수 있다.
아울러, 이하의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위해서 제공되는 것으로서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 태양 전지 및 그 제조 방법에 대하여 설명한다.
도 1 및 도 2를 참고하면, 태양 전지(1)는 기판(110), 기판(110)의 한쪽 면, 예를 들면 빛이 입사되는 전면(front surface)에 위치하는 제1 진성 반도체층(112), 제1 진성 반도체층(112)의 전면에 위치하는 반사 방지막(130), 빛이 입사되지 않고 기판(110)의 전면과 마주보고 잇는 기판(110)의 후면(back surface)에 위치하는 제2 진성 반도체층(114), 제2 진성 반도체층(114)의 후면에 위치하는 복수의 에미터부(120), 제2 진성 반도체층(114)의 후면에 위치하고 복수의 에미터부(120)와 동일한 선상에 위치하는 복수의 후면 전계(back surface field, BSF)부(170), 복수의 에미터부(120) 및 복수의 후면 전계부(170)의 후면에 위치하는 절연막(180), 복수의 에미터부(120) 위에 위치하는 제1 전극(141), 복수의 후면 전계부(170) 위에 위치하는 제2 전극(142)을 포함한다. 여기서, 제1 진성 반도체층(112), 제2 진성 반도체층(114), 반사 방지막(130) 및 절연막(180)은 생략될 수도 있지만, 제1 진성 반도체층(112), 제2 진성 반도체층(114), 반사 방지막(130) 및 절연막(180)을 포함하는 경우 태양 전지의 공정 효율이나 수율이 보다 향상되므로, 도 1 및 도 2에 도시된 바와 같이 구비된 경우를 일례로 설명한다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘 웨이퍼로 이루어진다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 반도체로 이루어져 있다.
기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 함유할 수 있다.
이러한 기판(110)은 전면이 텍스처링(texturing)되어 요철면인 텍스처링 표면(textured surface)을 갖는다.
제1 진성 반도체층(112)은 기판(110)의 텍스처링 표면 즉, 기판(110)의 전면에 위치하며, 기판(110)과 반사 방지막(130) 사이에 형성되고, 수소가 함유된 진성 비정질-실리콘(intrinsic a-Si:H)으로 이루어질 수 있다. 이때, 제1 진성 반도체층(112)은 2-3nm의 두께로 형성될 수 있다. 여기서, 제1 진성 반도체층(112)은 전하가 이동되는 통로 역할을 할 수 있다.
제1 진성 반도체층(112)은 물리적 기상 증착법(PECVD, plasma enhanced chemical vapor deposition) 또는 화학적 기상 증착법(CVD, chemical vapor deposition)을 이용하여 기판(110)의 전면에 형성될 수 있다.
기판(110)과 제1 진성 반도체층(112)의 접합면은 평탄면이 아니라 기판(110)의 텍스처링 표면 형상에 영향을 받아 요철면을 갖는다.
반사 방지막(130)은 제1 진성 반도체층(112)의 전면에 위치하고, 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx) 등으로 이루어져 있다. 반사 방지막(130)은 태양 전지(1)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(1)의 효율을 높인다. 본 실시예에서, 반사 방지막(130)은 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있고, 필요에 따라 생략될 수 있다.
복수의 에미터부(120)는 기판(110)의 후면 위에 위치하고, 한 복수의 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고, 기판(110)과 다른 반도체, 예를 들어, 비정질 실리콘으로 이루어져 있다. 따라서, 에미터부(120)는 기판(110)과 p-n 접합뿐만 아니라 이종 접합(hetero junction)을 형성한다.
복수의 에미터부(120)는 서로 이격되어 있고, 거의 평행하게 정해진 방향으로 뻗어 있다.
복수의 에미터부(120)가 p형의 도전성 타입을 가질 경우, 에미터부(120)는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 포함할 수 있고, 반대로 복수의 에미터부(120)가 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 포함할 수 있다.
본 실시예의 경우, 기판(110)과 반대의 도전성 타입을 갖는 복수의 에미터부(120)는 도펀트(dopant)로서 3가 원소를 함유하고 있다. 따라서, 기판(110)의 실리콘 원자와 결합하기 위해 전자 하나를 얻기 때문에 복수의 에미터부(120)의 표면에 존재하는 원자의 고정 전하는 (-)가 된다. 이로 인해, 복수의 에미터부(120)의 고정 전하는 (+) 값을 갖는 정공과 반대의 전하값을 갖고 있으므로, 복수의 에미터부(120)쪽으로의 정공 이동이 가속화된다.
이때, 비정질 실리콘으로 형성된 복수의 에미터부(120)는 20-80%의 결정화도를 갖고 있다. 복수의 에미터부(120)가 20% 이하의 결정화도를 갖는 경우, 비정질 실리콘의 전도성이 매우 낮기 때문에 전극 형성시 컨택 저항이 높아 FF가 감소한다.
한편, 복수의 에미터부(120)의 결정화도가 80% 이상이 되는 경우 비정질 실리콘을 결정화시키기 위해 고온에서 수십 시간 결정화 공정을 수행하거나, 엑시머 레이저(excimer laser)와 같은 고가 공정이 필요한 문제점이 있다. 따라서, 본 실시예에서 복수의 에미터부(120)는 20-80%의 결정화도를 갖는 것이 바람직하다.
복수의 후면 전계부(170)는 기판(110)의 후면 위에 위치하고, 서로 거의 평행하게 복수의 에미터부(120)와 동일한 방향으로 뻗어 있다. 따라서, 도 1 및 도 2에 도시한 것처럼, 복수의 에미터부(120)와 복수의 후면 전계부(170)는 기판(110)의 후면에 교대로 위치한다.
복수의 후면 전계부(170)는 비정질 실리콘으로 이루어져 있고, 기판(110)과 동일한 제1 도전성 타입의 불순물이 기판(110)보다 고농도로 함유한 불순물부, 예를 들어 n+ 부이다.
이로 인해, 기판(110)과 복수의 후면 전계부(170)와의 불순물 농도 차이로 인해 전위 장벽이 형성되어 기판(110)의 후면으로 이동한 정공이 복수의 제2 전극(142)쪽으로 이동하는 것이 방지되므로, 복수의 제2 전극(142)의 부근에서 전자와 정공의 재결합으로 소멸되는 양이 줄어든다.
본 실시예의 경우, 복수의 후면 전계부(170)가 기판(110)과 동일한 n형의 도전성 타입을 갖고 있기 때문에, 복수의 후면 전계부(170)는 5가의 원자를 도펀트(dopant)로 함유하고 있다. 5가의 원자는 접해있는 기판(110)의 실리콘 원자와 결합하기 위해 전자 하나를 버리기 때문에, 복수의 후면 전계부(170)의 표면에 존재하는 원자의 고정 전하(fixed charge)는 (+)값을 갖는다. 결국, 복수의 후면 전계부(170)의 고정 전하는 기판(110)에서 소수 캐리어로 작용하는 정공과 동일한 값(+)을 갖고 있으므로 전기적인 반발력으로 인해 복수의 후면 전계부(170)쪽으로의 정공 이동이 방해된다.
기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(120)가 p형일 경우, 분리된 정공은 복수의 에미터부(120)쪽으로 이동하고 분리된 전자는 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(170)쪽으로 이동한다.
복수의 에미터부(120)는 기판(110)과 p-n접합을 형성하므로, 본 실시예 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 복수의 에미터부(120)는 n형의 도전성 타입을 가지게 되므로, 분리된 전자는 복수의 에미터부(120)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(170)쪽으로 이동한다.
이때, 비정질 실리콘으로 형성된 복수의 후면 전계부(170)는 복수의 에미터부(120)와 동일하게 20-80%의 결정화도를 가질 수 있다.
제2 진성 반도체층(114)은 기판(110)의 후면에 위치하고, 수소가 함유된 진성 비정질-실리콘(intrinsic a-Si:H)으로 이루어질 수 있다.
본 실시예에서, 제2 진성 반도체층(114)은 제1 진성 반도체층(112)과 동일한 물질로 형성될 수 있고, 제1 진성 반도체층(112)과 동일한 두께를 가질 수 있다.
이와는 달리, 제2 진성 반도체층(114)은 제1 진성 반도체층(112)과 다른 물질로 형성될 수 있으며, 제1 진성 반도체층(112)과 다른 두께를 가질 수 있다.
복수의 제1 전극(141)은 복수의 에미터부(120) 위에 위치하고, 복수의 에미터부(120)를 따라서 연장되어 있고, 복수의 에미터부(120)와 전기적으로 연결되어 있다.
각 제1 전극(141)는 복수의 에미터부(120)쪽으로 이동한 전하, 예를 들어, 정공을 수집한다.
복수의 제2 전극(142)은 복수의 후면 전계부(170) 위에 위치하고, 복수의 후면 전계부(170)를 따라서 연장되어 있고, 복수의 후면 전계부(170)와 전기적으로 연결되어 있다.
각 제2 전극(142)은 복수의 후면 전계부(170)쪽으로 이동하는 전하, 예를 들어 전자를 수집한다.
복수의 제1 및 제2 전극(141, 142)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(1)는 복수의 제1 전극(141)과 복수의 제2 전극(142)이 빛이 입사되지 않은 기판(110)의 후면에 위치하고, 기판(110)과 복수의 에미터부(120)가 서로 다른 종류의 반도체로 이루어져 있는 태양 전지로서, 그 동작은 다음과 같다.
태양 전지(1)로 빛이 조사되어 반사 방지막(130)을 통과하여 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 기판(110)의 표면이 텍스처링 표면이므로 기판(110) 전면에서의 빛 반사도가 감소하고, 텍스처링 표면에서 입사와 반사 동작이 행해져 빛의 흡수율이 증가되므로, 태양 전지(1)의 효율이 향상된다. 이에 더하여, 반사 방지막(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 기판(110)과 복수의 에미터부(120)의 p-n 접합에 의해 서로 분리되어 정공과 전자는 각각 p형의 도전성 타입을 갖는 복수의 에미터부(120)와 n형의 도전성 타입을 갖는 복수의 후면 전계부(170)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
이하, 도 3a 내지 도 3l을 참조하여 본 발명의 제1 실시예에 따른 태양 전지(1)의 제조 방법을 설명한다.
도 3a을 참고로 하면, 먼저, n형 단결정 실리콘으로 이루어진 반도체 기판(110)을 준비하고, 반도체 기판(110)의 한쪽 면, 예를 들면 후면(back surface)에 실리콘 산화막(SiOx) 등으로 이루어진 식각 방지막(111)을 적층한다.
다음으로, 도 3b에 도시한 것처럼, 식각 방지막(111)을 마스크로 하여 식각 방지막(111)이 형성되지 않은 기판(110)의 면, 즉 전면을 식각하여 입사면인 기판(110)의 전면에 복수의 돌출부를 구비한 텍스처링 표면을 형성한 후, 식각 방지막(111)을 제거한다. 이때, 기판(110)이 단결정 실리콘으로 이루어질 경우, KOH, NaOH, TMAH 등의 염기 용액을 사용하여 기판(110)의 표면을 텍스처링할 수 있다. 반면, 기판(110)이 다결정 실리콘으로 이루어질 경우, HF나 HNO3와 같은 산 용액을 사용하여 기판(110)의 표면을 텍스처링할 수 있다.
다음으로, 도 3c에 도시한 것처럼, n형 반도체 기판(100)의 전면과 후면에 제1 및 제2 진성 반도체층(112, 114)을 각각 형성한다. 제1 및 제2 진성 반도체층(112, 114)은 수소가 함유된 진성 비정질-실리콘(intrinsic a-Si:H)으로 이루어지며, 2-3nm의 두께로 형성될 수 있다. 여기서, 제1 및 제2 진성 반도체층(112, 114)은 전하가 이동되는 통로 역할을 할 수 있다.
제1 및 제2 진성 반도체층(112, 114)은 예를 들어, 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD)과 같은 적층 공정으로 기판(110)의 전면과 후면에 형성될 수 있다.
다음으로, 도 3d에 도시한 것처럼, 제1 진성 반도체층(112) 위에 실리콘 질화물을 증착하여 반사 방지막(130)을 형성한다. 이때, 반사방지막(130)은 제1 진성 반도체층(112)의 전면 전체에 형성된다.
반사 방지막(130)은 플라즈마 증착(PECVD) 또는 스퍼터링(sputtering) 등의 방법으로 형성할 수 있다.
다음으로, 도 3e에 도시한 것처럼, 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD) 등을 이용하여 제2 진성 반도체층(114) 위에 수소가 함유된 진성 비정질-실리콘(intrinsic a-Si:H)으로 이루어지는 비정질 실리콘층(150)을 형성한다.
본 실시예에서, 비정질 실리콘층(150)은 저온, 예를 들어 250℃에서 20-300nm의 두께로 형성될 수 있다.
다음으로, 도 3f에 도시한 것처럼, 비정질 실리콘층(150) 위에 기판(110)의 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층(162)을 형성한다. 본 실시예에서, 반도체 기판(110)이 n형으로 형성되므로, p형 도전성 타입, 즉 3가 원소의 불순물을 함유하는 제1 도펀트층(162)을 형성한다. 이때, 제1 도펀트층(162)은 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD) 등과 같은 적층 공정으로 형성될 수 있다.
다음으로, 도 3g에 도시한 것처럼, 제1 도펀트층(162) 위에 식각 방지막(111)을 적층한다.
다음으로, 도 3h에 도시한 것처럼, 식각 방지막(111)을 마스크로 하여 식각 방지막(111)이 형성되지 않은 제1 도펀트층(162)의 일부분을 식각하여 비정질 실리콘층(150)을 노출시킨다.
다음으로, 도 3i에 도시한 것처럼, 노출된 비정질 실리콘층(150)의 일부분 및 식각 방지막(111) 위에 제1 도전성 타입의 불순물을 함유하는 제2 도펀트층(164)을 형성한다. 본 실시예에서, 반도체 기판(110)이 n형으로 형성되므로, n형 도전성 타입, 즉 5가 원소의 불순물을 함유하는 제2 도펀트층(164)을 형성한다. 이때, 제2 도펀트층(164)은 제1 도펀트층(162)과 동일한 공정으로 형성될 수 있다.
다음으로, 제2 도펀트층(164)의 후면 전면 전체에 확산 방지막(180)을 형성한다. 확산 방지막(180)은 제2 도펀트층(160)의 확산을 방지하며, 폴리머(polymer) 계열 등과 같은 절연 물질로 형성된다.
다음으로, 도 3j에 도시한 것처럼, 비정질 실리콘층(150)에 탈수소화(dehydrogenation) 공정을 진행하여 비정질 실리콘층(150) 내에 포함된 수소를 제거한다. 이때, 탈수소화 공정은 400-500℃내에서 수행되는 것이 바람직하다.
다음으로, 도 3k 및 도 3l에 도시한 것처럼, 제1 도펀트층(162)의 불순물 및 제2 도펀트층(164)의 불순물을 확산시켜 비정질 실리콘층(150)을 고온에서 결정화하여 복수의 에미터부(120) 및 복수의 후면 전계부(170)를 형성한다.
구체적으로, 제1 도펀트층(162)의 제2 도전성 타입의 불순물을 비정질 실리콘층(150) 중 일부분에 확산시키는 제1 확산 단계를 수행하고, 제2 도펀트층(164)의 제1 도전성 타입의 불순물을 비정질 실리콘층(150) 중 일부분을 제외한 나머지 부분에 확산시키는 제2 확산 단계를 수행할 수 있다. 즉, 제1 확산 단계 및 제2 확산 단계는 동시에 수행될 수 있다. 여기서, 제1 확산 단계 및 제2 확산 단계는 500℃ 이상에서 고온 공정으로 수행될 수 있다.
이와 같이, 제1 확산 단계에 의해 제2 도전성 타입의 불순물이 확산된 비정질 실리콘층(150) 중 일부분은 복수의 에미터부(120)로 형성되고, 제2 확산 단계에 의해 제1 도전성 타입의 불순물이 확산된 비정질 실리콘층(150) 중 일부분을 제외한 나머지 부분은 복수의 후면 전계부(170)로 형성될 수 있다. 즉, 복수의 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입의 불순물을 함유하고, 복수의 후면 전계부(170)는 n형의 기판(110)과 동일한 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 영역, 예를 들면, n+ 또는 n++ 영역으로 형성될 수 있다. 이때, 복수의 에미터부(120) 및 복수의 후면 전계부(170)는 교대로 위치하여 형성될 수 있다.
이와 동시에, 복수의 에미터부(120) 및 복수의 후면 전계부(170)로 형성된 비정질 실리콘층(150)의 적어도 일부분이 결정화될 수 있다. 본 실시예에서, 비정질 실리콘으로 형성된 복수의 에미터부(120) 및 복수의 후면 전계부(170)는 20-80%의 결정화도를 가질 수 있다.
한편, 복수의 에미터부(120) 및 복수의 후면 전계부(170) 사이에 복수의 에미터부(120) 및 복수의 후면 전계부(170)의 확산을 방지하는 확산 방지막(180)이 추가로 형성될 수도 있다.
다음으로, 복수의 에미터부(120) 위에 복수의 제1 전극(141)을 형성하고, 복수의 후면 전계부(170) 위에 복수의 제2 전극(142)을 형성하여 태양 전지(1)를 완성한다(도 1 참조).
구체적으로, 복수의 제1 및 제2 전극(141, 142)은 스크린 인쇄법을 이용하여 전극용 페이스트를 복수의 에미터부(120) 및 복수의 후면 전계부(170)의 후면에 도포한 후 소결하여 형성할 수 있지만, 이와는 달리, 도금법, 스퍼터링법과 전자빔 증착 등의 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD) 등을 이용하여 형성할 수도 있다.
이하, 도 4a 내지 도 4g를 참조하여 본 발명의 제2 실시예에 따른 에미터부 및 후면 전계부를 포함하는 태양 전지(1)를 설명한다. 도 4a 내지 도 4g는 본 발명의 제2 실시예에 따른 에미터부 및 후면 전계부를 형성하기 위한 제조 방법을 순차적으로 도시한 도면이다.
도 4a 내지 도 4g를 참고하면, 본 발명의 제2 실시예에 따른 에미터부 및 후면 전계부를 형성하는 방법은 전술한 제1 실시예의 태양 전지와 동일하므로, 이하에서는 에미터부 및 후면 전계부의 형성 방법에 대해서만 설명한다. 따라서, 도 1에 도시한 태양 전지(1)와 동일한 기능을 수행하는 구성요소에 대해서는 도 1과 동일한 도면 부호를 부여하고 그에 대한 상세한 설명은 생략한다.
도 4a을 참고로 하면, 먼저, 반도체 기판(110)의 한쪽 면, 예를 들면 후면(back surface)에 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD) 등을 이용하여 제2 진성 반도체층(114) 위에 수소가 함유된 진성 비정질-실리콘(intrinsic a-Si:H)으로 이루어지는 비정질 실리콘층(150)을 형성한 후, 비정질 실리콘층(150)의 일부분 위에 식각 방지막(111)을 형성한다.
본 실시예에서, 비정질 실리콘층(150)은 저온, 예를 들어 250℃에서 20-300nm의 두께로 형성될 수 있다.
다음으로, 도 4b에 도시한 것처럼, 비정질 실리콘층(150) 위에 기판(110)의 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층(162)을 형성한다. 본 실시예에서, 반도체 기판(110)이 n형으로 형성되므로, p형 도전성 타입, 즉 3가 원소의 불순물을 함유하는 제1 도펀트층(162)을 형성한다. 이때, 제1 도펀트층(162)은 물리적 기상 증착법(PECVD) 또는 화학적 기상 증착법(CVD) 등과 같은 적층 공정으로 형성될 수 있다.
다음으로, 제1 도펀트층(162) 위에 확산 방지막(180)을 형성할 수 있다. 확산 방지막(180)은 제1 도펀트층(162)의 확산을 방지하며, 폴리머(polymer) 계열 등과 같은 절연 물질로 형성된다.
다음으로, 도 4c에 도시한 것처럼, 비정질 실리콘층(150)에 탈수소화(dehydrogenation) 공정을 진행하여 비정질 실리콘층(150) 내에 포함된 수소를 제거한다. 이때, 탈수소화 공정은 400-500℃내에서 수행되는 것이 바람직하다.
다음으로, 도 4d에 도시한 것처럼, 제1 도펀트층(162)의 불순물을 확산 및 비정질 실리콘층(150)을 고온에서 결정화하여 비정질 실리콘층(150)의 적어도 일부분이 결정화된 결정층(152)을 형성할 수 있다.
구체적으로, 제1 도펀트층(162)의 제2 도전성 타입의 불순물을 비정질 실리콘층(150) 중 일부분에 확산시키는 제1 확산 단계를 수행할 수 있다. 제1 확산 단계는 500℃ 이상에서 고온 공정으로 수행될 수 있다.
이와 같이, 제1 확산 단계에 의해 제2 도전성 타입의 불순물이 확산된 비정질 실리콘층(150) 중 일부분은 복수의 에미터부(120)로 형성될 수 있다. 즉, 복수의 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입의 불순물을 함유할 수 있다.
이와 동시에, 복수의 에미터부(120)로 형성된 비정질 실리콘층(150)의 적어도 일부분이 결정화될 수 있다. 본 실시예에서, 비정질 실리콘으로 형성된 복수의 에미터부(120) 및 결정층(152)은 20-80%의 결정화도를 가질 수 있다.
다음으로, 도 4e에 도시한 것처럼, 확산 방지막(180)을 제거한 후, 일부분이 결정화된 결정층(152) 위에 식각 방지막(111)을 적층한다.
다음으로, 도 4f에 도시한 것처럼, 노출된 결정층(152)의 일부분 및 식각 방지막(111) 위에 제1 도전성 타입의 불순물을 함유하는 제2 도펀트층(164)을 형성한다. 본 실시예에서, 반도체 기판(110)이 n형으로 형성되므로, n형 도전성 타입, 즉 5가 원소의 불순물을 함유하는 제2 도펀트층(164)을 형성한다. 이때, 제2 도펀트층(164)은 제1 도펀트층(162)과 동일한 공정으로 형성될 수 있다.
다음으로, 제2 도펀트층(164) 위에 확산 방지막(180)을 형성한다. 확산 방지막(180)은 제2 도펀트층(164)의 확산을 방지하며, 폴리머(polymer) 계열 등과 같은 절연 물질로 형성된다.
다음으로, 도 4g에 도시한 것처럼, 제2 도펀트층(164)의 불순물을 결정층(152)으로 확산시켜 복수의 에미터부(120) 및 복수의 후면 전계부(170)를 형성한다.
구체적으로, 제2 도펀트층(164)의 제1 도전성 타입의 불순물을 비정질 실리콘층(150) 중 일부분을 제외한 나머지 부분에 확산시키는 제2 확산 단계를 수행할 수 있다. 즉, 제2 확산 단계는 제2 확산 단계가 수행된 이후에 수행될 수 있다. 여기서, 제2 확산 단계는 500℃ 이상에서 고온 공정으로 수행될 수 있다.
이와 같이, 제2 확산 단계에 의해 제1 도전성 타입의 불순물이 확산된 비정질 실리콘층(150) 중 일부분을 제외한 나머지 부분은 복수의 후면 전계부(170)로 형성될 수 있다. 즉, 복수의 후면 전계부(170)는 n형의 기판(110)과 동일한 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 영역, 예를 들면, n+ 또는 n++ 영역으로 형성될 수 있다. 이때, 복수의 에미터부(120) 및 복수의 후면 전계부(170)는 교대로 위치하여 형성될 수 있다.
본 실시예에서, 비정질 실리콘으로 형성된 복수의 에미터부(120) 및 복수의 후면 전계부(170)는 20-80%의 결정화도를 가질 수 있다.
한편, 교대로 위치하는 복수의 에미터부(120) 및 복수의 후면 전계부(170) 사이에 복수의 에미터부(120) 및 복수의 후면 전계부(170)의 확산을 방지하는 확산 방지막(180)이 추가로 형성될 수도 있다.
다음으로, 복수의 에미터부(120) 위에 복수의 제1 전극(141)을 형성하고, 복수의 후면 전계부(170) 위에 복수의 제2 전극(142)을 형성하여 태양 전지(1)를 완성한다(도 1 참조).
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 112: 제1 진성 반도체층
114: 제2 진성 반도체층 130: 반사 방지막
120: 에미터부 170: 후면 전계부
141: 제1 전극 142: 제2 전극
150: 비정질 실리콘층 152: 결정층
161: 제1 도펀트층 162: 제2 도펀트층
111: 식각 방지막 180: 확산 방지막

Claims (18)

  1. 제1 도전성 타입의 불순물을 함유하는 결정질 반도체 기판의 후면에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 후면에 상기 제1 도전성 타입의 불순물과 반대되는 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층 및 상기 제1 도전성 타입 불순물을 함유하는 제2 도펀트층 중 적어도 하나를 포함하는 도펀트층을 형성하는 단계;
    상기 도펀트층을 형성하는 단계 이후에 수행되어 상기 비정질 실리콘층을 탈수소화하는 단계;
    상기 탈수소화하는 단계 이후에 수행되고, 상기 비정질 실리콘층 중 일부분에 제2 도전성 타입의 불순물을 확산시켜 에미터부를 형성하는 제1 확산 단계; 및
    상기 탈수소화하는 단계 이후에 수행되고, 상기 비정질 실리콘층 중 상기 일부분을 제외한 나머지 부분에 상기 제1 도전성 타입의 불순물을 확산시켜 후면 전계부를 형성하는 제2 확산 단계를 포함하고,
    상기 제1 및 제2 확산 단계 중 적어도 하나의 확산 단계는 상기 비정질 실리콘층이 결정화되는 결정화 단계와 동시에 수행되는 태양 전지 제조 방법.
  2. 제1항에 있어서,
    상기 비정질 실리콘층의 결정화는 20-80% 범위 내에서 이루어지는 태양 전지 제조 방법.
  3. 제1항에 있어서,
    상기 제1 확산 단계가 수행된 이후에,
    상기 제2 확산 단계가 수행되는 태양 전지 제조 방법.
  4. 제3항에 있어서,
    상기 제1 확산 단계가 수행될 때 상기 결정화 단계가 500℃ 이상에서 수행되는 태양 전지 제조 방법.
  5. 제3항에 있어서,
    상기 탈수소화하는 단계는 350-500℃에서 이루어지는 태양 전지 제조 방법.
  6. 제1항에 있어서,
    상기 제1 확산 단계와 상기 제2 확산 단계가 동시에 수행되는 태양 전지 제조 방법.
  7. 제6항에 있어서,
    상기 제1 확산 단계와 상기 제2 확산 단계가 수행될 때,
    상기 결정화 단계가 500℃ 이상에서 수행되는 태양 전지 제조 방법.
  8. 제6항에 있어서,
    상기 탈수소화하는 단계는 350-500℃에서 이루어지는 태양 전지 제조 방법.
  9. 제1항에 있어서,
    상기 비정질 실리콘층은 200-300nm의 두께로 형성되는 태양 전지 제조 방법.
  10. 제9항에 있어서,
    상기 비정질 실리콘층은 상기 제1 확산 단계와, 상기 제2 확산 단계 중 적어도 하나의 온도보다 낮은 온도에서 형성되는 태양 전지 제조 방법.
  11. 제10항에 있어서,
    상기 비정질 실리콘층은 250℃에서 형성되는 태양 전지 제조 방법
  12. 제1항에 있어서,
    상기 도펀트층을 형성하는 단계에서, 상기 제1 도펀트층과 상기 제2 도펀트층을 각각 형성하고, 상기 제1 확산 단계와 상기 제2 확산 단계가 동시에 수행되는 태양 전지 제조 방법.
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