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KR102257824B1 - 태양 전지 제조 방법 - Google Patents

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KR102257824B1
KR102257824B1 KR1020160164540A KR20160164540A KR102257824B1 KR 102257824 B1 KR102257824 B1 KR 102257824B1 KR 1020160164540 A KR1020160164540 A KR 1020160164540A KR 20160164540 A KR20160164540 A KR 20160164540A KR 102257824 B1 KR102257824 B1 KR 102257824B1
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Abstract

본 발명은 태양 전지 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 두 장의 반도체 기판의 전면을 서로 중첩시키는 중첩 단계; 두 장의 반도체 기판이 서로 중첩된 상태에서 반도체 기판의 후면에 동시에 반도체층을 증착시키는 반도체층 증착 단계; 서로 중첩된 두 장의 반도체 기판을 분리하는 분리 단계; 및 반도체 기판의 전면을 텍스쳐링(texturing)하는 전면 텍스쳐링 단계;를 포함한다.

Description

태양 전지 제조 방법{MANUFACTURNG METHOD OF SOLAR CELL}
본 발명은 태양 전지 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체부에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 n형의 반도체부와 p형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결함으로써 전력을 얻는다.
이와 같은 태양 전지는 복수 개가 인터커넥터에 의해 서로 연결되어 모듈로 형성될 수 있다.
한편, 종래의 태양 전지 중에서 반도체 기판의 일면에 비정질 실리콘 또는 다결정 실리콘을 증착하여 형성되는 태양 전지의 경우, 실리콘을 반도체 기판의 일면에 증착하는 시간이 상대적으로 길어, 태양 전지의 생산량 증가에 걸림돌이 되었다.
일례로, 미국 특허 출원 US 5786027 및 US 8242354의 경우, 반도체 기판의 표면에 폴리실리콘을 증착시켜, 도전형 영역을 형성하는 기술이 공개되었다.
그러나, 이와 같은 종래의 기술은 반도체 기판의 표면에 실리콘을 증착할 때, 반도체 기판 각각에 대해 표면 전체를 실리콘 증착하는 것으로, 실리콘을 증착하는 단계가 반도체 기판 각각에 대해 개별적으로 수행되어, 태양 전지의 공정 시간을 단축하는데 한계가 있었다.
본 발명은 반도체 기판의 표면에 실리콘을 증착하는 실리콘 증착 단계의 공정 시간을 단축시켜, 태양 전지의 생산량을 증가시킬 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 두 장의 반도체 기판의 전면을 서로 중첩시키는 중첩 단계; 두 장의 반도체 기판이 서로 중첩된 상태에서 전면의 반대면인 후면에 동시에 보호막을 형성하는 보호막 증착 단계; 두 장의 반도체 기판이 서로 중첩된 상태에서 반도체 기판의 후면에 형성된 보호막 위에 동시에 반도체층을 증착시키는 반도체층 증착 단계; 서로 중첩된 두 장의 반도체 기판을 분리하는 분리 단계; 및 반도체 기판의 전면을 텍스쳐링(texturing)하는 전면 텍스쳐링 단계;를 포함한다.
여기서, 중첩 단계에서 두 장의 반도체 기판은 전면이 서로 접하도록 하나의 슬롯에 중첩된 상태로 보호막 및 반도체층을 증착시키는 증착 장비 내로 진입될 수 있다.
아울러, 보호막 증착 단계 및 반도체층 증착 단계는 저압 화학기상 증착 장비(LPCVD)에 의해 수행될 수 있다.
또한, 반도체층 증착 단계에서 증착되는 반도체층은 진성 비정질 실리콘층, 진성 폴리 실리콘층, 불순물이 함유된 비정질 실리콘층 또는 불순물이 함유된 폴리 실리콘층 중 적어도 하나일 수 있다.
아울러, 반도체층 증착 단계에서 증착되는 반도체층의 두께는 250nm ~ 450nm 사이일 수 있다.
또한, 반도체층 증착 단계에서 증착되는 반도체층은 반도체 기판의 후면과 함께 두 장의 반도체 기판이 서로 중첩된 전면의 가장 자리 영역까지 증착될 수 있다.
또한, 분리 단계에서 하나의 슬롯에 중첩되어 배치된 두 장의 반도체 기판은 각각 낱개로 분리될 수 있다.
또한, 전면 텍스쳐링 단계에서 반도체 기판의 전면은 반응성 이온 에칭법(RIE) 또는 습식 에칭법 중 어느 하나의 방법에 의해 텍스쳐링될 수 있다.
이와 같은 전면 텍스쳐링 단계에 의해 반도체 기판의 전면에 가장 자리 영역에 형성된 반도체층이 제거될 수 있다.
이때, 전면 텍스쳐링 단계에서 반도체 기판의 전면이 식각되는 깊이는 2um ~ 5um 사이일 수 있다.
일례로, 반도체층 증착 단계에서 증착되는 반도체층은 진성 비정질 반도체층 또는 진성 폴리 반도체층 중 적어도 하나일 수 있다.
아울러, 태양 전지 제조 방법은 분리 단계와 전면 텍스쳐링 단계 사이에, 반도체 기판의 후면 영역에 위치하는 반도체층 중 일부 영역을 열처리 하여, 불순물을 함유하는 제1 도전형 영역을 형성하는 제1 열처리 단계; 전면 텍스쳐링 단계 이후, 반도체 기판의 전면 전체 영역과 반도체 기판의 후면에 형성된 반도체층 중 일부 영역을 제외한 나머지 영역에 제1 도전형 영역에 함유된 불순물과 반대인 불순물을 함유하는 제2 도전형 영역을 열처리하여 형성하는 제2 열처리 단계; 및 반도체 기판의 후면에 형성된 제1 도전형 영역에 제1 전극을 형성하고, 제2 도전형 영역에 제2 전극을 형성하는 전극 형성 단계;를 더 포함할 수 있다.
또한, 제2 열처리 단계 이후, 반도체 기판의 전면 및 후면에 패시베이션층을 형성하는 패시베이션층 형성 단계를 더 포함할 수 있다.
이와 같은 제1 열처리 단계에서 반도체층의 일부 영역을 레이저로 열처리하여, 반도체층의 일부 영역을 제1 도전형 영역으로 형성할 수 있다.
또한, 반도체층 증착 단계에서 증착되는 반도체층은 불순물이 함유된 비정질 반도체층 또는 불순물이 함유된 폴리 반도체층 중 적어도 하나로 형성되어, 반도체층 증착 단계에 의해 반도체 기판의 후면에는 제2 도전형 영역이 형성될 수 있다.
이와 같은 경우, 태양 전지 제조 방법은 전면 텍스쳐링 단계 이후, 반도체 기판의 전면에 반도체층에 함유된 불순물과 반대인 불순물을 확산하여 제1 도전형 영역을 형성하는 열처리 단계; 및 반도체 기판의 전면에 형성된 제1 도전형 영역에 제1 전극을 형성하고, 반도체 기판의 후면에 형성된 제2 도전형 영역에 제2 전극을 형성하는 전극 형성 단계;를 더 포함할 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 두 장의 반도체 기판의 전면을 서로 중첩시킨 상태에서 반대면인 후면에 동시에 반도체층을 증착시킴으로써, 태양 전지의 양산성을 종래와 비교하여 2배로 더욱 확보할 수 있다.
아울러, 두 장의 반도체 기판의 후면에 반도체층을 증착한 이후, 각 반도체 기판의 전면을 텍스쳐링 처리하여, 태양 전지의 효율을 적정하게 유지할 수 있다.
도 1 내지 도 3은 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도이다.
도 4 내지 도 17은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 18 내지 도 19는 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도이다.
도 20 내지 도 26은 본 발명의 다른 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 이하에서 셀 스트링이라 함은 복수의 태양 전지가 서로 직렬 연결된 구조나 형태를 의미한다.
또한, 어떤 구성 부분의 두께나 폭이 다른 구성 부분의 두께나 폭과 동일하다는 의미는 공정 오차를 포함하여, 10%의 범위 내에서 동일함을 의미한다.
도 1 내지 도 3은 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 일례를 설명하기 위한 도로서, 도 1은 태양 전지의 일례를 나타내는 일부 사시도이고, 도 2는 도 1에 도시된 태양 전지의 제1 방향(x) 단면을 도시한 것이고, 도 3은 반도체 기판(110)의 후면에 형성된 제1, 2 전극의 패턴을 도시한 것이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반사 방지막(130), 반도체 기판(110), 보호막(180), 제1 도전형 영역(121), 제2 도전형 영역(172), 진성 반도체부(150), 패시베이션층(190), 복수의 제1 전극(141) 및 복수의 제2 전극(142)을 구비할 수 있다.
여기서, 반사 방지막(130) 및 패시베이층(190)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상되므로, 이하에서는 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
반사 방지막(130)은 외부로부터 반도체 기판(110)의 전면으로 입사되는 빛의 반사를 최소화하기 위하여, 반도체 기판(110)의 전면 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있다.
보호막(180)은 반도체 기판(110)의 후면 전체에 직접 접촉하여 배치되며, 유전체 재질을 포함할 수 있다. 따라서, 보호막(180)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)에서 생성되는 캐리어를 통과시킬 수 있다.
이와 같은 보호막(180)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
아울러, 보호막(180)은 SiON, SiNx, SiCx 또는 SiOx 재질로 형성될 수 있으며, 0.5nm ~ 5nm 사이의 두께를 가질 수 있다.
제1 도전형 영역(121)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면에 배치되되, 일례로, 보호막(180)의 후면의 일부에 직접 접촉하여 배치될 수 있다.
아울러, 이와 같은 제1 도전형 영역(121)은 반도체 기판(110)의 후면에 제2 방향(y)으로 길게 배치되며, 제2 도전성 타입과 반대인 제1 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있다.
여기서, 제1 도전형 영역(121)은 제1 도전성 타입의 불순물이 도핑될 수 있으며, 반도체 기판(110)에 함유된 불순물이 제2 도전성 타입의 불순물인 경우, 제1 도전형 영역(121)은 보호막(180)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.
각 제1 도전형 영역(121)은 반도체 기판(110)과 p-n접합을 형성하므로, 제1 도전형 영역(121)은 p형의 도전성 타입을 가질 수 있으며, 복수의 제1 도전형 영역(121)이 p형의 도전성 타입을 가질 경우 제1 도전형 영역(121)에는 3가 원소의 불순물이 도핑될 수 있다.
제2 도전형 영역(171, 172)은 제2 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 영역으로, 반도체 기판(110)의 전면 및 반도체 기판(110)의 후면에 위치할 수 있다.
여기서, 반도체 기판(110)의 후면에 위치한 제2 도전형 영역(172)은 반도체 기판(110)의 후면에 제1 도전형 영역(121)와 나란한 제2 방향(y)으로 길게 뻗어 배치되며, 일례로 보호막(180)의 후면 중에서 전술한 제1 도전형 영역(121) 각각과 이격된 일부 영역에 직접 접촉하여 형성될 수 있으며, 다결정 실리콘 재질로 형성될 수 있다.
아울러, 반도체 기판(110)의 전면에 위치한 제2 도전형 영역(171)은 반도체 기판(110)의 전면 전체 영역에 위치할 수 있고, 반도체 기판(110)의 전면에 불순물이 도핑되어 형성되므로, 반도체 기판(110)과 동일한 재질의 실리콘으로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질로 형성되는 경우, 반도체 기판(110)의 전면에 위치한 제2 도전형 영역(171)은 단결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 다결정 실리콘 재질로 형성되는 경우, 반도체 기판(110)의 전면에 위치한 제2 도전형 영역(171)도 다결정 실리콘 재질로 형성될 수 있다.
이와 같은 제2 도전형 영역(171, 172)은 제2 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 실리콘 재질로 형성될 수 있다. 따라서, 예를 들어, 반도체 기판(110)이 제2 도전성 타입의 불순물인 n형 타입의 불순물로 도핑되는 경우, 제2 도전형 영역(171, 172)은 n+의 불순물 영역일 수 있다.
이러한 제2 도전형 영역(172)은 반도체 기판(110)과 제2 도전형 영역(172)과의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 제2 도전형 영역(172) 쪽으로의 정공 이동을 방해하는 반면, 제2 도전형 영역(172) 쪽으로의 캐리어(예, 전자) 이동을 용이하게 할 수 있다.
따라서, 제2 도전형 영역(171, 172) 및 그 부근 또는 제1, 2 전극(200)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 제2 도전형 영역(172)로의 전자 이동량을 증가시킬 수 있다.
지금까지의 도 1 내지 도 2에서는 반도체 기판(110)이 제2 도전성 타입의 불순물인 경우를 일례로 설명하면서, 제1 도전형 영역(121)이 에미터부로서 역할을 하고, 반도체 기판(110)의 전면에 위치한 제2 도전형 영역(171)은 전면 전계부로서 역할을 하고, 반도체 기판(110)의 후면에 위치한 제2 도전형 영역(172)은 후면 전계부로서 역할을 수행하는 경우를 일례로 설명하였다.
그러나, 이와 다르게, 반도체 기판(110)이 제1 도전성 타입의 불순물을 함유하는 경우, 제1 도전형 영역(121)이 후면 전계부로서 역할을 하고, 제2 도전형 영역(171, 172)이 에미터부로서 역할을 할 수도 있다.
아울러, 여기의 도 1 및 도 2에서는 제1 도전형 영역(121)와 제2 도전형 영역(172)가 보호막(180)의 후면에 다결정 실리콘 재질로 형성된 경우를 일례로 설명하였다.
진성 반도체부(150)은 도 1 내지 도 2에 도시된 바와 같이, 제1 도전형 영역(121)와 제2 도전형 영역(172) 사이에 노출된 보호막(180)의 후면에 형성될 수 있고, 이와 같은 진성 반도체부(150)은 제1 도전형 영역(121) 및 제2 도전형 영역(172)과 다르게 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물이 도핑되지 않은 진성 다결정 반도체층으로 형성될 수 있다.
아울러, 도 1 및 도 2에 도시된 바와 같이, 진성 반도체부(150)의 양측면 각각은 제1 도전형 영역(121)의 측면 및 제2 도전형 영역(172)의 측면에 직접 접촉되는 구조를 가질 수 있다.
패시베이션층(190)은 제1 도전형 영역(121), 제2 도전형 영역(172) 및 진성 반도체부(150)에 형성되는 다결정 실리콘 재질의 층의 후면에 형성된 뎅글링 본드(dangling bond)에 의한 결함을 제거하여, 반도체 기판(110)으로부터 생성된 캐리어가 뎅글링 본드(dangling bond)에 의해 재결합되어 소멸되는 것을 방지하는 역할을 할 수 있다.
복수의 제1 전극(141)은 도 3에 도시된 바와 같이, 제1 도전형 영역(121)에 접속하고, 제2 방향(y)으로 길게 뻗어 형성될 수 있다. 이와 같은, 제1 전극(141)은 제1 도전형 영역(121) 쪽으로 이동한 캐리어, 예를 들어 정공을 수집할 수 있다.
복수의 제2 전극(142)은 제2 도전형 영역(172)에 접속하고, 제1 전극(141)과 나란하게 제2 방향(y)으로 길게 뻗어 형성될 수 있다. 이와 같은, 제2 전극(142)은 제2 도전형 영역(172) 쪽으로 이동한 캐리어, 예를 들어, 전자를 수집할 수 있다.
이와 같은 제1 전극(141)과 제2 전극(142)은 제2 방향(y)으로 길게 형성되며, 제1 방향(x)으로 이격될 수 있다. 아울러, 도 3에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)은 제1 방향(x)으로 교번하여 배치될 수 있다.
이와 같은 구조로 제조된 본 발명에 따른 태양 전지에서 제1 전극(141)을 통하여 수집된 정공과 제2 전극(142)을 통하여 수집된 전자는 외부의 회로 장치를 통하여 외부 장치의 전력으로 이용될 수 있다.
본 발명에 따른 태양 전지 모듈에 적용된 태양 전지는 반드시 도 1 및 도 3에 도시된 후면 접합 태양 전지만 한정하지 않으며, 태양 전지에 구비되는 제1, 2 전극(200)이 반도체 기판(110)의 후면에만 형성되는 점을 제외하고 다른 구성 요소는 얼마든지 변경이 가능하다.
예를 들어 본 발명의 태양 전지 모듈에는 제1 전극(141)의 일부 및 제1 도전형 영역(121)이 반도체 기판(110)의 전면에 위치하고, 제1 전극(141)의 일부가 반도체 기판(110)에 형성된 홀을 통해 반도체 기판(110)의 후면에 형성된 제1 전극(141)의 나머지 일부와 연결되는 MWT 타입의 태양 전지도 적용이 가능하다.
한편, 이와 같은 태양 전지를 제조하는 본 발명의 일례에 따른 태양 전지 제조 방법은 다음과 같다.
도 4 내지 도 17은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
여기서, 도 4는 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이고, 도 5 내지 도 17은 도 4에 기재된 각 단계를 설명하기 위한 도이다.
도 4와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 적어도 중첩 단계(S2), 반도체층 증착 단계(S4), 분리 단계(S5) 및 전면 텍스쳐링 단계(S8)를 포함하고, 이에 더하여, 쏘데미지 에칭 단계(S1), 보호막 증착 단계(S3), 제1 열처리 단계(S6), 식각 방지막 형성 단계(S7), 식각 방지막 패터닝 단계(S9), 제2 열처리 단계(S10), 식각 방지막 제거 단계(S11), 패시베이션층 형성 단계(S12) 및 전극 형성 단계(S13)를 더 포함할 수 있다.
여기서, 쏘데미지 에칭 단계(S1), 보호막 증착 단계(S3), 제1 열처리 단계(S6), 식각 방지막 형성 단계(S7), 식각 방지막 패터닝 단계(S9), 제2 열처리 단계(S10), 식각 방지막 제거 단계(S11), 패시베이션층 형성 단계(S12)는 태양 전지의 전극 구조나 열처리 방법에 따라 다르게 변형되거나 생략될 수 있다.
이하에서는 도 1 내지 도 3에 도시된 후면 컨택 태양 전지를 제조하기 위한 태양 전지 제조 방법의 일례로, 쏘데미지 에칭 단계(S1), 보호막 증착 단계(S3), 제1 열처리 단계(S6), 식각 방지막 형성 단계(S7), 식각 방지막 패터닝 단계(S9), 제2 열처리 단계(S10), 식각 방지막 제거 단계(S11), 패시베이션층 형성 단계(S12) 및 전극 형성 단계(S13)이 포함된 경우를 일례로 설명한다.
쏘데미지 에칭 단계(S1)에서는 잉곳을 커팅한 실리콘 웨이퍼의 표면에 생성된 결함을 제거하기 위하여 화학적인 방법으로 반도체 기판(110)의 각각의 표면을 식각할 수 있다.
이때, 식각 용액으로 수산화칼륨(KOH) 용액 등을 사용하여 기판(10)의 표면을 전체적으로 일정 깊이만큼 식각한 후, DIW(Deionized Water) 등을 사용하여 세정할 수 있다.
이와 같이, 쏘데미지 에칭 단계(S1)가 완료 후, 중첩 단계(S2)가 수행될 수 있다.
중첩 단계(S2)에서는 두 장의 반도체 기판(110)의 전면을 서로 중첩시킬 수 있다. 보다 구체적으로, 도 5에 도시된 바와 같이, 중첩 단계(S2)에서는 두 장의 반도체 기판(110)은 전면이 서로 접하도록 하나의 슬롯(510)에 배치될 수 있다.
이와 같이, 중첩 단계(S2)에서 두 장의 반도체 기판(110)의 전면이 서로 접하도록 하나의 슬롯(510)에 배치된 상태로, 보호막(180) 및 반도체층(150)을 증착시키는 증착 장비(500) 내로 진입될 수 있다.
여기서, 하나의 슬롯(510)에 배치된 두 장의 반도체 기판(110)이 슬롯(510)의 수직한 면과 이루는 각도는 1°보다 크고, 5°보다 작을 수 있다.
이와 같이, 하나의 슬롯(510)에 두 장의 반도체 기판(110)이 서로 접하도록 중첩된 상태에서 보호막 증착 단계(S3)와 반도체층 증착 단계(S4)가 수행될 수 있다.
이와 같은 보호막 증착 단계(S3) 및 반도체층 증착 단계(S4)는 저압 화학기상 증착 장비(LPCVD, 500)에 의해 수행될 수 있다.
보호막 증착 단계(S3)에서는 두 장의 반도체 기판(110)이 서로 중첩된 상태에서 전면의 반대면인 후면 전체에 보호막(180)이 도 6에 도시된 바와 같이, 증착될 수 있다.
여기서, 증착되는 보호막(180)의 재질은 SiON, SiNx, SiCx 또는 SiOx 중 어느 하나일 수 있다.
이때, 도 6에 도시된 바와 같이, 보호막(180)은 두 장의 반도체 기판(110) 각각의 후면 전체에 동시에 증착될 수 있으며, 각 반도체 기판(110)의 후면뿐만 아니라 측면까지 증착될 수 있다.
아울러, 보호막 증착 단계(S3)에서 증착되는 보호막(180)은 반도체 기판(110)의 후면과 함께 두 장의 반도체 기판(110)이 서로 중첩된 전면의 가장 자리 영역까지 증착될 수 있다.
이는 하나의 슬롯(510)에 두 장의 반도체 기판(110)을 중첩하여 배치하더라도, 두 장의 반도체 기판(110) 사이에 미세한 틈이 형성될 수 있고, 이로 인하여 각 반도체 기판(110)의 전면 가장 자리 영역에 일부 보호막(180)이 형성될 수 있다.
이때, 보호막(180)은 0.5nm ~ 5nm 사이의 두께로 증착될 수 있다.
이후, 반도체층 증착 단계(S4)에서 도 7에 도시된 바와 같이, 두 장의 반도체 기판(110)이 서로 중첩된 상태에서 반도체 기판(110)의 후면에 형성된 보호막(180) 위에 전체적으로 반도체층(150)을 증착할 수 있다.
따라서, 반도체층 증착 단계(S4)에서는 각 반도체 기판(110)의 후면 위에 동시에 반도체층(150)이 증착될 수 있으며, 아울러, 반도체층(150)은 각 반도체 기판(110)의 후면뿐만 아니라, 각 반도체 기판(110)의 측면 및 각 반도체 기판(110)의 전면 가장 자리 영역까지 일부 증착될 수 있다.
이와 같은 반도체층 증착 단계(S4)에서 증착되는 반도체층(150)은 진성 비정질 실리콘층, 진성 폴리 실리콘층, 불순물이 함유된 비정질 실리콘층 또는 불순물이 함유된 폴리 실리콘층 중 적어도 하나일 수 있다.
일례로, 도 1 내지 도 3에 도시된 바와 같이, 후면 접합 태양 전지를 제조하고자 하는 경우, 반도체층 증착 단계(S4)에서 증착되는 반도체층(150)은 진성 비정질 실리콘층 또는 진성 폴리 실리콘층 중 적어도 하나일 수 있다.
아울러, 일례로 반도체층 증착 단계(S4)에서 증착되는 반도체층(150)이 비정질 실리콘층(150)인 경우, 비정질 실리콘층(150)은 이후의 제1 열처리 단계(S6)나 제2 열처리 단계(S10)에서 재결정화될 수 있다.
이와 같은 반도체층 증착 단계(S4)에서 증착되는 반도체층(150)의 두께는 250nm ~ 450nm 사이일 수 있다.
반도체층 증착 단계(S4) 이후, 서로 중첩된 두 장의 반도체 기판(110)을 분리하는 분리 단계(S5)가 수행될 수 있다. 즉, 분리 단계(S5)에서 하나의 슬롯(510)에 중첩되어 배치된 두 장의 반도체 기판(110)은 별도의 식각액이나 장비를 사용하지 않고 각각 낱개로 간단하게 분리될 수 있다.
이와 같이, 분리 단계(S5)에서 서로 중첩된 두 장의 반도체 기판(110)이 낱개로 분리된 이후, 제1 열처리 단계(S6)가 수행될 수 있다.
이와 같은 제1 열처리 단계(S6)에서는 반도체 기판(110)의 후면 영역에 위치하는 반도체층(150) 중 일부 영역(S1)을 열처리 하여, 불순물을 함유하는 제1 도전형 영역(121)을 형성할 수 있다.
보다 구체적으로, 제1 열처리 단계(S6)에서는 제1 도전형 영역(121)을 형성하기 위해, 도 8a 및 도 8b에 도시된 바와 같이, 제1 도전성 타입의 불순물을 포함하는 도펀트층(DPL)을 반도체층(150)의 일부 영역(S1)에 패터닝하여 형성할 수 있다.
여기서, 도펀트층(DPL)은 p형 불순물을 함유하는 BSG(borosilicate glass) 또는 n형 불순물을 함유하는 PSG(Phosphosilicate glasses)일 수 있다.
여기서, 각각의 도펀트층(DPL)은 도 8b에 도시된 바와 같이, 반도체층(150) 위에 어느 한 방향으로 길게 패터닝될 수 있으며, 이와 같이, 반도체층(150)의 일부 영역(S1)에 도펀트층(DPL)이 형성된 상태에서, 도 9에 도시된 바와 같이, 반도체층(150)의 일부 영역(S1)을 레이저를 이용하여 선택적으로 열처리하여, 반도체층(150)의 일부 영역(S1)을 제1 도전형 영역(121)으로 형성할 수 있다.
여기서, 일례로, 반도체층(150)의 일부 영역(S1)에 형성된 제1 도전형 영역(121)은 에미터부로서의 역할을 수행할 수 있다.
이와 같이, 반도체층(150)의 일부 영역(S1)에 제1 도전형 영역(121)이 형성된 이후, 도 10에 도시된 바와 같이, 도펀트층(DPL)은 제거될 수 있다.
이후, 식각 방지막 형성 단계(S7)에서, 도 11에 도시된 바와 같이, 반도체 기판(110)의 후면에 형성된 제1 도전형 영역(121)과 반도체층(150) 위에 식각 방지막(AEL)을 형성할 수 있다.
본 발명의 일례에서는 식각 방지막(AEL)이 형성되는 경우를 일례로 설명하지만, 이는 반드시 필요한 것은 아니고, 전면 텍스쳐링 단계(S8)의 식각 방법이나 전면 텍스쳐링 단계(S8)에 사용되는 식각 장비에 따라 식각 방지막 형성 단계(S7)는 생략될 수도 있다.
이와 같은 식각 방지막 형성 단계(S7) 이후, 반도체 기판(110)의 전면을 텍스쳐링(texturing)하는 전면 텍스쳐링 단계(S8)가 수행될 수 있다.
이와 같은 전면 텍스쳐링 단계(S8)는 습식 식각 또는 건식 식각으로 수행될 수 있다.
습식 식각이 이용되는 경우, 일례로, KOH, NAOH, OH-계열의 화학 물질을 이용하는 알칼리 에칭 또는 CHCOO3, HNO3, HF 등을 이용한 산계열 에칭이 이용될 수 있다.
아울러, 건식 식각이 이용되는 경우, 일례로, NF3, SF6, F-계열 가스를 이용하는 플라즈마 에칭이나 반응성 이온 에칭법(RIE)이 이용될 수 있다. 여기서, 만약 건식 식각이 이용되는 경우, 식각 방지막 형성 단계(S7)가 생략될 수도 있다.
이와 같은 전면 텍스쳐링 단계(S8)에 의해 반도체 기판(110)의 전면에는 도 12에 도시된 바와 같이 텍스쳐링 요철이 형성될 수 있다.
이와 같은 전면 텍스쳐링 단계(S8)에서 반도체 기판(110)의 전면이 식각되는 깊이는 반도체층 증착 단계(S4)에서 증착된 반도체층(150) 두께의 대략 8배에서 12배 정도되는 2um ~ 5um 사이일 수 있다.
따라서, 이와 같은 전면 텍스쳐링 단계(S8)에 의해 도 12에 도시된 바와 같이, 반도체 기판(110)의 측면 및 전면에 가장 자리 영역에 형성된 반도체층(150) 및 보호막(180)이 함께 제거될 수 있다.
이후, 도 13에 도시된 바와 같이, 레이저를 이용하여 식각 방지막(AEL)의 일부 영역(S2)을 제거하는 식각 방지막 패터닝 단계(S9)가 수행될 수 있다.
여기서, 식각 방지막(AEL)의 일부 영역(S1)은 도 13에 도시된 바와 같이, 반도체층(150)의 일부 영역(S1)[또는, 제1 도전형 영역(121)이 위치하는 영역(S1)]을 제외한 나머지 영역(S2) 위에 위치하는 식각 방지막(AEL)의 부분을 의미한다.
이와 같은 식각 방지막 패터닝 단계(S9) 이후, 제2 열처리 단계(S10)가 수행될 수 있다. 제2 열처리 단계(S10)에서는 도 14에 도시된 바와 같이, 반도체 기판(110)이 퍼니스 장비(600) 내로 Drive-in 되어 반도체 기판(110)이 전체적으로 열처리될 수 있다.
이와 같은 퍼니스 장비(600)는 제2 열처리 단계(S10)가 수행될 때에, 퍼니스 장비(600) 내로 N2, O2, H2O, H2 등의 가스와 함께, 불순물 가스인 BBr3 가스 또는 POCL3 가스가 함께 주입되어, 800℃ 내지 1200℃ 사이로 열처리될 수 있다.
여기서, 일례로, 제1 열처리 단계(S6)에서 형성되는 제1 도전성 영역이 붕소(B)를 함유하는 경우, 제2 열처리 단계(S10)에서는 불순물 가스로 POCL3 가스가 주입될 수 있고, 반대로, 제1 열처리 단계(S6)에서 형성되는 제1 도전성 영역이 인(P)를 함유하는 경우, 제2 열처리 단계(S10)에서는 불순물 가스로 BBr3 가스가 주입될 수 있다.
이와 같은 제2 열처리 단계(S10)에 의해, 반도체 기판(110)의 전면 전체 영역에는 제1 도전형 영역(121)에 함유된 불순물과 반대인 불순물을 함유하는 제2 도전형 영역(172)이 형성될 수 있다.
아울러, 이와 동시에 반도체 기판(110)의 후면에 형성된 반도체층(150) 중 일부 영역(S1)을 제외한 나머지 영역(S2), 즉 식각 방지막 패터닝 단계(S9)에 의해 식각 방지막(AEL)이 제거되어 노출되는 반도체층(150)의 나머지 영역(S2)에 제2 도전형 영역(172)이 함께 형성될 수 있다.
이에 따라, 일례로, 반도체 기판(110)의 전면 전체 영역에 형성된 제2 도전형 영역(172)은 전면 전계부로서의 역할을 수행할 수 있고, 반도체 기판(110)의 후면에 형성된 반도체층(150) 중 나머지 영역에 형성된 제2 도전형 영역(172)은 후면 전계부로서의 역할을 수행할 수 있다.
이후, 도 15에 도시된 바와 같이, 반도체 기판(110)의 후면에 형성되었던 식각 방지막(AEL)을 완전히 제거하는 식각 방지막 제거 단계(S11)가 수행될 수 있다.
이와 같은 식각 방지막 제거 단계(S11)는 일례로, KOH 용액을 이용하여 수행될 수 있다.
이후, 반도체 기판(110)의 전면 및 후면에 전체적으로 패시베이션층(190)을 형성하는 패시베이션층 형성 단계(S12)가 수행될 수 있다.
보다 구체적으로 패시베이션층 형성 단계(S12)에서는 반도체 기판(110)의 후면에 전체적으로 후면 패시베이션층(190)을 형성하고, 반도체 기판(110)의 전면에 전체적으로 전면 패시베이션층(130)을 형성할 수 있다.
여기서, 전면 패시베이션층(130)은 도 1 내지 도 3에서 설명한 반사 방지막(130)으로 역할을 수행할 수 있다.
이후, 반도체 기판(110)의 후면에 형성된 제1 도전형 영역(121)에 제1 전극(141)을 형성하고, 제2 도전형 영역(172)에 제2 전극(142)을 형성하는 전극 형성 단계(S13)가 수행될 수 있다.
이에 따라, 도 1 내지 도 3에서 설명한 태양 전지를 제조할 수 있다.
이와 같은 태양 전지 제조 방법의 일례는 반도체 기판(110)의 후면에 보호막(180)과 반도체층(150)이 증착되어 형성되는 태양 전지를 형성함에 있어, 두 장의 반도체 기판(110)을 서로 중첩한 상태에서 보호막(180)과 반도체층(150)을 증착함으로써, 태양 전지의 양선성을 크게 증가시킬 수 있다.
아울러, 두 장의 반도체 기판(110)의 후면에 반도체층(150)을 증착한 이후, 각 반도체 기판(110)의 전면을 텍스쳐링 처리하여, 반도체 기판(110)의 전면 가장 자리 영역에 일부 형성되었던 반도체층(150)을 완전히 제거함으로써, 태양 전지의 효율을 양호하게 유지할 수 있다.
지금까지는 본 발명에 따른 태양 전지 제조 방법을 이용하여 후면 접합 태양 전지를 제조하는 경우를 설명하였지만, 이와 같은 본 발명에 따른 태양 전지 제조 방법은 반도체 기판(110)의 전면과 후면 각각에 전극이 위치하는 태양 전지에도 적용될 수 있다.
이하에서는 전극이 태양 전지의 전면 및 후면에 위치하는 태양 전지에 본 발명에 따른 태양 전지 제조 방법이 적용되는 일례에 대해 설명한다.
도 18 내지 도 19는 본 발명에 따른 태양 전지 제조 방법에 따라 제조되는 태양 전지의 다른 일례를 설명하기 위한 도로서, 도 18은 태양 전지의 다른 일례를 나타내는 일부 사시도이고, 도 19는 도 18에 도시된 태양 전지의 단면을 도시한 것이다.
도 18에 도시된 바와 같이, 다른 일례에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 터널층(160), 제2 도전형 영역(170), 패시베이션막(190), 제1 전극(141’) 및 제2 전극(142’)을 포함할 수 있다.
도 18에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.
아울러, 이하에서는 이전의 도 1 내지 도 17에서 설명한 바와 동일한 내용에 대해서는 구체적이 설명을 생략하고, 다른 부분을 위주로 설명한다.
도 18 및 도 19에 도시된 바와 같이, 다른 일례에 따른 태양 전지는 일례로, 반도체 기판(110)의 전면에 제1 도전형 영역(120), 전면 패시베이션층(190) 및 제1 전극(141’)이 위치하고, 반도체 기판(110)의 후면에 보호막(180), 제2 도전형 영역(170), 후면 패시베이션층(190) 및 제2 전극(142’)이 위치할 수 있다.
여기서, 제2 도전형 영역(170)은 보호막(180) 위에 전체적으로 반도체층(150)이 증착되어 형성될 수 있다.
여기서, 일례로, 제1 도전형 영역(120)은 반도체 기판(110)의 전면에 전체적으로 형성되어, 에미터부로서의 역할을 수행할 수 있고, 제2 도전형 영역(170)은 반도체 기판(110)의 후면에 전체적으로 형성되어, 후면 전계부로서의 역할을 수행할 수 있다.
아울러, 제1 전극(141’)은 반도체 기판(110)의 전면에 위치한 제1 도전형 영역(120)에 접속되고, 제2 전극(142’)은 반도체 기판(110)의 후면에 위치한 제2 도전형 영역(170)에 접속될 수 있다.
이와 같은 다른 일례에 따른 태양 전지를 제조하는 방법은 다음과 같다.
도 20 내지 도 26은 본 발명의 다른 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
여기서, 도 20은 본 발명의 다른 일례에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이고, 도 21 내지 도 26은 도 20에 기재된 각 단계를 설명하기 위한 도이다.
도 20에 기재된 바와 같이, 본 발명의 다른 일례에 따른 태양 전지 제조 방법은 적어도 중첩 단계(S2), 보호막 증착 단계(S3), 반도체층 증착 단계(S4’), 분리 단계(S5) 및 전면 텍스쳐링 단계(S8)를 포함하고, 이에 더하여, 쏘데미지 에칭 단계(S1), 식각 방지막 형성 단계(S7), 열처리 단계(S10’), 식각 방지막 제거 단계(S11), 패시베이션층 형성 단계(S12) 및 전극 형성 단계(S13’)를 더 포함할 수 있다.
여기서, 쏘데미지 에칭 단계(S1), 식각 방지막 형성 단계(S7), 열처리 단계(S10’), 식각 방지막 제거 단계(S11) 및 패시베이션층 형성 단계(S12)는 경우에 따라 생략 가능하나, 구비된 경우, 태양 전지의 효율을 보다 향상시킬 수 있어, 구비된 경우를 일례로 설명한다.
아울러, 이하에서는 도 4 내지 도 17에서 설명한 내용과 동일하거나 중첩되는 부분에 대한 설명은 생략하고, 다른 부분을 위주로 설명한다.
도 20의 플로우 차트에서, 쏘데미지 에칭 단계(S1), 중첩 단계(S2), 보호막 증착 단계(S3) 및 분리 단계(S5)는 도 4 내지 도 17에서 설명한 내용과 동일하여 생략한다.
아울러, 반도체층 증착 단계(S4’)에서는 저압 화학기상 증착 장비(LPCVD, 500)에 의해 증착되는 반도체층(170)은 불순물이 함유된 비정질 실리콘층 또는 불순물이 함유된 폴리 실리콘층 중 적어도 하나일 수 있다.
아울러, 반도체층 증착 단계(S4’) 이후, 분리 단계(S5)가 수행되어, 도 21에 도시된 바와 같이, 반도체 기판(110)의 후면 및 측면에도 반도체층(170)이 형성될 수 있다.
이와 같이 불순물이 함유된 반도체층(170)은 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물을 함유하여, 일례로, 도 18 및 도 19에 도시된 제2 도전형 영역(170)으로 형성될 수 있다.
이와 같은 반도체층 증착 단계(S4’) 이후, 식각 방지막 형성 단계(S7)와 전면 텍스쳐링 단계(S8)가 순차적으로 수행되어, 도 22에 도시된 바와 같이, 반도체 기판(110)의 후면에 식각 방지막(AEL)이 형성되고, 반도체 기판(110)의 전면에는 텍스쳐링 요철이 형성될 수 있다.
이후, 반도체 기판(110)이 퍼니스(600)에서 열처리되는 열처리 단계(S10’)가 수행될 수 있다.
이와 같은 열처리 단계(S10’)에서는 반도체 기판(110)이 퍼니스(600)에서 열처리될 때, 도 23에 도시된 바와 같이, 퍼니스(600) 내에 반도체층(170)에 함유된 도전성 타입의 불순물과 반대인 도전성 타입의 불순물 가스가 반도체 기판(110)의 전면에 확산되어 제1 도전형 영역(120)이 형성될 수 있다.
이후, 식각 방지막 제거 단계(S11)에서, 반도체 기판(110)의 후면에 형성되었던 식각 방지막(AEL)은 제거될 수 있다.
이후, 패시베이션층 형성 단계(S12)가 수행되어, 반도체 기판(110)의 후면에 전체적으로 후면 패시베이션층(190)을 형성하고, 반도체 기판(110)의 전면에 전체적으로 전면 패시베이션층(190)을 형성할 수 있다. 여기서, 전면 패시베이션층(190)은 도 18 내지 도 19에서 설명한 반사 방지막(130)으로 역할을 수행할 수 있다.
이후, 반도체 기판(110)의 전면에 형성된 제1 도전형 영역(120)에 제1 전극(141’)을 형성하고, 반도체 기판(110)의 후면에 형성된 제2 도전형 영역(170)에 제2 전극(142’)을 형성하는 전극 형성 단계(S13’)가 수행될 수 있다.
이에 따라, 도 18 내지 도 19에서 설명한 태양 전지를 제조할 수 있다.
이와 같은 태양 전지 제조 방법의 일례는 반도체 기판(110)의 후면에 보호막(180)과 반도체층(170)이 증착되어 형성되는 태양 전지를 형성함에 있어, 두 장의 반도체 기판(110)을 서로 중첩한 상태에서 보호막(180)과 반도체층(170)을 증착함으로써, 태양 전지의 양선성을 크게 증가시킬 수 있다.
아울러, 두 장의 반도체 기판(110)의 후면에 반도체층(170)을 증착한 이후, 각 반도체 기판(110)의 전면을 텍스쳐링 처리하여, 반도체 기판(110)의 전면 가장 자리 영역에 일부 형성되었던 반도체층(170)을 완전히 제거함으로써, 태양 전지의 효율을 양호하게 유지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (17)

  1. 두 장의 반도체 기판의 전면을 서로 중첩시키는 중첩 단계;
    상기 두 장의 반도체 기판이 서로 중첩된 상태에서 상기 반도체 기판의 후면에 동시에 반도체층을 증착시키는 반도체층 증착 단계;
    상기 서로 중첩된 두 장의 반도체 기판을 분리하는 분리 단계; 및
    상기 반도체 기판의 전면을 텍스쳐링(texturing)하는 전면 텍스쳐링 단계;를 포함하는 태양 전지 제조 방법.
  2. 제1 항에 있어서,
    상기 중첩 단계와 상기 반도체층 증착 단계 사이에 상기 두 장의 반도체 기판이 서로 중첩된 상태에서 상기 전면의 반대면인 후면에 동시에 보호막을 형성하는 보호막 증착 단계;를 더 포함하고,
    상기 반도체층 증착 단계에서 상기 반도체층은 상기 서로 중첩된 두 장의 반도체 기판의 후면에 형성된 상기 보호막 위에 동시에 증착되는 태양 전지 제조 방법.
  3. 제2 항에 있어서,
    상기 중첩 단계에서 상기 두 장의 반도체 기판은 전면이 서로 접하도록 하나의 슬롯에 중첩된 상태로 상기 보호막 및 상기 반도체층을 증착시키는 증착 장비 내로 진입되는 태양 전지 제조 방법.
  4. 제3 항에 있어서,
    상기 보호막 증착 단계 및 상기 반도체층 증착 단계는 저압 화학기상 증착 장비(LPCVD)에 의해 수행되는 태양 전지 제조 방법.
  5. 제3 항에 있어서,
    상기 반도체층 증착 단계에서 증착되는 상기 반도체층은 진성 비정질 실리콘층, 진성 폴리 실리콘층, 불순물이 함유된 비정질 실리콘층 또는 불순물이 함유된 폴리 실리콘층 중 적어도 하나인 태양 전지 제조 방법.
  6. 제5 항에 있어서,
    상기 반도체층 증착 단계에서 증착되는 상기 반도체층의 두께는 250nm ~ 450nm 사이인 태양 전지 제조 방법.
  7. 제5 항에 있어서,
    상기 반도체층 증착 단계에서 증착되는 상기 반도체층은 상기 반도체 기판의 후면과 함께 상기 두 장의 반도체 기판이 서로 중첩된 전면의 가장 자리 영역까지 증착되는 태양 전지 제조 방법.
  8. 제3 항에 있어서,
    상기 분리 단계에서 상기 하나의 슬롯에 중첩되어 배치된 상기 두 장의 반도체 기판은 각각 낱개로 분리되는 태양 전지 제조 방법.
  9. 제2 항에 있어서,
    상기 전면 텍스쳐링 단계에서 상기 반도체 기판의 전면은 반응성 이온 에칭법(RIE) 또는 습식 에칭법 중 어느 하나의 방법에 의해 텍스쳐링되는 태양 전지 제조 방법.
  10. 제7 항에 있어서,
    상기 전면 텍스쳐링 단계에 의해 상기 반도체 기판의 전면에 가장 자리 영역에 형성된 상기 반도체층이 제거되는 태양 전지 제조 방법.
  11. 제9 항에 있어서,
    상기 전면 텍스쳐링 단계에서 상기 반도체 기판의 전면이 식각되는 깊이는 2um ~ 5um 사이인 태양 전지 제조 방법.
  12. 제5 항에 있어서,
    상기 반도체층 증착 단계에서 증착되는 상기 반도체층은 불순물을 함유하는 제1 도전형 영역 및 상기 제1 도전형 영역의 불순물과 반대의 불순물을 함유하는 제2 도전형 영역으로 형성되는 태양 전지 제조 방법.
  13. 제12 항에 있어서,
    상기 태양 전지 제조 방법은
    상기 분리 단계와 상기 전면 텍스쳐링 단계 사이에, 상기 반도체 기판의 후면 영역에 위치하는 상기 반도체층 중 일부 영역을 열처리 하여, 상기 제1 도전형 영역을 형성하는 제1 열처리 단계;
    상기 전면 텍스쳐링 단계 이후, 상기 반도체 기판의 전면 전체 영역과 상기 반도체 기판의 후면에 형성된 상기 반도체층 중 상기 일부 영역을 제외한 나머지 영역에 상기 제2 도전형 영역을 열처리하여 형성하는 제2 열처리 단계; 및
    상기 반도체 기판의 후면에 형성된 제1 도전형 영역에 제1 전극을 형성하고, 상기 제2 도전형 영역에 제2 전극을 형성하는 전극 형성 단계;를 더 포함하는 태양 전지 제조 방법.
  14. 제13 항에 있어서,
    상기 제2 열처리 단계 이후, 반도체 기판의 전면 및 후면에 패시베이션층을 형성하는 패시베이션층 형성 단계를 더 포함하는 태양 전지 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 열처리 단계에서 상기 반도체층의 일부 영역을 레이저로 열처리하여, 상기 반도체층의 일부 영역을 상기 제1 도전형 영역으로 형성하는 태양 전지 제조 방법.
  16. 제5 항에 있어서,
    상기 반도체층 증착 단계에서 증착되는 상기 반도체층은 불순물이 함유된 비정질 실리콘층 또는 폴리 실리콘층 중 적어도 하나로 형성되어 제2 도전형 영역으로 형성되고,
    상기 반도체 기판의 전면에는 상기 제2 도전형 영역에 함유된 불순물과 반대인 불순물을 함유하는 제1 도전형 영역이 형성되는 태양 전지 제조 방법.
  17. 제16 항에 있어서,
    상기 태양 전지 제조 방법은
    상기 전면 텍스쳐링 단계 이후, 상기 반도체 기판의 전면에 상기 제1 도전형 영역을 형성하는 열처리 단계; 및
    상기 반도체 기판의 전면에 형성된 상기 제1 도전형 영역에 제1 전극을 형성하고, 상기 반도체 기판의 후면에 형성된 상기 제2 도전형 영역에 제2 전극을 형성하는 전극 형성 단계;를 더 포함하는 태양 전지 제조 방법.
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