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KR20140109523A - 태양 전지 및 그 제조 방법 - Google Patents

태양 전지 및 그 제조 방법 Download PDF

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KR20140109523A
KR20140109523A KR1020130020935A KR20130020935A KR20140109523A KR 20140109523 A KR20140109523 A KR 20140109523A KR 1020130020935 A KR1020130020935 A KR 1020130020935A KR 20130020935 A KR20130020935 A KR 20130020935A KR 20140109523 A KR20140109523 A KR 20140109523A
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KR
South Korea
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amorphous silicon
emitter
electrode
nickel
Prior art date
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Application number
KR1020130020935A
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Inventor
박기훈
이병기
지광선
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명에 따른 태양 전지의 일례는 제1 도전성 타입의 불순물을 함유하는 기판; 기판의 후면 위에 위치하는 유전체층; 유전체층의 후면 중 일부 영역에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 에미터부; 유전체층의 후면 중 나머지 일부 영역에 위치하며, 제1 도전성 타입의 불순물을 기판보다 고농도로 함유하는 후면 전계부; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 에미터부 및 후면 전계부의 적어도 일부분은 다결정 실리콘 재질을 포함할 수 있다.

Description

태양 전지 및 그 제조 방법{SOLAR CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명은 효율이 향상된 태양 전지 및 그 제조 방법을 제공하는데, 그 목적이 있다.
본 발명에 따른 태양 전지의 일례는 제1 도전성 타입의 불순물을 함유하는 기판; 기판의 후면 위에 위치하는 유전체층; 유전체층의 후면 중 일부 영역에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 에미터부; 유전체층의 후면 중 나머지 일부 영역에 위치하며, 제1 도전성 타입의 불순물을 기판보다 고농도로 함유하는 후면 전계부; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 에미터부 및 후면 전계부의 적어도 일부분은 다결정 실리콘 재질을 포함할 수 있고, 제1 전극 및 제2 전극 각각은 니켈 실리사이드(Ni-Silicide)층과 니켈(Ni)층을 포함할 수 있다.
여기서, 유전체층의 두께는 0nm 초과 3nm 이하이고, 유전체층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy), 알리미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
또한, 제1 전극 및 제2 전극은 도금 방식으로 형성될 수 있으며, 제1 전극의 니켈 실리사이드층은 에미터부에 직접 접촉되고, 제2 전극의 니켈 실리사이드층은 후면 전계부에 직접 접촉될 수 있다.
아울러, 제1 전극 및 제2 전극 각각은 니켈층 후면에 구리(Cu)를 포함하는 구리층을 더 포함할 수 있다.
또한, 제1 전극 및 제2 전극 각각은 구리층의 후면에 주석(Sn)을 포함하는 주석층을 더 포함할 수 있다.
또한, 제1 전극과 제2 전극 사이에 위치하는 절연막을 더 포함할 수 있다.
여기서, 절연막은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화 질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
또한, 본 발명에 따른 태양 전지 제조 방법의 일례는 제1 도전성 타입의 불순물을 함유하는 기판의 후면에 유전체층을 형성하는 단계; 유전체층의 후면 중 일부 영역에 에미터부를 형성하기 위해, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하고 비정질 실리콘 재질을 포함하는 에미터부용 비정질 실리콘층을 형성하는 단계; 유전체층의 후면 중 나머지 일부 영역에 후면 전계부를 형성하기 위해, 제1 도전성 타입의 불순물을 기판보다 고농도로 함유하고 비정질 실리콘 재질을 포함하는 후면 전계부용 비정질 실리콘층을 형성하는 단계; 에미터부용 비정질 실리콘층에 접속하는 제1 전극을 도금 방식으로 형성하는 단계; 및 후면 전계부용 비정질 실리콘층에 접속하는 제2 전극을 도금 방식으로 형성하는 단계;를 포함하고, 제1 전극과 제2 전극을 형성할 때에, 에미터부용 비정질 실리콘층 및 후면 전계부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분은 각각 다결정 실리콘 재질로 결정화될 수 있다.
여기서, 제1 전극을 형성하는 단계는 에미터부용 비정질 실리콘층에 제1 니켈(Ni)층을 형성하는 단계; 및 제1 니켈층을 열처리하여, 에미터부용 비정질 실리콘층에 접촉하는 제1 니켈층의 일부분을 제1 니켈 실리사이드(Ni-Silicide)층으로 형성시키면서 동시에 에미터부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 에미터부 열처리 단계;를 포함할 수 있고, 에미터부 열처리 단계 이후, 제1 니켈층 위에 구리를 포함하는 제1 구리층을 형성하는 단계;를 더 포함할 수 있다.
이때, 에미터부 열처리 단계의 공정 온도는 300℃ ~ 450℃ 사이일 수 있다.
또한, 제2 전극을 형성하는 단계는 후면 전계부용 비정질 실리콘층에 제2 니켈(Ni)층을 형성하는 단계; 및 제2 니켈층을 열처리하여, 후면 전계부용 비정질 실리콘층에 접촉하는 제2 니켈층의 일부분을 제2 니켈 실리사이드층으로 형성시키면서 동시에 후면 전계부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 후면 전계부 열처리 단계;를 포함할 수 있고, 후면 전계부 열처리 단계 이후, 제2 니켈층 위에 구리를 포함하는 제2 구리층을 형성하는 단계;를 더 포함할 수 있다.
이때, 후면 전계부 열처리 단계의 공정 온도는 300℃ ~ 450℃ 사이일 수 있다.
아울러, 유전체층의 두께는 0nm 초과 3nm 이하로 형성될 수 있으며, 유전체층 형성 단계에서의 공정 온도는 800℃ ~ 900℃ 사이일 수 있다.
또한, 에미터부용 비정질 실리콘층 및 후면 전계부용 비정질 실리콘층의 일부 위에 절연막을 형성하는 단계;를 더 포함할 수 있다.
본 발명에 따른 태양 전지 및 그 제조 방법은 기판의 후면에 위치하는 에미터부 및 후면 전계부가 적어도 일부분에 다결정 실리콘 재질을 포함함으로써, 에미터부 및 후면 전계부의 저항을 더욱 낮출 수 있어, 태양 전지의 효율을 더욱 높일 수 있다.
도 1은 본 발명에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에서 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3h는 본 발명에 따른 태양 전지 제조 방법의 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.
도 1 및 도 2는 본 발명에 따른 태양 전지의 일례에 대하여 설명하기 위한 도이다.
구체적으로 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에서 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 한 실시예에 따른 태양 전지는 기판(110), 기판(110)의 전면(SF1) 위에 위치하는 반사 방지부(130), 전면(SF1)과 반대면인 기판(110)의 후면(SF2) 위에 위치하는 유전체층(160), 유전체층(160)의 후면 중 일부 영역에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 복수의 에미터부(121), 유전체층(160)의 후면 중 나머지 일부 영역에 위치하며, 제1 도전성 타입의 불순물을 기판(110)보다 고농도로 함유하고, 복수의 에미터부(121)와 나란하게 뻗어 있는 복수의 후면 전계부(172)(back surface field, BSF), 복수의 에미터부(121) 위에 각각 위치하여 접속하는 복수의 제1 전극(141)과 복수의 후면 전계부(172) 위에 각각 위치하여 접속하는 복수의 제2 전극(142) 및 기판(110)의 후면(SF2) 중 제1 전극(141)과 제2 전극(142) 사이에 배치되고, 에미터부(121)의 일부와 후면 전계부(172)의 일부에 접촉하는 절연막(150)을 포함할 수 있다.
한편, 여기의 도 1 및 도 2에서는 본 발명에 따른 태양 전지가 반사 방지부(130), 절연막(150)이 포함되는 것을 일례로 도시하고 있지만, 생략되는 것도 가능하다.
그러나, 반사 방지부(130)와 절연막(150)이 형성된 경우, 태양 전지의 광전 효율이 더욱 향상될 수 있으므로, 이하에서는 반사 방지부(130)와 절연막(150)이 태양 전지에 포함된 것을 일례로 설명한다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘으로 이루어진 결정질 기판(110)일 수 있다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘 등과 같은 결정질 실리콘일 수 있다. 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 기판(110)에 도핑된다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 기판(110)에 도핑된다.
이러한 기판(110)은 입사면이 텍스처링(texturing)되어 요철면을 갖는다. 편의상 도 1에서, 기판(110)의 가장자리 부분만 요철면으로 도시하였지만, 실질적으로 기판(110)의 전면(SF1) 전체가 요철면을 갖고 있으며, 이로 인해 기판(110)의 전면(SF1) 위에 위치한 반사 방지부(130) 역시 요철면을 가질 수 있다.
반사 방지부(130)는 기판(110)의 전면(SF1) 위에 위치할 수 있으며, 태양 전지로 입사되는 특정한 파장 영역의 선택성을 증가시켜 빛의 반사도를 줄이고, 아울러, 기판(110)의 전면(SF1)에 존재하는 뎅글링 결합(dangling bond)을 감소시켜 캐리어가 뎅글링 결합에 의해 재결합되는 것을 방지하는 패시베이션 기능도 함께 수행할 수 있다.
이에 따라, 반사 방지부(130)는 태양 전지의 효율을 높일 수 있다. 이러한 반사 방지부(130)는 실리콘 산화막(SiOx), 실리콘 산화 질화막(SiOxNy), 실리콘 질화막(SiNx), 아연 산화막(ZnO;zinc Oxide) 또는 알루미늄 아연 산화막(AZOx;aluminum zinc oxide) 중 적어도 하나를 포함하여 형성될 수 있으나, 반드시 이에 한정되는 것은 아니고, 다른 물질도 사용이 가능하다.
이와 같은, 반사 방지부(130)는 도 1 및 도 2에서는 단일막 구조를 갖는 것으로 도시하고 있으나, 이와 다르게 이중막 구조나 다층막 구조로도 형성할 수 있다.
유전체층(160)은 기판(110)의 후면(SF2) 위에 위치하며, 기판(110)의 후면(SF2) 전체 영역에 형성될 수 있다. 이와 같은 유전체층(160)은 (1) 기판(110)에서 생성된 케리어가 유전체층(160)을 통과하여 유전체층(160)의 후면에 위치한 에미터부(121)나 후면 전계부(172)로 이동할 때에 보다 용이하게 이동하도록 도와주는 역할을 하며, (2) 기판(110)의 후면(SF2)에 존재하는 뎅글링 결합(dangling bond)을 감소시켜 기판(110)의 후면(SF2)으로 이동하는 전자나 정공과 같은 캐리어가 뎅글링 결합에 의해 재결합되는 것을 방지하는 패시베이션 기능도 함께 수행할 수 있다.
아울러, (3) 이와 같은 유전체층(160)은 다결정 실리콘 재질을 포함하는 에미터부(121) 및 후면 전계부(172)를 형성하는 공정을 수행할 때에, 기판(110)의 특성이 손상되는 것을 방지하는 역할을 할 수 있다. 이에 대해서는 본 발명에 따른 태양 전지의 제조 방법을 설명할 때에 보다 구체적으로 설명한다.
이와 같은 유전체층(160)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy), 알리미늄 산화물(AlOx) 중 적어도 하나를 포함하여 형성될 수 있다. 바람직하게는 유전체층(160)은 상대적으로 높은 공정 온도에서 형성될 수 있는 실리콘 산화물(SiOx)을 포함할 수 있다.
이와 같은 유전체층(160)의 두께(T160)는 0nm 초과 3nm 이하일 수 있다. 즉, 유전체층(160)은 기판(110)의 후면(SF2) 위에 최소한 존재하되, 그 두께(T160)가 3nm 이하가 되도록 할 수 있다.
이는, 전술한 바와 같은 유전체층(160)의 (1) 내지 (3)의 기능을 수행하기 위한 최적화된 두께를 제공하기 위함이다. 보다 구체적으로 설명하면, 유전체층(160)이 존재하지 않는 경우, 즉 유전체층(160)의 두께(T160)가 0nm 인 경우, 기판(110)의 후면(SF2)에 대한 패시베이션 기능을 수행할 수 없고, 다결정 실리콘 재질을 포함하는 에미터부(121) 및 후면 전계부(172)를 형성할 때에 기판(110)의 특성이 손상될 수도 있다.
또한, 유전체층(160)의 두께(T160)가 3nm 이상으로 과도하게 두꺼운 경우, 기판(110)에서 생성된 케리어가 유전체층(160)을 통과하여 유전체층(160)의 후면에 위치한 에미터부(121)나 후면 전계부(172)로 이동하는 것이 상대적으로 어려울 수 있다.
그러나, 반드시 이와 같은 수치에 한정되는 것은 아니고, 공정 조건이나 유전체층(160)의 막 특성이나 재질에 따라 변경될 수도 있다. 따라서, 일례로, 유전체층(160)의 두께(T160)가 3nm 이상으로 형성되는 것도 가능하다.
복수의 에미터부(121)는 유전체층(160)의 후면 중 일부 영역에 위치하며, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유할 수 있다.
일례로, 유전체층(160)의 후면 위에서 일정한 방향으로 복수의 후면 전계부(172)와 나란하게 뻗어 형성될 수 있다. 따라서, 도 1 및 도 2에 도시한 것처럼, 후면 전계부(172)와 에미터부(121)는 기판(110) 위에서 번갈아 위치할 수 있다.
각 에미터부(121)는 유전체층(160)의 후면에 형성되며, 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고 있어, 에미터부(121)는 유전체층(160)이 사이에 배치된 상태에서 기판(110)과 p-n 접합을 형성할 수 있다.
기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 각 에미터부(121)쪽으로 이동하고 분리된 전자는 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(172) 쪽으로 이동한다.
각 에미터부(121)는 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 복수의 에미터부(121)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 함유될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 함유될 수 있다.
복수의 후면 전계부(172)는 유전체층(160)의 후면 중 나머지 일부 영역에 위치하며, 제1 도전성 타입의 불순물을 기판(110)보다 고농도로 함유할 수 있다. 따라서, 기판(110)에 함유된 제1 도전성 타입의 불순물이 n형 타입인 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이와 같은 복수의 후면 전계부(172)는 유전체층(160)의 후면에 배치되며, 에미터부(121)와 나란하게 정해진 방향으로 뻗어 형성될 수 있다. 여기서, 후면 전계부(172)는 에미터부(121)와 도 1 및 도 2에 도시된 바와 같이, 측면이 서로 접하여 형성될 수 있다.
이러한 후면 전계부(172)는 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(142)(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
복수의 제1 전극(141) 각각은 복수의 에미터부(121) 위에 위치하여 에미터부(121)에 접속(contact)하고, 복수의 에미터부(121)를 따라서 연장될 수 있다. 이와 같은 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집한다.
복수의 제2 전극(142)은 복수의 후면 전계부(172) 위에 위치하여 후면 전계부(172)에 접속하고, 복수의 후면 전계부(172)를 따라서 길게 연장될 수 있다. 이와 같은 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집한다.
이와 같은 제1 전극(141)과 제2 전극(142)은 도금(plating) 방식으로 형성될 수 있다. 따라서, 제1 전극(141)과 제2 전극(142) 각각은 적어도 실리사이드(Ni-Silicide)층(141NS, 142NS)과 니켈(Ni)층(141N, 142N)을 포함할 수 있다.
구체적으로, 제1 전극(141)은 제1 니켈 실리사이드층(141NS)과 제1 니켈층(141N)을 포함할 수 있으며, 제1 니켈 실리사이드층(141NS)은 에미터부(121)의 후면에 직접 접촉될 수 있고, 제1 니켈층(141N)은 제1 니켈 실리사이드층(141NS)의 후면 위에 접촉하여 형성될 수 있다.
아울러, 제2 전극(142)도 제2 니켈 실리사이드층(142NS)과 제2 니켈층(142N)을 포함할 수 있으며, 제2 니켈 실리사이드층(142NS)은 후면 전계부(172)의 후면에 직접 접촉될 수 있고, 제2 니켈층(142N)은 제2 니켈 실리사이드층(142NS)의 후면 위에 접촉하여 형성될 수 있다.
아울러, 제1 전극(141) 및 제2 전극(142)의 제1 니켈층(141N)과 제2 니켈층(142N)의 각 후면에는 구리를 포함하는 제1 구리층(141C)과 제2 구리층(142C)이 더 포함될 수 있다. 이와 같은 제1 구리층(141C)과 제2 구리층(142C) 역시 도금 방식으로 형성될 수 있다.
또한, 비록 도 1 및 도 2에는 도시되지는 않았지만, 제1 전극(141) 및 제2 전극(142) 각각은 제1 구리층(141C) 및 제2 구리층(142C) 각각의 후면에 구리의 산화를 방지하기 위해 주석(Sn)을 포함하는 제1 주석층(미도시) 및 제2 주석층(미도시)을 더 포함할 수 있다.여기서, 제1 니켈층(141N)과 제2 니켈층(142N) 각각은 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)을 형성하는 시드(seed)층으로 역할을 하며, 더불어, 제1 니켈층(141N)과 제2 니켈층(142N) 각각의 위에 제1 구리층(141C)과 제2 구리층(142C)을 도금 방식으로 형성할 때에, 시드층으로서의 역할을 할 수 있다.
아울러, 제1 니켈층(141N)과 제2 니켈층(142N) 각각은 제1 니켈층(141N)과 제2 니켈층(142N) 각각의 위에 제1 구리층(141C)과 제2 구리층(142C)을 형성할 때에 제1 구리층(141C)과 제2 구리층(142C)의 성분인 구리가 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS) 내로 확산되는 것을 방지할 수 있다.
또한, 제1 구리층(141C)과 제2 구리층(142C) 각각은 제1 전극(141) 및 제2 전극(142)의 저항 손실을 보충하여, 제1 전극(141) 및 제2 전극(142) 각각의 저항을 더 낮출수 있다.
아울러, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS) 각각은 에미터부(121)와 후면 전계부(172)의 적어도 일부분에 다결정 실리콘 재질을 형성할 때에, 에미터부(121)와 후면 전계부(172) 각각에서 다결정 실리콘을 형성하는 시드층으로서의 역할을 수행하여, 공정 온도를 낮출 수 있다.
아울러, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS) 각각은 다결정 실리콘 재질을 포함하는 에미터부(121)와 후면 전계부(172) 각각과 제1 니켈층(141N)과 제2 니켈층(142N) 각각의 사이에서 접촉 저항을 감소시키고, 접착력을 향상시키는 역할을 수행할 수 있다.
절연막(150)은 기판(110)의 후면(SF2) 중 제1 전극(141)과 제2 전극(142) 사이의 영역, 즉, 에미터부(121)와 후면 전계부(172) 모두에 중첩하는 위치에 형성될 수 있다.
이와 같은 절연막(150)은 제1 전극(141)과 제2 전극(142)의 사이를 절연시키며, 패시베이션 기능도 함께 수행할 수 있다.
이와 같은 절연막(150)은 유전체층(160)과 유사하게 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화 질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함하여 형성될 수 있으나, 유전체층(160)과는 다르게 전하나 정공과 같은 캐리어가 절연막(150)을 통과할수는 없다.
따라서, 절연막(150)의 두께(T150)나 폭(W150)이 전하나 정공과 같은 캐리어가 통과되어 제1 전극(141)과 제2 전극(142)이 단락되는 것을 방지하기 위해 100nm ~ 300nm 사이로 형성될 수 있다.
그러나, 반드시 이와 같은 수치에 한정되는 것은 아니고, 절연막(150)의 폭(W150)과 두께(T150)에 대한 수치는 300nm 이상으로 더 커지는 것도 가능하다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지의 동작은 다음과 같다.
태양 전지로 빛이 조사되어 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. 이들 전자-정공 쌍은 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
한편, 본 발명에 따른 태양 전지에서, 에미터부(121) 및 후면 전계부(172)의 적어도 일부분은 다결정 실리콘 재질을 포함할 수 있다. 구체적으로 에미터부(121) 및 후면 전계부(172)에서 다결정 실리콘 재질이 거의 대부분(예를 들어, 80% 이상) 차지할 수 있으며, 에미터부(121) 및 후면 전계부(172)에서 나머지 일부분(예를 들어, 20% 이하)은 비정질 실리콘 재질로 형성될 수 있다. 그러나, 에미터부(121) 및 후면 전계부(172)에서 전체 영역이 다결정 실리콘 재질로 형성되는 것이 가장 바람직할 수 있다.
이와 같이, 에미터부(121) 및 후면 전계부(172) 각각이 다결정 실리콘 재질을 포함으로써, 에미터부(121) 및 후면 전계부(172)의 저항을 더 낮출 수 있어, 에미터부(121)나 후면 전계부(172)로 이동된 캐리어는 보다 용이하게 제1 전극(141)이나 제2 전극(142)으로 이동할 수 있다.
여기서, 에미터부(121) 및 후면 전계부(172) 각각에 포함되는 다결정 실리콘 재질은 전술한 제1 니켈층(141N) 및 제2 니켈층(142N)에 의해 유도되어 형성될 수 있다.
간략하게 설명하면, 에미터부(121) 및 후면 전계부(172) 각각의 다결정 실리콘은 유전체층(160)의 후면 위에 비정질 실리콘을 포함하는 에미터부용 비정질 실리콘층과 후면 전계부용 비정질 실리콘층이 증착된 상태에서, 에미터부용 비정질 실리콘층과 후면 전계부용 비정질 실리콘층 각각 위에 제1 니켈층(141N)과 제2 니켈층(142N)을 증착하고, 저온(일례로, 300℃ ~ 450℃) 열처리를 수행하여 형성될 수 있다.
여기서, 열처리가 수행되면, 제1 니켈층(141N)과 제2 니켈층(142N) 각각의 전면 위에 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)이 형성되면서, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)이 시드층으로서의 역할을 수행하고, 동시에 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS) 위의 에미터부용 비정질 실리콘층과 후면 전계부용 비정질 실리콘층 각각이 다결정 실리콘으로 결정화되면서 형성될 수 있다. 이에 대해서는 이후의 제조 방법에서 보다 구체적으로 설명한다.
이와 같이, 에미터부(121) 및 후면 전계부(172)의 다결정 실리콘 재질은 저온 열처리 공정에서 제1 니켈층(141N) 및 제2 니켈층(142N)에 의해 유도되어 형성되므로, 에미터부(121) 및 후면 전계부(172)의 다결정 실리콘 재질이 충분히 안정적으로 형성되기 위해서 에미터부(121) 및 후면 전계부(172) 각각의 두께(T121/T172)는 10nm ~ 50nm 사이로 형성될 수 있다.
즉, 에미터부(121) 및 후면 전계부(172) 각각의 두께(T121/T172)가 10nm보다 작아지면, 에미터부(121) 및 후면 전계부(172) 본래의 기능이 상대적으로 저하될 수 있고, 에미터부(121) 및 후면 전계부(172) 각각의 두께(T121/T172)가 50nm보다 커지면, 에미터부(121) 및 후면 전계부(172)에 포함되는 다결정 실리콘 재질이 충분히 형성되지 않을 수 있기 때문이다.
그러나. 이와 같은 에미터부(121) 및 후면 전계부(172)의 두께(T121/T172)는 반드시 이에 한정되는 것은 아니고, 열처리 공정의 온도와 시간에 따라 두께(T121/T172)가 더 커지거나 작아질 수도 있다.
또한, 제1 니켈 실리사이드층(141NS)과 제1 니켈층(141N)의 합의 두께(TN+TNS)(또는 제2 니켈 실리사이드층(142NS)과 제2 니켈층(142N)의 합의 두께)는 각각 100nm ~ 300nm 사이일 수 있다.
지금까지는 본 발명에 따른 태양 전지의 구조에 대해서 주로 설명하였으나, 이하에서는 본 발명에 다른 태양 전지의 제조 방법에 대해 구체적으로 설명한다.
도 3a 내지 도 3h는 본 발명에 따른 태양 전지 제조 방법의 일례를 설명하기 위한 도이다.
먼저, 도 3a에 도시된 바와 같이, 본 발명에 따른 태양 전지 제조 방법은 제1 도전성 타입의 불순물을 함유하는 기판(110)의 후면(SF2)에 유전체층(160)을 0nm 초과 3nm 이하의 두께로 형성할 수 있다.
이때, 유전체층(160)은 전술한 바와 같이, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy), 알리미늄 산화물(AlOx) 중 적어도 하나를 포함하여 형성될 수 있다. 바람직하게는 유전체층(160)은 상대적으로 높은 공정 온도에서 형성될 수 있는 실리콘 산화물(SiOx)을 포함할 수 있다.
일례로, 본 발명은 열산화(thermal oxidation) 방식으로 800℃ ~ 900℃ 사이의 공정 온도에서 실리콘 산화물(SiOx)을 포함하는 유전체층(160)을 기판(110)의 후면(SF2) 위에 형성할 수 있다.
이와 같이, 유전체층(160)을 800℃ ~ 900℃ 사이의 고온에서 증착하는 이유는 이후에 에미터부(121)나 후면 전계부(172)를 형성하기 위한 저온 열처리 공정의 온도(300℃ ~ 450℃)보다 높게 함으로써, 에미터부(121)나 후면 전계부(172)를 형성하기 위한 저온 열처리 공정에서 유전체층(160)의 막특성, 즉 패시베이션 특성이 저하되는 것을 방지하기 위함이다.
도 3a에서는 유전체층(160)이 실리콘 산화물(SiOx)을 포함하는 경우를 일례로 설명하였으나, 실리콘 산화물(SiOx) 이외에도 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy) 및 알리미늄 산화물(AlOx) 중 적어도 하나를 포함하여 유전체층(160)을 형성하는 경우에도 800℃ ~ 900℃ 사이의 고온에서 증착 가능하여, 에미터부(121)나 후면 전계부(172)를 형성하기 위한 저온 열처리 공정에서 유전체층(160)의 막특성이 저하되지 않는다면 가능하다.
다음, 도 3b에 도시된 바와 같이, 유전체층(160)의 후면 중 일부 영역에 에미터부(121)를 형성하기 위해, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하고 비정질 실리콘 재질을 포함하는 에미터부용 비정질 실리콘층(121AS)을 플라즈마 화학 증착 방식(PECVD)으로 형성할 수 있다.
아울러, 도 3c에 도시된 바와 같이, 유전체층(160)의 후면 중 나머지 일부 영역에 후면 전계부(172)를 형성하기 위해, 제1 도전성 타입의 불순물을 기판(110)보다 고농도로 함유하고 비정질 실리콘 재질을 포함하는 후면 전계부용 비정질 실리콘층(172AS)을 플라즈마 화학 증착 방식(PECVD)으로 형성할 수 있다.
이때, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)의 두께는 10nm ~ 50nm 사이로 형성될 수 있다.
여기의 도 3b 및 도 3c에서는 에미터부용 비정질 실리콘층(121AS)과 후면 전계부용 비정질 실리콘층(172AS)이 각각 플라즈마 화학 증착 방식(PECVD)으로 형성되는 경우를 일례로 설명하였으나, 형성 방식은 플라즈마 화학 증착 방식(PECVD) 이외의 다른 방법에 의해서도 가능하며, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)의 증착 순서도 바뀔 수 있다.
아울러, 도 3b 및 도 3c에서는 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)을 순서대로 형성하는 경우를 일례로 설명하였으나, 이와 다르게 유전체층(160)의 후면 전체 영역에 비정질 실리콘층을 먼저 형성한 이후, 비정질 실리콘층에서 에미터부(121)가 형성될 영역에는 제2 도전성 타입의 불순물을 포함하는 도펀트 페이스트(미도시)를 도포하고, 후면 전계부(172)가 형성될 영역에는 제1 도전성 타입의 불순물을 포함하는 도펀트 페이스트(미도시)를 도포한 후, 열처리하여, 각 도펀트 페이스트(미도시)에 포함되는 제1 도전성 타입의 불순물과 제2 도전성 타입의 불순물이 비정질 실리콘층으로 확산되어 형성되는 것도 가능하다.
이와 같이, 유전체층(160)의 후면에 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)을 형성하는 방법은 전술한 이외에도 다양한 방법으로 형성될 수 있으며, 형성 순서와 형성 방식 역시 다양할 수 있다.
이와 같이, 유전체층(160)의 후면 위에 에미터부용 비정질 실리콘층(121AS)과 후면 전계부용 비정질 실리콘층(172AS)이 형성된 이후, 도 3d에 도시된 바와 같이, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)의 일부 위에 절연막(150)을 형성될 수 있다.
즉, 절연막(150)은 에미터부용 비정질 실리콘층(121AS)과 후면 전계부용 비정질 실리콘층(172AS)의 경계선 위에 에미터부용 비정질 실리콘층(121AS)과 후면 전계부용 비정질 실리콘층(172AS)의 각 일부와 중첩되도록 형성될 수 있다.
이와 같은 절연막(150)은 전술한 바와 같이, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화 질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함하여 형성될 수 있고, 절연성을 확보하기 위해, 절연막(150)의 두께는 100nm ~ 300nm 사이로 형성될 수 있다.
이후, 에미터부용 비정질 실리콘층(121AS)에 접속하는 제1 전극(141)과 후면 전계부용 비정질 실리콘층(172AS)에 접속하는 제2 전극(142)을 도금 방식으로 형성할 수 있다.
이를 위해, 도 3e에 도시된 바와 같이, 복수의 절연막(150) 사이로 노출되는 에미터부용 비정질 실리콘층(121AS)의 후면 위에 제1 니켈층(141N)을 형성하고, 복수의 절연막(150) 사이로 노출되는 후면 전계부용 비정질 실리콘층(172AS)의 후면 위에 제2 니켈층(142N)을 형성할 수 있다.
여기서, 제1 니켈층(141N)의 두께(TN’)와 제2 니켈층(142N)의 두께(TN’)는 서로 동일할 수도 있고, 다를 수도 있으나, 이와 같은 제1 니켈층(141N) 및 제2 니켈층(142N)의 두께(TN’)는 100nm ~ 300nm 사이에서 형성될 수 있다.
이와 같이, 제1 니켈층(141N) 및 제2 니켈층(142N)의 두께(TN’)를 100nm ~ 300nm 사이로 형성하는 이유는 이후에 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)을 결정화하기 위해 진행되는 열처리 공정을 고려한 것이다.
즉, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)에 포함되는 비정질 실리콘 재질을 각각 다결정 실리콘 재질로 결정화하기 위해 저온 열처리 하는 단계에서, 제1 니켈층(141N) 및 제2 니켈층(142N)의 두께(TN’)가 100nm 이하인 경우, 제1 니켈층(141N) 및 제2 니켈층(142N)이 전부 제1 니켈 실리사이드층(141NS)이나 제2 니켈 실리사이드층(142NS)으로 형성될 수 있으므로, 이를 방지하기 위함이다.
전술한 바와 같이, 제1 니켈층(141N) 및 제2 니켈층(142N)은 추후에 제1 구리층(141C)과 제2 구리층(142C)을 형성할 때에, 제1 구리층(141C)과 제2 구리층(142C)의 구리(Cu)가 전부 제1 니켈 실리사이드층(141NS)이나 제2 니켈 실리사이드층(142NS)으로 확산되는 것을 방지하고, 제1 구리층(141C)과 제2 구리층(142C)을 형성하기 위한 시드층으로서의 역할을 하기 때문에, 제1 니켈층(141N) 및 제2 니켈층(142N)이 제1 니켈 실리사이드층(141NS) 및 제2 니켈 실리사이드층(142NS)의 각 후면 위에 존재하는 것이 태양 전지의 효율 및 제조 공정에 더 유리할 수 있다.
아울러, 제1 니켈층(141N) 및 제2 니켈층(142N)의 두께(TN’)가 300nm 이하가 되도록 하는 것은 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)에 포함되는 비정질 실리콘 재질을 각각 다결정 실리콘 재질로 결정화하기 위해 저온 열처리 하는 단계의 공정 온도는 낮게 유지하고, 비정질 실리콘 재질에서 다결정 실리콘 재질로의 결정화가 충분하게 효율적으로 발생되도록 하기 위함이다.
이와 같이, 에미터부용 비정질 실리콘층(121AS)과 후면 전계부용 비정질 실리콘층(172AS) 각각의 후면 위에 제1 니켈층(141N)과 제2 니켈층(142N)이 형성된 이후, 도 3f에 도시된 바와 같이, 저온 열처리 단계에 의해, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)에 포함되는 비정질 실리콘 재질의 적어도 일부분은 각각 다결정 실리콘 재질로 결정화될 수 있다.
구체적으로, 본 발명은 제1 니켈층(141N)을 열처리 하여, 제1 니켈층(141N)에서 에미터부용 비정질 실리콘층(121AS)에 접촉하는 일부분을 제1 니켈 실리사이드(Ni-Silicide)층(141NS)으로 형성시키면서 동시에 에미터부용 비정질 실리콘층(121AS)에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 에미터부(121) 열처리 단계를 수행할 수 있다.
아울러, 본 발명은 제2 니켈층(142N)을 열처리하여, 제2 니켈층(142N)에서 후면 전계부용 비정질 실리콘층(172AS)에 접촉하는 일부분을 제2 니켈 실리사이드층(142NS)으로 형성시키면서 동시에 후면 전계부용 비정질 실리콘층(172AS)에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 후면 전계부(172) 열처리 단계를 수행할 수 있다.
따라서, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계 이전의 1 니켈층(또는 제2 니켈층(142N))의 두께(TN’)는 각각 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계 이후의 제1 니켈층(141N)과 제1 니켈 실리사이드층(141NS)의 두께 합(TN+TNS)(또는 제2 니켈층(142N)과 제2 니켈 실리사이드층(142NS)의 두께 합)과 동일할 수 있다.
여기서, 에미터부(121) 열처리 단계나 후면 전계부(172) 열처리 단계는 각각 레이저 빔을 이용하여 수행될 수도 있고, 열처리 챔버 내에서 에미터부(121) 열처리 단계와 후면 전계부(172) 열처리 단계가 한꺼번에 수행될 수도 있다. 공정 시간을 고려하면, 열처리 챔버 내에서 에미터부(121) 열처리 단계와 후면 전계부(172) 열처리 단계가 한꺼번에 수행되는 것이 유리할 수 있다.
이때, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계의 공정 온도는 300℃ ~ 750℃ 사이일 수 있고, 더욱 바람직하게는 300℃ ~ 450℃ 사이일 수 있다.
이와 같이, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계의 공정 온도가 상대적으로 낮은 것은 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS) 각각 위에 증착된 제1 니켈층(141N)과 제2 니켈층(142N) 때문이다.
통상적으로, 비정질 실리콘을 다결정 실리콘으로 결정화하기 위한 온도는 900℃ 이상일 수 있다. 그러나, 이와 같은 고온에서는 캐리어의 생존 시간(life time) 같은 기판(110)의 특성이 저하될 수 있으며, 아울러, 기판(110)의 후면(SF2) 위에 형성된 유전체층(160) 또한 특성이 저하되어 패시베이션 기능이 상당히 저하될 수 있다.
그러나, 본 발명에서는 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS) 각각 위에 제1 니켈층(141N)과 제2 니켈층(142N)을 형성하는 경우, 비정질 실리콘을 결정질 실리콘으로 결정화하는 온도를 크게 낮출 수 있어, 기판(110)과 유전체층(160)의 특성 저하를 방지할 수 있다.
보다 구체적으로 설명하면, 제1 니켈층(141N)과 제2 니켈층(142N)에 열처리 공정을 수행하면, 제1 니켈층(141N)에서 에미터부용 비정질 실리콘층(121AS)에 접촉하는 일부분은 제1 니켈 실리사이드층(141NS)으로 형성되고, 제2 니켈층(142N)에서 후면 전계부용 비정질 실리콘층(172AS)에 접촉하는 일부분은 제2 니켈 실리사이드층(142NS)으로 형성될 수 있다.
이때, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)은 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)에 포함된 비정질 실리콘이 결정화될 때에, 시드층으로서의 역할을 할 수 있다.
이에 따라, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS) 각각은 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)의 비정질 실리콘에 접촉하여, 결정화의 핵형성 소스(nucleation source)로 작용하고, 비정질 실리콘이 상대적으로 낮은 온도에서 결정질 실리콘으로 쉽게 결정화될 수 있도록 도와주는 역할을 할 수 있다.
따라서, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계는 300℃ ~ 750℃ 사이에서 수행될 수 있고, 더욱 바람직하게는 300℃ ~ 450℃ 사이의 상대적으로 낮은 온도에서 수행될 수 있다.
여기서, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계의 공정 온도를 300℃ 이상으로 하는 이유는 비정질 실리콘의 결정화시키기 위한 최소 온도이고, 공정 온도를 750℃ 이하로 하는 이유는 열처리 공정에 의해 기판(110) 및 유전체층(160)의 특성이 저하되지 않도록 하기 위함이다.
아울러, 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계의 공정 온도를 450℃ 이하로 하는 경우에는 기판(110) 및 유전체층(160)의 특성이 저하되지 않도록 하면서, 동시에 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)의 저항을 더욱 낮게 유지할 수 있다. 이는, 공정 온도가 상대적으로 낮은 경우 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)에는 NiSi가 형성되고, 공정 온도가 상대적으로 높은 경우, 제1 니켈 실리사이드층(141NS)과 제2 니켈 실리사이드층(142NS)에는 NiSi2가 형성될 수 있는데, NiSi의 저항이 NiSi2의 저항보다 상대적으로 낮기 때문이다.
이와 같이, 본 발명은 제1 니켈층(141N)과 제2 니켈층(142N)을 이용하여, 기판과 유전체층의 특성 저하를 최소화하면서, 저온 열처리 공정으로 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS)에 포함된 비정질 실리콘을 결정질 실리콘으로 결정화할 수 있다.
아울러, 저온 열처리 공정으로 비정질 실리콘을 결정질 실리콘으로 결정화할 때에, 유전체층(160)은 결정화에 의한 영향이 기판(110)의 후면(SF2)에 미치는 것을 방지하여, 기판(110) 후면(SF2)에서의 특성이 손상되는 것을 방지할 수 있다.
이와 같은 에미터부(121) 열처리 단계 및 후면 전계부(172) 열처리 단계에 의해, 도 3g에 도시된 바와 같이, 에미터부용 비정질 실리콘층(121AS) 및 후면 전계부용 비정질 실리콘층(172AS) 각각은 다결정 실리콘 재질을 포함하는 에미터부(121)와 후면 전계부(172)로 상태 변환될 수 있다.
아울러, 본 발명은 제1 니켈층(141N) 위에 구리를 포함하는 제1 구리층(141C)을 도금 방식으로 더 형성하고, 제2 니켈층(142N) 위에 구리를 포함하는 제2 구리층(142C)을 도금 방식으로 더 형성할 수 있다.
이와 같은 제1 구리층(141C) 및 제2 구리층(142C)은 각각 제1 전극(141) 및 제2 전극(142)의 두께를 보다 크게하여, 제1 전극(141) 및 제2 전극(142)의 저항을 더 낮출 수 있다.
이후, 도 3h에 도시된 바와 같이, 기판(110)의 전면(SF1) 위에 반사 방지부를 형성하여, 도 1 및 도 2에 도시된 바와 같은 태양 전지를 제조할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (19)

  1. 제1 도전성 타입의 불순물을 함유하는 기판;
    상기 기판의 후면 위에 위치하는 유전체층;
    상기 유전체층의 후면 중 일부 영역에 위치하며, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 에미터부;
    상기 유전체층의 후면 중 나머지 일부 영역에 위치하며, 상기 제1 도전성 타입의 불순물을 상기 기판보다 고농도로 함유하는 후면 전계부;
    상기 에미터부에 연결되는 제1 전극; 및
    상기 후면 전계부에 연결되는 제2 전극;을 포함하고,
    상기 에미터부 및 상기 후면 전계부의 적어도 일부분은 다결정 실리콘 재질을 포함하고,
    상기 제1 전극 및 상기 제2 전극 각각은 니켈 실리사이드(Ni-Silicide)층과 니켈(Ni)층을 포함하는 태양 전지.
  2. 제1 항에 있어서,
    상기 유전체층의 두께는 0nm 초과 3nm 이하인 태양 전지.
  3. 제1 항에 있어서,
    상기 유전체층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화 질화물(SiOxNy), 알리미늄 산화물(AlOx) 중 적어도 하나를 포함하는 태양 전지.
  4. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 도금 방식으로 형성되는 태양 전지.
  5. 제1 항에 있어서,
    상기 제1 전극의 상기 니켈 실리사이드층은 상기 에미터부에 직접 접촉되고,
    상기 제2 전극의 상기 니켈 실리사이드층은 상기 후면 전계부에 직접 접촉되는 태양 전지.
  6. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 니켈층 후면에는 구리(Cu)를 포함하는 구리층을 더 포함하는 태양 전지.
  7. 제6 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 상기 구리층의 후면에 주석(Sn)을 포함하는 주석층을 더 포함하는 태양 전지.
  8. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 절연막을 더 포함하는 태양 전지.
  9. 제8 항에 있어서,
    상기 절연막은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화 질화물(SiOxNy), 알루미늄 산화물(AlOx) 중 적어도 하나를 포함하는 태양 전지.
  10. 제1 도전성 타입의 불순물을 함유하는 기판의 후면에 유전체층을 형성하는 단계;
    상기 유전체층의 후면 중 일부 영역에 에미터부를 형성하기 위해, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하고 비정질 실리콘 재질을 포함하는 에미터부용 비정질 실리콘층을 형성하는 단계;
    상기 유전체층의 후면 중 나머지 일부 영역에 후면 전계부를 형성하기 위해, 상기 제1 도전성 타입의 불순물을 상기 기판보다 고농도로 함유하고 비정질 실리콘 재질을 포함하는 후면 전계부용 비정질 실리콘층을 형성하는 단계;
    상기 에미터부용 비정질 실리콘층에 접속하는 제1 전극을 도금 방식으로 형성하는 단계; 및
    상기 후면 전계부용 비정질 실리콘층에 접속하는 제2 전극을 도금 방식으로 형성하는 단계;를 포함하고,
    상기 제1 전극과 상기 제2 전극을 형성할 때에, 상기 에미터부용 비정질 실리콘층 및 상기 후면 전계부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분은 각각 다결정 실리콘 재질로 결정화되는 태양 전지 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 전극을 형성하는 단계는
    상기 에미터부용 비정질 실리콘층에 제1 니켈(Ni)층을 형성하는 단계; 및
    상기 제1 니켈층을 열처리하여, 상기 에미터부용 비정질 실리콘층에 접촉하는 상기 제1 니켈층의 일부분을 제1 니켈 실리사이드(Ni-Silicide)층으로 형성시키면서 동시에 상기 에미터부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 에미터부 열처리 단계;를 포함하는 태양 전지 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 전극을 형성하는 단계는
    상기 에미터부 열처리 단계 이후, 상기 제1 니켈층 위에 구리를 포함하는 제1 구리층을 형성하는 단계;를 더 포함하는 태양 전지 제조 방법.
  13. 제10 항에 있어서,
    상기 에미터부 열처리 단계의 공정 온도는 300℃ ~ 450℃ 사이인 태양 전지 제조 방법.
  14. 제10 항에 있어서,
    상기 제2 전극을 형성하는 단계는
    상기 후면 전계부용 비정질 실리콘층에 제2 니켈(Ni)층을 형성하는 단계; 및
    상기 제2 니켈층을 열처리하여, 상기 후면 전계부용 비정질 실리콘층에 접촉하는 상기 제2 니켈층의 일부분을 제2 니켈 실리사이드층으로 형성시키면서 동시에 상기 후면 전계부용 비정질 실리콘층에 포함되는 비정질 실리콘 재질의 적어도 일부분을 다결정 실리콘 재질로 결정화시키는 후면 전계부 열처리 단계;를 포함하는 태양 전지 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 전극을 형성하는 단계는
    상기 후면 전계부 열처리 단계 이후, 상기 제2 니켈층 위에 구리를 포함하는 제2 구리층을 형성하는 단계;를 더 포함하는 태양 전지 제조 방법.
  16. 제10 항에 있어서,
    상기 후면 전계부 열처리 단계의 공정 온도는 300℃ ~ 450℃ 사이인 태양 전지 제조 방법.
  17. 제10 항에 있어서,
    상기 유전체층의 두께는 0nm 초과 3nm 이하로 형성되는 태양 전지 제조 방법.
  18. 제10 항에 있어서,
    상기 유전체층 형성 단계에서의 공정 온도는 800℃ ~ 900℃ 사이인 태양 전지 제조 방법.
  19. 제10 항에 있어서,
    상기 에미터부용 비정질 실리콘층 및 상기 후면 전계부용 비정질 실리콘층의 일부 위에 절연막을 형성하는 단계;를 더 포함하는 태양 전지 제조 방법.
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