Claims (2)
1. Устройство для вывода информации, содержащее дешифратор адреса, блок сравнения, регистр, элемент задержки, элемент И, блок сопряжения, информационные входы устройства соединены с информационными входами регистра и с первой группой входов блока сравнения, вторая группа входов которой соединена с выходами блока сопряжения, которые являются информационными выходами устройства, выход блока сравнения соединен с первым входом элемента И, выходы которого является управляющим выходом устройства, адресные входы дешифратора являются адресными входами устройства, а выход соединен с входом запись регистра, выход элемента задержки соединен со вторым входом элемента И, отличающееся тем, что в него введены второй и третий регистры, группа мажоритарных элементов, число которых определяется количеством разрядов информационного входа устройства, информационные входы второго и третьего регистров соединены с соответствующими информационными входами устройства, информационные выходы первого регистра соединены с первыми входами мажоритарных элементов, информационные выходы второго регистра соединены со вторыми входами мажоритарных элементов, информационные выходы третьего регистра соединены с третьими входами мажоритарных элементов, выходы которых соединены с входами блока сопряжения, второй выход дешифратора адреса соединен с входом запись второго регистра, третий выход дешифратора адреса соединен с входом запись третьего регистра и с входом элемента задержки.1. A device for outputting information containing an address decoder, a comparison unit, a register, a delay element, an AND element, a pairing unit, information inputs of the device are connected to the information inputs of the register and to the first group of inputs of the comparison unit, the second group of inputs of which are connected to the outputs of the interface unit which are the information outputs of the device, the output of the comparison unit is connected to the first input of the And element, the outputs of which are the control output of the device, the address inputs of the decoder are address and device inputs, and the output is connected to the register entry, the output of the delay element is connected to the second input of the And element, characterized in that the second and third registers are introduced into it, a group of major elements, the number of which is determined by the number of bits of the information input of the device, information inputs of the second and the third registers are connected to the corresponding information inputs of the device, the information outputs of the first register are connected to the first inputs of the majority elements, the information outputs of the second the second register are connected to the second inputs of the majority elements, the information outputs of the third register are connected to the third inputs of the majority elements, the outputs of which are connected to the inputs of the interface unit, the second output of the address decoder is connected to the input of the second register, the third output of the address decoder is connected to the input of the third register and with the input of the delay element.
2. Устройство по п.1, отличающееся тем, что в него веден второй элемент И и элемент ИЛИ, а блок сравнения содержит выходы «больше» и «меньше», которые соединены с входами элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки, выход второго элемента И является сигнальным выходом «неисправность» устройства.
2. The device according to claim 1, characterized in that the second AND element and the OR element are led into it, and the comparison unit contains outputs “more” and “less” that are connected to the inputs of the OR element, the output of which is connected to the first input of the second element And, the second input of which is connected to the output of the delay element, the output of the second element And is the signal output of the "malfunction" of the device.