SU1758649A1 - Device for processing information - Google Patents
Device for processing information Download PDFInfo
- Publication number
- SU1758649A1 SU1758649A1 SU904859264A SU4859264A SU1758649A1 SU 1758649 A1 SU1758649 A1 SU 1758649A1 SU 904859264 A SU904859264 A SU 904859264A SU 4859264 A SU4859264 A SU 4859264A SU 1758649 A1 SU1758649 A1 SU 1758649A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- elements
- outputs
- Prior art date
Links
- 238000012545 processing Methods 0.000 title claims description 3
- 230000036039 immunity Effects 0.000 claims abstract description 7
- 238000009434 installation Methods 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 5
- 230000010365 information processing Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 102100021699 Eukaryotic translation initiation factor 3 subunit B Human genes 0.000 description 1
- 101000896557 Homo sapiens Eukaryotic translation initiation factor 3 subunit B Proteins 0.000 description 1
- 101001069810 Homo sapiens Psoriasis susceptibility 1 candidate gene 2 protein Proteins 0.000 description 1
- 102100034249 Psoriasis susceptibility 1 candidate gene 2 protein Human genes 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010835 comparative analysis Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- AYEKOFBPNLCAJY-UHFFFAOYSA-O thiamine pyrophosphate Chemical compound CC1=C(CCOP(O)(=O)OP(O)(O)=O)SC=[N+]1CC1=CN=C(C)N=C1N AYEKOFBPNLCAJY-UHFFFAOYSA-O 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
Использование: в высоконадежных отказоустойчивых вычислительных комплексах дл повышени помехоустойчивости. Сущность изобретени : устройство содержит 3 резервируемых вычислительных канала , 1 группу мажоритарных элементов, 6 схем сравнени , 9 триггеров. 3 элемента НЕ, 16 элементов И. 3 элемента задержки, 1 элемент ИЛИ, 6 элементов ИЛИ-НЕ, 1 счетчик сбоев, 3 элемента ИЛИ-НЕ. 3 элемента И-НЕ. 5 ил.Usage: in highly reliable fault-tolerant computing systems to improve noise immunity. The invention: the device contains 3 redundant computational channels, 1 group of majority elements, 6 comparison circuits, 9 triggers. 3 elements NOT, 16 elements I. 3 elements of delay, 1 element OR, 6 elements OR-NOT, 1 counter of failures, 3 elements OR-NOT. 3 elements AND NOT. 5 il.
Description
Изобретение относитс .к вычислительной технике и может быть использовано дл построени высоконадежных отказоустойчивых вычислительных комплексовThe invention relates to computing and can be used to build highly reliable fault-tolerant computing systems.
Известной устройство дл обработки информации , Стр. 34, содержащее три компьютерных модул , три модул интерфейса , схему мажоритарного выбора, схему распределени и панель согласовани имеет высокий показатель надежности.Known information processing device, p. 34, comprising three computer modules, three interface modules, a major choice circuit, a distribution circuit, and a matching panel have a high reliability index.
Недостатком его вл ютс большие затраты ресурсов дл достижени этого показател и низка ресурсоемкость.The disadvantage of it is the high cost of resources to achieve this indicator and low resource intensity.
Устройство дл обработки информации 2, содержащее три процессора, буферное ЗУ, блок сравнени , блок мажоритарного решени , блок мажоритарной обработки, блок коммутации и выходной блок имеет высокий показатель надежности.An information processing device 2 comprising three processors, a buffer memory, a comparison unit, a majority decision unit, a majority processing unit, a switching unit, and an output unit have a high reliability index.
Недостатком его вл ютс большие затраты ресурсов дл достижени высоких показателей надежности и низка рссурсоемкость.The disadvantage of it is the high cost of resources to achieve high reliability and low resource consumption.
Устройство дл обработки информации 3, содержащее три канала, е каждый изAn information processing device 3 comprising three channels, each of
которых входит резервируемый вычислительный блок, блок контрол , триггер цикла, коммутатор режима работы, два элемента св зи и блок ввода-вывода имеет высокий показатель надежности.which includes a redundant computing unit, a control unit, a cycle trigger, an operation mode switch, two communication elements, and an input / output unit have a high reliability index.
Недостатком его вл ютс большие затраты ресурсов дл достижени высоких показателей надежности, низка ресурсо- емкость и достаточно ограниченное общее врем функционировани .The disadvantage of it is the high cost of resources to achieve high reliability, low resource capacity and a fairly limited overall operation time.
Устройство дл обработки информации 4 прототип, содержащее три резервируемых вычислительных канала, группу мажоритарных элементов, первую-третью схемы сравнени , первый-шестой триггеры, пер- вый-третий элементы НЕ, первый элемент задержки, первый-шестой элементы И и элемент ИЛИ, причем информационные выходы первого-третьего резервируемых вычислительных каналов подключены к соответствующим входам мажоритарных элементов группы, а контрольные выходы схем сравнени , выходы мажоритарных элементов группы вл ютс информационнымThe information processing device 4 is a prototype containing three redundant computational channels, a group of majority elements, first-third comparison circuits, first-sixth triggers, first-third elements NOT, first delay element, first-sixth elements AND, and element OR, and the information outputs of the first to third redundant computational channels are connected to the corresponding inputs of the majority elements of the group, and the control outputs of the comparison circuits, the outputs of the majority elements of the group are informational
VJVj
слcl
0000
о about
оabout
выходом устройства, выходы четвертого- шестого элемента И подключены к счетным входам одноименных триггеров, выход которого вл етс выходом управлени записью системы, подключенным к одноименным входам всех резервируемых вычислительных каналов , синхровходам первого-третьего триггеров и через последовательно соединенные четвертый элемент НЕ и элемент задержки ко входам прерывани по таймеру всех вычислительных каналов, первый-тре- тий входы установки резерва устройства подключены ко входам установки, соответственно , первого-третьего триггеров, выходы которых подключены ко входам включени одноименных резервируемых вычислительных каналов и через одноименные элементы НЕ к первым входам, соответственно , четвертом-шестого элементов И. вторые входы шестого, п того и четвертого элементов И подключены к выходам первого , второго и третьего элементов НЕ, соответственно , а третьи входы к выходам, соответственно, третьей, второй и первой схем сравнени , выходы четвертого-шесто- го триггеров подключены к первым входам первого и второго элементов И, второму входу второго и первому входу третьего элементов И и ко вторым входам третьего и первого элементов И, соответственно, а выходы первого-третьего элементов И соединены с входами отключени одноименных резервируемых каналов имеет высокие показатели надежности и ресурсосмкости.the output of the device, the outputs of the fourth and sixth elements And connected to the counting inputs of the same trigger, the output of which is the output of the recording control system connected to the same inputs of all redundant computational channels, synchronous inputs of the first and third triggers and through serially connected fourth element and a delay element to the timer interrupt inputs of all computational channels; the first-third inputs of the device reserve installation are connected to the installation inputs, respectively, of the first-three of the flip-flops, the outputs of which are connected to the inputs of the inclusion of the same-name redundant computational channels and through the elements of the same name are NOT to the first inputs of the fourth to sixth elements I. The second inputs of the sixth, fifth and fourth elements are NOT connected to the outputs of the first, second and third elements. , respectively, and the third inputs to the outputs, respectively, of the third, second, and first comparison circuits, the outputs of the fourth to sixth flip-flops are connected to the first inputs of the first and second And elements, to the second input the second and the first input of the third AND element and to the second inputs of the first and third AND elements, respectively, and the outputs of the first and third elements and connected to the inputs of similar interrupting redundant channels has high reliability and resursosmkosti.
Недостатком устройства вл етс низка помехоустойчивость к случайным и еди- ничным сбо м в работе, ведущих к подключению резервного канала и переводу сбойного, но работающего канала в режим ремонта, что приводит к снижению ресурсоемкости и надежности устройства,The drawback of the device is low noise immunity to random and single failures, leading to the connection of the backup channel and the transfer of the failed but working channel to the repair mode, which leads to a decrease in the resource consumption and reliability of the device
Цель изобретени - повышение надежности и помехоустойчивости устройства от случайных и единичных сбоев в работе за счет создани режима повторного запуска сбойного канала, с записью в его пам ть контекста задачи завершенного интервала. Подключение резервного канала производитс только после использовани нескольких попыток запуска сбойного канала, что снижает использование резервного канала и повышает помехоустойчивость и надежность устройства.The purpose of the invention is to improve the reliability and noise immunity of the device from random and single failures in operation by creating a restart mode for the failed channel, recording the task context of the completed interval into its memory. Connecting the backup channel is made only after using several attempts to start the failed channel, which reduces the use of the backup channel and increases the noise immunity and reliability of the device.
Поставленна цель достигаетс тем, что в известное устройство дл обработки информации , содержащее три резервируемых вычислительных канала, группу мажоритарных элементов, первую-третью схемы сравнени , первый-шестой триггеры , первый-третий элементы НЕ, первыйшестой элементы И, первый элемент задержки и элемент ИЛИ, причем информационные выходы первого-третьего резервируемых вычислительных каналов подключены к соответствующим входам мажоритарных элементов группы, а контрольные выходы подсоединены попарно к соответствующим входам первой-третьей схем сравнени , выходы мажоритарных элементов группы вл ютс информационным выходом устройства, выходы четвертого-шестого элементов И подключены к счетным входам одноименных триггеров, выход элемента ИЛИ подсоединен к выходам управлени The goal is achieved in that a known information processing device comprising three redundant computational channels, a group of majority elements, a first-third comparison circuit, a first-sixth trigger, a first-third element NOT, a first sixth AND element, a first delay element, and an OR element The information outputs of the first and third redundant computing channels are connected to the corresponding inputs of the majority elements of the group, and the control outputs are connected in pairs to the corresponding inputs The first to third comparison circuits, the outputs of the majority elements of the group are the information output of the device, the outputs of the fourth to sixth elements AND are connected to the counting inputs of the same trigger, the output of the OR element is connected to the control outputs
записью всех резервируемых вычислительных каналов, первый-третий входы установки резерва устройства подключены к входам установки, соответственно, первого-третьего триггеров, выходы которых подключеныrecording of all redundant computational channels, the first and third inputs of the device reserve installation are connected to the installation inputs, respectively, of the first and third triggers whose outputs are connected
ко входам включени одноименных резервируемых вычислительных каналов и через одноименные элементы НЕ к первым входам , соответственно, четвертого-шестого элементов И, вторые входы шестого, четвертого и п того элементов И подключены к выходам, соответственно, первого, второго и третьего элементов НЕ, а третьи входы - к выходам, соответственно, третьей, первой и второй схем сравнени , выход четвертогоto the inputs of the inclusion of the same name reserved computing channels and through the elements of the same name NOT to the first inputs of the fourth to sixth elements AND, the second inputs of the sixth, fourth and fifth elements AND, respectively, of the first, second and third elements, and the third inputs - to the outputs, respectively, of the third, first and second comparison circuits, the output of the fourth
триггера подключен к первым входам первого и второго элементов И, выход п того триггера подключен к первому входу третьего элемента И, введены три блока сопр жени , четверта -шеста схемы сравнени ,the trigger is connected to the first inputs of the first and second elements I, the output of the fifth trigger is connected to the first input of the third element I, three interface blocks are entered, the fourth sixth of the comparison circuit,
шесть элементов И-ИЛИ-НЕ, счетчик сбоев, первый-третий элементы ИЛИ-НЕ, седь- мой-шестнадцатый элементы И, второй и третий элементы задержки, седьмой-дёв - тый триггера и три элемента И-НЕ, выходsix AND-OR-NOT elements, failure counter, first-third OR-NOT elements, seventh-sixteenth AND elements, second and third delay elements, seventh-two trigger elements and three AND-NOT elements, output
четырнадцатого элемента И соединен с первыми входами дес того и п тнадцатого элементов И и со входом сброса счетчика сбоев, счетный вход которого соединен с выходом элемента ИЛИ, пр мой выход переполнени счетчика сбоев соединен с первыми вхо- дами первого...шестого элементов И-ИЛИ-НЕ, выходы которых соединены с первыми и вторыми входами одиннадцато- го-тринадцатого элементов И, выходы которых соединены со входами отключени соответственно первого-третьего резервируемых вычислительных каналов и с соответствующими входами четырнадцатого элемента И, первые входы четвертой-шес5 той схем сравнени соединены с выходами мажоритарных элементов группы, а вторые входы с контрольными выходами соответственно , первого-третьего резервируемых каналов , первые группы информационныхthe fourteenth element I is connected to the first inputs of the tenth and fifteenth elements AND, and to the reset input of the fault counter, the counting input of which is connected to the output of the OR element, the forward overflow output of the fault counter is connected to the first inputs of the first ... sixth element AND- OR-NOT, the outputs of which are connected to the first and second inputs of the eleventh and thirteenth elements AND, the outputs of which are connected to the disconnection inputs of the first and third redundant computation channels, respectively, and with the corresponding inputs of fourteen of the element And, the first inputs of the fourth to sixth comparison circuits are connected to the outputs of the majority elements of the group, and the second inputs to the control outputs, respectively, of the first to third reserved channels, the first groups of information
входов-выходов которых соединены с первыми группами информационных входов- выходов первого-третьего блоков сопр жени , соответственно, вторые группы информационных входов-выходов которых соединены со вторыми группами информационных входов-выходов первого-третьего резервируемых вычислительных каналов, соответственно, выход сброса первого резервируемого вычислительного канала соединен со вторыми входами третьего и шестого элементов И-ИЛИ-НЕ, второй вход первого элемента И-ИЛИ-НЕ соединен с выходом сброса второго резервируемого вычислительного канала и со вторым входом п того элемента И-ИЛИ-НЕ, второй вход второго элемента И-И Л И-ИЕ соединен с выходом сброса третьего резервируемого вычислительного канала и со вторым входом четвертого элемента И-ИЛИ-НЕ, третий и четвертый входы которого соединены с выходом восьмого элемента И и с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с выходом дев того элемента И и с третьим и четвертым входами второго элемента И-ИЛИ-НЕ, второй вход первого элемента И соединен с выходом первого элемента задержки и с первым входом седьмого элемента И, выход которого соединен с первым входом седьмого элемента И, выход которого соединен с первым входом первого элемента ИЛ И-Н Е и с трет ь- им и четвертым входами шестого элемента И-ИЛИ-НЕ, третий и четвертый входы третьего элемента И-ИЛИ-НЕ соединены с выходом первого элемента И и со вторым входом первого элемента ИЛИ-НЕ, выход которого соединен со входом синхронизации седьмого триггера, выход которого соединен со входом прерывани первого резервируемого вычислительного канала, выход пуска которого соединен со вторым входом дес того элемента И, третий вход которого соединен с выходом пуска второго резервируемого вычислительного канала, вход прерывани которого соединен с выходом восьмого триггера, четвертый вход дес того элемента И соединен с выходом пуска третьего резервируемого вычислительного канала, вход прерывани которого соединен с выходом дев того триггера, вход синхронизации которого соединен с выходом третьего элемента ИЛИ-НЕ, вход синхронизации восьмого триггера соединен с выходом второго элемента ИЛ И-Н Е, первый вход которого соединен с выходом второго элемента И и с третьим и четвертым входами первого элемента И-ИЛИ-НЕ, третий и четвертый входы п того элемента И-ИЛИ- НЕ соединены со вторым входом второго элемента ИЛИ-НЕ и с выходом третьего элемента И, второй вход которого соединен с выходом второго элемента задержки и со вторым входом второго элемента И, первый вход элемента ИЛИ соединен с выходомwhose inputs and outputs are connected to the first groups of information inputs and outputs of the first to third interface blocks, respectively, the second groups of information inputs and outputs of which are connected to the second groups of information inputs and outputs of the first to third redundant computing channels, respectively, the reset output of the first redundant computing channel is connected to the second inputs of the third and sixth elements AND-OR-NOT, the second input of the first element AND-OR-NOT is connected to the reset output of the second redundant you numeral channel and with the second input of the fifth element AND-OR-NOT, the second input of the second element AND-AND L AND-IE connected to the reset output of the third redundant computing channel and the second input of the fourth element AND-OR-NOT, the third and fourth inputs which is connected to the output of the eighth element AND to the first input of the third element OR NOT, the second input of which is connected to the output of the ninth element AND to the third and fourth inputs of the second element AND-OR-NOT, the second input of the first AND element connected to the output of the first delay element and with the first input of the seventh element And, the output of which is connected to the first input of the seventh element And, the output of which is connected to the first input of the first element IL AND-E and to the third and fourth inputs of the sixth element AND-OR-NOT, the third and fourth inputs the third element AND-OR-NOT is connected to the output of the first element AND to the second input of the first element OR-NOT, the output of which is connected to the synchronization input of the seventh trigger, the output of which is connected to the input of the first redundant computing channel, the start output of which inno with the second input of the tenth element And, the third input of which is connected to the start output of the second redundant computing channel, the interrupt input of which is connected to the output of the eighth trigger, the fourth input of the tenth element And is connected to the start output of the third redundant computing channel whose input is connected to the output of the ninth trigger, the synchronization input of which is connected to the output of the third element OR NOT, the synchronization input of the eighth trigger is connected to the output of the second element IL AND H E, the first input D of which is connected to the output of the second element AND to the third and fourth inputs of the first AND-OR-NOT element, the third and fourth inputs of the fifth AND-OR- element are NOT connected to the second input of the second OR-NOT element and to the output of the third AND element, the second input of which is connected to the output of the second delay element and to the second input of the second element AND, the first input of the element OR is connected to the output
четвертого триггера, второй вход с выходом шестого триггера и со вторым входом седьмого элемента И и с первым входом дев того элемента И, второй вход которого соединен с выходом третьего элемента за0 держки и с первым входом восьмого элемента И, второй вход которого соединен с выходом п того триггера и с третьим входом элемента ИЛИ, п тый вход дес того элемента И соединен с выходом первого элементаthe fourth trigger, the second input with the output of the sixth trigger and the second input of the seventh And element and the first input of the ninth And element, the second input of which is connected to the output of the third delay element and the first input of the eighth And element, the second input of which is connected to the output n of the trigger and with the third input of the OR element, the fifth input of the tenth element AND is connected to the output of the first element
5 И-НЕ. первый вход которого соединен с первым входом второго элемента И-НЁ, с выходом четвертой схемы сравнени и со входом первого элемента задержки, шестой вход дес того элемента И соединен с выхо0 дом второго элемента И-НЕ, второй вход которого соединен со входом второго элемента задержки, с первым входом третьего элемента И-НЕ и с выходом п той схемы сравнени , выход шестой схемы сравнени 5 AND-NO. the first input of which is connected to the first input of the second AND-SCH element, with the output of the fourth comparison circuit and with the input of the first delay element, the sixth input of the tenth AND element, is connected to the output of the second AND-NOT element, the second input of which is connected to the input of the second delay element , with the first input of the third NAND element and with the output of the fifth comparison circuit, the output of the sixth comparison circuit
5 соединен со входом третьего элемента задержки и с вторыми входами первого и третьего элемента И-НЕ, третьи входы которых соединены с третьим входом второго элемента И-НЕ и с выходом элемента ИЛИ,5 is connected to the input of the third delay element and with the second inputs of the first and third element AND-NOT, the third inputs of which are connected to the third input of the second element AND-NOT and with the output of the element OR,
0 выход третьего элемента И-НЕ соединен с седьмым входом дес того элемента И, выход которого соединен со входами сброса четвертого-шестого триггеров, второй вход п тнадцатого элемента И соединен с0 the output of the third element AND-NOT connected to the seventh input of the ten of the element And, the output of which is connected to the reset inputs of the fourth to sixth triggers, the second input of the fifteenth element And connected to
5 инверсным выходом переполнени счетчика сбоев, а выход со входами сброса первого-третьего триггеров, выходы подтверждени прерывани первого-третьего резервируемых вычислительных каналов соединены5 inverse overflow output of the fault counter, and the output with the reset inputs of the first-third triggers, the interrupt confirmation outputs of the first-third redundant computation channels are connected
0 с соответствующими входами шестнадцатого элемента И, выход которого соединен со входами сброса седьмого-дев того триггеров.0 with the corresponding inputs of the sixteenth element And, the output of which is connected to the reset inputs of the seventh-ninth triggers.
Сопоставительный анализ с прототи5 псм позвол ет сделать вывод, что за вл емое устройство отличаетс наличием трех блоков сопр жени ЭВМ, трех схем сравнени , шести элементов И-ИЛИ-НЕ, счетчика сбоев, трех элементов ИЛИ-НЕ, дес ти эле0 ментов И, двух элементов задержки, трех триггеров и трех элементов И-НЕ и новой организацией св зей. Таким образом за вл емое устройство соответствует критерию изобретени новизна.A comparative analysis of the prototype psm allows us to conclude that the proposed device is characterized by the presence of three computer interface blocks, three comparison circuits, six AND-OR-NOT elements, a failure counter, three OR-NOT elements, ten elements AND, two delay elements, three triggers and three AND-NOT elements and a new communication organization. Thus, the claimed device meets the criteria of the invention of novelty.
5 Устройство обладает существенными отличи ми, так как содержит новую совокупность признаков, котора придает ему новые свойства, заключающиес в повышении помехоустойчивости и надежности за счет создани режима повторного запуска сбойного канала с записью в его пам ть контекста задачи завершенного интервала. Подключение резервного канала производитс только после использовани нескольких попыток запуска сбойного канала, что снижает использование резервного канала и повышает надежность устройства.5 The device has significant differences, as it contains a new set of features that gives it new properties, namely, improving noise immunity and reliability by creating a failed channel restart mode with recording the task context of the completed interval into its memory. Connecting the backup channel is made only after using several attempts to start the failed channel, which reduces the use of the backup channel and increases the reliability of the device.
На фиг. 1 приведена структурна схема устройства; на фиг. 2 приведен пример реализации канала; на фиг. 3 - алгоритм программы прерывани ; на фиг. 4 - пример схемы синхронизации, функционально описанной в литературе 1; на фиг. 5 - пример реализации дешифратора.FIG. 1 shows a block diagram of the device; in fig. 2 shows an example channel implementation; in fig. 3 — interrupt program algorithm; in fig. 4 is an example of a synchronization circuit functionally described in literature 1; in fig. 5 - an example of the implementation of the decoder.
На фиг. 1 позицией 1...3 обозначены первый.„третий резервируемые вычислительные каналы;FIG. 1 position 1 ... 3 marked the first. „Third redundant computing channels;
4...6 - первый...третий блоки сопр жени с ЭВМ реализованные, например, на базе устройств дл сопр жени с ЭВМ по а.с. 1291996 или по имеющим положительное решение за вкам на изобретение № 4463573/24 и № 4480280/24 или аналогичным .4 ... 6 - the first ... the third computer interfacing units implemented, for example, on the basis of computer interfacing devices along a.s. 1291996 or by having a positive decision of applications for invention No. 4463573/24 and No. 4480280/24 or equivalent.
7 - группа мажоритарных элементов (например К155ЛРЗ или аналогичные);7 - a group of majority elements (for example K155LRZ or similar);
8... 13 - перва ...шеста схемы сравнени (например 530СП1 или аналогичные);8 ... 13 - the first ... sixths of the comparison scheme (for example, 530SP1 or similar);
14...16 - одиннадцатый...тринадцатый элементы И (например К155ЛИ1 или аналогичные );14 ... 16 - the eleventh ... the thirteenth elements AND (for example K155 OR1 or similar);
17...22 - первый-шестой элементы И- ИЛИ-НЕ (например К155ЛР1 или аналогичный );17 ... 22 - first-sixth elements AND-OR-NOT (for example, K155LR1 or similar);
23 - счетчик сбоев (например К555ИЕ5 или аналогичный);23 - fault counter (for example K555IE5 or similar);
24...26 - первый...третий элементы НЕ (например К155ЛН1 или аналогичный);24 ... 26 - the first ... the third elements are NOT (for example K155LN1 or similar);
27...36 - первый...дес тый элементы И;27 ... 36 - the first ... the tenth elements And;
37 - элемент ИЛИ (например К555ЛЛ1 или аналогичный);37 - element OR (for example K555LL1 or similar);
38...43 - первый...шестой триггеры (например К555ТМ2 или аналогичный);38 ... 43 - first ... sixth triggers (for example, K555TM2 or similar);
44...46 - первый...третий элементы ИЛИ-НЕ (например К555ЛЕ1 или аналогичный );44 ... 46 - the first ... the third OR-NOT elements (for example, K555LE1 or similar);
47 - четырнадцатый элемент И;47 - the fourteenth element And;
48...50-первый...третий элемент И-НЕ;48 ... 50 is the first ... the third element is NOT;
51 - шестнадцатый элемент И;51 is the sixteenth element And;
52...54 - первый-третий элемент задержки (например резистор с конденсатором определ ющие At задержки врем срабатывани элементов И и триггера);52 ... 54 - the first to third delay elements (for example, a resistor with a capacitor that determines At delay the response time of the And and the trigger elements);
55...57 - седьмой-дев тый триггер;55 ... 57 - the seventh-ninth trigger;
58 - п тнадцатый элемент И;58 - the fifteenth element And;
591...59з - линии сигналов ТПР;591 ... 59z - TPR signal lines;
601,..60з линии сигналов ВКЛ;601, .. 60z signal lines ON;
611-61з - линии сигналов СБРОС;611-61z - lines of signals RESET;
621...62з - линии сигналов ОТКЛ;621 ... 62z - signal lines OFF;
63 - лини сигнала УПРАВЛЕНИЕ ЗАПИСЬЮ;63 - signal line RECORD MANAGEMENT;
64т...64з - линии сигналов УСТАНОВКА РЕЗЕРВА; 651...65з линии сигналов ППР1;64т ... 64з - signal lines INSTALLATION OF THE RESERVE; 651 ... 65z of the signal line of the PR1;
66 - группа линий сигналов ИНФ. ВЫХОД ;66 is a group of lines of signals INF. OUTPUT ;
671...67з - линии сигналов 671 ... 67з - signal lines
681...68з - группы сигналов КОНТР. ИНФ.681 ... 68z - groups of signals KONTR. Inf.
69-|...69з - группы сигналов ИНФОРМАЦИЯ69- | ... 69з - signal groups INFORMATION
На фиг. 2 позицией 70 обозначен регистр вектора (например 589ИР12 или ана- логичный);FIG. 2, position 70 denotes a vector register (for example, 589IR12 or a similar one);
71- элемент И;71- element I;
72- источник питани ;72 is a power source;
73- элемент задержки (например набор элементов НЕ);73- delay element (for example, a set of elements NOT);
74 - передатчик (например 559ИП1);74 - transmitter (for example, 559ИП1);
75- элемент ИЛИ-НЕ;75- element OR NOT;
76- элемент И;76- element And;
77- триггер;77 trigger;
78- элемент НЕ;78- element NOT;
79-устройствоуправлени вводом-выводом;79 — I / O control;
80- процессор;80 processor;
81-устройство ввода-вывода;81 I / O device;
82- ОЗУ (оперативное запоминающее устройство);82- RAM (random access memory);
83- генератор импульсов;83- pulse generator;
84- дешифратор;84- decoder;
85, 86 - первый и второй буферный регистр результата (например 585ИР12) 87-приемник (например 559ИП2);85, 86 - the first and second buffer register of the result (for example, 585ИР12) 87-receiver (for example 559ИП2);
88 - ППЗУ (перепрограммируемое посто нное запоминающее устройство);88 - EPROM (reprogrammable read-only memory);
89-устройствоуправлени пользовател ; 90 - устройство пользовател ; 91 -триггер;89 user management; 90 - user device; 91-trigger;
92- передатчик;92 transmitter;
93- лини сигнала ВКЛ;93- signal line ON;
94- лини сигналов АДРЕС ВЕКТОРА94- lines of signals ADDRESS VECTOR
95- лини сигнала СИП; 96 - лини питани ;95 - CIP signal line; 96 - line feed;
97 - лини сигнала ОСТ; 98-лини сигнала 97 - OST signal lines; 98-line signal
99- лини сигнала ВЫВОД;99- signal lines OUTPUT;
100- лини сигнала БИТ ПУСКА ; 101 - лини сигнала 100-line signal BIT START; 101 - signal line
102 -лини сигнала МАГИСТРАЛЬНЫЙ СБРОС;102-signal line MAIN RESET;
На фиг. 4 позицией 103...108 обозначены элементы НЕ; 109...116 - элементы И-НЕFIG. 4 position 103 ... 108 denotes the elements; 109 ... 116 - elements AND NOT
117, 118 - элементы НЕ117, 118 - elements are NOT
119...126-элементы И-НЕ;119 ... 126-AND-NOT elements;
127,128-элементы И;127,128-elements And;
12J9, 130-элементы И-НЕ;12J9, 130-AND-NOT elements;
131 - генератор импульсов (например на базе элементов серии 555)131 - pulse generator (for example, based on the elements of the 555 series)
132. 133 - мажоритарные элементы;132. 133 - majority elements;
134, 135 - ждущие мультивибраторы (например К155АГЗ или аналогичный);134, 135 - pending multivibrators (for example K155AGZ or similar);
136- передатчик;136-transmitter;
На фиг. 5 позицией 137 обозначен двоичный счетчик (например 155ИЕ5 или аналогичный );FIG. 5, reference numeral 137 denotes a binary counter (for example, 155IE5 or similar);
138 - дешифратор (например 155ИД4 или аналогичный).138 - decoder (for example 155ID4 or similar).
Устройство дл обработки информации содержит три 1...3 резервируемых вычислительных канала, группу 7 мажоритарных элементов, первую-шестую 8-13 схемы сравнени , первый-шеетой 38...43 триггеры , первый-третий 24...26 элементы НЕ, первый-шестнадцатый 27...36. 14...16, 47, 58, 51 элементы И, три блока 4...6 сопр жени ЭВМ, шесть 17...22 элементов И-ИЛИ- НЕ, счетчик 23 сбоев, три 44...46 элемента ИЛИ-НЕ, три элемента И-НЕ 48...50, три элемента задержки 52...54, три триггера 55...57 и элемент ИЛИ 37, информационные выходы 691...69з первого-третьего 1...3 резервируемых вычислительных каналов подключены к соответствующим входам мажоритарных элементов 7 группы, а выходы 681...68з контрол к информационным входам одноименной 68i и последующей 682, 68зсхем сравнени , причем выходы 66 мажоритарных элементов 7 группы вл ютс информационным выходом устройства, выходы четвертого-шестого 30...32 элемента И подключены к счетным входам одноименных 41...43 триггеров, выход элемента ИЛИ 37 вл етс выходом 63 управлени записью, подключенным к одноименным входам всех резервируемых 1...3 вычислительных каналов, первый-третим входы установки резерва 641...64з устройства подключены к входам установки, соответственно , первого-третьего 38-40 триггеров, выходы которых подключены ко входам включени 601...60з одноименных 1...3 резервируемых вычислительных каналов и через одноименные элементы НЕ 24...26 к первым входам, соответственно, четвертого-шестого 30...32 элементов И, вторые входы шестого 32. четвертого 30 и п того 31 элементов И подключены к выходам первого 24, второго 25 и третьего 26 элементов НЕ, соответственно, а третьи входы - к выходам , соответственно, третьей 10, первой 8 и второй 9 схем сравнени , выход четвертого 41 триггера подключен к первым входам первого 27 и второго 28 элементов И, выход п того 42 триггера подключен к первому входу третьего 29 элемента И, выходThe device for information processing contains three 1 ... 3 redundant computational channels, a group of 7 major elements, the first-sixth 8-13 comparison schemes, the first-necked 38 ... 43 triggers, the first-third 24 ... 26 elements NOT, the first to the sixteenth 27 ... 36. 14 ... 16, 47, 58, 51 elements AND, three blocks of 4 ... 6 mating of a computer, six 17 ... 22 elements AND-OR- NOT, counter 23 failures, three 44 ... 46 elements OR -NO, three elements AND-NOT 48 ... 50, three delay elements 52 ... 54, three triggers 55 ... 57 and element OR 37, information outputs 691 ... 69 from the first and third 1 ... 3 redundant computational channels are connected to the corresponding inputs of the majority elements 7 of the group, and the outputs 681 ... 68z of the control to the information inputs of the same name 68i and the subsequent 682, 68circuit comparison, and the outputs 66 of the majority elements 7 of the group are information output the devices, the outputs of the fourth and sixth 30 ... 32 elements AND are connected to the counting inputs of the same name 41 ... 43 flip-flops, the output of the OR element 37 is the output 63 of the recording control connected to the same-name inputs of all redundant 1 ... 3 computing channels, the first to third inputs of the installation of reserve 641 ... 64z devices are connected to the installation inputs, respectively, of the first to third 38-40 triggers, the outputs of which are connected to the enable inputs 601 ... 60z of the same name 1 ... 3 redundant computing channels and through the same elements NOT 24 ... 26 to the first input Odes, respectively, of the fourth and sixth 30 ... 32 elements And, the second inputs of the sixth 32. Fourth 30 and the fifth 31 elements And connected to the outputs of the first 24, second 25 and third 26 elements NOT, respectively, and the third inputs - to the outputs , respectively, the third 10, first 8 and second 9 comparison circuits, the output of the fourth 41 flip-flop is connected to the first inputs of the first 27 and second 28 And elements, the output of the first 42 flip-flop is connected to the first input of the third 29 And element, the output
четырнадцатого 47 элемента И соединен с первыми входами дес того 36 и п тнадцатого 58 элементов И и со входом сброса счетчика 23, синхровход которого соединен сthe fourteenth 47 elements And is connected to the first inputs of the tenth 36 and the fifteenth 58 elements And and to the reset input of the counter 23, the synchronous input of which is connected to
выходом элемента ИЛИ 37, пр мой выход счетчика 23 соединен с первыми входами первого...шестого 17...22 элементов И-ИЛИ- НЕ, выходы которых соединены с первыми и вторыми входами одиннадцатого-тринад0 цатого 14...16 элементов И, выходы один- надцатого-тринадцатого 14... 16 элементов И соединены со входами отключени 621,..62з первого-третьего 1...3 каналов и со входами четырнадцатого 47 элемента И,the output of the element OR 37, the direct output of the counter 23 is connected to the first inputs of the first ... sixth 17 ... 22 elements AND-OR, NOT, the outputs of which are connected to the first and second inputs of the eleventh or third 14 , the outputs of the eleventh-thirteenth 14 ... 16 elements And are connected to the inputs of the disconnection 621, .. 62z of the first and third 1 ... 3 channels and with the inputs of the fourteenth 47 elements And,
5 первые группы входов четвертой-шестой 11...13 схем сравнени соединены с выходами мажоритарных элементов 7 группы, вторые группы входов четвертый-шестой 11...13 схем сравнени соединены с выхода0 ми контрол 681...68з первого-третьего 1 ...3 канала, соответственно, первые группы входов-выходов которых соединены с первыми группами входов-выходов первого-третьего 4...6 блоков сопр жени с ЭВМ, соответ5 ственно, вторые группы входов-выходов которых соединены со вторыми группами входов-выходов первого-третьего 1...3 каналов , соответственно, выход сброса 61 первого канала соединен со вторыми входа0 ми третьего 19 и шестого 22 элемента И- ИЛИ-НЕ, второй вход первого 17 элемента И-ИЛИ-НЕ соединен с выходом сброса 612 второго 2 канала и со вторым входом п того 21 элемента И-ИЛИ-НЕ, второй вход второ5 го 18 элемента И-ИЛИ-НЕ соединен с выходом сброса 61з третьего 3 канала и со вторым входом четвертого 20 элементов И- ИЛИ-НЕ, третий и четвертый вход которого соединен с выходом восьмого 34 элемента5, the first groups of inputs of the fourth to sixth 11 ... 13 comparison circuits are connected to the outputs of the majority elements of the 7th group, the second groups of inputs of the fourth to sixth 11 ... 13 comparison circuits are connected to the control outputs 681 ... 68z of the first to third 1. ..3 channels, respectively, the first groups of inputs-outputs of which are connected to the first groups of inputs-outputs of the first-third 4 ... 6 computer interface blocks, respectively, the second groups of inputs-outputs of which are connected to the second groups of inputs-outputs first-third 1 ... 3 channels, respectively, the reset output 61 of the first channel is connected to the second inputs of the third 19 and sixth 22 elements AND-OR-NOT, the second input of the first 17 elements AND-OR-NOT is connected to the reset output 612 of the second 2 channels and to the second input of the first 21 elements AND-OR- NOT, the second input of the second 18th element AND-OR-NOT is connected to the reset output 61 of the third 3 channel and to the second input of the fourth 20 elements AND-OR-NOT, the third and fourth input of which is connected to the output of the eighth 34th element
0 И и со входом третьего 46 элемента ИЛИ- НЕ, второй вход которого соединен с выходом дев того 35 элемента И и с третьим и четвертым входом второго 18 элемента И- ИЛ И-НЕ, второй вход первого 27 элемента0 And with the input of the third 46 element OR; NOT, the second input of which is connected to the output of the nine 35 element AND with the third and fourth input of the second 18 element AND-AND AND NOT, the second input of the first 27 element
5 И соединен с выходом первого 52 элемента задержки и с первым входом седьмого 33 элемента И, выход которого соединен с первым входом первого 44 элемента ИЛИ-НЕ и с третьим и четвертым входом шестого 225 And connected to the output of the first 52 delay elements and the first input of the seventh 33 And element, the output of which is connected to the first input of the first 44 OR element NOT and to the third and fourth input of the sixth 22
0 элемента И-ИЛИ-НЕ, третий и четвертый вход третьего 19 элемента И-ИЛИ-НЕ соединены с выходом первого 27 элемента И и со вторым входом первого 44 элемента ИЛИ-НЕ, выход которого соединен со вхо5 дом синхронизации седьмого 55 триггера, выход которого соединен со входом прерывани 59i первого 1 канала, выход пуска 67i которого соединен со вторым входом дес того 36 элемента И, третий вход которого соединен с выходом пуска 672 второго 20 AND-OR-NOT element, the third and fourth input of the third 19 AND-OR-NOT element is connected to the output of the first 27 AND element and to the second input of the first 44 OR-NOT element, the output of which is connected to the synchronization input of the seventh 55 trigger, output which is connected to the interrupt input 59i of the first 1 channel, the start output 67i of which is connected to the second input of the tenth And 36 element, the third input of which is connected to the start output 672 of the second 2
канала, вход прерывани 592 которого соединен с выходом восьмого 56 триггера, четвертый вход дес того 3G элемента И соединен с выходом пуска 67з третьего 3 канала, вход прерывани 59з которого соединен с выходом дев того 57 триггера, вход синхронизации которого соединен с выходом третьего 46 элемента ИЛИ-НЕ, вход синхронизации восьмого 56 триггера соединен с выходом второго 45 элемента ИЛИ- НЕ, первый вход которого соединен с выходом второго 28 элемента И и с третьим и четвертым входами первого 17 элемента И-ИЛИ-ИЕ, третий и четвертый входы п того 21 элемента И-ИЛИ-НЕ соединены со вторым входом второго 45 элемента ИЛИ- НЕ и с выходом третьего 29 элемента И, второй вход которого соединен с выходом второго 53 элемента задержки и со вторым входом второго 28 элемента И, первый вход элемента ИЛИ 37 соединен с первым входом первого 27 элемента И, второй вход элемента ИЛИ 37 соединен с выходом шестого 43 триггера и со вторыми входами седьмого 33 и дев того 35 элемента И, первый вход которого соединен с выходом третьего 54 элемента задержки и с первым входом восьмого 34 элемента И, второй вход которого соединен с выходом п того 42 триггера и с третьим входом элемента ИЛ И 37, п тый вход дес того 36 элемента И соединен с выходом первого 48элемента И-НЕ, первый вход которого соединен с третьим входом второго 49 элемента И-НЕ, с выходом четвертого 11 схемы сравнени и со входом первого 52 элемента задержки, шестой вход дес того 36 элемента И соединен с выходом второго 49 элемента И-НЕ, первый вход которого соединен со входом второго 53 элемента задержки, с первым входом третьего 50 элемента И-НЕ и с выходом п той 12 схемы сравнени , выход шестой 13 схемы сравнени соединен со входом третьего 54 элемента задержки, с третьими входами первого 48 и третьего 50 элементов И-НЕ, вторые входы которых соединены со вторым входом второго 49 элемента И-НЕ и с выходом элемента ИЛИ 37, выход третьего 50 элемента И-НЕ соединен с седьмым входом дес того 36 элемента И, выход которого соединен со входами сброса четвертого- шестого 41...43 триггера, выход п тнадцатого 58 элемента И соединен со входом сброса первого-третьего 38...40 триггера, выходы подтверждени прерывани 651...65з первого-третьего 1...3 каналов соединены, соответственно , со входами шестнадцатого 51 элемента И, выход которого соединен со входами сброса седьмого-дев того 55...57 триггеров, второй вход п тнадцатого 58 элемента И соединен с инверсным выходом счетчика 23.channel, the interrupt input 592 of which is connected to the output of the eighth 56 flip-flop, the fourth input of the tenth 3G element I is connected to the start output 67z of the third 3 channel, the interrupt input 59z of which is connected to the output of the ninth 57 trigger, whose synchronization input is connected to the output of the third 46 element OR-NOT, the synchronization input of the eighth 56 flip-flop is connected to the output of the second 45 element OR-NOT, the first input of which is connected to the output of the second 28 element AND and the third and fourth inputs of the first 17 element AND-OR-IE, the third and fourth inputs of the fifth 21 the AND-OR-NOT element is connected to the second input of the second 45 element OR — NOT and to the output of the third And 29 element, the second input of which is connected to the output of the second 53 delay element and to the second input of the second 28 And element, the first input of the OR 37 element is connected to the first input of the first 27 And element, the second input of the OR 37 element is connected to the output of the sixth 43 flip-flop and to the second inputs of the seventh 33 and nine 35 And elements, the first input of which is connected to the output of the third 54 delay element and to the first input of the eighth 34 And element, the second entrance which connect en with the output of the first 42 trigger and the third input of the IL-37 element, the fifth input of the ten 36 element AND is connected to the output of the first AND-NOT element 48, the first input of which is connected to the third input of the second 49 element AND-NOT, with the output of the fourth 11 of the comparison circuit and with the input of the first 52 delay element, the sixth input of the tenth 36 element AND is connected to the output of the second 49 IS-NOT element, the first input of which is connected to the input of the second 53 delay element, with the first input of the third 50 IS-NOT element and with output of the fifth 12 comparison circuit, the output of the sixth 13 comparison circuit connected to the input of the third 54 delay element, with the third inputs of the first 48 and third 50 AND-NOT elements, the second inputs of which are connected to the second input of the second 49 AND-NOT element and the output of the OR 37 element, the output of the third 50 AND-NOT element is connected to the seventh input of the tenth And 36 element, the output of which is connected to the reset inputs of the fourth to sixth 41 ... 43 flip-flop, the output of the fifteenth 58 element And is connected to the reset input of the first-third 38 ... 40 flip-flop, interrupt acknowledgment outputs 651 .. .65 of the first and third 1 ... 3 channels are connected, corresponding But the inputs of the sixteenth 51 elements I, the output of which is connected to the reset inputs of the seventh-ninth 55 ... 57 flip-flops, the second input of the fifteenth 58 elements And are connected to the inverse output of the counter 23.
Дл работы системы необходимо: - входы 641...64з соединить с кнопками,For the operation of the system it is necessary: - to connect inputs 641 ... 64з with buttons,
на которые подаютс потенциалы от цепи ОБЩ (дл установки в единичное состо ние триггеров 38...40 при выборе резервного канала);to which the potentials from the circuit are supplied (for setting the triggers 38 ... 40 into one state when selecting the backup channel);
- входы D и S триггеров 41...43 соединить с цепью ЛОГ. 1 (потенциал высокого уровн +58 через резистор 1КОМ).- connect inputs D and S of the flip-flops 41 ... 43 to the LOG circuit. 1 (high potential +58 through 1KOM resistor).
-входы D триггеров 38...40. 55...57 соединить с цепью -inputs D flip-flops 38 ... 40. 55 ... 57 connect with chain
- осуществить синхронизацию генераторов 83 каналов 1...3 в соответствии со схемой, приведенной на фиг. 4.- to synchronize the generators 83 channels 1 ... 3 in accordance with the scheme shown in FIG. four.
-обеспечить дл буферных регистров 85 и 86 логику реализации программного- to provide for buffer registers 85 and 86 the logic of software implementation
режима работы в соответствии с литературой mode of operation in accordance with the literature
-цепь 63 устройства соединить с устройством индикации количества сбоев (например последовательно соединенные- chain 63 of the device to connect with the device indicating the number of failures (for example, series-connected
счетчик с дешифратором и индикатором в соответствии с литературой counter with decoder and indicator according to the literature
-цепи 62ч,..62з соединить через схему ИЛИ с устройством сигнализации;-chains 62ch .. 62z connect through the OR circuit with the alarm device;
На фиг. 1 с целью упрощени схемы не показаны цепи установки в ноль триггеров 38...43, 55...57.FIG. 1, in order to simplify the scheme, the setup chain to zero of the flip-flop 38 ... 43, 55 ... 57 is not shown.
На фиг. 2 в качестве примера реализации канала 1 приведена структурна схема микроЭВМ Электроника-60 с введением в нее через элементы И управл ющих сигналов (активные-низкие уровни):FIG. 2, as an example of the implementation of channel 1, is a block diagram of the Elektronika-60 microcomputer with the introduction of control signals (active-low levels) into it via elements AND:
-включени 93-including 93
-отключени 62-off 62
-требовани прерывани ТПР 59-require interruption TFD 59
В буферный регистр 86 помещаетс информаци поступающа из предлагаемого устройства на обьекты регулировани .The buffer register 86 is placed the information coming from the proposed device on the objects of regulation.
Обращение к буферному регистру 85 производитс в программном режиме. Запись информации в него производитс по сигналу ВЫВОД 99, вывод информации из него на шину 68 производитс по сигналу тактового импульса, поступающего от генератора 83 через дешифратор 84.The buffer register 85 is accessed in software mode. Information is written to it by the signal OUTPUT 99, information is output from it to the bus 68 by the clock pulse signal from the generator 83 via the decoder 84.
Работа предлагаемого устройства целесообразна в помещени х и технологических процессах с особо опасными услови ми, предусматривакж ими исключительно редкое нахождение около него оператора.The operation of the proposed device is expedient in rooms and technological processes with especially dangerous conditions, they provide for an extremely rare presence of an operator near it.
Работа системы происходит следующим образом: после включени питани триггеры 38...43 и счетчик 23 устанавливаютс в.нулевое состо ние (на выходах низкий уровень сигнала).The operation of the system is as follows: after turning on the power, the triggers 38 ... 43 and the counter 23 are set to zero (the outputs are low).
Перед включением в работу выбираетс (выключаетс ) резервный канал (например 3), на вход 64з которого подаетс низкий потенциал от кнопки и триггер 40 переводитс в единичное состо ние, а каналы 1 и 2 включаютс в работу в соответствии со своим программным обеспечением.Before switching on, a backup channel is selected (turned off) (for example, 3), low potential from the button is input to input 64z, and the trigger 40 is turned to one state, and channels 1 and 2 are activated according to their software.
Каналы 1 и 2 функционируют независимо и решают одну задачу с синхронизацией от генераторов 83 выдачи данных в буферные регистры 85 с перезаписью их о регистры 86 (при этом в ОЗУ хран тс копии данных контекста задачи завершенного интервала совместно с атрибутами состо ни канала).Channels 1 and 2 function independently and solve one task with synchronization from data output generators 83 to buffer registers 85 and overwriting them with registers 86 (while the RAM stores copies of the task data of the completed interval together with the channel state attributes).
Рассинхронизаци каналов по выдаче информации на выходы буферных регистров 85, 86 не превосходит длительности одного цикла расчета задачи решаемой процессором и, следовательно, не вли ет на достоверность информации. Запись информации в регистр 86 осуществл етс по второму тактовому импульсу, чтение регистра происходит по сигналу на входе 63. Каналы, в соответствии со своим программным обеспечением , производ т опрос пользователей (датчики, источники информации, приборы и т.д.) и вырабатывают в качестве результата информацию, котора в моменты, определ емые тактовыми импульсами и сигналом ВЫВОД, из чейки ОЗУ передаетс сначала в буферные регистры 85. а затем по второму тактовому импульсу в регистры 86. С выхода 69 буферных регистров эта информаци , при наличии разрешающего потенциала на входе 63, поступает на входы мажоритарных элементов 7, где происходит ее сравнение по принципу два из трех. Затем ее значение выдаетс с выхода элементов 7 на объекты регулировани . До передачи информации на группу мажоритарных элементов она, по первому тактовому импульсу , поступает на входы элементов сравнени 8...10, где происходит ее сравнение. В случае неравенства данных (по влени неисправности) на выходе одного из элементов сравнени 8... 10 формируетс сигнал , поступающий на входы элементов И 30...32. При резервном канале 3 сигнал неисправности (высокий уровень) по витс только на выходе элемента И 30. т.к. входы элементов И 31 и 32 будут блокированы низким уровнем сигнала от элемента НЕ 26. Сигнал неисправности поступает высоким уровнем на вход синхронизации триггера 41, устанавлива его в единичное состо ние . При этом на выходе элемента ИЛИ 37 по витс высокий уровень сигнала, которыйThe desynchronization of the channels for outputting information to the outputs of the buffer registers 85, 86 does not exceed the duration of one calculation cycle of the problem solved by the processor and, therefore, does not affect the accuracy of the information. The information is written to the register 86 by the second clock pulse, the register is read by the signal at input 63. The channels, in accordance with their software, poll users (sensors, information sources, devices, etc.) and produce as a result, the information, which at times defined by the clock pulses and the OUTPUT signal, is first transferred from the RAM cell to the buffer registers 85. and then via the second clock pulse to the registers 86. From the output 69 of the buffer registers, this information lichii resolving potential at the input 63 is applied to the inputs of majority elements 7, where it is a comparison of two of the three principle. Then its value is output from the output of elements 7 to the control objects. Before transmitting information to the group of majoritarian elements, it, on the first clock pulse, arrives at the inputs of the elements of comparison 8 ... 10, where it is compared. In case of data inequality (occurrence of a malfunction) at the output of one of the comparison elements 8 ... 10, a signal is generated that arrives at the inputs of the elements 30 30 ... 32. In case of backup channel 3, the malfunction signal (high level) is sent only at the output of the element E30. the inputs of the And 31 and 32 elements will be blocked by the low level of the signal from the NOT 26 element. The malfunction signal arrives at a high level at the trigger input of the trigger 41, setting it to one. At the same time at the output of the element OR 37 in Wits high signal level, which
поступит кэ вход синхронизации счетчика 23 дл счета и на вход 63 вычислительных каналов 1...3 дл блокировки записи новой информации с выходов регистров 85 (приThe synchronization input of counter 23 for counting will be received and the input of 63 computing channels 1 ... 3 for blocking the recording of new information from the outputs of registers 85 (with
этом в регистре 86 сохранитс информаци предыдущего интервала времени) и дл перевода каналов (сигналом 101 через передатчик 87) на программу прерывани по таймеру (вектор 100). При выполнении этойthis in register 86 stores the information of the previous time interval) and for translating channels (by signal 101 via transmitter 87) to a timer interrupt program (vector 100). When doing this
0 подпрограммы в каналах 1 и 2 процессоры считывают из чеек ОЗУ данные предыдущего интервала и записывают их в регистры 85. Информаци с выходов 68 регистров 85 каналов 1 и 2 поступает на входы схем срав5 нени 8, 11, 10 и 8, 9, 12, где происходит ее сравнение (на схемах 11 и 12) с истинным, действительным значением информации предыдущего интервала на выходе группы мажоритарных элементов 7. В результате0 subroutines in channels 1 and 2 processors read data from the previous slot from RAM cells and write them to registers 85. Information from outputs 68 of registers 85 of channels 1 and 2 is fed to the inputs of circuits 8, 11, 10 and 8, 9, 12, where it is compared (in schemes 11 and 12) with the true, actual value of the information of the previous interval at the output of the group of majority elements 7. As a result
0 сравнени , при равенстве информации, на выходе одной схемы сравнени 12 (если канал 1 неисправен) или двух 11 и 12 схем сравнени (если произошел случайный сбой) по в тс сигналы высокого уровн .0 comparisons, with equal information, at the output of one comparison circuit 12 (if channel 1 is faulty) or two 11 and 12 comparison circuits (if an accidental failure has occurred), high-level signals are transmitted.
5 Сигналы высокого уровн от схем сравнени 11 и 12 поступ т на входы элементов И-НЕ 48...50, при этом на выходе элемента И-НЕ 49 (при наличии высокого уровн с выхода элемента ИЛИ 37) по витс сигнал5 High level signals from the comparison circuits 11 and 12 are fed to the inputs of the AND-NE 48 ... 50 elements, while the output of the AND-NE element 49 (in the presence of a high level from the output of the OR element 37) shows a signal
0 низкого уровн (на выходах элементов 48 и 50 остаетс сигнал высокого уровн ). Сигнал низкого уровн с выхода элемента И-НЕ 49 поступит через элемент И 36 на вход сброса триггера 41 и переведет его в нулевое состо5 ние. Низкий уровень сигнала с выхода триггера 41 снимет сигнал блокировки с линии 63, поступит на входы элементов И 27 и 28 и запретит прохождение единичных (высоких уровней) сигналов с выходов схем0 low level (at the outputs of the elements 48 and 50 remains a high level signal). The low level signal from the output of the NAND 49 element will go through the AND 36 element to the reset input of the trigger 41 and will transfer it to the zero state. The low level of the signal from the trigger output 41 removes the blocking signal from line 63, enters the inputs of the elements 27 and 28 and prevents the passage of single (high levels) signals from the circuit outputs
0 сравнени 11 и 12 через элементы задержки 52, 53 и элементы И 27, 28, т.е. при одиночном случайном сбое устройство продолжает работу с проверкой информации на предыдущем интервале времени и с регистра5 цией сбо в счетчике 23. При по влении единичного сигнала на выходе только схемы сравнени 12 (в канале 1 информаци предыдущего интервала в регистре 85 не равна истинной) на выходах элементов И-НЕ0 comparisons 11 and 12 through delay elements 52, 53 and elements 27, 28, i.e. in case of a single random failure, the device continues to work with checking information at the previous time interval and registering a counter in counter 23. When a single signal appears at the output of comparison circuit 12 only (in channel 1, the information of the previous interval in register 85 is not equal to true) at the outputs elements and NOT
0 48...50 останутс единичные сигналы, триггер 41 останетс в единичном состо нии и единичный сигнал с выхода схемы сравнени 12 поступит через элемент задержки 53 и элемент И 28 на вход элемента ИЛИ-НЕ0 48 ... 50 single signals will remain, trigger 41 will remain in one state, and a single signal from the output of the comparison circuit 12 will go through delay element 53 and AND 28 element to the input of the element OR NOT
5 45. На выходе элемента ИЛИ-НЕ 45 формируетс нулевой (низкий уровень) сигнал который поступит на вход синхронизации триггера 56 и переведет его в единичное состо ние, при котором на его инверсном выходе по витс нулевой сигнал который5 45. At the output of the element OR NOT 45, a zero (low level) signal is generated which arrives at the trigger input of the trigger 56 and translates it into one state, in which at its inverse output there is a zero signal which
поступит по линии 592 на вход прерывани канала 2. В канале нулевой уровень поступит на вход инвертора 78 и вход ТПР процессора и переведет его в режим прерывани программы. Процессор 80 канала 2 прекратит выполнение текущей программы и выработает нулевой сигнал ППР1 на линии 652 который переведет через элемент И 51 триггер 56 в нулевое состо ние, а триггер 77. (фиг. 2) наход щийс в нулевом состо нии, в единичное состо ние с формированием на инверсном выходе нулевого сигнала, разрешающего прохождение нулевого сигнала ВВОД по линии 98 через элемент ИЛИ-НЕ 75. С выхода элемента 75 этот сигнал высоким уровнем разрешит передачу адреса вектора 94 из регистра 70 в магистраль канала и, проход через элемент задержки 73 и передатчик 74. сформирует сигнал СИП на линии 95. Процессор принимает адрес вектора прерывани , снимает сигналы ВВОД, ППР1 и переходит к выполнению программы запуска сбойного канала в соответствии с алгоритмом, приведенным на фиг. 3.will go through line 592 to the input of channel 2 interruption. In the channel, the zero level will go to the input of inverter 78 and the TPP input of the processor and put it into program interruption mode. The processor 80 of channel 2 will terminate the execution of the current program and generate a zero signal PRT1 on line 652 which will transfer through trigger element 51 51 to the zero state, and trigger 77. (Fig. 2) in the zero state to unit state forming a zero signal at the inverse output that permits the passage of the zero signal INPUT via line 98 through the element OR NOT 75. From the output of element 75 this signal will allow the transfer of the address of vector 94 from register 70 to the channel highway and passing through delay element 73 and before The driver 74. will generate an SIP signal on line 95. The processor receives the address of the interrupt vector, removes the INPUT signals, SPR1, and proceeds to execute the program for starting the failed channel in accordance with the algorithm shown in FIG. 3
Процессор в режиме пр мого доступа к пам ти обращаетс через блок сопр жени (например 5) к процессору соседнего канала 3 и производит чтение и анализ его РКС (регистр команд и состо ний см, описание а.с. № 1291996). При РКС не равным нулю (это возможно в канале наход щимс в резерве или неисправном} процессор обращаетс через блок сопр жени 4 к другому каналу 1 и производит чтение и анализ его РКС. Если и в этом случае РКС не равен нулю процессор формирует программный сброс (команда RESET) - сигнал низкого уровн на линии 612. Этот сигнал поступает на входы элементов И-ИЛИ-НЕ 17 и 21, но формирует нулевой сигнал только на выходе элемента И-ЙЛИ-НЕ 17, т.к. на втором входе элемента 21 находитс блокирующий низкий уровень сигнала с выхода элемента И 29. Нулевой сигнал с выхода элемента И- ИЛИ-НЕ 17 поступит через элемент И 14 низким уровнем на вход отключени 621 канала 1 и через элементы И 47, 58 и 36 на входы сброса триггера 38,40,41 и счетчика 23. При этом канал 1 выключитс , а канал 3 перейдет из реверсивного состо ни в рабочее . В случае равенства содержимого ЯРКС нулю ЭВМ исправного канала 2 пересылает в режиме ПДП в ЭВМ сбойного канала 1 атрибуты своего состо ни на момент по влени сбо (информационные данные, слово состо ни процессора, коды состо ний счетчиков и т.д.) ЭВМ сбойногоThe processor in the mode of direct memory access accesses via the interface unit (for example, 5) to the processor of the adjacent channel 3 and reads and analyzes its RCC (command and state register, see description а.S. № 1291996). If the RCS is not equal to zero (it is possible in the channel in the reserve or faulty}, the processor accesses the other channel 1 via the interface block 4 and reads and analyzes its PKC. If, in this case, the PKC is not equal to zero, the processor generates a software reset ( RESET command) - a low level signal on line 612. This signal is fed to the inputs of the AND-OR-NOT 17 and 21 elements, but forms a zero signal only at the output of the AND-YI or NOT 17 element, because at the second input of the element 21 there is a blocking low level signal from the element output And 29. The zero signal from the output of the AND-OR-NOT 17 element enters through the AND 14 element at a low level at the disconnect input 621 of channel 1 and through the elements 47, 58 and 36 to the reset inputs of the trigger 38, 40, 41 and counter 23. At the same time, channel 1 turns off and Channel 3 goes from reverse state to operational state. If the contents of the YARX are equal to zero, the computer of the healthy channel 2 sends in PDP mode to the computer of the failed channel 1 its state attributes at the time of the occurrence of the fault (information data, processor state word, status codes counters, etc.) computer failing
канала принимает (если элементы, обеспечивающие выполнение этих операций и цепи исправны) эту информацию, помещает ее в соответствующие регистры. Далее ЭВМthe channel accepts (if the elements ensuring the performance of these operations and the circuit are intact) this information places it in the appropriate registers. Next computer
сбойного канала обращаетс (если может) к ЭВМ исправного канала 1 и передает код ответа. ЭВМ канала 1, в это врем , ожидает ответ от ЭВМ сбойного канала и при его отсутствии формирует команду RESETThe failed channel accesses (if it can) the computer of the healthy channel 1 and transmits the response code. The computer of channel 1, at this time, waits for a response from the computer of the failed channel and, in its absence, forms a RESET command
(сброс) и отключает неисправный канал 1. При получении ответа (т.е. сбойный канал прин л информацию) ЭВМ исправного канала передает код команды ПУСК и возвращаетс из прерывани в основную(reset) and disables the failed channel 1. When a response is received (i.e., the failed channel received information), the computer of the healthy channel transmits the START command code and returns from the interrupt to the main
программу. ЭВМ сбойного канала принимает код команды пуска, запускает основную программу и формирует бит пуска, который записывает в триггер 91. На инверсном выходе триггера 91 формируетс the program. The computer of the failed channel accepts the start command code, starts the main program and generates the start bit, which is written to trigger 91. At the inverse output of trigger 91, a
сигнал низкого уровн , который поступит по линии 67 через элемент И 36 на вход сброса триггера 41 и устанавливает его в начальное нулевое состо ние. При этом в счетчике 23 будет зафиксирован по вившийс сбой. При выполнении программы, по вление следующего одиночного сбо приведет к увеличению состо ни счетчика 23 и выполнению выше перечисленных операций.a low level signal that is received on line 67 through element 36 to the reset input of trigger 41 and sets it to the initial zero state. In this case, the counter 23 will be recorded with the prevailing failure. When executing the program, the occurrence of the following single error will lead to an increase in the state of counter 23 and the performance of the above listed operations.
Таким образом устройство при защите от случайных сбоев выполн ет следующие операции;Thus, the device performs the following operations while protecting against accidental failures;
-вы вл ет сбойный канал при пере- ходе на программу прерывани по вектору 100, где происходит сравнение информации предыдущего интервала и. если она не испортилась, то устройство продолжает работу, в противном случае:-yo you see a faulty channel when switching to an interrupt program along vector 100, where information from the previous interval and is compared. if it does not deteriorate, then the device continues to work, otherwise:
-исправный канал пытаетс запустить (до трех-п ти раз) сбойный канал (процессор) путем записи в его пам ть контекста задачи завершенного интервала из своей пам ти и передачи кода запуска;- a faulty channel attempts to start (up to three-five times) a faulty channel (processor) by recording into its memory of the task context a complete interval from its memory and transmitting the launch code;
-при невозможности запуска сбойного канала или при достижении количества сбоев определенного числа-If it is impossible to start the failed channel or when the number of failures reaches a certain number
происходит отключение неисправного канала с подключением резервного путем формировани команды сброса исправным каналом или сигнала сброса при обнулении счетчика по достижении имa faulty channel is disconnected with the backup connected by forming a reset command with a healthy channel or a reset signal when the counter is reset when it reaches
определенного состо ни .a certain state.
Выполнение перечисленных операций повышает надежность и помехозащищенность устройства от случайных и единичных сбоев.Performing these operations improves the reliability and noise immunity of the device from random and single failures.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904859264A SU1758649A1 (en) | 1990-08-14 | 1990-08-14 | Device for processing information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904859264A SU1758649A1 (en) | 1990-08-14 | 1990-08-14 | Device for processing information |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1758649A1 true SU1758649A1 (en) | 1992-08-30 |
Family
ID=21532147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904859264A SU1758649A1 (en) | 1990-08-14 | 1990-08-14 | Device for processing information |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1758649A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2131619C1 (en) * | 1998-08-18 | 1999-06-10 | Закрытое акционерное общество Научно-технический центр "Модуль" | Fault-tolerant board microprocessor system, alarm timer service, method for operations of fault-tolerant microprocessor system |
| RU2393532C2 (en) * | 2004-05-03 | 2010-06-27 | Майкрософт Корпорейшн | Context platform and applications of auxiliary display |
| RU2411568C2 (en) * | 2009-04-29 | 2011-02-10 | Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" | Device for information display |
-
1990
- 1990-08-14 SU SU904859264A patent/SU1758649A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1221658, кл. G 06 F 15/15, Н 05 К 10/00, 1984. Авторское свидетельство СССР № 16S5317 по за вке № 4668132/24, кл. G 06 F 11 /18, G 06 F 15/16,1989. прин то положительное решение - прототип. * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2131619C1 (en) * | 1998-08-18 | 1999-06-10 | Закрытое акционерное общество Научно-технический центр "Модуль" | Fault-tolerant board microprocessor system, alarm timer service, method for operations of fault-tolerant microprocessor system |
| RU2393532C2 (en) * | 2004-05-03 | 2010-06-27 | Майкрософт Корпорейшн | Context platform and applications of auxiliary display |
| RU2411568C2 (en) * | 2009-04-29 | 2011-02-10 | Открытое акционерное общество "Информационные спутниковые системы" имени академика М.Ф. Решетнёва" | Device for information display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5898861A (en) | Transparent keyboard hot plug | |
| EP0186006B1 (en) | Multiprocessor system | |
| US4630041A (en) | Enhanced reliability interrupt control apparatus | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| US5459462A (en) | Keyboard controller state machine | |
| SU1758649A1 (en) | Device for processing information | |
| EP3321814B1 (en) | Method and apparatus for handling outstanding interconnect transactions | |
| US5673419A (en) | Parity bit emulator with write parity bit checking | |
| EP0166772B1 (en) | Improvements in or relating to computer systems | |
| JPH01241665A (en) | Reset method for multiprocessor systems | |
| JP3006330B2 (en) | Clock collision detection circuit of data processing device | |
| US4969161A (en) | Apparatus for inputting and outputting data | |
| SU1058051A1 (en) | Translator from one-out-of-three code to one-out-of-four code | |
| RU1837304C (en) | Device for communication between processors | |
| SU1695317A1 (en) | Backed-up computer system | |
| RU2032201C1 (en) | Digital control system input/output module | |
| RU1807496C (en) | Data exchange device | |
| SU1124308A1 (en) | Interruption control unit | |
| SU1037233A1 (en) | Data input device | |
| SU1374235A1 (en) | Device for reserving and restoring mikroprocessor system | |
| JP2679458B2 (en) | Unit switching device | |
| SU1280599A1 (en) | Information input device | |
| SU1057948A2 (en) | Clock-pulse generator with redundancy | |
| SU1647567A1 (en) | Device for data entry checking | |
| JPH0431420B2 (en) |