[go: up one dir, main page]

JP5746699B2 - スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造 - Google Patents

スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造 Download PDF

Info

Publication number
JP5746699B2
JP5746699B2 JP2012527050A JP2012527050A JP5746699B2 JP 5746699 B2 JP5746699 B2 JP 5746699B2 JP 2012527050 A JP2012527050 A JP 2012527050A JP 2012527050 A JP2012527050 A JP 2012527050A JP 5746699 B2 JP5746699 B2 JP 5746699B2
Authority
JP
Japan
Prior art keywords
type dopant
column
trench
type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012527050A
Other languages
English (en)
Other versions
JP2013503492A (ja
Inventor
ガオ、ヤン
テリル、カイル
パタナヤク、ディバ
チェン、クオ−イン
チャウ、テ−ツ
シ、シャロン
チェン、クフェイ
Original Assignee
ビシェイ−シリコニクス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ビシェイ−シリコニクス filed Critical ビシェイ−シリコニクス
Publication of JP2013503492A publication Critical patent/JP2013503492A/ja
Application granted granted Critical
Publication of JP5746699B2 publication Critical patent/JP5746699B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Element Separation (AREA)

Description

この文書に係る実施形態は、一般に、半導体デバイスの製造に関する。
相互参照
この出願は、本出願の譲受人に譲渡された「Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｔｒｅｎｃｈ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｖｉｃｅｓ」と題されるＧａｏ等による２００９年８月２７日に出願された同時係属の米国特許出願第１２／５４８，８４１号に関連する。
電力を節約するためには、例えば直流（ＤＣ）−ＤＣコンバータで使用されるトランジスタの電力損失を減らすことが重要である。金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスでは、特にパワーＭＯＳＦＥＴとして知られるＭＯＳＦＥＴのクラスにおいては、デバイスのオン抵抗（Ｒｄｓｏｎ）を減らすことにより電力損失を低減できる。
絶縁破壊電圧は、逆電圧状態下での絶縁破壊に耐えることができるデバイスの能力の表示を与える。絶縁破壊電圧はＲｄｓｏｎに反比例するため、Ｒｄｓｏｎが減少すると、絶縁破壊電圧が悪影響を受ける。この問題に対処するため、デバイスの活性領域の下側にｐ型領域とｎ型領域とを交互に含むスーパージャンクション（ＳＪ）パワーＭＯＳＦＥＴが導入された。ＳＪパワーＭＯＳＦＥＴにおける交互に位置するｐ型およびｎ型領域は、理想的には、これらの領域が逆電圧状態下で互いを空乏化するように電荷平衡（Ｑｐ＝Ｑｎ）にあり、それにより、デバイスが絶縁破壊によりいっそう耐えることができる。
従来のＳＪパワーＭＯＳＦＥＴは前述したような利点を与えるが、改良の余地がある。例えば、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、スーパージャンクションを形成するｐ型カラムおよびｎ型カラムが、それらが製造中に加熱されるときに互いの中へと拡散する場合がある。この拡散は絶縁破壊電圧を低下させる。また、ｐ型カラムは、それらのカラム中のキャリアを急速に除去できないように浮いており、したがって、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスは一般に高速回路での使用に適さないと考えられている。また、従来のＳＪトレンチパワーＭＯＳＦＥＴデバイスでは、各トレンチゲートの配置により、能動デバイスの密度が制限される。例えば、従来のｎチャネルデバイスでは、トレンチゲートが２つのｐ型カラム間に配置される（すなわち、ゲートがｎ型カラム上にわたって配置される）。
前述したように、ＳＪトレンチパワーＭＯＳＦＥＴデバイスは、交互に位置するｐ型ドーパントおよびｎ型ドーパントのカラムを含むスーパージャンクションを含む。本発明に係る一実施形態では、ｎチャネルデバイスのためのスーパージャンクションの形成において、ｐ型ドーパントのカラムが形成され、酸化物の層またはカラムがｐ型ドーパントのカラムの両側に堆積され、また、酸化物のカラムに隣接してｎ型ドーパントのカラムが形成され、ｐチャネルデバイスのためのスーパージャンクションの形成において、ｎ型ドーパントのカラムが形成され、酸化物の層またはカラムがｎ型ドーパントのカラムの両側に堆積され、また、酸化物のカラムに隣接してｐ型ドーパントのカラムが形成される。したがって、スーパージャンクションは、一方側が酸化物の第１のカラム（または層）により他方の型のドーパントの第１のカラムから分離され且つその他方側が酸化物の第２のカラム（または層）により他方の型のドーパントの第２のカラムから分離される一方の型のドーパントのカラムを含む。酸化物層は、デバイスが製造中に加熱されるときに隣接するｎ型およびｐ型カラムが互いの中へ拡散しないようにする。そのため、酸化物層は、絶縁破壊電圧が製造プロセスによって悪影響を受けることを防止できる。
他の実施形態において、ｎチャネルデバイスを形成する際、ソース金属がスーパージャンクションにおけるｐ型カラムに電気的に短絡され、それにより、結果として得られるボディ領域がＯＮからＯＦＦへ切り換えられるときにｐ型カラム中のキャリアを急速に掃引することができ、また、ｐチャネルデバイスでは、スーパージャンクションにおけるｎ型カラムがピックアップされてソースに短絡され、それにより、同様の利点が得られる。したがって、この特徴を有するＳＪトレンチパワーＭＯＳＦＥＴデバイスは高速回路での使用にうまく適する。
他の実施形態において、ｎチャネルデバイスでは、スーパージャンクションが形成されるとともに、ゲート要素がｎ型ドーパントのカラム上ではなくスーパージャンクションにおけるｐ型ドーパントの領域の上側にあるようにＦＥＴのためのゲート要素（例えば、トレンチゲート）がスーパージャンクションに形成される。ゲートをｐ型カラムと位置合わせすることにより、ｎ型カラムの幅を減少させることができる。ｐチャネルデバイスにおいて、ＦＥＴのためのゲート要素は、ｐ型ドーパントのカラム上ではなくスーパージャンクションにおけるｎ型ドーパントのカラム上に配置され、それにより、ｐ型カラムの幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、ＳＪトレンチパワーＭＯＳＦＥＴデバイスのオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。
本発明のこれらの及び他の目的並びに利点は、様々な図に示される以下の詳細な説明を読んだ後に当業者により認識され得る。
本発明のこれらの及び他の目的並びに利点は、様々な図に示される以下の詳細な説明を読んだ後に当業者により認識され得る。
この明細書中に組み入れられてこの明細書の一部を形成する添付図面は、本発明の実施形態を示しており、明細書本文と共に本発明の原理を説明するのに役立つ。同様の参照符号は、図面および明細書の全体にわたって同様の要素を示す。
本発明の実施形態に係る半導体デバイスの要素を示す断面図である。 本発明の実施形態に係る半導体デバイスの要素を示す断面図である。 図３Ａ，３Ｂ，３Ｃは、本発明の実施形態に係る半導体デバイスの製造で使用されるプロセスのフローチャートを示している。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である。 本発明の他の実施形態に係る半導体デバイスの要素を示す断面図である。
本発明の以下の詳細な説明では、本発明の完全な理解のために多数の特定の詳細が記述されている。しかしながら、当業者であれば分かるように、本発明は、これらの特定の詳細を伴うことなく或いはその等価物を伴って実施されてもよい。他の事例では、本発明の態様を不必要に曖昧にしないように、良く知られた方法、手続き、構成要素、回路が詳しく示されない。
以下の詳細な説明のうちの幾つかの部分は、手続き、論理ブロック、手順、および、半導体デバイスを製造するための工程の他の記号表示の観点から与えられる。これらの記述および表示は、半導体デバイス製造の当業者の作業の内容を他の当業者に最も効果的に伝えるために半導体デバイス製造の当業者によって使用される手段である。本出願において、手続き、論理ブロック、プロセス等は、所望の結果につながる首尾一貫した一連のステップまたは命令であると考えられる。ステップは、物理量の物理的操作を必要とするステップである。しかしながら、これらの表現および同様の表現の全てが適切な物理量に関連付けられ且つこれらの量に適用される単なる便宜的な標示であることに留意すべきである。以下の説明から明らかなように別に具体的に述べられていなければ、本出願の全体にわたって、「形成する」、「実行する」、「生成する」、「堆積する」、「エッチングする」などの表現を利用する説明が、半導体デバイス製造の作業およびプロセス（例えば、図３Ａ，３Ｂ，３Ｃのフローチャート３００）を示すことは言うまでもない。
図は一定の倍率で描かれておらず、また、構造の一部だけ及び該構造を形成する様々な層が図中に示されている場合がある。更に、製造プロセスおよびステップは、本明細書中に記載されるプロセスおよびステップと共に行なわれてもよい。すなわち、本明細書中に図示されて説明されるステップの前に、該ステップ間で、及び／又は、該ステップの後に、多くのプロセスステップが存在してもよい。重要なことには、本発明に係る実施形態は、これらの他の（おそらく従来の）プロセスおよびステップと併せて、これらを著しくかき乱すことなく実施できる。一般的に言えば、本発明に係る実施形態は、周辺のプロセスおよびステップに著しい影響を及ぼすことなく、従来のプロセスの一部に取って代わることができる。
本明細書中で使用される文字「ｎ」はｎ型ドーパントを示し、文字「ｐ」はｐ型ドーパントを示す。プラス符号「＋」またはマイナス符号「−」は、ドーパントの比較的高い濃度または比較的低い濃度をそれぞれ表わすために使用される。
表現「チャネル」は、本明細書中では一般に認められた態様で使用される。すなわち、電流がチャネルのＦＥＴ内でソース接続部からドレイン接続部へと流れる。チャネルをｎ型またはｐ型半導体材料のいずれかにより形成することができる。したがって、ＦＥＴは、ｎチャネルデバイスまたはｐチャネルデバイスのいずれかとして特定される。図１〜図２５をｎチャネルデバイス、特にｎチャネルスーパージャンクションＭＯＳＦＥＴとの関連で説明するが、本発明に係る実施形態はそのように限定されない。つまり、本明細書中に記載される特徴は、以下で更に説明される図２６に示されるｐチャネルデバイスで利用することができる。図１〜図２５の説明は、ｎ型ドーパントおよび材料を対応するｐ型ドーパントおよび材料と置き換えることによりｐチャネルデバイスに容易に適用することができ、逆もまた同様である。
図１は、本発明の一実施形態に係る半導体デバイス１００（例えば、ｎチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス）の要素を示す断面図である。デバイス１００は、ｎ＋ドレイン層または基板１０４の底面にドレイン電極１０２を含む。基板１０４の上側には、ｐ−ドリフト領域またはｐ型カラム１０６とｎ−ドリフト領域またはｎ型カラム１０８とが交互に配置される。交互に位置するｐ型（ｐ−）カラム１０６およびｎ型（ｎ−）カラム１０８は、スーパージャンクションとして知られるものを形成する。重大なことには、ｐ型ドーパントのカラム１０６は、絶縁層またはカラム１１０（例えば、誘電体または酸化物の層／カラム）によって、ｎ型ドーパントの隣接するカラム１０８から分離される。絶縁層１１０は、後述するように構造体が製造中に加熱されるときにｎ型およびｐ型カラム１０６，１０８が互いの中へ拡散しないようにする。そのため、絶縁層１１０は、絶縁破壊電圧が製造プロセスによって悪影響を受けないようにすることができる。
また、重要なことには、図１の例では、各ｐ型カラム１０６がそれぞれのポリシリコン（ポリ）トレンチゲート１１１（ゲートポリ１１１）の下側に配置される。一般的に言えば、各トレンチゲート１１１は、対応するｐ型カラム１０６の上側で隣接する絶縁層１１０間に位置合わせされる。より具体的には、各トレンチゲート１１１は、対応するｐ型カラム１０６の長手方向軸（図１の方向で考えると、長手方向軸はｐ型カラム内の垂直線である）に沿って位置合わせされる−一実施形態において、トレンチゲート１１１の長手方向軸は、トレンチゲートがｐ型カラム上で中心付けられるようにｐ型カラム１０６の長手方向軸と一致する。図１の実施形態において、ｐ型カラム１０６は、絶縁層１１０のために使用される材料とは異なる材料から形成されてもよいそれぞれの絶縁層１０９によってトレンチゲート１１１から分離される。
トレンチゲート１１１をｐ型カラム１０６と位置合わせすることにより、ｎ型カラム１０８の幅を減らすことができる。したがって、トレンチゲートを互いに近接させて配置でき、それにより、セル密度が増大され、また、これにより、デバイス１００のオン抵抗（Ｒｄｓｏｎ）が更に減少するという効果も有する。一実施形態において、隣接するトレンチゲート間のピッチは、従来のデバイスにおける５ミクロンとは対照的に、約１．２ミクロンである。
図１の構造と関連する他の利点は、トレンチゲート１１１と隣接するｎ型カラム１０８との間の重なり１２２の量が小さいことからゲート−ドレイン間電荷量（Ｑｇｄ）が減少されるという点である。一実施形態では、重なり１２２の量が約０．１ミクロンである。
図１の実施形態において、隣接するトレンチゲート１１１間にはｎ型カラム１０８の上側にトレンチ１２５が形成される。より具体的には、各トレンチ１２５は、対応するｎ型カラム１０８の長手方向軸に沿って位置合わせされる−一実施形態において、トレンチ１２５の長手方向軸は、トレンチがｎ型カラム上で中心付けられるようにｎ型カラム１０８の長手方向軸と一致する。トレンチ１２５はソース金属１２４で満たされる。
ｐ＋領域（ｐ型接点領域１１２）が各トレンチ１２５内のソース金属１２４を対応するｎ型カラム１０８から分離する。ｐ−領域（ｐ型ボディ領域１１４）が、トレンチとトレンチゲート１１１との間で且つソース金属１２４とｎ型カラム１０８との間で、各トレンチ１２５の両側に配置される。また、図１に示されるように、ｎ＋領域（ｎ型ソース領域１１６）が各トレンチ１２５の両側に配置される。
ｐ型（ｐ−）ボディ領域１１４およびｎ型（ｎ＋）ソース領域１１６は、他の絶縁層１２０（例えば、ゲード酸化物）によってそれぞれのトレンチゲート１１１から分離される。図示のように、絶縁層１１０，１２０は、製造プロセスの異なるポイントで形成され、そのため、図１に示されるように位置合わせされない場合がある。また、絶縁層１１０，１２０が異なる材料を使用して形成されてもよい。それにもかかわらず、絶縁層１１０，１２０は、図１のｙ方向でほぼ連続する境界を与え、その意味で、絶縁材料の単一のカラムとして特徴付けることができる。
各ｎ型ソース領域１１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びる。
本発明の一実施形態によれば、ｐ型カラム１０６がピックアップされてソース金属層１２４に対して電気的に短絡される。これを達成するための１つの方法が図２に示されている。図２は、図１の切断線Ａ−Ａに沿うデバイス１００の断面図である。すなわち、図２で与えられる図は、図１に示される２つの次元（ｘおよびｙ）に対して直交する第３次元（ｚ）にある。
図２の実施形態では、トレンチ２２５が、対応するｐ型カラム１０６をソース金属層１２４に接続するように形成される。トレンチ２２５は金属で満たされており、トレンチ２２５内の金属は、図示のように、ｎ型カラム１０８、ポリ領域２１１、および、絶縁層１２０によって、トレンチゲート１１１から分離される。ｐ型カラム１０６をソース金属層１２４に短絡させることにより、結果として得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム内のキャリアを急速に掃引することができる。したがって、デバイス１００が高速回路での使用にうまく適する。図３Ａ，３Ｂ，３Ｃは、図１および図２のデバイスなどの半導体デバイスの製造で使用されるプロセスの一実施形態のフローチャート３００を示している。図３Ａ〜図３Ｃでは特定のステップが開示されるが、そのようなステップは典型的なものである。すなわち、本発明に係る実施形態は、様々な他のステップまたは図３Ａ〜図３Ｃに列挙されるステップの変形例を実行するのにうまく適する。本発明の実施形態に係る半導体デバイスの製造における選択された段階を示す断面図である図４〜図２５と併せて、図３Ａ，３Ｂ，３Ｃについて説明する。
図３Ａのブロック３０２では、ｐ−ドーパントのエピタキシャル層４０２（図４）がｎ＋基板１０４上にわたって成長される。基板１０４がドレイン電極層１０２（図１）を含んでもよい。
ブロック３０４では、第１の誘電体層５０２がエピタキシャル層４０２上にわたって堆積され、また、フォトレジスト（ＰＲ）層５０４が誘電体層上にわたって堆積される（図５）。誘電体層５０２は、例えば、減圧化学蒸着（ＳＡＣＶＤ）によって堆積される熱酸化物または酸化物であってもよい。
ブロック３０６では、第１のマスク（図示せず）が形成され、フォトレジスト層５０４および誘電体層５０２の露出部分が図６に示されるようにエッチング除去される。誘電体層５０２の残存部分が図１の絶縁層１０９に対応する。
ブロック３０８では、ｐ型エピタキシャル層４０２の一部もエッチング除去され、それにより、図７に示されるようにｐ型カラム１０６が形成される。エピタキシャル層４０２のエッチングは、比較的僅かな程度まで基板１０４へと及んでもよい。ブロック３０８において適用されるエッチング材料は、ブロック３０６で使用されるエッチング材料と異なってもよい。ブロック３１０では、残存するフォトレジスト層５０４が除去される（図８）。
図３Ａのブロック３１２では、第２の誘電体層９０２（図９）が絶縁層１０９およびｐ型カラム１０６の露出面上にわたって成長され或いは堆積される。特に、誘電体層９０２は、ｐ型カラム１０６の両側および絶縁層１０９上にわたって形成され、それにより、実質的に、ｐ型カラムの両側に誘電体材料の層またはカラムが形成される。第２の誘電体層９０２に使用される材料は、絶縁層１０９に使用される材料の厚さと比べて、異なってもよい。また、第２の誘電体層９０２は、絶縁層１０９の厚さと比べて比較的薄くてもよい（３００〜５００オングストローム程度）。
図３Ａのブロック３１４では、図１０に示されるように、基板１０４に隣接する誘電体層９０２の部分（図９）が除去される。このプロセスはボトム酸化物ブレイクスルーと称されてもよい。ｐ型カラム１０６の両側の誘電体層９０２の部分は除去されず、これらの部分が図１の絶縁層１１０に対応する。絶縁層１０９を覆っている誘電体層９０２もボトム酸化物ブレイクスループロセスの一環として部分的に或いは完全に除去されてもよい。言い換えると、ボトム酸化物ブレイクスルーの後、図１０に示されるように基板１０４が露出され、一方、絶縁層１０９は、第１の誘電体層５０２の一部として堆積される材料のみから成ってもよく（図５）、あるいは、第１の誘電体層５０２および第２の誘電体層９０２に含まれる材料の組み合わせから成ってもよい。また、ブロック３１４では、ボトム酸化物ブレイクスルーの後、ｎ−ドーパントのエピタキシャル層１００２が、基板１０４上にわたって及びｐ型カラム１０６と絶縁層１０９，１１０とを備える構造体の周囲で成長される。
図３Ａのブロック３１６では、フォトレジスト層が加えられ、その後、図１１に示されるようにマスク１１０２を形成するためにフォトレジスト層が選択的に除去される。マスク１１０２は、図１２に示されるように、ｎ型エピタキシャル層１００２に終端トレンチ１２０２を形成するために使用される。終端トレンチ１２０２は基板１０４中へと延びていてもよい。その後、図１２も示されるようにマスクを除去することができる。
図３Ａのブロック３１８では、図１３に示されるように、第３の誘電体層１３０２が終端トレンチ１２０２の内側およびｎ型エピタキシャル層１００２上にわたって成長され或いは堆積される（例えば、ＳＡＣＶＤを使用して）。第３の誘電体層１３０２のために使用される材料は、絶縁層１０９，１１０のために使用される材料と異なってもよい。その後、緻密化プロセスを使用して第３の誘電体層１３０２を硬化させ或いはアニールすることができる。重要なことには、絶縁層１１０は、緻密化プロセス中および構造体が加熱されてもよい製造プロセスの任意の他の時間にｐ型カラム１０６およびｎ型エピタキシャル層１００２が互いの中へ拡散するのを防止し或いは制限する。
図３Ａのブロック３２０では、図１４に示されるように終端トレンチ１２０２内の誘電体の高さがｎ型エピタキシャル１００２の上面とほぼ同じ高さとなるように誘電体層１３０２がエッチバッグされる。
図３Ｂのブロック３２２では、フォトレジスト層が加えられ、その後、図１５に示されるようにマスク１５０２を形成するためにフォトレジスト層が選択的に除去される。マスクの開口１５０４はｐ型カラム１０６の位置と一致する。開口１５０４の幅（図１５のｘ方向で測定される）は、開口とｐ型カラムとの位置合わせに伴う問題を回避するために、ｐ型カラム１０６の幅より小さくてもよい。言い換えると、図示のように、マスク１５０２は、ｐ型カラム１０６の上側にトレンチを形成するために使用され、また、理想的には、それらのトレンチはｐ型カラムの外縁を越えて延びない。
図３Ｂのブロック３２４では、図１５および図１６に関連して、開口１５０４の下側に位置するｎ型エピタキシャル層１００２の部分がエッチング除去され、それにより、絶縁層１０９へと延びるトレンチ１６０２が形成される。エッチング除去されないエピタキシャル層１００２の部分は、図１のｎ型カラム１０８に対応する。その後、マスク１５０２を除去することができる。
図３Ｂのブロック３２６では、トレンチ１６０２の側面および底面を含めて絶縁層１０９およびｎ型カラム１０８の露出面上にわたってゲート酸化物層１７０２（図１７）が成長される。ゲート酸化物層１７０２のために使用される材料は、第１の誘電体層５０２（図５）および第２の誘電体層９０２（図９）中に含まれる材料と異なっていてもよい。図１の絶縁層１０９は、ゲート酸化物層１７０２と、第１の誘電体層５０２および第２の誘電体層９０２からの材料とを含んでもよい−すなわち、図では単一の均一な層として描かれているが、実際の実務では、絶縁層１０９が異なる絶縁材料を含んでもよい。また、トレンチ１６０２の幅に応じて、それらのトレンチの内側を覆うゲート酸化物層１７０２の部分が絶縁層１１０と一致してもよく、それにより、図１７の垂直方向（ｙ方向）で絶縁材料のほぼ連続したカラムが形成される。
図３Ｂのブロック３２８では、図１８に示されるように、ゲート酸化物層１７０２上にわたって及びトレンチ１６０２内にポリシリコン（ポリ）層１８０２が堆積される。
図３Ｂのブロック３３０では、化学機械平坦化または研磨（ＣＭＰ）プロセスを使用して、ゲート酸化物層１７０２に至るまでポリ層１８０２の一部を除去することができる（図１８）。その後、エッチバックプロセスを使用して、より多くのポリ層１８０２を除去することができ、それにより、図１９に示されるように陥凹要素が形成される。これらの陥凹要素は図１のトレンチゲート１１１に対応する。
図３Ｂのブロック３３２では、図２０に関連して、ブランケットｐ−ドーパントがデバイス１００内−すなわち、ｎ型カラム１０８内に注入され−それにより、図１のｐ型（ｐ−）ボディ領域１１４が形成される。ｐ型ボディ領域１１４はトレンチゲート１１１よりも（図２０のｙ方向の）深さが浅い。
図３Ｂのブロック３３４では、図２１に示されるように、終端トレンチ１２０２上および隣接領域上にわたってソースマスク２１０２が形成され、その後、ｎ＋ドーパントがｐ型ボディ領域１１４内に注入され、それにより、図１のｎ型（ｎ＋）ソース領域１１６が形成される。このようにして、トレンチゲートがｎ型カラム１０８上ではなくｐ型カラム１０６上に形成される。ｐ型カラム１０６上にトレンチゲートを形成することにより、ゲートを互いに近接して配置することができ、それにより、セル密度が増大され、また、これにより、Ｒｄｓｏｎが減少するという効果も有する。ｎ型ソース注入後、マスク２１０２を除去することができる。
図３Ｂのブロック３３６では、低温酸化物（ＬＴＯ）の層の後に引き続いてボロホスホシリケートガラス（ＢＰＳＧ）の層が堆積される−図２２ではこれらの層が層２２０２として特定される（明確にするため、ゲート酸化物領域１７０２の全てが図２２および図２３で確認されるとは限らない）。
図３Ｂのブロック３３８では、フォトレジストの層が層２２０２上にわたって加えられ、その後、図２３に示されるように、ｎ型カラム１０８と一致する開口２３０４を伴うマスク２３０２を形成するためにフォトレジストの層が選択的に除去される。その後、開口２３０４の真下の材料−それらの開口の真下にある層２２０２、ゲート酸化物１７０２、ｎ＋ソース領域１１６、および、ｐ型ボディ領域１１４の部分−をエッチング除去して、図１の絶縁層１１８を形成できるとともに、ｎ＋ソース領域１１６、ｐ型ボディ領域１１４、および、ゲートピックアップ領域を露出させるトレンチ１２５を形成することができる。図１の絶縁層１１８は、層２２０２の残存部分、および、ゲート酸化物層１７０２の残存水平（ｘ方向）部分の両方を含む。また、ゲート酸化物層１７０２のｙ方向（垂直）部分は図１の絶縁層１２０と一致する。その後、各トレンチ１２５の底部にｐ＋ドーパントが注入され、それにより、図１のｐ型（ｐ＋）接点領域１１２が形成される。
同様の態様で、図３Ｃのブロック３４０では、図２４に示されるように、ｐ型カラム１０６と一致する開口２４０４を伴うマスク２４０２を図２３のｚ方向に形成することができる。その後、開口２４０４の真下の材料−それらの開口の真下にある層２２０２、トレンチゲート１１１、および、絶縁層１０９の部分−をエッチング除去して、絶縁ポリ領域２１１と、ｐ型カラム１０６およびポリ領域２１１を露出させるトレンチ２２５とを形成することができる。ｐ型カラム接点トレンチ２２５は、酸化層（ゲート酸化物）１２０、ｎ型カラム１０８、および、他の酸化層１２０によってゲートポリ１１１から分離され、また、トレンチ２２５は酸化層１２０によっても分離される。
図３Ｃのブロック３４２では、図２３，２４，２５にも関連して、マスク２３０２，２４０２が除去されるとともに、金属がトレンチ２３０４，２４０４内および絶縁層１１８上にわたって堆積される。フォトレジストの層が金属上にわたって加えられ、その後、開口を有するマスク（図示せず）を形成するためにフォトレジストの層が選択的に除去され、また、開口の下側の金属がエッチング除去されることにより、図１および図２のソース金属層１２４が形成されるとともに、ゲートバス（図示せず）が形成される。したがって、図１および図２に示されるように、ｐ型カラム１０６およびｎ型カラム１０８の両方がソース金属層１２４に電気的に接続される。その結果、それに伴って得られるボディダイオードがＯＮからＯＦＦへ切り換えられるときにｐ型カラム１０６内のキャリアを急速に掃引することができる。
図３Ｃのブロック３４４では、保護層が随意的に堆積される。その後、保護層をエッチングしてゲートパッドおよびソースパッドを形成するために、マスクを加えることができる。
前述したように、本明細書中に記載される特徴は、ｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイスにも適用できる。図２６は、本発明の一実施形態に係るｐチャネルＳＪトレンチパワーＭＯＳＦＥＴデバイス２６００の要素を示す断面図である。デバイス２６００は、ｐ＋ドレイン層または基板２６０４の底面にドレイン電極（図示せず）を含む。スーパージャンクションを形成するために、基板２６０４の上側には、ｐ−ドリフト領域またはｐ型カラム２６０６とｎ−ドリフト領域またはｎ型カラム２６０８とが交互に配置される。ｐ型ドーパントのカラム２６０６は、絶縁層またはカラム１１０によって、ｎ型ドーパントの隣接するカラム２６０８から分離され、それにより、構造体が製造中に加熱されるときにｎ型およびｐ型カラムが互いの中へ拡散しないように保たれる。
図２６の実施形態では、各ｎ型カラム２６０８がそれぞれのポリシリコントレンチゲート１１１の下側に配置される。ｎ型カラム２６０８は、それぞれの絶縁層１０９によってトレンチゲート１１１から分離される。トレンチゲート１１１をｎ型カラム２６０８と位置合わせすることにより、ｐ型カラム２６０６の幅を減らすことができ、それにより、トレンチゲートを互いに近接して配置できる。
隣接するトレンチゲート１１１間にはｐ型カラム２６０６の上側にトレンチ１２５が形成される。トレンチ１２５はソース金属１２４で満たされる。ｎ＋領域（ｎ接点領域２６１２）が各トレンチ１２５内のソース金属１２４を対応するｐ型カラム２６０６から分離する。ｎ−領域（ｎ−ボディ領域２６１４）が各トレンチ１２５の両側で且つトレンチとトレンチゲート１１１との間およびソース金属１２４とｐ型カラム２６０６との間に配置される。また、ｐ＋領域（ｐ−ソース領域２６１６）が各トレンチ１２５の両側に配置される。ｎ型ボディ領域２６１４およびｐ型ソース領域２６１６は、他の絶縁層１２０（例えば、ゲート酸化物）によってそれぞれのトレンチゲート１１１から分離される。各ｐ型ソース領域２６１６上および各トレンチゲート１１１上にわたって絶縁層１１８を形成することができる。ソース金属層１２４は、絶縁層１１８上にわたって形成されており、前述したようにトレンチ１２５内へと延びている。
本発明の一実施形態によれば、ｎ型カラム２６０８は、図２に示される態様と同様の態様でピックアップされてソース金属層１２４に電気的に短絡される。
要約すると、ＳＪトレンチパワーＭＯＦＥＴデバイスの実施形態、および、そのようなデバイスを製造するための方法の実施形態が記載されている。本明細書中に記載される特徴は、スプリットゲート、デュアルトレンチ、および、他の従来の高電圧スーパージャンクションデバイスに代わる手段として、低電圧デバイスおよび１０００ボルトパワーＭＯＳＦＥＴなどの高電圧デバイスで使用できる。
概して、この文書は以下を開示してきた。スーパージャンクショントレンチパワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスを製造する方法が記載される。スーパージャンクションにおけるｐ型ドーパントのカラムは、酸化物の第１のカラムによってｎ型ドーパントの第１のカラムから分離されるとともに、酸化物の第２のカラムによってｎ型ドーパントの第２のカラムから分離される。ｎチャネルデバイスでは、ＦＥＴのためのゲート要素がｐ型ドーパントのカラム上にわたって配置されるのが有益であり、また、ｐチャネルデバイスでは、ＦＥＴのためのゲート要素がｎ型ドーパントのカラム上にわたって配置されるのが有益である。本発明の特定の実施形態の前述した記述は、例示目的で且つ説明のために与えられた。これらの記述は、包括的なものではなく、あるいは、開示された正にその形態に本発明を限定しようとするものではなく、また、前述した教示内容を踏まえて多くの改良および変形が可能である。実施形態は、本発明の原理およびその実用的用途を最も良く説明するために選択されて記載されており、それにより、他の当業者は、考えられる特定の用途に適するように本発明および様々な改良を伴う様々な実施形態を最も良く利用できる。本発明の範囲は、添付の請求項およびそれらの等価物によって規定されるものである。言うまでもなく、本明細書で与えられる任意の全ての要素およびステップが含まれるのが好ましい。これらの要素およびステップのうちのいずれかが当業者に明らかなように省かれ或いは置き換えられてもよい。
要約すると、この文書は、少なくとも以下の広範な概念を開示してきた。
概念１．第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造する方法であって、
第２型ドーパントのカラムを形成するステップと、
前記第２型ドーパントの前記カラムの両側に酸化物の層を堆積させて、酸化物の第１のカラムと酸化物の第２のカラムとを形成するステップと、
酸化物の前記第１のカラムに隣接して前記第１型ドーパントの第１のカラムを形成するとともに、酸化物の前記第２のカラムに隣接して前記第１型ドーパントの第２のカラムを形成し、前記第２型ドーパントの前記カラムが、酸化物の前記第１および第２のカラムによって、前記第１型ドーパントの前記第１および第２のカラムから分離される、ステップと、
前記第２型ドーパントの前記カラムの上側で前記第１型ドーパントの前記第１のカラムと前記第１型ドーパントの前記第２のカラムとの間に電界効果トランジスタのためのゲート要素を形成するステップと、
を備える方法。
概念２．前記第２型ドーパントの前記カラムを前記ゲート要素から分離するために前記ゲート要素を形成する前に前記第２型ドーパントの前記カラムの上側に酸化物層を堆積させるステップを更に備える概念１の方法。
概念３．前記第１型ドーパントがｎ型ドーパントを備える場合には前記第２型ドーパントがｐ型ドーパントを備え、前記第１型ドーパントがｐ型ドーパントを備える場合には前記第２型ドーパントがｎ型ドーパントを備える概念１の方法。
概念４．ソース金属の層を堆積させるステップと、
前記第２型ドーパントの前記カラムをソース金属の前記層に対して電気的に短絡させる電気接続部を形成するステップと、
を更に備える概念１の方法。
概念５．ソース金属の前記層を堆積させる前に前記ゲート要素と隣接するゲート要素との間にトレンチを形成するステップと、
前記ソース金属を堆積させて前記トレンチを満たすステップと、
を更に備える概念４の方法。
概念６．前記ゲート要素と前記トレンチとの間に前記第２型ドーパントのボディ領域と前記第１型ドーパントのソース領域とを形成するステップを更に備える概念５の方法。
概念７．前記トレンチが前記第１型ドーパントの前記第１のカラムの長手方向軸と位置合わせされる概念５の方法。
概念８．前記トレンチと前記第１型ドーパントの前記第１のカラムとの間に前記第２型ドーパントの領域を注入するステップを更に備える概念７の方法。
概念９．第１型ドーパントのチャネルを有する半導体デバイスを製造する方法において、
前記第１型ドーパントの基板上にスーパージャンクション構造体を形成するステップであって、前記スーパージャンクション構造体が、前記第１型ドーパントの柱状の第１の領域と前記第１型ドーパントの柱状の第２の領域との間に配置される第２型ドーパントの柱状領域を備え、前記第２型ドーパントの前記領域が、第１の絶縁層によって前記第１型ドーパントの前記第１の領域から分離されるとともに、第２の絶縁層によって前記第１型ドーパントの前記第２の領域から分離される、ステップと、
前記スーパージャンクション構造体上に電界効果トランジスタのゲート要素を形成するステップであって、前記ゲート要素が前記第２型ドーパントの前記領域の長手方向軸と位置合わせされるステップと、
を備える方法。
概念１０．前記第２型ドーパントの前記領域を前記ゲート要素から分離するために前記ゲート要素を形成する前に酸化物層を堆積させるステップを更に備える概念９の方法。
概念１１．ソース金属の層を堆積させるステップと、
前記第２型ドーパントの前記領域をソース金属の前記層に対して短絡させる電気接続部を形成するステップと、
を更に備える概念９の方法。
概念１２．ソース金属の前記層を堆積させる前に前記ゲート要素と隣接するゲート要素との間にトレンチを形成するステップと、
前記ソース金属を堆積させて前記トレンチを満たすステップと、
を更に備える概念１１の方法。
概念１３．前記ゲート要素と前記トレンチとの間に前記第２型ドーパントのボディ領域と前記第１型ドーパントのソース領域とを形成するステップを更に備える概念１２の方法。
概念１４．前記トレンチが前記第１型ドーパントの前記第１の領域の長手方向軸と位置合わせされる概念１２の方法。
概念１５．第１型ドーパントのチャネルを有する半導体デバイスを製造する方法において、
前記第１型ドーパントの基板上にスーパージャンクション構造体を形成するステップであって、前記スーパージャンクション構造体が、前記第１型ドーパントの第１の領域と前記第１型ドーパントの第２の領域との間に配置される第２型ドーパントの領域を備え、前記第２型ドーパントの前記領域および前記第１型ドーパントの前記第１および第２の領域がそれぞれ第２の寸法よりも大きい第１の寸法を有し、前記第１の寸法が第１の方向で測定され、前記第２の寸法が前記第１の方向と直交する第２の方向で測定される、ステップと、
前記スーパージャンクション構造体に結合されるゲート要素を備える電界効果トランジスタを形成して、前記第２型ドーパントの前記領域が前記第１の方向で前記ゲート要素と前記基板との間に位置するようにするステップと、
ソース金属の層を堆積させるステップであって、前記ソース金属が、前記第１の方向および前記第２の方向と直交する第３の方向で前記第２型ドーパントの前記領域に電気的に短絡される、ステップと、
を備える方法。
概念１６．前記スーパージャンクション構造体を形成する前記ステップは、
第２型ドーパントの前記領域を形成する工程と、
前記第２型ドーパントの前記領域の両側に酸化物の層を堆積させて、酸化物の第１のカラムと酸化物の第２のカラムとを形成する工程と、
酸化物の前記第１のカラムに隣接して前記第１型ドーパントの前記第１の領域を形成するとともに、酸化物の前記第２のカラムに隣接して前記第１型ドーパントの前記第２の領域を形成する工程であって、前記第２型ドーパントの前記領域が、酸化物の前記第１および第２のカラムによって、前記第１型ドーパントの前記第１および第２の領域から分離される、工程と、
を備える概念１５の方法。
概念１７．前記第２型ドーパントの前記領域を前記ゲート要素から分離するために前記ゲート要素を形成する前に酸化物層を堆積させるステップを更に備える概念１５の方法。
概念１８．ソース金属の前記層を堆積させる前に前記ゲート要素と隣接するゲート要素との間にトレンチを形成するステップと、
前記ソース金属を堆積させて前記トレンチを満たすステップと、
を更に備える概念１５の方法。
概念１９．前記ゲート要素と前記トレンチとの間に前記第２型ドーパントのボディ領域と前記第１型ドーパントのソース領域とを形成するステップを更に備える概念１８の方法。
概念２０．前記第１型ドーパントの前記第１の領域が前記第１の方向で前記トレンチと前記基板との間に形成される概念１８の方法。

Claims (9)

  1. 第１型ドーパントのチャネルを有するスーパージャンクショントレンチパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造する方法であって、
    前記第１型ドーパントの基板上に第２型ドーパントのカラムを形成するステップと、
    前記第２型ドーパントの前記カラムの両側に酸化物の層を堆積させて、前記基板上に酸化物の第１のカラムと前記基板上に酸化物の第２のカラムとを形成するステップと、
    酸化物の前記第１のカラムに隣接して前記基板上に前記第１型ドーパントの第１のカラムを形成するとともに、酸化物の前記第２のカラムに隣接して前記基板上に前記第１型ドーパントの第２のカラムを形成し、前記第２型ドーパントの前記カラムが、酸化物の前記第１および第２のカラムによって、前記第１型ドーパントの前記第１および第２のカラムから分離される、ステップと、
    前記第２型ドーパントの前記カラムの上側で前記第１型ドーパントの前記第１のカラムと前記第１型ドーパントの前記第２のカラムとの間に電界効果トランジスタのためのゲート要素を形成するステップと、
    前記第１型ドーパントの前記第１のカラムの上側で前記ゲート要素と隣接するゲート要素との間にトレンチを形成するステップと、
    前記トレンチと前記第１型ドーパントの前記第１のカラムとの間に、前記トレンチよりも幅が広い前記第２型ドーパントの領域を注入するステップと、
    前記トレンチを満たすようにソース金属を堆積させるステップであって、前記領域がソース金属に接触し、前記領域が前記トレンチ内の前記ソース金属を前記第１型ドーパントの前記第１のカラムから分離するステップと、
    を備える方法。
  2. 前記第２型ドーパントの前記カラムを前記ゲート要素から分離するために前記ゲート要素を形成する前に前記第２型ドーパントの前記カラムの上側に酸化物層を堆積させるステップを更に備える請求項１に記載の方法。
  3. 前記第１型ドーパントがｎ型ドーパントを備える場合には前記第２型ドーパントがｐ型ドーパントを備え、前記第１型ドーパントがｐ型ドーパントを備える場合には前記第２型ドーパントがｎ型ドーパントを備える請求項１に記載の方法。
  4. 前記第２型ドーパントの前記カラムを前記ソース金属の層に対して電気的に短絡させる電気接続部を形成するステップを更に備える請求項１に記載の方法。
  5. 前記ゲート要素と前記トレンチとの間に前記第２型ドーパントのボディ領域と前記第１型ドーパントのソース領域とを形成するステップを更に備え、前記ボディ領域および前記ソース領域が前記トレンチ内の前記ソース金属に露出して接触する請求項１に記載の方法。
  6. 前記トレンチが前記第１型ドーパントの前記第１のカラムの長手方向軸と位置合わせされる請求項１に記載の方法。
  7. 前記第１型ドーパントの前記カラムおよび前記第２型ドーパントの前記カラムがそれぞれ第１の方向と直交する第２の方向で測定される第２の寸法より大きい第１の方向で測定される第１の寸法を有し、
    前記ソース金属が前記第１の方向および前記第２の方向の両方と直交する第３の方向で前記第２型ドーパントのカラムに電気的に短絡される請求項４に記載の方法。
  8. 前記第１型ドーパントがｐ型ドーパントを含み、前記第２型ドーパントがｎ型ドーパントを含む請求項１に記載の方法。
  9. 前記トレンチが前記トレンチの長手軸の方向において前記第１のカラムの方へ延在し、
    前記領域が前記長手軸の方向において、前記トレンチと前記第１型ドーパントの前記第１のカラムとの間にある請求項８に記載の方法。
JP2012527050A 2009-08-27 2010-08-27 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造 Active JP5746699B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/549,190 US9443974B2 (en) 2009-08-27 2009-08-27 Super junction trench power MOSFET device fabrication
US12/549,190 2009-08-27
PCT/US2010/047046 WO2011031565A2 (en) 2009-08-27 2010-08-27 Super junction trench power mosfet device fabrication

Publications (2)

Publication Number Publication Date
JP2013503492A JP2013503492A (ja) 2013-01-31
JP5746699B2 true JP5746699B2 (ja) 2015-07-08

Family

ID=43625518

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012527050A Active JP5746699B2 (ja) 2009-08-27 2010-08-27 スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造

Country Status (6)

Country Link
US (1) US9443974B2 (ja)
EP (1) EP2471102A4 (ja)
JP (1) JP5746699B2 (ja)
KR (1) KR101378375B1 (ja)
CN (1) CN103098219B (ja)
WO (1) WO2011031565A2 (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9425306B2 (en) * 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8436430B2 (en) * 2011-04-08 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diodes with embedded dummy gate electrodes
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
TWI470699B (zh) 2011-12-16 2015-01-21 茂達電子股份有限公司 具有超級介面之溝槽型功率電晶體元件及其製作方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9024379B2 (en) * 2012-02-13 2015-05-05 Maxpower Semiconductor Inc. Trench transistors and methods with low-voltage-drop shunt to body diode
US8878287B1 (en) 2012-04-12 2014-11-04 Micrel, Inc. Split slot FET with embedded drain
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8564058B1 (en) * 2012-08-07 2013-10-22 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched gates in unit cell
CN103531481B (zh) * 2013-09-30 2015-11-18 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管
US9431551B2 (en) * 2014-09-15 2016-08-30 Infineon Technologies Ag Circuit arrangement and method of forming a circuit arrangement
CN105826360B (zh) * 2015-01-07 2019-10-15 北大方正集团有限公司 沟槽型半超结功率器件及其制作方法
CN105826375B (zh) * 2015-01-07 2018-12-04 北大方正集团有限公司 一种沟槽型半超结功率器件及其制作方法
JP6514519B2 (ja) 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN106158922A (zh) * 2015-04-13 2016-11-23 北大方正集团有限公司 一种超结半导体器件的外延片及其制作方法
CN109119459B (zh) * 2018-08-14 2022-03-08 上海华虹宏力半导体制造有限公司 沟槽型超级结的制造方法
US11728421B2 (en) 2020-02-27 2023-08-15 Semiconductor Components Industries, Llc Split trench gate super junction power device
JP7275393B2 (ja) * 2020-06-24 2023-05-17 三菱電機株式会社 半導体装置およびその製造方法
CN113488523A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有超结双沟道栅的高压mosfet器件及其制备方法
CN113540211A (zh) * 2021-06-18 2021-10-22 西安电子科技大学 一种沟槽超级结功率mosfet器件及其制备方法
CN113990757B (zh) * 2021-10-27 2024-03-26 电子科技大学 一种mos器件结构及制造方法
CN116137283B (zh) * 2021-11-17 2025-09-12 苏州东微半导体股份有限公司 半导体超结功率器件
US12495577B2 (en) 2022-08-17 2025-12-09 Analog Devices, Inc. Self-aligned silicide gate for discrete shielded-gate trench power MOSFET

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906540A (en) 1973-04-02 1975-09-16 Nat Semiconductor Corp Metal-silicide Schottky diode employing an aluminum connector
JPH0612828B2 (ja) 1983-06-30 1994-02-16 株式会社東芝 半導体装置
US4641174A (en) 1983-08-08 1987-02-03 General Electric Company Pinch rectifier
US4672407A (en) 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPS6292361A (ja) * 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
JPH0693512B2 (ja) 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
JPH0685441B2 (ja) 1986-06-18 1994-10-26 日産自動車株式会社 半導体装置
US4799095A (en) 1987-07-06 1989-01-17 General Electric Company Metal oxide semiconductor gated turn off thyristor
US5021840A (en) 1987-08-18 1991-06-04 Texas Instruments Incorporated Schottky or PN diode with composite sidewall
US4827321A (en) 1987-10-29 1989-05-02 General Electric Company Metal oxide semiconductor gated turn off thyristor including a schottky contact
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US20020074585A1 (en) * 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US4969027A (en) 1988-07-18 1990-11-06 General Electric Company Power bipolar transistor device with integral antisaturation diode
US4967243A (en) 1988-07-19 1990-10-30 General Electric Company Power transistor structure with high speed integral antiparallel Schottky diode
EP0354449A3 (en) 1988-08-08 1991-01-02 Seiko Epson Corporation Semiconductor single crystal substrate
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4939557A (en) * 1989-02-15 1990-07-03 Varian Associates, Inc. (110) GaAs microwave FET
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
JPH03173180A (ja) 1989-12-01 1991-07-26 Hitachi Ltd 半導体素子
EP0438700A1 (de) 1990-01-25 1991-07-31 Asea Brown Boveri Ag Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung
JP2692350B2 (ja) 1990-04-02 1997-12-17 富士電機株式会社 Ｍｏｓ型半導体素子
FR2668465B1 (fr) 1990-10-30 1993-04-16 Inst Francais Du Petrole Procede d'elimination de mercure ou d'arsenic dans un fluide en presence d'une masse de captation de mercure et/ou d'arsenic.
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JPH04291767A (ja) 1991-03-20 1992-10-15 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JP3131239B2 (ja) * 1991-04-25 2001-01-31 キヤノン株式会社 半導体回路装置用配線および半導体回路装置
JP3156300B2 (ja) 1991-10-07 2001-04-16 株式会社デンソー 縦型半導体装置
US5366914A (en) * 1992-01-29 1994-11-22 Nec Corporation Vertical power MOSFET structure having reduced cell area
JPH05315620A (ja) 1992-05-08 1993-11-26 Rohm Co Ltd 半導体装置およびその製造法
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
JP2837033B2 (ja) 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
GB9215653D0 (en) 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9216599D0 (en) 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5430315A (en) * 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
JP3383377B2 (ja) 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
JP3334290B2 (ja) 1993-11-12 2002-10-15 株式会社デンソー 半導体装置
JPH07176745A (ja) * 1993-12-17 1995-07-14 Semiconductor Energy Lab Co Ltd 半導体素子
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6204533B1 (en) 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US5998837A (en) 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US6049108A (en) 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
DE69631995T2 (de) 1995-06-02 2005-02-10 Siliconix Inc., Santa Clara Bidirektional sperrender Graben-Leistungs-MOSFET
US6140678A (en) 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
JP2988871B2 (ja) 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US5689128A (en) 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
JPH09129877A (ja) 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
JPH09260645A (ja) 1996-03-19 1997-10-03 Sanyo Electric Co Ltd 半導体装置
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
JP2917922B2 (ja) 1996-07-15 1999-07-12 日本電気株式会社 半導体装置及びその製造方法
US5808340A (en) * 1996-09-18 1998-09-15 Advanced Micro Devices, Inc. Short channel self aligned VMOS field effect transistor
US7269034B2 (en) 1997-01-24 2007-09-11 Synqor, Inc. High efficiency power converter
JP3173405B2 (ja) 1997-01-31 2001-06-04 日本電気株式会社 半導体装置の製造方法
US5952695A (en) 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures
JP3545590B2 (ja) * 1997-03-14 2004-07-21 株式会社東芝 半導体装置
US6180966B1 (en) * 1997-03-25 2001-01-30 Hitachi, Ltd. Trench gate type semiconductor device with current sensing cell
US6110799A (en) * 1997-06-30 2000-08-29 Intersil Corporation Trench contact process
US6172398B1 (en) * 1997-08-11 2001-01-09 Magepower Semiconductor Corp. Trenched DMOS device provided with body-dopant redistribution-compensation region for preventing punch through and adjusting threshold voltage
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US6268242B1 (en) * 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
JP3413569B2 (ja) 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
US6939776B2 (en) * 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
US7578923B2 (en) * 1998-12-01 2009-08-25 Novellus Systems, Inc. Electropolishing system and process
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6351009B1 (en) 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6277695B1 (en) * 1999-04-16 2001-08-21 Siliconix Incorporated Method of forming vertical planar DMOSFET with self-aligned contact
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
JP4117977B2 (ja) 1999-06-25 2008-07-16 富士通株式会社 半導体装置
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US6348712B1 (en) 1999-10-27 2002-02-19 Siliconix Incorporated High density trench-gated power MOSFET
GB9928285D0 (en) 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
US6784486B2 (en) 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
JP2002016080A (ja) 2000-06-28 2002-01-18 Toshiba Corp トレンチゲート型ｍｏｓｆｅｔの製造方法
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6700158B1 (en) * 2000-08-18 2004-03-02 Fairchild Semiconductor Corporation Trench corner protection for trench MOSFET
JP2002110978A (ja) 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6509233B2 (en) 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
JP4514006B2 (ja) 2000-10-25 2010-07-28 ソニー株式会社 半導体装置
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP3551251B2 (ja) 2000-12-22 2004-08-04 サンケン電気株式会社 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2002222950A (ja) 2001-01-25 2002-08-09 Denso Corp 炭化珪素半導体装置の製造方法
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
JP3531613B2 (ja) * 2001-02-06 2004-05-31 株式会社デンソー トレンチゲート型半導体装置及びその製造方法
JP4932088B2 (ja) 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP2002280553A (ja) 2001-03-19 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
JP4608133B2 (ja) 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
JP4854868B2 (ja) 2001-06-14 2012-01-18 ローム株式会社 半導体装置
JP2003030396A (ja) 2001-07-13 2003-01-31 Nec Corp 委託作業管理システム、方法およびプログラム
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6489204B1 (en) 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
US7045859B2 (en) 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
WO2003028108A1 (en) 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating the same
JP2003115587A (ja) * 2001-10-03 2003-04-18 Tadahiro Omi ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法
JP3973395B2 (ja) * 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP3652322B2 (ja) 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法
US7012005B2 (en) 2002-06-25 2006-03-14 Siliconix Incorporated Self-aligned differential oxidation in trenches by ion implantation
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
JP3931138B2 (ja) * 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2004356114A (ja) 2003-05-26 2004-12-16 Tadahiro Omi Ｐチャネルパワーｍｉｓ電界効果トランジスタおよびスイッチング回路
US6987305B2 (en) 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US7022578B2 (en) * 2003-10-09 2006-04-04 Chartered Semiconductor Manufacturing Ltd. Heterojunction bipolar transistor using reverse emitter window
JP4470454B2 (ja) * 2003-11-04 2010-06-02 株式会社豊田中央研究所 半導体装置とその製造方法
CN103199017B (zh) 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP4940535B2 (ja) * 2004-01-08 2012-05-30 株式会社豊田中央研究所 半導体装置
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP4904673B2 (ja) * 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2005268679A (ja) 2004-03-22 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
GB0419558D0 (en) 2004-09-03 2004-10-06 Koninkl Philips Electronics Nv Vertical semiconductor devices and methods of manufacturing such devices
JP4913336B2 (ja) 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4841829B2 (ja) * 2004-11-17 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US20060108635A1 (en) * 2004-11-23 2006-05-25 Alpha Omega Semiconductor Limited Trenched MOSFETS with part of the device formed on a (110) crystal plane
DE102004057237B4 (de) 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
US20060113588A1 (en) * 2004-11-29 2006-06-01 Sillicon-Based Technology Corp. Self-aligned trench-type DMOS transistor structure and its manufacturing methods
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
CN101185169B (zh) 2005-04-06 2010-08-18 飞兆半导体公司 沟栅场效应晶体管及其形成方法
DE112005003584B4 (de) 2005-05-24 2011-06-16 Vishay-Siliconix, Santa Clara Verfahren zum Herstellen eines Trench-Metalloxid-Halbleiter-Feldeffekttransistors
US7592650B2 (en) 2005-06-06 2009-09-22 M-Mos Semiconductor Sdn. Bhd. High density hybrid MOSFET device
JP2006339558A (ja) 2005-06-06 2006-12-14 Seiko Epson Corp 半導体装置の製造方法
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP2007012977A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP2007027193A (ja) 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP4928754B2 (ja) 2005-07-20 2012-05-09 株式会社東芝 電力用半導体装置
JP2007035841A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
EP1959495B1 (en) * 2005-11-22 2017-09-20 Shindengen Electric Manufacturing Co., Ltd. Trench gate power semiconductor device
JP4735224B2 (ja) 2005-12-08 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2007189192A (ja) * 2005-12-15 2007-07-26 Toshiba Corp 半導体装置
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
JP4182986B2 (ja) * 2006-04-19 2008-11-19 トヨタ自動車株式会社 半導体装置とその製造方法
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
KR101452949B1 (ko) 2007-01-09 2014-10-21 맥스파워 세미컨덕터 인크. 반도체 디바이스와 이를 제조하는 방법
JP5091487B2 (ja) 2007-01-09 2012-12-05 株式会社東芝 半導体装置の製造方法
US7670908B2 (en) * 2007-01-22 2010-03-02 Alpha & Omega Semiconductor, Ltd. Configuration of high-voltage semiconductor power device to achieve three dimensional charge coupling
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2009004411A (ja) 2007-06-19 2009-01-08 Rohm Co Ltd 半導体装置
WO2008156071A1 (ja) 2007-06-19 2008-12-24 Rohm Co., Ltd. 半導体装置
JP2009043966A (ja) 2007-08-09 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP4748149B2 (ja) * 2007-12-24 2011-08-17 株式会社デンソー 半導体装置
US7825431B2 (en) 2007-12-31 2010-11-02 Alpha & Omega Semicondictor, Ltd. Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection
US8642459B2 (en) 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US8039877B2 (en) 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
US8362550B2 (en) 2011-01-20 2013-01-29 Fairchild Semiconductor Corporation Trench power MOSFET with reduced on-resistance
US8466513B2 (en) 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US8633539B2 (en) 2011-06-27 2014-01-21 Infineon Technologies Austria Ag Trench transistor and manufacturing method of the trench transistor
US20150108568A1 (en) 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation

Also Published As

Publication number Publication date
EP2471102A2 (en) 2012-07-04
JP2013503492A (ja) 2013-01-31
US20110053326A1 (en) 2011-03-03
US9443974B2 (en) 2016-09-13
WO2011031565A2 (en) 2011-03-17
CN103098219A (zh) 2013-05-08
EP2471102A4 (en) 2014-03-05
KR20120066627A (ko) 2012-06-22
WO2011031565A3 (en) 2011-06-23
CN103098219B (zh) 2016-02-10
KR101378375B1 (ko) 2014-03-27

Similar Documents

Publication Publication Date Title
JP5746699B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造
JP5987035B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法
KR101630734B1 (ko) 전력 소자
CN102007584B (zh) 半导体装置结构及其相关工艺
EP2755237A2 (en) Trench MOS gate semiconductor device and method of fabricating the same
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
US9000516B2 (en) Super-junction device and method of forming the same
TW201334188A (zh) 溝槽底部氧化物屏蔽以及三維p-本體接觸區的奈米金氧半導體場效電晶體及其製造方法
KR101755718B1 (ko) 수평형 디모스 소자 및 그 제조 방법
US8088662B2 (en) Fabrication method of trenched metal-oxide-semiconductor device
KR101093678B1 (ko) 전력 반도체 소자 및 그 제조 방법
CN103295910B (zh) 半导体装置及其制造方法
KR20170015342A (ko) 복합 트렌치 및 주입 컬럼들을 가진 반도체 디바이스
JP4899425B2 (ja) 半導体装置およびその製造方法
US9490337B2 (en) Semiconductor device and method for fabricating the same
EP4033542A1 (en) Trench-gate semiconductor device
US12382680B2 (en) Lateral diffusion metal oxide semiconductor device and manufacturing method therefor
CN110957351B (zh) 一种超结型mosfet器件及制备方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140410

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141003

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150508

R150 Certificate of patent or registration of utility model

Ref document number: 5746699

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250