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CN113990757B - 一种mos器件结构及制造方法 - Google Patents

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Abstract

本发明提供一种MOS器件及制造方法：先通过沟槽刻蚀填充，在漂移区内引入第一掺杂类型超结区和第二掺杂类型超结区，利用沟槽刻蚀填充不引入显著热过程的特点，实现极小的超结单元元胞尺寸，提升器件功率密度，降低器件比导通电阻；再通过外延与离子注入结合的方式在超结区顶层引入动态特性调制区，通过调整离子注入的范围、剂量，容易地调整动态特性调制区的浓度及分布，来达到调整器件动态特性的目的。本发明与现有多次外延注入工艺相比，具有工艺简单、成本更低、器件元胞尺寸更小的优势；相比现有沟槽刻蚀填充工艺，能灵活地调整电容特性，从而优化器件的动态特性。

Description

一种MOS器件结构及制造方法
技术领域
本发明属于半导体技术领域，具体涉及一种可调节动态特性的小尺寸MOS器件结构及制造方法。
背景技术
功率MOSFET作为功率电子系统中处理高电压和大电流的核心器件，在汽车、电源、便携式设备等各领域得到广泛应用，其中垂直双扩散金属氧化物半导体晶体管(VerticalDouble-diffusion MOS，VDMOS)作为核心功率器件在PFC、DC-DC等电路中占据了重要地位，高耐压、低损耗以及更优的动态特性是功率MOS器件发展的重要趋势。
超结(Super Junction)MOSFET器件作为新型功率MOS器件的代表，通过独特的电荷补偿技术实现超低比导通电阻，显著提升器件效率，为系统带来更小的功率损耗。在超结MOS器件中，漂移区超结结构的主流制造工艺有两种：深槽刻蚀填充技术和多次外延与离子注入技术。采用深槽刻蚀填充工艺的超结MOS器件在形成漂移区时不引入显著热过程，可以实现极小的超结单元尺寸，进而降低器件比导通电阻，但是由于深槽刻蚀填充工艺中漂移区超结条掺杂浓度分布不易调整，这种工艺得到的器件往往有着较差的动态特性；多次外延与离子注入工艺可以通过调节每次注入的范围、剂量来灵活地调整超结MOS漂移区超结条的掺杂浓度分布，进而能够方便的实现部分器件特性优化，但是该工艺技术较为复杂、耗时长、成本高，由于受限于注入离子形成完整超结条所需的扩散热过程，器件的单元尺寸很难进一步缩小。
为了解决上述技术问题，本发明提供一种可调节动态特性的小尺寸MOS器件的制造方法，在具有工艺简单、成本低、元胞尺寸小等优势的基础上还能通过调节动态特性调制区掺杂浓度与杂质分布，从而灵活地优化电容特性以提升器件的动态特性，实现器件制造成本和动态特性的折中。
发明内容
本发明提出一种MOS器件制造方法，包括如下步骤：
步骤1：提供第一掺杂类型衬底101；
步骤2：在所述第一掺杂类型衬底101的上表面通过外延形成第一掺杂类型缓冲层102；
步骤3：在所述第一掺杂类型缓冲层102的上表面通过外延形成第一掺杂类型外延层，并使用掩膜进行刻蚀得到交替排布的凹槽；
步骤4：通过淀积工艺向所述凹槽中填充入第二掺杂类型半导体，并进行平坦化，得到交替排布的第一掺杂类型超结区103与第二掺杂类型超结区104；
步骤5：在所述第一掺杂类型超结区103与第二掺杂类型超结区104的表面，进行外延并通过离子注入对该外延层的掺杂浓度进行调整，形成第一掺杂类型动态特性调制区105；
步骤6：在所述外延层的上表面使用掩膜通过离子注入形成第二掺杂类型动态特性调制区106；
步骤7：在所述第一掺杂类型动态特性调制区105表面进行外延并通过离子注入对该外延层的掺杂浓度进行调整；
步骤8：在所述外延层表面生长栅介质，在所述栅介质层表面淀积栅电极材料；
步骤9：使用掩膜通过刻蚀形成栅介质层111和栅电极112；
步骤10：通过自对准工艺进行第二掺杂类型体注入；
步骤11：进行热推阱，扩散形成第二掺杂类型体区108，同时使得所述第二掺杂类型体区108与第二掺杂类型动态特性调制区106相连，第二掺杂类型动态特性调制区106与第二掺杂类型超结区104相连；
步骤12：在所述第二掺杂类型体区108表面使用掩膜进行第一掺杂类型离子注入形成第一掺杂类型源区109；
步骤13：在器件上表面淀积钝化层113，使用掩膜刻蚀形成源极接触孔；
步骤14：通过所述源极接触孔进行离子注入，形成第二掺杂类型体接触区110；
步骤15：在器件上表面淀积源电极114并使用掩膜进行刻蚀。
通过上述步骤得到的一种MOS器件，结构包括：
第一掺杂类型衬底101；位于所述第一掺杂类型衬底101之上的第一掺杂类型缓冲层102；位于所述第一掺杂类型缓冲层102之上横向交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104；位于所述第一掺杂类型超结区103之上的第一掺杂类型动态特性调制区105；位于所述第二掺杂类型超结区104之上的第二掺杂类型动态特性调制区106；位于所述第一掺杂类型动态特性调制区105之上的第一掺杂类型JFET区107；位于所述第二掺杂类型动态特性调制区106之上的第二掺杂类型体区108；位于所述第二掺杂类型体区108内顶部的第一掺杂类型源区109和第二掺杂类型体接触区110；所述第一掺杂类型JFET区107、第二掺杂类型体区108和部分第一掺杂类型源区109的上表面覆盖了栅介质层111；所述栅介质层111的上表面覆盖了栅电极112；所述栅电极112和部分第一掺杂类型源区109的上表面覆盖了钝化层113；器件的顶部具有与第一掺杂类型源区109和第二掺杂类型体接触区110接触的源电极114。
作为优选方式，第二掺杂类型动态特性调制区106与第二掺杂类型超结区104的掺杂浓度不同。
作为优选方式，第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106在进行单层外延后通过多次离子注入形成。
作为优选方式，第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106通过多层外延并在每层外延层上进行一次或多次离子注入的方式形成。
作为优选方式，通过调整步骤5中第一掺杂类型外延的厚度、步骤6中第二掺杂类型离子注入的能量或/和后续退火时的温度和时间，使得第二掺杂类型超结区104顶部与第二掺杂类型动态特性调制区106底部不相接触。
作为优选方式，在步骤3进行外延与刻蚀填充形成超结漂移区之前，在第一掺杂类型缓冲层102的上表面通过外延与第一掺杂类型离子注入形成第一掺杂类型底部动态特性调制区805，再通过掩膜进行离子注入形成第二掺杂类型底部动态特性调制区806。
作为优选方式，步骤3中凹槽的倾斜角度调整范围是0°～5°。
作为优选方式，在步骤6中采用不同的掩膜版，使得与第一掺杂类型动态特性调制区105交替排列的第二掺杂类型动态特性调制区106在元胞长边方向上每隔一段距离将第一掺杂类型动态特性调制区105隔断。
作为优选方式，在步骤6中采用不同的掩膜版，使得与第一掺杂类型动态特性调制区105交替排列的第二掺杂类型动态特性调制区106在元胞长边方向上每隔一段距离有一部分伸入第一掺杂类型动态特性调制区105内。
作为优选方式，在步骤5形成第一掺杂类型动态特性调制区105后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104之间、交替排布的第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106之间引入超结隔离层1215。
作为优选方式，在步骤7形成第一掺杂类型JFET区107后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104之间、交替排布的第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106之间引入超结隔离层1215；此外，在步骤13刻蚀形成源接触孔后，采用溅射工艺在第二掺杂类型体区108的表面形成金属膜，构成肖特基接触。
本发明还提供一种MOS器件结构，包括：第一掺杂类型衬底101；位于所述第一掺杂类型衬底101之上的第一掺杂类型缓冲层102；位于所述第一掺杂类型缓冲层102之上横向交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104；位于所述第一掺杂类型超结区103之上的第一掺杂类型动态特性调制区105；位于所述第二掺杂类型超结区104之上的第二掺杂类型动态特性调制区106；位于所述第一掺杂类型动态特性调制区105之上的沟槽区1412；所述沟槽区内部为栅电极112，侧壁和底部为栅介质111；位于所述第二掺杂类型动态特性调制区106之上的第二掺杂类型体区108；位于所述第二掺杂类型体区108内顶部相互接触的第一掺杂类型源区109和第二掺杂类型体接触区110；所述第二掺杂类型体区108和第一掺杂类型源区109与沟槽区1412相接触；所述沟槽区1412和第一掺杂类型源区109的上表面覆盖了钝化层113；器件的顶部具有与第一掺杂类型源区109和第二掺杂类型体接触区110接触的源电极114。
作为优选方式，第二掺杂类型动态特性调制区106的顶部位于沟槽区1412的底部上方，沟槽区1412底部与第一掺杂类型超结区103顶部接触，第一掺杂类型动态特性调制区105位于第二掺杂类型体区108下方的第二掺杂类型动态特性调制区106和沟槽区1412之间。
作为优选方式，所述第一掺杂类型为N型，第二掺杂类型为P型；或者第一掺杂类型为P型，第二掺杂类型为N型。
本发明的有益效果为：采用本发明的先沟槽刻蚀填充、后外延离子注入的制造工艺，使得到的超结MOS器件具有工艺简单、成本低、元胞尺寸小的优势，同时引入调节动态特性的调制区结构，能够灵活地调整电容特性，使器件兼具优秀的动态特性。
附图说明
图1为本发明提出的一种超结MOS器件制造工艺流程图。
图2为本发明提出的一种超结MOS器件结构示意图。
图3(a)为本发明工艺流程中提供的低阻衬底的结构示意图。
图3(b)为本发明工艺流程中在衬底上表面通过外延形成第一掺杂类型缓冲区后得到的结构示意图。
图3(c)为本发明工艺流程中在第一掺杂类型缓冲区的上表面通过外延形成第一掺杂类型外延层后得到的结构示意图。
图3(d)为本发明工艺流程中进行沟槽刻蚀得到交替排布凹槽的结构示意图。
图3(e)为本发明工艺流程中通过淀积工艺向凹槽中填充入第二掺杂类型半导体并进行平坦化后得到的结构示意图。
图3(f)为本发明工艺流程中在第一掺杂类型超结区与第二掺杂类型超结区的表面通过外延形成第一掺杂类型动态特性调制区后得到的结构示意图。
图3(g)为本发明工艺流程中在外延层的上表面使用掩膜版通过离子注入形成第二掺杂类型动态特性调制区后得到的结构示意图。
图3(h)为本发明工艺流程中在第一掺杂类型动态特性调制区表面通过外延形成第一掺杂类型外延层后得到的结构示意图。
图3(i)为本发明工艺流程中在第一掺杂类型外延层表面生长栅介质层后得到的结构示意图。
图3(j)为本发明工艺流程中在栅介质层表面淀积栅电极材料后得到的结构示意图。
图3(k)为本发明工艺流程中通过刻蚀形成栅介质层和栅电极后得到的结构示意图。
图3(l)为本发明工艺流程中通过自对准工艺进行第二掺杂类型体注入后得到的结构示意图。
图3(m)为本发明工艺流程中进行热推阱后得到的结构示意图。
图3(n)为本发明工艺流程中在第二掺杂类型体区表面进行第一掺杂类型离子注入形成第一掺杂类型源区后得到的结构示意图。
图3(o)为本发明工艺流程中在器件上表面淀积钝化层后得到的结构示意图。
图3(p)为本发明工艺流程中刻蚀形成源极接触孔后得到的结构示意图。
图3(q)为本发明工艺流程中通过离子注入形成第二掺杂类型体接触区后得到的结构示意图。
图3(r)为本发明工艺流程中在器件上表面淀积源电极并使用掩膜进行刻蚀后得到的结构示意图。
图4(a)为本发明实施例1提供的一种超结MOS器件与现有技术中仅使用多次外延注入工艺和仅使用沟槽刻蚀填充工艺得到的同类型超结MOS器件的漂移区N型超结区纵向掺杂浓度分布对比。
图4(b)为本发明实施例1提供的一种超结MOS器件与现有技术中仅使用沟槽刻蚀填充工艺得到的同类型超结MOS器件的反向传输电容Crss(Reverse TransferCapacitance)对比图。
图4(c)为本发明实施例1提供的一种超结MOS器件与现有技术中仅使用沟槽刻蚀填充工艺得到的同类型超结MOS器件的栅极充电过程对比图。
图5(a)为本发明实施例2工艺流程中在进行单层外延后通过多次离子注入形成第一掺杂类型动态特性调制区和第二掺杂类型动态特性调制区后的结构示意图。
图5(b)为本发明实施例2的一种超结MOS器件结构示意图。
图6(a)为本发明实施例3工艺流程中通过多层外延并在每层外延层上进行离子注入形成第一掺杂类型动态特性调制区和第二掺杂类型动态特性调制区后的结构示意图。
图6(b)为本发明实施例3的一种超结MOS器件结构示意图。
图7为本发明实施例4的一种超结MOS器件结构示意图。
图8为本发明实施例5的一种超结MOS器件结构示意图。
图9为本发明实施例6的一种超结MOS器件结构示意图。
图10(a)为本发明实施例1工艺流程中，步骤6采用的掩膜版示意图。
图10(b)为本发明实施例7工艺流程中，步骤6采用的掩膜版示意图。
图10(c)为本发明实施例7的器件三维结构透视图。
图11(a)为本发明实施例8工艺流程中，步骤6采用的掩膜版示意图。
图11(b)为本发明实施例8的器件三维结构透视图。
图12为本发明实施例9的一种超结MOS器件结构示意图。
图13为本发明实施例10的一种超结MOS器件的结构示意图。
图14为本发明实施例11的一种超结MOS器件的结构示意图。
图15为本发明实施例12的一种超结MOS器件的结构示意图。
101为第一掺杂类型衬底，102为第一掺杂类型缓冲层，103为第一掺杂类型超结区，104为第二掺杂类型超结区，105为第一掺杂类型动态特性调制区，106为第二掺杂类型动态特性调制区，107为第一掺杂类型JFET区，108为第二掺杂类型体区，109为第一掺杂类型源区，110为第二掺杂类型体接触区，111为栅介质层，112为栅电极，113为钝化层，114为源电极，506a为第一动态特性调制注入区，506b为第二动态特性调制注入区，605a为第一掺杂类型第一动态特性调制区，605b为第一掺杂类型第二动态特性调制区，606a为第二掺杂类型第一动态特性调制区，606b为第二掺杂类型第二动态特性调制区，805为第一掺杂类型底部动态特性调制区，806为第二掺杂类型底部动态特性调制区，1006为第二掺杂类型离子注入掩膜，1007为孔状栅开口，1215为超结隔离层，1412为沟槽区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，本发明提出一种MOS器件的制造方法，包括如下步骤：
步骤1：如图3(a)所示，提供第一掺杂类型衬底101；
步骤2：如图3(b)所示，在所述第一掺杂类型衬底101的上表面通过外延形成第一掺杂类型缓冲层102；
步骤3：如图3(c)和3(d)所示，在所述第一掺杂类型缓冲层102的上表面通过外延形成第一掺杂类型外延层，并使用掩膜进行刻蚀得到交替排布的凹槽；
步骤4：如图3(e)所示，通过淀积工艺向所述凹槽中填充入第二掺杂类型半导体，并进行平坦化，得到交替排布的第一掺杂类型超结区103与第二掺杂类型超结区104；
步骤5：如图3(f)所示，在所述第一掺杂类型超结区103与第二掺杂类型超结区104的表面，进行外延并通过离子注入对该外延层的掺杂浓度进行调整，形成第一掺杂类型动态特性调制区105；
步骤6：如图3(g)所示，在所述外延层的上表面使用如图10(a)所示的掩膜通过离子注入形成第二掺杂类型动态特性调制区106；
步骤7：如图3(h)所示，在所述第一掺杂类型动态特性调制区105表面进行外延并通过离子注入对该外延层的掺杂浓度进行调整；
步骤8：如图3(i)和3(j)所示，在所述外延层表面生长栅介质，在所述栅介质层表面淀积栅电极材料；
步骤9：如图3(k)所示，使用掩膜通过刻蚀形成栅介质层111和栅电极112；
步骤10：如图3(l)所示，通过自对准工艺进行第二掺杂类型体注入；
步骤11：如图3(m)所示，进行热推阱，扩散形成第二掺杂类型体区108，同时使得所述第二掺杂类型体区108与第二掺杂类型动态特性调制区106相连，第二掺杂类型动态特性调制区106与第二掺杂类型超结区104相连；
步骤12：如图3(n)所示，在所述第二掺杂类型体区108表面使用掩膜进行第一掺杂类型离子注入形成第一掺杂类型源区109；
步骤13：如图3(o)和3(p)所示，在器件上表面淀积钝化层113，使用掩膜刻蚀形成源极接触孔；
步骤14：如图3(q)所示，通过所述源极接触孔进行离子注入，形成第二掺杂类型体接触区110；
步骤15：如图3(r)所示，在器件上表面淀积形成源电极114并使用掩膜进行刻蚀。
通过上述步骤得到的一种MOS器件，如图2所示，
结构包括第一掺杂类型衬底101；位于所述第一掺杂类型衬底101之上的第一掺杂类型缓冲层102；位于所述第一掺杂类型缓冲层102之上横向交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104；位于所述第一掺杂类型超结区103之上的第一掺杂类型动态特性调制区105；位于所述第二掺杂类型超结区104之上的第二掺杂类型动态特性调制区106；位于所述第一掺杂类型动态特性调制区105之上的第一掺杂类型JFET区107；位于所述第二掺杂类型动态特性调制区106之上的第二掺杂类型体区108；位于所述第二掺杂类型体区108内顶部的第一掺杂类型源区109和第二掺杂类型体接触区110；所述第一掺杂类型JFET区107、第二掺杂类型体区108和部分第一掺杂类型源区109的上表面覆盖了栅介质层111；所述栅介质层111的上表面覆盖了栅电极112；所述栅电极112和部分第一掺杂类型源区109的上表面覆盖了钝化层113；器件的顶部具有与第一掺杂类型源区109和第二掺杂类型体接触区110接触的源电极114。
通过本实施例工艺方法，在形成漂移区时，如图3(d)和图3(e)过程所示，采用沟槽刻蚀与填充相结合的方式，形成窄而长的交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104，槽刻蚀采用的干法刻蚀以及填充采用的淀积工艺温度均低于1000℃，不引入显著热过程，因此第一掺杂类型超结区103和第二掺杂类型超结区104不会发生明显的扩散与杂质补偿，从而在PN结两侧形成较陡的浓度梯度，有效减小超结单元的宽度，利于实现低的比导通电阻。
如图3(f)和图3(g)过程所示，在所述漂移区超结顶部，本实施例通过外延形成第一掺杂类型动态特性调制区105，并在所述外延层的上表面使用掩膜版通过离子注入形成第二掺杂类型动态特性调制区106，所述外延层的厚度、离子注入的掩膜版开口、注入剂量、能量均可以根据设计需要灵活调整，从而实现与下方第一掺杂类型超结区103和第二掺杂类型超结区104不同的掺杂浓度和浓度分布。如第二掺杂类型动态特性调制区106浓度高于第二掺杂类型超结区104，使器件在高漏极电压下第二掺杂类型漂移区不容易耗尽，增强漏极与源极之间的电荷耦合，从而减小栅源电容的大小；亦如，第一掺杂类型动态特性调制区105掺杂浓度低于第二掺杂类型动态特性调制区106，可以实现超结结构漂移区顶部更快的耗尽，从而快速夹断，减小低漏压下的栅漏电容。
以600V电压等级MOS器件为例，传统多次外延离子注入工艺超结结构通常需要六次以上的外延工艺才能形成，而相同电压等级下本实施例的超结结构仅需要步骤3和步骤5两步外延工艺，保持了与沟槽刻蚀填充工艺相近的制造成本与工艺时间，同时保留了对局部结构调整实现动态特性优化的能力。
图4(a)对比了现有技术中沟槽刻蚀填充工艺、多次外延注入工艺和本实施例提出工艺得到的漂移区纵向掺杂浓度。沟槽刻蚀填充工艺得到的漂移区超结柱掺杂浓度为均匀分布，调整局部区域掺杂浓度的难度较大；多次外延注入工艺得到的漂移区超结柱掺杂浓度为周期性分布，工艺复杂且耗时长；本实施例提出工艺能够调整漂移区顶部掺杂浓度，其余部分仍为均匀掺杂，在能够调整器件电容特性的兼具简单工艺和低的制造成本。
图4(b)对比了现有技术中沟槽刻蚀填充工艺和本实施例提出工艺得到的超结MOS器件的Crss仿真曲线。随着源极电压的不断上升，两种器件均会在低漏压时发生漂移区夹断现象，即在约30V的源极电压时Crss随着源极电压的增大呈断崖式下降，由于本实施例通过对顶部漂移区浓度做了调整，第一掺杂类型动态特性调制区105耗尽更为迅速，且在源漏耦合更为显著，因此具有更小的Crss谷值。源极电压继续增大时，随着器件耗尽区进一步扩展，Crss会逐渐增大并趋于稳定，但是使用本实施例工艺得到的器件引入了第二掺杂类型动态特性调制区106，该结构难以全耗尽，非全耗尽引入更为显著的源漏电容耦合，抑制了栅漏之间的电场耦合作用，因此在更大的漏压(约250V)时曲线呈现上升，且100V至250V之间具有更小的Crss。
图4(c)对比了现有技术中沟槽刻蚀填充工艺和本实施例提出工艺得到的超结MOS器件的栅充电过程仿真曲线。由于本实施例通过对器件顶部漂移区浓度做了调整，第一掺杂类型动态特性调制区105耗尽更为迅速，因此具有更短的米勒平台，更少的栅电荷，开关速度更快。
综上所述，通过本实施例得到的超结MOS器件能具有工艺简单、成本低、元胞尺寸小的优势，能够灵活地调整电容特性，使器件兼具优秀的动态特性。
实施例2
如图5(a)和图5(b)所示，本实施例提供一种超结MOS器件制造方法，其与实施例1的区别在于：第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106在进行单层外延后通过多次离子注入形成。
如图5(a)所示，在第一掺杂类型超结区103与第二掺杂类型超结区104的表面外延形成第一掺杂类型动态特性调制区105后，先进行第一次离子注入，形成第一动态特性调制注入区506a，再进行第二次离子注入，形成第二动态特性调制注入区506b，根据需要还可以继续进行离子注入。每次离子注入的注入剂量、能量可以不同，更进一步，如果设计需要，每一次注入的掩膜可以不同。通过上述一次外延多次离子注入的工艺，在退火工艺后可以在第一掺杂类型动态特性调制区105内形成深度、浓度分布不同的第二掺杂类型动态特性调制区106。
与实施例1中单次外延只进行一次离子注入的工艺相比，本实施例中第二掺杂类型动态特性调制区106的掺杂分布比实施例1第二掺杂类型动态特性调制区106更加均匀；当注入能量不同时，获得的注入深度不同，后续使第二掺杂类型体区108与第二掺杂类型动态特性调制区106相连、第二掺杂类型动态特性调制区106与第二掺杂类型超结区104相连所需的热过程更少，减少第一掺杂类型动态特性调制区105与第二掺杂类型动态特性调制区106的补偿，以图5(b)为例，单次外延两次注入形成的第二掺杂类型动态特性调制区106，采用两次不同能量的离子注入，使得第二掺杂类型动态特性调制区106相连所需要的扩散距离相比实施例1中减少了一半，减少了热预算。
与实施例1中单次外延只进行一次离子注入的工艺相比，本实施例中第二掺杂类型动态特性调制区106的浓度分布和大小也更为灵活，能够实现非均匀的阶梯分布，如：调整不同注入所采用的剂量，能量小的注入采用更大剂量，在退火后可以实现由上到下浓度降低的阶梯分布，采用阶梯分布可以在耗尽过程中避免电容发生突变，减少开关过程中电压和电流的振荡，并有利于高漏极电压下实现更小的Crss。
通过本实施例方法形成的第一掺杂类型动态特性调制区105与第二掺杂类型动态特性调制区106浓度分布调节更为灵活，有利于实现器件夹断耗尽、以及全耗尽过程的调整，实现动态特性的优化。
实施例3
如图6(a)和6(b)所示，本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106通过多层外延并在每层外延层上进行一次或多次离子注入的方式形成。
如图6(a)所示，在实施例1步骤4中平坦化形成第一掺杂类型超结区103与第二掺杂类型超结区104结构后，在所述第一掺杂类型超结区103与第二掺杂类型超结区104的表面通过外延形成第一掺杂类型第一动态特性调制区605a，使用掩膜版通过离子注入形成第二掺杂类型第一动态特性调制区606a，再通过外延形成第一掺杂类型第二动态特性调制区605b，使用掩膜版通过离子注入形成第二掺杂类型第二动态特性调制区606b，根据需要可以进一步重复外延与注入工艺，在退火工艺使其相连后，如图6(b)所示，第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106由多层连续并且交叠的半导体区域构成。
通过本实施例工艺形成的第一掺杂类型动态特性调制区105与第二掺杂类型动态特性调制区106浓度调节更为灵活，相比实施例2，可以形成更厚且浓度分布更为均匀的动态特性调制区，如：通过两次外延与离子注入的工艺形成动态特性调制区，第一掺杂类型第一动态特性调制区(605a)和第二掺杂类型第一动态特性调制区(606a)的厚度均比实施例2中第一掺杂类型动态特性调制区105小，因此可以避免高能量离子注入的工艺步骤；同时，两次外延的总厚度大于实施例2中第一掺杂类型动态特性调制区105的厚度，能在更大的纵向距离实现浓度分布调整，有利于实现动态特性的优化，但需要与工艺复杂度做出折中。
实施例4
本实施例在通过外延和离子注入工艺形成第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106时，通过调整步骤5中第一掺杂类型外延的厚度、步骤6中第二掺杂类型离子注入的能量或/和后续退火时的温度和时间，使得第一掺杂类型动态特性调制区105将第二掺杂类型超结区104顶部与第二掺杂类型动态特性调制区106底部隔断。
通过本实施例工艺得到的器件结构如图7所示。该结构将碰撞电离的中心由第一掺杂类型超结区103转移到第二掺杂类型动态特性调制区106底部。同时，通过本实施例提出的工艺，可以方便的调整第二掺杂类型动态特性调制区106的掺杂浓度，降低碰撞电离中心的碰撞电离率大小，使得第二掺杂类型动态特性调制区106底部更容易收集空穴，从而显著减少从JFET区涌入寄生BJT结构第二掺杂类型体区中的空穴，达到抑制器件内寄生BJT触发的效果。该结构还能有效压缩空穴电流的路径，在略微延长反向恢复时间的同时显著减小器件体二极管反向恢复时的尖峰电流，提高器件的可靠性。
实施例5
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：在实施例1中的步骤3进行外延与刻蚀填充形成超结漂移区之前，在第一掺杂类型缓冲层102的上表面通过外延与第一掺杂类型离子注入形成第一掺杂类型底部动态特性调制区805，再通过掩膜进行离子注入形成第二掺杂类型底部动态特性调制区806。
通过本实施例工艺得到的器件结构如图8所示。相比实施例1，本实施例可以灵活调整漂移区底部掺杂浓度分布，从而调制高漏极电压下第一掺杂类型超结区103底部的耗尽速度，如：第二掺杂类型底部动态特性调制区806掺杂浓度低于第二掺杂类型超结区104，第一掺杂类型底部动态特性调制区805掺杂浓度高于第一掺杂类型超结区103，因此在高漏极电压下，器件漂移区底部相比于实施例1中只具有第一掺杂类型超结区103的结构更难全部耗尽，耗尽区边界向第一掺杂类型底部动态特性调制区805内凹陷，漏源之间的分布电容具有更大的等效极板面积，因此增强了漏源之间电容耦合关系，从而减小电容Crss，更有效的实现动态特性的优化。此外，第二掺杂类型底部动态特性调制区806有利于调整器件底部的掺杂浓度从而优化电场分布，可以实现更高的击穿电压。
实施例6
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：步骤3中槽的倾斜角度可以调整，范围是0°～5°。
通过小倾角的沟槽刻蚀工艺，可微调超结结构漂移区的浓度分布，使交替排布的第一掺杂类型超结区103/第二掺杂类型超结区104呈现从上到下杂质电荷量由低/高到高/低的非均匀分布，通过本实施例工艺得到的器件结构如图9所示。
当第一掺杂类型超结区103/第二掺杂类型超结区104的掺杂电荷总量仍然保持平衡时，非均匀分布会导致器件关态耐压小幅度下降，但是器件的工艺容差显著提升，同时，非均匀的第一掺杂类型超结区103和第二掺杂类型超结区104结构与第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106相配合，超结结构顶部的第二掺杂类型杂质更多，底部的第一掺杂类型杂质更多，在高漏极电压下可以更显著的调制第一掺杂类型超结区103和第二掺杂类型动态特性调制区106中心的耗尽程度，增强漏源之间电容耦合关系，从而更有效的实现动态特性的优化。
实施例7
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：替换步骤6中采用的掩膜版，使得与第一掺杂类型动态特性调制区105交替排列的第二掺杂类型动态特性调制区106在元胞长边方向上每隔一段距离将第一掺杂类型动态特性调制区105隔断。
实施例1步骤6注入采用如图10(a)所示掩膜版，通过第二掺杂类型离子注入掩膜1006的阻挡进行第二掺杂类型注入，形成顶部的超结结构，本实施例采用如图10(b)所示的掩膜版替换如图10(a)所示的掩膜版进行第二掺杂类型离子注入。图10(c)所示为图10(b)虚线框A范围内在第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106表面以下的透视结构图，经过后续退火工艺，形成在元胞长边方向上每隔一段距离将第一掺杂类型动态特性调制区105隔断的第二掺杂类型动态特性调制区106。本实施例利用了栅介质下第一掺杂类型超结区103上方没有完整电流沟道的区域，该区域对器件的电流能力没有贡献，却是器件寄生栅漏电容的组成部分，本实施例不增加额外的离子注入，该区域通过第二掺杂类型动态特性调制区106将第一掺杂类型超结区103与器件顶部的栅介质隔开，从而减小器件寄生栅漏电容的面积，降低器件的寄生栅漏电容。进一步，通过调整版图，本发明提出的工艺能通过调整第一掺杂类型动态特性调制区105被隔断区域的长度w1和第一掺杂类型动态特性调制区105的长度w2的比例，改变器件栅漏电容Cgd和Cgs的比值，改善器件的动态特性，如：通过增大w1和w2的比例可以增大漂移区顶部非全耗尽区域的大小，从而减小器件的寄生栅漏电容。除此之外，对于如图10(b)的孔状栅开口版图的器件结构，由于孔状栅开口1007之间的元胞顶部第二掺杂类型体区108是通过上下两条孔末端半圆区域注入的杂质扩散形成，其浓度分布与条孔直边扩散形成的第二掺杂类型体区108不同，因此电荷平衡容易存在不匹配，本实施提出的结构与工艺在实现电容调整的同时，可以方便的调整孔状栅开口1007之间的电荷平衡，改善了自对准扩散带来的器件漂移区顶部电荷非平衡，优化了器件漂移区顶部的电场分布，从而提高器件的关态耐压。
实施例8
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：替换步骤6中采用的掩膜版，使得与第一掺杂类型动态特性调制区105交替排列的第二掺杂类型动态特性调制区106在元胞长边方向上每隔一段距离有一部分伸入第一掺杂类型动态特性调制区105内。
实施例1步骤6注入采用如10(a)所示掩膜版，通过第二掺杂类型离子注入掩膜1006的阻挡进行第二掺杂类型注入，形成顶部的超结结构，本实施例采用如图11(a)所示的掩膜版替换如图10(a)所示的掩膜版，，经过后续退火工艺，形成在元胞长边方向上每隔一段距离伸入第一掺杂类型动态特性调制区105的第二掺杂类型动态特性调制区106。图11(b)所示为图11(a)虚线框B范围内在第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106表面以下的透视结构图。本实施例利用了栅介质下第一掺杂类型超结区103上方没有完整电流沟道的区域，该区域对器件的电流能力没有贡献，却是器件寄生栅漏电容的组成部分。本实施例不增加额外的离子注入，在该区域通过第二掺杂类型动态特性调制区106将第一掺杂类型超结区103与器件顶部的栅介质隔开，从而减小器件寄生栅漏电容的面积，降低器件的寄生栅漏电容。进一步，通过调整版图，本发明提出的工艺能通过调整伸入第一掺杂类型动态特性调制区105区域的长度w1和第一掺杂类型动态特性调制区105的长度w2的比例，改变器件栅漏电容Cgd和栅源电容Cgs的比值，改善器件的动态特性，如：通过增大w1和w2的比例可以增大漂移区顶部非全耗尽区域的大小，从而减小器件的寄生栅漏电容。除此之外，对于常规器件结构，由于孔状栅开口1007之间的元胞顶部第二掺杂类型体区108是通过上下两条孔末端半圆区域注入的杂质扩散形成，其浓度分布与孔直边扩散形成的第二掺杂类型体区108不同，因此电荷平衡容易存在不匹配。本实施提出的结构与工艺在实现电容调整的同时，可以方便的调整孔状栅开口1007之间的电荷平衡，改善了自对准扩散带来的器件漂移区顶部电荷非平衡，优化了器件漂移区顶部的电场分布，从而提高器件的关态耐压。
实施例9
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：在步骤5形成第一掺杂类型动态特性调制区105后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104之间、交替排布的第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106之间引入超结隔离层1215。该超结隔离层1215由绝缘介质构成，将第一掺杂类型超结区103和第二掺杂类型超结区104、第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106隔开。
通过本实施例工艺得到的器件结构如图12所示，与实施例1相比，超结隔离层1215阻断了热过程中第一和第二掺杂类型半导体之间的浓度补偿，不仅有利于形成更窄的超结结构条宽，实现更小的元胞尺寸，还能得到更陡峭的掺杂浓度分布梯度，使得第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106的掺杂浓度有更大的选择范围，从而能够更大程度地调整器件的夹断耗尽、全耗尽过程，实现动态特性的优化。同时，由于绝缘介质的相对介电常数小于硅，引入超结隔离层1215还能增强第一掺杂类型超结区103和第二掺杂类型超结区104之间、第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106之间的横向电场，对第一掺杂类型超结区103和第一掺杂类型动态特性调制区105起到增强耗尽作用，能在达到电荷平衡时有更高的第一掺杂类型超结区103和第一掺杂类型动态特性调制区105掺杂浓度，有效地降低器件的比导通电阻。
实施例10
本实施例提供一种MOS器件制造方法，其与实施例1的区别在于：在步骤7形成第一掺杂类型JFET区107后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104之间、交替排布的第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106之间引入超结隔离层1215；此外，在刻蚀形成源接触孔后，采用溅射工艺在第二掺杂类型体区108的表面形成金属膜，构成肖特基接触。
通过本实施例工艺得到的器件结构如图13所示，在该结构中，第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106可以改变漂移区顶部的耗尽情况，不仅能够实现器件动态特性的优化，还能在低反向电压下实现漂移区顶部的耗尽夹断，使得大部分反向偏压由漂移区顶部的耗尽的第二掺杂类型动态特性调制区106承受，减小了第二掺杂类型体区108中肖特基势垒降低效应的影响，从而增大了肖特基结的反向耐压、减小了肖特基结的反向泄漏电流，因此能够充分发挥集成肖特基接触的作用。在器件反向恢复时，源电极114与第二掺杂类型体区108构的肖特基二极管与超结隔离层1215共同作用，超结隔离层1215阻止电子注入第二掺杂类型超结区104和第二掺杂类型动态特性调制区106，反偏的肖特基二极管阻止空穴注入第二掺杂类型超结区104和第二掺杂类型动态特性调制区106。这使得器件漂移区内的空穴密度大大减少，器件的反向恢复电荷量相应降低、反向恢复时间大大缩短，器件的反向恢复特性得到极大的改善。
实施例11
如图14所示，本实施例提供一种MOS器件结构，包括第一掺杂类型衬底101；位于所述第一掺杂类型衬底101之上的第一掺杂类型缓冲层102；位于所述第一掺杂类型缓冲层102之上横向交替排布的第一掺杂类型超结区103和第二掺杂类型超结区104；位于所述第一掺杂类型超结区103之上的第一掺杂类型动态特性调制区105；位于所述第二掺杂类型超结区104之上的第二掺杂类型动态特性调制区106；位于所述第一掺杂类型动态特性调制区105之上的沟槽区1412；所述沟槽区内部为栅电极112，侧壁和底部为栅介质111；位于所述第二掺杂类型动态特性调制区106之上的第二掺杂类型体区108；位于所述第二掺杂类型体区108内顶部相互接触的第一掺杂类型源区109和第二掺杂类型体接触区110；所述第二掺杂类型体区108和第一掺杂类型源区109与沟槽区1412相接触；所述沟槽区1412和第一掺杂类型源区109的上表面覆盖了钝化层113；器件的顶部具有与第一掺杂类型源区109和第二掺杂类型体接触区110接触的源电极114。
其与实施例1的区别在于：使用了槽栅结构。
本实施例使用槽栅结构，避免了实施例1中第一掺杂类型JFET区107引入的电阻，同时由于沟道方向由横向变为纵向，有利于实现更小的器件元胞尺寸，发挥刻蚀填充工艺的优势，减小器件的比导通电阻。
基于槽栅结构，本实施例引入的第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106能够更有效地改善栅漏之间电容耦合，如：第一掺杂类型动态特性调制区105浓度低于第一掺杂类型超结区103，第二掺杂类型动态特性调制区106浓度高于第二掺杂类型超结区104，当器件处于关态时，槽栅与第二掺杂类型动态特性调制区106均为零电位，从三个方向共同作用快速耗尽第一掺杂类型动态特性调制区105，器件能够在低漏极电压下快速夹断以实现低的Crss，同时，由于槽栅在器件开态时会在底部形成积累区，因此本实施例中第一掺杂类型动态特性调制区105几乎不会增大器件的比导通电阻。
实施例12
如图15所示，本实施例提供一种MOS器件结构，其与实施例11的区别在于：第二掺杂类型动态特性调制区106的顶部位于沟槽区1412的底部上方，沟槽区1412底部与第一掺杂类型超结区103顶部接触，第一掺杂类型动态特性调制区105位于第二掺杂类型体区108下方的第二掺杂类型动态特性调制区106和沟槽区1412之间
本实施例能够通过调整第一掺杂类型动态特性调制区105和第二掺杂类型动态特性调制区106的宽度和掺杂浓度以改变槽栅两侧的耗尽情况，改善器件特性，如：第一掺杂类型动态特性调制区105的掺杂浓度低于第一掺杂类型超结区103来实现快速夹断，从而降低第一掺杂类型动态特性调制区105和第二掺杂类型体区108界面的电势，随着漏极电压升高，电势主要降落在第一掺杂类型动态特性调制区105中，避免了第二掺杂类型体区108内的穿通击穿效应，从而可以实现更小沟道长度；提高第二掺杂类型动态特性调制区106的掺杂浓度来增大器件漂移区顶部非完全耗尽的区域，从而减小器件的寄生栅漏电容；相比实施例8提供结构，本实施例中第一掺杂类型动态特性调制区105更窄，容易被第二掺杂类型动态特性调制区106与沟槽区1412从两侧耗尽，因此第一掺杂类型动态特性调制区105可以采用更高的掺杂浓度，降低器件的比导通电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种MOS器件的制造方法，其特征在于包括如下步骤：
步骤1：提供第一掺杂类型衬底(101)；
步骤2：在所述第一掺杂类型衬底(101)的上表面通过外延形成第一掺杂类型缓冲层(102)；
步骤3：在所述第一掺杂类型缓冲层(102)的上表面通过外延形成第一掺杂类型外延层，并使用掩膜进行刻蚀得到交替排布的凹槽；
步骤4：通过淀积工艺向所述凹槽中填充入第二掺杂类型半导体，并进行平坦化，得到交替排布的第一掺杂类型超结区(103)与第二掺杂类型超结区(104)；
步骤5：在所述第一掺杂类型超结区(103)与第二掺杂类型超结区(104)的表面，进行外延并通过离子注入对该外延层的掺杂浓度进行调整，形成第一掺杂类型动态特性调制区(105)；
步骤6：在所述外延层的上表面使用掩膜通过离子注入形成第二掺杂类型动态特性调制区(106)；
步骤7：在所述第一掺杂类型动态特性调制区(105)表面进行外延并通过离子注入对该外延层的掺杂浓度进行调整；
步骤8：在所述外延层表面生长栅介质，在所述栅介质层表面淀积栅电极材料；
步骤9：使用掩膜通过刻蚀形成栅介质层(111)和栅电极(112)；
步骤10：通过自对准工艺进行第二掺杂类型体注入；
步骤11：进行热推阱，扩散形成第二掺杂类型体区(108)，同时使得所述第二掺杂类型体区(108)与第二掺杂类型动态特性调制区(106)相连；
步骤12：在所述第二掺杂类型体区(108)表面使用掩膜进行第一掺杂类型离子注入形成第一掺杂类型源区(109)；
步骤13：在器件上表面淀积钝化层(113)，使用掩膜刻蚀形成源极接触孔；
步骤14：通过所述源极接触孔进行离子注入，形成第二掺杂类型体接触区(110)；
步骤15：在器件上表面淀积形成源电极(114)并使用掩膜进行刻蚀；
通过调整步骤5中第一掺杂类型外延的厚度、步骤6中第二掺杂类型离子注入的能量或/和后续退火时的温度和时间，使得第二掺杂类型超结区(104)顶部与第二掺杂类型动态特性调制区(106)底部不相接触；
通过上述步骤得到的一种MOS器件，结构包括：
第一掺杂类型衬底(101)；位于所述第一掺杂类型衬底(101)之上的第一掺杂类型缓冲层(102)；位于所述第一掺杂类型缓冲层(102)之上横向交替排布的第一掺杂类型超结区(103)和第二掺杂类型超结区(104)；位于所述第一掺杂类型超结区(103)之上的第一掺杂类型动态特性调制区(105)；位于所述第二掺杂类型超结区(104)之上的第二掺杂类型动态特性调制区(106)；位于所述第一掺杂类型动态特性调制区(105)之上的第一掺杂类型JFET区(107)；位于所述第二掺杂类型动态特性调制区(106)之上的第二掺杂类型体区(108)；位于所述第二掺杂类型体区(108)内顶部的第一掺杂类型源区(109)和第二掺杂类型体接触区(110)；所述第一掺杂类型JFET区(107)、第二掺杂类型体区(108)和部分第一掺杂类型源区(109)的上表面覆盖了栅介质层(111)；所述栅介质层(111)的上表面覆盖了栅电极(112)；所述栅电极(112)和部分第一掺杂类型源区(109)的上表面覆盖了钝化层(113)；器件的顶部具有与第一掺杂类型源区(109)和第二掺杂类型体接触区(110)接触的源电极(114)。
2.根据权利要求1所述的制造方法，其特征在于：第二掺杂类型动态特性调制区(106)与第二掺杂类型超结区(104)的掺杂浓度不同。
3.根据权利要求1所述的制造方法，其特征在于：第一掺杂类型动态特性调制区(105)和第二掺杂类型动态特性调制区(106)在进行单层外延后通过多次离子注入形成。
4.根据权利要求1所述的制造方法，其特征在于：第一掺杂类型动态特性调制区(105)和第二掺杂类型动态特性调制区(106)通过多层外延并在每层外延层上进行一次或多次离子注入的方式形成。
5.根据权利要求1所述的制造方法，其特征在于：在步骤3进行外延与刻蚀填充形成超结漂移区之前，在第一掺杂类型缓冲层(102)的上表面通过外延与第一掺杂类型离子注入形成第一掺杂类型底部动态特性调制区(805)，再通过掩膜进行离子注入形成第二掺杂类型底部动态特性调制区(806)。
6.根据权利要求1所述的制造方法，其特征在于：步骤3中凹槽的倾斜角度φ调整范围是0°～5°。
7.根据权利要求1所述的制造方法，其特征在于：在步骤6中采用不同的掩膜版，使得与第一掺杂类型动态特性调制区(105)交替排列的第二掺杂类型动态特性调制区(106)在元胞长边方向上每隔一段距离将第一掺杂类型动态特性调制区(105)隔断。
8.根据权利要求1所述的制造方法，其特征在于：在步骤6中采用不同的掩膜版，使得与第一掺杂类型动态特性调制区(105)交替排列的第二掺杂类型动态特性调制区(106)在元胞长边方向上每隔一段距离有一部分伸入第一掺杂类型动态特性调制区(105)内。
9.根据权利要求1所述的制造方法，其特征在于：在步骤5形成第一掺杂类型动态特性调制区(105)后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区(103)和第二掺杂类型超结区(104)之间、交替排布的第一掺杂类型动态特性调制区(105)和第二掺杂类型动态特性调制区(106)之间引入超结隔离层(1215)。
10.根据权利要求1所述的制造方法，其特征在于：在步骤7形成第一掺杂类型JFET区(107)后，通过先沟槽刻蚀再进行淀积或氧化工艺，在交替排布的第一掺杂类型超结区(103)和第二掺杂类型超结区(104)之间、交替排布的第一掺杂类型动态特性调制区(105)和第二掺杂类型动态特性调制区(106)之间引入超结隔离层(1215)；此外，在步骤13刻蚀形成源接触孔后，采用溅射工艺在第二掺杂类型体区(108)的表面形成金属膜，构成肖特基接触。
11.根据权利要求1至10任意一项所述的制造方法，其特征在于：所述第一掺杂类型为N型，第二掺杂类型为P型；或者第一掺杂类型为P型，第二掺杂类型为N型。
12.一种MOS器件结构，使用权利要求1的制备方法得到，其特征在于：
包括第一掺杂类型衬底(101)；位于所述第一掺杂类型衬底(101)之上的第一掺杂类型缓冲层(102)；位于所述第一掺杂类型缓冲层(102)之上横向交替排布的第一掺杂类型超结区(103)和第二掺杂类型超结区(104)；位于所述第一掺杂类型超结区(103)之上的第一掺杂类型动态特性调制区(105)；位于所述第二掺杂类型超结区(104)之上的第二掺杂类型动态特性调制区(106)；沟槽区内部为栅电极(112)，侧壁和底部为栅介质(111)；位于所述第二掺杂类型动态特性调制区(106)之上的第二掺杂类型体区(108)；位于所述第二掺杂类型体区(108)内顶部相互接触的第一掺杂类型源区(109)和第二掺杂类型体接触区(110)；所述第二掺杂类型体区(108)和第一掺杂类型源区(109)与沟槽区(1412)相接触；所述沟槽区(1412)和第一掺杂类型源区(109)的上表面覆盖了钝化层(113)；器件的顶部具有与第一掺杂类型源区(109)和第二掺杂类型体接触区(110)接触的源电极(114)；
第二掺杂类型动态特性调制区(106)的顶部位于沟槽区(1412)的底部上方，沟槽区(1412)底部与第一掺杂类型超结区(103)顶部接触，第一掺杂类型动态特性调制区(105)位于第二掺杂类型体区(108)下方的第二掺杂类型动态特性调制区(106)和沟槽区(1412)之间。
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