[go: up one dir, main page]

WO2011089178A2 - Dispositif intégré de mémoire du type dram - Google Patents

Dispositif intégré de mémoire du type dram Download PDF

Info

Publication number
WO2011089178A2
WO2011089178A2 PCT/EP2011/050739 EP2011050739W WO2011089178A2 WO 2011089178 A2 WO2011089178 A2 WO 2011089178A2 EP 2011050739 W EP2011050739 W EP 2011050739W WO 2011089178 A2 WO2011089178 A2 WO 2011089178A2
Authority
WO
WIPO (PCT)
Prior art keywords
lines
integrated circuit
electrically conductive
metal
circuit according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2011/050739
Other languages
English (en)
Other versions
WO2011089178A3 (fr
Inventor
Sébastien Cremer
Frédéric LALANNE
Marc Vernet
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics Crolles 2 SAS
Priority to US13/522,862 priority Critical patent/US8952436B2/en
Publication of WO2011089178A2 publication Critical patent/WO2011089178A2/fr
Publication of WO2011089178A3 publication Critical patent/WO2011089178A3/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the invention relates to integrated circuits, in particular those incorporating a dynamic random access memory also referred to as "Dynamic Random Access Memory” (DRAM), and more particularly, so-called Embedded DRAMs. ) according to a denomination well known to those skilled in the art, ie memo rs which are made on the same integrated circuit as that containing another component, for example a processor, as opposed to external DRAM modules which are made on a specific external integrated circuit and different from that containing a processor.
  • DRAM Dynamic Random Access Memory
  • an on-board DRAM memory is proposed capable of being realized with a standard techno logical method while offering the possibility of presenting memory point capacitors with high capacitive values.
  • a DRAM memo ire made in advanced technology, for example a techno logy less than or equal to 65 nm, in particular a 32 nm technology.
  • an integrated circuit comprising a memory device of the DRAM type, advantageously on board, comprising at least one memory point including a transistor having a first electrode, for example the source, a second electrode, for example the drain , and a control electrode, for example the gate, and a capacitor, for example three-dimensional, coupled to said first electrode; the memory device also comprises at least a first electrically conductive line, generally referred to as a "bit line", coupled to the second electrode and at least a second electrically conductive line, generally called a "word line". to the control electrode, said electrically conductive lines being disposed between the transistor and the capacitor.
  • the capacitor of the DRAM memory point is here located in the integrated circuit, with respect to the transistor, higher than the bit line and the word line, which offers the advantage to be able to realize the capacitor in relatively thick inter-metal insulating regions of the integrated circuit, and in any case thicker than the insulating regions including and separating the metallization levels in which the line or lines of bits are produced and the the lines of words.
  • the word line (s) and the bit line (s) can be realized in lower metal levels using a standard method.
  • said first and second electrically conductive lines are made within some of the metal levels of the integrated circuit and the capacitor is made between two metal levels within a thicker insulating region than the iso regions. lantes containing the metal levels in which these electrically conductive lines are made.
  • the capacitor can be made above the fifth level of metal, between the fifth and the sixth level of metal.
  • each first electrically conductive line extends globally in a first direction, for example the vertical direction
  • each second electrically conductive line extends globally in a second direction, for example the horizontal direction
  • the active zone for example the transistor
  • the transistor then extends generally in a third direction different from the first direction and the second direction. This makes it possible to easily connect the capacitor to the first electrode of the transistor via a stack of vias and portions of metal tracks without coming to contact the line or lines of bits and the line or lines of words.
  • the active region of the transistor may extend obliquely with respect to the general orientation of the bit and word lines.
  • the memory device comprises a matrix of memory points of the DRAM type, a set of first electrically conductive lines coupled to the second electrodes of the transistors of the memory points, a set of second electrically conductive lines coupled to the electrodes of control of the transistors of the memory points, all these sets of lines being respectively made within different metal levels, and the capacitors of the memory points are made above all these sets of electrically conductive lines.
  • the memory device further comprises a set of additional electrically conductive lines, also called by the person skilled in the art under the Anglosaxon term "global bit Unes", coupled to the first electrically conductive lines, that is to say the bit lines, this set of additional lines being made in at least one level of metal located above those containing the sets of first and second lines.
  • capacitors of the memory points can be made above the set of additional electrically conductive lines.
  • the global bit lines are formed above the bit lines and the word lines, and the capacitors of the memory planes are made above these global bit lines.
  • the additional lines in at least one level of metal located above the capacitors. This makes it possible to have less capacitive global bit lines.
  • the set of first electrically conductive lines comprises metal tracks extending in a superimposed manner and crisscrossed in pairs on each other.
  • two different metal levels and the set of second electrically conductive lines comprises other metal tracks also extending superimposed and intersecting in pairs on two other different metal levels.
  • each additional line (global bit line) is disposed above a metal track of the set of first electrically conductive lines.
  • each global bit line is located above a bit line.
  • the set of first electrically conductive lines is made in the first and second metal levels while the set of second electrically conductive lines is made in the third and fourth metal levels, and the set of Additional electrically conductive lines is realized in the fifth level of metal.
  • All the capacitors of the memory points are preferably made in the same insulating region, which can be for example located between the fifth and the sixth metal level.
  • the set of additional lines comprises additional line pairs dedicated to writing data in the memory points, and additional line pairs dedicated to the reading of data in the memory points;
  • the integrated circuit then further comprises several first precharging circuits allocated to each pair of additional lines dedicated to writing data, and a plurality of second precharging circuits assigned to each pair of additional lines dedicated to reading data;
  • first control means are then configured to simultaneously activate all the first precharge circuits assigned to a pair of lines and second control means are configured to simultaneously activate all the second precharge circuits assigned to a pair of lines.
  • Such an embodiment makes it possible to compensate for the high capacitive value of the additional lines and thus to reduce the time necessary for the precharging of the additional lines so as to increase the operating frequency of the memory.
  • the first precharging circuits allocated to each pair of additional lines dedicated to data writing are located at least for some of them between some of the modules and the second precharging circuits assigned to each pair of additional lines dedicated to reading data are also located at least for some of them between some of the modules.
  • a pair of additional lines it will be possible for a pair of additional lines to have a precharging circuit at each end of said pair and other precharging circuits for all the n matrix modules, n being an integer less than the number of modules.
  • the integrated circuit may furthermore comprise at least one additional capacitor, of identical structure to each capacitor of a memory point, and situated in the same insulating region of the integrated circuit as that containing each capacitor of the integrated circuit. a memory point.
  • Such an additional capacitor may for example be used as a decoupling capacitor between two metallization levels and is then advantageously produced with the same technological method as that used for the memory point capacitors.
  • FIG. 1 schematically illustrates the structure of a memory point of the DRAM type
  • FIG. 2 diagrammatically illustrates an embodiment of a memory device according to the invention
  • FIGS. 3 to 8 illustrate in more detail, but still schematically, other characteristics of an embodiment of a memory device according to the invention and in particular an example of certain arrangements of metal tracks of a memory plane according to the invention
  • FIG. 9 schematically illustrates an embodiment of an integrated circuit according to the invention incorporating a memory device of the DRAM type.
  • FIGS. 10 to 14 illustrate in greater detail certain characteristics of the integrated circuit of FIG. 9.
  • FIG. 15 schematically illustrates another embodiment of a memory device according to the invention.
  • FIGS. 16 and 17 illustrate certain advantages provided by a memory device such as that illustrated in FIG. 15, and
  • Figure 18 illustrates another embodiment of an integrated circuit according to the invention.
  • the reference CEL designates a memory point or memory cell of the DRAM type comprising a transistor TR having a first electrode E 1, for example the source, a second electrode E 2, for example the drain, and a EC control, typically the gate of the transistor.
  • the CEL memory point also includes a CDS capacitor, typically a metal-dielectric-metal capacitor having a generally metallic lower ECDI electrode and a generally metallic upper ECD electrode S, mutually separated by a dielectric region DIL.
  • a CDS capacitor typically a metal-dielectric-metal capacitor having a generally metallic lower ECDI electrode and a generally metallic upper ECD electrode S, mutually separated by a dielectric region DIL.
  • the lower ECDI electrode of the capacitor CDS is connected to the source E 1 of the transistor TR.
  • the capacitor of the memory point is located above the bit and word lines, which makes it possible to realize the capacitor between high levels of metallization of the integrated circuit.
  • This has advantages whatever the technology used but is particularly interesting for advanced technologies, typically less than or equal to 65 nm, for example 32 nm, in which the constraints of form factor and density are important.
  • the memory device DM comprises a matrix memory plane PM organized in matrix modules MDi.
  • Each module MDi comprises a matrix group GMj of memo-memory cells of the DRAM type organized for example in rows and columns.
  • each matrix group GMj may comprise 128 rows and 1024 columns. Moreover, the number of modules MDi can go up to 32.
  • stages of read amplifiers SA are arranged at each end of the MDi module and are connected to global bit lines GBL also designated by the human being. trade under the name Anglo Saxon "Global bit Unes”, and which will be discussed in more detail below on the structure and functionality. That being so, it can already be said that these global bit lines are organized in pairs and are used for reading data or writing data in the memory points.
  • These precharging circuits dedicated to the global read and write bit lines are in particular arranged in an MINT memory interface.
  • FIG. 3 there is shown by way of example an MDi module comprising four columns and seven lines.
  • the second electrodes E2 (drain of the transistors) of the cells of one and the same column are connected to a bit line BLT or BLC while the grids of the transistors TR of the cells of the same line are connected to an electrically conductive line, so-called of word, WL.
  • Each sense amplifier SAi is connected to the two bit lines BLT, BLC. Depending on the cell to be read, one of these lines serves as a reference line, in a conventional manner and known per se.
  • the two lines of bits BLT and BLC assigned to the same column are superimposed and intersect at regular intervals to change the level of metal, in particular to equalize the capabilities of the bit lines BLT and BLC.
  • the different bit lines are thus in practice crossed in pairs ("twisted", according to an Anglo-Saxon name well known to those skilled in the art) vertically.
  • bit lines extend superimposed on two adjacent metal levels of the integrated circuit, for example the metal levels 1 and 2.
  • FIGS. 4 and 5 This is illustrated schematically in FIGS. 4 and 5.
  • FIG. 4 which is a schematic top view of the bit lines
  • FIG. 5 which is a diagrammatic view in section in the vertical plane of the
  • a metal track PSTa p first expands on the metal level M 1 so as to connect certain memory points CEL while a metal track PSTb p expands on the metal level M2. above the PSTa p track without connecting a memory cell. Then, at a given place, for example all 32 memory cells, the two tracks PSTa p and PSTb p cross and change the level of metal.
  • This crossing takes place via vias or vias.
  • the track PSTb p bifurcates at the level of the metal M2 to descend to the metal level M l via the via Vb and then returns and extends in alignment with the column at the metal level M 1 so as to connect other CEL cells.
  • the track PSTa p rises from the metal level M1 to the M2 metal level via via Va and continues to extend in line with the column this time above the PSTb p track.
  • a new crossing and a new level change are made 32 cells further.
  • Each of the tracks PSTa p and PSTb p then alternately forms part of the bit lines BLT or BLC.
  • This crossing of the metal tracks makes it possible to equalize the capacities of the different lines of bits.
  • bit line pairs BLT and BLC are then connected in a conventional manner to the reading amplifiers.
  • bit lines which crosswise extend vertically in pairs and superimposed on two adjoining metal levels, for example the metal levels 3 and 4. .
  • the GBL global bit lines are formed which are organized in pairs dedicated to reading or writing data (FIG. 6). .
  • the global bit lines dedicated to reading are referenced RDT and RDC while the global bit lines dedicated to writing are referenced WRT and WRC.
  • the global bit lines are above the bit lines and are connected to the different sense amplifiers.
  • RDC is connected to the bit line BLT and therefore to the sense amplifier SA via a transistor. It is the same for the global bit line RDT which is connected to the bit line BLC and therefore to the read amplifier SA by means of another transistor.
  • one of the two global rows RDT or RDC serves as a reference as a function of the memory cell to be read.
  • a precharging circuit CPCHR of conventional structure and known per se, is also arranged in the memory interface MINT and is connected to the lines RDT and RDC so as to precharge them to the voltage Vdd with the help of a control signal referenced "Preload".
  • the global lines WRT and WRC are also connected to the bit lines BLT and BLC via selection transistors controlled by a selection signal WR salt.
  • write lines WRT and WRC are controlled by a control circuit ("Driver" in English) WDR, of conventional structure and known per se. They are also preloaded by a precharging circuit CPCHW, of conventional structure and known per se, and controlled by a precharge control signal.
  • a control circuit (“Driver" in English) WDR, of conventional structure and known per se. They are also preloaded by a precharging circuit CPCHW, of conventional structure and known per se, and controlled by a precharge control signal.
  • FIG. 9 shows a block diagram of an integrated circuit IC according to one embodiment of the invention, and two DRAM-type memory cells are schematically represented for simplification purposes. Such a schematic diagram aims to very schematically represent certain characteristics of the integrated circuit without this schematic diagram corresponding to any cutting plane.
  • an integrated circuit comprises, above the active elements made in a substrate SB, for example transistors, an interconnection part commonly designated by those skilled in the art under the Anglo-Saxon term “BEOL” ( "Back End Of Lines”).
  • BEOL Anglo-Saxon term
  • This interconnection portion comprises metal levels in which metal tracks are made to perform the interconnection between the different logic elements of the integrated circuit. These metal tracks are mutually separated within the same metal level by an inter-track dielectric material and two adjacent metal levels are also mutually separated by one or more interlevel dielectric materials. All these dielectric materials form an insulating region RIS formed here for example by a layer of silicon nitride surmounted by a low permittivity material ("low K" material), for example SiOC.
  • low K low permittivity material
  • the insulating regions RIS10, RIS20, RIS30 and RIS40 and RIS50 in which the levels of metal M1, M2, M3, M4 and M5 are respectively carried out are relatively thin and have a thickness typically of the order of 2000 Angstroms for a technology 32 nanometers.
  • the metal levels M1-M5 serve in particular in the integrated circuit logic signal routing.
  • RIS56 which separates the M5 metal level from the M6 metal level is thicker than the RIS10-RIS50 insulating regions.
  • the thickness el of such a region RIS56 is of the order of 6000 Angstroms.
  • the thickness e2 of the metal level M6 is in the region of 8000 Angstroms while the thickness of the metal levels
  • Ml to M5 is of the order of 1150 Angstroms ..
  • bit lines BLC, BLT and the word lines WL1, WL2 as well as the global bit lines GBL are respectively carried out in the metal levels M1, M2, M3, M4 and M5 while the capacitor CDS of each memory point is made in the insulating region RIS56 located above all these lines of bits and words.
  • the upper electrode of each capacitor is common while the lower electrodes are distinct, which makes it possible to individualize the capacitors by memory point.
  • the upper common electrode of the capacitors CDS1 and CDS2 is connected to a metal track of the metal level M6 while each lower electrode of the capacitors CDS1 and CDS2 is connected to the electrode E1 of the transistors TR1 and TR2 via a stacking of vias and portions of metal tracks.
  • These vias as well as metal tracks forming the various lines of bits, word lines and global bit lines are made in a conventional manner and known per se by a standard method for producing the BEOL part of the integrated circuit.
  • Such a process comprises in particular the deposition of dielectric layers, the formation of cavities in these layers and the filling of these cavities with one or more metals.
  • these thick insulating regions are generally made with a higher permittivity material than the insulating material used to encompass the lower metal levels.
  • a material of higher permittivity for example silicon dioxide, is therefore a more robust material than the low-permittivity material and is therefore more easily suited to the production of three-dimensional capacitors within it.
  • capacitors in thick regions provides more flexibility in shape factor and cavity fill constraints in the RIS56 region by the metal and dielectric layers forming the electrodes and the capacitor dielectric.
  • each capacitor may be of the order of 5000 Angstroms.
  • This capacitor is preferably a metal-dielectric-metal capacitor, three-dimensional, and produced in a conventional manner and known per se. And, the fact of being able to provide a high capacitive value makes it possible to maintain a sufficient charge transfer because of a very good ratio between the capacitive value of the capacitor and the total capacitive value of the corresponding bit line.
  • bit lines and word lines does not require any particular method of production.
  • FIG. 10 an example of a partial layout scheme ("layout") of the memory points of the memory plane PM is shown.
  • the active areas ZA of the transistors are surmounted by polysilicon lines forming the gates of these transistors and which will be connected to the word lines WL, extending parallel to these polysilicon lines.
  • contacts are provided on the drains of the transistors so as to contact the bit lines BL located at the metal level M 1 and which are oriented in this example vertically, that is to say perpendicularly to the word lines WL , themselves oriented horizontally.
  • Contacts are also provided on the sources of the transistors so that the lower electrodes of the capacitors of the memory planes can be connected via the stack of vias and portions of metal tracks.
  • FIG. 11 shows that the active areas of the transistors are oriented in a global direction DI3 different from the direction of orientation DU of the bit lines and from the direction of orientation DI2. of the word line.
  • the direction DI3 is oblique with respect to directions DU and DI2.
  • FIGS. 1 to 14 respectively and schematically illustrate the sections along the lines ⁇ - ⁇ ', BB', CC and DD 'of FIG. 11.
  • the different tracks represented can be either a bit line BLT or a bit line BLC or a word line assigned to a cell. n or a word line assigned to an adj acent cell.
  • the set of additional electrically conductive lines that is to say the global bit lines, have been referenced by the reference GBL P , GBL p + 1, GBL p + 2 and GBL p + 3 .
  • FIGS. 1 1 to 14 clearly show the superimposed structure of bit lines and word lines.
  • bit line is superimposed on a bit line and the lower electrodes of the capacitors are connected to the source of the transistors by the stacks of vias and portions of metal tracks that extend between the bit lines and the lines. lines of words.
  • the GBL global bit lines have a large capacitive environment. Indeed, there is a parasitic capacitance between the GBL bit lines and the laterally located metal portions intended to connect the capacitors of the memory points to the electrodes E 1 of the transistors, as well as a parasitic capacitance between this overall bit line and each capacitor of the memory plane.
  • One solution for reducing the parasitic capacitance between the global bit lines and the capacitors of the memory array is to raise the capacitors relative to the underlying metal level M5 within which the global bit lines are made. This The raising is carried out for example by means of auxiliary metal vias VX formed in a silicon oxide layer separated from the silicon oxide layer in which the capacitors are made by a layer of CH56 silicon nitride.
  • control means MCMR and MCMW for example logic circuits, will deliver control signals to different logic blocks BLR and BLW which, in response to these control signals, will output the precharging signals enabling activate the corresponding precharge circuits. This makes it possible to activate all the precharging circuits simultaneously (or almost simultaneously to take account of the propagation delays of the signals).
  • FIG. 16 shows a read operation of a piece of data, for example the reading of a logic "1" on the BLC bit line.
  • the reading of a data is carried out in a conventional manner and known per se.
  • the corresponding memory cell is selected by means of the corresponding word line and then the signal is transferred to the bit line BLT or BLC according to the chosen word line, for example on the bit line BLC. in the case described here.
  • the sense amplifier SA amplifies the differential signal and transfers this signal to the global read lines RDC and RDT.
  • the reading cycle is carried out in five phases.
  • the preload control signal of the RDC and RDT lines is deactivated. Then, in phase 2, the differential signal of the read amplifier SA is transferred to the lines RDT and RDC.
  • phase 3 the data read in the memory interface is detected and stored and in phase 4 the preloading of the RDT and RDC lines is activated.
  • the potentials of the lines RDC and RDT equalize the voltage Vdd, which allows, at the end of the phase 5, to be able to carry out again a cycle of reading.
  • the curve CV 1 illustrates the case where one would have only one precharging circuit RTD and RDC lines.
  • Such a cycle makes it possible to perform operations at 500 MHz.
  • Fig. 17 illustrates a write cycle, for example writing a logical "1" to the bit line BLT.
  • the transistor which connects the bit lines BLT and BLC to the lines WRT and WRC is turned on, and the memory cell is selected using of the corresponding word line.
  • the read control means WRD then sends a differential signal on the lines WRT and WRC and consequently on the bit lines BLT and BLC thus erasing the data contained in the selected memory cell.
  • the sense amplifier SA amplifies the differential signal and the new data is written into the memory cell.
  • the write cycle also has five phases. At instant "1", the precharge control of the WRT and WRC lines is deactivated. Then, in phase 2, the differential signal is transferred from the memory interface to the WRT and WRC lines. In the example described, since a "1" is written, the potential of the WRT line rises while the potential of the WRC line remains at its precharge value which is the zero voltage. In phase 3, the amplifier operations are carried out in the sense amplifier SA and then at time 4, the preloading of the lines WRT and WRC is activated, which leads to an equalization of the potentials to reach the zero potential. at the end of phase 5.
  • CV curve 10 illustrates a case in which there is only one precharge circuit connected to the pair of lines WRT, WRC.
  • capacitor CDAX structure identical to the capacitor of the memory points, but not connected to transistors.
  • Such capacitors can be used as decoupling capacitors for example between two adjacent metal levels. And, it will be noted here that the realization of these decoupling capacitors is carried out simultaneously with the realization of the capacitors of the memory-points using the same technological process, which considerably simplifies the realization of the integrated circuits in this respect.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

Le circuit intégré comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point -mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E1), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l' électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC, WL) étant disposées entre le transistor (TR) et le condensateur (CDS). Le condensateur pent être réalisé au-dessus du cinquième niveau de métal.

Description

Dispositif intégré de mémoire du type DRAM
L 'invention concerne les circuits intégrés, notamment ceux incorporant une mémoire vive dynamique encore désignée sous le vocable de « mémoire DRAM » (« Dynamic Random Access Memory »), et tout particulièrement, les mémoires DRAM dites « embarquées » (« Embedded DRAM ») selon une dénomination bien connue de l 'homme du métier, c ' est-à-dire les mémo ires qui sont réalisées sur le même circuit intégré que celui contenant un autre composant, par exemp le un processeur, par opposition aux modules DRAM externes qui sont réalisés sur un circuit intégré spécifique externe et différent de celui contenant un processeur.
Selon un mode de réalisation, il est proposé une mémoire DRAM embarquée capable d' être réalisée avec un procédé techno logique standard tout en offrant la possibilité de présenter des condensateurs de points-mémoire de fortes valeurs capacitives.
Selon un mode de réalisation, il est proposé une telle mémo ire DRAM réalisée dans une technologie avancée, par exemple une techno logie inférieure ou égale à 65 nm, en particulier une technologie 32 nm.
Selon un aspect, il est proposé un circuit intégré comprenant un dispositif de mémoire du type DRAM, avantageusement embarqué, comportant au moins un point-mémoire incluant un transistor possédant une première électrode, par exemple la source, une deuxième électrode, par exemple le drain, et une électrode de commande, par exemple la grille, et un condensateur, par exemple tridimensionnel, couplé à ladite première électrode ; le dispositif de mémoire comprend également au moins une première ligne électriquement conductrice, généralement dénommée « ligne de bit », couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice, généralement dénommée « ligne de mot » (« Word line ») couplée à l ' électrode de commande, lesdites lignes électriquement conductrices étant disposées entre le transistor et le condensateur. En d' autres termes, selon un mode de réalisation le condensateur du point-mémoire DRAM est ici situé dans le circuit intégré, par rapport au transistor, plus haut que la ligne de bit et la ligne de mot, ce qui offre l ' avantage de pouvoir le réaliser le condensateur dans des régions isolantes inter-métal relativement épaisses du circuit intégré, et en tout cas plus épaisses que les régions iso lantes englobant et séparant les niveaux de métallisation dans lesquels sont réalisées la ou les lignes de bits et la ou les lignes de mots.
On peut ainsi réaliser un condensateur, préférentiellement tridimensionnel, de dimensions relativement importantes offrant donc une forte valeur capacitive et ce, même lorsque le point-mémoire est réalisé dans une technologie avancée, par exemple une technologie 32 nanomètres conduisant à une réduction des encombrements surfaciques et donc à une grande densité de signaux logiques à véhiculer.
Par ailleurs, la ou les lignes de mots et la ou les lignes de bits peuvent être réalisées dans des niveaux de métal inférieurs en utilisant un procédé standard.
Selon un mode de réalisation, lesdites première et deuxième lignes électriquement conductrices sont réalisées au sein de certains des niveaux de métal du circuit intégré et le condensateur est réalisé entre deux niveaux de métal au sein d'une région iso lante plus épaisse que les régions iso lantes contenant les niveaux de métal au sein desquels sont réalisées lesdites lignes électriquement conductrices.
Ainsi, à titre indicatif, le condensateur peut être réalisé au dessus du cinquième niveau de métal, entre le cinquième et le sixième niveau de métal.
Selon un mode de réalisation, chaque première ligne électriquement conductrice s ' étend globalement selon une première direction, par exemple la direction verticale, chaque deuxième ligne électriquement conductrice s ' étend globalement selon une deuxième direction, par exemple la direction horizontale, et la zone active du transistor s ' étend alors globalement selon une troisième direction différente de la première direction et de la deuxième direction. Ceci permet de pouvoir aisément connecter le condensateur à la première électrode du transistor par l' intermédiaire d'un empilement de vias et de portions de pistes métalliques sans venir contacter la ou les lignes de bits et la ou les lignes de mots .
A titre d' exemple, la zone active du transistor peut s ' étendre de façon oblique par rapport à l ' orientation générale des lignes de bits et de mots.
Selon un mode de réalisation, le dispositif de mémoire comprend une matrice de points-mémoire du type DRAM, un ensemble de premières lignes électriquement conductrices couplées aux deuxièmes électrodes des transistors des points-mémoire, un ensemble de deuxièmes lignes électriquement conductrices couplées aux électrodes de commande des transistors des points-mémoire, tous ces ensembles de lignes étant respectivement réalisés au sein de niveaux de métal différents, et les condensateurs des points-mémo ire sont réalisés au dessus de tous ces ensembles de lignes électriquement conductrices.
Selon un mode de réalisation, de façon à permettre l ' écriture et/ou la lecture de données dans les points-mémoire, le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices, également dénommées par l ' homme du métier sous le vocable anglosaxon de « global bit Unes », couplées aux premières lignes électriquement conductrices, c ' est-à-dire aux lignes de bits, cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal situé au dessus de ceux contenant les ensembles de première et de deuxième lignes.
Par ailleurs les condensateurs des points-mémoire peuvent être réalisés au dessus de l ' ensemble de lignes additionnelles électriquement conductrices.
En d' autres termes, dans un tel mode de réalisation les lignes de bit globales sont réalisées au dessus des lignes de bits et des lignes de mots, et les condensateurs des plans-mémoire sont réalisés au dessus de ces lignes de bits globales . En variante il est possible de réaliser les lignes additionnelles dans au moins un niveau de métal situé au dessus des condensateurs. Ceci permet d' avoir des lignes de bit globales moins capacitives.
De façon à égaliser les valeurs capacitives respectives des lignes de bits, et de façon à égaliser les valeurs capacitives respectives des lignes de mots, l ' ensemble de premières lignes électriquement conductrices comprend des pistes métalliques s ' étendant de façon superposée et entrecroisée par paire sur deux niveaux de métal différents et l ' ensemble de deuxièmes lignes électriquement conductrices comprend d' autres pistes métalliques s ' étendant également de façon superposée et entrecroisée par paire sur deux autres niveaux de métal différents.
Par ailleurs, selon un mode de réalisation, chaque ligne additionnelle (ligne de bit globale) est disposée au dessus d'une piste métallique de l ' ensemble de premières lignes électriquement conductrices.
En d' autres termes, chaque ligne de bit globale est située au dessus d'une ligne de bit.
Selon un mode de réalisation, l ' ensemble de premières lignes électriquement conductrices est réalisé dans les premier et deuxième niveaux de métal tandis que l ' ensemble de deuxièmes lignes électriquement conductrices est réalisé dans les troisième et quatrième niveaux de métal, et l' ensemble de lignes additionnelles électriquement conductrices est réalisé dans le cinquième niveau de métal.
Tous les condensateurs des points-mémo ire sont préférentiellement réalisés dans la même région iso lante, qui peut être par exemple située entre le cinquième et le sixième niveau de métal.
Selon un mode de réalisation, l ' ensemble de lignes additionnelles comprend des paires de lignes additionnelles dédiées à l ' écriture de données dans les points-mémoire, et des paires de lignes additionnelles dédiées à la lecture de données dans les points- mémoire ; le circuit intégré comprend alors en outre plusieurs premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données, et plusieurs deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données ; des premiers moyens de commande sont alors configurés pour activer simultanément tous les premiers circuits de précharge affectés à une paire de lignes et des deuxièmes moyens de commande sont configurés pour activer simultanément tous les deuxièmes circuits de précharge affectés à une paire de lignes.
Un tel mode de réalisation permet de compenser la valeur capacitive élevée des lignes additionnelles et donc de diminuer le temps nécessaire à la précharge des lignes additionnelles de façon à augmenter la fréquence de fonctionnement de la mémoire.
A titre d' exemple, lorsque la matrice de points-mémo ire est subdivisée en modules matriciels, les premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données sont situés au moins pour certains d' entre eux entre certains des modules et les deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données sont situés également au moins pour certains d' entre eux entre certains des modules .
En pratique, on pourra disposer pour une paire de lignes additionnelles un circuit de précharge à chaque extrémité de ladite paire et d' autres circuits de précharge tous les n modules matriciels, n étant un nombre entier inférieur au nombre de modules .
Selon un mode de réalisation, le circuit intégré peut comprendre en outre au moins un condensateur additionnel, de structure identique à chaque condensateur d'un point-mémoire, et situé dans la même région iso lante du circuit intégré que celle contenant chaque condensateur d'un point-mémoire.
Un tel condensateur additionnel peut être par exemple utilisé comme condensateur de découplage entre deux niveaux de métallisation et est alors avantageusement réalisé avec le même procédé technologique que celui utilisé pour les condensateurs des points-mémoire . D ' autres avantages et caractéristiques de l 'invention apparaîtront à l ' examen de la description détaillée de modes de réalisation nullement limitatifs, et des dessins annexés, sur lesquels :
la figure 1 illustre schématiquement la structure d'un point-mémoire du type DRAM,
la figure 2 illustre schématiquement un mode de réalisation d'un dispositif de mémoire selon l' invention,
les figures 3 à 8 illustrent plus en détail mais toujours schématiquement d' autres caractéristiques d'un mo de de réalisation d'un dispositif de mémoire selon l' invention et notamment un exemple de certains agencements de pistes métalliques d'un plan-mémoire selon l' invention,
- la figure 9 illustre schématiquement un mode de réalisation d'un circuit intégré selon l ' invention incorporant un dispositif de mémoire du type DRAM, les figures 1 0 à 14 illustrent plus en détail certaines caractéristiques du circuit intégré de la figure 9, - la figure 15 illustre schématiquement un autre mode de réalisation d'un dispositif de mémoire selon l' invention,
les figures 16 et 17 illustrent certains avantages procurés par un dispositif de mémoire tel que celui illustré sur la figure 15 , et,
la figure 1 8 illustre un autre mode de réalisation d'un circuit intégré selon l' invention.
Sur la figure 1 , la référence CEL désigne un point-mémoire ou cellule-mémoire du type DRAM comportant un transistor TR possédant une première électrode E l , par exemple la source, une deuxième électrode E2, par exemple le drain, et une électrode de commande EC, typiquement la grille du transistor.
Le point-mémoire CEL comporte également un condensateur CDS , généralement un condensateur métal-diélectrique-métal possédant une électrode inférieure ECDI généralement métallique et une électrode supérieure ECD S généralement métallique, mutuellement séparées par une région diélectrique DIL.
L ' électrode inférieure ECDI du condensateur CDS est reliée à la source E l du transistor TR.
On verra plus en détails ci-après que le condensateur du point- mémoire est situé au dessus des lignes de bit et de mot, ce qui permet de réaliser le condensateur entre des niveaux de métallisation élevés du circuit intégré. Ceci présente des avantages quelle que soit la techno logie utilisée mais est particulièrement intéressant pour des techno logies avancées, typiquement inférieures ou égales à 65 nm, par exemple 32 nm, dans lesquelles les contraintes de facteur de forme et de densité sont importantes.
Généralement, comme illustré sur la figure 2, le dispositif de mémoire DM comporte un plan-mémoire matriciel PM organisé en modules matriciels MDi.
Chaque module MDi comporte un groupe matriciel GMj de cellules-mémo ire du type DRAM organisées par exemple en lignes et en co lonnes .
A titre indicatif et non limitatif, chaque groupe matriciel GMj peut comporter 128 lignes et 1 024 colonnes. Par ailleurs, le nombre de modules MDi peut aller jusqu' à 32.
Dans l ' exemple décrit ici, des étages d' amplificateurs de lecture SA, de structure classique et connue en soi, sont disposés à chaque extrémité du mo dule MDi et sont connectés à des lignes de bit globales GBL également désignées par l 'homme du métier sous la dénomination anglo saxonne de « Global bit Unes », et dont on reviendra plus en détail ci-après sur la structure et la fonctionnalité . Cela étant, on peut d' ores et déjà indiquer que ces lignes de bits globales sont organisées par paires et servent à la lecture de données ou à l ' écriture de données dans les points-mémoire.
Ces lignes de bits globales doivent être notamment préchargées à une tension de référence (la tension d' alimentation Vdd pour les lignes de bits globales destinées à la lecture et la masse pour les lignes de bits globales destinées à l ' écriture) .
Ces circuits de précharge dédiés aux lignes de bits globales de lecture et d' écriture sont notamment disposés dans une interface mémoire MINT .
Sur la figure 3 , on a représenté à titre d ' exemple un module MDi comportant quatre colonnes et sept lignes .
Les deuxièmes électrodes E2 (drain des transistors) des cellules d'une même co lonne sont reliées à une ligne de bit BLT ou BLC tandis que les grilles des transistors TR des cellules d'une même ligne sont reliées à une ligne électriquement conductrice, dite de mot, WL .
Chaque amplificateur de lecture SAi est connecté aux deux lignes de bits BLT, BLC . En fonction de la cellule à lire, l 'une de ces lignes sert de ligne de référence, de façon classique et connue en soi.
En pratique les deux lignes de bits BLT et BLC affectées à une même co lonne sont superposées et se croisent à intervalle régulier pour changer de niveau de métal de façon notamment à égaliser les capacités des lignes de bits BLT et BLC . Les différentes lignes de bits sont ainsi en pratique croisées par paire (« twisted », selon une dénomination anglo saxonne bien connue de l ' homme du métier ») verticalement.
Ces différentes lignes de bits s ' étendent de façon superposée sur deux niveaux de métal adj acents du circuit intégré, par exemple les niveaux de métal 1 et 2.
Ceci est illustré schématiquement sur les figures 4 et 5.
Plus précisément, si l ' on considère une colonne de rang p , on voit, sur la figure 4 qui est une vue de dessus schématique des lignes de bits et sur la figure 5 qui est une vue schématique en coupe dans le plan vertical de la co lonne, qu'une piste métallique PSTap s ' étend tout d' abord sur le niveau de métal M l de façon à connecter certains points-mémoire CEL tandis qu'une piste métallique PSTbp s ' étend sur le niveau de métal M2 au dessus de la piste PSTap sans connecter de cellule-mémoire . Puis, à un endroit donné, par exemple toutes les 32 cellules- mémoire, les deux pistes PSTap et PSTbp se croisent et changent de niveau de métal.
Ce croisement s ' effectue par l 'intermédiaire de vias ou trous d'interconnexion.
Plus précisément, la piste PSTbp bifurque au niveau de métal M2 pour redescendre au niveau de métal M l par l 'intermédiaire du via Vb puis revient et s ' étend dans l ' alignement de la colonne au niveau de métal M l de façon à connecter d' autres cellules CEL .
La piste PSTap remonte du niveau de métal M l au niveau de métal M2 par l 'intermédiaire du via Va et continue à s ' étendre dans l ' alignement de la co lonne cette fois-ci au dessus de la piste PSTbp.
Un nouveau croisement et un nouveau changement de niveau sont effectués 32 cellules plus loin.
Chacune des pistes PSTap et PSTbp forme alors alternativement une partie des lignes de bits BLT ou BLC .
On voit que toutes les cellules CEL sont connectées à des pistes métalliques situées aux niveaux de métal M l .
Ce croisement des pistes métalliques permet d' égaliser les capacités des différentes lignes de bits.
Les paires de lignes de bits BLT et BLC sont ensuite connectées de façon classique aux amp lificateurs de lecture.
Ce qui vient d' être décrit pour les lignes de bits s ' applique également aux lignes de mots WL qui s ' étendent de façon croisée verticalement par paire et superposée sur deux niveaux de métal adj acents, par exemple les niveaux de métal 3 et 4.
Au dessus de ces lignes de bits et de ces lignes de mots, par exemple au niveau du métal 5 , sont réalisées les lignes de bits globales GBL qui sont organisées par paires dédiées à la lecture ou à l ' écriture de données (figure 6) .
Plus précisément, les lignes de bits globales dédiées à la lecture sont référencées RDT et RDC tandis que les lignes de bits globales dédiées à l ' écriture sont référencées WRT et WRC . Les lignes de bits globales se situent au dessus des lignes de bit et sont connectées aux différents amplificateurs de lecture.
Ces connexions sont illustrées plus précisément, mais toujours schématiquement, sur la figure 7, en ce qui concerne les lignes de bits globales dédiées à la lecture, et sur la figure 8 , en ce qui concerne les lignes de bits globales dédiées à l ' écriture. Sur ces deux figures les lignes BLT et BLC, qui sont en réalité superposées ont été représentées l 'une à côté de l ' autre pour des raisons de simplification et de clarté.
Plus précisément, on voit sur la figure 7 que la ligne globale
RDC est connectée à la ligne de bit BLT et par conséquent à l ' amplificateur de lecture SA par l ' intermédiaire d'un transistor. Il en est de même pour la ligne de bit globale RDT qui est reliée à la ligne de bit BLC et donc à l ' amp lificateur de lecture SA par l 'intermédiaire d'un autre transistor.
Là encore, l 'une des deux lignes globales RDT ou RDC sert de référence en fonction de la cellule-mémoire à lire.
Ces deux lignes globales RDT et RDC sont connectées à un amplificateur d' entrée/sortie AMP de structure classique et connue en soi, disposé par exemple dans l' interface MINT .
En outre, un circuit de précharge CPCHR, de structure classique et connue en soi, est disposé également dans l ' interface mémoire MINT et est connecté aux lignes RDT et RDC de façon à les précharger à la tension Vdd à l ' aide d'un signal de commande référencé « Précharge » .
Comme on le verra plus en détail ci après, en raison de la valeur résistive et capacitive RCRD importante des lignes RDT et RDC, il est particulièrement avantageux dans certaines applications, de prévoir plusieurs circuits de précharge répartis le long de ces lignes RDT et RDC .
On retrouve une structure analo gue en ce qui concerne les lignes globales dédiées à l ' écriture WRT et WRC , comme illustré sur la figure 8. Plus précisément, les lignes globales WRT et WRC sont également reliées aux lignes de bits BLT et BLC par l ' intermédiaire de transistors de sélection commandés par un signal de sélection WR sel.
Ces lignes d' écriture WRT et WRC sont commandées par un circuit de commande (« Driver » en langue anglaise) WDR, de structure classique et connue en soi. Elles sont par ailleurs préchargées par un circuit de précharge CPCHW, de structure classique et connue en soi, et commandé par un signal de commande précharge.
Là encore, comme on le verra plus en détail ci après, en raison de la charge résistive et capacitive importante RCWR de ces lignes WRT et WRC , il est prévu dans certaines applications, de répartir plusieurs circuits de précharge le long de ces lignes WRT et WRC .
Sur la figure 9, on a représenté un schéma de principe d'un circuit intégré CI selon un mode de réalisation de l' invention et on a représenté très schématiquement à des fins de simplification deux cellules-mémo ire de type DRAM. Un tel schéma de principe vise à représenter très schématiquement certaines caractéristiques du circuit intégré sans que ce schéma de principe corresponde à un quelconque plan de coupe.
Comme il est classique en la matière, un circuit intégré comporte au dessus des éléments actifs réalisés dans un substrat SB, par exemple des transistors, une partie d ' interconnexion communément désignée par l 'homme du métier sous le vocable anglosaxon de « BEOL » (« Back End Of Lines ») . Cette partie d'interconnexion comporte des niveaux de métal au sein desquels sont réalisées des pistes métalliques permettant de réaliser l ' interconnexion entre les différents éléments logiques du circuit intégré. Ces pistes métalliques sont mutuellement séparées au sein d 'un même niveau de métal par un matériau diélectrique inter-pistes et deux niveaux de métal adj acents sont également mutuellement séparés par un ou plusieurs matériaux diélectriques inter-niveaux. Tous ces matériaux diélectriques forment une région isolante RIS formée ici par exemple d'une couche de nitride de silicium surmontée d'un matériau à faible permittivité (matériau « low K »), par exemple du SiOC.
Les régions isolantes RIS10, RIS20, RIS30 et RIS40 et RIS50 au sein desquelles sont respectivement réalisés les niveaux de métal Ml, M2, M3, M4 et M5 sont relativement fines et ont une épaisseur typiquement de l'ordre de 2000 Angstrôms pour une technologie 32 nanomètres.
En fait, les niveaux de métal M1-M5 servent notamment dans le circuit intégré au routage des signaux logiques.
Par contre, au dessus du niveau de métal M5, la région isolante
RIS56, qui sépare le niveau de métal M5 du niveau de métal M6 est plus épaisse que les régions isolantes RIS10-RIS50.
Typiquement, pour une technologie 32 nanomètres l'épaisseur el d'une telle région RIS56 est de l'ordre de 6000 Angstrôms. Par ailleurs, l'épaisseur e2 du niveau de métal M6 est quant à elle de l'ordre de 8000 Angstrôms alors que l'épaisseur des niveaux de métal
Ml à M5 est de l'ordre de 1150 Angstrôms..
On voit sur la figure 9 qui illustre deux points-mémoire
DRAM, que les lignes de bits BLC, BLT et les lignes de mots WL1, WL2 ainsi que les lignes de bits globales GBL sont respectivement réalisées dans les niveaux de métal Ml, M2, M3, M4 et M5 tandis que le condensateur CDS de chaque point-mémoire est réalisé dans la région isolante RIS56 située au dessus de toutes ces lignes de bits et de mots.
Dans l'exemple décrit ici, l'électrode supérieure de chaque condensateur est commune tandis que les électrodes inférieures sont distinctes, ce qui permet d'individualiser les condensateurs par point- mémoire.
L'électrode supérieure commune des condensateurs CDS1 et CDS2 est connectée à une piste métallique du niveau de métal M6 tandis que chaque électrode inférieure des condensateurs CDS1 et CDS2 est reliée à l'électrode El des transistors TRI et TR2 par l'intermédiaire d'un empilement de vias et de portions de pistes métalliques. Ces vias ainsi que des pistes métalliques formant les différentes lignes de bits, lignes de mots et lignes de bits globales, sont réalisés de façon classique et connue en soi par un procédé standard de réalisation de la partie BEOL du circuit intégré. Un tel procédé comporte notamment le dépôt de couches diélectriques, la formation de cavités dans ces couches et le remplissage de ces cavités par un ou plusieurs métaux. On peut notamment utiliser des procédés simple Damascène ou double Damascène bien connus de l' homme du métier.
Par ailleurs, le fait de placer les condensateurs des points- mémoire au dessus de toutes les lignes de bits, de mots et de lignes de bits globales permet de réaliser ce condensateur dans des régions iso lantes épaisses. Il est ainsi possible de réaliser des condensateurs ayant de fortes valeurs capacitives et ce, même avec des architectures de mémoire particulièrement denses, en particulier lorsqu' elles sont réalisées en techno logies 32 nanomètres.
Par ailleurs ces régions iso lantes épaisses sont généralement réalisées avec matériau à plus forte permittivité que le matériau iso lant utilisé pour englober les niveaux de métal inférieurs. Un tel matériau de plus forte permittivité, par exemple du dioxyde de silicium, est de ce fait un matériau plus robuste que le matériau à faible permittivité et se prête donc plus facilement à la réalisation de condensateurs tridimensionnels en son sein.
En outre, le fait de réaliser des condensateurs dans des régions épaisses donne plus de souplesse quant aux contraintes de facteurs de forme et de remplissage des cavités ménagées dans la région RIS56 par les couches métalliques et diélectriques formant les électrodes et le diélectrique du condensateur.
Ainsi, à titre indicatif, comme illustré sur la figure 9, la hauteur de chaque condensateur peut être de l ' ordre de 5000 Angstrôms .
Ce condensateur est de préférence un condensateur métal- diélectrique-métal, tridimentionnel, et réalisé de façon classique et connue en soi. Et, le fait de pouvoir o ffrir une valeur capacitive élevée permet de maintenir un transfert de charge suffisant en raison d'un très bon rapport entre la valeur capacitive du condensateur et la valeur capacitive totale de la ligne de bit correspondante.
En outre, la réalisation des lignes de bits et des lignes de mots ne nécessite pas de procédé particulier de réalisation.
Sur la figure 10, on a représenté un exemple de schéma partiel de placement (« layout ») des points-mémoires du plan-mémoire PM .
Plus précisément, les zones actives ZA des transistors sont surmontées par des lignes de polysilicium formant les grilles de ces transistors et qui vont être connectées aux lignes de mots WL, s ' étendant parallèlement à ces lignes de polysilicium.
Par ailleurs, des contacts sont prévus sur les drains des transistors de façon à contacter les lignes de bits BL situées au niveau de métal M l et qui sont orientées dans cet exemple verticalement, c ' est-à-dire perpendiculairement aux lignes de mots WL, elles-mêmes orientées horizontalement.
Des contacts sont également prévus sur les sources des transistors de façon à pouvoir connecter par l ' empilement de vias et de portions de pistes métalliques les électrodes inférieures des condensateurs des plans-mémoire.
De façon à permettre cette interconnexion avec les condensateurs, on voit sur la figure 1 1 que les zones actives des transistors sont orientées selon une direction globale DI3 différente de la direction d' orientation DU des lignes de bits et de la direction d' orientation DI2 de la ligne de mots.
Dans cet exemple, la direction DI3 est oblique par rapport aux directions DU et DI2.
Cela étant, d' autres configurations sont possibles .
Ainsi, on pourrait prévoir d ' orienter globalement les zones actives des transistors verticalement, les lignes de mots horizontalement, et les lignes de bits de façon oblique. Les figures 1 1 à 14 illustrent respectivement et de façon schématique, les sections selon les lignes Α-Α' , B-B ' , C-C et D-D ' de la figure 1 1 .
Sur ces figures, et à des fins de simplification, on n ' a pas repris les références des pistes métalliques telles que mentionnées sur les figures 4 et 5 mais on a désigné globalement l ' ensemble des lignes de bits par les références BLT et BLC ainsi que les lignes de mots par les références WLi.
Par ailleurs, compte tenu de l ' architecture entrecroisée et superposée des lignes de bits et des lignes de mots, les différentes pistes représentées peuvent être soit une ligne de bits BLT ou une ligne de bits BLC ou bien une ligne de mots affectée à une cellule n ou une ligne de mots affectée à une cellule adj acente.
Enfin, l ' ensemble des lignes électriquement conductrices additionnelles, c ' est-à-dire les lignes de bits globales ont été référencées par la référence GBLP, GBLp+i , GBLp+2 et GBLp+3.
On retrouve bien sur ces figures 1 1 à 14 la structure superposée des lignes de bits et des lignes de mots.
Par ailleurs, une ligne de bits globale se superpose à une ligne de bits et les électrodes inférieures des condensateurs sont reliées à la source des transistors par les empilements de vias et de portions de pistes métalliques qui s ' étendent entre les lignes de bits et les lignes de mots.
Si l'on se réfère maintenant de nouveau à la figure 9, on voit que les lignes de bits globales GBL présentent un environnement capacitif important. En effet, il existe une capacité parasite entre les lignes de bits GBL et les portions métalliques situées latéralement et destinées à connecter les condensateurs des points-mémoire aux électrodes E l des transistors, ainsi qu 'une capacité parasite entre cette ligne de bits globale et chaque condensateur du plan-mémoire.
Une so lution pour réduire la capacité parasite entre les lignes de bits globales et les condensateurs du plan-mémoire consiste à surélever les condensateurs par rapport au niveau de métal sous-j acent M5 au sein duquel sont réalisées les lignes de bits globales . Cette surélévation s ' effectue par exemple par l 'intermédiaire de vias auxiliaires métalliques VX ménagés dans une couche d 'oxyde de silicium séparée de la couche d' oxyde de silicium dans laquelle sont réalisés les condensateurs par une couche de nitrure de silicium CH56.
En raison de leur environnement, ces lignes de bits globales, qui sont des lignes relativement longues, sont des lignes chargées, c ' est-à-dire qu' elles présentent une valeur résistive et capacitive RCWR et RCRD importantes comme illustré sur les figures 7 et 8.
De telles valeurs capacitives importantes peuvent être préjudiciables dans certaines applications car elles augmentent le temps de précharge de ces lignes.
Pour remédier à cet inconvénient, il est proposé, comme illustré très schématiquement sur la figure 15 , de répartir plusieurs circuits de précharge de ces lignes de bits CPCHR et CPCHW le long de ces lignes de bits globales, et, par exemple, entre certains des modules MDj.
En pratique, selon la taille de la mémoire, et par conséquent de la longueur des lignes de bits globales, ainsi que en fonction de la techno logie utilisée et qui impacte directement la densité de la mémoire, on pourra par exemple prévoir un circuit de précharge à chaque extrémité d'une paire de lignes de bits globale dédiée à la lecture et un circuit de précharge à chaque extrémité d'une paire de lignes globale dédiée à l ' écriture .
Si cela n ' est pas suffisant, on pourra alors insérer tous les n modules, un autre circuit de précharge connecté à la paire de lignes de bits RDC et RDT et un autre circuit de précharge connecté à la paire de lignes WRT et WRC .
Par ailleurs, des moyens de commande MCMR et MCMW, par exemple des circuits lo giques, vont délivrer des signaux de commande à différents blo cs logiques BLR et BLW qui, en réponse à ces signaux de commande, vont délivrer les signaux de précharge permettant d' activer les circuits de précharge correspondants. Ceci permet d' activer simultanément (ou quasi simultanément pour tenir compte des temps de propagation des signaux), tous les circuits de précharge.
Sur la figure 16, on a représenté une opération de lecture d'une donnée, par exemple la lecture d'un « 1 » logique sur la ligne de bit BLC .
La lecture d'une donnée s ' effectue de façon classique et connue en soi.
Plus précisément, on sélectionne la cellule-mémoire correspondante à l ' aide de la ligne de mot correspondante puis on transfère le signal sur la ligne de bits BLT ou BLC en fonction de la ligne de mot choisie, par exemple sur la ligne de bit BLC dans le cas décrit ici.
L ' amplificateur de lecture SA amplifie le signal différentiel et transfère ce signal sur les lignes de lecture globale RDC et RDT .
Le cycle de lecture s ' effectue en cinq phases.
Dans une première phase, on désactive le signal de commande de précharge des lignes RDC et RDT . Puis, dans la phase 2, on transfère le signal différentiel de l ' amp lificateur de lecture SA vers les lignes RDT et RDC .
Dans le cas illustré sur la figure 16, puisqu' on lit un « 1 » sur la ligne de bit BLC , le potentiel de la ligne RDT chute tandis que le potentiel de la ligne RDC reste à sa valeur de précharge Vdd.
Dans la phase 3 , on détecte et on mémorise la donnée lue dans l' interface mémoire puis, à la phase 4 , on active la précharge des lignes RDT et RDC .
A ce moment-là, comme illustré par la courbe CV 1 , les potentiels des lignes RDC et RDT s ' égalisent à la tension Vdd, ce qui permet, à l ' issue de la phase 5 , de pouvoir effectuer à nouveau un cycle de lecture.
La courbe CV 1 illustre le cas où l ' on n ' aurait qu'un seul circuit de précharge des lignes RDT et RDC .
Ceci conduit typiquement par exemple à un temps de cycle de 3 nanosecondes pour une architecture de mémoire 32 nanomètres. Par contre, lorsqu' on équipe les lignes RDT et RDC de plusieurs circuits de précharge, on réduit la durée de la phase 5 , ce qui permet d' avoir un nouveau temps de cycle plus réduit, typiquement de l ' ordre de deux nanosecondes.
Un tel cycle permet d' effectuer des opérations à 500 MHz.
La figure 17 illustre un cycle d' écriture, par exemple l ' écriture d'un « 1 » logique sur la ligne de bit BLT .
De façon classique et connue en soi, après avoir désactivé la précharge des lignes WRT et WRC, on rend passant le transistor qui connecte les lignes de bits BLT et BLC aux lignes WRT et WRC , et on sélectionne la cellule-mémoire à l' aide de la ligne de mot correspondante.
Les moyens de commande de lecture WRD envoient alors un signal différentiel sur les lignes WRT et WRC et par conséquent sur les lignes de bits BLT et BLC effaçant ainsi la donnée contenue dans la cellule-mémoire sélectionnée.
L ' amplificateur de lecture SA amplifie le signal différentiel et la nouvelle donnée est écrite dans la cellule-mémoire .
Le cycle d ' écriture comporte également cinq phases . A l' instant « 1 », la commande de précharge des lignes WRT et WRC est désactivée. Puis, dans la phase 2 , le signal différentiel est transféré de l' interface mémoire vers les lignes WRT et WRC . Dans l ' exemple décrit, puisqu' on écrit un « 1 », le potentiel de la ligne WRT monte tandis que le potentiel de la ligne WRC reste à sa valeur de précharge qui est la tension nulle. Dans la phase 3 , on effectue les opérations d' amp lification dans l ' amplificateur de lecture SA puis à l 'instant 4, on active la précharge des lignes WRT et WRC, ce qui conduit à une égalisation des potentiels pour atteindre le potentiel nul à l' issue de la phase 5.
Là encore, la courbe CV 10 illustre un cas dans lequel il n'y a qu'un seul circuit de précharge connecté à la paire de lignes WRT, WRC .
Par contre, lorsqu' on dispose plusieurs circuits de précharge sur la paire de lignes WRT et WRC, on a, comme illustré par la courbe CV20, une précharge plus rapide, ce qui permet là encore de diminuer la phase 5 et donc d' avoir un nouveau temps de cycle plus court, typiquement de 2 nanosecondes, permettant une fréquence de travail de l 'ordre de 500 MHz pour la mémoire .
On se réfère maintenant à la figure 1 8 , pour décrire un autre mode de réalisation d'un circuit intégré selon l' invention.
Dans ce mode de réalisation, il est prévu de réaliser outre un dispositif de mémoire DRAM tel que décrit ci avant, au moins un condensateur additionnel CDAX, de structure identique au condensateur des points-mémoire, mais non connecté à des transistors. De tels condensateurs peuvent être utilisés comme condensateurs de découplage par exemple entre deux niveaux de métal adj acents. Et, on notera ici que la réalisation de ces condensateurs de découplage est effectuée simultanément à la réalisation des condensateurs des points- mémoire en utilisant le même procédé technologique, ce qui simplifie considérablement la réalisation des circuits intégrés à cet égard.

Claims

REVENDICATIONS
1 . Circuit intégré, caractérisé en ce qu'il comprend un dispositif de mémoire du type DRAM (DM) comportant au moins un point-mémoire (CEL) incluant un transistor (TR) possédant une première électrode (E l ), une deuxième électrode (E2) et une électrode de commande (EC), et un condensateur (CDS) couplé à ladite première électrode, et au moins une première ligne électriquement conductrice (BLT, BLC) couplée à la deuxième électrode et au moins une deuxième ligne électriquement conductrice (WL) couplée à l ' électrode de commande, lesdites lignes électriquement conductrices (BLT, BLC , WL) étant disposées entre le transistor (TR) et le condensateur (CDS) .
2. Circuit intégré selon la revendication 1 , comprenant des niveaux de métal, lesdites première et deuxième lignes électriquement conductrices étant réalisées au sein de certains de ces niveaux de métal (M 1 -M5) et le condensateur est couplé à ladite première électrode (E l ) par un moyen de couplage comportant un empilement de portions de pistes métalliques et de vias entre ces portions, lesdites portions de pistes métalliques étant réalisées au sein de certains de ces niveaux de métal et s ' étendant entre lesdites première et deuxième lignes .
3. Circuit intégré selon la revendication 1 ou 2, comprenant des niveaux de métal réalisés au sein de premières régions isolantes, lesdites première et deuxième lignes électriquement conductrices étant réalisées au sein de certains au moins de ces niveaux de métal (M l - M5), et le condensateur (CDS) est réalisé entre deux niveaux de métal (M5 -M6) .
4. Circuit intégré selon la revendication 3 , dans lequel le condensateur (CDS) est réalisé entre deux niveaux de métal (M5 -M6) au sein d'une deuxième région iso lante (RIS56) plus épaisse que lesdites premières régions isolantes .
5. Circuit intégré selon la revendication 4, dans lequel les premières régions isolantes comprennent un matériau ayant une première permittivité et la deuxième région iso lante (RIS56) comprend un matériau ayant une deuxième permittivité plus forte que la première permittivité.
6. Circuit intégré selon l 'une des revendications 3 à 5 , dans lequel ledit condensateur (CDS) est réalisé au dessus du cinquième niveau de métal (M5) .
7. Circuit intégré selon l 'une des revendications précédentes, dans lequel chaque première ligne électriquement conductrice s ' étend globalement selon une première direction (DU ), chaque deuxième ligne électriquement conductrice s ' étend globalement selon une deuxième direction (DI2), et la zone active (ZA) du transistor s ' étend globalement selon une troisième direction (DI3) différente de la première direction et de la deuxième direction.
8. Circuit intégré selon l 'une des revendications précédentes, dans lequel le dispositif de mémoire (DM) comprend une matrice (PM) de points-mémoire du type DRAM, un ensemble de premières lignes électriquement conductrices (BLT, BLC) couplées aux deuxièmes électrodes des transistors des points-mémoires, un ensemble de deuxièmes lignes électriquement conductrices (WLi) couplées aux électrodes de commande des transistors des points-mémoire, tous ces ensembles de lignes étant respectivement réalisés au sein de niveaux de métal différents (M 1 -M4), et les condensateurs (CDSi) des points- mémoires sont réalisés au-dessus de tous ces ensembles de lignes électriquement conductrices .
9. Circuit intégré selon la revendication 8 , dans lequel le dispositif de mémoire comprend en outre un ensemble de lignes additionnelles électriquement conductrices (GBL) couplées aux premières lignes électriquement conductrices, cet ensemble de lignes additionnelles étant réalisé dans au moins un niveau de métal (M5 ) situé au dessus de ceux contenant les ensembles de premières et de deuxièmes lignes.
10. Circuit intégré selon la revendication 9, dans lequel les condensateurs (CDSi) des points-mémoires sont réalisés au-dessus de l' ensemble de lignes additionnelles électriquement conductrices .
1 1 . Circuit intégré selon la revendication 10 , dans lequel les condensateurs (CDSi) des points-mémoires sont surélevés par rapport au niveau de métal (M5) contenant l ' ensemble de lignes additionnelles électriquement conductrices .
12. Circuit intégré selon l'une des revendications 8 à 1 1 , dans lequel l ' ensemble de premières lignes électriquement conductrices comprend des pistes métalliques s ' étendant de façon superposée et croisée verticalement par paire sur deux niveaux de métal différents (M 1 -M2), et l ' ensemble de deuxièmes lignes électriquement conductrices comprend d' autres pistes métalliques s ' étendant de façon superposée et croisée verticalement par paire sur deux autres niveaux de métal différents (M3 , M4) .
13. Circuit intégré selon les revendications 9 à 1 1 prise en combinaison avec la revendication 12, dans lequel chaque ligne additionnelle (GBL) est disposée au dessus d'une piste métallique de l ' ensemble de premières lignes électriquement conductrices (BLT, BLC).
14. Circuit intégré selon les revendications 12 et 13 , dans lequel l ' ensemble de premières lignes électriquement conductrices (BLT, BLC) est réalisé dans les premier et deuxième niveaux de métal, l ' ensemble de deuxièmes lignes électriquement conductrices (WLi) est réalisé dans les troisième et quatrième niveaux de métal et l ' ensemb le de lignes additionnelles électriquement conductrices (GBL) est réalisé dans le cinquième niveau de métal.
15. Circuit intégré selon l 'une des revendications 8 à 14 , dans lequel tous les condensateurs des points-mémoire sont réalisés dans la même région iso lante (RIS56).
16. Circuit intégré selon la revendication 15 , dans lequel ladite région iso lante (RIS56) est située entre le cinquième et le sixième niveau de métal.
17. Circuit intégré selon l 'une des revendications 8 à 1 6, dans lequel les condensateurs (CDSi) des points mémoires sont respectivement couplés aux premières électrodes des transistors par des empilements de vias et de portions de pistes métalliques réalisées au sein de différents niveaux de métal du circuit intégré et s ' étendant entre les différents ensembles de lignes électriquement conductrices.
1 8. Circuit intégré selon l 'une des revendications 8 à 1 7 prise en combinaison avec la revendication 9, dans lequel l ' ensemble de lignes additionnelles comprend des paires de lignes additionnelles (WRC , WRT) dédiées à l ' écriture de données dans les points-mémoire et des paires de lignes additionnelles (RDC, RDT) dédiées à la lecture de données dans les points-mémoire, et le circuit intégré comprend en outre plusieurs premiers circuits de précharge (CPCHW) affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données, plusieurs deuxièmes circuits de précharge (CPCHR) affectés à chaque paire de lignes additionnelles dédiées à la lecture de données, des premiers moyens de commande (MCMW) configurés pour activer simultanément tous les premiers circuits de précharge affectés à une paire de lignes, des deuxièmes moyens de commande (MCMR) configurés pour activer simultanément tous les deuxièmes circuits de précharge affectés à une paire de lignes .
19. Circuit intégré selon la revendication 17 ou 1 8 , dans lequel la matrice de points-mémoire est subdivisée en modules matriciels (MDi), et les premiers circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à l ' écriture de données sont situés au mo ins pour certains d ' entre eux entre certains des modules, et les deuxièmes circuits de précharge affectés à chaque paire de lignes additionnelles dédiées à la lecture de données sont situés au moins pour certains d' entre eux entre certains des modules.
20. Circuit intégré selon l 'une des revendications précédentes, comprenant en outre au moins un condensateur additionnel (CDAX), de structure identique à chaque condensateur d'un point-mémoire, et situé dans la même région isolante du circuit intégré que celle contenant chaque condensateur (CDSi) d'un point- mémoire.
PCT/EP2011/050739 2010-01-21 2011-01-20 Dispositif intégré de mémoire du type dram Ceased WO2011089178A2 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/522,862 US8952436B2 (en) 2010-01-21 2011-01-20 Integrated DRAM memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1050391A FR2955419B1 (fr) 2010-01-21 2010-01-21 Dispositif integre de memoire du type dram
FR1050391 2010-01-21

Publications (2)

Publication Number Publication Date
WO2011089178A2 true WO2011089178A2 (fr) 2011-07-28
WO2011089178A3 WO2011089178A3 (fr) 2011-09-29

Family

ID=42562489

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2011/050739 Ceased WO2011089178A2 (fr) 2010-01-21 2011-01-20 Dispositif intégré de mémoire du type dram

Country Status (3)

Country Link
US (1) US8952436B2 (fr)
FR (1) FR2955419B1 (fr)
WO (1) WO2011089178A2 (fr)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8779849B2 (en) * 2012-01-27 2014-07-15 Micron Technology, Inc. Apparatuses and methods for providing capacitance in a multi-chip module
US9213386B2 (en) 2012-10-22 2015-12-15 Micron Technology, Inc. Apparatuses and methods and for providing power responsive to a power loss
CN111816654A (zh) * 2014-06-27 2020-10-23 英特尔公司 去耦电容器和布置
CN110416190A (zh) * 2019-07-08 2019-11-05 南通沃特光电科技有限公司 一种半导体叠层封装结构
CN110459483A (zh) * 2019-07-10 2019-11-15 南通沃特光电科技有限公司 一种电容组件的制造方法和半导体叠层封装方法
US20220199760A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Integrated circuit device having backend double-walled capacitors
US12446208B2 (en) * 2021-06-25 2025-10-14 Intel Corporation Multilevel wordline assembly for embedded DRAM
US12310001B2 (en) 2021-06-25 2025-05-20 Intel Corporation Decoupling capacitors and methods of fabrication
CN115295549A (zh) * 2022-07-29 2022-11-04 芯盟科技有限公司 半导体结构及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714779A (en) * 1992-06-30 1998-02-03 Siemens Aktiengesellschaft Semiconductor memory device having a transistor, a bit line, a word line and a stacked capacitor
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
JP4167727B2 (ja) * 1995-11-20 2008-10-22 株式会社日立製作所 半導体記憶装置
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JP3602939B2 (ja) 1996-11-19 2004-12-15 松下電器産業株式会社 半導体記憶装置
EP1067605A1 (fr) * 1999-07-05 2001-01-10 STMicroelectronics S.r.l. Cellule de mémoire ferroélectrique et son procédé de fabrication
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
CA2379921A1 (fr) 2001-03-30 2002-09-30 Atmos Corporation Montage de connexion de canaux mots torsades
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
WO2003052829A1 (fr) * 2001-12-14 2003-06-26 Hitachi, Ltd. Dispositif semi-conducteur et procede de fabrication correspondant
JP2004303342A (ja) 2003-03-31 2004-10-28 Toshiba Corp 半導体記憶装置
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
None

Also Published As

Publication number Publication date
FR2955419A1 (fr) 2011-07-22
WO2011089178A3 (fr) 2011-09-29
FR2955419B1 (fr) 2012-07-13
US20130039113A1 (en) 2013-02-14
US8952436B2 (en) 2015-02-10

Similar Documents

Publication Publication Date Title
WO2011089178A2 (fr) Dispositif intégré de mémoire du type dram
FR2774209A1 (fr) Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
FR2974656A1 (fr) Amplificateur de detection differentiel sans transistor a grille de passage dedie
FR2974666A1 (fr) Amplificateur de detection differentiel sans transistor de precharge dedie
FR2974667A1 (fr) Amplificateur de detection differentiel sans transistor de commutation
FR2519177A1 (fr) Dispositif a circuits integres de memoire ram dynamique
FR2972838A1 (fr) Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
FR2772507A1 (fr) Dispositif de memoire a circuits integres ayant des lignes d'entree et de sortie de donnees s'etendant dans la direction des colonnes, et circuits et procedes pour reparer des cellules defectueuses
EP3667667A1 (fr) Memoire ram realisee sous la forme d'un circuit integre 3d
FR2979738A1 (fr) Memoire sram a circuits d'acces en lecture et en ecriture separes
EP3598451B1 (fr) Memoire sram / rom reconfigurable par connexions aux alimentations
EP3382709B1 (fr) Cellule mémoire sram
EP3832719A1 (fr) Dispositif memoire 3d comprenant des cellules memoires de type sram a polarisation arriere ajustable
FR2779864A1 (fr) Cellule de sram ayant une ligne de bits plus courte qu'une ligne de mots
EP3890024B1 (fr) Puce électronique à deux mémoires à changement de phase et procédé de fabrication
EP0987713B1 (fr) Architecture de circuit mémoire
FR3079966A1 (fr) Circuit 3d sram avec transistors double-grille a agencement ameliore
FR3001333A1 (fr) Grille arriere dans transistor de selection pour dram embarquee
FR3141835A1 (fr) Structure tridimensionnelle de mémoires de type NOR
FR2801410A1 (fr) Dispositif de memoire vive dynamique, et procede de lecture correspondant
FR2982700A1 (fr) Amplificateur de lecture avec transistors de precharge et de decodage a grille double
EP1744324A1 (fr) Mémoire à lecture seule
FR2967299A1 (fr) Circuit intégré avec protection contre des extrusions de cuivre
WO2003017362A1 (fr) Circuit integre avec cellule memoire dram
EP1011136A1 (fr) Procédé de réalisation d'une résistance dans un circuit intégré et dispositif intégré correspondant de mémoire vive statique à quatre transistors et deux résistances

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11700557

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 13522862

Country of ref document: US

122 Ep: pct application non-entry in european phase

Ref document number: 11700557

Country of ref document: EP

Kind code of ref document: A2