FR3001333A1 - Grille arriere dans transistor de selection pour dram embarquee - Google Patents

Abstract

La présente invention se rapporte à un élément de mémoire DRAM embarquée comprenant un premier nœud de stockage (1120, 1220), un nœud de ligne de bits (1040) pour accéder à la valeur stockée dans le nœud de stockage, et un transistor de sélection (1130, 1230) contrôlant l'accès depuis le nœud de ligne de bits au nœud de stockage, dans lequel le transistor de sélection a une grille avant (1132, 1232) et une grille arrière (4510, 4511).

Description

Grille arrière dans transistor de sélection pour DRAM embarquée La présente invention se rapporte de manière générale au domaine de la microélectronique. Plus précisément, la présente invention se rapporte au domaine des DRAM embarquées (de l'anglais « Dynamic Random Access Memory », soit mémoire dynamique à accès direct) et fournit une nouvelle structure qui réalise des performances améliorées au moyen de l'utilisation d'une grille arrière sur le transistor de sélection. La même structure pourrait également être utilisée dans des applications de DRAM. De nos jours, les DRAM sont présentes dans la plupart des appareils électroniques. Elles forment d'habitude la mémoire principale des microcontrôleurs ou des microprocesseurs. De manière générale, les DRAM se divisent en DRAM autonomes et en DRAM embarquées (soit eDRAM dans la suite), selon si elles sont réalisées sur une microplaquette indépendante ou sur la même microplaquette que le microcontrôleur/microprocesseur, respectivement. Les contraintes de taille et de conception des DRAM embarquées sont différentes de celles des DRAM autonomes. En particulier, la capacité des DRAM embarquées est généralement inférieure à la capacité des DRAM autonomes. Par exemple, alors que les DRAM autonomes se trouvent aujourd'hui dans des tailles de l'ordre de plusieurs giga-octets, voire plus, les DRAM embarquées peuvent se trouver dans des tailles allant de quelques centaines de kilo-octets vers le haut.

En général, le plus petit bloc de base de chaque DRAM est fourni avec un élément de stockage qui peut prendre plusieurs formes mais est principalement réalisé comme un condensateur, et avec un transistor qui autorise ou bloque l'accès à l'élément de mémoire. Lorsque le transistor permet l'accès, l'élément de mémoire peut être écrit ou lu. Lorsqu'aucun accès n'est accordé, la DRAM est en mode de rétention. Le transistor est généralement appelé « transistor de sélection ». Dans la DRAM autonome, le transistor de sélection est généralement plutôt long de manière à réduire les fuites de la cellule de mémoire et à réduire les effets de canal court. De nos jours, le transistor de sélection est un élément 3D qui est plié dans une tranchée. Ainsi, l'empreinte d'un canal long est petite. D'autre part, dans les DRAM embarquées, une telle 3D n'est généralement pas fournie. Par conséquent, dans les DRAM embarquées, un transistor de sélection fournissant un très faible courant à l'état bloqué doit être utilisé, garantissant ainsi un temps de rétention approprié pour la cellule de mémoire, tout en ayant une longueur de canal courte pour économiser de la surface. Afin d'atteindre un tel objectif, le transistor de sélection est généralement structuré de manière à avoir une tension seuil élevée. Ceci peut être obtenu, par exemple, au moyen d'un profil de dopage adéquat. Cependant, la tension seuil élevée est un inconvénient lorsque le transistor doit être rendu conducteur, étant donné que le courant à l'état passant ne peut pas atteindre un niveau suffisant pour un fonctionnement rapide. Ceci est généralement résolu en utilisant le transistor de sélection en mode surmultiplié (soit « overdrive ») quand le transistor de sélection doit être fermé, c'est-à-dire qu'il doit être rendu conducteur, afin de lire/écrire la valeur stockée dans l'élément de stockage.

L'utilisation d'une tension de surmultiplication est plutôt complexe car elle nécessite la disponibilité sur le circuit de la tension élevée elle-même, et le transistor de sélection doit être rendu résistant à l'opération de surmultiplication. En particulier, étant donné que le transistor doit être utilisé en mode surmultiplié, sa grille diélectrique doit être plus épaisse que celle d'un transistor « standard », tel qu'utilisé par exemple dans le reste du circuit. Ceci nécessite en outre des étapes de fabrication supplémentaires, ce qui augmente le coût de la DRAM embarquée. En outre, un tel mode de fonctionnement ralentit l'ouverture et la fermeture du transistor de sélection, ce qui, à son tour, ralentit le fonctionnement de la DRAM embarquée. En outre, l'augmentation de la tension d'exploitation à un niveau surmultiplié augmente considérablement la consommation d'énergie de la DRAM embarquée. La présente invention a été faite compte tenu des problèmes ci-dessus, et l'un de ses objectifs est de fournir une structure améliorée pour des DRAM embarquées permettant le fonctionnement de la DRAM embarquée sans la présence de la tension de surmultiplication. Ceci est réalisé de manière générale en employant une structure à double grille, en particulier en ajoutant une grille arrière pour le transistor de sélection. En particulier, un mode de réalisation de la présente invention peut se rapporter à un élément de mémoire DRAM embarquée comprenant un premier noeud de stockage, un noeud de ligne de bits pour accéder à la valeur stockée dans le noeud de stockage, et un transistor de sélection contrôlant l'accès depuis le noeud de ligne de bits au noeud de stockage, dans lequel le transistor de sélection a une grille avant et une grille arrière. Ceci présente l'avantage bénéfique que la tension seuil du transistor de sélection peut être contrôlée eu moyen de la grille arrière, permettant ainsi d'obtenir la tension seuil désirée sans utiliser un transistor spécifique pour le transistor de sélection qui n'est pas compatible avec la fabrication des transistors logiques sur la microplaquette. La grille arrière aide également à réduire le courant de fuite du transistor de sélection. Dans certains modes de réalisation, la grille arrière peut être configurée de manière à être polarisée pour augmenter la tension seuil du transistor de sélection.

Ceci présente l'avantage bénéfique que le faible courant désiré à l'état bloqué peut être réalisé. Dans certains modes de réalisation, la grille arrière peut être configurée de manière à être polarisée pour augmenter la tension seuil du transistor de sélection au cours de l'opération de rétention de l'élément de mémoire DRAM embarquée.

Ceci présente l'avantage bénéfique que le faible courant désiré à l'état bloqué peut être réalisé pendant le mode de rétention. Dans certains modes de réalisation, la grille arrière peut être configurée de manière à être polarisée pour diminuer la tension seuil du transistor de sélection pendant l'opération de lecture et/ou d'écriture de l'élément de mémoire DRAM embarquée.

Ceci présente l'avantage bénéfique que le transistor fonctionne rapidement pendant la lecture et/ou l'écriture. La présente invention peut se rapporter en outre à un groupe de DRAM embarquées comprenant au moins un premier et un deuxième élément de mémoire DRAM embarquée, tous deux conformément au premier ou deuxième mode de réalisation ci-dessus, dans lequel la grille arrière du premier élément de mémoire DRAM embarquée est connectée à la grille arrière du deuxième élément de mémoire DRAM embarquée. Ceci présente l'avantage bénéfique qu'une seule grille arrière peut être contrôlée facilement pour une pluralité d'éléments de mémoire DRAM embarquée. Dans certains modes de réalisation, le noeud de ligne de bits du premier élément 25 de mémoire DRAM embarquée peut être le même que le noeud de ligne de bits du deuxième élément de mémoire DRAM embarquée. Ceci présente l'avantage bénéfique que la taille des deux éléments de mémoire peut être contenue à un niveau minimum.

La présente invention peut se rapporter en outre à un groupe de DRAM embarquées comprenant au moins un premier et un deuxième élément de mémoire DRAM embarquée, tous deux conformément au premier, troisième ou quatrième mode de réalisation ci-dessus, dans lequel la grille arrière du premier élément de mémoire DRAM embarquée est déconnectée de la grille arrière du deuxième élément de mémoire DRAM embarquée. Ceci présente l'avantage bénéfique que les deux grilles arrière peuvent être exploitées indépendamment en fonction de l'état (rétention, lecture, écriture) du transistor de sélection correspondant.

Dans certains modes de réalisation,- le noeud de ligne de bits du premier élément de mémoire DRAM embarquée et le noeud de ligne de bits du deuxième élément de mémoire DRAM embarquée peuvent être séparés par un élément d'isolation et peuvent être connectés électriquement entre eux au moyen d'une connexion. Ceci présente l'avantage bénéfique que les deux noeuds de lignes de bits peuvent être traités avec une seule connexion, simplifiant ainsi l'architecture du groupe de DRAM embarquées. L'invention sera maintenant décrite plus en détail de manière exemplaire dans ce qui suit en utilisant des modes de réalisation avantageux et en référence aux dessins. Les modes de réalisations décrits ne sont que des configurations possibles, dans lesquelles les caractéristiques individuelles peuvent toutefois, tel que décrit ci-dessus, être mises en oeuvre indépendamment les unes des autres ou peuvent être omise. Des éléments identiques illustrés dans les dessins sont pourvus des mêmes signes de référence. Des parties de la description se rapportant à des éléments identiques illustrées dans les différents dessins peuvent être omises. Dans les dessins : la Figure 1 illustre schématiquement une vue du dessus d'une paire de cellules de DRAM 1000 pouvant être utilisée dans des DRAM embarquées ou dans des DRAM autonomes ; la Figure 2 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 2000 comprenant deux paires de cellules de DRAM embarquée 1000 de la Figure 1 ; la figure 3 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 3000 conformément à un mode de réalisation de la présente invention ; la figure 4 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 4000 conformément à un autre mode de réalisation de la présente invention la figure 5 illustre schématiquement une vue en coupe de l'une des cellules de DRAM embarquée du groupe de DRAM embarquées 4000 de la Figure 4 conformément à un autre mode de réalisation de la présente invention ; la figure 6 illustre schématiquement une vue en coupe alternative d'une des 10 cellules de DRAM embarquée du groupe de DRAM embarquées 4000 de la Figure 4 conformément à un autre mode de réalisation de la présente invention ; la figure 7 illustre schématiquement une vue du dessus d'une paire de cellules de DRAM 7000 pouvant être utilisée dans des DRAM embarquées ou dans des DRAM autonomes 15 la figure 8 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 8000 comprenant quatre paires de cellules de DRAM embarquée 7000 de la Figure 7 ; la figure 9 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 9000 conformément à un mode de réalisation de la présente invention ; et 20 la figure 10 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 10000 conformément à un autre mode de réalisation de la présente invention. Une première paire de cellules de DRAM 1000 va maintenant être décrite en référence à la Figure 1. La Figure 1 illustre schématiquement une vue du dessus de la 25 paire de cellules de DRAM 1000. Alors que la paire de cellules 1000 sera décrite dans ce qui suit comme étant utilisée pour des applications de DRAM embarquée, la paire de cellules 1000 peut être utilisée pour des applications de DRAM et/ou de DRAM embarquée. En particulier, la paire de cellules de DRAM embarquée 1000 illustrée 30 schématiquement à la Figure 1 comprend un premier transistor 1130 et un deuxième transistor 1230. Les deux transistors agissent comme des transistors de sélection pour deux éléments de mémoire 1100 et 1200. Plus précisément, le premier transistor 1130 comprend une source 1131, une grille 1132 et un drain 1133. De même, le deuxième transistor 1230 comprend un drain 1231, une grille 1232 et une source 1233. Ici, les zones indiquées comme « source » et « drain » peuvent être échangées, et elles correspondent généralement à des zones actives du transistor sur les deux côtés de la grille. En outre, la paire de cellules de DRAM embarquée 1000 comprend un noeud de ligne de bits 1040, un premier noeud de stockage 1120, un deuxième noeud de stockage 1220 et deux isolations à tranchées peu profondes (soit STI dans la suite, de l'anglais « shallow trench insulation ») 1110 et 1210. Dans certains modes de réalisation, les deux éléments de mémoire 1100 et 1200 ont une zone de silicium actif commune et sont entourés de STI ou par une isolation par mesa, ce qui signifie qu'à l'extérieur de 1220, 1233, 1232, 1231, 1040, 1133, 1132, 1131, 1120 le silicium actif est gravé. Les noeuds de stockage 1120 et 1220 pourraient être réalisés de n'importe quelle façon appropriée pour le stockage des informations. Par exemple, dans certains modes de réalisation, ils peuvent être réalisés par un condensateur. La présente invention n'y est cependant pas limitée et toute technologie qui permet le stockage d'information peut être utilisée à la place, comme le stockage d'information de manière magnétique ou en changeant la tension seuil d'un transistor SOI à corps flottant.

La combinaison d'éléments du premier noeud de stockage 1120 avec le noeud de ligne de bits 1040 réalise un premier élément de mémoire 1100, tandis que la combinaison d'éléments du deuxième noeud de stockage 1220 avec le noeud de ligne de bits 1040 réalise un deuxième élément de mémoire 1200. Les deux éléments de mémoire 1110 et 1200 partagent donc un noeud de ligne de bits 1040 commun. Ceci est avantageux car cela réduit l'espace utilisé pour la paire de cellules de DRAM embarquée, par opposition au cas dans lequel les deux éléments de mémoire 1100 et 1200 auraient chacun leur propre noeud de ligne de bits 1040. L'accès aux informations stockées dans le noeud de stockage 1120 peut être effectué par la grille 1132. De même, l'accès aux informations stockées dans le noeud de stockage 1220 peut être effectué par la grille 1232. Afin de pouvoir accéder indépendamment aux informations stockées dans chacun des éléments de mémoire 1100 et 1200, une connexion indépendante doit être fournie pour chacune des grilles 1132, 1232 et pour le contact de ligne de bits 1040. Un tel agencement est illustré schématiquement par la Figure 2.

La Figure 2 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 2000 comprenant deux paires de cellules de DRAM embarquée 1000 de la Figure 1. En particulier, comme il ressort de la Figure 2, le groupe de DRAM embarquées 2000 comprend deux paires de cellules de DRAM embarquée 1000 qui sont légèrement inclinées. Ceci est réalisé afin de permettre une connexion au noeud de ligne de bits 1040, ainsi qu'une connexion aux noeuds de stockage 1120, 1220, pour chaque paire de cellules de DRAM embarquée 1000. En particulier, ces connexions sont réalisées avec des lignes de connexion horizontales de manière à ce que les paires de cellules de DRAM embarquée 1000 doivent être inclinées, sinon la même ligne de connexion horizontale passerait sur les noeuds de stockage 1120 et 1220 ainsi que sur le noeud de ligne de bits 1040. Autrement dit, dans ce mode de réalisation, les noeuds 1120 et 1220 sont la connexion au condensateur dans lequel est stockée la charge. Grâce à l'inclinaison de la paire de cellules de DRAM embarquée 1000, des connexions au noeud de ligne de bits 1040, aux noeuds de stockage 1120, 1220 et aux grilles 1132, 1232 peuvent être réalisées avec seulement deux niveaux de métal, l'un disposé dans la direction horizontale, l'autre dans la direction verticale. À la Figure 2, des carrés noirs aux intersections de ces connexions verticale/horizontale et du noeud/de la grille respectif/respective indiquent la présence d'un via, reliant de la sorte la connexion verticale/horizontale au nceud/à la grille respectif/respective. Plus précisément, les connexions 2411 et 2412 sont disposées horizontalement et sont connectées aux noeuds de ligne de bits 1040 des deux paires de cellules de DRAM embarquée 1000 respectivement par le biais des vias 2421, 2422. Les connexions 2311 et 2312 sont disposées verticalement et sont connectées aux grilles 1132 et 1232 des deux paires de cellules de DRAM embarquée 1000 respectivement par le biais des vias 2321, 2322 et 2323, 2324. Il sera clair aux personnes du métier que, bien que seulement deux paires de cellules de DRAM embarquées 1000 adjacentes verticalement ont été illustrées dans le groupe de DRAM embarquées 2000 de la Figure 2, la présente invention n'y est pas limitée. En particulier, n'importe quel nombre de paires de cellules de DRAM embarquée 1000 peut être connecté de cette manière, à savoir en ajoutant des paires de cellules de DRAM embarquée d'une façon matricielle, adjacente verticalement et/ou horizontalement. Par exemple, n'importe quel nombre de paires de cellules de DRAM embarquée 1000 pourrait être placé dans une direction verticale sous les deux représentées à la Figure 2.

Dans cette configuration, toutes les grilles 1132 de chacune des paires de cellules de DRAM embarquée 1000 seraient connectées à connexion 2311, tandis que toutes les grilles 1232 de chacune des paires de cellules de DRAM embarquée 1000 seraient connectées à la connexion 2312. En alternative, ou en outre, n'importe quel nombre de paires de cellules de DRAM embarquée 1000 pourrait être placé à gauche ou à droite des deux paires de cellules de DRAM embarquée 1000 illustrées à la Figure 2. Dans ce cas, elles partageraient les connexions 2411 et 2412 (dans certains modes de réalisation non illustrés, également d'autres connexions de noeud de stockage) avec les deux paires de cellules de DRAM embarquée 1000 illustrées à la Figure 2. Une telle matrice présente l'avantage bénéfique que les connexions peuvent être partagées entre une pluralité de paires de cellules de DRAM embarquée tout en permettant un accès individuel à chaque noeud de stockage dans la matrice. Par exemple, dans le but de lire les valeurs stockées dans le noeud 1120 de la paire de cellules de DRAM embarquée 1000 la plus en haut, la grille 1132 peut être rendue conductrice au moyen de la connexion 2311, et la valeur stockée dans le noeud de stockage 1120 peut être récupérée au moyen de la connexion 2411. Bien que non illustré, il sera clair aux personnes du métier qu'une telle opération d'écriture et/ou de lecture peut être réalisée au moyen de la présence de la circuiterie de commande nécessaire, ainsi que de tout amplificateur nécessaire, etc. La Figure 3 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 3000 conformément à un mode de réalisation de la présente invention. En particulier, à la Figure 3, une grille arrière 3500 a été appliquée au groupe de DRAM embarquées 2000 de la Figure 2 afin de réaliser le groupe de DRAM embarquées 3000. La grille arrière 3500 peut être réalisée avec n'importe quelle technologie adéquate, comme par exemple un substrat de silicium sur isolant (soit SOI, de l'anglais « Silicon On lnsulator »). Une description spécifique d'une réalisation possible du placement en couches verticales du groupe de DRAM embarquées 3000 sera donnée plus loin ci-après en référence aux Fig. 5 et 6. Dans certains modes de réalisation toute isolation dans la Fig.3 pourrait être réalisée par isolation par mesa (le silicium actif est gravé en haut de l'oxyde enterré).

La présence de la grille arrière 3500 sous le groupe de DRAM embarquées 2000 permet de contrôler la tension seuil des transistors 1130 et 1230. En particulier, la tension sur la grille arrière 3500 est fixée à une valeur qui augmente la tension seuil, de sorte que le courant de fuite, c'est-à-dire le courant à l'état bloqué, est maintenu à un niveau acceptable. Ceci est avantageux étant donné que la tension seuil élevée peut être réalisée au moyen de la grille arrière et pas au moyen de l'utilisation d'un canal long pour les transistors de sélection ou par dopage. De cette manière, les transistors de sélection 1130 et 1230 peuvent être réalisés pendant la même étape de fabrication que tous les autres transistors logiques sur la micropiaquette, rendant ainsi la fabrication de la DRAM embarquée moins coûteuse, plus simple et plus fiable. Afin d'augmenter la tension seuil, des techniques connues peuvent être appliquées. Par exemple, si les transistors de sélection 1130, 1230 sont des transistors de type N, leur tension seuil peut être augmentée en appliquant une tension négative à la grille arrière 3500. La Figure 4 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 4000 conformément à un autre mode de réalisation de la présente invention. En particulier, le groupe de DRAM embarquées 4000 comprend deux paires de cellules de DRAM embarquée agencées d'une manière inclinée, comme dans les Fig. 2 et 3, et deux grilles arrière 4510 et 4511. Chacune des paires de cellules de DRAM embarquée de la Figure 4 diffère de la paire de cellules de DRAM embarquée 1000 des Fig. 1 à 3 en raison du fait que le noeud de ligne de bits 1040 commun aux éléments de mémoire 1100 et 1200 dans les modes de réalisation des Figures 1 à 3 est substitué par deux noeuds de ligne de bits 1040, un pour chacun des transistors 1130 et 1230, tel qu'il sera décrit en référence aux Figures 5 et 6. Les deux noeuds de ligne de bits 1040 séparés sont ensuite connectés au moyen d'une connexion 4610 de telle sorte que la lecture et l'écriture du groupe de DRAM embarquées 4000 peut être réalisée comme pour le groupe de DRAM embarquées 2000 avec une seule connexion horizontale 2411, 2412 pour chacune des paires de cellules de DRAM embarquée. En outre, les STI 1110 des paires de cellules de DRAM embarquée sont regroupées de telle sorte qu'une seule STI 1110 borde le côté gauche de la grille arrière 4510 et une seule STI borde le côté droit de la grille arrière 4512. De plus, dans certains modes de réalisation, du côté supérieur et du côté inférieur des éléments de mémoire 4100 et 4200, il peut également y avoir un isolement par mesa où le silicium actif 5003 est gravé. La séparation des deux éléments de mémoire 1100 et 1200 permet leur positionnement sur deux grilles arrière 4510 et 4511 distinctes, respectivement. Par rapport au groupe de DRAM embarquées 3000 de la Figure 3, ceci permet aux deux grilles arrière d'être polarisées indépendamment l'une de l'autre. Ceci est avantageux étant donné que l'exploitation de la grille arrière 4510, 4511 peut être combinée avec l'exploitation de la grille de transistor 1132, 1232 correspondante. En d'autres termes, en référence au transistor 1130 et à l'élément de mémoire 4100, quand la grille 1132 est fermée, c'est-à-dire qu'elle est rendue conductrice, dans le but d'accéder au noeud 1120, la grille arrière 4510 peut être exploitée de manière à abaisser le seuil du transistor, de telle sorte que l'accès au noeud puisse être réalisé en utilisant une tension basse sur la grille 1132. D'autre part, lorsque le transistor 1130 est ouvert, c'est-à-dire au cours de l'état de rétention, la grille arrière 4510 peut être exploitée de manière à augmenter la tension seuil du transistor 1130, de telle sorte qu'un très faible courant de fuite va s'écouler à travers le transistor avec la grille 1132. De cette manière, tous les transistors qui sont alignés verticalement, comme le transistor 1130 d'une quelconque parmi l'une des pluralités des paires de cellules de DRAM embarquée, peuvent être exploités au moyen d'une pluralité de grilles « avant » 1132 et au moyen d'une seule grille arrière 4510. L'exploitation est semblable pour tous les transistors 1230 de l'élément de mémoire 4200 et pour la grille arrière 4511 unique, et sa description est donc omise. Une telle opération est avantageuse étant donné que la grille arrière peut être utilisée pour réduire le courant de fuite, pendant l'état de rétention, tout en ne nécessitant pas un transistor long ou un transistor dopé afin d'avoir une tension seuil élevée inhérente, tandis que, en même temps, la grille arrière peut être utilisée pour permettre un accès rapide au noeud de stockage pendant la lecture/écriture du noeud de stockage, tout en ne nécessitant pas l'utilisation de la surmultiplication. La présence d'une grille arrière indépendante pour chaque ligne d'éléments de mémoire 4100, 4200 permet donc un fonctionnement rapide des éléments, une faible consommation d'énergie, un temps de rétention long et la réalisation du transistor de sélection avec des étapes de fabrication standard communes au reste de la microplaquette, ce qui permet à son tour la réduction des coûts et de la complexité de fabrication, offrant ainsi un rendement accru. La Figure 5 illustre schématiquement une vue en coupe de l'une des paires de 25 cellules de DRAM embarquée du groupe de DRAM embarquées 4000 de la Figure 4 conformément à un autre mode de réalisation de la présente invention. En particulier, la vue en coupe de la Figure 5 est prise le long de la ligne A-A' de la Figure 4. En particulier, comme il ressort de la Figure 5, les deux transistors 1130 et 1230 sont réalisés sur un substrat 5000. Le substrat 5000 pourrait être, par exemple, un 30 substrat SOI comprenant une couche semi-conductrice massive 5001, une couche isolante enterrée 5002 et une couche semi-conductrice mince 5003. Les deux transistors 1130 et 1230 sont réalisés en utilisant la couche 5003 comme leur couche active. Les noeuds de stockage 1120 et 1220 sont seulement illustrés de manière schématique. Comme décrit ci-dessus, la technologie avec laquelle est réalisé l'élément de mémoire pourrait être n'importe laquelle parmi plusieurs options comme un condensateur, un transistor SOI avec une tension seuil variable, etc. Comme il ressort de la Figure 5, la séparation des grilles arrière 4510 et 4511 est réalisée au moyen d'une STI 5004 placée entre l'élément de mémoire 4100 et l'élément de mémoire 4200. Comme on peut le voir, à la place d'un noeud de ligne de bits 1040 unique partagé par les deux éléments de mémoire 1100 et 1200, deux de ces noeuds 1040 sont présents et sont reliées par une connexion 4610 chevauchant les deux noeuds de lignes de bits 1040. D'une telle manière, il est toujours possible d'utiliser une seule >connexion horizontale 2411, telle que celle illustrée à la Figure 2, pour la connexion au contact 4610. La Figure 6 illustre schématiquement une vue en coupe alternative d'une des paires de cellules de DRAM embarquée du groupe de DRAM embarquées 4000 de la Figure 4 conformément à un autre mode de réalisation de la présente invention. En particulier, dans le mode de réalisation de la Figure 6, les deux noeuds de ligne de bits 1040 ne sont pas présents et sont remplacés par un seul noeud de ligne de bits 4611 qui s'étend sur la région occupée par les noeuds de ligne de bits 1040 dans le mode de réalisation de la Figure 5, ainsi que la STI 5004. Il sera clair aux personnes du métier que les espaces vides dans les Figures 5 et 6 peuvent être remplis par des matériaux adéquats, comme un diélectrique.

En outre, bien que non illustré, la STI 5004 pourraient être implémentée de manière à séparer seulement les grilles arrière 4510, 4511, sans séparer la couche de semi-conducteur 5003 de l'élément de mémoire 1100 de celle de l'élément de mémoire 4511. Dans ce cas, un noeud de ligne de bits 1040 unique, plus petit, pourrait encore être implémenté, même en présence de deux grilles arrière 4510, 4511. Cela pourrait être réalisé, par exemple, en réalisant la STI 5004 avant de réaliser la couche de semi- conducteur 5003. En alternative, la STI 5004 pourrait être réalisée en coupant à travers la couche de semi-conducteur 5003, mais la partie enlevée de couche de semi-conducteur 5003 pourrait être reconstruite. Toujours en alternative, ou en outre, les deux grilles arrière pourraient ne pas être séparées par une STI, mais seulement par une région intrinsèque de la couche massive 5001. Dans ce cas, les deux grilles arrière pourraient être réalisées en dopant les régions correspondantes, et la séparation serait réalisée par le dopage inverse dans la région entre les deux régions dopées, correspondant substantiellement à la région occupée par la STI 5004.

La Figure 7 illustre schématiquement une vue du dessus d'une paire de cellules de DRAM 7000. Alors que dans la suite la paire de cellules de DRAM 7000 est décrite comme étant utilisée pour des applications de DRAM embarquée, la paire de cellules 7000 peut être utilisée pour des applications de DRAM et/ou de DRAM embarquée. La Figure 8 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 8000 comprenant quatre paires de cellules de DRAM embarquée 7000 de la Figure 7. La paire de cellules de DRAM embarquée 7000 diffère de la paire de cellules de DRAM embarquée 1000 en ce que le noeud de ligne de bits 7040 est façonné de manière à s'étendre hors de l'axe principal linéaire B-B' de la paire de cellules de DRAM embarquée 7000. En d'autres termes, le noeud de ligne de bits 7040 s'étend vers le bas, dans la Figure, plus bas que la partie inférieure des éléments 1110-1133 et 1210-1231. Dans certains modes de réalisation, en dehors de la zone occupée par les éléments 1220, 1233, 1232, 1231, 7040, 1133, 1132, 1131 et 1120, le silicium actif tel que la couche 5003 à la Figure 5 peut être gravé d'une manière d'isolation par mesa.

Cela permet, comme il ressort de la Figure 8, qu'une matrice de paires de cellules de mémoire 7000 puisse être réalisée sans l'inclinaison qui est nécessaire pour la matrice de la Figure 2. Une connexion verticale à chacune des grilles 1132 et 1232 de chacune des paires de cellules de mémoire 7000 peut être réalisée à la Figure 8 comme c'était le cas à la Figure 2. Cependant, étant donné que le noeud de stockage 1120, 1220 et le noeud de ligne de bits 7040 ne sont pas sur la même ligne horizontale, une connexion peut être établie vers ces éléments avec deux lignes de connexion horizontales séparées sans incliner la paire de cellules de mémoire 7000. En particulier à la Figure 8, comme à la Figure 2, des carrés noirs à l'intersection de connexions verticales/horizontales et du noeud/de la grille respectif/respective indiquent la présence d'un via, reliant ainsi la connexion verticale/horizontale au noeud/à la grille respectif/respective. Plus précisément, les connexions 8411 et 8412 sont disposées horizontalement et sont connectées aux noeuds de ligne de bits 7040 des paires de cellules de DRAM embarquée 7001-7003 par le biais des vias 8421-8423, respectivement. Les connexions 8311-8316 sont disposées verticalement et sont reliées aux grilles 1132 et 1232 des paires de cellules de DRAM embarquée 7001-7004 par le biais des vias 8321-8328. Il sera clair aux personnes du métier que, tandis que seulement quatre paires de cellules de DRAM embarquée 7001-7004 ont été illustrées dans le groupe de DRAM embarquées 8000 de la Figure 8, la présente invention n'y est pas limitée. En particulier, n'importe quel nombre de paires de cellules de DRAM embarquée 7000 peut être connecté de cette manière, en ajoutant des paires de cellules de DRAM embarquée de façon matricielle, verticalement et/ou horizontalement adjacentes d'une manière semblable à ce qui a été présenté pour le mode de réalisation de la Figure 2. La figure .9 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 9000 conformément à un mode de réalisation de la présente invention. En particulier, à la Figure 9, d'une manière semblable à la Figure 3, une seule grille arrière 9500 est appliquée au groupe de DRAM embarquées 8000 de la Figure 8. Des avantages semblables à ceux du mode de réalisation de la Figure 3 peuvent donc être obtenus, avec l'avantage supplémentaire de ne pas avoir besoin d'incliner les paires de cellules de DRAM embarquée 7000. Dans certains modes de réalisation, toute l'isolation dans la Fig. 9 pourrait être réalisée par isolation par mesa (le silicium actif est gravé en haut de l'oxyde enterré). La figure 10 illustre schématiquement une vue du dessus d'un groupe de DRAM embarquées 10000 conformément à un autre mode de réalisation de la présente invention. En particulier, à la Figure 10, d'une manière semblable à la Figure 4, une seule grille arrière 1 051 0-1 051 5 est appliquée à tous les éléments de mémoire de DRAM embarquée qui partagent la même connexion verticale à la grille 1132 ou 1232. En outre, de manière semblable à la Figure 4, les STI 1110 et 1210 sont allongées, 5004 est aussi une STI, de manière à séparer des grilles arrière voisines. De plus, dans certains modes de réalisation, du côté supérieure et du côté inférieur des éléments de mémoire 7101- 7204, il peut également y avoir un isolement par mesa dans lequel le silicium actif 5003 est gravé. En particulier, les grilles arrière 10510-10515 agissent, dans l'ordre, sur les éléments de mémoire 7102, 7202, 7101 et 7104, 7201 et 7204, 7103 et 7203. Ici, comme à la Figure 4, les paires de cellules de DRAM embarquée 7001-7004 sont divisées chacune en deux éléments de mémoire de manière à permettre la séparation des grilles arrière sous-jacentes au moyen d'une STI 5004. Les éléments de mémoire 7101 et 7201 forment ainsi la paire de cellules de DRAM embarquée 7001, les éléments de mémoire 7102 et 7202 forment la paire de cellules de DRAM embarquée 7002, les éléments de mémoire 7103 et 7203 forment la parie de cellules de DRAM embarquée 7003 et les éléments de mémoire 7104 et 7204 forment la paire de cellules de DRAM embarquée 7004. Les deux éléments de mémoire formant une paire de cellules de DRAM embarquée sont séparés de telle sorte que, d'une manière semblable au mode de réalisation de la Figure 4, au lieu d'un noeud de ligne de bits 7040 unique, deux noeuds de ligne de bits 7040 sont réalisés et connectés entre eux au moyen d'une connexion 10610. Des avantages semblables à ceux du mode de réalisation de la Figure 4 peuvent donc être obtenus, avec l'avantage supplémentaire de ne pas avoir besoin d'incliner les paires de cellules de DRAM embarquée 7000. Bien que dans les modes de réalisation décrits précédemment les grilles arrière 3500, 4510, 4511, 9500, 10510-10515 soient illustrées comme chevauchant substantiellement les éléments de mémoire respectifs entiers, la présente invention n'y est pas limitée. En alternative, ou en outre, au moins l'une des grilles arrière pourrait être réalisée de manière à chevaucher substantiellement le canal des transistors de sélection respectifs et pas les structures restantes des éléments de mémoire.

Claims (1)

1. REVENDICATIONS1. Élément de mémoire DRAM embarquée comprenant un premier noeud de stockage (1120, 1220), un noeud de ligne de bits (1040) pour accéder à la valeur stockée dans le noeud de stockage, et un transistor de sélection (1130, 1230) contrôlant l'accès depuis le noeud de ligne de bits au noeud de stockage, dans lequel le transistor de sélection a une grille avant (1132, 1232) et une grille arrière (3500, 4510, 4511, 9500, 10510-10515). Élément de mémoire DRAM embarquée selon la revendication 1, dans lequel la grille arrière (3500, 9500) est configurée de manière à être polarisée pour augmenter la tension seuil du transistor de sélection. Élément de mémoire DRAM embarquée selon la revendication 1, dans lequel la grille arrière (4510, 4511, 10510-10515) est configurée de manière à être polarisée pour augmenter la tension seuil du transistor de sélection pendant l'opération de rétention de l'élément de mémoire DRAM embarquée. Élément de mémoire DRAM embarquée selon la revendication 3, dans lequel la grille arrière (4510, 4511, 10510-10515) est configurée de manière à être polarisée pour diminuer la tension seuil du transistor de sélection pendant l'opération de lecture et/ou d'écriture de l'élément de mémoire DRAM embarquée. Groupe de DRAM embarquées comprenant au moins un premier (1100) et un deuxième (1200) élément de mémoire DRAM embarquée, tous deux selon la revendication 1 ou 2, dans lequel la grille arrière (3500) du premier élément de mémoire DRAM embarquée est connectée à la grille arrière (3500) du deuxième élément de mémoire DRAM embarquée. Groupe de DRAM embarquées de la revendication 5, dans lequel le noeud de ligne de bits du premier élément de mémoire DRAM embarquée est le même que le noeud de ligne de bits du deuxième élément de mémoire DRAM embarquée. Groupe de DRAM embarquées comprenant au moins un premier (4100) et un deuxième (4200) élément de mémoire DRAM embarquée, tous deux selon la revendication 1, 3 ou 4, dans lequel la grille arrière (4510) du premier élément de mémoire DRAM embarquée est déconnectée de la grille arrière (4511) du deuxième élément de mémoire DRAM embarquée.8. Groupe de DRAM embarquées de la revendication 7, dans lequel le noeud de ligne de bits du premier élément de mémoire DRAM embarquée et le noeud de ligne de bits du deuxième élément de mémoire DRAM embarquée sont séparés par un élément d'isolation (5004) et sont connectés électriquement entre eux au moyen d'une connexion (4610).