FR2979738A1 - Memoire sram a circuits d'acces en lecture et en ecriture separes - Google Patents

Abstract

Mémoire SRAM, comportant une pluralité de cellules mémoire de type 6T, à base de six transistors à effet de champ à grille isolée, chaque cellule comportant deux inverseurs (2, 12) connectés en antiparallèle, et deux circuits distincts d'accès en écriture et lecture, lesdits circuits d'écriture comportant deux transistors d'accès (22, 23) reliés chacun à une ligne de bit BL et à un point commun des inverseurs distincts, et dont les grilles (25, 26) sont reliées à une ligne de mot WL , chaque inverseur comportant un transistor de connexion au niveau haut (5, 15) et un transistor de connexion au niveau bas (6, 16), dans laquelle la largeur W des grilles de transistors de connexion au niveau bas (6, 16) est strictement inférieure à la largeur de grille W des transistors d'accès en écriture (22, 23), et la largeur de grille W des transistors de connexion au niveau haut (5, 15) est supérieure ou égale à la largeur de grille W des transistors de connexion au niveau bas (6, 16).

Description

-1- MEMOIRE SRAM A CIRCUITS D'ACCES EN LECTURE ET EN ECRITURE SEPARES Domaine technique L'invention se rattache au domaine de la microélectronique, et plus précisément de la réalisation de mémoires de type SRAM (Static Random Access Memory), réalisées sur des substrats en matériau semi-conducteur, et en particulier de type silicium. L'invention concerne plus particulièrement les cellules de mémoire présentant un circuit d'accès en lecture distinct du circuit d'accès en écriture et permettant ainsi d'optimiser leurs performances en écriture. Arrière plan de l'invention De façon générale, les mémoires électroniques sont formées d'un ensemble de cellules élémentaires, conçues pour contenir une information binaire. Ces cellules sont agencées sous forme matricielle, en un certain nombre de lignes et de colonnes. Chaque cellule SRAM contient un « bit » d'information, les bits étant eux-mêmes organisés en « mots », les circuits externes de lecture et d'écriture participant à la définition de cette organisation. Le nombre de mots par ligne est désigné sous le terme de « mux », par référence à la notion de multiplexage des informations. De façon classique, les cellules de mémoire sont formées par un assemblage de différents transistors, typiquement des transistors à effet de champ à grille isolée (MOSFET).

De façon classique, et comme illustré à la figure 1, une cellule de mémoire 1 comprend un ensemble de deux inverseurs 2, 12 connectés en antiparallèle de façon à former un système bistable, c'est-à-dire présentant deux points stables de fonctionnement, le passage de l'un à l'autre ne pouvant être obtenu que par une action extérieure, typiquement assurée par le circuit d'écriture. Chaque inverseur 2,12 comprend un transistor de connexion 5, 15 au niveau haut, 2 9 7 9 7 3 8 -2- typiquement de type MOS à canal P, en série avec un transistor de connexion 6, 16 au niveau bas, typiquement de type MOS à canal N. Les grilles 7, 8, 17, 18 de ces deux transistors sont reliées entre elles, et 5 reliées au point médian 19, 9 de l'autre inverseur. Ces deux inverseurs 2, 12 sont commandés par la connexion des grilles 7,8, 17, 18 de leurs transistors à des signaux opposés provenant des lignes de bit 20, 21. Cette commande se réalise par l'intermédiaire de transistors 22, 23 dont la grille 10 25, 26 est commandée par une ligne de mot 29, alimentée lorsque la cellule appartient au mot sur lequel doit être effectuée l'écriture. L'ensemble des six transistors 5, 15, 6, 16, 25, 26 ainsi rassemblés définit une cellule dite « 6T » de conception traditionnelle. 15 Exposé de l'invention Compte tenu de l'augmentation de la fréquence de fonctionnement des circuits électroniques et en particulier de la fréquence d'accès à la mémoire, le besoin se fait sentir d'optimiser les performances des cellules de mémoire. 20 Parallèlement, dans certains appareils autonomes, alimentés par une source d'énergie limitée, et délivrant une tension décroissante au fur et à mesure de la consommation, le besoin se fait sentir également de bénéficier de mémoires qui présentent un état le plus stable possible, malgré une diminution de la tension d'alimentation. En outre, compte tenu de la diminution des dimensions des 25 composants électroniques, il convient également de s'affranchir des contraintes liées au dimensionnement des différents éléments composant une mémoire, tout en restant compatible, dans la mesure du possible, avec les besoins évoqués ci-avant. Enfin, de manière à minimiser les coûts de fabrication, il convient de limiter le nombre d'étapes de fabrication en utilisant pour le point mémoire SRAM des 30 étapes communes à l'ensemble des autres dispositifs utilisés dans le circuit. -3- Pour atteindre ces objectifs, la présente invention prévoit une mémoire SRAM dont la marge en écriture (entendue comme la capacité à voir l'état du bistable modifié), la vitesse en écriture, et la tension minimale de rétention de l'information seront optimisées, indépendamment des contraintes liées à la lecture et ce sans ajout d'étapes de fabrication spécifique. Typiquement, l'indépendance vis-à-vis des contraintes liées à la lecture peut être assurée par la création d'un circuit de lecture à haute impédance connecté à l'un, à l'autre ou aux deux points médians 19 et 9.

Ainsi, selon un aspect de l'invention, il est prévu une mémoire SRAM, comportant une pluralité de cellules mémoire de type 6T, à base de six transistors à effet de champ à grille isolée, chaque cellule comportant deux inverseurs connectés en antiparallèle, et deux circuits distincts d'accès en écriture et lecture, lesdits circuits d'écriture comportant deux transistors d'accès reliés chacun à une ligne de bit dédiée à l'écriture et à un point commun des inverseurs distincts, et dont les grilles sont reliées à une ligne de mot, chaque inverseur comporte un transistor de connexion au niveau haut et un transistor de connexion au niveau bas, dans laquelle la largeur des grilles de transistors de connexion au niveau bas est strictement inférieure à la largeur de grille des transistors d'accès en écriture, et la largeur de grille des transistors de connexion au niveau haut est supérieure ou égale à la largeur de grille des transistors de connexion au niveau bas. Selon un mode de réalisation, le rapport de la largeur de grille des transistors de 25 connexion au niveau bas, divisé par la largeur de grille des transistors d'accès en écriture est compris entre 0,3 et 0.7, et préférentiellement entre 0,3 et 0,5. Selon un autre mode de réalisation, le rapport de la largeur de grille des transistors de connexion au niveau haut, divisé par la largeur de grille des transistors de 30 connexion au niveau bas est compris entre 1 et 2. Dans un premier cas de figure dépendant de la technologie employée, ce rapport peut être compris entre 1 et 1,6, préférentiellement entre 1,1 et 1,5, voire voisin de 1,3. Dans un autre cas de figure, -4- correspondant à un autre choix technologique, ce rapport peut être compris entre 1,4 et 2, préférentiellement entre 1,5 et 1,9, voire voisin de 1,7. Description sommaire des figures La manière de réaliser l'invention ainsi que certains de ses avantages ressortiront bien de la description du mode de réalisation qui suit, à l'appui des figures annexées dans lesquelles : La figure 1, décrite précédemment, représente de façon schématique une cellule 6T d'une mémoire SRAM classique.

La figure 2 est une vue de dessus d'une topologie d'une cellule 6T selon un mode de réalisation. Les exemples donnés ci-après le sont à titre illustratif et non limitatif Les différentes dimensions et proportions ne sont données que pour permettre de 15 comprendre l'invention, et peuvent avoir été exagérées et différer de la réalité uniquement dans un but de faciliter la compréhension de l'invention. Description détaillée La topologie illustrée à la figure 2 illustre un mode de réalisation des 20 différentes zones actives d'une cellule 6T correspondant au schéma électrique de la figure 1. Dans cette cellule, n'ont donc été représentés que les deux inverseurs formant la structure bistable, et les deux transistors d'accès en écriture. Le ou les circuits de lecture sont classiquement formés par un ensemble supplémentaire de deux ou quatre transistors qui peuvent être réalisés de manière indépendante de 25 certains aspects de la présente invention. Dans la forme illustrée à la figure 2, la cellule 6T comprend sensiblement trois secteurs alignés 101, 102, 103, présentant un point de symétrie centrale 104. Dans le secteur latéral 101, on observe une première zone active 110 réalisée dans 30 le substrat de silicium, pour former la source et le drain d'un transistor d'accès en écriture, appelé aussi transistor « pass gate » 22. Cette zone active 110 est adjacente à une seconde zone active 112 qui forme la source et le drain d'un des -5- transistors d'un des inverseurs, et plus précisément du transistor NMOS de connexion à l'état bas également appelé transistor «pull down » 6. Le secteur central 102 de la cellule 6T comprend une zone active 114 qui forme la source et le drain de l'autre transistor de l'inverseur, à savoir le transistor de connexion à l'état haut, également appelé transistor « pull up » 5. Cette zone active 114 qui forme un transistor de type PMOS, présente deux régions distinctes. Une première région 115 se trouve en regard du transistor pull down, et reçoit la grille 117. Cette région 115 présente une largeur Wpu.

Une seconde région 116 se trouve en regard du transistor pass gate. Elle forme une zone active 116 qui est de moindre largeur, pour conserver une distance suffisante vis-à-vis de la zone active du transistor pass gate, et permettre l'implantation de tranchées profondes d'isolation (ou STI, Shallow Trench Isolation) de dimensions convenables. Les autres zones actives 210, 212, 214 présentes dans la cellule 6T sont disposées symétriquement par rapport au point central 104, pour réaliser l'autre inverseur et son transistor d'accès.

Les transistors pull-down et pass gate présents dans les secteurs 101 et 103 sont réalisés avec le type de transistor (N ou P) assurant la meilleure conductivité électrique, de façon à maximiser l'efficacité du transfert de charge à travers le transistor pass gate. Le transistor pull-up est réalisé avec le type (respectivement P ou N) complémentaire de façon à ce que les transistors 5 et 6 d'une part, et les transistors 15 et 16 d'autre part, forment des inverseurs. Classiquement, les transistors (pass gate, pull down) des secteurs 101 et 103 sont de type N et ceux du secteur 102 (pull up) sont de type P. Les types des transistors indiqués sur la figure 1 correspondent à cette configuration classique.

Il est à noter que la topologie générale de la cellule mémoire ne serait pas modifiée dans l'hypothèse où, pour des raisons de conductivité électrique les -6- transistors pass gate et pull down soient de type P et les transistors pull-up de type N. Seules les connections aux points haut (Vdd) et bas (Gnd) devraient être interverties.

Au niveau supérieur, le substrat de silicium reçoit des structures de grille reposant sur les zones actives. Ces structures de grille peuvent être réalisées par exemple par un empilement d'oxyde et de silicium polycristallin. La structure de grille 120 reposant sur la zone active 110, pour former la grille 25 du transistor de pass gate 22, s'étend jusqu'en limite 105 de cellule, et reçoit à ce niveau un pilier de contact 121, permettant la connexion à la ligne de bit en écriture désignée par le terme de « bitline write » BLw. Les zones actives 112, 114 des transistors de pull down et de pull up partagent une autre structure de grille 125 qui recouvre donc ces deux zones.

La zone active 110 du transistor de pass gate comprend également un pilier de contact 127 situé en limite 106 de cellule et destiné à être connecté à la ligne de mot pour l'écriture désignée par le terme de « wordline write » WLw. La zone active 112 du transistor de pull down 6 comporte en limite 107 de cellule un pilier de contact 128 destiné classiquement à être relié au point bas de potentiel (ou GND). Dans leurs régions de contact, les zones actives 110, 112 du transistor de pass gate 22 et du transistor de pull down 6 comportent un pilier commun 129 à cheval sur les deux zones 112, 110.

Le transistor de pull up 5 comporte en limite de cellule 107 un pilier de contact 131 relié classiquement au point haut de potentiel (ou VDD). La région 116 de moindre largeur du transistor de pull up comporte également un pilier de contact 133 de taille supérieure, qui est au contact pour partie avec la zone active 116 et pour partie avec la couche 225 formant la structure de grille commune des transistors de pull up et pull down de l'autre inverseur de la cellule. -7- Ce pilier de contact 133 est relié, à un niveau de métallisation supérieur, au pilier 129 formant le point commun entre le transistor de pull down 6 et le transistor de pass gate 22, par l'intermédiaire d'une piste métallique 135.

Comme illustré à la figure 2, la largeur 4e WPG de la zone active 110 du transistor pass gate est supérieure à la largeur WPD du transistor pull down. Ceci permet d'une part de maximiser la transmission du potentiel de la bitline BLw au noeud interne de la cellule mémoire, de manière à maximiser la marge d'écriture (critère généralement qualifié de « Write Mangin »), permettant de fonctionner à plus basse tension ; et d'autre part de maximiser le courant transitant depuis la ligne de bit en écriture BLw, de manière à augmenter la vitesse d'écriture. De préférence, on cherchera donc à augmenter au maximum la largeur WPG du transistor de pass gate. Toutefois, cette augmentation est limitée en pratique par le fait que l'écart entre la largeur WPG du transistor de pass gate et celle WPD du transistor de pull down, ne peut être trop important. En effet, pour des raisons d'ordre technologique, il est préférable d'éviter des topographies présentant des variations de direction très rapprochées pour les zones frontières des transistors formées par des tranchées profondes (ou STI).

De même, la largeur Wpu du transistor de pull up ne peut pas descendre en dessous d'une certaine limite dépendante du « noeud technologique », pour des raisons liées à la répétabilité du processus d'implantation des dopants pour réaliser les zones actives. Cette limite est de l'ordre de la centaine de nanomètres pour le noeud technologique dit « 65nm ».

Selon un mode de réalisation particulier, le rapport a entre ces deux largeurs (WPD/WPG) est donc inférieur à 1, et voisin de 0,3. Complémentairement, le rapport entre la largeur Wpu du transistor de pull up 30 et celle WPD du transistor de pull down est choisi de manière à ce que le courant Ion soit aussi proche que possible dans les deux transistors. -8- De cette manière, on diminue d'une part le temps de changement d'état du bistable, ce qui se traduit par une diminution du temps nécessaire à l'écriture et donc une augmentation de la vitesse d'écriture, critère généralement qualifié de « Write-Time ». D'autre part, on augmente la stabilité en cas de baisse de la tension d'alimentation, critère généralement qualifié de « Retention Noise margin ». Pour ce faire, la largeur du transistor Wpu de pull up est choisie supérieure ou égale à la largeur WPD du transistor de pull down, avec un rapport entre ces deux largeurs qui est choisi en fonction de la conductivité des types de transistors, classiquement liée à la nature et la concentration des dopants qui sont utilisés pour ces deux transistors ainsi qu'à mobilité des porteurs de charges et à d'autres paramètres physiques En pratique, le choix du type de transistors, et donc ce rapport de 15 conductivité, peut être imposé par la conception des transistors des portes logiques des autres circuits associés à la mémoire, qui sont réalisés de préférence dans des étapes communes. Autrement dit, en fonction des choix technologiques effectués pour les 20 composants incluant la mémoire, le rapport optimal entre Wpu et WPD peut être optimisé. Dans l'hypothèse de l'utilisation d'un nombre minimum d'etapes de fabrication impliquant l'usage d'une seule famille de transistors (par exemple « Low VT »), une valeur de l'ordre de 1,7 ± 0,3 sera considérée comme optimale dans une technologie de type « 32nm CMOS Low Power (LP)». Toujours à titre 25 d'exemple et dans l'hypothèse de l'usage d'une seule famille de transistors, une valeur de l'ordre de 1,3 ± 0.3 sera considérée comme optimale dans une technologie de type « 32nm CMOS High Performance (HP) » mettant en oeuvre des effets de contraintes.

30 Pour le dimensionnement des différentes zones actives, on tiendra également compte du fait que le transistor de pull up ne doit pas se rapprocher trop fortement du transistor de pass gate, et conserver entre les deux zones actives -9- correspondantes une distance D suffisante pour l'implantation des tranchées d'isolation. A titre d'exemple, dans le cadre d'une mémoire réalisée selon le noeud 5 technologique 32 nanomètres, la hauteur HT d'une cellule 6T est de l'ordre de 250 nanomètres, pour une largeur WT de l'ordre de 900 nanomètres. La moitié de la différence V2.(WpG - WPD) de largeur des transistors de pass gate et le transistor de pull down, est de l'ordre de quelques dizaines de nanomètres, et typiquement de 70 à 80 nanomètres. La distance D séparant les points les plus proches des zones 10 actives 110, 114 des transistors de pass gate et pull up est d'un même ordre. Bien entendu, ces distances et autres dimensions ne sont pas limitatives, et correspondent à une technologie donnée, et peuvent bien entendu déclinées en fonction du noeud technologique employé et d'autres contraintes extérieures.

15 Il ressort de ce qui précède que la cellule de mémoire ainsi réalisée présente l'avantage combiné d'une amélioration de la capacité en écriture de la cellule, qui se traduit par une diminution du temps nécessaire à l'écriture, ainsi qu'une augmentation de la marge en écriture. De même, la structure bistable formée par les deux inverseurs associés dans la cellule 6T présente une meilleure stabilité en 20 cas de baisse de la tension d'alimentation, critère généralement qualifié de « Retention Noise margin ».

Claims (2)

1. REVENDICATIONS1/ Mémoire SRAM, comportant une pluralité de cellules mémoire de type 6T, à base de six transistors à effet de champ à grille isolée, chaque cellule comportant deux inverseurs (2, 12) connectés en antiparallèle, et deux circuits distincts d'accès en écriture et lecture, lesdits circuits d'écriture comportant deux transistors d'accès (22, 23) reliés chacun à une ligne de bit dédiée à l'écriture (BLw, /BLw) et à un point commun des inverseurs distincts, et dont les grilles (25, 26) sont reliées à une ligne de mot (WLw), chaque inverseur comportant un transistor de connexion au niveau haut (5, 15) et un transistor de connexion au niveau bas (6, 16), dans laquelle la largeur (WpD) des grilles de transistors de connexion au niveau bas (6, 16) est strictement inférieure à la largeur de grille (WpG) des transistors d'accès en écriture (22, 23), et la largeur de grille (Wpu) des transistors de connexion au niveau haut (5, 15) est supérieure ou égale à la largeur de grille WpD des transistors de connexion au niveau bas (6, 16). 2/ Mémoire SRAM selon la revendication 1 dans laquelle le rapport de la largeur de grille (WpD) des transistors de connexion au niveau bas, divisé par la largeur de 20 grille des transistors d'accès en écriture (WpG) est comprise entre 0,3 et 0.7. 3/ Mémoire SRAM selon la revendication 1 dans laquelle le rapport de la largeur de grille (WpD) des transistors de connexion au niveau bas, divisé par la largeur de grille des transistors d'accès en écriture (WpG) est comprise entre 0,3 et 0,5. 25 4/ Mémoire SRAM selon la revendication 1 dans laquelle le rapport de la largeur de grille (Wpu) des transistors de connexion au niveau haut, divisé par la largeur de grille (WpD) des transistors de connexion au niveau bas est compris entre 1 et
2. 2. 30 5/ Mémoire SRAM selon la revendication 4 dans laquelle le rapport de la largeur de grille (Wpu) des transistors de connexion au niveau haut, divisé par la largeur de grille (WpD) des transistors de connexion au niveau bas est compris entre 1 et 1,6./ Mémoire SRAM selon la revendication 4 dans laquelle le rapport de la largeur de grille (Wpu) des transistors de connexion au niveau haut, divisé par la largeur de grille (WpD) des transistors de connexion au niveau bas est compris entre 1,1 et 1,5. 7/ Mémoire SRAM selon la revendication 4 dans laquelle le rapport de la largeur de grille (Wpu) des transistors de connexion au niveau haut, divisé par la largeur de grille (WpD) des transistors de connexion au niveau bas est compris entre 1,4 et 2. 8/ Mémoire SRAM selon la revendication 4 dans laquelle le rapport de la largeur de grille (Wpu) des transistors de connexion au niveau haut, divisé par la largeur de grille (WpD) des transistors de connexion au niveau bas est compris entre 1,5 et 1,9.