RU2762548C1

RU2762548C1 - Adder-multiplier modulo three

Info

Publication number: RU2762548C1
Application number: RU2020131911A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2020-09-25
Filing date: 2020-09-25
Publication date: 2021-12-21

Abstract

FIELD: computing technology.

SUBSTANCE: invention relates to an adder-multiplier modulo three. The device contains three AND gates, six OR gates and four exclusive OR gates, and the first and second inputs of the third AND gates are connected, respectively, to the outputs of the third, fourth OR gates, characterized in that the seventh OR gates are inserted into it, the j-th (

) input the third and first inputs of the fourth OR elements are connected, respectively, to the third input of the j-th element OR, the second input of the j-th element, exclusive OR, and the second input of the first OR element, the second input of the fourth and the first, the second inputs of the (j + 5)- th elements OR are connected, respectively, with the first input of the j-th element exclusive OR, the second input of the second OR element and the output of the j-th element AND, the output of the (j+2) -th an exclusive OR element, the second, third inputs of the j-th element AND and the first, second inputs of the (j+2)-th element exclusive OR are connected, respectively, with the output of the j-th element exclusive OR, the output of the third AND element and the outputs of the j-th, fifth OR elements, and the second input of the fifth, first, second inputs of the (j+2)- th and output of the (j+5)-th elements OR are connected, respectively, with the output of the third element AND, (2×j-1)-th, (2×j)-th inputs and j-th output of the adder-multiplier modulo three, the tuning input of which is connected to the first input of the fifth OR element and the first inputs of the j-th OR, AND elements.

EFFECT: simplifying the device construction.

1 cl, 1 dwg,1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation tools, functional units of control systems, etc.

Известны сумматоры-умножители по модулю три (см., например, авт. св. СССР 1441395, кл. G06F 7/72, 1988 г.), которые реализуют операцию (A+B) mod 3 либо операцию (А×B) mod 3, где А, В ∈ {00,01,10} есть двухразрядные двоичные числа, задаваемые двоичными сигналами.Known adder-multipliers modulo three (see, for example, ed. Of St. USSR 1441395, class G06F 7/72, 1988), which implement the operation (A + B) mod 3 or the operation (A × B) mod 3, where A, B ∈ {00,01,10} are two-bit binary numbers specified by binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных сумматоров-умножителей по модулю три, относится схемная сложность, обусловленная тем, что цена по Квайну схемы, в частности, упомянутого аналога равна 57 и он имеет два настроечных входа.The reason that prevents the achievement of the technical result indicated below when using the known adder-multipliers modulo three is the circuit complexity due to the fact that the Quine price of the circuit, in particular, the mentioned analogue is 57 and it has two tuning inputs.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип сумматор-умножитель по модулю три (авт. св. СССР 1667054, кл. G06F 7/72, 1991 г.), который содержит логические элементы и реализует операцию (A+B) mod 3 либо операцию (А×B) mod 3, где А, В ∈ {00,01,10} есть двухразрядные двоичные числа, задаваемые двоичными сигналами.The closest device for the same purpose to the claimed invention in terms of a set of features is the adder-multiplier adopted for the prototype modulo three (ed. Of St. USSR 1667054, class G06F 7/72, 1991), which contains logic elements and implements the operation ( A + B) mod 3 or the operation (A × B) mod 3, where A, B ∈ {00,01,10} are two-bit binary numbers specified by binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 34 и он имеет два настроечных входа.The reason that prevents the achievement of the technical result indicated below when using the prototype is the circuit complexity due to the fact that the Quine price of the prototype circuit is 34 and it has two tuning inputs.

Техническим результатом изобретения является упрощение схемы сумматора-умножителя по модулю три за счет уменьшения ее цены по Квайну и сокращения количества настроечных входов при сохранении функциональных возможностей прототипа.The technical result of the invention is to simplify the circuit of the adder-multiplier modulo three by reducing its price according to Quine and reducing the number of tuning inputs while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в сумматоре-умножителе по модулю три, содержащем три элемента И, шесть элементов ИЛИ и четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй входы третьего элемента И соединены соответственно с выходами третьего, четвертого элементов ИЛИ, особенность заключается в том, что в него введен седьмой элемент ИЛИ, j-й (

) вход третьего и первый вход четвертого элементов ИЛИ соединены соответственно с третьим входом j-го элемента ИЛИ, вторым входом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторым входом первого элемента ИЛИ, второй вход четвертого и первый, второй входы (j+5)-го элементов ИЛИ соединены соответственно с первым входом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторым входом второго элемента ИЛИ и выходом j-го элемента И, выходом (j+2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй, третий входы j-го элемента И и первый, второй входы (j+2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходом j-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходом третьего элемента И и выходами j-го, пятого элементов ИЛИ, а второй вход пятого, первый, второй входы (j+2)-го и выход (j+5)-го элементов ИЛИ соединены соответственно с выходом третьего элемента И, (2×j-1)-ым, (2×j)-ым входами и j-ым выходом сумматора-умножителя по модулю три, настроечный вход которого соединен с первым входом пятого элемента ИЛИ и первыми входами j-ых элементов ИЛИ, И.The specified technical result in the implementation of the invention is achieved by the fact that in the adder-multiplier modulo three, containing three AND elements, six OR elements and four EXCLUSIVE OR elements, the first, second inputs of the third AND element are connected, respectively, to the outputs of the third, fourth OR elements, a feature lies in the fact that the seventh OR element, the j-th (

) the input of the third and the first input of the fourth OR elements are connected respectively to the third input of the j-th element OR, the second input of the j-th element EXCLUSIVE OR and the second input of the first OR element, the second input of the fourth and first, the second inputs of the (j + 5) -th OR elements are connected, respectively, to the first input of the j-th element EXCLUSIVE OR, the second input of the second OR element and the output of the j-th element AND, the output of the (j + 2) -th EXCLUSIVE OR element, the second, third inputs of the j-th element AND and the first , the second inputs of the (j + 2) -th EXCLUSIVE OR element are connected, respectively, with the output of the j-th EXCLUSIVE OR element, the output of the third AND element and the outputs of the j-th, fifth OR elements, and the second input of the fifth, first, second inputs (j + 2) -th and the output of the (j + 5) -th OR elements are connected, respectively, with the output of the third AND element, (2 × j-1) -th, (2 × j) -th inputs and the j-th output of the adder-multiplier by module three, the tuning input of which is connected to the first input of the fifth OR element and the first inputs of the j-th elements OR, AND ...

На чертеже представлена схема предлагаемого сумматора-умножителя по модулю три.The drawing shows a diagram of the proposed adder-multiplier modulo three.

Сумматор-умножитель по модулю три содержит элементы ИЛИ 1₁, …, 1₇, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2₁, …, 2₄ и элементы И 3₁, 3₂, 3₃, причем j-й (

) вход элемента 1₃ и первый вход элемента 1₄ соединены соответственно с третьим входом элемента 1_j, вторым входом элемента 2_j и вторым входом элемента 1₁ второй вход элемента 1₄ и первый, второй входы элемента 1_j+5 соединены соответственно с первым входом элемента 2_j, вторым входом элемента 1₂ и выходами элементов 3_j, 2_j+2, второй, третий входы элемента 3_j, первый, второй входы элемента 3₃ и первый, второй входы элемента 2_j+2 соединены соответственно с выходами элементов 2_j, 3₃, 1₃, 1₄ и 1_j, 1₅, а второй вход элемента 1₅, первый, второй входы элемента 1_j+2 и выход элемента 1_j+5 соединены соответственно с выходом элемента 3₃, (2×j-1)-ым, (2×j)-ым входами и j-ым выходом сумматора-умножителя по модулю три, настроечный вход которого соединен с первыми входами элементов 1_j, 1₅, 3_j.The adder-multiplier modulo three contains elements OR 1 ₁ , ..., 1 ₇ , elements EXCLUSIVE OR 2 ₁ , ..., 2 ₄ and elements AND 3 ₁ , 3 ₂ , 3 ₃ , and the j-th (

) the input of element 1 ₃ and the first input of element 1 _{4 are} connected respectively to the third input of element 1 _j , the second input of element 2 _j and the second input of element 1 _{1 the} second input of element 1 ₄ and the first, second inputs of element 1 _{j + 5 are} connected respectively to the first the input of the element 2 _j , the second input of the element 1 ₂ and the outputs of the

elements

3 _j , 2 _{j + 2} , the second, third inputs of the element 3 _j , the first, second inputs of the element 3 ₃ and the first, second inputs of the element 2 _{j + 2 are} connected respectively to the

outputs elements

2 _j , 3 ₃ , 1 ₃ , 1 ₄ and 1 _j , 1 ₅ , and the second input of element 1 ₅ , the first, second inputs of element 1 _{j + 2} and the output of element 1 _{j + 5} , respectively, are connected to the output of element 3 ₃ , (2 × j-1) -th, (2 × j) -th inputs and j-th output of the adder-multiplier modulo three, the tuning input of which is connected to the first inputs of

elements

1 _j , 1 ₅ , 3 _j .

Работа предлагаемого сумматора-умножителя по модулю три осуществляется следующим образом. На его настроечном входе фиксируется сигнал z ∈ {0,1}, который определяет вид реализуемой операции. На его третий, четвертый и первый, второй входы подаются соответственно двоичные сигналы а₀,a₁ ∈{0,1} и b₀,b₁ ∈ {0,1}, которые задают подлежащие обработке двухразрядные двоичные числа A=a₁a₀, B=b₁b₀, причем а₁,b₁ и a₀,b₀ определяют значения старших и младших разрядов соответственно, А, В ∈ {00,01,10}. В представленной ниже таблице приведены значения выходных сигналов y₀,y₁ предлагаемого сумматора-умножителя, полученные с учетом работы элементов 1₁, …, 1₇, 2₁, …, 2₄, 3₁, 3₂, 3₃ для всех возможных наборов значений сигналов z, а₀, a₁, b₀, b₁.The work of the proposed adder-multiplier modulo three is carried out as follows. At its tuning input, a signal z ∈ {0,1} is fixed, which determines the type of the operation being performed. Its third, fourth and first, second inputs are fed, respectively, binary signals a ₀ , a ₁ ∈ {0,1} and b ₀ , b ₁ ∈ {0,1}, which specify the two-bit binary numbers to be processed A = a ₁ a ₀ , B = b ₁ b ₀ , and a ₁ , b ₁ and a ₀ , b ₀ determine the values of the most significant and least significant digits, respectively, A, B ∈ {00,01,10}. The table below shows the values of the output signals y ₀ , y _{1 of the} proposed adder-multiplier, obtained taking into account the operation of elements 1 ₁ , ..., 1 ₇ , 2 ₁ , ..., 2 ₄ , 3 ₁ , 3 ₂ , 3 ₃ for all possible sets of signal values z, a ₀ , a ₁ , b ₀ , b ₁ .

Если z = 0 либо z=1, то согласно представленной таблицы имеем Y=(А+В) mod 3 либо Y=(А×В) mod 3, где Y=у₁у₀ - двухразрядное двоичное число, задаваемое двоичными сигналами y₀, y₁ ∈ {0,1} {у₁ и у₀ определяют значения старшего и младшего разрядов соответственно).If z = 0 or z = 1, then according to the presented table we have Y = (A + B) mod 3 or Y = (A × B) mod 3, where Y = y ₁ y ₀ is a two-digit binary number specified by binary signals y ₀ , y ₁ ∈ {0,1} {y ₁ and y ₀ determine the values of the most significant and least significant digits, respectively).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый сумматор-умножитель по модулю три реализует операцию (А+B) mod 3 либо операцию (A×B) mod 3, где А, В ∈ {00,01,10} есть двухразрядные двоичные числа, задаваемые двоичными сигналами. При этом схема предлагаемого сумматора-умножителя проще, чем у прототипа, поскольку ее цена по Квайну равна 32 и предлагаемый сумматор-умножитель имеет один настроечный вход.The above information allows us to conclude that the proposed adder-multiplier modulo three implements the operation (A + B) mod 3 or the operation (A × B) mod 3, where A, B ∈ {00,01,10} are two-bit binary numbers, given by binary signals. In this case, the circuit of the proposed adder-multiplier is simpler than that of the prototype, since its price according to Quine is 32 and the proposed adder-multiplier has one tuning input.

Claims

An adder-multiplier modulo three, containing three AND gates, six OR gates and four exclusive OR gates, and the first and second inputs of the third AND gates are connected, respectively, to the outputs of the third, fourth OR gates, characterized in that the seventh OR gates are inserted into it, j-th (

) the input of the third and the first input of the fourth OR elements are connected, respectively, to the third input of the j-th element OR, the second input of the j-th element, exclusive OR and the second input of the first OR element, the second input of the fourth and the first, second inputs of the (j + 5) -th OR elements are connected respectively to the first input of the j-th element exclusive OR, the second input of the second OR element and the output of the j-th element AND, the output of the (j + 2) -th element exclusive OR, the second, third inputs of the j-th element AND and the first , the second inputs of the (j + 2) th element exclusive OR are connected, respectively, with the output of the j-th element exclusive OR, the output of the third AND element and the outputs of the j-th, fifth OR elements, and the second input of the fifth, first, second inputs (j + 2) th and the output of the (j + 5) th elements OR are connected, respectively, with the output of the third element AND, (2 × j-1) th, (2 × j) th inputs and the j-th output of the adder-multiplier by module three, the tuning input of which is connected to the first input of the fifth OR element and the first inputs of the j-th elements OR, AND.