RU2249844C2 - Logic module - Google Patents
Logic module Download PDFInfo
- Publication number
- RU2249844C2 RU2249844C2 RU2003113952/09A RU2003113952A RU2249844C2 RU 2249844 C2 RU2249844 C2 RU 2249844C2 RU 2003113952/09 A RU2003113952/09 A RU 2003113952/09A RU 2003113952 A RU2003113952 A RU 2003113952A RU 2249844 C2 RU2249844 C2 RU 2249844C2
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- output
- input
- majority
- logic module
- Prior art date
Links
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.
Известны логические модули (см., например, рис. 3.3 на стр. 39 в книге Якубайтис Э.А. Асинхронные логические автоматы. Рига: Зинатне, 1966), которые реализуют простую симметричную булеву функцию зависящую от трех аргументов - входных двоичных сигналов х1, х2, х3 ∈ {0, 1}.Logic modules are known (see, for example, Fig. 3.3 on page 39 in the book by EA Yakubaitis Asynchronous Logic Automata. Riga: Zinatne, 1966) that implement a simple symmetric Boolean function depending on three arguments - input binary signals x 1 , x 2 , x 3 ∈ {0, 1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация остальных простых симметричных булевых функций и τ 3=х1х2х3, зависящих от трех аргументов - входных двоичных сигналов х1, х2, х3 ∈ {0, 1}.The reason that impedes the achievement of the technical result indicated below when using known logical modules is limited functionality due to the fact that the implementation of the remaining simple symmetric Boolean functions is not performed and τ 3 = x 1 x 2 x 3 , depending on three arguments — the input binary signals x 1 , x 2 , x 3 ∈ {0, 1}.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (см. рис. 18,2а на стр. 315 в книге Каяцкас А.А. Основы радиоэлектроники. М.: Высш. шк., 1988), который содержит элемент "И" и реализует простую симметричную булеву функцию The closest device of the same purpose to the claimed invention in terms of features is the logical module adopted for the prototype (see Fig. 18.2a on page 315 in the book by A. Kayatskas, Fundamentals of Radio Electronics. M.: Higher School., 1988) which contains the element "AND" and implements a simple symmetric Boolean function
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация простых симметричных булевых функций и τ 3=x1x2x3.The reason that impedes the achievement of the technical result indicated below when using the prototype is limited functionality due to the fact that the implementation of simple symmetric Boolean functions is not performed and τ 3 = x 1 x 2 x 3 .
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов.The technical result of the invention is the expansion of functionality by providing the implementation of any of the three simple symmetric Boolean functions, depending on three arguments - input binary signals.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем элемент "И", особенность заключается в том, что в него введены первый, второй мажоритарные элементы и элемент "ИЛИ", причем выход и первый, второй входы элемента "ИЛИ" соединены соответственно с третьим входом первого мажоритарного элемента и первым, вторым входами элемента "И", подключенного выходом к третьему входу второго мажоритарного элемента, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом первого мажоритарного элемента, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента "ИЛИ" и выходом второго мажоритарного элемента.The specified technical result in the implementation of the invention is achieved by the fact that in the logic module containing the element "AND", the peculiarity lies in the fact that the first, second majority elements and the element "OR" are introduced into it, the output and the first, second inputs of the element "OR" "are connected respectively to the third input of the first majority element and the first, second inputs of the" And "element, connected by the output to the third input of the second majority element, the first and second inputs of which are connected respectively to the second tuning the course of the logic module and the output of the first majority element connected by the first and second inputs respectively to the first tuning and first information inputs of the logic module, the second, third information inputs and the output of which are formed respectively by the first, second inputs of the "OR" element and the output of the second majority element.
На чертеже представлена схема предлагаемого логического модуля.The drawing shows a diagram of the proposed logical module.
Логический модуль содержит элемент "И" 1, элемент "ИЛИ" 2, первый и второй мажоритарные элементы 31 и 32, причем выход и первый, второй входы элемента 2 соединены соответственно с третьим входом элемента 31 и первым, вторым входами элемента 1, подключенного выходом к третьему входу элемента 32, первый и второй входы которого соединены соответственно с вторым настроечным входом логического модуля и выходом элемента 31, подключенного первым и вторым входами соответственно к первому настроечному и первому информационному входам логического модуля, второй, третий информационные входы и выход которого образованы соответственно первым, вторым входами элемента 2 и выходом элемента 32.The logic module contains the element "AND" 1, the element "OR" 2, the first and second majority elements 3 1 and 3 2 , and the output and the first, second inputs of the element 2 are connected respectively to the third input of the element 3 1 and the first, second inputs of the element 1 connected by the output to the third input of element 3 2 , the first and second inputs of which are connected respectively to the second training input of the logic module and the output of element 3 1 , connected by the first and second inputs respectively to the first training and first information inputs of the logical mode For, the second, third information inputs and the output of which are formed respectively by the first, second inputs of element 2 and the output of element 3 2 .
Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, второй, третий информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы х1, х2, х3 ∈ {0, 1} и y1, у2 ∈ {0, 1}. Сигнал на выходе мажоритарного элемента 3i(i∈ {1, 2}) равен "1" ("0") только тогда, когда на двух или на всех входах этого элемента действуют сигналы, равные "1" ("0"). Следовательно, еслина первом входе элемента 3i присутствует "1" ("0"), то этот элемент будет выполнять операцию "ИЛИ" ("И") над сигналами, действующими на его втором и третьем входах. Таким образом, операция, воспроизводимая предлагаемым модулем, определяется выражениемThe work of the proposed logical module is as follows. The binary signals x 1 , x 2 , x 3 ∈ {0, 1} and y 1 , y 2 ∈ {0, 1}, respectively, are fed to its first, second, third information and first, second tuning inputs. The signal at the output of the majority element 3 i (i∈ {1, 2}) is equal to "1"("0") only when signals equal to "1"("0") act on two or all inputs of this element. Therefore, if “1” (“0”) is present at the first input of element 3 i , then this element will perform the “OR” (“AND”) operation on signals acting on its second and third inputs. Thus, the operation reproduced by the proposed module is determined by the expression
где символами и · обозначены соответственно операции "ИЛИ" и "И".where symbols and · the operations “OR” and “AND” are indicated respectively.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает реализацию любой из трех простых симметричных булевых функций τ 1=х1 ∨ х2 ∨ х3, τ 2=x1x2 ∨ x1x3 ∨ x2x3, τ 3=x1x2x3, зависящих от трех аргументов - входных двоичных сигналов.The above information allows us to conclude that the proposed logic module has wider functionality compared to the prototype, as it provides the implementation of any of the three simple symmetric Boolean functions τ 1 = x 1 ∨ x 2 ∨ x 3 , τ 2 = x 1 x 2 ∨ x 1 x 3 ∨ x 2 x 3 , τ 3 = x 1 x 2 x 3 , depending on three arguments - input binary signals.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003113952/09A RU2249844C2 (en) | 2003-05-12 | 2003-05-12 | Logic module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2003113952/09A RU2249844C2 (en) | 2003-05-12 | 2003-05-12 | Logic module |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2003113952A RU2003113952A (en) | 2004-11-10 |
| RU2249844C2 true RU2249844C2 (en) | 2005-04-10 |
Family
ID=35612059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2003113952/09A RU2249844C2 (en) | 2003-05-12 | 2003-05-12 | Logic module |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2249844C2 (en) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2286594C1 (en) * | 2005-07-08 | 2006-10-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2300137C1 (en) * | 2006-01-10 | 2007-05-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
| RU2303283C1 (en) * | 2006-03-21 | 2007-07-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logical module |
| RU2393528C2 (en) * | 2008-05-19 | 2010-06-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logical module |
| RU2398265C2 (en) * | 2008-05-19 | 2010-08-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logic module |
| RU2497181C1 (en) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2542920C2 (en) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2580801C1 (en) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
| RU2676888C1 (en) * | 2017-11-22 | 2019-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logical module |
| RU2700550C1 (en) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
| RU2704735C1 (en) * | 2019-03-11 | 2019-10-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Threshold module |
| RU2757819C1 (en) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Majority module |
| RU2758188C1 (en) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1396137A1 (en) * | 1986-11-25 | 1988-05-15 | Харьковский авиационный институт им.Н.Е.Жуковского | Device for computing symmetric boolean functions |
| SU1765821A1 (en) * | 1990-07-16 | 1992-09-30 | Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны | Symmetric boolean function computer |
| SU1767495A1 (en) * | 1988-09-20 | 1992-10-07 | Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны | Symmetric boolean function computer |
| US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
-
2003
- 2003-05-12 RU RU2003113952/09A patent/RU2249844C2/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1396137A1 (en) * | 1986-11-25 | 1988-05-15 | Харьковский авиационный институт им.Н.Е.Жуковского | Device for computing symmetric boolean functions |
| SU1767495A1 (en) * | 1988-09-20 | 1992-10-07 | Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны | Symmetric boolean function computer |
| SU1765821A1 (en) * | 1990-07-16 | 1992-09-30 | Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны | Symmetric boolean function computer |
| US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2286594C1 (en) * | 2005-07-08 | 2006-10-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2300137C1 (en) * | 2006-01-10 | 2007-05-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
| RU2303283C1 (en) * | 2006-03-21 | 2007-07-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logical module |
| RU2393528C2 (en) * | 2008-05-19 | 2010-06-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logical module |
| RU2398265C2 (en) * | 2008-05-19 | 2010-08-27 | Закрытое акционерное общество "ИВЛА-ОПТ" | Logic module |
| RU2497181C1 (en) * | 2012-07-03 | 2013-10-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2542920C2 (en) * | 2013-07-19 | 2015-02-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Logic module |
| RU2580801C1 (en) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Majority module |
| RU2676888C1 (en) * | 2017-11-22 | 2019-01-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logical module |
| RU2700550C1 (en) * | 2018-08-30 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
| RU2704735C1 (en) * | 2019-03-11 | 2019-10-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Threshold module |
| RU2758188C1 (en) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Logic module |
| RU2757819C1 (en) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Majority module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2249844C2 (en) | Logic module | |
| RU2248034C1 (en) | Logical converter | |
| RU2281545C1 (en) | Logical transformer | |
| RU2294007C1 (en) | Logical transformer | |
| RU2472209C1 (en) | Logic module | |
| RU2286594C1 (en) | Logic module | |
| RU2393528C2 (en) | Logical module | |
| RU2703675C1 (en) | Logic converter | |
| RU2262733C1 (en) | Logical module | |
| RU2242044C1 (en) | Majority module | |
| RU2629451C1 (en) | Logic converter | |
| RU2621376C1 (en) | Logic module | |
| RU2398265C2 (en) | Logic module | |
| RU2227931C1 (en) | Logical computer | |
| RU2047892C1 (en) | Device for calculation of symmetrical boolean functions | |
| US5818274A (en) | Flip-flop circuit | |
| RU2718209C1 (en) | Logic module | |
| RU2230360C1 (en) | Rank filter | |
| RU2282234C1 (en) | Logical computing device | |
| RU2300137C1 (en) | Majority module | |
| RU2676888C1 (en) | Logical module | |
| RU2757830C1 (en) | Logic module | |
| RU2630394C2 (en) | Logic module | |
| RU2700557C1 (en) | Logic converter | |
| RU2700550C1 (en) | Logic module |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050513 |