RU2194366C2 - Device for adaptive control over data transmission in multiple access channel - Google Patents
Device for adaptive control over data transmission in multiple access channel Download PDFInfo
- Publication number
- RU2194366C2 RU2194366C2 RU2001102634A RU2001102634A RU2194366C2 RU 2194366 C2 RU2194366 C2 RU 2194366C2 RU 2001102634 A RU2001102634 A RU 2001102634A RU 2001102634 A RU2001102634 A RU 2001102634A RU 2194366 C2 RU2194366 C2 RU 2194366C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- information
- trigger
- address
- Prior art date
Links
Images
Landscapes
- Mobile Radio Communication Systems (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному радиоканалу, имеющему динамическую структуру. The invention relates to computer technology and can be used in switching nodes of messages (packets) of a data transmission network (PD network) of an automated control system (ACS) when controlling data transmission over a broadcast multi-point radio channel having a dynamic structure.
Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1162016.16, МПК7 H 04 L 7/00, 1985 г.), включающее синхронизатор, первый элемент И, элемент задержки, элемент ИЛИ, счетчик, триггер цикла передачи, генератор случайных чисел, блок сравнения, триггер разрешения передачи, второй элемент И, формирователь импульсов.A device is known for controlling data transmission over a radio channel (AS USSR 1162016.16, IPC 7 H 04
Однако недостатком данного устройства является низкая пропускная способность канала множественного доступа. However, the disadvantage of this device is the low bandwidth of the multiple access channel.
Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1319298, МПК7 H 04 L 7/00, 1987 г.), содержащее генератор случайных чисел, синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки. При этом повышается степень использования пропускной способности радиоканала.A device for controlling data transmission over a radio channel (AS USSR 1319298, IPC 7 H 04
Однако недостатком данного устройства остается относительно низкая пропускная способность канала множественного доступа. However, the disadvantage of this device remains the relatively low bandwidth of the multiple access channel.
Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство управления передачей данных по радиоканалу (Патент РФ 2116004, МПК7 H 04 L 7/00, 1998 г.), содержащее генератор случайных чисел, синхронизатор, первый элемент И, счетчик, первый триггер, второй элемент И, первый блок сравнения, коррелятор, счетчик необслуженной нагрузки, счетчик обслуженной нагрузки, решающий блок, блок анализа адреса, причем сигнальный вход первого элемента И является сигнальным входом устройства, выход первого элемента И соединен с входом генератора случайных чисел и инверсным входом первого триггера, выход которого подключен к управляющему входу второго элемента И, выход которого соединен с управляющим входом первого элемента И, а сигнальный вход второго элемента И соединен с выходом синхронизатора и тактовым входом счетчика, выход которого соединен с первым информационным входом первого блока сравнения, вход коррелятора является информационным входом устройства, выход коррелятора соединен с входом решающего блока, второй и первый информационные выходы которого подключены к входам счетчиков соответственно необслуженной и обслуженной нагрузки, а информационно-адресный выход решающего блока соединен с информационно-адресным входом блока анализа адреса, адресный вход которого является адресным входом устройства, а первый и второй управляющие выходы блока анализа адреса являются соответственно первым и вторым информационными выходами устройства. Устройство-прототип обеспечивает повышение пропускной способности канала множественного доступа за счет адаптации к изменению параметров нагрузки.The closest in technical essence and the functions performed to the claimed is a radio data transmission control device (RF Patent 2116004, IPC 7 H 04
Однако недостатком прототипа является относительно низкая пропускная способность, так как он имеет узкий диапазон адаптации к изменению параметров входящей нагрузки. However, the disadvantage of the prototype is the relatively low throughput, as it has a narrow range of adaptation to change the parameters of the incoming load.
Целью изобретения является разработка устройства, повышающего пропускную способность за счет расширения диапазона адаптации к изменению параметров входящей нагрузки. The aim of the invention is to develop a device that increases throughput by expanding the range of adaptation to changing the parameters of the incoming load.
Поставленная цель достигается тем, что в известное устройство управления передачей данных в канале множественного доступа, содержащее генератор случайных чисел, синхронизатор, первый элемент И, счетчик, первый триггер, второй элемент И, первый блок сравнения, коррелятор, счетчик необслуженной нагрузки, счетчик обслуженной нагрузки, решающий блок, блок анализа адреса, причем сигнальный вход первого элемента И является сигнальным входом устройства, выход первого элемента И соединен со входом генератора случайных чисел и инверсным входом первого триггера, выход которого подключен к управляющему входу второго элемента И, выход которого соединен с управляющим входом первого элемента И, а сигнальный вход второго элемента И соединен с выходом синхронизатора и тактовым входом счетчика, выход которого соединен с первым информационным входом первого блока сравнения, вход коррелятора является информационным входом устройства, выход коррелятора соединен с входом решающего блока, второй и первый информационные выходы которого подключены к входам счетчиков соответственно необслуженной и обслуженной нагрузки, а информационно-адресный выход решающего блока соединен с информационно-адресным входом блока анализа адреса, адресный вход которого является адресным входом устройства, а первый и второй управляющие выходы блока анализа адреса являются соответственно первым и вторым информационными выходами устройства, дополнительно введены коммутатор режимов, третий элемент И, элемент ИЛИ, блок хранения, сумматор по модулю два, второй блок сравнения, дешифратор, второй триггер. При этом первый информационный вход коммутатора режимов соединен с выходом генератора случайных чисел. Второй информационный вход коммутатора режимов является управляющим входом устройства. Управляющий вход коммутатора режимов подключен к выходу второго блока сравнения. Первый информационный вход второго блока сравнения соединен с выходом блока хранения, а второй информационный вход соединен с выходом сумматора по модулю два. Первый и второй входы сумматора по модулю два соединены с выходами счетчиков соответственно необслуженной и обслуженной нагрузки. Выход коммутатора режимов соединен со вторым информационным входом первого блока сравнения. Первый выход первого блока сравнения соединен с первым входом элемента ИЛИ. Выход элемента ИЛИ соединен с прямым входом первого триггера и инверсным входом второго триггера и является выходом "Разрешение передачи" устройства. Выход второго триггера соединен с управляющим входом третьего элемента И. Сигнальный вход третьего элемента И соединен со вторым выходом первого блока сравнения, а выход соединен со вторым входом элемента ИЛИ. Прямой вход второго триггера соединен с выходом дешифратора, вход которого является приоритетным входом устройства. This goal is achieved by the fact that in the known device for controlling data transmission in a multiple access channel, comprising a random number generator, a synchronizer, a first AND element, a counter, a first trigger, a second AND element, a first comparison unit, a correlator, a serving load counter, a served load counter , a deciding unit, an address analysis unit, wherein the signal input of the first element AND is the signal input of the device, the output of the first element AND is connected to the input of the random number generator and the inverse input the first trigger, the output of which is connected to the control input of the second element And, the output of which is connected to the control input of the first element And, and the signal input of the second element And is connected to the synchronizer output and the clock input of the counter, the output of which is connected to the first information input of the first comparison unit, the input the correlator is the information input of the device, the output of the correlator is connected to the input of the decision block, the second and first information outputs of which are connected to the inputs of the counters, respectively tinned and serviced load, and the information-address output of the decision block is connected to the information-address input of the address analysis block, the address input of which is the address input of the device, and the first and second control outputs of the address analysis block are the first and second information outputs of the device, respectively mode switch, third AND element, OR element, storage unit, modulo two adder, second comparison unit, decoder, second trigger. In this case, the first information input of the mode switch is connected to the output of the random number generator. The second information input of the mode switch is the control input of the device. The control input of the mode switch is connected to the output of the second comparison unit. The first information input of the second comparison unit is connected to the output of the storage unit, and the second information input is connected to the output of the adder modulo two. The first and second inputs of the adder modulo two are connected to the outputs of the counters respectively unattended and served load. The output of the mode switch is connected to the second information input of the first comparison unit. The first output of the first comparison unit is connected to the first input of the OR element. The output of the OR element is connected to the direct input of the first trigger and the inverse input of the second trigger and is the output "Transfer enable" of the device. The output of the second trigger is connected to the control input of the third element I. The signal input of the third element And is connected to the second output of the first comparison unit, and the output is connected to the second input of the OR element. The direct input of the second trigger is connected to the output of the decoder, the input of which is the priority input of the device.
Благодаря новой совокупности существенных признаков за счет введения коммутатора режимов, третьего элемента И, элемента ИЛИ, блока хранения, сумматора по модулю два, второго блока сравнения, дешифратора, второго триггера, и соответствующих новых связей обеспечивается повышение пропускной способности за счет расширения диапазона адаптации к изменению параметров входящей нагрузки. Это обеспечивается за счет перехода от алгоритма случайного множественного доступа к алгоритму бесконфликтного доступа с временным разделением при резко увеличивающейся величине входящей нагрузки. По мере нормализации нагрузки осуществляется обратный переход к алгоритму случайного множественного доступа. Thanks to a new set of essential features, through the introduction of a mode switch, a third AND element, an OR element, a storage unit, an adder modulo two, a second comparison unit, a decoder, a second trigger, and the corresponding new connections, the throughput is increased by expanding the range of adaptation to change incoming load parameters. This is achieved due to the transition from the random multiple access algorithm to the time-division conflict-free access algorithm with a sharply increasing incoming load. As the load normalizes, a reverse transition to the random multiple access algorithm is performed.
Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень". The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features that are identical to all the features of the claimed technical solution are absent, which indicates the compliance of the claimed invention with the condition of patentability "novelty". Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention transformations to achieve the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".
Заявляемое устройство поясняется чертежами:
фиг.1 - функциональная схема устройства адаптивного управления передачей данных в канале множественного доступа;
фиг.2 - схема генератора случайных чисел 1;
фиг.3 - схема коммутатора режимов 7;
фиг.4 - схема решающего блока 19;
фиг.5 - схема блока анализа адреса 20.The inventive device is illustrated by drawings:
figure 1 is a functional diagram of a device for adaptive control of data transmission in a multiple access channel;
figure 2 - diagram of the
figure 3 - diagram of the
4 is a diagram of a
5 is a diagram of a block analysis of the
Заявляемое устройство адаптивного управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из генератора случайных чисел 1, синхронизатора 2, первого элемента И 3, счетчика 4, первого триггера 5, второго элемента И 6, первого блока сравнения 8, коммутатора режимов 7, третьего элемента И 9, элемента ИЛИ 10, блока хранения 11, сумматора по модулю два 12, второго блока сравнения 13, дешифратора 14, второго триггера 15, коррелятора 16, счетчика необслуженной нагрузки 17, счетчика обслуженной нагрузки 18, решающего блока 19, блока анализа адреса 20. Сигнальный вход первого элемента И 3 является сигнальным входом устройства. Выход первого элемента И 3 соединен со входом генератора случайных чисел 1 и инверсным входом первого триггера 5. Выход первого триггера 5 подключен к управляющему входу второго элемента И 6. Выход второго элемента И 6 соединен с управляющим входом первого элемента И 5. Сигнальный вход второго элемента И 6 соединен с выходом синхронизатора 2 и тактовым входом счетчика 4. Выход счетчика 4 соединен с первым информационным входом первого блока сравнения 8. Вход коррелятора 16 является информационным входом устройства. Выход коррелятора 16 соединен с входом решающего блока 19. Второй и первый информационные выходы решающего блока 19 подключены к входам соответственно счетчиков необслуженной и обслуженной нагрузки 17 и 18. Информационно-адресный выход решающего блока 19 соединен с информационно-адресным входом блока анализа адреса 20. Адресный вход блока анализа адреса 20 является адресным входом устройства. Первый и второй управляющие выходы блока анализа адреса 20 являются соответственно первым и вторым информационными выходами устройства. Первый информационный вход коммутатора режимов 7 соединен с выходом генератора случайных чисел 1. Второй информационный вход коммутатора режимов 7 является управляющим входом устройства. Управляющий вход коммутатора режимов 7 подключен к выходу второго блока сравнения 13. Первый информационный вход второго блока сравнения 13 соединен с выходом блока хранения 11. Второй информационный вход второго блока сравнения 13 соединен с выходом сумматора по модулю два 12. Первый и второй входы сумматора по модулю два 12 соединены с выходами счетчиков соответственно необслуженной и обслуженной нагрузки 17 и 18. Выход коммутатора режимов 7 соединен со вторым информационным входом первого блока сравнения 8. Первый выход первого блока сравнения 8 соединен с первым входом элемента ИЛИ 10. Выход элемента ИЛИ 10 соединен с прямым входом первого триггера 5 и инверсным входом второго триггера 15 и является выходом "Разрешение передачи" устройства. Выход второго триггера 15 соединен с управляющим входом третьего элемента И 9. Сигнальный вход третьего элемента И 9 соединен со вторым выходом первого блока сравнения 8. Выход третьего элемента И 9 соединен со вторым входом элемента ИЛИ 10. Прямой вход второго триггера 15 соединен с выходом дешифратора 14, вход которого является приоритетным входом устройства. The inventive device adaptive control of data transmission in a multiple access channel, shown in figure 1, consists of a
При этом количество проводов в шинах, соединяющих выход генератора случайных чисел 1 с первым информационным входом коммутатора режимов 7, выход счетчика 4 с первым информационным входом первого блока сравнения 8, выход коммутатора режимов 7 со вторым информационным входом первого блока сравнения 8, а также управляющий вход устройства со вторым информационным входом коммутатора режимов 7, равно р. Число p определяется из условия: p=log2k, где k - количество временных "окон", реализованных в канале множественного доступа. Число "окон" k определяется количеством корреспондентов, работающих в канале множественного доступа.The number of wires in the buses connecting the output of the
Количество проводов m в шинах, соединяющих выход блока хранения 11 с первым входом второго блока сравнения 13, выход сумматора по модулю два 12 со вторым информационным входом второго блока сравнения 13, выход счетчика необслуженной нагрузки 17 с первым входом сумматора по модулю два, выход счетчика обслуженной нагрузки 18 со вторым входом сумматора по модулю два 12, приоритетный вход устройства со входом дешифратора 14 определяется разрядностью m первичного кода. Например, для кода обработки информации КОИ-7, m=7, для кода КОИ-8 m=8. The number of wires m in the buses connecting the output of the storage unit 11 with the first input of the second comparison unit 13, the output of the adder modulo two 12 with the second information input of the second comparison unit 13, the output of the counter of unattended load 17 with the first input of the adder modulo two, the output of the served counter load 18 with the second input of the adder modulo two 12, the priority input of the device with the input of the decoder 14 is determined by the capacity m of the primary code. For example, for the KOI-7 information processing code, m = 7, for the KOI-8 code m = 8.
Количество проводов L в шине, соединяющей адресный вход устройства с адресным входом блока анализа адреса 20, определяется разрядностью адреса заголовка сообщения, принятого системой адресования в канале множественного доступа. The number of wires L in the bus connecting the address input of the device to the address input of the
Входящие в общую функциональную схему элементы имеют следующее назначение. The elements included in the general functional diagram have the following purpose.
Генератор случайных чисел 1 предназначен для случайного выбора момента начала передачи в цикле передачи. Может быть реализован по схеме, показанной на фиг. 2. Он состоит из p генераторов шума 1.1, p D-триггеров 1.2, причем вход генератора случайных чисел 1 соединен с синхровходами D-триггеров 1.2, информационные входы которых соединены с выходами соответствующих генераторов шума 1.1. Выходы D-триггеров 1.2 являются выходом генератора случайных чисел 1. The
Генераторы шума l.l1-l.lp предназначены для формирования случайно изменяющихся во времени выходных напряжений. Их схемы известны и описаны, например, в книге: Элементы радиоэлектронных устройств /Б.И. Коротков, - М.: Радио и связь, 1988, - рис. 7.24, с. 107.Noise generators ll 1 -ll p are designed to generate output voltages randomly changing over time. Their schemes are known and described, for example, in the book: Elements of electronic devices / B.I. Korotkov, - M.: Radio and Communications, 1988, - Fig. 7.24, p. 107.
D-тригтеры 1.21-1.2p известны и описаны, например, в книге Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - с. 90-91.D-triggers 1.2 1 -1.2 p are known and described, for example, in the book Fundamentals of pulsed and digital technology / Ed. A.M. Sidorova, - SPVVIUS, 1995, - p. 90-91.
Коммутатор режимов 7 предназначен для коммутации на второй информационный вход блока сравнения кодовой комбинации "окна", выбранной для передачи. Схема коммутатора режимов 7 может быть реализована, в частности, как показано на фиг.3. Коммутатор режимов 7 состоит из первого элемента И 7.1, второго элемента И 7.2 и элемента ИЛИ 7.3, причем первый информационный вход коммутатора режимов 7 является информационным входом первого элемента И 7.1, инверсный вход которого соединен с управляющим входом второго элемента И 7.2 и является управляющим входом коммутатора режимов 7, выход первого элемента И 7.1 соединен с первым входом элемента ИЛИ 7.3, выход второго элемента И 7.2 соединен со вторым входом элемента ИЛИ 7.3, выход которого является выходом коммутатора режимов 7. The
Решающий блок 19 предназначен для определения факта успешной передачи в канале множественного доступа или в случае возникновения конфликтов для оценки кратности конфликта и коммутации пакета на вход блока анализа адреса 20. Одним из вариантов реализации решающего блока 19 может быть схема, показанная на фиг.4, при этом он состоит из N компараторов 19.11÷19.lN, где N - количество корреспондентов, работающих в канале множественного доступа, инвертора 19.2, первого и второго формирователей импульсов 19.3, 19.4 соответственно, RS-тригтера 19.6, первого и второго элементов И 19.8, 19.9, N-входового элемента ИЛИ 19.5, преобразователя параллельного кода в последовательный 19.7, причем объединенные входы N компараторов 19.11-19.lN и информационный вход второго элемента И 19.9 являются входом решающего блока 19, выход второго элемента И 19.9 является информационно-адресным выходом решающего блока 19, выход первого компаратора 19.11 соединен с входом первого формирователя импульсов 19.3 и с входом инвертора 19.2, выход которого соединен с входом второго формирователя импульсов 19.4, выход которого соединен с R входом триггера 19.6, S вход которого соединен с выходом первого формирователя импульсов 19.3, выход триггера 19.6 соединен с сигнальным входом первого элемента И 19.8, второй инверсный управляющий вход которого соединен с выходами N-1 компараторов 19.l2-19.lN и N-1 входами преобразователя параллельного кода в последовательный 19.7, выход которого является вторым информационным выходом решающего блока 19, выход первого элемента И 19.8 соединен с вторым входом второго элемента И 19.9 и одновременно является первым информационным выходом решающего блока 19.The
Компараторы 19.11÷19.lN предназначены для выработки управляющего сигнала логического уровня. Могут быть реализованы по схеме, описанной в книге: Микросхемы и их применение: справочное пособие /В.А. Батушев, В.Н. Мирошниченко, - М.: Радио и связь, 1983, - рис. 2.33 (б), с. 82.Comparators 19.1 1 ÷ 19.l N are designed to generate a control signal of a logical level. They can be implemented according to the scheme described in the book: Microcircuits and their application: reference guide / B.A. Batushev, V.N. Miroshnichenko, - M.: Radio and Communications, 1983, - Fig. 2.33 (b), s. 82.
Преобразователь кодов 19.7 предназначен для преобразования параллельного кода кодовой комбинации в последовательный код. Может быть реализован по схеме, описанной в книге: Полупроводниковые цифровые микросхемы. Справочник /В.Л. Шило, - Челябинск: Металлургия, 1989, рис. 2.52 а, с. 246-250. The code converter 19.7 is designed to convert a parallel code combination code into a serial code. It can be implemented according to the scheme described in the book: Semiconductor digital circuits. Reference book / V.L. Shilo, - Chelyabinsk: Metallurgy, 1989, Fig. 2.52 a, s. 246-250.
Блок анализа адреса 20 предназначен для выделения адреса из заголовка пакета и принятия решения на дальнейшую ретрансляцию пакета в сети или вывод его абоненту. Одним из вариантов реализации блока анализа адреса 20 может быть схема, показанная на фиг.5, которая состоит из формирователя импульсов 20.4, триггеров 20.2, 20.3, 20.14, 20.15, элементов И 20.6, 20.7, 20.12, 20.13, 20.17, 20.18, счетчиков 20.9, 20.10, регистра сдвига 20.5, элементов ИЛИ 20.8, 20.16, L сумматоров по модулю два 20.111÷20.1lL, инвертора 20.19, причем объединенные входы формирователя импульсов 20.4 и элемента И 20.17 являются информационно-адресным входом блока анализа адреса 20, выход формирователя импульсов 20.4 соединен с S входами первого и третьего триггеров 20.2 и 20.3, выход генератора тактовых импульсов 20.1 соединен с тактовыми входами элементов И 20.6, 20.7, 20.18, выход триггера 20.2 соединен с сигнальным входом элемента И 20.6, а выход элемента И 20.6 соединен с счетным входом счетчика 20.9, выходы счетчика 20.9 подключены к соответствующим входам элемента И 20.12, выход которого соединен с S входами триггеров 20.14 и 20.15 и R входами триггера 20.2 и счетчика 20.9. Выход триггера 20.14 подключен к управляющему входу элемента И 20.17, выход которого соединен с D входом регистра сдвига 20.5. Выход триггера 20.3 подключен к сигнальному входу элемента И 20.7, выход которого подключен к счетному входу счетчика 20.10, выходы которого соединены с соответствующими входами элемента И 20.13, выход которого соединен с R входами триггеров 20.3, 20.14, 20.15 счетчика 20.10. Выход триггера 20.15 подключен к сигнальному входу элемента И 20.18, выход которого подключен к счетному С-входу регистра сдвига 20.5, выходы 1÷L которого соединены с соответствующими входами элемента ИЛИ 20.8 а также с первыми входами L сумматоров по модулю два 20.111-20.11L, на входы которых подаются элементы кодовой комбинации собственного адреса с адресного входа блока анализа адреса, который является адресным входом устройства, выход элемента ИЛИ 20.8 соединен с R входом регистра сдвига 20.5, выходы сумматоров 20.111÷20.1lL соединены с 1÷L входами элемента ИЛИ 20.16 соответственно, выход которого является вторым информационным выходом блока анализа адреса 20 и устройства, а также соединен с входом инвертора 20.19, выход которого является первым информационным выходом блока анализа адреса 20 и устройства.The
Генератор тактовых импульсов 20.1 известен и описан, например, в книге: Микросхемы и их применение: справ. пособие /1984, - с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 16.101, 176. The clock generator 20.1 is known and described, for example, in the book: Microcircuits and their application: Ref. allowance / 1984, - p. 213, fig. 7.6. It can be implemented on integrated circuits (ICs) of the 16.101, 176 series.
Счетчики 20.9, 20.10 известны и описаны, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - рис. 5.38, с. 169-172. Counters 20.9, 20.10 are known and described, for example, in the book: Fundamentals of pulse and digital technology / Ed. A.M. Sidorova, - SPVVIUS, 1995, - fig. 5.38, p. 169-172.
Регистр сдвига 20.5 предназначен для преобразования информации путем ее сдвига под воздействием сдвигающих (тактовых) импульсов. Может быть реализован по схеме, описанной, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А. М. Сидорова, - СПВВИУС, 1995, - рис. 5.28, с. 158-159. The shift register 20.5 is designed to convert information by shifting it under the influence of shear (clock) pulses. It can be implemented according to the scheme described, for example, in the book: Fundamentals of pulsed and digital technology / Ed. A. M. Sidorova, - SPVVIUS, 1995, - Fig. 5.28, p. 158-159.
Сумматоры по модулю два 12, 20.111÷20.1lL, предназначены для суммирования по модулю два в двоичном коде двух разрядов, поступающих на входы каждого из них. Может быть реализован по схеме, описанной, например, в книге: Импульсные и цифровые устройства. Цифровые устройства и их проектирование на микросхемах /О. И. Лебедев, А.М. Сидоров, - Л.: ВАС, 1980, - рис. 2.9, с. 31-34.The adders modulo two 12, 20.11 1 ÷ 20.1l L , are designed to sum modulo two in binary code two digits that enter the inputs of each of them. It can be implemented according to the scheme described, for example, in the book: Pulse and digital devices. Digital devices and their design on microcircuits / О. I. Lebedev, A.M. Sidorov, - L .: YOU, 1980, - fig. 2.9, p. 31-34.
Формирователи импульсов 19.3, 19.4, 20.4, входящие в решающий блок 19 и блок анализа адреса 20, предназначены для формирования из логического уровня короткого импульса, идентичны, известны и описаны, например, в книге: Основы цифровой техники /Л. А. Мальцева. - М.: Радио и связь, 1986, - рис. 21, с. 30. The pulse shapers 19.3, 19.4, 20.4 included in the
Логические элементы И 3, 6, 7.1, 7.2, 9, 19.8, 19.9, 20.6, 20.7, 20.12, 20.13, 20.17, 20.18, входящие в описываемое устройство, коммутатор режимов 7, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Основы цифровой техники /Л.А. Мальцева, Э.М. Фромберг. - М.: Радио и связь, с. 30-31. Могут быть реализованы на ИМС серий 133 и 564. The logical elements And 3, 6, 7.1, 7.2, 9, 19.8, 19.9, 20.6, 20.7, 20.12, 20.13, 20.17, 20.18 included in the described device, the
Логические элементы ИЛИ 7.3, 10, 19.5, 20.8, 20.16, входящие в коммутатор режимов 7, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, - рис. 2.4, с. 39-41. The logical elements OR 7.3, 10, 19.5, 20.8, 20.16 included in the
RS-триггеры 5, 15, 19.6, 20.2, 20.3, 20.14, 20.15, входящие в описываемое устройство, решающий блок 19 и блок анализа адреса 20 идентичны, известны и описаны, например, в книге: Микросхемы и их применение: cправ. пособие /В. А. Батушев, В. Н. Вениаминов, В.Г. Ковалев и др. - М.: Радио и связь, 1984, - с. 122, рис. 4.16. Могут быть реализованы на ИМС серий 133, 564. RS-triggers 5, 15, 19.6, 20.2, 20.3, 20.14, 20.15, included in the described device, the
Инверторы 19.2, 20.19 предназначены для формирования выходного напряжения с логическим уровнем, противоположным логическому уровню входного напряжения. Может быть реализован по схеме, описанной, например, в книге: Справочная книга радиолюбителя-конструктора: в двух книгах под ред. Н.И. Чистякова, кн.1, - М.: Радио и связь, 1993, - рис. 1.47в, с. 30. Inverters 19.2, 20.19 are designed to generate the output voltage with a logical level opposite to the logical level of the input voltage. It can be implemented according to the scheme described, for example, in the book: The reference book of the amateur radio designer: in two books, ed. N.I. Chistyakova,
Синхронизатор 2 представляет собой генератор тактовых импульсов и описан, например, в книге Микросхемы и их применение: справ. пособие. /1984, с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.
Первый и второй блоки сравнения 8 и 13 известны и описаны, например, в книге Импульсные цифровые устройства /И.О. Лебедев, А.М. Сидоров. - Л.: ВАС, 1980, - с. 51-53, рис. 2.33, 2.34. Могут быть реализованы на ИМС серий 133, 564. The first and second blocks of comparison 8 and 13 are known and described, for example, in the book Pulse digital devices / I.O. Lebedev, A.M. Sidorov. - L .: YOU, 1980, - p. 51-53, fig. 2.33, 2.34. They can be implemented on the IC series 133, 564.
Счетчик 4, счетчик необслуженной нагрузки 17 и счетчик обслуженной нагрузки 18 описаны, например, в книге: Микросхемы и их применение: справ. пособие /В.А. Батушев, В.Н. Вениаминов, В.Г. Ковалев и др. - М.: Радио и связь, 1984, - 139, рис. 4.38. 13. Могут быть реализованы на ИМС серий 176, 564. The counter 4, the counter of unattended load 17 and the counter of serviced load 18 are described, for example, in the book: Microcircuits and their application: ref. allowance / B.A. Batushev, V.N. Veniaminov, V.G. Kovalev et al. - M.: Radio and Communications, 1984, - 139, Fig. 4.38. 13. Can be implemented on the IC series 176, 564.
Блок хранения 11 предназначен для хранения и выдачи информации о пороговом значении величины необслуженной нагрузки и описан, например, в книге: Популярные цифровые микросхемы. Справочник /В.Л. Шило, - М.: Радио и связь, 1987, рис. 1.120а, с. 163-174. The storage unit 11 is designed to store and issue information about the threshold value of the value of the unattended load and is described, for example, in the book: Popular digital microcircuits. Reference book / V.L. Shilo, - M.: Radio and Communications, 1987, Fig. 1.120a, s. 163-174.
Дешифратор 14 предназначен для выдачи сигнала логической единицы на установочный вход триггера 15 в случае, если приоритет передаваемого данным устройством высший и описан, например, в книге: Популярные цифровые микросхемы. Справочник /В. Л. Шило, - М.: Радио и связь, 1987, рис. 1.95, с. 130-142. Decoder 14 is designed to provide a signal of a logical unit to the installation input of trigger 15 if the priority transmitted by this device is higher and is described, for example, in the book: Popular digital microcircuits. Reference / B. L. Shilo, - M.: Radio and Communications, 1987, Fig. 1.95, p. 130-142.
Коррелятор 16 предназначен для согласованного приема широкополосных сигналов пользователей. Он представляет собой квазикогерентный приемник с поиском и синхронизацией по времени и частоте и описан, например, в книге: Системы связи с шумоподобными сигналами /Л.Е. Варакин. - М.: Радио и связь, 1985, - с. 315-323. Может быть реализован на ИМС серий 176, 155. The correlator 16 is designed for consistent reception of broadband signals from users. It is a quasi-coherent receiver with search and synchronization in time and frequency and is described, for example, in the book: Communication Systems with Noise-Like Signals / L.E. Varakin. - M.: Radio and Communications, 1985, - p. 315-323. It can be implemented on the IC series 176, 155.
Сущность работы устройства заключается в следующем. The essence of the device is as follows.
При небольшом значении входящей нагрузки Λвх, не превышающем критического значения Λкрит: Λвх<Λкрит, устройство работает в соответствии с алгоритмом случайного множественного доступа аналогично устройству-прототипу. При увеличении входящей нагрузки до критического и более: Λвх>Λкрит, устройство переходит в область зависимости пропускной способности S от входящей нагрузки Λ S(Λ) с отрицательной кривизной. Критическое значение входящей нагрузки определяется свойствами канала множественного доступа.With a small value of the incoming load Λ in not exceeding the critical value Λ crit : Λ in <Λ crit , the device operates in accordance with the random multiple access algorithm similar to the prototype device. If the incoming load increases to a critical one or more: Λ I > Λ crit , the device goes into the region where the throughput S depends on the incoming load Λ S (Λ) with negative curvature. The critical value of the incoming load is determined by the properties of the multiple access channel.
При этом канал множественного доступа без принятия специальных мер быстро переходит в состояние перегрузки, а затем блокировки, при котором в канале множественного доступа абонентами многократно повторяются попытки передачи. Однако из-за постоянных конфликтов, возникающих в результате одновременной передачи несколькими абонентами, эти многократно повторяющиеся попытки передачи абонентов являются неуспешными и снова повторяются. Заявленное устройство в данной ситуации переходит в режим множественного доступа с временным разделением. При этом за каждым абонентом жестко закрепляют индивидуальное временное "окно" для передачи информации. Такая мера позволяет полностью устранить конфликты при сохранении работоспособности до момента нормализации входящей нагрузки, т.е. до момента, когда значение входящей нагрузки снова будет меньше критического значения: Λвх<Λкрит.
В результате такого алгоритма работы заявленного устройства значительно расширяется диапазон адаптации устройства к изменению величины входящей нагрузки.In this case, the multiple access channel without taking special measures quickly goes into an overload and then blocking state, in which transmission attempts are repeated by subscribers in the multiple access channel. However, due to the constant conflicts arising as a result of simultaneous transmission by several subscribers, these repeatedly repeated attempts to transfer subscribers are unsuccessful and are repeated again. The claimed device in this situation goes into multiple access mode with a time division. At the same time, each subscriber is rigidly assigned an individual temporary “window” for transmitting information. This measure allows you to completely eliminate conflicts while maintaining operability until the incoming load is normalized, i.e. up to the moment when the value of the incoming load will again be less than the critical value: Λ in <Λ crit .
As a result of such an algorithm of operation of the claimed device, the range of adaptation of the device to a change in the value of the incoming load is significantly expanded.
При этом заявленное устройство работает следующим образом. In this case, the claimed device operates as follows.
При включении питания триггер 5 устанавливается в единичный режим (то есть режим хранения логической единицы). Синхронизатор 2 выдает импульсы с интервалом, равным длительности окна (то есть равным длительности интервала передачи пакета), при этом импульсы поступают на первый вход второго элемента И 6 и на второй вход счетчика 4, вызывая последовательную смену на выходе счетчика 4 кодовых комбинаций (число кодовых комбинаций равно числу "окон" в цикле передачи). When the power is turned on, trigger 5 is set to a single mode (i.e., a logical unit storage mode).
При появлении в канале множественного доступа передаваемой информации на выходе коррелятора 16 выделяется отклик поступающего сигнала. Решающий блок 19 по данному отклику определяет количество корреспондентов, одновременно передающих информацию в канале множественного доступа. Если величина отклика свидетельствует о конфликте двух и более корреспондентов, то со второго информационного выхода решающего блока 19 информация о кратности конфликта (то есть о количестве конфликтующих корреспондентов) поступает на вход счетчика необслуженной нагрузки 17. Если в канале множественного доступа информацию передает один корреспондент, то на единицу увеличивается содержимое счетчика обслуженной нагрузки 18. При этом блок анализа адреса 20 выделяет из пакета комбинацию адреса и после его анализа выдает на сигнальные выходы устройства один из сигналов: "Вывод информации" (если адрес получателя совпал с собственным адресом) или "Ретрансляция" (если адрес получателя не совпал с собственным). When the transmitted information appears in the multiple access channel at the output of the correlator 16, the response of the incoming signal is highlighted. The
Значения количества пакетов, попавших в конфликт и успешно переданных, с выходов счетчиков 17 и 18 соответственно поступают на соответствующие входы сумматора по модулю два 12. С выхода последнего кодовая комбинация, содержащая информацию о количестве необслуженных пакетов, поступает на второй вход блока сравнения 13. На первый вход блока сравнения 13 поступает информация о пороговом значении количества необслуженных пакетов (с выхода блока хранения 11). Если полученное значение превышает пороговое, то сигналом с уровнем логической единицы, поступающим с выхода блока сравнения 13 на управляющий вход коммутатора режимов 7, устройство переводится в режим множественного доступа с временным разделением (МДВР). При этом кодовая комбинация, соответствующая постоянному номеру "окна", выделенному данному устройству, через коммутатор режимов 7 поступает на второй информационный вход блока сравнения 8 (тем самым реализуется передача пакетов только в выделенном устройству "окне" в соответствии с алгоритмом МДВР). Возвращение к режиму случайного множественного доступа возможно только в случае нормализации нагрузки). The values of the number of packets that got into conflict and were successfully transmitted from the outputs of counters 17 and 18, respectively, go to the corresponding inputs of the adder modulo two 12. From the output of the last code combination containing information about the number of unhandled packets goes to the second input of the comparison unit 13. On the first input of the comparison unit 13 receives information about the threshold value of the number of unattended packets (from the output of the storage unit 11). If the obtained value exceeds the threshold, then the signal with the level of the logical unit coming from the output of the comparison unit 13 to the control input of the
При возникновении необходимости в передаче пакета на сигнальный вход устройства в виде уровня логической единицы поступает сигнал запроса передачи. Одновременно с сигналом запроса передачи на приоритетный вход устройства в параллельном коде поступает кодовая комбинация, соответствующая приоритету пакета, предназначенного для передачи. При этом очередной сигнал в виде единичного импульса поступает с выхода синхронизатора 2 через открытый второй элемент И 6 на второй вход первого элемента И 3. Так как последний открыт по первому входу сигналом запроса передачи, то единичный импульс с выхода первого элемента И 3 поступает на инверсный вход триггера 5, переводя его в нулевое состояние, а также на вход генератора случайных чисел 1, который в параллельном коде выдает со своего выхода на первый вход коммутатора режимов 7 кодовую комбинацию, соответствующую номеру "окна" в цикле передачи, выбранному для передачи пакета. При этом триггер 5 сигналом с уровнем логического нуля закрывает второй элемент И 6. When there is a need to transfer a packet to the signal input of the device in the form of a logical unit level, a transmission request signal is received. Simultaneously with the transmission request signal, the code combination corresponding to the priority of the packet intended for transmission is received in the parallel code on the priority input of the device. In this case, the next signal in the form of a single pulse comes from the output of the
Если приоритет пакета отличен от высшего, то кодовая комбинация с выхода генератора случайных чисел 1 через коммутатор режимов 7 поступает на второй информационный вход блока сравнения 8. If the priority of the package is different from the highest, then the code combination from the output of the
В момент совпадения кодовых комбинаций на первом и втором информационных входах блока сравнения 8 последний выдает сигнал "Разрешение передачи" в виде единичного импульса на выход устройства, а также переводит триггер 5 в единичное состояние, а триггер 15 в нулевое состояние (при этом сигналы "Запрос передачи" и "Приоритет пакета" с сигнального входа устройства и приоритетного входа устройства соответственно абонентом снимаются). Таким образом, устройство готово к передаче очередного пакета. At the moment of coincidence of the code combinations at the first and second information inputs of the comparison unit 8, the latter gives the signal "Transfer permission" in the form of a single pulse to the output of the device, and also puts the trigger 5 in the single state, and the trigger 15 in the zero state (the signals "Request Transmission "and" Priority packet "from the signal input of the device and the priority input of the device, respectively, the subscriber is removed). Thus, the device is ready to transmit the next packet.
Если приоритет пакета высший, то дешифратор 14 сигналом с уровнем логической единицы переводит триггер 15 в единичное состояние. При этом третий элемент И 9 открывается по второму входу, в связи с чем сигнал "Разрешение передачи" поступает на выход устройства немедленно (тем самым обеспечивается немедленная передача в канале множественного доступа пакета высшего приоритета). If the priority of the packet is higher, then the decoder 14 signal with the level of a logical unit translates the trigger 15 in a single state. In this case, the third element And 9 opens at the second input, in connection with which the signal "Transmission permission" is immediately output to the device (thereby providing immediate transmission in the multiple access channel of the highest priority packet).
Генератор случайных чисел 1, функциональная схема которого приведена на фиг.2, работает следующим образом. The
На D-входах каждого из триггеров 1.21-1.2p имеют место случайно изменяющиеся во времени выходные напряжения независимых генераторов шума 1.11-l.1р. Если в момент появления импульса на счетном входе С i-го триггера 1.2i,
Коммутатор режимов 7, схема которого представлена на фиг.3, работает следующим образом. The
Если нагрузка в канале не превышает порогового значения, то на управляющем входе коммутатора режимов 7 зафиксирован сигнал с уровнем логического нуля, при этом второй элемент И 7.2 закрыт, а первый элемент И 7.1 открыт по инверсному входу, поэтому кодовая комбинация, поступающая на первый информационный вход коммутатора режимов 7 через открытый первый элемент И 7.1 и элемент ИЛИ 7.3, поступает на выход коммутатора режимов 7. При поступлении на управляющий вход коммутатора режимов 7 сигнала с уровнем логической единицы первый элемент И 7.1 закрывается, а второй элемент И 7.2 открывается, в связи с чем со второго информационного входа коммутатора режимов 7 на его выход поступает кодовая комбинация, соответствующая номеру "окна", выделенному данному устройству для передачи информации в режиме МДВР. If the load in the channel does not exceed the threshold value, then a signal with a logic zero level is fixed at the control input of the
Решающий блок 19, показанный на фиг.4, работает следующим образом. The
Информация из канала множественного доступа с выхода коррелятора 16 поступает на вход решающего блока 19. Здесь отклик коррелятора поступает на входы компараторов 19.11÷19.lN. Если величина отклика превышает порог срабатывания компаратора 19.11, но не превышает порога срабатывания компаратора 19.12 (то есть в канале множественного доступа работает только один корреспондент), то сигнал с уровнем логической единицы с выхода компаратора 19.11 при посредстве формирователей импульсов 19.3 и 19.4 и инвертора 19.2 переводит триггер 19.6 в режим хранения логической единицы. При этом наличие на управляющем инверсном входе элемента И 19.8 уровня логического нуля приводит к появлению на выходе элемента И 19.8 сигнала с уровнем логической единицы, что обеспечивает прохождение информации через элемент И 19.9 на информационно-адресный выход решающего блока 19. Одновременно сигнал поступает на первый информационный выход решающего блока 19 (и далее на вход счетчика обслуженной нагрузки 18). Если в канале множественного доступа произошел конфликт, то величина отклика коррелятора будет пропорциональна числу конфликтующих корреспондентов: поэтому на выходах j первых компараторов,
При передаче в канале множественного доступа информации содержимое пакета с информационно-адресного выхода решающего блока 19 поступает на информационно-адресный вход блока анализа адреса 20, показанного на фиг.5. При этом импульс с выхода формирователя импульсов 20.4 переводит RS-триггеры 20.2, 20.3 в единичное состояние. В результате последовательность тактовых импульсов через открытые элементы И 20.6, 20.7 поступает на счетные входы C1 счетчиков 20.9, 20.10.When transmitting information in the multiple access channel, the contents of the packet from the information-address output of the
Счетчик 20.9 отсчитывает количество символов заголовка, предшествующих символам адреса, после чего сигналом с уровнем логической единицы переводит RS-триггер 20.2 в нулевое состояние (поступление тактовых импульсов на вход счетчика 20.9 прекращается), a RS-триггеры 20.14, 20.15 - в единичное (при этом на вход синхронизации С регистра сдвига 20.5 поступает последовательность тактовых импульсов, а на его информационный вход D - последовательность символов заголовка пакета, начиная с первого символа адреса). The counter 20.9 counts the number of header characters preceding the address characters, after which the signal with the level of a logical unit puts the RS-trigger 20.2 in the zero state (the receipt of clock pulses at the input of the counter 20.9 is stopped), and the RS-triggers 20.14, 20.15 - in the unit (in this case a sequence of clock pulses is supplied to the synchronization input From the shift register 20.5, and to its information input D is the sequence of characters of the packet header, starting with the first character of the address).
Счетчик 20.10, закончив отсчет количества символов, предшествующих символам адреса, и количества символов самого адреса, выдает сигнал с уровнем логической единицы на входы R RS-триггеров 20.14, 20.3, 20.15 и переводит их в нулевое состояние. При этом поступление информации и тактовых импульсов на входы регистра сдвига 20.5 прекращается. Кодовая комбинация адреса, выделенная из заголовка пакета, в параллельном коде поступает с выходов регистра сдвига 20.5 на входы элемента ИЛИ 20.8 (при этом сигнал с уровнем логической единицы с выхода элемента ИЛИ 20.8 поступает на вход R регистра сдвига 20.5 и переводит его в нулевое состояние), а также на первые входы сумматоров по модулю два 20.11l÷20.1lL, при этом на вторые входы последних поступает кодовая комбинация собственного адреса. Если адрес в заголовке пакета совпал с собственным адресом, то появляется сигнал на первом информационном выходе устройства (в противном случае появляется сигнал на втором информационном выходе устройстве).Counter 20.10, having finished counting the number of characters preceding the characters of the address and the number of characters of the address itself, gives a signal with a logic level to the inputs of the RS RS flip-flops 20.14, 20.3, 20.15 and puts them in the zero state. In this case, the receipt of information and clock pulses at the inputs of the shift register 20.5 is terminated. The code combination of the address allocated from the packet header in the parallel code is supplied from the outputs of the shift register 20.5 to the inputs of the OR element 20.8 (in this case, the signal with the level of a logical unit from the output of the element OR 20.8 goes to the input R of the shift register 20.5 and puts it into the zero state) , as well as the first inputs of the adders modulo two 20.11 l ÷ 20.1l L , while the second inputs of the last receives a code combination of its own address. If the address in the packet header matches its own address, a signal appears on the first information output of the device (otherwise, a signal appears on the second information output of the device).
Таким образом, за счет изменения алгоритма множественного доступа, реализуемого заявленным устройством, обеспечивается расширение диапазона адаптации к изменениям входящей нагрузки, и как следствие - повышение пропускной способности канала множественного доступа. Thus, by changing the multiple access algorithm implemented by the claimed device, the range of adaptation to changes in the incoming load is expanded, and as a result, the throughput of the multiple access channel is increased.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001102634A RU2194366C2 (en) | 2001-01-29 | 2001-01-29 | Device for adaptive control over data transmission in multiple access channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2001102634A RU2194366C2 (en) | 2001-01-29 | 2001-01-29 | Device for adaptive control over data transmission in multiple access channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2194366C2 true RU2194366C2 (en) | 2002-12-10 |
| RU2001102634A RU2001102634A (en) | 2003-01-10 |
Family
ID=20245349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2001102634A RU2194366C2 (en) | 2001-01-29 | 2001-01-29 | Device for adaptive control over data transmission in multiple access channel |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2194366C2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2349055C2 (en) * | 2003-10-08 | 2009-03-10 | Квэлкомм Инкорпорейтед | Method and device for representation of feedback reports in radio communication system |
| RU2432692C2 (en) * | 2007-01-18 | 2011-10-27 | Панасоник Электрик Воркс Ко., Лтд. | Systems and methods for determining time delay for sending key update request |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006085A1 (en) * | 1986-03-25 | 1987-10-08 | (State Of The Art Systems) Sotas, Inc. | Dejitterizer method and apparatus |
| WO1993019557A1 (en) * | 1992-03-17 | 1993-09-30 | Thomson-Csf | Very low bit rate dual-standard picture coding method and codec therefor |
| US5299235A (en) * | 1991-09-10 | 1994-03-29 | Telefonaktiebolaget L M Ericsson | Time synchronization of a receiver in a digital radio telephone system |
| US5353313A (en) * | 1992-04-10 | 1994-10-04 | At&T Bell Laboratories | Transmission of a clock signal over an asynchronous data channel |
| RU2116004C1 (en) * | 1997-08-22 | 1998-07-20 | Военная академия связи | Device for controlling data transmission over radio channel |
-
2001
- 2001-01-29 RU RU2001102634A patent/RU2194366C2/en active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006085A1 (en) * | 1986-03-25 | 1987-10-08 | (State Of The Art Systems) Sotas, Inc. | Dejitterizer method and apparatus |
| US5299235A (en) * | 1991-09-10 | 1994-03-29 | Telefonaktiebolaget L M Ericsson | Time synchronization of a receiver in a digital radio telephone system |
| WO1993019557A1 (en) * | 1992-03-17 | 1993-09-30 | Thomson-Csf | Very low bit rate dual-standard picture coding method and codec therefor |
| US5353313A (en) * | 1992-04-10 | 1994-10-04 | At&T Bell Laboratories | Transmission of a clock signal over an asynchronous data channel |
| RU2116004C1 (en) * | 1997-08-22 | 1998-07-20 | Военная академия связи | Device for controlling data transmission over radio channel |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2349055C2 (en) * | 2003-10-08 | 2009-03-10 | Квэлкомм Инкорпорейтед | Method and device for representation of feedback reports in radio communication system |
| US8687607B2 (en) | 2003-10-08 | 2014-04-01 | Qualcomm Incorporated | Method and apparatus for feedback reporting in a wireless communications system |
| RU2432692C2 (en) * | 2007-01-18 | 2011-10-27 | Панасоник Электрик Воркс Ко., Лтд. | Systems and methods for determining time delay for sending key update request |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Liao et al. | Full-duplex MAC protocol design and analysis | |
| Dimic et al. | Medium access control-physical cross-layer design | |
| Ding et al. | MAC protocols for ultra-wideband (UWB) wireless networks: impact of channel acquisition time | |
| US8570986B2 (en) | Semi-random back-off method for achieving resource reservation in wireless local area networks | |
| SE518132C2 (en) | Method and apparatus for synchronizing combined receivers and transmitters in a cellular system | |
| EP0877511A2 (en) | System and method for improving CSMA/CD network performance during collisions | |
| RU2116004C1 (en) | Device for controlling data transmission over radio channel | |
| RU2194366C2 (en) | Device for adaptive control over data transmission in multiple access channel | |
| JP3099811B2 (en) | Unique word detection circuit | |
| RU2099889C1 (en) | Device for controlling data transmission over radio channel | |
| US5784002A (en) | Low-power random digit generator | |
| RU2168282C1 (en) | Gear controlling transmission of package information over radio channel | |
| RU2189118C2 (en) | Data transmission method | |
| RU2144267C1 (en) | Device for control of data transmission through radio channel | |
| RU2233038C1 (en) | Data transfer control device and multiple access channel | |
| US5903616A (en) | Synchronous clock multiplexer | |
| RU2168870C1 (en) | Device controlling data transmission over radio channel | |
| KR100218868B1 (en) | Radio communication channel operating state decision circuit and method thereof | |
| RU2179787C1 (en) | Gear controlling data transmission over multiple access channel | |
| Chen et al. | Multiple delay capture probability and performance of DS-SS slotted ALOHA packet radio system | |
| RU2048707C1 (en) | Device for frame commutation | |
| RU2148294C1 (en) | Device for controlling data transmission through radio channel | |
| RU2207735C1 (en) | Facility to control transmission of data over radio channel | |
| RU2216869C1 (en) | Device for controlling data transmission over multiple access channel | |
| Amrani et al. | Contention detection and resolution for multiple-access power-line communications |