RU2233038C1

RU2233038C1 - Data transfer control device and multiple access channel

Info

Publication number: RU2233038C1
Application number: RU2002132344/09A
Authority: RU
Inventors: С.В. Готнога (RU); С.В. Готнога; В.В. Елизаров (RU); В.В. Елизаров; И.Б. Паращук (RU); И.Б. Паращук; Г.В. Шарко (RU); Г.В. Шарко
Original assignee: Военный университет связи
Priority date: 2002-12-02
Filing date: 2002-12-02
Publication date: 2004-07-20

Abstract

FIELD: computer engineering; automatic control systems.

SUBSTANCE: device designed for use in switching centers of data burst transfer network to control data transfer over multiple access broadcast channel distinguished by partially connected dynamic structure has synchronizer 1, flip-flops 2, 13, AND gates 3, 4, 11, 12, address identification units 5₁ through 5_N, coordinate storage units 6₁ through 6_N, OR gates 7, 15, demultiplexer 8, address allocation unit 9, coordinate allocation unit 10, delay circuit 14, modulo two adder 16, and attenuator control unit 17. Using such circuit arrangement decision is taken upon analyzing remoteness of receiving correspondent to set minimal desired power level of signal at his address during home transmission. In this way number of correspondents conflicting in the course of data burst transfers is minimized due to controlling signal power during home transmission according to distance from receiving correspondent.

EFFECT: enhanced throughput of channel.

1 cl, 6 dwg

Description

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации пакетов сети передачи данных автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному каналу множественного доступа, имеющему динамическую неполносвязную структуру.The invention relates to computer technology and can be used in packet switching nodes of a data network of an automated control system (ACS) when controlling data transmission over a broadcast multiple access channel having a dynamic non-connected structure.

Известно устройство для управления передачей данных по радиоканалу (А.С.СССР №1162058, МПК⁵ Н 04 L 7/00, 1985 г.), содержащее синхронизатор, первый и второй элементы И, элемент задержки, элемент ИЛИ, счетчик, триггер цикла передачи, генератор случайных чисел, блок сравнения, триггер разрешения передачи, формирователь импульсов.A device for controlling data transmission over a radio channel (A.S.SSSR No. 1162058, IPC ⁵ H 04 L 7/00, 1985), comprising a synchronizer, first and second AND elements, a delay element, an OR element, a counter, a cycle trigger transmission, random number generator, comparison unit, transmission permission trigger, pulse shaper.

Данное устройство имеет недостаток: относительно малую пропускную способность, что обусловлено отсутствием адаптации схемы устройства к изменению параметров нагрузки.This device has a drawback: a relatively low throughput, due to the lack of adaptation of the device circuit to a change in load parameters.

Известно также устройство для управления передачей данных по радиоканалу (А.С. СССР №1319298, МПК⁵ H 04 L 7/00, 1990 г.), содержащее генератор случайных чисел и синхронизатор, первый, второй, третий и четвертый элементы И, счетчик, блок сравнения, триггер цикла передачи, триггер разрешения передачи, два формирователя импульсов, элемент ИЛИ, два элемента задержки, причем выход синхронизатора связан с первым входом первого элемента И и вторым входом второго элемента И, вход запроса передачи является третьим входом второго элемента И и связан с первым входом триггера разрешения передачи, выход которого связан со вторым входом элемента ИЛИ, входом элемента задержки и является выходом разрешения передачи, выход элемента задержки подключен к четвертому входу первого элемента И, третий вход которого связан с выходом триггера цикла передачи и первым входом второго элемента И, выход второго элемента И связан со входом формирователя импульсов и входом генератора случайных чисел, выход которого соединен с первым входом блока сравнения, второй вход которого подключен к первому выходу счетчика, выход формирователя импульсов связан с первым входом элемента ИЛИ, второй выход счетчика соединен со вторым входом триггера цикла передачи, а вход счетчика подключен к выходу первого элемента И, выход блока сравнения подключен ко входу дополнительного формирователя импульсов, выход которого соединен со входом дополнительного элемента задержки и третьим входом элемента ИЛИ, а выход элемента ИЛИ является выходом "Включение передатчика", выход дополнительного элемента задержки связан с первыми входами третьего и четвертого элементов И, второй вход третьего элемента И соединен с выходом четвертого элемента И и является выходом сигнала "Столкновение", причем выход третьего элемента И связан со вторым входом триггера разрешения передачи, а второй вход четвертого элемента И подключен ко второму входу первого элемента И и первому входу триггера цикла передачи и является входом "Сигнал несущей".There is also known a device for controlling data transmission over a radio channel (AS USSR No. 1319298, IPC ⁵ H 04 L 7/00, 1990), containing a random number generator and a synchronizer, the first, second, third and fourth elements of And, a counter , a comparison unit, a transmission cycle trigger, a transmission enable trigger, two pulse shapers, an OR element, two delay elements, the synchronizer output being connected to the first input of the first AND element and the second input of the second AND element, the transmission request input is the third input of the second And element and connected to the first input the home of the trigger enable transmission, the output of which is connected to the second input of the OR element, the input of the delay element and is the output of the transfer permission, the output of the delay element is connected to the fourth input of the first element And, the third input of which is connected to the output of the trigger of the transfer cycle and the first input of the second element And, the output of the second element And is connected to the input of the pulse shaper and the input of the random number generator, the output of which is connected to the first input of the comparison unit, the second input of which is connected to the first output of the counter, the output of the pulse shaper is connected to the first input of the OR element, the second output of the counter is connected to the second input of the trigger of the transmission cycle, and the input of the counter is connected to the output of the first element AND, the output of the comparison unit is connected to the input of the additional pulse shaper, the output of which is connected to the input of the additional delay element and the third input of the OR element, and the output of the OR element is the "Turn on the transmitter" output, the output of the additional delay element is connected to the first inputs of the third and fourth AND elements, The second input of the third element And is connected to the output of the fourth element And and is the output of the “Collision” signal, the output of the third element And is connected to the second input of the trigger to enable transmission, and the second input of the fourth element And is connected to the second input of the first element And and the first input of the cycle trigger transmission and is the input "carrier signal".

При такой совокупности описанных элементов и связей достигается увеличение пропускной способности при передаче данных по радиоканалу. Однако работа данного устройства в канале множественного доступа с неполносвязной динамической структурой невозможна.With this combination of the described elements and links, an increase in throughput is achieved when transmitting data over the air. However, the operation of this device in a multiple access channel with a non-connected dynamic structure is impossible.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство управления передачей данных по радиоканалу (патент РФ №2099889, МПК⁶ H 04 L 7/00, 1997 г.), состоящее из синхронизатора, первого элемента И, триггера цикла передачи, второго элемента И, формирователя импульсов, генератора интервалов анализа, блока определения интенсивности входного потока, блока сравнения, первого элемента ИЛИ, дешифратора, N блоков опознавания адреса, второго элемента ИЛИ, блока коммутации, блока выделения адреса, третьего элемента ИЛИ, триггера разрешения передачи, третьего элемента И, четвертого элемента И, элемента задержки. Причем вход "Сигнал несущей" является первым и вторым входом триггера цикла передачи. Выход триггера цикла передачи связан со вторым входом первого элемента И, формирователем импульсов и вторым входом блока выделения адреса. При этом первый вход первого элемента И соединен с выходом синхронизатора, а выход первого элемента И подключен к первому входу второго элемента И. Второй вход второго элемента И связан со вторым выходом блока коммутации, а его третий вход соединен с первым входом триггера разрешения передачи, четвертым входом блока коммутации и является входом "Запрос передачи". Выход второго элемента И связан с первым входом третьего элемента ИЛИ и входом элемента задержки. Выход элемента задержки соединен с первым входом третьего и первым входом четвертого элементов И, причем вход четвертого элемента И подключен ко второму входу третьего элемента И, и является выходом "Столкновение". Выход третьего элемента И связан со вторым входом триггера разрешения передачи. Выход триггера разрешения передачи подключен ко второму входу третьего элемента ИЛИ и является выходом "Разрешение передачи в полосе основного канала". Выход третьего элемента ИЛИ является выходом "Включение передатчика". Первый вход блока выделения адреса соединен со вторым входом четвертого элемента И и является выходом канала множественного доступа. Выход формирователя импульсов связан с первым входом блока определения интенсивности входного потока, а второй вход блока определения интенсивности входного потока подключен к первым входам блоков опознавания адреса и выходу генератора интервалов анализа. Выходы блока определения интенсивности входного потока подключены к соответствующим входам блока сравнения. Причем первый и второй выходы блока сравнения связаны с первым и вторым входом первого элемента ИЛИ, а выход первого элемента ИЛИ соединен со вторым входом блока коммутации. Третий выход блока сравнения подключен к первому входу блока коммутации. Третий вход блока коммутации соединен с выходом второго элемента ИЛИ, а первый выход блока коммутации является выходом "Разрешение передачи на частоте доступа к ретранслятору". Группа входов "Код адреса" является входами дешифратора, причем выходы дешифратора подключены к соответствующим третьим входам блоков опознавания адреса. Группа вторых входов блоков опознавания адреса соединена с группой выходов блока выделения адреса, а выходы блоков опознавания адреса соединены с соответствующими входами второго элемента ИЛИ. Устройство обеспечивает увеличение скорости передачи информации по радиоканалу.The closest in technical essence and the functions performed to the claimed is a radio data transmission control device (RF patent No. 2099889, IPC ⁶ H 04 L 7/00, 1997), consisting of a synchronizer, the first element And, the trigger of the transmission cycle, the second element And, pulse shaper, generator of intervals for analysis, unit for determining the intensity of the input stream, comparison unit, first OR element, decoder, N address recognition blocks, second OR element, switching unit, address allocation unit, third IL element And, a trigger for enabling transmission, a third AND element, a fourth AND element, a delay element. Moreover, the input "Carrier signal" is the first and second input of the trigger of the transmission cycle. The output of the trigger of the transmission cycle is connected with the second input of the first AND element, the pulse shaper and the second input of the address allocation unit. In this case, the first input of the first element And is connected to the output of the synchronizer, and the output of the first element And is connected to the first input of the second element I. The second input of the second element And is connected to the second output of the switching unit, and its third input is connected to the first input of the trigger to enable transmission, the fourth the input of the switching unit and is the input "Request transmission". The output of the second AND element is associated with the first input of the third OR element and the input of the delay element. The output of the delay element is connected to the first input of the third and the first input of the fourth element And, and the input of the fourth element And is connected to the second input of the third element And, and is the output "Collision". The output of the third AND element is connected to the second input of the transmission enable trigger. The output of the trigger to enable transmission is connected to the second input of the third OR element and is the output of "Resolution in the band of the main channel." The output of the third OR element is the "Turn on the transmitter" output. The first input of the address allocation unit is connected to the second input of the fourth AND element and is the output of the multiple access channel. The output of the pulse shaper is connected to the first input of the input flow intensity determination unit, and the second input of the input flow intensity determination unit is connected to the first inputs of the address recognition units and the output of the analysis interval generator. The outputs of the unit for determining the intensity of the input stream are connected to the corresponding inputs of the comparison unit. Moreover, the first and second outputs of the comparison unit are connected with the first and second input of the first OR element, and the output of the first OR element is connected to the second input of the switching unit. The third output of the comparison unit is connected to the first input of the switching unit. The third input of the switching unit is connected to the output of the second OR element, and the first output of the switching unit is the output "Transmission permission at the frequency of access to the relay." The group of inputs "Address Code" is the inputs of the decoder, and the outputs of the decoder are connected to the corresponding third inputs of the address recognition blocks. The group of second inputs of the address recognition blocks is connected to the group of outputs of the address allocation block, and the outputs of the address recognition blocks are connected to the corresponding inputs of the second OR element. The device provides an increase in the speed of information transmission over the air.

При такой совокупности описанных элементов и связей обеспечивается возможность работы устройства в неполносвязном канале множественного доступа, имеющем быстроменяющуюся динамическую структуру.With such a combination of the described elements and relationships, it is possible to operate the device in a non-connected multiple access channel having a rapidly changing dynamic structure.

Однако устройство-прототип имеет недостаток: оно не обеспечивает потенциально достижимой пропускной способности канала множественного доступа, так как не минимизирует число конфликтующих в канале корреспондентов за счет реализации алгоритма оптимизации мощности сигнала при собственной передаче в зависимости от удаленности корреспондента-получателя.However, the prototype device has a drawback: it does not provide the potentially achievable bandwidth of the multiple access channel, since it does not minimize the number of correspondents in the channel due to the implementation of the algorithm for optimizing the signal power during own transmission depending on the distance of the recipient correspondent.

Целью изобретения является разработка устройства управления передачей данных в канале множественного доступа, обеспечивающего повышение пропускной способности канала путем минимизации числа корреспондентов, конфликтующих в процессе передачи пакетов, за счет управления мощностью сигнала при собственной передаче в соответствии с удаленностью корреспондента-получателя.The aim of the invention is to develop a device for controlling data transmission in a multiple access channel, providing increased channel throughput by minimizing the number of correspondents conflicting during packet transmission by controlling the signal power during own transmission in accordance with the distance of the recipient correspondent.

Поставленная цель достигается тем, что в известное устройство, содержащее синхронизатор, триггер цикла передачи, первый, второй, третий и четвертый элементы И, демультиплексор, N блоков опознавания адреса, где N - количество включенных в канал множественного доступа корреспондентов, блок выделения адреса, триггер разрешения передачи, элемент задержки, N-входовый и двухвходовый элементы ИЛИ, причем выход синхронизатора соединен с прямым входом первого элемента И, инверсный вход которого соединен с выходом триггера цикла передачи, с первым входом третьего элемента И и сигнальным входом блока выделения адреса, выход первого элемента И соединен с первым входом второго элемента И, второй вход которого соединен с инверсным входом триггера разрешения передачи и является управляющим входом устройства, сигнальным входом которого являются объединенные прямой и инверсный входы триггера цикла передачи, выход триггера разрешения передачи соединен со вторым входом двухвходового элемента ИЛИ и является управляющим выходом устройства, сигнальным выходом которого является выход двухвходового элемента ИЛИ, первый вход двухвходового элемента ИЛИ соединен с выходом второго элемента И и входом элемента задержки, выход которого соединен со вторыми входами третьего и четвертого элементов И, выход третьего элемента И соединен с инверсным входом четвертого элемента И и является выходом сигнала конфликта устройства, выход четвертого элемента И соединен с прямым входом триггера разрешения передачи, информационным входом устройства является информационный вход блока выделения адреса, информационный выход которого соединен с входами N блоков опознавания адреса, вход демультиплексора является адресным входом устройства, дополнительно введены N блоков хранения координат, блок выделения координат, сумматор по модулю два, блок управления аттенюатором. Информационный выход блока выделения координат соединен с информационными входами N блоков хранения координат, сигнальные входы которых соединены с выходами соответствующих блоков опознавания адреса. Управляющие входы каждого из N блоков хранения координат соединены с соответствующим выходом демультиплексора. Выходы N блоков хранения координат соединены с соответствующими входами N-входового элемента ИЛИ, выход которого соединен с информационным входом сумматора по модулю два. Кодовый вход сумматора по модулю два является кодовым входом устройства. Выход сумматора по модулю два соединен с входом блока управления аттенюатором, выход которого является кодовым выходом устройства. Информационный и сигнальный входы блока выделения координат соединены соответственно с информационным и сигнальным входами блока выделения адреса. Управляющий выход блока выделения координат соединен с управляющим входом блока выделения адреса, тактовый выход которого соединен с тактовым входом блока выделения координат.This goal is achieved by the fact that in the known device containing a synchronizer, a trigger of a transmission cycle, the first, second, third and fourth elements of And, a demultiplexer, N address recognition blocks, where N is the number of correspondents included in the multiple access channel, address allocation block, trigger transmission authorization, delay element, N-input and two-input OR elements, the synchronizer output being connected to the direct input of the first AND element, the inverse input of which is connected to the output of the trigger of the transmission cycle, with the first the course of the third element And and the signal input of the address allocation unit, the output of the first element And is connected to the first input of the second element And, the second input of which is connected to the inverse input of the trigger enable transmission and is the control input of the device, the signal input of which is the combined direct and inverse inputs of the trigger cycle transmission, the output of the trigger enable transmission is connected to the second input of the two-input element OR and is the control output of the device, the signal output of which is the output of two OR input element, the first input of the two-input OR element is connected to the output of the second AND element and the input of the delay element, the output of which is connected to the second inputs of the third and fourth AND elements, the output of the third AND element is connected to the inverse input of the fourth AND element and is the output of the device conflict signal, the output of the fourth element And is connected to the direct input of the trigger to enable transmission, the information input of the device is the information input of the address allocation unit, the information output of which is connected with N inputs N blocks identification address input of the demultiplexer is an address input device further introduced coordinates storing N blocks, block selection coordinate adder modulo two, the attenuator control unit. The information output of the coordinate allocation unit is connected to the information inputs of N coordinate storage units, the signal inputs of which are connected to the outputs of the corresponding address recognition units. The control inputs of each of the N coordinate storage units are connected to the corresponding output of the demultiplexer. The outputs of N coordinate storage units are connected to the corresponding inputs of the N-input OR element, the output of which is connected to the information input of the adder modulo two. The modular two code input of the adder is the code input of the device. The modulator two output is connected to the input of the attenuator control unit, the output of which is the code output of the device. The information and signal inputs of the coordinate allocation block are connected respectively to the information and signal inputs of the address allocation block. The control output of the coordinate allocation unit is connected to the control input of the address allocation unit, the clock output of which is connected to the clock input of the coordinate allocation unit.

Благодаря новой совокупности существенных признаков за счет введения N блоков хранения координат, блока выделения координат, сумматора по модулю два, блока управления аттенюатором и соответствующих новых связей достигается реализация управления мощностью сигнала при собственной передаче в соответствии с удаленностью корреспондента-получателя, что обеспечивает повышение пропускной способности канала множественного доступа за счет минимизации числа корреспондентов, конфликтующих в канале в процессе передачи пакетов.Owing to the new set of essential features, by introducing N coordinate storage units, a coordinate allocation unit, an adder modulo two, an attenuator control unit, and corresponding new connections, the signal power control during own transmission is achieved in accordance with the distance of the recipient correspondent, which ensures an increase in throughput multiple access channel by minimizing the number of correspondents conflicting in the channel during the transmission of packets.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень".The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features that are identical to all the features of the claimed technical solution are absent, which indicates the compliance of the claimed invention with the condition of patentability "novelty". Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention, the transformations on the achievement of the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".

Заявленное устройство поясняется схемами:The claimed device is illustrated by diagrams:

фиг.1 - функциональная схема устройства управления передачей данных в канале множественного доступа;figure 1 is a functional diagram of a control device for transmitting data in a multiple access channel;

фиг.2 - схема блока опознавания адреса;figure 2 - block diagram of the address recognition;

фиг.3 - схема блока хранения координат;figure 3 - block diagram of the storage of coordinates;

фиг.4 - схема блока выделения адреса;4 is a block diagram of the address allocation;

фиг.5 - схема блока выделения координат;5 is a diagram of a block allocation of coordinates;

фиг.6 - схема электронного коммутатора.6 is a diagram of an electronic switch.

Заявляемое устройство управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из: синхронизатора 1, триггера цикла передачи 2, первого элемента И 3, второго элемента И 4, третьего элемента И 11, четвертого элемента И 12, N блоков опознавания адреса 5₁-5_N, блока выделения адреса 9, триггера разрешения передачи 13, элемента задержки 14, двухвходового элемента ИЛИ 15, демультиплексора 8, N блоков хранения координат 6₁-6_N, N-входового элемента ИЛИ 7, блока выделения координат 10, сумматора по модулю два 16, блока управления аттенюатором 17.The inventive device for controlling data transmission in a multiple access channel, shown in Fig. 1, consists of: a synchronizer 1, a trigger for a transmission cycle 2, a first element And 3, a second element And 4, a third element And 11, the fourth element And 12, N recognition blocks address 5 ₁ -5 _N , address allocation block 9, transmission enable trigger 13, delay element 14, two-input OR element 15, demultiplexer 8, N coordinate storage units 6 ₁ -6 _N , N-input OR element 7, coordinate allocation block 10 , adder modulo two 16, control unit att by the adjudicator 17.

Выход синхронизатора 1 соединен с прямым входом первого элемента И 3, инверсный вход которого соединен с выходом триггера цикла передачи 2, с первым входом третьего элемента И 11 и сигнальными входами блока выделения адреса 9 и блока выделения координат 10. Выход первого элемента И 3 соединен с первым входом второго элемента И 4, второй вход которого и инверсный вход триггера разрешения передачи 13 соединены между собой и являются управляющим входом устройства. Сигнальным входом устройства являются объединенные прямой и инверсный входы триггера цикла передачи 2. Выход триггера разрешения передачи 13 соединен со вторым входом двухвходового элемента ИЛИ 15 и является управляющим выходом устройства, сигнальным выходом которого является выход двухвходового элемента ИЛИ 15. Первый вход двухвходового элемента ИЛИ 15 соединен с выходом второго элемента И 4 и входом элемента задержки 14, выход которого соединен со вторыми входами третьего и четвертого элементов И 11 и И 12. Выход третьего элемента И 11 соединен с инверсным входом четвертого элемента И 12 и является выходом сигнала конфликта устройства. Выход четвертого элемента И 12 соединен с прямым входом триггера разрешения передачи 13. Информационным входом устройства являются объединенные информационные входы блока выделения адреса 9 и блока выделения координат 10, причем информационный выход блока выделения адреса 9 соединен с входами N блоков опознавания адреса 5. Информационный выход блока выделения координат 10 соединен с информационными входами N блоков хранения координат 6, сигнальные входы которых соединены с выходами соответствующих блоков опознавания адреса 5. Управляющие входы каждого из N блоков хранения координат 6 соединены с соответствующими выходами демультиплексора 8, вход которого является адресным входом устройства. Выходы N блоков хранения координат 6 соединены с входами N-входового элемента ИЛИ 7, выход которого соединен с информационным входом сумматора по модулю два 16, кодовый вход которого является кодовым входом устройства. Выход сумматора по модулю два 16 соединен с входом блока управления аттенюатором 17, выход которого является кодовым выходом устройства. Управляющий выход блока выделения координат 10 соединен с управляющим входом блока выделения адреса 9. Тактовый выход блока выделения адреса 9 соединен с тактовым входом блока выделения координат 10.The output of the synchronizer 1 is connected to the direct input of the first element And 3, the inverse input of which is connected to the output of the trigger of the transmission cycle 2, with the first input of the third element And 11 and the signal inputs of the block allocation address 9 and the block allocation of coordinates 10. The output of the first element And 3 is connected to the first input of the second element And 4, the second input of which and the inverse of the trigger enable transmission 13 are interconnected and are the control input of the device. The signal input of the device is the combined direct and inverse inputs of the trigger of the transfer cycle 2. The output of the trigger of the enable transmission 13 is connected to the second input of the two-input element OR 15 and is the control output of the device, the signal output of which is the output of the two-input element OR 15. The first input of the two-input element OR 15 is connected with the output of the second element And 4 and the input of the delay element 14, the output of which is connected to the second inputs of the third and fourth elements And 11 And 12. The output of the third element And 11 is connected n with an inverted input of the fourth AND gate 12 and a signal output device conflict. The output of the fourth element And 12 is connected to the direct input of the transmission enable trigger 13. The information input of the device is the combined information inputs of the address allocation block 9 and the coordinate allocation block 10, and the information output of the address allocation block 9 is connected to the inputs of N address recognition blocks 5. Information output of the block allocation of coordinates 10 is connected to the information inputs of N coordinate storage units 6, the signal inputs of which are connected to the outputs of the corresponding address recognition blocks 5. Control in ode each of N coordinates storage units 6 which are connected to respective outputs of the demultiplexer 8, the input is an address input device. The outputs of N coordinate storage units 6 are connected to the inputs of the N-input element OR 7, the output of which is connected to the information input of the adder modulo two 16, the code input of which is the code input of the device. The output of the adder modulo two 16 is connected to the input of the control unit of the attenuator 17, the output of which is the code output of the device. The control output of the coordinate allocation unit 10 is connected to the control input of the address allocation unit 9. The clock output of the address allocation unit 9 is connected to the clock input of the coordinate allocation unit 10.

Входящие в общую структурную схему элементы имеют следующее назначение.The elements included in the general structural diagram have the following purpose.

Блок опознавания адреса 5 предназначен для опознавания соответствующей кодовой комбинации адреса и выдачи сигнала записи, поступающего на сигнальный вход соответствующего блока хранения координат 6.The address recognition unit 5 is designed to recognize the corresponding address code combination and to issue a recording signal received at the signal input of the corresponding coordinate storage unit 6.

Блок хранения координат б предназначен для записи информации, поступающей от блока выделения координат 10, ее хранения в ОЗУ и считывания на выходе блока при поступлении сигнала с уровнем логической единицы на управляющий вход блока хранения координат 6 от демультиплексора 8.The coordinate storage unit b is intended for recording information from the coordinate allocation unit 10, storing it in RAM and reading it at the output of the block when a signal with a logic level is received at the control input of the coordinate storage unit 6 from demultiplexer 8.

Блок выделения адреса 9 предназначен для выделения кодовой комбинации адреса из заголовка пакета при передаче этого пакета в канале множественного доступа.The address allocation unit 9 is intended to extract the address code combination from the packet header when transmitting this packet on the multiple access channel.

Блок выделения координат 10 предназначен для выделения кодовой комбинации координат из заголовка пакета, передаваемого каким-либо корреспондентом в канале множественного доступа.The coordinate allocation unit 10 is designed to extract a code combination of coordinates from the packet header transmitted by some correspondent in the multiple access channel.

Электронный коммутатор 9.2 (10.1) предназначен для выделения последовательности символов заголовка пакета, начиная с первого из символов адреса (координат местоположения), выдачи последовательности тактовых импульсов с уровнем логической единицы на выход электронного коммутатора.Electronic switch 9.2 (10.1) is designed to highlight the sequence of characters in the packet header, starting with the first of the address symbols (location coordinates), to issue a sequence of clock pulses with a logic level to the output of the electronic switch.

Синхронизатор 1 представляет собой генератор тактовых импульсов и описан - Микросхемы и их применение: Справ. пособие. / 1984, с. 213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176.Synchronizer 1 is a clock generator and is described - Chips and their application: Ref. allowance. / 1984, p. 213, fig. 7.6. It can be implemented on integrated circuits (ICs) of the 511, 176 series.

RS-триггеры 2 и 13, входящие в описываемое устройство, идентичны, известны и описаны - Микросхемы и их применение. Справ. пособие. /В.А.Батушев, В.И.Вениаминов, В.Г.Ковалев и др. - М.: Радио и связь, 1984, - с. 122, рис.4.16. Могут быть реализованы на ИМС серий 133, 564.RS-flip-flops 2 and 13 included in the described device are identical, known and described - Microcircuits and their application. Ref. allowance. / V.A. Batushev, V.I. Veniaminov, V.G. Kovalev and others - M .: Radio and communications, 1984, - p. 122, Fig. 4.16. They can be implemented on the IC series 133, 564.

Логические элементы И 3, 4, 11, 12, входящие в описываемое устройство, идентичны, известны и описаны - Основы цифровой техники. /Л.А.Мальцева, Э.М.Фромберг. - М.: Радио и связь, - с. 30-31. Могут быть реализованы на ИМС серий 133 и 564.The logical elements And 3, 4, 11, 12 included in the described device are identical, known and described - Fundamentals of digital technology. / L.A. Maltseva, E.M. Fromberg. - M .: Radio and communications, - p. 30-31. They can be implemented on the IC series 133 and 564.

Блоки хранения координат 6 представляют собой оперативные запоминающие устройства, которые известны и описаны - Популярные цифровые микросхемы. Справочник. /В.Л.Шило. - Челябинск: Металлургия, 1989, с. 161.Coordinate storage units 6 are random access memory devices, which are known and described - Popular digital circuits. Directory. / V.L.Shilo. - Chelyabinsk: Metallurgy, 1989, p. 161.

Логические элементы ИЛИ 7, 15, входящие в описываемое устройство, идентичны, известны и описаны - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - рис. 2.4, с. 39-41.The logical elements OR 7, 15 included in the described device are identical, known and described - the Basics of pulse and digital technology. / Under the general ed. A.M.Sidorova. - SPVVIUS, 1995, - fig. 2.4, p. 39-41.

Демультиплексор 8 предназначен для распределения сигналов с одного входа на несколько выходов в последовательности, определенной управляющим входом устройства, и описан - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - с. 152-156.Demultiplexer 8 is designed to distribute signals from one input to several outputs in the sequence determined by the control input of the device, and is described - Fundamentals of pulse and digital technology. / Under the general ed. A.M.Sidorova. - SPVVIUS, 1995, - p. 152-156.

Элемент задержки 14 может быть реализован на базе регистра сдвига, известен и описан - Цифровые интегральные микросхемы. Справочник. /П.П.Мальцев и др. - М.: Радио и связь, 1994, с. 52.The delay element 14 can be implemented on the basis of the shift register, known and described - Digital Integrated Circuits. Directory. / P.P. Maltsev et al. - M.: Radio and Communications, 1994, p. 52.

Сумматор по модулю два 16 предназначен для суммирования по модулю два в двоичном коде двух кодовых комбинаций, поступающих на входы каждого из них. Может быть реализован по схеме, описанной - Импульсные и цифровые устройства. Цифровые узлы и их проектирование на микросхемах. /О.И.Лебедев, А.М.Сидоров. - Л.: ВАС, 1980, - рис. 2.9, с. 31-34.An adder modulo two 16 is designed to sum modulo two in binary code two code combinations received at the inputs of each of them. It can be implemented according to the scheme described - Pulse and digital devices. Digital nodes and their design on microcircuits. / O.I. Lebedev, A.M. Sidorov. - L .: YOU, 1980, - Fig. 2.9, p. 31-34.

Блок управления аттенюатором 17 представляет собой постоянное запоминающее устройство, предназначенное для выдачи комбинации управления выходной мощностью передатчика и описанное - Основы импульсной и цифровой техники. /Под общей ред. А.М.Сидорова. - СПВВИУС, 1995, - рис. 6.10, с. 197-199.The control unit of the attenuator 17 is a permanent storage device designed to issue a combination of control of the output power of the transmitter and described the Basics of pulse and digital technology. / Under the general ed. A.M.Sidorova. - SPVVIUS, 1995, - fig. 6.10, p. 197-199.

Функциональная схема устройства, реализующего выполнение описанных функций управления передачей данных в канале множественного доступа, приведена на фиг.1.The functional diagram of a device that implements the described functions of data transfer control in a multiple access channel is shown in FIG.

Заявляемое устройство работает следующим образом.The inventive device operates as follows.

Синхронизатор 1 формирует импульсы с периодом следования, равным τ, причем во всех устройствах, включенных в канал множественного доступа, эти импульсы формируются синхронно. При появлении на сигнальном входе устройства информации о наличии в канале несущей (что свидетельствует о начале передачи пакетов другими корреспондентами) триггер цикла передачи 3 переходит в единичное состояние (режим хранения логической единицы). При этом сигнал с уровнем логической единицы с его выхода поступает на инверсный вход первого элемента И 3 (тем самым запрещается прохождение очередного импульса с выхода синхронизатора 1 через первый элемент И 3), а также на сигнальные входы блока выделения адреса 9 и блока выделения координат 10; на информационные входы блоков 9 и 10 поступает последовательность символов заголовка, передаваемого в канале пакета (с информационного входа устройства). В результате на информационном выходе блока выделения адреса 9 появляется кодовая комбинация адреса корреспондента-отправителя, которая поступает на входы всех N блоков опознавания адреса 5₁-5_N. При этом соответствующий данному адресу блок опознавания адреса 5_i выдает со своего выхода на сигнальный вход соответствующего блока хранения координат 6_i сигнал записи. В результате информация о координатах местоположения корреспондента-отправителя, выделенная из заголовка поступившего пакета, с информационного выхода блока выделения координат 10 поступает на информационные входы всех блоков хранения координат 6₁-6_N, однако записывается только в соответствующий блок хранения координат 6_i. По мере поступления в канал очередных пакетов от всех корреспондентов информация, хранящаяся в блоках хранения координат 6₁-6_N, уточняется.Synchronizer 1 generates pulses with a repetition period equal to τ, and in all devices included in the multiple access channel, these pulses are generated synchronously. When the information about the presence of a carrier in the channel appears on the signal input of the device (which indicates the beginning of packet transmission by other correspondents), the trigger of transmission cycle 3 goes into a single state (logical unit storage mode). In this case, the signal with the level of a logical unit from its output goes to the inverse input of the first element And 3 (thereby prohibiting the passage of the next pulse from the output of the synchronizer 1 through the first element And 3), as well as to the signal inputs of the block allocation address 9 and block allocation of coordinates 10 ; the information inputs of blocks 9 and 10 receive a sequence of header characters transmitted in the channel of the packet (from the information input of the device). As a result, a code combination of the address of the correspondent-sender appears on the information output of the address allocation block 9, which arrives at the inputs of all N address recognition blocks 5 ₁ -5 _N. In this case, the address recognition unit 5 _i corresponding to the given address generates a recording signal from its output to the signal input of the corresponding coordinate storage unit 6 _i . As a result, information about the location coordinates of the sender correspondent, extracted from the header of the received packet, from the information output of the coordinate allocation unit 10 is fed to the information inputs of all coordinate storage units 6 ₁ -6 _N , however, it is recorded only in the corresponding coordinate storage unit 6 _i . As the next packets from all correspondents arrive in the channel, the information stored in the coordinate storage blocks 6 ₁ -6 _N is updated.

При необходимости начать передачу собственного пакета на управляющий вход устройства (и, соответственно, на второй вход второго элемента И 4) поступает сигнал запроса передачи. Кроме того, данный сигнал поступает на инверсный вход триггера разрешения передачи 13. Одновременно на адресный вход устройства (то есть на вход демультиплексора 8) поступает кодовая комбинация адреса получателя пакета, а на кодовый вход устройства (и, соответственно, кодовый вход сумматора по модулю два 16) - кодовая комбинация собственных координат местоположения. При этом в зависимости от кода адреса получателя на одном из N выходов (например, k-м) демультиплексора 8 появляется сигнал с уровнем логической единицы (сигнал считывания), который, поступая на управляющий вход соответствующего блока хранения координат 6_k, обеспечивает считывание кодовой комбинации, содержащей информацию о координатах местоположения корреспондента-получателя, с выхода блока хранения координат 6_k и поступление ее через N-входовый элемент ИЛИ 7 на информационный вход сумматора по модулю два 16. С выхода последнего кодовая комбинация, характеризующая удаленность корреспондента-получателя, поступает на вход блока управления аттенюатором 17, с выхода которого на кодовый выход устройства поступает кодовая комбинация управления аттенюатором передатчика. Тем самым при передаче любого пакета мощность сигнала выбирается соответствующей удаленности корреспондента, при этом все корреспонденты канала множественного доступа, удаленные на большее расстояние, не вступают в конфликт с передающим корреспондентом. Если в данный момент времени канал множественного доступа свободен, то первый элемент И 3 открыт по инверсному входу сигналом с уровнем логического нуля, поступающим с выхода триггера цикла передачи 2. При этом ближайший по времени импульс с выхода синхронизатора 1 через открытый первый элемент И 3 поступает на первый вход второго элемента И 4. Так как второй элемент И 4 открыт по второму входу сигналом с уровнем логической единицы, то импульс с его выхода через двухвходовый элемент ИЛИ 15 поступает на сигнальный выход устройства. При этом передатчик включается на интервал времени, определяемый длительностью импульса, формируемого синхронизатором 1. Появляющийся после включения передатчика сигнал несущей в канале множественного доступа приводит к появлению во всех устройствах, включенных в канал, сигнала с уровнем логической единицы на выходе триггера цикла передачи 2. Одновременно импульс поступает на вход элемента задержки 14, с выхода которого далее поступает на вторые входы третьего 11 и четвертого 12 элементов И. Время задержки элемента задержки 14 равно длительности импульса, сформированного синхронизатором 1. Это время должно быть не меньшим максимального времени распространения сигнала между корреспондентами τ_р. Если на передачу вышло одновременно два или несколько устройств, то на первом входе третьего элемента И 11 появляется сигнал о наличии несущей в канале, а на выходе третьего элемента И 11 и, соответственно, на выходе сигнала конфликта устройства появляется сигнал, оповещающий абонента о столкновении при попытке передачи. По сигналу столкновения корреспонденты канала снимают с входов устройств сигналы запроса передачи, кода адреса и кода собственных координат и откладывают попытку передачи.If necessary, start transmitting your own packet to the control input of the device (and, accordingly, to the second input of the second element And 4), a transmission request signal is received. In addition, this signal is fed to the inverse of the trigger to enable transmission 13. At the same time, the address input of the device (that is, the input of demultiplexer 8) receives a code combination of the address of the packet receiver, and the code input of the device (and, accordingly, the code input of the adder modulo two 16) - a code combination of the location’s own coordinates. In this case, depending on the recipient address code, at one of the N outputs (for example, kth) of the demultiplexer 8, a signal with a logic unit level (read signal) appears, which, when fed to the control input of the corresponding coordinate storage unit 6 _k , provides for reading the code combination containing information on the coordinates of location correspondent receiving from the output of the storage unit 6, coordinates _k and its delivery through the N-input elements OR 7 on information input adder modulo two 16. The output of the last code to bination characterizing correspondent distance recipient, is input to the attenuator control unit 17, the output of which the output device receives coded codeword transmitter attenuator control. Thus, when transmitting any packet, the signal power is selected corresponding to the distance of the correspondent, while all the correspondents of the multiple access channel, remote at a greater distance, do not conflict with the transmitting correspondent. If at the given moment the multiple access channel is free, then the first element And 3 is opened at the inverse input by a signal with a logic zero level coming from the output of the trigger of the transmission cycle 2. In this case, the closest time pulse from the output of the synchronizer 1 through the open first element And 3 enters to the first input of the second element And 4. Since the second element And 4 is open at the second input by a signal with the level of a logical unit, the pulse from its output through the two-input element OR 15 is fed to the signal output of the device. In this case, the transmitter is turned on for a time interval determined by the duration of the pulse generated by synchronizer 1. The carrier signal in the multiple access channel that appears after the transmitter is turned on leads to the appearance in all devices included in the channel of a signal with a logic level at the output of the trigger of transmission cycle 2. Simultaneously the pulse arrives at the input of the delay element 14, the output of which then goes to the second inputs of the third 11 and fourth 12 elements I. The delay time of the delay element 14 is equal to the duration pulse width generated by the synchronizer 1. This time should be not less than the maximum propagation time of the signal between the correspondents τ _p . If two or several devices are simultaneously transmitted, then at the first input of the third AND 11 element, a signal appears indicating the presence of a carrier in the channel, and at the output of the third And 11 element and, accordingly, at the output of the device conflict signal, a signal appears informing the subscriber about the collision attempted transmission. Based on the collision signal, the channel correspondents remove the transmission request signals, the address code and the code of their own coordinates from the device inputs and postpone the attempt to transmit.

При отсутствии сигнала несущей в момент появления импульса на выходе элемента задержки 14 на выходе третьего элемента И 11 сигнал отсутствует, а на выходе четвертого элемента И 12 появляется сигнал, устанавливающий триггер разрешения передачи 13 в единичное состояние. При этом на сигнальном и управляющем выходах устройства появляются сигналы, разрешающие включение передатчика и передачу данных в канале множественного доступа. После окончания передачи абонент снимает с соответствующих входов устройства сигналы запроса передачи, кода адреса и кода собственных координат, что приводит к установке в исходное (нулевое) состояние триггера разрешения передачи 13. Устройство продолжает сбор информации о местоположении корреспондентов канала множественного доступа.In the absence of a carrier signal at the time of the appearance of the pulse at the output of the delay element 14, the signal is absent at the output of the third element And 11, and a signal appears at the output of the fourth element And 12, setting the trigger to enable transmission 13 to a single state. At the same time, signals appear on the signal and control outputs of the device, enabling the transmitter to be turned on and transmitting data in the multiple access channel. After the end of the transmission, the subscriber removes the transmission request signals, address code and own coordinates code from the corresponding inputs of the device, which leads to the setting of the transfer permission trigger 13 to the initial (zero) state. The device continues to collect information about the location of the correspondents of the multiple access channel.

Блок опознавания адреса 5, функциональная схема которого показана на фиг.2, работает следующим образом. При поступлении на вход блока опознавания адреса 5 кодовой комбинации адреса, соответствующей данному дешифратору, на выходе дешифратора 5.1 появляется сигнал с уровнем логической единицы, который переводит триггер 5.2 в единичное состояние. Соответственно на выходе блока опознавания адреса 5 появляется сигнал записи, поступающий на сигнальный вход соответствующего блока хранения координат 6. Одновременно сигнал с уровнем логической единицы поступает на вход элемента задержки 5.3 и после задержки на время, необходимое для нормальной работы блока хранения координат 6, поступает с выхода элемента задержки 5.3 на вход R триггера 5.2 и переводит его в исходное состояние (то есть в режим хранения логического нуля).The address recognition unit 5, the functional diagram of which is shown in FIG. 2, operates as follows. Upon entering the address recognition block 5 of the address code combination corresponding to the given decoder, a signal with a logic level of 1 appears at the output of the decoder 5.1, which translates trigger 5.2 to a single state. Accordingly, at the output of the address recognition unit 5, a recording signal appears that is input to the signal input of the corresponding coordinate storage unit 6. At the same time, a signal with a logic unit level is fed to the input of the delay element 5.3 and, after a delay of the time required for the normal operation of the coordinate storage unit 6, comes from the output of the delay element 5.3 to the input R of the trigger 5.2 and puts it in its original state (that is, in the storage mode of logical zero).

Блок хранения координат 6, функциональная схема которого приведена на фиг.3, представляет собой оперативное запоминающее устройство (ОЗУ) 6.1, обеспечивающее запись информации, поступающей на информационный вход блока 6 от блока выделения координат 10, при поступлении на сигнальный вход блока хранения координат 6 сигнала с уровнем логической единицы с выхода блока опознавания адреса 5. При поступлении сигнала с уровнем логической единицы на управляющий вход блока хранения координат 6 от демультиплексора 8 обеспечивается считывание хранящейся в ОЗУ информации на выход блока хранения координат 6.The coordinate storage unit 6, the functional diagram of which is shown in FIG. 3, is a random access memory (RAM) 6.1, which records information received at the information input of the unit 6 from the coordinate allocation unit 10 when a signal coordinates 6 is received at the signal input of the storage unit with the level of a logical unit from the output of the address recognition unit 5. Upon receipt of a signal with a level of a logical unit at the control input of the coordinate storage unit 6 from the demultiplexer 8, the storage is read I'm in the RAM data output storage unit coordinates 6.

Блок выделения адреса 9, схема которого показана на фиг.4, работает следующим образом. При передаче в канале множественного доступа пакета каким-либо корреспондентом сигнал с уровнем логической единицы с выхода триггера цикла передачи 2 поступает на сигнальный вход блока выделения адреса 9 и далее на сигнальный вход электронного коммутатора 9.2. На информационный вход блока выделения адреса 9 поступает последовательность символов заголовка пакета, передаваемого в канале множественного доступа. В результате работы электронного коммутатора 9.2 в соответствующий момент времени на тактовый вход С регистра сдвига 9.3 начинает поступать последовательность тактовых импульсов, а на его информационный вход D-последовательность символов заголовка пакета, начиная с первого символа адреса. Кодовая комбинация адреса, выделенная из заголовка пакета, в параллельном коде с выхода регистра сдвига 9.3 поступает на информационный выход блока выделения адреса 9. В исходное состояние регистр сдвига 9.3 переводится сигналом с уровнем логической единицы, поступающим на управляющий вход блока выделения адреса 9 с управляющего выхода блока выделения координат 10.Block allocation address 9, a diagram of which is shown in figure 4, operates as follows. When a packet is transmitted by a correspondent in a multiple access channel by a correspondent, a signal with a logical unit level from the output of the trigger of transmission cycle 2 is fed to the signal input of address allocation unit 9 and then to the signal input of electronic switch 9.2. The information input block allocation address 9 receives a sequence of characters in the packet header, transmitted in the multiple access channel. As a result of the operation of the electronic switch 9.2 at the appropriate time, a sequence of clock pulses begins to arrive at the clock input C of the shift register 9.3, and a D-sequence of packet header characters begins at its information input, starting with the first character of the address. The code combination of the address extracted from the packet header in the parallel code from the output of the shift register 9.3 goes to the information output of the address allocation block 9. The shift register 9.3 is translated into the initial state by a signal with the level of a logical unit that goes to the control input of the address allocation block 9 from the control output coordinate allocation unit 10.

Блок выделения координат 10, схема которого приведена на фиг.5, работает следующим образом. При передаче пакета в канале множественного доступа каким-либо корреспондентом сигнал с уровнем логической единицы с выхода триггера цикла передачи 2 поступает на сигнальный вход блока выделения координат 10 и далее на сигнальный вход электронного коммутатора 10.1. На информационный вход блока выделения координат 10 поступает последовательность символов заголовка пакета, передаваемого в канале множественного доступа. В результате работы электронного коммутатора 10.1 в соответствующий момент времени на тактовый вход С регистра сдвига 10.2 начинает поступать последовательность тактовых импульсов, а на его информационный вход D поступает последовательность символов заголовка пакета, начиная с первого символа координат местоположения корреспондента. Кодовая комбинация координат, выделенная из заголовка пакета, в параллельном коде поступает с выходов регистра сдвига 10.2 на входы элемента ИЛИ 10.3 и на выход блока выделения координат 10. Так как все кодовые комбинации, используемые для указания координат местоположения, являются ненулевыми, то сигнал с уровнем логической единицы с выхода элемента ИЛИ 10.3 поступает на вход R установки в нулевое состояние регистра сдвига 10.2 и переводит его в исходное состояние, а также поступает на управляющий вход блока выделения адреса 9, также переводя его в исходное состояние.Block allocation of coordinates 10, the diagram of which is shown in figure 5, works as follows. When a packet is transmitted in the multiple access channel by some correspondent, a signal with a logic level of 1 from the output of the trigger of transmission cycle 2 is fed to the signal input of the coordinate allocation unit 10 and then to the signal input of the electronic switch 10.1. The information input of the coordinate allocation unit 10 receives a sequence of characters of the packet header transmitted in the multiple access channel. As a result of the operation of the electronic switch 10.1 at the appropriate time, a sequence of clock pulses begins to arrive at the clock input C of the shift register 10.2, and a sequence of characters of the packet header starts at its information input D, starting with the first character of the coordinates of the location of the correspondent. The code combination of coordinates extracted from the packet header in the parallel code comes from the outputs of the shift register 10.2 to the inputs of the OR element 10.3 and to the output of the coordinate allocation unit 10. Since all the code combinations used to indicate the location coordinates are nonzero, the signal with the level logical unit from the output of the OR element 10.3 goes to the input R of the installation in the zero state of the shift register 10.2 and puts it in its original state, and also goes to the control input of the block allocation address 9, also translating it original state.

Электронный коммутатор 9.2 (10.1), схема которого приведена на фиг.6, работает следующим образом. Сигнал, поступающий на сигнальный вход электронного коммутатора 9.2 (10.1), переводит триггеры 1 и 7 в режим хранения логической единицы, в результате последовательность тактовых импульсов через открытые элементы И 2 и И 8 поступает на счетные входы двоичных счетчиков 3 и 9. Счетчик 3 отсчитывает количество символов заголовка, предшествующих символам адреса (координат местоположения), после чего сигналом с уровнем логической единицы переводит триггер 1 в нулевое состояние (при этом поступление тактовых импульсов на вход С счетчика 3 прекращается), а триггеры 5 и 11 переводятся в единичное состояние (сам двоичный счетчик 3 также переходит в нулевое состояние). При этом на информационный выход электронного коммутатора 9.2 (10.1) поступает последовательность символов заголовка пакета, начиная с первого из символов адреса (координат местоположения), а на тактовый выход электронного коммутатора 9.2 (10.1) - последовательность тактовых импульсов. Двоичный счетчик 9, закончив отсчет количества символов заголовка пакета, предшествующих символам адреса (координат местоположения), и количества символов собственно адреса (координат местоположения), выдает сигнал с уровнем логической единицы на входы R триггеров 5,7,11 и переводит их в нулевое состояние, а также сам переходит в режим хранения логического нуля. При этом поступление информации и тактовых импульсов на выходы электронного коммутатора 9.2 (10.1) прекращается.The electronic switch 9.2 (10.1), the circuit of which is shown in Fig.6, operates as follows. The signal received at the signal input of the electronic switch 9.2 (10.1) puts the triggers 1 and 7 in the logical unit storage mode, as a result, the sequence of clock pulses through the open elements And 2 and And 8 goes to the counting inputs of the binary counters 3 and 9. Counter 3 counts the number of header symbols preceding the address symbols (location coordinates), after which the signal with the level of the logical unit translates trigger 1 to the zero state (in this case, the arrival of clock pulses to the input From counter 3 stops i), and triggers 5 and 11 are transferred to the single state (the binary counter 3 itself also goes into the zero state). In this case, the information output of the electronic switch 9.2 (10.1) receives a sequence of symbols of the packet header, starting with the first of the address symbols (location coordinates), and the clock output of the electronic switch 9.2 (10.1) receives a sequence of clock pulses. Binary counter 9, having finished the count of the number of characters in the packet header preceding the characters of the address (location coordinates), and the number of characters of the address itself (location coordinates), gives a signal with a logic level to the inputs of R triggers 5,7,11 and puts them in the zero state , and also goes into logical zero storage mode. In this case, the flow of information and clock pulses to the outputs of the electronic switch 9.2 (10.1) is terminated.

Claims

A control device for transmitting data in a multiple access channel, comprising a synchronizer, a transmission cycle trigger, the first, second, third and fourth elements of And, a demultiplexer, N address recognition blocks, where N is the number of correspondents included in the multiple access channel, an address allocation block, a permission trigger transmission, delay element, N-input and two-input OR elements, the synchronizer output being connected to the direct input of the first AND element, the inverse input of which is connected to the output of the trigger of the transmission cycle, with the first input of the third element And and the signal input of the address allocation unit, the output of the first element And is connected to the first input of the second element And, the second input of which is connected to the inverse of the trigger to enable transmission and is the control input of the device, the signal input of which is the combined direct and inverse inputs trigger of the transfer cycle, the output of the trigger of the enable transmission is connected to the second input of the two-input element OR and is the control output of the device, the signal output of which is the output of the two-input OR element, the first input of the two-input OR element is connected to the output of the second AND element and the input of the delay element, the output of which is connected to the second inputs of the third and fourth elements AND, the output of the third element And is connected to the inverse input of the fourth element And is the output of the device conflict signal , the output of the fourth element AND is connected to the direct input of the trigger to enable transmission, the information input of the device is the information input of the address allocation unit, the information output of which connected to the inputs of N address recognition blocks, the input of the demultiplexer is an address input of the device, characterized in that N coordinate storage blocks, a coordinate allocation block, an adder modulo two, an attenuator control unit are additionally introduced, and the information output of the coordinate allocation block is connected to information inputs N coordinate storage blocks, the signal inputs of which are connected to the outputs of the corresponding address recognition blocks, the control input of each of the N coordinate storage blocks is connected to by the corresponding output of the demultiplexer, the outputs of the N coordinate storage units are connected to the corresponding inputs of the N-input OR element, the output of which is connected to the information input of the adder modulo two, the code input of which is the code input of the device, the output of the adder modulo two is connected to the input of the attenuator control unit, the output of which is the code output of the device, the information and signal inputs of the coordinate allocation unit are connected respectively to the information and signal inputs of the allocation unit addresses, control output allocation unit coordinates connected to the control input of the selection addresses, the clock output is connected to the clock input of the selection coordinate.