DE4110369A1 - Halbleitergeraet des mos-typs - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleitergeräte des MOS-Typs, bei welchen mehrere MOS-Strukturen auf einer Oberfläche eines Halbleitersub­ strats ausgebildet werden, so daß der zwischen Hauptelektroden fließende Strom durch den Kanalstrom jeweiliger MOS-Strukturen gesteuert wird.

Typisch für solche Halbleitergeräte des MOS-Typs sind der vertikale Leistungs-MOS-FET und der Bipolar-Transistor mit isoliertem Gate (IGBT). Fig. 7 zeigt den Aufbau eines konventionellen vertikalen Leistungs-MOS- FET, bei welchem ein n⁻-Drainbereich 1 mit hohem Widerstand über einer n⁺-Drainkontaktschicht 2 ausgebildet ist. Mehrere p⁻-Kanaldiffu­ sionsbereiche 3 sind auf der Oberfläche des Drainbereiches 1 mit hohem Widerstand ausgebildet, mit entsprechenden p⁺-Grabendiffusionsberei­ chen 4 mit niedrigem Widerstand in dessen Mitte. Auf der Oberfläche der jeweilige Kanaldiffusionsbereiche 3 ist ein Paar von n⁺-Sourceberei­ chen 5 ausgebildet. Jedes Paar von n⁺-Sourcebereichen 5 ist durch eine vorbestimmte Entfernung getrennt. Eine Gateelektrode 7 aus beispiels­ weise kristallinem Polysilizium ist auf der Gateoxidschicht 61 ausgebil­ det, so daß ein n-Kanal auf der Oberflächenschicht 31 des Drains des Kanaldiffusionsbereiches 3 zwischen getrennten Sourcebereichen 5 ausge­ bildet wird. Eine Sourceelektrode 8 wird in Kontakt mit dem p⁺-Graben­ bereich 4 und den Sourcebereichen 5 über die Gateelektrode 7 und die Isolierschicht 62 ausgebildet, die typischerweise aus PSG hergestellt ist. Eine Drainelektrode 9 befindet sich in Berührung mit der Drain­ kontaktschicht 2. Bei einem IGBT-Aufbau wird eine P-Schicht anstelle der n⁺-Schicht 2 oder statt dieser ausgebildet.

Jedes dieser Halbleitergeräte des MOS-Typs weist einen parasitären pnp-Bipolartransitor auf, der aus dem n⁺-Sourcebereich 5, dem p⁻-Kanalbereich 3, und einem n⁻-Drainbereich 1 besteht. Wenn ein Avalanche-Strom in einem pn-Übergang zwischen den p⁻-Kanalbereich 3 und dem n⁻-Drainbereich 1 in Folge einer Umkehrspannung fließt, die während einer Übergangsperiode eingeprägt wird, so wird der voranstehend erwähnte parasitäre Transistor aktiv und kann eine Beschädigung des MOS- Halbleitergerätes hervorrufen.

Um einen derartigen Schaden zu vermeiden, werden unterschiedliche Ver­ fahren eingesetzt, um zu verhindern, daß der parasitäre Bipolar-Tran­ sistor aktiv wird. Diese Verfahren umfassen eine Erhöhung der Diffu­ sionstiefe des p⁻-Grabenbereiches 4, um zu helfen, daß eine Avalanche (Lawinendurchbruch) über einem pn-Übergang auftritt, der zwischen dem p⁺-Grabenbereich 4 und dem n⁻-Drainbereich 1 ausgebildet ist. Im Ergebnis wird der Avalanche-Strom durch diesen pn-Übergang vergrößert. Allerdings wird der Avalanche-Strom durch den p⁻-Kanalbereich 3 als einem Basisbereich des parasitären Bipolar-Transistors entsprechend ver­ ringert. Die Verbesserung der Avalanche-Widerstandsfähigkeit (Toleranz) durch tiefe Diffusion des p⁻-Grabenbereiches 4 unterliegt den Proble­ men, daß die Aufrechterhaltungsspannung abnimmt und der Einschaltwider­ stand zunimmt. Ein weiteres Verfahren der Verhinderung des parasitären Bipolar-Transitors verringert den Widerstand des p⁻-Kanalbereiches 3. Allerdings ist jegliches Verfahren der Verhinderung des parasitären Bipolar-Transistors abhängig von Beschränkungen in dem Verfahren, wel­ ches zur Konstruktion des Halbleitergerätes eingesetzt wird. Dies trifft auch zu für die Halbleitergeräte des IGBT-Typs und des p-Kanal-MOS-Typs, bei welchen die Leitfähigkeitsarten gegenüber den voranstehend beschrie­ benen Typen umgekehrt sind.

Die vorliegende Erfindung wurde angesichts der voranstehenden Umstände entwickelt und weist als einen Vorteil die Bereitstellung eines Verfah­ rens zur Herstellung eines Halbleitergerätes des MOS-Typs auf, bei wel­ chem die parasitären Bipolar-Transistoren in den jeweiligen MOS-Struk­ turen daran gehindert werden, aktiv zu werden, also in den Leitfähig­ keitsbereich für den parasitären Bipolar-Transistor zu kommen.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Bereit­ stellung eines Halbleitergerätes der MOS-Art, welches eine verbesserte Lawinenwiderstandsfähigkeits-Toleranz aufweist.

Zusätzliche Ziele und Vorteile der Erfindung werden nachstehend teil­ weise in der folgenden Beschreibung angegeben, sind zum Teil angesichts der Beschreibung offensichtlich, oder können bei der Durchführung der erfindungsgemäßen Lehre deutlich werden. Die Ziele und Vorteile der Er­ findung können durch die Maßnahmen und Kombinationen erreicht und erhal­ ten werden, die insbesondere in den beigefügten Ansprüchen angegeben sind.

Zur Erzielung der Vorteile und gemäß der Zielrichtung der vorliegenden Erfindung, wie sie hier in ihrer gesamten Breite beschrieben wird, weist der erfindungsgemäße Halbleiter des MOS-Typs mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps auf, die eine vorbestimmte Verunreinigungs­ dichte aufweisen, die selektiv in der Oberfläche einer Halbleiterschicht eines ersten Leitfähigkeitstyps ausgebildet ist, wodurch ein Kanal in der Halbleiterschicht des ersten Leitfähigkeitstyps zwischen benachbar­ ten Kanalbereichen des zweiten Leitfähigkeitstyps ausgebildet wird, Basisbereiche eines ersten Leitfähigkeitstyps selektiv in einer Ober­ fläche jedes der mehreren Kanalbereiche des zweiten Leitfähigkeitstyps ausgebildet werden, ein Grabenbereich eines zweiten Leitfähigkeitstyps mit einer vorbestimmten Tiefe in einem Mittenabschnitt jedes der mehre­ ren Bereiche des zweiten Leitfähigkeitstyps ausgebildet wird, der Gra­ benbereich eine Verunreinigungsdichte aufweist, die höher ist als die vorbestimmte Verunreinigungsdichte der mehreren Kanalbereiche des zwei­ ten Leitfähigkeitstyps, eine Isolierschicht auf der Oberfläche der Halb­ leiterschicht ausgebildet wird, Gateelektroden auf der Isolierschicht ausgebildet werden, die den Kanal in der Halbleiterschicht des ersten Leitfähigkeitstyps überlagern, eine Hauptelektrode in Berührung mit zu­ mindest entweder dem Basisbereich oder dem Grabenbereich ausgebildet wird, ein Diffusionsbereich eines zweiten Leitfähigkeitstyps in der Oberfläche der Halbleiterschicht ausgebildet wird, der Diffusionsbereich eine Verunreinigungsdichte aufweist, die größer ist als die Verun­ reinigungsdichte des Grabenbereiches, mit einer Tiefe ausgebildet wird, die größer ist als die vorbestimmte Tiefe, und ohmisch leitend verbunden mit der Hauptelektrode ist.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausfüh­ rungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merk­ male hervorgehen. Die beigefügten Figuren, die einen Teil dieser Be­ schreibung bilden, erläutern Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Ziele, Vorteile und Grundsätze der vorliegenden Erfindung. Es zeigt:

Fig. 1 Eine Querschnittsansicht einer Ausführungsform eines Halblei­ ters des MOS-Typs gemäß der vorliegenden Erfindung;

Fig. 2-5 Querschnittsansichten verschiedener zusätzlicher Ausführungs­ formen der vorliegenden Erfindung;

Fig. 6 eine äquivalente Schaltung für den MOS-FET in Fig. 5; und

Fig. 7 eine Querschnittsansicht eines konventionellen vertikalen MOS-FET.

Fig. 1 zeigt einen vertikalen MOS-FET mit einer niedrigen Aufrechterhal­ tungs-Spannung gemäß der ersten Ausführungsform der vorliegenden Erfin­ dung. Der MOS-FET weist einen p⁺-Diffusionsbereich 10 auf, der ausge­ bildet wird, wenn der p⁺-Grabenbereich 4 mit niedrigerem Widerstand gebildet wird.

Der p⁺-Diffusionsbereich 10 ist tiefer ausgebildet als der p⁺-Gra­ benbereich 4, und ist mit den Hauptelektroden verbunden. Daher fließt ein Avalanche-Strom (Lawinenstrom) in Folge einer Spannung während einer transienten Periode eher in den tiefen p⁺-Diffusionsbereich 10 als in den p⁺-Grabenbereich 4, wie bei dem konventionellen MOS-FET-Aufbau. Das führt dazu, daß parasitäre oder verborgene Bipolar-Transistoren, die bei dem konventionellen MOS-Aufbau vorhanden sind, nicht aktiv werden.

Fig. 2 zeigt eine weitere Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform weist der p⁺-Diffusionsbereich 11 eine Fläche auf, die kleiner ist als die Hälfte der Fläche des Diffusions­ bereiches 10 des MOS-FET in Fig. 1. Da der p⁺-Diffusionsbereich 11 eine kleinere Fläche aufweist, ist die Krümmung des tiefsten Abschnittes größer als die des p⁺-Grabenbereiches 4.

Der p⁺-Diffusionsbereich 11 ist mit den Hauptelektroden verbunden. Da­ her ist das elektrische Feld an dem Übergang des p⁺-Diffusionsberei­ ches 11 und der n⁻-Halbleiterschicht 1 stärker als das elektrische Feld an dem Übergang des p⁺-Grabenbereiches 4 und der n⁻-Halbleiter­ schicht 1. Daher besteht eine Neigung zum Auftreten einer Lawine so, daß ein Avalanche-Strom eher in den p⁺-Diffusionsbereich 11 fließt als in den p⁺-Grabenbereich 4. Dies führt dazu, daß in dem MOS-Aufbau vorhan­ dene parasitäre oder verborgene Bipolar-Transistoren nicht aktiv werden.

Fig. 3 zeigt eine dritte Ausführungsform des vertikalen MOS-FET mit niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions­ bereich 12 mit dem p⁺-Grabenbereich 4 ausgebildet wird. Der p⁺-Dif­ fusionsbereich 12 ist mit den Hauptelektroden verbunden. Der Diffusions­ bereich 12 ist von dem Grabenbereich 4 um eine Entfernung W2 getrennt, die größer ist als eine Entfernung W1 zwischen benachbarten p⁺-Gra­ benbereichen 4. Die Entfernung W2 ist typischerweise so ausgewählt, daß sie mehr als das 1,5-fache der Entfernung W1 beträgt. In dieser Anord­ nung kann sich der Verarmungsbereich, der durch den pn-Übergang erzeugt wird, der durch den Drainbereich 1 und den p⁺-Diffusionsbereich 12 gebildet wird, nicht ausdehnen, was den Avalanche-Strom zu einem Fluß in diesen Diodenaufbau veranlaßt. Daher wird die Avalanche-Stromtoleranz verbessert.

Fig. 4 zeigt eine vierte Ausführungsform eines vertikalen MOS-FET mit niedriger Aufrechterhaltungs-Spannung, bei welcher ein p⁺-Diffusions­ bereich 13, der eine Diffusionsfläche aufweist, die größer als das Drei­ fache der Fläche des p⁺-Grabenbereiches 4 ist, mit dem p⁺-Graben­ bereich 4 ausgebildet wird. Dann wird ein n⁺-Bereich 14 gebildet unter Verwendung der Polysiliziumschicht für die Gateelektrode als Maske, wenn der n⁺-Sourcebereich 5 ausgebildet wird. Schließlich wird die Source­ elektrode 8 in Berührung mit dem n⁺-Bereich 14 gebracht. Der Bipolar- Transistor, der gebildet ist aus dem n⁻-Drainbereich 1, dem p⁺-Dif­ fusionsbereich 13 und dem n⁺-Diffusionsbereich 14, weist eine hohe Stromkapazität auf. Wenn der Avalanche-Strom durch diesen Transistor mit hohem Stromvermögen fließt, so führt der in den p⁺-Bereich 13 flies­ sende Avalanche-Strom zu einer Leitungsmodulierung, die es gestattet, daß ein größerer Avalanche-Strom in die Sourceelektrode in Berührung mit dem n⁺-Bereich 14 fließt anstelle in die pn-Übergangsdiodenstrukturen bei den voranstehenden jeweiligen Ausführungsformen, durch die Ava­ lanche-Stromtoleranz weiter verbessert wird.

Fig. 5 zeigt eine fünfte Ausführungsform der Erfindung, bei welcher ein zweiter p⁺-Diffusionsbereich 15 zusätzlich zu dem in Fig. 1 gezeigten p⁺-Diffusionsbereich 10 ausgebildet wird. Eine Gateelektrode 71 wird aus Polysilizium des n-Typs hergestellt und bildet eine Gateanschluß­ fläche 72 durch ihre Verlängerung. Zwischen der Gateanschlußfläche 72 und dem Siliziumsubstrat befindet sich ein dickes Feldoxid 63, auf welchem eine Polysiliziumschicht 73 des p-Typs benachbart dem Polysili­ zium 72 des n-Typs ausgebildet wird. Diese Schicht des p-Typs bildet dem p⁺-Bereich 15 über eine Al-Elektrode 81 auf ähnliche Weise wie die Sourceelektrode 8 verbunden.

Fig. 6 ist eine Äquivalenzschaltung des MOS-Geräts gemäß der fünften Ausführungsform. Ein FET 51 entspricht einem MOS-FET, der aus einer kon­ ventionellen Zelle zwischen dem n⁻-Drainbereich 1 und dem n⁻ -Source­ bereich 5 ausgebildet ist. Eine Diode 52 entspricht einer Diode, die aus dem n⁻-Bereich 1 und dem p⁺-Bereich 10 gebildet wird. Eine Zener­ diode 53 entspricht einer Diode, die aus dem n⁻-Bereich 1 und dem p⁺-Bereich 15 gebildet ist, und eine Zenerdiode 54 entspricht einer Diode, die aus dem n-Typ-Polysilizium 72 und dem p-Typ-Polysilizium 73 gebildet ist.

In Fig. 6 bezeichnet der Anschluß D den Drain, der Anschluß S die Source, und der Anschluß G das Gate. In Geräten des MOS-Typs fließt kein Strom vom Drain zum Gate, bis die Avalanche-Spannung der Diode 53 über­ schritten wird. Die positive Spannung kann direkt dem Gateanschluß G eingeprägt werden, da die Zenerspannung der Diode 54, die in dem Poly­ silizium ausgebildet ist, so ausgewählt ist, daß sie höher ist als die mögliche anzulegende Spannung. Wenn die Diode 53 in Sperrichtung vorge­ spannt ist durch eine Avalanche-Spannung, die zu einem Avalanche-Strom durch die Diode führt, dann führt der Avalanche-Strom zu einem Span­ nungsabfall, der an die Gateelektrode angelegt wird, um das Gerät zum Arbeiten zu veranlassen. Daher fließt ein hoher Strom vom Drain zur Source, was die Leistung verteilt, wodurch Schäden der anderen Zellen vermieden werden, um so die Avalanche-Widerstandsvermögens-Toleranz zu verbessern.

Damit sich die Lawine an der Diode 53 schneller entwickelt als bei den anderen, um so Schäden bei den anderen Zellen zu verhindern, fließt der hauptsächliche Avalanche-Strom in die Diode oder in den Transistor an­ statt in die konventionellen Zellen, wodurch eine Beschädigung der kon­ ventionellen Zellen verhindert wird. Dies stellt ein Halbleitergerät des MOS-Typs zur Verfügung, welches eine verbesserte Avalanche-Widerstands­ fähigkeits-Toleranz aufweist. Eine Diode ist mit der voranstehend er­ wähnten Diode in Wechselkopplung verbunden, und diese in Reihe geschal­ teten Dioden sind zwischen eine der Hauptelektroden und das Gate des Gerätes eingefügt. Ein Kanal wird unter der Gateelektrode durch eine Spannung gebildet, die eine Lawine verursacht, um so eine Leitung zwi­ schen den beiden Hauptelektroden des Geräts zu gestatten, wodurch ein MOS-Halbleitergerät mit einer verbesserten Lawinenbeständigkeits- Toleranz zur Verfügung gestellt wird.

Die voranstehende Beschreibung bevorzugter Ausführungsformen der Erfin­ dung wurde zum Zwecke der Erläuterung und der Beschreibung vorgestellt. Sie ist nicht beabsichtigt, abschließend zu sein oder die Erfindung auf die genaue beschriebene Form zu beschränken, und Modifikationen und Variationen sind möglich angesichts der voranstehend angegebenen Lehre oder lassen sich beim Praktizieren der Erfindung ableiten. Die Ausfüh­ rungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und ihre praktische Einsetzbarkeit zu erläutern, um einen Fachmann in die Lage zu versetzen, die Erfindung in unterschiedlichen Ausführungsformen und mit verschiedenen Modifikationen zu nutzen, wie sie für den jeweiligen besonderen Einsatzzweck geeignet sind. Der Schutzumfang der Erfindung soll jedoch nur durch die Gesamtheit der vor­ liegenden Anmeldeunterlagen und deren Äquivalente festgelegt sein.

Claims (5)

1. MOS-Halbleitergerät, gekennzeichnet durch:
eine Halbleiterschicht eines ersten Leitfähigkeitstyps;
mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps mit einer vorbestimmten Verunreinigungsdichte, die selektiv in der Oberfläche der Halbleiterschicht ausgebildet sind, um einen Kanal in der Halb­ leiterschicht zwischen benachbarten Kanalbereichen des zweiten Leit­ fähigkeitstyps zur Verfügung zu stellen;
Basisbereiche des ersten Leitfähigkeitstyps, die selektiv in einer Oberfläche jedes der mehreren Kanalbereiche ausgebildet sind;
einen Grabenbereich des zweiten Leitfähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Abschnitt jedes der mehreren Kanalbereiche ausgebildet ist, wobei der Grabenbereich eine Verunrei­ nigungsdichte aufweist, die größer ist als die vorbestimmte Verunrei­ nigungsdichte der Kanalbereiche;
eine auf der Oberfläche der Halbleiterschicht ausgebildete isolie­ rende Schicht;
auf der isolierenden Schicht ausgebildete Gateelektroden, welche den Kanal in der Halbleiterschicht überlagern;
eine Hauptelektrode, die in Kontakt mit zumindest einem der Basisbe­ reiche und dem Grabenbereich steht;
einem in der Oberfläche der Halbleiterschicht ausgebildeten Diffu­ sionsbereich des zweiten Leitfähigkeitstyps, welcher eine Verunrei­ nigungsdichte größer als die Verunreinigungsdichte des Grabenbe­ reiches aufweist, mit einer Tiefe größer als der vorbestimmten Tiefe ausgebildet ist, und ohmisch mit der Hauptelektrode verbunden ist.

2. MOS-Halbleiter, gekennzeichnet durch:
eine Halbleiterschicht, die einen ersten Leitfähigkeitstyp aufweist;
mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps mit einer vor­ bestimmten Verunreinigungsdichte, die selektiv in der Oberfläche der Halbleiterschicht ausgebildet sind, um einen Kanal in der Halblei­ terschicht zwischen benachbarten Kanalbereichen zur Verfügung zu stellen;
Basisbereiche des ersten Leitfähigkeitstyps, die selektiv in einer Oberfläche jedes der mehreren Kanalbereiche ausgebildet sind;
einen Grabenbereich des zweiten Leitfähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Abschnitt jedes der Kanalbe­ reiche ausgebildet ist und eine Verunreinigungsdichte aufweist, die größer ist als die vorbestimmte Verunreinigungsdichte der Kanalberei­ che;
eine auf der Oberfläche der Halbleiterschicht gebildete isolierende Schicht;
auf der isolierenden Schicht ausgebildete Gateelektroden, welche den Kanal in der Halbleiterschicht überlagern;
eine in Kontakt mit zumindest einem der Basisbereiche und dem Graben­ bereich ausgebildete Hauptelektrode; und
einen Diffusionsbereich des zweiten Leitfähigkeitstyps, der in der Oberfläche der Halbleiterschicht ausgebildet und ohmisch mit der Hauptelektrode verbunden ist, wobei der Diffusionsbereich eine Verun­ reinigungsdichte aufweist, die größer ist als die Verunreinigungs­ dichte des Grabenbereiches, und mit einer Krümmung an einem Übergang zwischen dem Diffusionsbereich und dem Halbleiterbereich ausgebildet ist, die größer ist als die Krümmung an einem Übergang zwischen dem Grabenbereich und der Halbleiterschicht.

3. MOS-Halbleiter, gekennzeichnet durch:
eine Halbleiterschicht eines ersten Leitfähigkeitstyps;
mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps mit einer vor­ bestimmten Verunreinigungsdichte, die selektiv in der Oberfläche der Halbleiterschicht ausgebildet sind, um einen Kanal in der Halbleiter­ schicht des ersten Leitfähigkeitstyps zwischen benachbarten Kanal­ bereichen zur Verfügung zu stellen;
Basisbereiche des ersten Leitfähigkeitstyps, die selektiv in einer Oberfläche jedes der Kanalbereiche ausgebildet sind;
einen Grabenbereich des zweiten Leitfähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Abschnitt jedes der mehreren Kanalbereiche ausgebildet ist, wobei der Grabenbereich eine Verunrei­ nigungsdichte aufweist, die größer ist als die vorbestimmte Verunrei­ nigungsdichte der mehreren Kanalbereiche;
eine auf der Oberfläche der Halbleiterschicht gebildete iolierende Schicht;
auf der isolierenden Schicht ausgebildete Gateelektroden, welche den Kanal in der Halbleiterschicht überlagern;
eine Hauptelektrode, die in Kontakt mit zumindest einem der Basisbe­ reiche und mit dem Grabenbereich ausgebildet ist; und
einen Diffusionsbereich des zweiten Leitfähigkeitstyps, der in der Oberfläche der Halbleiterschicht ausgebildet und ohmisch mit der Hauptelektrode verbunden ist, wobei der Diffusionsbereich eine Verun­ reinigungsdichte aufweist, die größer ist als die Verunreinigungs­ dichte des Grabenbereichs, und in Querrichtung von den mehreren Kanalbereichen um eine Entfernung entfernt ist, die größer ist als eine Quertrennungsentfernung zwischen benachbarten Kanalbereichen der mehreren Kanalbereiche.

4. MOS-Halbleiter, gekennzeichnet durch:
eine Halbleiterschicht eines ersten Leitfähigkeitstyps;
mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps mit einer vor­ bestimmten Verunreinigungsdichte, die selektiv in einer vorbestimmten Fläche in der Oberfläche der Halbleiterschicht ausgebildet sind, um einen Kanal in der Halbleiterschicht zwischen benachbarten Kanalbe­ reichen zur Verfügung zu stellen;
Basisbereiche des ersten Leitfähigkeitstyps, die selektiv in der Oberfläche jedes der mehreren Kanalbereiche ausgebildet sind;
einen Grabenbereich des zweiten Leitfähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Abschnitt jedes der mehreren Kanalbereiche ausgebildet ist, wobei der Grabenbereich eine Verun­ reinigungsdichte aufweist, die größer ist als die vorbestimmte Ver­ unreinigungsdichte der Kanalbereiche;
eine auf der Oberfläche der Halbleiterschicht ausgebildete isolie­ rende Schicht;
auf der isolierenden Schicht ausgebildete Gateelektroden, welche den Kanal in der Halbleiterschicht überlagern;
eine Hauptelektrode, die in Kontakt mit zumindest einem der Basisbe­ reiche und mit dem Grabenbereich ausgebildet ist;
einen zweiten Diffusionsbereich des zweiten Leitfähigkeitstyps, der in der Oberfläche der Halbleiterschicht ausgebildet ist, wobei der Diffusionsbereich eine Verunreinigungsdichte aufweist, die größer ist als die Verunreinigungsdichte des Grabenbereiches, und mit einer Fläche ausgebildet ist, die größer ist als die vorbestimmte Fläche der mehreren Kanalbereiche, und mit einer Tiefe, die größer ist als die vorbestimmte Tiefe des Grabenbereiches; und
einen Bereich des ersten Leitfähigkeitstyps, der auf einer Oberfläche des zweiten Diffusionsbereiches ausgebildet ist, der ohmisch mit der Hauptelektrode verbunden ist.

5. MOS-Halbleitergerät, gekennzeichnet durch:
eine Halbleiterschicht des ersten Leitfähigkeitstyps;
mehrere Kanalbereiche eines zweiten Leitfähigkeitstyps mit einer vorbestimmten Verunreinigungsdichte, die selektiv in der Oberfläche der Halbleiterschicht ausgebildet sind, um einen Kanal in der Halb­ leiterschicht zwischen benachbarten Kanalbereichen zur Verfügung zu stellen;
Basisregionen des ersten Leitfähigkeitstyps, die selektiv in einer Oberfläche jedes der mehreren Kanalbereiche ausgebildet ist;
einen Grabenbereich des zweiten Leitfähigkeitstyps, der mit einer vorbestimmten Tiefe in einem mittleren Abschnitt jedes der mehreren Kanalbereiche ausgebildet ist, wobei der Grabenbereich eine Verun­ reinigungsdichte aufweist, die größer ist als die vorbestimmte Verun­ reinigungsdichte der Kanalbereiche;
eine auf der Oberfläche der Halbleiterschicht ausgebildete isolie­ rende Schicht;
auf der isolierenden Schicht ausgebildete Gateelektroden, welche den Kanal in der Halbleiterschicht überlagern;
eine Hauptelektrode, die in Kontakt mit zumindest einem der Basisbe­ reiche und mit dem Grabenbereich ausgebildet ist;
einen Diffusionsbereich des zweiten Leitfähigkeitstyps, der in der Oberfläche der Halbleiterschicht ausgebildet ist, wobei der Diffu­ sionsbereich eine Verunreinigungsdichte aufweist, die größer ist als die Verunreinigungsdichte des Grabenbereiches, mit einer größeren Tiefe als der vorbestimmten Tiefe ausgebildet ist, und ohmisch mit der Hauptelektrode verbunden ist;
einen zweiten Diffusionsbereich des zweiten Leitfähigkeitstyps, der in der Oberfläche der Halbleiterschicht ausgebildet und in Querrich­ tung zu dem ersten Diffusionsbereich angeordnet ist;
einen Übergangsbereich des ersten Leitfähigkeitstyps, der auf der isolierenden Schicht ausgebildet ist und sich von dem ersten Diffu­ sionsbereich hin zu dem zweiten Diffusionsbereich erstreckt; und
einen Übergangsbereich des zweiten Leitfähigkeitstyps, der auf der isolierenden Schicht benachbart dem Übergangsbereich des ersten Leit­ fähigkeitstyps ausgebildet ist und sich von dem zweiten Diffusionsbe­ reich in Richtung auf den ersten Diffusionsbereich erstreckt, wodurch der zweite Diffusionsbereich mit der Gateelektrode über eine Dioden­ struktur verbunden ist, die durch den Übergangsbereich des ersten Leitfähigkeitstyps und den Übergangsbereich des zweiten Leitfähig­ keitstyps gebildet wird.