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DE3686180T2 - Vertikaler mos-transistor mit peripherer schaltung. - Google Patents

Vertikaler mos-transistor mit peripherer schaltung.

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DE3686180T2
DE3686180T2 DE8686102456T DE3686180T DE3686180T2 DE 3686180 T2 DE3686180 T2 DE 3686180T2 DE 8686102456 T DE8686102456 T DE 8686102456T DE 3686180 T DE3686180 T DE 3686180T DE 3686180 T2 DE3686180 T2 DE 3686180T2
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epitaxial layer
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substrate
conductivity type
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Tsutomu Matsushita
Koichi Murakami
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Nissan Motor Co Ltd
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Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, bei welcher ein senkrechter MOS-Transistortyp und ein MOS-Schaltkreis zur Steuerung des Transistors auf dem gleichen Halbleitersubstrat gebildet sind. MOS-Leistungstransistoren werden allgemein als Schaltungselement für verschiedene Spannungslasten verwendet, da ihr Erscheinen, insbesondere der Bedarf für die senkrechten MOS-Transistortypyen mit einem Widerstandstief zugenommen hat.
  • Figur 1 zeigt ein Beispiel einer senkrechten MOS-Transistorvorrichtung, welche beispielsweise aus der EP-A-0 118 921 bekannt ist. Gemäß der Zeichnung enthält die MOS-Transistorvorrichtung ein n&spplus;-Typ Halbleitersubstrat 101 und einen n&supmin;-Typ Halbleiterbereich 103, welcher auf dem Substrat durch Epitaxie gebildet ist und welcher eine Drainzone darstellt.
  • Der MOS-Transistor enthält auch eine Vielzahl von p-Typ Wannenbereichen 107 in dem n&supmin;-Typbereich 103, ein Paar von n&spplus;-Typ Sourcebereichen 109 in dem Wannenbereich 107 und einen p&spplus;-Typ Wannenkontaktbereich 111 zwischen den Sourcebereichen 109, wobei jeder durch Eindiffundieren von Verunreinigungen gebildet ist. Das n&spplus;-Typ Substrat 101, der n&supmin;-Typbereich 103, die p-Typbereiche 107, jede Gruppe der n&spplus;-Typ Sourcebereiche 109 und der p&spplus;-Typ Wannenkontaktbereich 111, welcher in jeden p-Typbereiche gebildet ist, sind so gestaltet um einen gewünschten Betrieb als ein senkrechter MOS auszuführen.
  • Auf dem Halbleiter ist beispielsweise jeder Gateoxidfilm 115 auf den Oberflächen des Paares der n&spplus;-Typ Sourcebereichen 109 und jedem der p-Typ Wannenbereiche 107 gebildet, welche um den ausgedehnten Teil der n&supmin;-Typ Drainzone 103 herum angeordnet sind. Auf den Gateoxidfilm 115 sind Gateelektroden 113 aus Polysilikon, Zwischenisolierschichten 119, welche die entsprechenden Gateelektroden 113 abdecken, eine auf den Isolierschichten 119 gebildete Sourceelektrode 117, welche die verbleibende Oberfläche der Halbleiterschicht berührt, um im Kontakt mit den Kontaktbereichen 111 und den Sourcebereichen 109 zu sein, und ein darauf ausgebildeter abschließender Schutzfilm oder -schicht 121 angeordnet. Die Gateelektroden 113 werden wie hergestellt verwendet und die p-Typ, n&spplus;-Typ und p&spplus;-Typ Bereiche werden alle nacheinander durch Eindringen von Verunreinigungen gebildet.
  • Wird bei diesem bekannten senkrechten MOS-Transistortyp eine Drainspannung Vd an die Unterseite des Substrats 101 durch eine Elektrode 123 angelegt und ist der n&spplus;-Typ Sourcebereich 109 mit der Erde durch eine nicht näher bezeichnete Spannung verbunden, dann wird der Strom, welcher durch das Substrat 101,den n-Typbereich 103 und den n&spplus;-Sourcebereich 109 fließt, ein-aus gesteuert durch die Steuerung der Spannung, welche an den Gateelektroden 113 anliegt, so daß die Spannungslast antreibbar gesteuert werden kann.
  • Bei dem vertikalen MOS-Transistortyp muß jedoch ihre Schaltungsfunktion durch die Steuerung der Spannung, welche an den Gateelektroden 113 anliegt, wie oben beschrieben ausgeführt werden. Für den praktischen Gebrauch der Vorrichtung müssen verschiedene peripherische Schaltungen einschließlich derjenigen für die Spannungsversorgung mit dem Transistorchip verbunden werden, was nicht in der Zeichnung dargestellt ist. Die Anordnung der peripherischen Schaltungen auf einem gleichen Substrat des vertikalen MOS-Transistortyps ergibt sicherlich einige Vorteile wie Verkleinerung der Schaltungen, Reduktion bei Arbeitsprozessen, Vorbeugen von Funktionsstörungen wegen den Dispersionen zwischen den Merkmalen der Teile, verglichen mit dem Fall, daß die peripherischen Schaltungen extern mit dem MOS-Transistorchip verbunden sind.
  • Aus diesem Grund ist es denkbar, daß die vertikalen MOS-Transistortypen und die peripherischen Schaltungen dazu auf dem gleichen Substrat des MOS-Transistors ausgebildet sind. In diesem Fall bilden das Substrat 101 und der n&supmin;-Bereich oder -schicht einen Drain als einen Weg für den Strom, wobei die peripherische Schaltung oder die Schaltungen elektrisch isoliert von dem Substrat 101 und dem n&supmin;-Typbereich 103 sein müssen. Zu diesem Zweck ist bereits ein Verfahren zur Bildung der peripherischen Schaltung vorgeschlagen worden, wobei zuerst ein p-Typbereich in einem Teil des n&supmin;-Typbereichs 103 gebildet wird, dann der p-Typbereich geerdet wird und die peripherische Schaltung darin ausgebildet wird (s. beispielsweise veröffentlichte japanische Patentanmeldung Nr. 58-164323).
  • Um jedoch den peripherischen Schaltkreis mittels eines MOS-Schaltkreises gemäß dem Stand der Technik herzustellen, ist ein komplizierter Herstellungsprozeß erforderlich, wie die Ausbildung des p-Typbereichs in dem n&supmin;-Typbereich 103 durch Diffusionstechniken, dann die Ausbildung des n&spplus;-Typbereichs in dem p-Typbereich und schließlich die Ausbildung von n-Kanal und p-Kanal MOS-Transistoren in den p-Typ- und den n-Typbereichen entsprechend. Als Ergebnis tritt das folgende Problem auf.
  • Um den Ein-Widerstand des vertikalen MOS-Transistortyps zu reduzieren, benötigt der n-Typbereich 103 eine etwas höhere Verunreinigungskonzentration. Zusätzlich muß jeder p-Typbereich, welcher für den peripherischen Schaltkreis in dem n-Typbereich 103 gebildet wird, auch eine relativ hohe Verunreinigungskonzentration haben, und die n&spplus;-Typbereiche, welche durch Eindringen von Verunreinigung in jedem der p-Typbereiche gebildet sind, müssen auch eine höhere Verunreinigungskonzentration in einer zunehmenden Weise haben, je nachdem,ob es entweder p-Kanal oder n-Kanal MOS-Transistortypen sind. Folglich tendiert die Grenzspannung VT des MOS-Transistors im wesentlichen hoch zu sein und ist somit nicht länger als ein peripherischer Schaltkreis angemessen.
  • Eine Aufgabe der vorliegenden Erfindung ist es, die oben genannten Nachteile zu beseitigen und für eine verbesserte Halbleitervorrichtung mit einem vertikalen MOS-Transistortyp und einem MOS-Schaltkreis als peripherischer Schaltkreis zu sorgen, wobei beide auf dem gleichen Substrat mit einem niederen Schwellenwert gebildet sind.
  • Eine weitere Aufgabe der Erfindung ist es, für eine verbesserte Halbleitervorrichtung zu sorgen, wobei eine eingegrabene Schicht mit einer höheren Verunreinigungskonzentration an einem C-MOS ausgebildet ist, um so dem Auftreten eines Latchup-Phänomens vorzubeugen.
  • Eine weitere Aufgabe der Erfindung ist es, für eine verbesserte Halbleitervorrichtung zu sorgen, bei welcher ein vertikaler MOS-Transistortyp mit einem niederen Ein-Widerstand und mit einer kleineren Oberfläche als die bekannten realisiert werden kann, wobei die gleichen Funktionen erhalten bleiben.
  • Eine weitere Aufgabe der Erfindung ist es, für eine verbesserte Halbleitervorrichtung mit einem Zehnerdiodenteil zu sorgen, welches eine große Kapazität zusammen mit einem MOS-Transistorteil hat.
  • Die vorstehenden Aufgaben der Erfindung werden durch eine Halbleitervorrichtung mit den Merkmalen des Anspruchs 1 gelöst.
  • In der Zeichnung zeigen
  • Figur 1 einen Querschnitt des vertikalen MOS-Transistorchips gemäß dem Stand der Technik,
  • Figur 2 einen Querschnitt eines Ausführungsbeispiels der Halbleitervorrichtung gemäß der vorliegenden Erfindung,
  • Figur 3 einen Querschnitt eines C-MOS-Schaltkreisteils ohne eingegrabener Schicht,
  • Figur 4 einen Querschnitt des C-MOS-Schaltkreisteils mit der eingegrabenen Schicht, welche eine hohe Verunreinigungskonzentration zum Erklären der Funktion der Halbleitervorrichtung von Figur 2 gemäß der vorliegenden Erfindung im Vergleich zu derjenigen gemäß Figur 3 aufweist,
  • Figur 5A bis 5K ein Herstellungsverfahren der Halbleitervorrichtung nach Figur 1,
  • Figur 6 einen Querschnitt eines zweiten Ausführungsbeispiels der Halbleitervorrichtung und
  • Figur 7 einen Querschnitt eines dritten Ausführungsbeispiels der Halbleitervorrichtung.
  • Figur 2 zeigt einen Querschnitt der Halbleitervorrichtung, welche hauptsächlich einen vertikalen MOS-Transistortyp 3 und einen C-MOS-Schaltkreis 5 aufweist, wobei beide auf einem n&spplus;-Typ Halbleitersubstrat 1 gebildet sind.
  • Die Struktur des vertikalen MOS-Transistorteils 3 in Figur 2 ist die gleiche wie diejenige in Figur 1. Das MOS-Transistorteil 3 enthält ein n&spplus;-Typ Substrat 1, eine darauf ausgebildete n&supmin;-Typ Drainzone 7, einen p-Typ Wannenbereich 9, welcher in die Drainzone 7 eindringt, und n&spplus;-Sourcebereiche 11 und p&spplus;-Wannenkontaktbereiche 13, welche in die p-Typbereiche eindringen, welche eine Halbleiterschicht bilden. Der n-Typbereich erstreckt sich kontinuierlich in die obere Richtung, bis er die gleiche Oberfläche zusammen mit den n&spplus;-Typ, p&spplus;-Typbereichen und jedem Teil der p-Typbereiche bildet. Ein Gateoxidfilm 17 ist auf der oberen Halbleiterschicht ausgebildet, welcher die nebeneinanderliegenden n&spplus;-Typ Sourcebereiche verbindet, die um den ausgedehnten Teil des n-Typbereichs angeordnet sind, und jede Gateelektrode 15 ist darauf ausgebildet. Auf dem Boden des Substrats 1 ist eine Drainelektrode 18 angeordnet.
  • Die Gateelektrode 15 ist mit einem Zwischenisolierfilm 21 bedeckt. Eine Sourceelektrode 19 ist auf jedem der Isolierfilme ausgebildet und sie kontaktiert auch die n&spplus;- und p&spplus;-Typbereiche. Die Bezugsziffer 23 kennzeichnet einen abschließenden Schutzfilm oder -schicht.
  • Der C-MOS-Schaltkreis 5 besteht aus einem n-Kanal MOS-Transistor 31 und einem p-Kanal MOS-Transistor 39, welche das gleiche n&spplus;-Typ Substrat 1 enthalten, das mit dem MOS-Transistor 3 geteilt wird, einer p&supmin;-Typschicht 25, welches eine Epitaxialschicht auf dem Substrat 1 ist, einer p&spplus; begrabenen Schicht 40, welche zwischen der p&supmin;-Typschicht 25 und dem n&spplus;-Typ Substrat 1 gebildet ist, und einer n-Typ Schicht 33, welche in die p&supmin;-Typschicht 25 eingedrungen ist. Ein Paar der n&spplus;-Typbereiche 27 und 29 sind in die p&supmin;-Typschicht 25 als Drain und Source (n-Kanal MOS Drain und n-Kanal MOS Source) eingedrungen, und ein Paar der p&spplus;-Typbereiche 35 und 37 (p-Kanal MOS Drain und p-Kanal MOS Source) sind in die n-Typschicht 33 eingedrungen. Die Bezugsziffern 41 und 43 kennzeichnen die n-Kanal MOS-Source und die Drainelektroden, welche mit den n&spplus;-Typbereichen verbunden sind und Ziffer 42 kennzeichnet eine Gateelektrode für den n-Kanal MOS-Transistor 31, während Ziffer 45 und 47 p-Kanal MOS-Drain und Sourceelektroden kennzeichnen, welche mit den p&spplus;-Typbereichen 35 und 37 verbunden sind. Ziffer 46 kennzeichnet eine Gateelektrode für den p-Kanal MOS-Transistor 39.
  • Bei der Halbleitervorrichtung mit der vorstehend beschriebenen Struktur gemäß der vorliegenden Erfindung ist der vertikale MOS-Transistortyp 3 elektrisch isoliert von dem C-MOS-Schaltkreis 5, wenn die p&supmin;-Typ Epitaxialschicht 25 und die eingegrabene p&spplus;-Typschicht 40 geerdet sind, was einen peripheren Schaltkreis für den vertikalen Transistor 3 bildet, da er umgekehrt vorgespannt ist mit der pn-Verbindung zwischen dem n-Typ Wannenbereich 7 und der p&supmin;-Typ Epitaxialschicht 25.
  • Da der C-MOS-Schaltkreis 5 in der p&supmin;-Typschicht 25 mit einer niedrigen Verunreinigungskonzentration gebildet ist, kann zusätzlich die Verunreinigungskonzentration des n-Wannenbereichs 33, welcher darin ausgebildet ist, auch niedrig gehalten werden. Folglich kann der C-MOS-Schaltkreis 5, welcher auf dem gleichen Substrat wie dasjenige für den vertikalen MOS-Transistortyp ausgebildet ist und die gleichen Merkmale wie diejenigen, welche mit einem Monolith konstruiert werden, aufweist, realisiert werden.
  • Andererseits können besondere Effekte, welche später beschrieben werden, durch die eingegrabene p&spplus;-Schicht 40 hergestellt werden.
  • Figur 3 zeigt die C-MOS-Schaltkreiskonfiguration 51 ohne eingegrabene p&spplus;-Schicht, während Figur 4 die C-MOS-Schaltkreiskonfiguration mit der eingegrabenen p&spplus;-Schicht 59 zum Vergleich ihrer Funktionen zeigt. In beiden Schaltkreisen ist eine parasitäre pn-pn-Verbindung wegen der p&spplus;-Drainbereiche 53, 37, dem n-Wannenbereich 55, entweder der p&supmin;Epitaxialschicht 57 (Figur 3) oder der p&spplus;gegrabenen Schicht 59 (Figur 4) und dem n&spplus;-Substrat 61 ausgebildet.
  • Da die Dicke der Epitaxialschicht 57 durch die Spezifikation des vertikalen MOS bestimmt ist, kann bei dem C-MOS-Schaltkreis 51 ohne die eingegrabene Schicht 59 nach Figur 3 ihre Dicke nicht zuviel zunehmen. Folglich bleibt der Abstand zwischen der n-Wannenregion 55 und dem Substrat 61 notwendigerweise eng, während das sogenannte "Latch-up"-Phänomen tendentiell öfters auftritt, da die Verunreinigungskonzentration der p&supmin;-Schicht 57 normalerweise niedrig ist, was die pn-pn-Verbindung zwingt, leitend zu werden.
  • Andererseits ist in dem C-MOS-Schaltkreis 51 mit der eingegrabenen Schicht 59 nach Figur 4 die Entfernung zwischen dem n-Wannenbereich 55 und dem Substrat 61 durch die Dicke der p&spplus;-eingegrabenen Schicht 59 ausreichend geschaffen, während die Verunreinigungskonzentration der p&spplus;-eingegrabenen Schicht 59 ziemlich hoch gehalten wird. Folglich wird das oben beschriebene "Latch-up"-Phänomen nur schwer auftreten. Die Konstruktion der verbleibenden Teile des C-MOS-Schaltkreises 51 in Figur 4 ist die gleiche wie in Figur 3, so daß keine zusätzliche Beschreibung notwendig ist. Die gleichen Bezugsziffern sind den entsprechenden Elementen in Figur 3 und 4 beigefügt.
  • Figur 5A bis K zeigt ein Herstellungsverfahren der vertikalen MOS-Transistorvorrichtung von einem Ausführungsbeispiel gemäß der Erfindung.
  • (i) um die p&spplus;-eingegrabene Schicht 40 auf dem gleichen Substrat 1 des vertikalen MOS-Transistortyps 3 auszubilden, wird zuerst auf der oberen Oberfläche des Substrats 1 ein Resist 65 gebildet und dann wird Bor nur auf dem Bereich des Substrats 1, der ein C-MOS-Schaltkreis 5 werden soll, implantiert. Nach diesem Prozeß wird der Resist 65 entfernt (s. Figur 5a).
  • (ii) als nächstes wird die p&supmin;-Epitaxialschicht 25 auf dem Substrat 1 aufgebracht (s. Figur 5b).
  • (iii) um den n-Wannenbereich für einen vertikalen MOS und den n-Wannenbereich für den C-MOS auf der p&supmin;-Epitaxialschicht 25 zu bilden, werden zuerst Resists 67 an vorbestimmten Positionen angebracht und dann Phosphor implantiert. Nach diesem Prozeß werden die Resists 67 entfernt (s. Figur 5c).
  • (vi) ein erster Diffusionsprozeß wird ausgeführt und die eingegrabene Schicht 40, der n-Wannenbereich 7 und der n-Wannenbereich 33 für den C-MOS werden gebildet (s. Figur 5d).
  • (v) auf der so diffusionsbehandelten p&supmin;-Epitaxialschicht 25 wird ein Gateoxidfilm 17 gebildet und dann werden Polysilikongates 15, 42, 46 an vorbestimmten Stellen auf dem Oxidfilm 17 als Gateelektroden gebildet (s. Figur 5e).
  • (iv) um die p-Wannenbereiche innerhalb des n-Wannenbereiches 7 zu bilden, wird zuerst ein Resist 69 über einen vorbestimmten Bereich auf dem Oxidfilm 17 gebildet und dann wird darauf Bor implantiert. Nach diesem Prozeß wird der Resist 69 entfernt (s. Figur 5f).
  • (vii) ein zweiter Diffusionsprozeß wird ausgeführt um die p-Wannenbereiche 9 zu bilden. Zu dieser Zeit dehnt sich der n-Wannenbereich 7 aus bis er das Substrat 1 erreicht, während der n-Wannenbereich 33 und die eingegrabene Schicht 40 sich entsprechend ausdehnt bis sie sich einander berühren (s. Figur 5g).
  • (viii) eine Vielzahl von Resists 71 werden zuerst auf der so ausgebildeten Halbleiterschicht gebildet außer für die Teile, wo die p-Wannenkontaktbereiche 13 und die Source- und Drainbereiche 35, 37 des p-Kanal MOS-Transistors 39 ausgebildet werden und dann wird darauf Bor implantiert. Nach diesem Prozeß werden die Resists 71 entfernt (s. Figur 5h).
  • (ix) eine Vielzahl von Resists 73 werden zuerst gebildet außer für die Teile, welche die n&spplus;-Bereiche 11 für den vertikalen MOS, den Drainbereich und den Sourcebereich für den n-Kanal MOS-Transistor 31 sind, und dann wird Phosphor darauf implantiert. Nach diesem Prozeß werden die Resists 73 entfernt (s. Figur 5i).
  • (x) ein dritter Diffusionsprozeß wird ausgeführt und die n&spplus;-Sourcebereiche 11, der p&spplus;-Wannenkontaktbereich 13, der Drainbereich 27, der Sourcebereich 29, der p&spplus;-Drainbereich 35 und der p&spplus;-Sourcebereich 37 werden gebildet (s. Figur 5j).
  • (xi) die Zwischenisolierfilme 21 werden mittels eines CVD-Verfahrens aufgebracht und selektiv mittels Fotoätzen entfernt, um Öffnungen an denjenigen Stellen zu bilden, an denen Elektronen vorgesehen sind, dann wird ein Bedampfen mit Aluminium ausgeführt, um eine Sourceelektrode 19 für den vertikalen MOS, eine Sourceelektrode 47 und eine Drainelektrode 45 für den p-Kanal MOS, eine Drainelektrode und eine Sourceelektrode 43 für den n-Kanal MOS-Transistor herzustellen, indem die Aluminiumschicht mittels Fotoätzverfahren entfernt wird, außer für die Elektrodenteile, die gebildet werden sollen (s. Figur 5K).
  • (xii) der abschließende Schutzfilm 23 wird mittels eines CVD-Verfahrens auf der ganzen Oberfläche der Halbleitervorrichtung aufgebracht und Perforationen werden an Flächen angebracht, um Kontakte mittels eines Fotoätzverfahrens herzustellen, so daß hierdurch die Halbleitervorrichtung vervollständigt wird.
  • Figur 6 zeigt ein weiteres Ausführungsbeispiel der Halbleitervorrichtung gemäß der vorliegenden Erfindung. Die gleichen Bezugsziffern, welche in Figur 2 verwendet wurden, sind den entsprechenden Teilen dieses Ausführungsbeispiels gegeben. Der Unterschied zwischen dieser Halbleitervorrichtung und derjenigen nach Figur 2 ist, daß der Teil des Substrats 1 für den C-MOS-Schaltkreis 5, jeder Teil der p&supmin;-Epitaxialschicht 25 5, der n-Wannenbereich 7 und das Substrat 1 für den vertikalen MOS-Transistortyp 3 derart entfernt sind, daß nur Abschnitte eliminiert sind, auf welche verzichtet werden kann, wie in Figur 6 gezeigt.
  • Bei dieser Konstruktion existiert die pn-pn-Verbindung nicht länger in dem p-Kanal MOS 39 im C-MOS-Schaltkreis 5, ungleich derjenigen in Figur 2 gezeigten, so daß das "Latch-up"-Phänomen vollständig zusammem mit der Existenz der eingegrabenen Schicht 40 ausgeschlossen werden kann.
  • Da weiterhin der C-MOS-Schaltkreis 5 vollständig von dem vertikalen MOS-Transistortyp 3 durch die pn-Verbindung getrennt ist, welche zwischen der n-Wannenregion 7 und der p&supmin;-Epitaxialschicht 25 liegt, kann die Verunreinigungskonzentration der p&supmin;-Epitaxialschicht 25 ohne Rücksicht auf die Eigenschaften des vertikalen MOS-Transistors 3 frei bestimmt werden. Folglich kann die Flexibilität der Gestaltung des C-MOS-Schaltkreises 5 erhöht werden.
  • Das Entfernen der Teile in Figur 5 kann mittels Ätzverfahren ausgeführt werden, nachdem die abschließende Behandlung wie in Figur 5k dargestellt beendet worden ist.
  • Figur 7 zeigt ein drittes Ausführungsbeispiel der Halbleitervorrichtung gemäß der vorliegenden Erfindung. Wiederum wurden hier die gleichen Bezugsziffern für die gleichen Elemente des Ausführungsbeispiels nach Figur 2 verwendet.
  • In diesem Ausführungsbeispiel ist zwischen dem Substrat 1 des vertikalen MOS-Transistors 3 und der n-Wannenregion 7 eine pn-Verbindung durch die n&spplus;-Typ eingegrabene Schicht 81 und die p-Wannenregion 9 vorgesehen. Bei dieser Konstruktion wird eine Zehnerdiode mit einer großen Kapazität in dem vertikalen MOS-Transistortyp 3 zwischen dem Substrat 1, welches eine Drainzone bildet, der n&spplus;-eingegrabenen Schicht 81, der n-Wannenregion 7 und dem n&spplus;-Wannenbereich 11 gebildet. Als Ergebnis können folgende Effekte erzielt werden;
  • (i) Wird die Halbleitervorrichtung gemäß der vorliegenden Erfindung zum Schalten einer induktiven Last verwendet, so ist es für den vertikalen MOS-Transistortyp selbst nicht notwendig, die Stabilität der Hochspannung zu vergrößern, da ein Stromstoß durch die innerhalb der Halbleitervorrichtung gebildeten Zehnerdiode fließt, welcher zum Zeitpunkt des Schaltens erzeugt wird.
  • (ii) Da im Gegensatz zu der Halbleitervorrichtung nach dem Stand der Technik keine Notwendigkeit besteht, die Stabilität der Hochspannung zu erhöhen, kann ein vertikaler MOS-Transistortyp mit einem niedrigeren Ein-Widerstand und mit einer geringeren Oberfläche als derjenige nach dem Stand der Technik mit der gleichen Funktion realisiert werden.
  • Das Herstellungsverfahren des dritten Ausführungsbeispiels der Halbleitervorrichtung nach der vorliegenden Erfindung ist wie folgt:
  • In dem Schritt (i) in Figur 5 wird, nachdem das Bor wie in Figur 5a dargestellt implantiert ist, ein Resist auf der oberen Oberfläche des Substrats 1 sowohl für den vertikalen MOS-Transistortyp 3 und für den C-MOS-Schaltkreis 5 gebildet und dann wird Phosphor darauf implantiert, um die n&spplus;-Typ eingegrabene Schicht 81 zu bilden. Danach wird der gleiche Herstellungsprozeß wie in Figur 4 gezeigt, angewendet.
  • Und zwar wird der vertikale MOS-Transistortyp 3, wie in Figur 7 gezeigt, gebildet, indem der n-Wannenbereich 7 und die n&spplus;-Typ eingegrabene Schicht 81 gebildet wird. Als ein Ergebnis davon wird der C-MOS-Schaltkreis 5 niemals durch den Transistor 3 beeinflußt, insbesondere durch die Existenz des n-Wannenbereichs 7 und der n&spplus; eingegrabenen Schicht 81, während der C-MOS-Schaltkreis 5 innerhalb der p&supmin;-Epitaxialschicht 25 mit einer niederen Verunreinigungskonzentration recht gut konstruiert werden kann.
  • In den vorstehenden drei Ausführungsbeispielen gemäß der vorliegenden Erfindung betraf die Beschreibung einen n-Kanal vertikalen MOS-Transistortyp. Jedoch ist es offensichtlich, daß ein p-Kanal vertikaler MOS-Transistortyp für die Ausführungsbeispiele genauso gut verwendet werden kann.
  • Weiterhin betraf die Beschreibung einen C-MOS-Schaltkreis, welcher aus dem n-Kanal MOS und dem p-Kanal MOS-Halbleiter besteht. Jedoch ist es auch möglich, daß der MOS-Schaltkreis aus einem Monolith von n-Kanal MOS- und p-Kanal MOS-Bereichen hergestellt werden kann.
  • Wie vorstehend beschrieben, besteht die Halbleitervorrichtung gemäß der vorliegenden Erfindung aus einem vertikalen MOS-Transistortyp, welcher auf einem ersten Typ von Substrat gebildet ist,und mit wenigstens einer pn-Verbindung zwischen den Halbleiterschichten und einem C-MOS-Schaltkreis, welcher einen zweiten Typ von einer eingegrabenen Schicht mit einer hohen Verunreinigungskonzentration enthält, welche auf dem gleichen Substrat des vertikalen MOS-Transistorteils gebildet ist, wobei der Leitungslevel der pn-Verbindung des MOS-Transistors niedriger ist als derjenige der eingrabenen Schicht, welche andere Halbleiterschichten in dem C-MOS-Schaltkreisteil umgrenzt, wobei dem Auftreten eines sogen. "Latch-up"-Phänomens vorgebeugt wird, während es dem CO-MOS-Schaltkreis ermöglicht wird, auf dem gleichen Substrat des vertikalen MOS-Transistortyps in einer gewünschten Bedingung gebildet zu werden.

Claims (11)

1. Halbleitervorrichtung, mit:
einem Substrat (1) von einem ersten Leitfähigkeitstyp;
einer Epitaxialschicht (25) eines zweiten, entgegengesetzten Leitfähigkeitstyps zu dem ersten Leitfähigkeitstyp;
einer Drain-Diffusionszone (7) von dem ersten Leitfähigkeitstyp, welche sich von der Oberfläche der Epitaxialschicht (25) bis zu einer Tiefe erstreckt, in welcher sie in Kontakt mit dem Substrat (1) ist;
eine Kanalzone (9) von dem zweiten Leitfähigkeitstyp, welche in dem oberen Teil der Drain-Diffusionszone (7) gebildet ist, und einen ersten Wannenbereich bildet;
einer Source-Zone (11) von dem ersten Leitfähigkeitstyp, welche innerhalb der Kanalzone (9) gebildet ist;
einer Gate-Elektrode (15), die auf der Kanalzone (9) über einem dazwischen gebildeten Gate-Oxyd-Film (17) gebildet ist;
einer Source-Elektrode (19) im Kontakt mit der Source-Zone (11);
einer Drain-Elektrode (18) im Kontakt mit dem Substrat (1);
wobei die drei Zonen, die drei Elektroden und das Substrat gemeinsam einen vertikalen MOS-Transistor (3) bilden; und
mit einem auf der Epitaxialschicht (25) hergestellten Schaltkreis (5), welcher von dem vertikalen MOS-Transistor (3) während der Wirkung einer umgekehrten Spannung zwischen dem Substrat (1) und der Epitaxialschicht (25) elektrisch isoliert ist.
2. Die Vorrichtung nach Anspruch 1, wobei der Schaltkreis (5) eine CMOS-Einrichtung, welche einen begrabenen Bereich (40) von dem zweiten Leitfähigkeitstyp enthält, der zwischen der Epitaxialschicht (25) und dem Substrat (1) gebildet ist, wobei der begrabene Bereich (40) eine höhere Verunreinigungskonzentration als die Epitaxialschicht (25) aufweist.
3. Die Vorrichtung nach Anspruch 1, wobei der Schaltkreis (5) eine CMOS-Einrichtung umfaßt, welche einen NMOS-Transistor (31), der in der Epitaxialschicht (25) gebildet ist, und einen PMOS-Transistor (39), der in einem zweiten in der Epitaxialschicht (25) gebildeten Wannenbereich (33) vom ersten Leitfähigkeitstyp gebildet ist, enthält.
4. Die Vorrichtung nach Anspruch 1, wobei eine Verunreinigungskonzentration der Drain-Diffusionszone (7) höher als diejenige der Epitaxialschicht (25) ist.
5. Die Vorrichtung nach Anspruch 1, welche ferner umfaßt:
einen begrabenen Bereich (40) von dem zweiten Leitfähigkeitstyp, welcher auf dem Boden der Epitaxialschicht (25) vorgesehen ist und eine höhere Verunreinigungskonzentration als die Epitaxialschicht (25) aufweist.
6. Die Vorrichtung nach Anspruch 1, welche ferner umfaßt:
einen ersten begrabenen Bereich (40) von dem zweiten Leitfähigkeitstyp, welcher zwischen der Epitaxialschicht (25) und dem Substrat (1) gebildet ist, wobei der begrabene Bereich (40) eine höhere Verunreinigungskonstration als die Epitaxialschicht (25) aufweist; und
einen zweiten begrabenen Bereich (81) von dem ersten Leitfähigkeitstyp, welcher zwischen der Drain-Diffusionszone (7) und dem Substrat (1) im Kontakt mit der Kanalzone (9) gebildet ist, um eine Zenerdiode in dem vertikalen MOS-Transistor (3) zu bilden.
7. Die Vorrichtung nach Anspruch 6, wobei die Source-Elektrode (19) elektrisch über einen Wannenkontaktbereich (13) im Kontakt mit der Kanalzone (9) ist.
8. Die Vorrichtung nach Anspruch 1 und 5, wobei die Source-Elektrode (19) elektrisch über einen Wannenkontaktbereich (13) im Kontakt mit der Kanalzone (9) ist.
9. Die Vorrichtung nach Anspruch 8, welche ferner einen Zwischenbereich (81) im Kontakt mit und zwischen dem Substrat (1) und dem Wannenbereich (9) umfaßt, wobei die Verunreinigungskonzentration höher als diejenige der Drain-Diffusionszone (7) gewählt ist.
10. Die Vorrichtung nach Anspruch 5, wobei der Schaltkreis (5) eine CMOS-Einrichtung umfaßt, welche einen NMOS-Transistor (31), der in der epitaxialen Schicht (25) gebildet ist, und einen PMOS-Transistor (39), welcher in einem zweiten, in der Epitaxialschicht (25) gebildeten Wannenbereich (33) von dem ersten Leitfähigkeitstyp gebildet ist, enthält.
11. Die Vorrichtung nach Anspruch 6, wobei der Schaltkreis (5) eine CMOS-Einrichtung umfaßt, welche einen NMOS-Transistor (31), der in der Epitaxialschicht (25) gebildet ist, und einen PMOS-Transistor (39), der in einem zweiten, in der Epitaxialschicht (25) gebildeten Wannenbereich (33) von dem ersten Leitfähigkeitstyp gebildet ist, enthält.
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