CN111969036B - 一种提高uis耐性的vdmosfet器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种提高UIS耐性的VDMOSFET器件及其制备方法，该器件包括：N+衬底区；N‑外延区，设置在N+衬底区的上表面；P‑阱区，通过离子注入方式形成在N‑外延区上，且位于N‑外延区的边缘；P+注入区和N+源区，分别通过离子注入方式形成在P‑阱区内部，且N+源区位于P+注入区上表面；P+欧姆接触区，形成在P‑阱区内部；栅介质层、栅极和栅金属层，自下而上依次设置在N‑外延区的未被覆盖的上表面；源极，设置在P+欧姆接触区和N+源区上方；漏极，设置在N+衬底区的下表面。本发明能最大限度地减小寄生双极型晶体管基区的串联电阻，降低器件因寄生BJT开启而发生UIS失效的可能性，提高器件的UIS耐性。
Description
技术领域
本发明属于集成电路技术领域，具体涉及一种提高UIS耐性的VDMOSFET器件及其制备方法。
背景技术
宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，以及高热导率、高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率、抗辐照的半导体器件。在功率电子领域中，功率MOSFET(Metal-Oxide-Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)已被广泛应用，它具有栅极驱动简单，开关时间短等特点。
UIS(Unclamped Inductive Switching，非钳位感性开关)失效是指在电路快速开关过程中，存储于MOSFET漏极串联电感或感性元件中的能量会在MOSFET器件的漏源端产生过电压，迫使器件进入反向雪崩工作模式并同时将能量释放出去，一旦所释放的能量超过MOSFET器件承受的极限，就有可能会导致器件失效进而使得整个电路乃至系统的瘫痪。研究表明UIS失效的主要原因之一是MOSFET器件中寄生BJT(Bipolar Junction Transistor，双极结型晶体管)的开启，会形成局部电流和热的集中，最终导致器件烧毁。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种提高UIS耐性的VDMOSFET(vertical double-diffused MOSFET，垂直双扩散金属氧化物半导体场效应管)器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明的一个方面提供了一种提高UIS耐性的VDMOSFET器件，包括：
N+衬底区；
N-外延区，设置在所述N+衬底区的上表面；
P-阱区，通过离子注入方式形成在所述N-外延区上，且位于所述N-外延区的边缘；
P+注入区和N+源区，分别通过离子注入方式形成在所述P-阱区内部，且所述N+源区位于所述P+注入区上表面；
P+欧姆接触区，形成在所述P-阱区内部，且与所述P+注入区和所述N+源区接触；
栅介质层、栅极和栅金属层，自下而上依次设置在所述N-外延区的未被覆盖的上表面，且所述栅介质层的下表面与所述P-阱区和所述N+源区接触；
源极，设置在所述P+欧姆接触区和所述N+源区上方，且所述源极与所述P+欧姆接触区和所述N+源区的界面形成欧姆接触；
漏极，设置在所述N+衬底区的下表面。
在本发明的一个实施例中，所述P+注入区通过铝离子注入形成在所述P-阱区内部，所述P+注入区的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
在本发明的一个实施例中，所述N+源区通过氮离子注入形成，所述N+源区的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。。
在本发明的一个实施例中，在所述P+欧姆接触区的两侧分别形成一个P+注入区，在每个所述P+注入区的上表面分别包括一个N+源区。
在本发明的一个实施例中，所述P+欧姆接触区的深度与所述P-阱区的深度相同，所述P+注入区与所述N+源区的深度之和等于所述P-阱区的深度。
本发明的另一方面提供了一种提高UIS耐性的VDMOSFET器件的制备方法，用于制备上述实施例中任一项所述的VDMOSFET器件，所述制备方法包括：
S1：在N+衬底区上形成N-外延区；
S2：在所述N-外延区的上表面通过离子注入方式形成P-阱区；
S3：在所述P-阱区的内部通过离子注入方式形成P+注入区和N+源区，其中，所述N+源区位于所述P+注入区上；
S4：在所述P-阱区中通过离子注入方式形成P+欧姆接触区，其中，所述P+欧姆接触区同时与所述P+注入区和所述N+源区接触；
S5：通过高温退火对注入的所有离子进行激活；
S6：在所述N-外延区未被覆盖的上表面自下而上依次形成栅介质层、栅极和栅金属层；
S7：在所述P+欧姆接触区与所述N+源区上形成源极，且所述源极与所述P+欧姆接触区和所述N+源区的界面形成欧姆接触；
S8：在所述N+衬底区的下表面形成漏极。
在本发明的一个实施例中，所述S2包括：
在所述N-外延区上沉积形成掩模层，通过光刻刻蚀工艺形成第一掩模图形；
利用所述第一掩模图形，在所述N-外延区上表面注入Al离子，掺杂浓度为5×1016cm-3，形成所述P-阱区。
在本发明的一个实施例中，所述S3包括：
S31：在所述P-阱区上沉积形成掩模层，通过光刻刻蚀工艺形成第二掩模图形；
S32：利用所述第二掩模图形，在所述P-阱区内进行铝离子注入，在所述P-阱区的底部形成P+注入区，掺杂浓度为1×1019cm-3，同时在所述P+注入区上方形成P-注入区，掺杂浓度为1×1016cm-3；
S33：在所述第二掩模图形上再次进行氮离子注入，掺杂浓度为1×1019cm-3，形成覆盖所述P-注入区的N+源区；
S34：刻蚀掉所述第二掩模图形。
在本发明的一个实施例中，所述S5包括：
在离子注入完成后，在所述N-外延区的上表面形成碳膜；
通过高温退火对注入的所有离子进行激活，退火温度为1650℃，退火时间为45min；
通过氧化方法去除所述碳膜。
在本发明的一个实施例中，所述S7包括：
在所述P+欧姆接触区与所述N+源区上沉积金属铝，形成源极；
在氩气氛围下进行快速热退火工艺，退火温度1000℃，退火时间3min，使得所述源极与所述N+源区和所述P+欧姆接触区的界面形成欧姆接触。
与现有技术相比，本发明的有益效果在于：
与传统VDMOSFET制造工艺相比，本发明首先在轻掺杂P阱底部形成P+注入区，然后在P+注入区上方形成N+源区，这样有以下几点好处：不增加工艺难度，不改变原有掩模版，实现与传统工艺的兼容；通过离子注入能显著增加N+源区下方的P阱掺杂浓度，并且掺杂精确可控；能最大限度地减小器件寄生双极型晶体管基区的串联电阻，从而降低了器件因寄生BJT开启而发生UIS失效的可能性，提高了器件的UIS耐性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种提高UIS耐性的VDMOSFET器件的结构示意图；
图2是本发明实施例提供的一种提高UIS耐性的VDMOSFET器件的制备方法的流程图；
图3a-图3h是本发明实施例提供的一种高UIS耐性的VDMOSFET器件的工艺示意图；
图4是本发明实施例提供的一种第一掩模图形的俯视示意图；
图5是本发明实施例提供的一种第二掩模图形的俯视示意图；
图6是本发明实施例提供的一种第三掩模图形的俯视示意图。
附图标记说明：
1-N+衬底区；2-N-外延区；3-P-阱区；4-P+注入区；5-P-注入区；6-N+源区；7-P+欧姆接触区；8-栅介质层；9-栅极；10-栅金属层；11-源极；12-漏极。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种提高UIS耐性的VDMOSFET器件及其制备方法进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。
实施例一
请参见图1，图1是本发明实施例提供的一种提高UIS耐性的VDMOSFET器件的结构示意图。如图1所示，本发明实施例的VDMOSFET器件，包括：
N+衬底区1；
N-外延区2，设置在N+衬底区1的上表面；
P-阱区3，通过离子注入方式形成在N-外延区2上，且位于N-外延区2的边缘；
P+注入区4和N+源区6，分别通过离子注入方式形成在P-阱区3内部，且N+源区6位于P+注入区4上表面；
P+欧姆接触区7，形成在P-阱区3内部，且与P+注入区4和N+源区6接触；
栅介质层8、栅极9和栅金属层10，自下而上依次设置在N-外延区2的未被覆盖的上表面，且栅介质层8的下表面与P-阱区3和N+源区6接触；
源极11，设置在P+欧姆接触区7和N+源区6上方，且源极11与P+欧姆接触区7和N+源区6的界面形成欧姆接触；
漏极12，设置在N+衬底区1的下表面。
进一步地，P+注入区4通过铝离子注入形成在P-阱区3内部，P+注入区4的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
进一步地，N+源区6通过氮离子注入形成，N+源区6的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
具体地，在P-阱区上沉积形成掩模层，通过光刻刻蚀工艺形成掩模图形；利用所述掩模图形，在P-阱区内进行铝离子注入，在P-阱区的底部形成P+注入区，掺杂浓度为1×1019cm-3，同时在P+注入区上方形成P-注入区，掺杂浓度为1×1016cm-3；在所述掩模图形上再次进行氮离子注入，掺杂浓度为1×1019cm-3，形成覆盖P-注入区的N+源区；刻蚀掉所述第二掩模图形。
进一步地，在P+欧姆接触区7的两侧分别形成一个P+注入区4，在每个P+注入区4的上表面分别包括一个N+源区6。
进一步地，P+欧姆接触区7的深度与P-阱区3的深度相同，P+注入区4与N+源区6的深度之和等于P-阱区3的深度。
在本实施例中，通过铝离子注入的方法可以明显增加P-阱区3内N+源区6下方(即P+注入区4)的掺杂浓度，可以有效减小MOSFET器件中寄生双极型晶体管基区(即P+注入区4)的串联电阻，减小寄生双极型晶体管开启的可能性，有效防止器件在UIS过程中形成电流与热的集中，提高器件的动态工作可靠性。
在本实施例中，栅极9为多晶硅材料，栅介质层8为SiO2材料。源极11为钛、镍、钼或钨材料，漏极12为钛、镍或银材料。
可选地，N+衬底区1的厚度为200μm-500μm，掺杂浓度为5×1018cm-3。
可选地，N-外延区2的厚度为6μm-12μm，掺杂浓度为6×1015cm-3。
可选地，P-阱区3的深度为0.5μm-1.0μm，宽度为3μm-7μm，掺杂浓度为5×1016cm-3。
可选地，P+注入区4的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
可选地，P-注入区5的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1016cm-3。
可选地，N+源区6的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
可选地，P+欧姆接触区7的深度为0.5μm-1.0μm，宽度为0.5μm-1.5μm，掺杂浓度为1×1019cm-3。
本实施例的提高UIS耐性的VDMOSFET器件，通过铝离子注入工艺在P-阱区底部形成重掺杂区，掺杂浓度精确可控。相当于减小了MOSFET器件中寄生双极型晶体管基区的串联电阻，抑制了寄生双极型晶体管开启，可以提高器件UIS耐性。在原有掩模版上进行氮离子注入使P-阱区顶部形成N+源区，不增加额外的掩模版，工艺简单，实现与传统工艺的兼容。
实施例二
在实施例一的基础上，本实施例提供了一种提高UIS耐性的VDMOSFET器件的制备方法。请参见图2，图2是本发明实施例提供的一种提高UIS耐性的VDMOSFET器件的制备方法的流程图。
所述方法包括：
S1：在N+衬底区上形成N-外延区；
S2：在所述N-外延区的上表面通过离子注入方式形成P-阱区；
S3：在所述P-阱区的内部通过离子注入方式形成P+注入区和N+源区，其中，所述N+源区位于所述P+注入区上；
S4：在所述P-阱区中通过离子注入方式形成P+欧姆接触区，其中，所述P+欧姆接触区同时与所述P+注入区和所述N+源区接触；
S5：通过高温退火对注入的所有离子进行激活；
S6：在所述N-外延区未被覆盖的上表面自下而上依次形成栅介质层、栅极和栅金属层；
S7：在所述P+欧姆接触区与所述N+源区上形成源极，且所述源极与所述P+欧姆接触区和所述N+源区的界面形成欧姆接触；
S8：在所述N+衬底区的下表面形成漏极。
进一步地，请参见图3a-图3h，图3a-图3h是本发明实施例提供的一种提高UIS耐性的VDMOSFET器件的制备工艺示意图，该制备方法包括如下步骤：
步骤1：在N+衬底区1上形成N-外延区2，如图3a所示。
首先，对厚度为350μm，掺杂浓度为5×1018cm-3的SiC衬底进行RCA标准清洗，形成N+衬底区1；随后，在N+衬底区1上外延生长厚度为10μm，掺杂浓度为6×1015cm-3的N-外延区2。
步骤2：在N-外延区2上沉积形成掩模层，通过光刻刻蚀工艺形成第一掩模图形，请参见图4，图4是本发明实施例提供的一种第一掩模图形的俯视示意图，其中，灰色区域为掩模层未被刻蚀的区域。
随后，利用第一掩模图形，在N-外延区2上表面进行阱注入，注入离子为Al离子，掺杂浓度为5×1016cm-3，形成P-阱区3，如图3b所示，根据第一掩模图形的形状可以看出，本实施例的P-阱区3为环状结构。
优选地，P-阱区3的深度为0.5μm-1.0μm，宽度为3μm-7μm，掺杂浓度为5×1016cm-3。
步骤3：在P-阱区3上沉积形成掩模层，通过光刻刻蚀工艺形成第二掩模图形，请参见图5，图5是本发明实施例提供的一种第二掩模图形的俯视示意图，其中，灰色区域为掩模层未被刻蚀的区域。在P-阱区3内进行铝离子注入，在P-阱区3内底部区域形成P+注入区4，掺杂浓度为1×1019cm-3，根据第一掩模图形的形状可以看出，本实施例包括内外两个环形的P+注入区4，以此同时，在P+注入区4顶部区域形成P-注入区5，掺杂浓度为1×1016cm-3，如图3c所示。
优选地，P+注入区4的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。P-注入区5的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1016cm-3。
步骤4：在原有第二掩模图形上，再次进行氮离子注入，掺杂浓度为1×1019cm-3，覆盖原有P-注入区5，形成N+源区6，如图3d所示。最后去胶，刻蚀掉该第二掩模图形。
步骤5：在N-外延区2上沉积形成掩模层，通过光刻刻蚀工艺形成第三掩模图形，请参见图6，图6是本发明实施例提供的一种第三掩模图形的俯视示意图，其中，灰色区域为掩模层未被刻蚀的区域。该第三掩模图形能够暴露内外两个环形的P+注入区4之间的区域，而覆盖其他的区域。
通过Al离子注入手段，对P-阱区3表面继续进行离子注入，掺杂浓度为1×1019cm-3，在内外两个环形的P+注入区4之间的区域形成P+欧姆接触区7，如图3e所示；最后去胶，刻蚀掉第三掩模图形。
在本实施例中，离子注入完成后，利用碳膜溅射机在N-外延区2上表面形成碳膜，然后，通过高温退火对注入的所有离子进行激活，退火温度为1650℃，退火时间为45min，之后通过氧化方法去除该碳膜。
步骤6：制备栅介质层8、栅极9和栅金属层10，如图3f所示。
在N-外延区2、P-阱区3和部分N+源区6的上表面进行牺牲氧化，形成牺牲氧化层，再去除该牺牲氧化层，随后采用热氧化方法生长一层二氧化硅，作为栅介质层8，并在一氧化氮的氛围内退火，退火温度1200℃，退火时间1h。
在本实施例中，栅介质层8的下表面与N-外延区2、P-阱区3和N+源区6同时接触。
随后，采用化学气相沉积方法，沉积高掺多晶硅层，再通过光刻和刻蚀，在栅介质层8的上表面形成多晶硅的栅极9，接着在栅极9的上表面沉积金属Al，作为栅金属层10。
步骤7：制备源极11，如图3g所示。
在P+欧姆接触区7与其相邻N+源区6上沉积金属铝，形成源极11，并在氩气氛围下进行快速热退火工艺，退火温度1000℃，退火时间3min，以在源极11与N+源区6和P+欧姆接触区7的界面形成欧姆接触。
步骤8：制备漏极12，如图3h所示。
在N+衬底区1的下表面沉积金属钛，形成漏极12。
区别于传统碳化硅功率MOSFET，本发明实施例的高UIS耐性的VDMOSFET器件在制备时，在P-阱区3表面形成掩模层后，首先通过铝离子注入在P-阱区3内底部区域形成重掺杂P+注入区4，同时会在P-阱区3内顶部区域形成轻掺杂P-注入区5，随后在原有掩模层上再次进行氮离子注入形成重掺杂N+源区6，覆盖原有的轻掺杂P-注入区5。这样有效增加了P-阱区3底部的掺杂浓度(也就是重掺杂的P+注入区4的掺杂浓度)，并且P+注入区4的掺杂精确可控；P+注入区4的存在减少了寄生双极型晶体管基区串联电阻，有效抑制寄生的双极型晶体管的开启，从而降低了器件因寄生BJT开启而发生UIS失效的可能性，提高了器件的UIS耐性。此外，该设计不增加工艺难度，不改变原有掩模版，实现了与传统工艺的兼容。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种提高UIS耐性的VDMOSFET器件，其特征在于，包括：
N+衬底区(1)；
N-外延区(2)，设置在所述N+衬底区(1)的上表面；
P-阱区(3)，通过离子注入方式形成在所述N-外延区(2)上，且位于所述N-外延区(2)的边缘；
P+注入区(4)和N+源区(6)，分别通过离子注入方式形成在所述P-阱区(3)内部，且所述N+源区(6)位于所述P+注入区(4)上表面；
P+欧姆接触区(7)，形成在所述P-阱区(3)内部，且与所述P+注入区(4)和所述N+源区(6)接触；
栅介质层(8)、栅极(9)和栅金属层(10)，自下而上依次设置在所述N-外延区(2)的上表面，且所述栅介质层(8)的下表面与所述P-阱区(3)和所述N+源区(6)接触；
源极(11)，设置在所述P+欧姆接触区(7)和所述N+源区(6)上方，且所述源极(11)与所述P+欧姆接触区(7)和所述N+源区(6)的界面形成欧姆接触；
漏极(12)，设置在所述N+衬底区(1)的下表面；
在所述P+欧姆接触区(7)的两侧分别包括一个P+注入区(4)，在每个所述P+注入区(4)的上表面分别包括一个N+源区(6)；
所述P+欧姆接触区(7)的深度与所述P-阱区(3)的深度相同，所述P+注入区(4)与所述N+源区(6)的深度之和等于所述P-阱区(3)的深度。
2.根据权利要求1所述的提高UIS耐性的VDMOSFET器件，其特征在于，所述P+注入区(4)通过铝离子注入形成在所述P-阱区(3)内部，所述P+注入区(4)的深度为0.3μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
3.根据权利要求1所述的提高UIS耐性的VDMOSFET器件，其特征在于，所述N+源区(6)通过氮离子注入形成，所述N+源区(6)的深度为0.2μm-0.5μm，宽度0.3μm-1.5μm，掺杂浓度为1×1019cm-3。
4.一种提高UIS耐性的VDMOSFET器件的制备方法，用于制备权利要求1至3中任一项所述的VDMOSFET器件，其特征在于，所述制备方法包括：
S1：在N+衬底区上形成N-外延区；
S2：在所述N-外延区的上表面通过离子注入方式形成P-阱区；
S3：在所述P-阱区的内部通过离子注入方式形成P+注入区和N+源区，其中，所述N+源区位于所述P+注入区上；
S4：在所述P-阱区中通过离子注入方式形成P+欧姆接触区，其中，所述P+欧姆接触区同时与所述P+注入区和所述N+源区接触；
S5：通过高温退火对注入的所有离子进行激活；
S6：在所述N-外延区的上表面自下而上依次形成栅介质层、栅极和栅金属层；
S7：在所述P+欧姆接触区与所述N+源区上形成源极，且所述源极与所述P+欧姆接触区和所述N+源区的界面形成欧姆接触；
S8：在所述N+衬底区的下表面形成漏极。
5.根据权利要求4所述的制备方法，其特征在于，所述S2包括：
在所述N-外延区上沉积形成掩模层，通过光刻刻蚀工艺形成第一掩模图形；
利用所述第一掩模图形，在所述N-外延区上表面注入Al离子，掺杂浓度为5×1016cm-3，形成所述P-阱区。
6.根据权利要求5所述的制备方法，其特征在于，所述S3包括：
S31：在所述P-阱区上沉积形成掩模层，通过光刻刻蚀工艺形成第二掩模图形；
S32：利用所述第二掩模图形，在所述P-阱区内进行铝离子注入，在所述P-阱区的底部形成P+注入区，掺杂浓度为1×1019cm-3，同时在所述P+注入区上方形成P-注入区，掺杂浓度为1×1016cm-3；
S33：在所述第二掩模图形上再次进行氮离子注入，掺杂浓度为1×1019cm-3，形成覆盖所述P-注入区的N+源区；
S34：刻蚀掉所述第二掩模图形。
7.根据权利要求5所述的制备方法，其特征在于，所述S5包括：
在离子注入完成后，在所述N-外延区的上表面形成碳膜；
通过高温退火对注入的所有离子进行激活，退火温度为1650℃，退火时间为45min；
通过氧化方法去除所述碳膜。
8.根据权利要求4至7中任一项所述的制备方法，其特征在于，所述S7包括：
在所述P+欧姆接触区与所述N+源区上沉积金属铝，形成源极；
在氩气氛围下进行快速热退火工艺，退火温度1000℃，退火时间3min，使得所述源极与所述N+源区和所述P+欧姆接触区的界面形成欧姆接触。
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