[go: up one dir, main page]

CN110301010A - 计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件 - Google Patents

计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件 Download PDF

Info

Publication number
CN110301010A
CN110301010A CN201780085741.6A CN201780085741A CN110301010A CN 110301010 A CN110301010 A CN 110301010A CN 201780085741 A CN201780085741 A CN 201780085741A CN 110301010 A CN110301010 A CN 110301010A
Authority
CN
China
Prior art keywords
write
storage
bit line
wordline
processing array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780085741.6A
Other languages
English (en)
Inventor
李-里恩·蜀
艾利·埃尔曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GSI Technology Inc
Original Assignee
GSI Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GSI Technology Inc filed Critical GSI Technology Inc
Publication of CN110301010A publication Critical patent/CN110301010A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

存储单元以及具有多个存储单元的处理阵列能够执行逻辑功能，包括异或(XOR)或者异或非(XNOR)逻辑功能。所述存储单元可以具有读取端口，在所述读取端口中将储存在所述存储单元的储存单元中的数字数据与读取位线隔离。

Description

计算存储单元以及将该存储单元用于异或和异或非计算的处 理阵列器件
要求优先权/相关申请
本申请在35USC§§119、364及365条款下要求对于如下申请的优先权：2017年9月19日提交且发明名称为“Computational Memory Cell and Processing Array DeviceUsing the Memory Cells for XOR and XNOR Computations(计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件)”的美国非临时专利申请序列号15/709,399以及2017年9月19日提交且发明名称为“Computational Memory Cell and ProcessingArray Device Using the Memory Cells for XOR and XNOR Computations(计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件)”的美国非临时专利申请序列号15/709,401，上述申请在35USC 119(e)及120条款下转而要求对于2016年12月6日提交且发明名称为“Computational Dual Port SRAM Cell And Processing Array DeviceUsing The Dual Port SRAM Cells For Xor And Xnor Computations(计算双端口SRAM单元以及将该双端口SRAM单元用于异或和异或非计算的处理阵列器件)”的美国临时专利申请序列号62/430,767的权益和优先权，这些申请的全部内容通过引用并入本文中。
技术领域
本公开总体上涉及可以被用于计算的静态随机存取存储单元。
背景技术
诸如动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元、内容可寻址存储器(CAM)单元、或者非易失性存储单元这样的存储单元的阵列是被用在各种基于计算机或处理器的设备中以储存数据的数字位的公知装置。各种基于计算机和处理器的设备可以包括计算机系统、智能电话设备、消费类电子产品、电视机、网络交换机和路由器等。存储单元的阵列通常被封装在集成电路中，或者可以被封装在还具有处理设备的集成电路之内，所述处理设备在该集成电路之内。不同类型的典型存储单元具有区分出每种类型的存储单元的不同性能和特性。例如，DRAM单元要花费更长时间进行存取；会丢失其数据内容，除非被周期性地刷新；但是，由于每个DRAM单元的结构简单，所以对于制造而言相对廉价。另一方面，SRAM单元具有更快的存取时间；不会丢失其数据内容，除非将电力从SRAM单元移除；并且由于每个SRAM单元相比于DRAM单元更复杂，故相对更昂贵。CAM单元具有能够在单元之内容易地对内容进行寻址的独特功能，而由于每个CAM单元需要更多的电路来实现内容寻址功能，故对于制造而言更加昂贵。
可用来对数字二进制数据执行计算的各种计算设备也是公知的。计算设备可以包括微处理器、CPU、微控制器等。这些计算设备通常被制造在集成电路上，但是也可以被制造在还具有若干数量的存储器的集成电路上，所述若干数量的存储器被集成在集成电路上。在具有计算设备和存储器的这些已知集成电路中，计算设备执行数字二进制数据位的计算，而存储器被用于储存各种数字二进制数据，包括例如由计算设备执行的指令以及由计算设备进行操作所针对的数据。
近来，已经引入了这样的设备，其使用存储器阵列或储存单元来执行计算操作。在这些设备的一些之中，可以从存储单元形成用以执行计算的处理器阵列。这些设备可以被称为存储器内计算设备。
大数据操作是必须对大量数据进行处理的数据处理操作。机器学习使用人工智能算法来分析数据，并且通常需要大量的数据来执行。大数据操作和机器学习通常也是计算性非常密集的应用，这样的应用由于计算设备与储存数据的存储器之间的带宽瓶颈原因而经常遇到输入/输出问题。上述的存储器内计算设备可以被用于例如这些大数据操作和机器学习应用，因为存储器内计算设备在存储器内执行计算，由此消除了所述带宽瓶颈。
SRAM单元可以被配置为执行基本的布尔运算，诸如与(AND)、或(OR)、与非(NAND)和或非(NOR)。该SRAM单元还可以支持选择性写入操作。然而，该SRAM单元不能执行可能需要的某些逻辑功能。例如，希望能够实施异或(XOR)逻辑功能，因为当需要将搜索关键字与存储设备中的内容进行比较时，异或逻辑功能经常被用于搜索操作。
附图说明
图1示出可以执行异或功能或者异或非功能的双端口SRAM单元的实施方式；
图2示出处理阵列的实施方式，该处理阵列具有多个图1中所示的SRAM单元并执行异或功能或者异或非逻辑功能；
图3示出针对图1的双端口SRAM单元的写入端口真值表；
图4示出双端口SRAM单元的第二实施方式，该双端口SRAM单元可以执行异或功能或者异或非功能并且能够写入“0”数据和“1”数据二者；
图5示出针对图4的双端口SRAM单元的写入端口真值表。
图6示出处理阵列的实施方式，该处理阵列具有多个图4所示的SRAM单元并执行异或功能或者异或非逻辑功能；
图7示出具有替选的写入端口的双端口SRAM单元的另一实施方式；
图8和图9示出锁存电路的两个示例，该锁存电路可以是图1、图4和图7中所示的SRAM单元的一部分；
图10示出可以执行异或功能或者异或非功能的双端口SRAM单元的实施方式；以及
图11示出可以执行异或功能或者异或非功能的双端口SRAM单元的另一实施方式。
具体实施方式
本公开特别适用于CMOS实现的存储单元和具有多个存储单元的处理阵列，所述多个存储单元能够执行异或(XOR)或者异或非(XNOR)逻辑功能(统称为“异逻辑运算”)，并且将在上下文中描述本公开。然而，应当理解，该存储单元和处理阵列具有更大的实用性，并且不限于以下公开的实施方式，因为存储单元可以使用不同的工艺来构造，并且可以具有与下面公开的执行异或(XOR)或者异或非(XNOR)逻辑功能的那些不同的电路配置，且因此在本公开的范围内。出于说明的目的，在下面及附图中公开双端口SRAM单元。然而，要理解的是，SRAM计算单元和处理阵列也可以利用具有三个或更多个端口的SRAM单元来实施，并且本公开不限于以下公开的双端口SRAM单元。还要理解的是，具有三个或更多个端口的SRAM单元可以相比于附图所示的双端口SRAM略微不同地构建，而本领域技术人员会理解对于以下的公开而言如何构建这些三端口或更多端口的SRAM。
另外，尽管在以下示例中使用的是SRAM单元，但是要理解的是，所公开的用于计算的存储单元及使用所述存储单元的处理阵列可以利用各种不同类型的存储单元(包括DRAM、CAM、非易失性存储单元和非易失性存储器件)来实施，并且利用所述各种类型的存储单元的这些实施方式落入本公开的范围内。
图1示出具有异或功能或者异或非功能的双端口SRAM单元100的实施方式。双端口SRAM单元100可以包括两个交叉耦接的反相器I31、I32和两个存取晶体管M33和M34，它们如图1所示耦接在一起以形成基本SRAM单元。SRAM单元可以被操作为储存锁存器，并且可以具有读取端口和写入端口以形成双端口SRAM。两个反相器I31、I32交叉耦接，因为第一反相器的输入端被连接到第二反相器的输出端(标记为D)，且第一反相器的输出端(标记为Db)与第二反相器的输入端耦接，如图1中所示。交叉耦接的反相器I31、I32形成SRAM单元的锁存器。存取晶体管M34和M33可以使它们各自的栅极分别连接到写入位线及其互补位线(WBL，WBLb)。写入字线承载信号WE。写入字线WE与晶体管M35的栅极耦接，所述晶体管M35是SRAM单元的写入访问电路的一部分。
图1中的电路还可以具有读取字线RE、互补读取字线REb、读取位线RBL和读取端口，所述读取端口由用以形成隔离电路的、耦接在一起的晶体管M31、M32以及耦接在一起的晶体管M36、M37形成。读取字线RE可以与形成读取端口的一部分的晶体管M31的栅极耦接，而读取位线RBL与晶体管M31的漏极端子耦接。晶体管M32的栅极可以与来自交叉耦接的反相器I31、I32的Db输出端耦接。隔离电路将锁存器输出端Db(在图1中的示例中)与读取位线隔离以及与RBL的信号/电压电平隔离，以使得与典型的SRAM单元相比，Db信号不易受到由储存在多个单元中的多个“0”数据引起的较低位线电平的影响。
互补读取字线REb可以与形成读取端口的一部分的晶体管M36的栅极耦接，而读取位线RBL与晶体管M36的漏极端子耦接。晶体管M37的栅极可以与来自交叉耦接的反相器I31、I32的D输出端耦接。隔离电路将锁存器输出端D(在图1中的示例中)与读取位线隔离以及与RBL的信号/电压电平隔离，以使得与典型的SRAM单元相比，D信号不易受到由储存在多个单元中的多个“0”数据引起的较低位线电平的影响。
单元100还可以包括两个更多的读取字线晶体管M36、M37和一个额外的互补读取字线REb。当读取端口有效时，RE或REb为高，并且REb信号/电压电平为RE信号/电压电平的互补。RBL被预充电为高，并且如果晶体管对M31、M32两者都导通、或晶体管对M36、M37两者都导通，则RBL被放电至0。如果(M31、M32)或(M36、M37)串联晶体管都不导通，则RBL保持高、为1，因为它被预充电至高并且未耦接至地。单元100可以操作为双端口SRAM单元。写入操作由WE来激活，并且通过WBL和WBLb的触发来写入数据。读取操作由RE来激活，并且在RBL上访问读取数据。单元100还可以被用于计算，其中RBL也被用于逻辑运算。下面的等式描述了单元的功能/运算，其中D是储存在单元中的数据，且Db是储存在单元中的互补数据：
RBL＝AND(NAND(RE,Db),NAND(REb,D))＝XNOR(RE,D) (EQ1)
如果字长为8，则该字被储存在同一位线上的8个单元中(其中图1中示出了一个单元)。在搜索操作中，可以使用八个单元的RE、REb线来输入8比特位的搜索关键字，以将搜索关键字与单元数据进行比较。如果搜索关键字比特位为1，则针对该单元，对应的RE＝1且REb＝0。如果搜索关键字比特位为0，则对应的RE＝0且REb＝1。如果所有的8个比特位都与搜索关键字匹配，则RBL将等于1。如果8个比特位中的任何一个或更多个不匹配，则RBL将被放电并且为0，从而指示不匹配。因此，该单元100(当与7个其他单元一起用于8比特位的搜索关键字时)可以执行相同的异或非功能，但使用如典型SRAM单元的一半数量的单元。针对在位线上的多个比特位的以下等式可以将单元的操作描述为：
RBL＝AND(XNOR(RE1，D1)，XNOR(RE2，D2)，...，XNOR(REi，Di))，其中I是有效单元的数量。(EQ2)
通过将RE或REb控制为高信号/接通，电路100还可用于进行将真实数据和互补数据混合的逻辑运算，如下所示：
RBL＝AND(D1，D2，...，Dn，Dbn+1，Dbn+2，...Dbm) (EQ3)
其中D1，D2，...Dn是RE接通时的“n”个数据，并且Dbn+1，Dbn+2，...Dbm是REb接通时的m-n个数据。
此外，如果单元100储存反相数据(意味着图1中所示的WBL和WBLb互换)，则逻辑等式EQ1变为异或函数，逻辑等式EQ3变为或非函数，并且可以表示为EQ4和EQ5：
RBL＝XOR(RE，D) (EQ4)
RBL＝NOR(D1，D2，...，Dn，Dbn+1，Dbn+2，...Dbm) (EQ5)
其中D1，D2，...Dn是RE接通时的n个数据，并且Dbn+1，Dbn+2，...Dbm是REb接通时的m-n个数据。
在另一个实施例中，可以不同地重新配置图1中的电路100的读取端口以实现不同的布尔等式。具体地，晶体管M31、M32、M36和M37可以改变为PMOS，M32和M37的源极端子可以是VDD而不是VSS/接地，位线被预充电到0而不是1，并且字线RE/REb有效状态是0。在该实施例中，逻辑等式EQ1取反，以使得RBL是RE和D的异或函数(EQ6)。EQ3被重写为或函数(EQ7)，如下：
RBL＝XOR(RE，D) (EQ6)
RBL＝OR(D1，D2，...，Dn，Dbn+1，Dbn+2，...Dbm) (EQ7)
其中D1，D2，...Dn是RE接通时的n个数据，并且Dbn+1，Dbn+2，...Dbm是REb接通时的m-n个数据。
如果单元储存上面讨论的PMOS读取端口的反相数据(意味着WBL和WBLb互换)，则
RBL＝XNOR(RE，D) (EQ8)
RBL＝NAND(D1，D2，...，Dn，Dbn+1，Dbn+2，...Dbm) (EQ9)
其中D1，D2，...Dn是RE接通时的n个数据，并且Dbn+1，Dbn+2，...Dbm是REb接通时的m-n个数据。
例如，考虑一种搜索操作，在该搜索操作中需要在存储阵列中找到数字的字，其中该存储阵列可以被配置为在同一位线上储存字的每个比特位。为了比较该字的1个比特位，则将数据储存在单元中，并且施加至该单元的RE信号是搜索关键字(“Key”)，则EQ1可以被写为下面的等式：
RBL＝XNOR(Key，D) (EQ10)
如果Key＝D，则RBL＝1。如果字长为8个比特位、为D[0∶7]，则搜索关键字Key[0∶7]是施加至与该搜索关键字中的每个比特位的值相对应的每个单元的RE信号，则EQ2可以被表示为搜索结果并且可以被写为下面的等式：
RBL＝AND(XNOR(Key[0]，D[0])，XNOR(Key[1]，D[1])，...，XNOR(Key[7]，D[7]))
(EQ11)
如果所有的Key[i]等于D[i]，其中i＝0-7，则搜索结果RBL是匹配。如果Key[i]中的任何一个或更多个不等于D[i]，则搜索结果是不匹配。通过沿着相同的字线且在并行的位线上布置多个数据字(每个字在一个位线上)，可以在一个操作中执行并行搜索。
图2示出具有多个图1中示出的SRAM单元(以阵列形成的单元00、...、单元0n和单元m0、...、单元mn)的处理阵列200的实施方式，所述SRAM单元可以执行如上面公开的异或逻辑功能或者异或非逻辑功能，或者其他逻辑功能。所示的阵列由M个字线(RE0、REb0、WE0、...、REm、REbm、WEm)和N个位线(WBLb0、WBL0、RBL0、...、WBLbn、WBLn、RBLn)来形成。处理阵列200可以具有产生字线信号/电压电平的字线发生器202、以及多个位线读取/写入逻辑电路(BL读取/写入逻辑0、...、BL读取/写入逻辑n)204，所述多个位线读取/写入逻辑电路接收并处理位线信号以产生布尔逻辑函数的结果。
在读取周期中，WL发生器202在周期中产生一个或多个RE信号或REb信号，并且RBL形成如上所述的布尔函数，其的结果通过BL读取/写入逻辑204来感测/读取。BL读取/写入逻辑204处理RBL结果并将该结果发送回其WBL/WBLb以用于写入该单元中/在该单元中使用，或将该结果发送到相邻的BL读取/写入逻辑以用于写入该相邻的单元中/在该相邻的单元中使用，或将其发送到该处理阵列之外。可替选地，BL读取/写入逻辑204能够将来自其自己的位线或者来自相邻位线的RBL结果储存在锁存器中，以使得在接下来的周期、读取/写入逻辑能够利用锁存的RBL结果数据来执行逻辑。
在写入周期中，WL发生器202产生用于要被写入的单元的一个或更多个WE信号，并且BL读取/写入逻辑204对来自其自己的RBL的写入数据、或来自相邻RBL的写入数据、或来自该处理阵列之外的写入数据进行处理。BL读取/写入逻辑处理来自相邻位线的数据的能力意指数据能够从一个位线移位至相邻位线，并且处理阵列中的一个或更多个位线或全部的位线可以同时移位。BL读取/写入逻辑204还可以基于RBL结果来决定对于选择性写入操作而言不进行写入。例如，如果RBL＝1，则WBL能够被写入到数据。如果RBL＝0，则不执行写入。
图3示出针对图1的双端口SRAM单元的写入端口真值表。如果WE为0，则不执行写入(如图3中所示由D(n-1)所反映的)。如果WE为1，则储存节点D及其互补Db由WBL和WBLb来写入。如果WBL＝1且WBLb＝0，则D＝1且Db＝0。如果WBL＝0且WBLb＝1，则D＝0且D＝1。如果WBL和WBLb两者均为0，则没有写入被执行。因此，在WBL＝WBLb＝0，且WE＝1的情况下，该单元可以执行选择性写入功能。
在进行选择性写入时，通常希望在某些单元上写入数据“1”，并将数据“0”写入到同一位线上的其他单元。对于图1所示的双端口异或单元，这可以通过花费2个周期来实现以写入数据，其中在一个周期中写入数据“1”，且在另一个周期中写入数据“0”。
在图4中所示的SRAM单元的另一个实施例中，SRAM单元可以具有与图1中的单元类似的晶体管，所述晶体管如上所述那样耦接并且如上所述那样操作(尽管分别被标记为不同的参考标记M61-M67、I61和I62，而不是M31-M37、I31和I32)，以及具有三个额外的晶体管M68、M69，M610和一个额外的互补写入字线WEb，它们如图4所示的那样耦接。与图1中的SRAM单元一样，图4中的SRAM单元也可以使用反相数据和不同的重新配置，与图1中的SRAM单元一样。三个增加的晶体管允许在将数据写入到WE为高的单元的同时，将反相数据(Db)写入到WEb为高的单元。因此，SRAM单元的该实施例能够同时写入“0”数据和“1”数据两者。图5示出针对图4所示的单元的写入操作的真值表。前4行WEb＝0，写入操作与在图1所示的单元中所示的相同。但是，当WE＝0且WEb＝1时，反相数据被写入，意味着如果WBL＝0，WBLb＝1，则D＝1；如果WBL＝1，WBLb＝0，则D＝0。在WE＝0、WEb＝1的情况下，选择性写入以相同的方式执行，如果WBL＝WBLb＝0，则没有写入被执行。不允许WE和WEb两者均为1，在这种情况下，单元未被定义。图6示出处理阵列600的一种实施方式，该处理阵列600具有多个图4中所示的SRAM单元并执行异或/异或非或者其他逻辑功能，并且它具有以与图2所示相同的方式操作的相同的元件，但是具有由WL发生器602产生的增加的WEb信号。
希望对图2中的200或图6中的600的处理阵列进行一系列逻辑运算。该一系列逻辑运算可以被实现为在同一周期中的从EQ1到EQ11描述的逻辑运算以及选择性写入操作。一个具体示例为：比较和写入操作。WL发生器可以在一对或多对读取字线和互补读取字线上发送值，并与储存在单元中的值进行比较。比较操作是异或非运算，意味着如果值匹配，则那些匹配的位线的RBL将为1，并且那些不匹配的位线的RBL将为0。匹配的位线的BL读取/写入逻辑可以进行选择性写入，且在写入字线被接通的情况下将值写入到单元；并且不匹配的位线的BL读取/写入逻辑将不执行写入。200和600中的异或单元是双端口单元，RBL和WBL是单独的线，且RE和WE是单独的线，因此可以在同一周期执行在一组RE的RBL上的比较操作和在另一组WE的WBL上的选择性写入操作。一系列比较和写入操作可以作为流水线操作来完成，以便第一个周期用来进行比较操作且RBL结果被锁存在BL读取/写入逻辑中，并且下面的周期用来基于前一周期的被锁存的RBL结果来进行选择性写入，并在同一周期进行下一个比较操作。以这种方式，RE、WE、RBL和WBL在一个周期中仅被触发一次以完成比较和写入操作。由本申请的同一受让人所有的并通过引用并入本文的美国专利申请62/430,372进一步描述了通过进行4个周期的比较和写入操作的全加器实施方式。
返回图2，在写入周期上，未被选择的单元的WE信号为0，但WBL和WBLb中的一个为1。例如，对于要被写入的单元m0，WEm为1，而对于不要被写入的单元00，WE0为0。在图1的单元中，未被选择的单元的D和Db将保持原始值。但是，如果未被选择的单元的D储存“1”，并且M35的漏极为0且WBLb为1，则在M33的栅极被接通的瞬间，节点D的电容电荷是与节点N(M35的漏极以及M33和M34的源极)的电容的电荷共享。D的高电平通过该电荷共享而被降低，并且如果节点N电容足够高，则电平将被降低以使得I41和I42锁存相反数据的跳变。
图7示出双端口SRAM单元700的另一实施方式，其仅示出替选的写入端口，其改进上文提到的电荷共享问题。单元700具有如图1所示的类似的读取端口(一个或多个)，尽管出于清楚的目的，图7中未示出这些端口。特别地，在该实施例中，图1中的晶体管M35可以被拆分成晶体管M95和M96，如图7所示。在该实施例中，节点D只能与M93的漏极和M95的源极电荷共享，并且节点D不再受M94的漏极的高电压电平的影响，以避免数据跳变到相反的状态。这改善了未选择单元的电荷共享的缺点。改善图1的另一种方式是通过使I31和I32以及读取端口的栅极具有更大的栅极尺寸来增加节点D的电容。注意，如果晶体管M93(M94)、M95(M96)互换以使得通过WBLb来栅控的M93被连接到节点D并且M95被连接到VSS，则其以相同的方式工作。下拉晶体管的拆分适用于本公开中讨论的单元的所有的写入端口。
返回图1，锁存器件I31和I32可以是简单的反相器。为了完成成功的写入，串联晶体管M33和M35的驱动强度需要比I32的上拉PMOS晶体管更强。该比例需要大约是2至3倍。在比如28nm或更好的高级技术中，PMOS和NMOS的布局优选地具有相等的长度。因此，I31和I32的PMOS晶体管实际上可能是串联的2个或更多个PMOS晶体管，这如图8中所示。为了布局的简易，所述串联PMOS晶体管中的一个或更多个可以被连接到地，这如图9中所示。图8和图9中的锁存反相器可以被用在上文所述且图中示出的所有的单元中。
如上所述，可以利用具有多于2个端口的SRAM单元(诸如3端口SRAM、4端口SRAM等)来实施所公开的计算SRAM单元和处理阵列。例如，SRAM计算单元可以是具有2个读取端口和1个写入端口的3端口单元。在该非限制性示例中，3端口SRAM单元可以被用于更有效地执行比如Y＝OR(AND(A,B),AND(A,C))的运算。在使用3端口SRAM的情况下，使用2个读取端口，变量A的值被使用两次。在该示例操作中，可以在一个周期中计算Y，其中AND(A,B)的结果在RBL1上并且AND(A,C)的结果在RBL2上；并且在同一周期上，RBL2数据可以被发送至RBL1以完成或(OR)运算来产生最终结果。因此，相比于双端口单元的2个周期，可以在字线被触发一次的1个周期中完成该逻辑等式/运算以产生结果。类似地，也可以使用4端口SRAM单元，并且本公开不限于SRAM单元的任何特定数量的端口。
在上面公开的处理阵列中，该处理阵列还可以进行并行移位操作，以便同时在一个或更多个位线或所有位线上将数据从一个位线移位至相邻位线。
图10示出可以用于计算的双端口SRAM单元1000的实施方式。图10中的单元具有与图1所述的单元相同的用于读取位线的隔离电路(M101、M102、M106、M107)、相同的储存锁存器(I101、I102)、相同的读取字线和互补读取字线。然而，在图10中，选择性写入实施方式不同。有效低(active low)写入字线WEb与或非逻辑门I103的一个输入端连接，所述或非逻辑门I103的另一个输入端与有效低选择性写入控制信号SWb连接，以控制存取晶体管M103和M104的栅极。SWb沿与位线相同的方向走向。对单元的写入仅可发生在写入字线和选择性写入控制信号二者均有效的时候。
图11示出可以用于计算的双端口SRAM单元1100的另一实施方式。图11与图10类似，其中具有选择性写入控制信号SW，以与写入字线WE组合，从而控制选择性写入操作。2个存取晶体管M113和M118串联以将储存锁存器与写入位线WBL耦接，并且类似地，2个存取晶体管M114和M119串联以将储存锁存器与互补写入位线WBLb耦接。M113和M114的栅极与WE耦接，并且M118和M119的栅极与SW耦接。SW沿与位线相同的方向走向。对单元的写入仅可发生在写入字线和选择性写入信号二者均有效的时候。
出于解释的目的，已经参考具体实施例对前面的阐述进行了描述。然而，以上说明性讨论并非旨在穷举或将本公开限制于所公开的精确形式。鉴于上述教导，许多修改和变化都是可能的。选择并描述实施例以便最好地解释本公开的原理及其实际应用，从而使得本领域的其他技术人员能够最好地利用本公开和具有适合于预期的特定用途的各种修改的各种实施例。
本文公开的系统和方法可以通过一个或多个组件、系统、服务器、器具、其他子组件来实现，或者可以在这些元件之间分布。当被实现为系统时，这样的系统可以包括和/或涉及尤其是诸如在通用计算机中可找到的软件模块、通用CPU、RAM等的组件。在创新存在于服务器上的实施方式中，这样的服务器可以包括或涉及诸如CPU、RAM等的组件，诸如在通用计算机中可找到的那些组件。
另外，本文的系统和方法可以通过除了上面阐述的之外的具有毫不相同或完全不同的软件、硬件和/或固件组件的实施方式来实现。关于与本发明相关的或体现本发明的这些其他组件(例如，软件、处理组件等)和/或计算机可读介质，例如，本文中的创新方面可以与许多通用目的或特殊目的计算系统或配置一致地实现。可适用于本文中的创新的各种示例性计算系统、环境、和/或配置可以包括但不限于：在个人计算机、服务器或服务器计算设备(诸如路由/连接性组件)、手持或膝上型设备、多处理器系统、基于微处理器的系统、机顶盒、消费类电子设备、网络PC、其他现有计算机平台、包括一个或多个上述系统或设备的分布式计算环境等之内或在其上实施的软件或其他组件。
在一些实例中，系统和方法的各方面可以通过包括程序模块的逻辑和/或逻辑指令来实现或者由其来执行，所述逻辑和/或逻辑指令例如与这些组件或电路相关联地执行。通常，程序模块可以包括执行特定任务或实现本文中的特定指令的例程、程序、对象、组件、数据结构等。本发明还可以在分布式软件、计算机或电路设置的环境中实行，其中电路通过通信总线、电路或链路而连接。在分布式设置中，控制/指令可以从包括存储器储存器件的本地和远程计算机储存介质二者出现。
本文的软件、电路和组件还可以包括和/或利用一种或多种类型的计算机可读介质。计算机可读介质可以是驻留在这些电路和/或计算组件上的、与这些电路和/或计算组件相关联的、或可由这些电路和/或计算组件来访问的任何可用介质。作为示例而非限制，计算机可读介质可以包括计算机储存介质和通信介质。计算机储存介质包括以用于储存诸如计算机可读指令、数据结构、程序模块或其他数据之类的信息的任何方法或技术来实现的易失性和非易失性、可移除和不可移除的介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、快闪存储器或其他存储技术、CD-ROM、数字通用盘(DVD)或其他光学存储器、磁带、磁盘储存器或其他磁储存器件、或者能够用于储存期望信息并且能够由计算组件访问的任何其他介质。通信介质可以包括计算机可读指令、数据结构、程序模块和/或其他组件。此外，通信介质可以包括有线介质，诸如有线网络或直接有线连接，但是本文中任何这种类型的介质都不包括瞬时介质。上述的任何组合也被包括在计算机可读介质的范围内。
在本说明书中，术语组件、模块、设备等可以指代可以以各种方式实现的任何类型的逻辑或功能软件元件、电路、块和/或过程。例如，各种电路和/或块的功能可以彼此组合成任何其他数量的模块。每个模块甚至可以被实现为储存在有形存储器(例如，随机存取存储器、只读存储器、CD-ROM存储器、硬盘驱动器等)上的软件程序，以由中央处理单元读取来实现本文中的创新功能。或者，模块可以包括通过传输载波而传输到通用计算机或处理/图形硬件的编程指令。而且，模块可以被实施为实现本文创新所涵盖的功能的硬件逻辑电路。最后，可以使用专用指令(SIMD指令)、现场可编程逻辑阵列、或提供期望的级别性能和成本的其任何混合来实现模块。
如本文所公开的，可以经由计算机硬件、软件和/或固件来实现符合本公开的特征。例如，本文公开的系统和方法可以以各种形式来体现，所述各种形式包括例如数据处理器(诸如还包括数据库的计算机)、数字电子电路、固件、软件或它们的组合。此外，虽然所公开的实施方式中的一些描述了特定的硬件组件，但是符合本文创新的系统和方法可以利用硬件、软件和/或固件的任何组合来实现。此外，本文创新的上述特征和其他方面及原理可以在各种环境中实现。这样的环境和相关应用可以被专门构造用于执行根据本发明的各种例程、过程和/或操作，或者它们可以包括通过代码来选择性地激活或重新配置的通用计算机或计算平台以提供必要的功能。本文公开的过程并非固有地与任何特定计算机、网络、架构、环境或其他装置相关，而是可以通过硬件、软件和/或固件的适当组合来实现。例如，各种通用机器可以与根据本发明的教导而编写的程序一起使用，或者可以更方便地构造专用装置或系统来执行所需的方法和技术。
本文描述的方法和系统的各方面(诸如逻辑)也可以被实现为编程到各种电路中的任何电路中的功能，包括可编程逻辑器件(“PLD”)(诸如现场可编程门阵列(“FPGA”))、可编程阵列逻辑(“PAL”)器件、电可编程逻辑和存储器件、基于标准单元的器件，以及专用集成电路。用于实现各方面的一些其他可能性包括：存储器件、具有存储器(诸如EEPROM)的微控制器、嵌入式微处理器、固件、软件等。此外，各方面可以被体现在具有基于软件的电路仿真的微处理器、离散逻辑(顺序的和组合的)、定制设备、模糊(神经)逻辑、量子设备、和上述设备类型中的任何的混合中。可以以各种组件类型来提供底层设备技术，所述各种组件类型例如金属氧化物半导体场效应晶体管(“MOSFET”)技术(比如互补金属氧化物半导体(“CMOS”))、双极技术(比如发射极耦合逻辑(“ECL”))、聚合物技术(例如，硅共轭聚合物和金属共轭聚合物-金属结构)、混合的模拟和数字等。
还应该注意，可以使用硬件、固件和/或在各种机器可读或计算机可读介质中实现的数据和/或指令的任意数量的组合来启用本文公开的各种逻辑和/或功能，这依据它们的行为、寄存器转移、逻辑组件和/或其他特性。可以体现这种格式化数据和/或指令的计算机可读介质包括但不限于各种形式的非易失性储存介质(例如，光学、磁性或半导体储存介质)，不过再次地不包括瞬时介质。除非上下文明确要求，否则在整个说明书中，词语“包括”、“包含”等应以与排他性或穷举性的意义相对的包含性意义来解释；也就是说，以“包括但不限于”的意义来解释。使用单数或复数的词语也分别包括复数或单数。另外，词语“本文”、“下文”、“以上”、“以下”和类似含义的词语在本申请中作为整体而不是指本申请的任何特定部分。当关于两个或更多个项的列表来使用词语“或”时，该词语涵盖其的所有以下解释：列表中的任何项、列表中的所有项、以及列表中的项的任何组合。
尽管本文已具体描述了本发明的某些目前优选的实施方式，但是对于本发明所属领域的技术人员明显的是，可以在不脱离本发明的精神和范围的情况下对本文所示和所述的各种实施方式进行变化和修改。因此，本发明旨在仅被限制到适用法律条款所要求的范围。
虽然前述内容已经参考本公开的特定实施例，但是本领域技术人员将理解，可以在不脱离本公开的原理和精神的情况下对所述实施例进行改变，本公开的范围通过所附权利要求来限定。

Claims (82)

1.一种处理阵列，包括：
至少一个读取位线；
连接到所述至少一个读取位线的至少两个存储单元，每个存储单元具有储存单元和隔离电路，所述隔离电路从所述至少一个读取位线上的信号来缓冲所述储存单元，所述隔离电路具有读取字线和互补读取字线；以及
其中，通过接通一个存储单元的读取字线或互补读取字线来执行异逻辑，以具有读取字线与所述读取位线上的一个存储单元的储存单元数据之间的异逻辑结果；以及
其中，所述读取位线被配置为提供对于储存单元数据的读取访问。
2.如权利要求1所述的处理阵列，还包括多个存储单元，其与所述至少一个读取位线连接以执行异逻辑功能，其中，被接通以执行异逻辑运算的所述多个存储单元中的每一个不会不利地影响所述异逻辑运算的执行。
3.如权利要求1所述的处理阵列，还包括：至所述至少一个位线的多个存储单元，其中，多个存储单元被激活以形成所述至少一个位线上的每个存储单元的异逻辑的组合逻辑结果。
4.如权利要求1所述的处理阵列，还包括连接到所述至少两个存储单元的写入位线，其中，使用所述写入位线来将数据写入到所述至少两个存储单元中的一个或更多个存储单元的储存单元中。
5.如权利要求1所述的处理阵列，还包括与所述至少一个读取位线连接的多个存储单元和与所述多个存储单元连接的写入位线，其中，数据能够被写入到所述多个存储单元中的一个或更多个存储单元的储存单元中。
6.如权利要求5所述的处理阵列，还包括写入端口，所述写入端口缓冲所述多个存储单元中的每一个存储单元的储存单元，以便执行在写入位线上将数据写入到任意数量的储存单元。
7.如权利要求4所述的处理阵列，其中，每个存储单元能够执行选择性写入操作。
8.如权利要求7所述的处理阵列，其中，所述处理阵列能够在一个周期中执行逻辑运算和选择性写入操作。
9.如权利要求7所述的处理阵列，其中，所述处理阵列能够在一个周期中执行比较操作和选择性写入操作，所述比较操作是利用在一对或多对读取字线和互补读取字线上输入的值来执行的，并且比较结果被产生且被锁存在所述读取位线上、或者多个比较结果被产生且被锁存在多个读取位线上，并且基于前一周期的被锁存的比较结果，在当前周期上在一对或多对写入位线和互补写入位线上对由一个或多个写入字线激活的单元执行选择性写入。
10.如权利要求1所述的处理阵列，其中，异逻辑运算是异或运算和异或非运算中的一个。
11.如权利要求2所述的处理阵列，其中，组合逻辑是与运算、或非运算、或运算以及与非运算中的一个。
12.如权利要求1所述的处理阵列，其中，所述处理阵列能够执行并行移位操作。
13.如权利要求1所述的处理阵列，其中，所述处理阵列能够执行搜索操作，所述搜索操作是利用在一对或多对读取字线和互补读取字线上输入的搜索关键字来执行的，并且搜索结果在所述读取位线或多个读取位线上。
14.如权利要求1所述的处理阵列，其中，每个存储单元是静态随机存取存储单元。
15.如权利要求14所述的处理阵列，其中，每个静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
16.如权利要求1所述的处理阵列，其中，每个存储单元是非易失性存储器。
17.如权利要求16所述的处理阵列，其中，所述非易失性存储器是非易失性存储单元和非易失性存储器件中的一个。
18.一种处理阵列，包括：
布置成阵列的多个存储单元，其中，每个存储单元具有：储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
字线发生器，其与用于所述阵列中的每个存储单元的读取字线信号和写入字线信号耦接；
多个位线读取和写入逻辑电路，其与每个存储单元的读取位线、写入位线和互补写入位线耦接；
每个存储单元与写入字线和读取字线耦接，所述写入字线和所述读取字线的信号是由所述字线发生器产生的，并且每个存储单元还与通过所述多个位线读取和写入逻辑电路中的一个来感测的读取位线、写入位线和互补写入位线耦接；
每个存储单元具有隔离电路，所述隔离电路将表示储存在所述存储单元的储存单元中的一条数据的数据信号与所述读取位线隔离；
其中，所述存储单元中的两个或更多个与至少一个读取位线耦接，并且被激活以执行布尔异或运算和布尔异或非运算中的一个；
其中，所述读取位线被配置为提供对储存单元数据的读取访问。
19.如权利要求18所述的处理阵列，其中，所述隔离电路还包括：第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述储存单元的数据信号耦接；以及第三晶体管和第四晶体管，所述第三晶体管的栅极与互补读取字线耦接，所述第四晶体管的栅极与所述储存单元的互补数据信号耦接。
20.如权利要求19所述的处理阵列，其中，隔离电路的四个晶体管全部是NMOS晶体管。
21.如权利要求19所述的处理阵列，其中，隔离电路的四个晶体管全部是PMOS晶体管。
22.如权利要求18所述的处理阵列，其中，每个储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、和与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与互补写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与写入位线耦接。
23.如权利要求22所述的处理阵列，其中，每个写入端口还包括写入存取晶体管，其栅极与写入字线耦接，并且其漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极连接。
24.如权利要求22所述的处理阵列，其中，所述写入端口还包括第一写入存取晶体管和第二写入存取晶体管，所述第一写入存取晶体管的栅极与写入字线耦接，所述第二写入存取晶体管的栅极与互补写入字线耦接，并且所述写入端口还包括：第三存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与所述写入位线耦接；以及第四存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与互补写入位线耦接，所述第一写入存取晶体管的漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极耦接，且所述第二写入存取晶体管的漏极与所述第三存取晶体管的源极和所述第四存取晶体管的源极耦接。
25.如权利要求18所述的处理阵列，其中，每个储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、和与所述第一反相器的输入端耦接的输出端，并且每个写入端口还包括：第一写入存取晶体管和第二写入存取晶体管，所述第一写入存取晶体管的栅极和所述第二写入存取晶体管的栅极与写入字线耦接，其中，所述第一写入存取晶体管的漏极与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二写入存取晶体管的漏极与所述第一反相器的输入端和所述第二反相器的输出端耦接；第三写入存取晶体管，其漏极与所述第一写入存取晶体管的源极耦接，其栅极与所述互补写入位线耦接，并且其源极与地耦接；以及第四写入存取晶体管，其漏极与所述第二写入存取晶体管的源极耦接，其栅极与所述写入位线耦接，并且其源极与地耦接。
26.如权利要求18所述的处理阵列，其中，每个存储单元能够执行选择性写入操作。
27.如权利要求26所述的处理阵列，其中，所述处理阵列能够在一个周期中执行逻辑运算和选择性写入操作。
28.如权利要求26所述的处理阵列，其中，所述处理阵列能够在一个周期中执行比较操作和选择性写入操作，所述比较操作是利用在一对或多对读取字线和互补读取字线上输入的值来执行的，并且比较结果被产生且被锁存在所述读取位线上、或者多个比较结果被产生且被锁存在多个读取位线上，并且基于前一周期的被锁存的比较结果，在当前周期上在一对或多对写入位线和互补写入位线上对由一个或多个写入字线激活的单元执行选择性写入。
29.如权利要求18所述的处理阵列，其中，异逻辑运算是异或运算和异或非运算中的一个。
30.如权利要求18所述的处理阵列，其中，每个存储单元能够执行并行移位操作。
31.如权利要求18所述的处理阵列，其中，每个存储单元能够执行搜索操作。
32.如权利要求18所述的处理阵列，其中，每个存储单元是静态随机存取存储单元。
33.如权利要求32所述的处理阵列，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
34.如权利要求18所述的处理阵列，其中，每个存储单元是非易失性存储器。
35.如权利要求34所述的处理阵列，其中，所述非易失性存储器是非易失性存储单元和非易失性存储器件中的一个。
36.一种处理阵列，包括：
布置成阵列的多个存储单元，其中，每个存储单元具有：储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
字线发生器，其与用于所述阵列中的每个存储单元的读取字线信号和写入字线信号耦接；
多个位线读取和写入逻辑电路，其与每个存储单元的读取位线、写入位线和互补写入位线耦接；
每个存储单元与写入字线、互补写入字线和读取字线耦接，所述写入字线、所述互补写入字线和所述读取字线的信号是由所述字线发生器产生的，并且每个存储单元还与通过所述多个位线读取和写入逻辑电路中的一个来感测的读取位线、写入位线和互补写入位线耦接；
每个存储单元具有隔离电路，所述隔离电路将表示储存在所述存储单元的储存单元中的一条数据的数据信号与所述读取位线隔离；
其中，所述存储单元中的两个或更多个与至少一个读取位线耦接，并且被激活以执行布尔异或运算和布尔异或非运算中的一个；
其中，所述读取位线被配置为提供对储存单元数据的读取访问。
37.如权利要求36所述的处理阵列，其中，在写入操作期间，在对应的写入字线被接通的情况下数据能够在位线上被写入到一个或更多个存储单元，在对应的互补写入字线被接通的情况下互补数据能够在同一位线上被写入到不同的一个或更多个存储单元。
38.如权利要求36所述的处理阵列，还包括写入端口，其从所述写入位线来缓冲所述储存单元。
39.如权利要求38所述的处理阵列，其能够执行选择性写入操作。
40.如权利要求39所述的处理阵列，其中，在所述选择性写入操作期间，在对应的写入字线被接通的情况下数据能够在位线上被写入到一个或更多个存储单元，在对应的互补写入字线被接通的情况下互补数据能够在同一位线上被写入到不同的一个或更多个存储单元。
41.如权利要求40所述的处理阵列，其能够在一个周期中执行逻辑运算和选择性写入操作。
42.如权利要求41所述的处理阵列，其中，所述处理阵列能够在一个周期中执行比较操作和选择性写入操作，所述比较操作是利用在一对或多对读取字线和互补读取字线上输入的值来执行的，并且比较结果被产生且被锁存在所述读取位线上、或者多个比较结果被产生且被锁存在多个读取位线上，并且基于前一周期的被锁存的比较结果，在当前周期上在一对或多对写入位线和互补写入位线上对由一个或多个写入字线和互补写入字线激活的单元执行选择性写入。
43.如权利要求36所述的处理阵列，其中，所述处理阵列能够执行并行移位操作。
44.如权利要求36所述的处理阵列，其中，所述处理阵列能够执行搜索操作。
45.如权利要求36所述的处理阵列，其中，每个存储单元是静态随机存取存储单元。
46.如权利要求36所述的处理阵列，其中，静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
47.一种存储计算单元，包括：
储存单元；
至少一个读取位线；
隔离电路，其从所述至少一个读取位线上的信号来缓冲所述储存单元，所述隔离电路具有读取字线和互补读取字线；以及
其中，当存储单元和另一个存储单元与所述至少一个读取位线连接时、并且通过接通一个存储单元的读取字线或互补读取字线，存储单元能够执行异逻辑功能，以具有读取字线与所述读取位线上的一个存储单元的储存单元数据之间的异逻辑结果；以及
其中，所述读取位线被配置为提供对储存单元数据的读取访问。
48.如权利要求47所述的存储计算单元，还包括与存储单元连接的写入位线，其中数据被写入到所述储存单元中。
49.如权利要求48所述的存储计算单元，还包括写入端口器件，其从所述写入位线来缓冲所述储存单元。
50.如权利要求48所述的存储计算单元，其能够执行选择性写入操作。
51.如权利要求50所述的存储计算单元，其能够在一个周期中执行逻辑运算和选择性写入操作。
52.如权利要求47所述的存储计算单元，其中，异逻辑运算是异或运算和异或非运算中的一个。
53.如权利要求48所述的存储计算单元，其中，所述存储单元能够执行并行移位操作。
54.如权利要求47所述的存储计算单元，其中，所述存储单元能够执行搜索操作。
55.如权利要求47所述的存储计算单元，其中，所述存储单元是静态随机存取存储单元。
56.如权利要求55所述的存储计算单元，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
57.如权利要求47所述的存储计算单元，其中，所述存储单元是非易失性存储器。
58.如权利要求57所述的存储计算单元，其中，所述非易失性存储器是非易失性存储单元和非易失性存储器件中的一个。
59.一种存储计算单元，包括：
存储单元，其具有储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
隔离电路，其将表示储存在所述储存单元中的一条数据的数据信号与读取位线隔离；
所述读取端口具有与所述隔离电路耦接并激活所述隔离电路的读取字线和互补读取字线、以及与所述隔离电路耦接的所述读取位线；
所述写入端口具有与所述存储单元耦接的写入字线、写入位线和互补写入位线；
其中，所述存储单元能够执行布尔异或运算和布尔异或非运算中的一个，并且在所述读取位线上具有结果；
其中，所述读取位线被配置为提供对储存单元数据的读取访问。
60.如权利要求59所述的存储计算单元，其中，所述隔离电路还包括：第一晶体管和第二晶体管，所述第一晶体管的栅极与所述读取字线耦接，所述第二晶体管的栅极与所述储存单元的数据信号耦接；以及第三晶体管和第四晶体管，所述第三晶体管的栅极与所述互补读取字线耦接，所述第四晶体管的栅极与所述储存单元的互补数据信号耦接。
61.如权利要求60所述的存储计算单元，其中，隔离电路的四个晶体管全部是NMOS晶体管。
62.如权利要求60所述的存储计算单元，其中，隔离电路的四个晶体管全部是PMOS晶体管。
63.如权利要求59所述的存储计算单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、和与所述第一反相器的输入端耦接的输出端；第一存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与互补写入位线耦接；以及第二存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与写入位线耦接。
64.如权利要求63所述的存储计算单元，其中，所述写入端口还包括写入存取晶体管，其栅极与写入字线耦接，并且其漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极连接。
65.如权利要求63所述的存储计算单元，其中，所述写入端口还包括第一写入存取晶体管和第二写入存取晶体管，所述第一写入存取晶体管的栅极与写入字线耦接，所述第二写入存取晶体管的栅极与互补写入字线耦接，并且所述写入端口还包括：第三存取晶体管，其与所述第一反相器的输入端和所述第二反相器的输出端耦接，并且与所述写入位线耦接；以及第四存取晶体管，其与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且与互补写入位线耦接，所述第一写入存取晶体管的漏极与所述第一存取晶体管的源极和所述第二存取晶体管的源极耦接，且所述第二写入存取晶体管的漏极与所述第三存取晶体管的源极和所述第四存取晶体管的源极耦接。
66.如权利要求59所述的存储计算单元，其中，所述储存单元还包括：第一反相器和第二反相器，所述第一反相器具有输入端和输出端，所述第二反相器具有与所述第一反相器的输出端耦接的输入端、和与所述第一反相器的输入端耦接的输出端，并且所述写入端口还包括：第一写入存取晶体管和第二写入存取晶体管，所述第一写入存取晶体管的栅极和第二写入存取晶体管的栅极与写入字线耦接，其中，所述第一写入存取晶体管的漏极与所述第一反相器的输出端和所述第二反相器的输入端耦接，并且所述第二写入存取晶体管的漏极与所述第一反相器的输入端和所述第二反相器的输出端耦接；第三写入存取晶体管，其漏极与所述第一写入存取晶体管的源极耦接，其栅极与所述互补写入位线耦接，并且其源极与地耦接；以及第四写入存取晶体管，其漏极与所述第二写入存取晶体管的源极耦接，其栅极与所述写入位线耦接，并且其源极与地耦接。
67.如权利要求59所述的存储计算单元，其能够执行选择性写入操作。
68.如权利要求59所述的存储计算单元，其中，所述单元能够执行并行移位操作。
69.如权利要求59所述的存储计算单元，其中，所述单元能够执行搜索操作。
70.如权利要求59所述的存储计算单元，其中，所述单元是静态随机存取存储单元。
71.如权利要求60所述的存储计算单元，其中，静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
72.如权利要求59所述的存储计算单元，其中，所述单元是非易失性存储器。
73.如权利要求72所述的存储计算单元，其中，所述非易失性存储器是非易失性存储单元和非易失性存储器件中的一个。
74.一种存储计算单元，包括：
存储单元，其具有储存单元、用于从所述储存单元读取数据的读取端口、以及用于将数据写入到所述储存单元的写入端口；
隔离电路，其将表示储存在所述储存单元中的一条数据的数据信号与读取位线隔离；
所述读取端口具有与所述隔离电路耦接并激活所述隔离电路的读取字线和互补读取字线、以及与所述隔离电路耦接的所述读取位线；
所述写入端口具有与所述存储单元耦接的写入字线和互补写入字线、写入位线和互补写入位线；以及
其中，所述存储单元能够执行布尔异或运算和布尔异或非运算中的一个，并且在所述读取位线上具有结果；
其中，所述读取位线被配置为提供对储存单元数据的读取访问。
75.如权利要求74所述的存储计算单元，其中，写入端口从所述写入位线来缓冲所述储存单元。
76.如权利要求74所述的存储计算单元，其中，在写入操作期间，在所述写入字线被接通的情况下数据能够在所述写入位线上被写入到所述存储单元，或者在所述互补写入字线被接通的情况下所述写入位线上的数据的互补数据能够被写入到所述存储单元。
77.如权利要求75所述的存储计算单元，其能够执行选择性写入操作。
78.如权利要求75所述的存储计算单元，其能够在一个周期中执行逻辑运算和选择性写入操作。
79.如权利要求74所述的存储计算单元，其中，所述存储单元能够执行并行移位操作。
80.如权利要求74所述的存储计算单元，其中，所述存储单元能够执行搜索操作。
81.如权利要求74所述的存储计算单元，其中，所述存储单元是静态随机存取存储单元。
82.如权利要求81所述的存储计算单元，其中，所述静态随机存取存储单元是双端口静态随机存取存储单元、三端口静态随机存取存储单元和四端口静态随机存取存储单元中的一个。
CN201780085741.6A 2016-12-06 2017-11-06 计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件 Pending CN110301010A (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201662430767P 2016-12-06 2016-12-06
US62/430,767 2016-12-06
US15/709,399 US10998040B2 (en) 2016-12-06 2017-09-19 Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US15/709,399 2017-09-19
US15/709,401 US10249362B2 (en) 2016-12-06 2017-09-19 Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US15/709,401 2017-09-19
PCT/US2017/060230 WO2018106375A1 (en) 2016-12-06 2017-11-06 Computational memory cell and processing array device using the memory cells for xor and xnor computations

Publications (1)

Publication Number Publication Date
CN110301010A true CN110301010A (zh) 2019-10-01

Family

ID=62240051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780085741.6A Pending CN110301010A (zh) 2016-12-06 2017-11-06 计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件

Country Status (5)

Country Link
US (4) US10249362B2 (zh)
EP (1) EP3552207A4 (zh)
CN (1) CN110301010A (zh)
TW (1) TWI746699B (zh)
WO (1) WO2018106375A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111565037A (zh) * 2020-06-28 2020-08-21 深圳比特微电子科技有限公司 二选一数据选择器
CN112151091A (zh) * 2020-09-29 2020-12-29 中科院微电子研究所南京智能技术研究院 一种8t sram单元及存内计算装置
CN113257305A (zh) * 2020-02-07 2021-08-13 Gsi技术有限公司 带有无比写入端口的计算存储器单元及处理阵列装置
CN117219140A (zh) * 2023-11-03 2023-12-12 安徽大学 基于8t-sram和电流镜的存内计算电路

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12367346B2 (en) 2016-07-17 2025-07-22 Gsi Technology Inc. Natural language processing with k-NN
KR102092263B1 (ko) * 2016-07-17 2020-03-24 쥐에스아이 테크놀로지 인코포레이티드 일정한 처리 시간 내에 k개의 극값을 찾는 방법
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US11126402B2 (en) * 2019-03-21 2021-09-21 Qualcomm Incorporated Ternary computation memory systems and circuits employing binary bit cell-XNOR circuits particularly suited to deep neural network (DNN) computing
US10964362B2 (en) * 2019-04-25 2021-03-30 Marvell Asia Pte, Ltd. Three-port memory cell and array for in-memory computing
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11183234B2 (en) 2019-11-25 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Bitcell supporting bit-write-mask function
US10964380B1 (en) * 2020-02-06 2021-03-30 Qualcomm Incorporated Integrated device comprising memory bitcells comprising shared preload line and shared activation line
US11328752B2 (en) 2020-05-20 2022-05-10 Silicon Storage Technology, Inc. Self-timed sensing architecture for a non-volatile memory system
US11200959B1 (en) * 2020-08-07 2021-12-14 Micron Technology, Inc. Optimization of soft bit windows based on signal and noise characteristics of memory cells
WO2022070131A1 (en) 2020-10-01 2022-04-07 Gsi Technology Inc. Functional protein classification for pandemic research
US11345301B2 (en) * 2020-11-05 2022-05-31 Ford Global Technologies, Llc Moveable roof supported airbag
KR20230036815A (ko) * 2021-09-08 2023-03-15 삼성전자주식회사 곱셉 누적기를 이용한 컴퓨팅 장치 및 방법
KR102727560B1 (ko) * 2021-12-28 2024-11-06 연세대학교 산학협력단 강유전체 소자 기반 cim 셀 구조 및 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020006072A1 (en) * 2000-07-10 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Memory device
US20080273361A1 (en) * 2007-05-02 2008-11-06 Dudeck Dennis E Memory Cell for Content-Addressable Memory
US20100172190A1 (en) * 2007-09-18 2010-07-08 Zikbit, Inc. Processor Arrays Made of Standard Memory Cells
CN102820053A (zh) * 2008-10-13 2012-12-12 联发科技股份有限公司 静态随机存取存储器装置及其存取方法
CN103875038A (zh) * 2011-09-30 2014-06-18 高通股份有限公司 减少多端口sram存储器单元中的泄漏功率的方法和设备

Family Cites Families (377)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3451694A (en) 1967-09-21 1969-06-24 Eaton Yale & Towne Vehicle safety mechanism
US3747952A (en) 1971-09-17 1973-07-24 R Graebe Protective device
US3795412A (en) 1972-06-16 1974-03-05 A John Vehicle occupant restraint system
US4227717A (en) 1979-04-04 1980-10-14 Bouvier Julien J Motorcycle safety device
US4308505A (en) 1979-06-13 1981-12-29 Trw, Inc. Frequency detector device and method
US4594564A (en) 1984-06-11 1986-06-10 Signetics Corporation Frequency detector for use with phase locked loop
US4741006A (en) 1984-07-12 1988-04-26 Kabushiki Kaisha Toshiba Up/down counter device with reduced number of discrete circuit elements
US4587496A (en) 1984-09-12 1986-05-06 General Signal Corporation Fast acquisition phase-lock loop
DE3526363A1 (de) 1985-07-19 1987-01-22 Siemens Ag Verfahren zum herstellen eines einstellbaren frequenzgenerators
US4716322A (en) 1986-03-25 1987-12-29 Texas Instruments Incorporated Power-up control circuit including a comparator, Schmitt trigger, and latch
DE3887924T3 (de) 1987-06-02 1999-08-12 National Semiconductor Corp., Santa Clara, Calif. Nichtflüchtige Speicheranordnung mit einem kapazitiven ferroelektrischen Speicherelement.
US4856035A (en) 1988-05-26 1989-08-08 Raytheon Company CMOS binary up/down counter
US5008636A (en) 1988-10-28 1991-04-16 Apollo Computer, Inc. Apparatus for low skew system clock distribution and generation of 2X frequency clocks
US5295258A (en) 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
US5226005A (en) 1990-11-19 1993-07-06 Unisys Corporation Dual ported content addressable memory cell and array
DE69233510T2 (de) 1991-03-01 2006-02-02 Advanced Micro Devices, Inc., Sunnyvale Ausgangspuffer für Mikroprozessor
JP2625277B2 (ja) 1991-05-20 1997-07-02 富士通株式会社 メモリアクセス装置
DE69230366T2 (de) 1992-02-06 2000-06-08 International Business Machines Corp., Armonk Multiport statischer Direktzugriffspeicher mit schnellem Schreibdurchschema
US5646547A (en) 1994-04-28 1997-07-08 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem
US5440506A (en) 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
JP2667941B2 (ja) 1992-09-17 1997-10-27 三菱電機株式会社 メモリセル回路
US5302916A (en) 1992-12-21 1994-04-12 At&T Bell Laboratories Wide range digital frequency detector
US5375089A (en) 1993-10-05 1994-12-20 Advanced Micro Devices, Inc. Plural port memory system utilizing a memory having a read port and a write port
US5382922A (en) 1993-12-23 1995-01-17 International Business Machines Corporation Calibration systems and methods for setting PLL gain characteristics and center frequency
EP0665650A1 (en) 1994-01-31 1995-08-02 STMicroelectronics S.A. Low voltage high speed phase frequency detector
US5400274A (en) 1994-05-02 1995-03-21 Motorola Inc. Memory having looped global data lines for propagation delay matching
JPH0897711A (ja) 1994-09-26 1996-04-12 Nec Eng Ltd Ｐｌｌ回路
US5530383A (en) 1994-12-05 1996-06-25 May; Michael R. Method and apparatus for a frequency detection circuit for use in a phase locked loop
US5587672A (en) 1995-09-25 1996-12-24 Neomagic Corp. Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller
US5744991A (en) 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5696468A (en) 1996-02-29 1997-12-09 Qualcomm Incorporated Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5661419A (en) 1996-05-23 1997-08-26 Sun Microsystems, Inc. Dynamic phase-frequency detector circuit
AUPO072096A0 (en) 1996-06-28 1996-07-25 Curtin University Of Technology Precise digital frequency detection
US5748044A (en) 1996-10-11 1998-05-05 Silicon Motion, Inc. Dual VCO phase-locked loop
US5784332A (en) 1996-12-12 1998-07-21 Micron Technology Corporation Clock frequency detector for a synchronous memory device
US6167487A (en) 1997-03-07 2000-12-26 Mitsubishi Electronics America, Inc. Multi-port RAM having functionally identical ports
US6072741A (en) 1997-04-01 2000-06-06 Ramtron International Corporation First-in, first-out integrated circuit memory device incorporating a retransmit function
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US5937204A (en) 1997-05-30 1999-08-10 Helwett-Packard, Co. Dual-pipeline architecture for enhancing the performance of graphics memory
US6100736A (en) 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
US6005794A (en) 1997-06-27 1999-12-21 Texas Instruments Incorporated Static memory with low power write port
US5977801A (en) 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
US5942949A (en) 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
KR100269313B1 (ko) 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
JP3094977B2 (ja) 1997-11-28 2000-10-03 日本電気株式会社 Ｐｌｌ回路
JPH11176158A (ja) 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
GB2332539B (en) 1997-12-17 2003-04-23 Fujitsu Ltd Memory access methods and devices for use with random access memories
US5963059A (en) 1997-12-19 1999-10-05 Advanced Micro Devices, Inc. Phase frequency detector having reduced blind spot
US5969576A (en) 1997-12-22 1999-10-19 Philips Electronics North America Corporation Phase locked loop lock condition detector
KR100364127B1 (ko) 1997-12-29 2003-04-11 주식회사 하이닉스반도체 칩-세트
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US5969986A (en) 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US6262937B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Synchronous random access memory having a read/write address bus and process for writing to and reading from the same
JPH11261017A (ja) 1998-03-16 1999-09-24 Fujitsu Ltd 半導体記憶装置
JP3254427B2 (ja) 1998-10-09 2002-02-04 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｖｃｏ特性のキャリブレーション方法
US6608630B1 (en) 1998-11-09 2003-08-19 Broadcom Corporation Graphics display system with line buffer control scheme
US6100721A (en) 1999-02-01 2000-08-08 Motorola, Inc. Circuit and method of extending the linear range of a phase frequency detector
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
US6757854B1 (en) 1999-09-16 2004-06-29 Lsi Logic Corporation Detecting faults in dual port FIFO memories
JP4707204B2 (ja) 1999-10-08 2011-06-22 富士通セミコンダクター株式会社 半導体記憶装置
US6961546B1 (en) 1999-10-21 2005-11-01 Broadcom Corporation Adaptive radio transceiver with offset PLL with subsampling mixers
US6265902B1 (en) 1999-11-02 2001-07-24 Ericsson Inc. Slip-detecting phase detector and method for improving phase-lock loop lock time
JP3292188B2 (ja) 1999-11-10 2002-06-17 日本電気株式会社 Ｐｌｌ回路
US6853696B1 (en) 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
JP3375584B2 (ja) 2000-01-07 2003-02-10 松下電器産業株式会社 周波数比較器とそれを備えた位相同期回路
US6226217B1 (en) 2000-02-18 2001-05-01 Hewlett-Packard Company Register structure with a dual-ended write mechanism
US6538475B1 (en) 2000-03-15 2003-03-25 Intel Corporation Phase detector
US6310880B1 (en) 2000-03-17 2001-10-30 Silicon Aquarius, Inc. Content addressable memory cells and systems and devices using the same
AU2001262573A1 (en) 2000-06-07 2001-12-17 Conexant Systems, Inc. Method and apparatus for medium access control in powerline communication network systems
KR100358118B1 (ko) 2000-06-08 2002-10-25 한국전자통신연구원 고속 동기를 갖는 위상동기루프
JP4748877B2 (ja) 2000-07-10 2011-08-17 ルネサスエレクトロニクス株式会社 記憶装置
US6366524B1 (en) 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
KR100380347B1 (ko) 2000-11-21 2003-04-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
US6732247B2 (en) 2001-01-17 2004-05-04 University Of Washington Multi-ported memory having pipelined data banks
US6385122B1 (en) 2001-01-31 2002-05-07 Virage Logic Corp. Row and column accessible memory with a built-in multiplex
JP4164241B2 (ja) 2001-02-15 2008-10-15 株式会社ルネサステクノロジ 半導体装置
US7003065B2 (en) 2001-03-09 2006-02-21 Ericsson Inc. PLL cycle slip detection
US6441691B1 (en) 2001-03-09 2002-08-27 Ericsson Inc. PLL cycle slip compensation
US7088604B2 (en) 2001-03-15 2006-08-08 Micron Technology, Inc. Multi-bank memory
KR100508083B1 (ko) 2001-03-21 2005-08-17 삼성전자주식회사 다경로 다이버시티를 위한 심볼결합장치
KR100415192B1 (ko) 2001-04-18 2004-01-16 삼성전자주식회사 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치
US6744277B1 (en) 2001-05-06 2004-06-01 Altera Corporation Programmable current reference circuit
US6483361B1 (en) 2001-05-18 2002-11-19 National Semiconductor Corporation Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error
ITMI20011291A1 (it) 2001-06-19 2002-12-19 St Microelectronics Srl Metodo di calibrazione automatica di un sistema ad aggancio di fase
US6594194B2 (en) 2001-07-11 2003-07-15 Sun Microsystems, Inc. Memory array with common word line
JP2004536515A (ja) 2001-07-17 2004-12-02 アルカテル・インターネツトワーキング・インコーポレイテツド デュアルポートメモリエミュレーション方式によるスイッチファブリック
JP2003045200A (ja) 2001-08-02 2003-02-14 Mitsubishi Electric Corp 半導体モジュールおよびそれに用いる半導体記憶装置
US6504417B1 (en) 2001-08-15 2003-01-07 International Business Machines Corporation Active trim circuit for CMOS on-chip resistors
US6859107B1 (en) 2001-09-05 2005-02-22 Silicon Image, Inc. Frequency comparator with hysteresis between locked and unlocked conditions
WO2003036722A1 (fr) 2001-10-26 2003-05-01 Fujitsu Limited Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie
US6473334B1 (en) 2001-10-31 2002-10-29 Compaq Information Technologies Group, L.P. Multi-ported SRAM cell with shared bit and word lines and separate read and write ports
JP2003173681A (ja) 2001-12-07 2003-06-20 Mitsubishi Electric Corp 半導体メモリ回路およびラッチ回路
US7471756B2 (en) 2002-02-21 2008-12-30 Intersil Americas Inc. Phase detector and method for a shortening phase-error-correction pulse
US6683502B1 (en) 2002-03-12 2004-01-27 Xilinx, Inc. Process compensated phase locked loop
US6642747B1 (en) 2002-03-15 2003-11-04 National Semiconductor Corporation Frequency detector for a phase locked loop system
US6661267B2 (en) 2002-05-06 2003-12-09 International Business Machines Corporation Coarse calibration circuit using variable step sizes to reduce jitter and a dynamic course calibration (DCC) circuit for a 2 GHz VCO
US7340577B1 (en) 2002-05-29 2008-03-04 Nvidia Corporation Method and system for efficiently executing reads after writes in a memory employing delayed write data
GB2389254B (en) 2002-05-31 2005-09-07 Hitachi Ltd Semiconductor integrated circuit device for communication
US6838951B1 (en) 2002-06-12 2005-01-04 Rf Micro Devices, Inc. Frequency synthesizer having VCO bias current compensation
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
KR100447030B1 (ko) 2002-08-22 2004-09-07 삼성전자주식회사 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법
US6836419B2 (en) 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture
US6938142B2 (en) 2002-08-28 2005-08-30 Micron Technology, Inc. Multi-bank memory accesses using posted writes
US6940328B2 (en) 2002-08-28 2005-09-06 Micron Technology, Inc. Methods and apparatus for duty cycle control
WO2004021574A1 (en) 2002-08-30 2004-03-11 Koninklijke Philips Electronics N.V. Phase locked loop
US20040053510A1 (en) 2002-09-16 2004-03-18 Little Casey J. System for and method of unlimited voltage multi ported sram cells
JP2004110906A (ja) 2002-09-17 2004-04-08 Renesas Technology Corp 半導体記憶装置
US6985400B2 (en) 2002-09-30 2006-01-10 Infineon Technologies Ag On-die detection of the system operation frequency in a DRAM to adjust DRAM operations
US7327597B1 (en) 2002-10-02 2008-02-05 Cisco Technology, Inc. Static random access memory architecture
TWI283515B (en) 2002-10-02 2007-07-01 Via Tech Inc Method and device for adjusting reference level
KR100481504B1 (ko) 2002-11-12 2005-04-07 삼성전자주식회사 디지털 디스플레이 장치의 샘플링 위치 조정 장치 및 조정방법
JP2004173177A (ja) 2002-11-22 2004-06-17 Nec Corp Ｐｌｌ回路
US7152009B2 (en) 2002-11-29 2006-12-19 Matsushita Electric Industrial Co., Ltd. Parameter correction circuit and parameter correction method
KR100531469B1 (ko) 2003-01-09 2005-11-28 주식회사 하이닉스반도체 지연고정 정보저장부를 구비한 아날로그 지연고정루프
DE10308527B4 (de) 2003-02-27 2012-05-31 Lantiq Deutschland Gmbh Abstimmschaltung und Verfahren zur Abstimmung einer Filterstufe
GB2400760B (en) 2003-04-14 2005-12-21 Wolfson Ltd Improved phase/frequency detector and phase lock loop circuit
US6975554B1 (en) 2003-04-30 2005-12-13 Advanced Micro Devices, Inc. Method and system for providing a shared write driver
US6882237B2 (en) 2003-04-30 2005-04-19 Zarlink Semiconductor Inc. Capture range control mechanism for voltage controlled oscillators
GB2417360B (en) 2003-05-20 2007-03-28 Kagutech Ltd Digital backplane
US7099643B2 (en) 2003-05-27 2006-08-29 Broadcom Corporation Analog open-loop VCO calibration method
US7254690B2 (en) 2003-06-02 2007-08-07 S. Aqua Semiconductor Llc Pipelined semiconductor memories and systems
US7139213B2 (en) 2003-06-02 2006-11-21 Silicon Aquarius, Inc. Multiple data path memories and systems
US7454555B2 (en) 2003-06-12 2008-11-18 Rambus Inc. Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
US7477716B2 (en) 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US6845059B1 (en) 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
JP4019021B2 (ja) 2003-07-14 2007-12-05 日本テキサス・インスツルメンツ株式会社 半導体メモリセル
US7158425B2 (en) 2003-07-28 2007-01-02 Mosaic Systems, Inc. System and method for providing a redundant memory array in a semiconductor memory integrated circuit
US7046093B1 (en) 2003-08-27 2006-05-16 Intergrated Device Technology, Inc. Dynamic phase-locked loop circuits and methods of operation thereof
US7464282B1 (en) 2003-09-03 2008-12-09 T-Ram Semiconductor, Inc. Apparatus and method for producing dummy data and output clock generator using same
US6998922B2 (en) 2003-09-08 2006-02-14 Broadcom Corp. Phase locked loop modulator calibration techniques
US7349515B1 (en) 2003-09-22 2008-03-25 Cypress Semiconductor Corporation Method and an apparatus to improve production yield of phase locked loops
US7352249B2 (en) 2003-10-03 2008-04-01 Analog Devices, Inc. Phase-locked loop bandwidth calibration circuit and method thereof
US7019999B1 (en) * 2003-10-08 2006-03-28 Netlogic Microsystems, Inc Content addressable memory with latching sense amplifier
US6933789B2 (en) 2003-11-13 2005-08-23 Skyworks Solutions, Inc. On-chip VCO calibration
US7263152B2 (en) 2003-11-18 2007-08-28 Analog Devices, Inc. Phase-locked loop structures with enhanced signal stability
US6954091B2 (en) 2003-11-25 2005-10-11 Lsi Logic Corporation Programmable phase-locked loop
US7246215B2 (en) 2003-11-26 2007-07-17 Intel Corporation Systolic memory arrays
US7047146B2 (en) 2003-12-19 2006-05-16 Airoha Technology Corp Method for automatically calibrating the frequency range of a PLL and associated PLL capable of automatic calibration
US7042792B2 (en) 2004-01-14 2006-05-09 Integrated Device Technology, Inc. Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays
JP4260034B2 (ja) 2004-01-30 2009-04-30 三洋電機株式会社 クロック生成方法及びクロック生成装置
US7200713B2 (en) 2004-03-29 2007-04-03 Intel Corporation Method of implementing off-chip cache memory in dual-use SRAM memory for network processors
JP4651298B2 (ja) 2004-04-08 2011-03-16 三菱電機株式会社 周波数自動補正ｐｌｌ回路
US20050226079A1 (en) 2004-04-08 2005-10-13 Yiming Zhu Methods and apparatus for dual port memory devices having hidden refresh and double bandwidth
TWI237119B (en) 2004-04-15 2005-08-01 Mediatek Inc Phase locked loop, adaptive frequency detector and related method thereof
KR100574980B1 (ko) 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
US7042271B2 (en) 2004-05-06 2006-05-09 Broadcom Corporation Resistor compensation apparatus
US7489164B2 (en) 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
TWI232023B (en) 2004-05-21 2005-05-01 Sunplus Technology Co Ltd Voltage control oscillator
JP4662532B2 (ja) 2004-06-03 2011-03-30 パナソニック株式会社 半導体記憶装置
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7142477B1 (en) 2004-06-18 2006-11-28 Cypress Semiconductor Corp. Memory interface system and method for reducing cycle time of sequential read and write accesses using separate address and data buses
US7002416B2 (en) 2004-06-29 2006-02-21 Micrel, Inc. Circuit for driving a voltage controlled oscillator for frequency modulation
US7019569B2 (en) 2004-07-09 2006-03-28 Faraday Technology Corp. Method of implementing multi-transfer curve phase lock loop
DE102004037162A1 (de) 2004-07-30 2006-03-23 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung eines Taktsignals
KR100684067B1 (ko) 2004-08-13 2007-02-16 삼성전자주식회사 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
KR100618860B1 (ko) 2004-09-09 2006-08-31 삼성전자주식회사 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
KR100668360B1 (ko) 2004-11-09 2007-01-16 한국전자통신연구원 위상 주파수 검출기
US20060119443A1 (en) 2004-12-08 2006-06-08 Via Technologies Inc. Damping coefficient variation mechanism in a phase locked loop
JP2006164183A (ja) 2004-12-10 2006-06-22 Renesas Technology Corp 半導体信号処理装置
US7095287B2 (en) 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
US7375593B2 (en) 2005-01-19 2008-05-20 Paul William Ronald Self Circuits and methods of generating and controlling signals on an integrated circuit
US7746181B1 (en) 2005-01-28 2010-06-29 Cypress Semiconductor Corporation Circuit and method for extending the usable frequency range of a phase locked loop (PLL)
WO2006083034A1 (ja) 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
KR100562655B1 (ko) 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
US20070189101A1 (en) 2005-05-17 2007-08-16 Atmel Corporation Fast read port for register file
US20060248305A1 (en) 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7636019B1 (en) 2005-06-07 2009-12-22 Cypress Semiconductor Corporation Phase lock loop pre-charging system and method
US20070001721A1 (en) 2005-07-01 2007-01-04 Chi-Yang Chen Power-on reset circuit
US7577225B2 (en) 2005-07-28 2009-08-18 Agere Systems Inc. Digital phase-looked loop
JP4749089B2 (ja) 2005-08-26 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2005346922A (ja) 2005-09-01 2005-12-15 Renesas Technology Corp 同期型半導体記憶装置
JP4738112B2 (ja) 2005-09-12 2011-08-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7487315B2 (en) 2005-09-14 2009-02-03 Via Technologies, Inc. Accessing apparatus capable of reducing power consumption and accessing method thereof
US7439816B1 (en) 2005-09-28 2008-10-21 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US7313040B2 (en) 2005-10-28 2007-12-25 Sony Corporation Dynamic sense amplifier for SRAM
US7389457B2 (en) 2005-10-28 2008-06-17 Sony Corporation Shift registers free of timing race boundary scan registers with two-phase clock control
US7355907B2 (en) 2005-10-28 2008-04-08 Sony Corporation Performing read and write operations in the same cycle for an SRAM device
US8542050B2 (en) 2005-10-28 2013-09-24 Sony Corporation Minimized line skew generator
TWI295806B (en) 2005-11-24 2008-04-11 Via Tech Inc Output circuit of sram
JP2007193928A (ja) 2005-12-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7663415B2 (en) 2005-12-30 2010-02-16 Stmicroelectronics Pvt. Ltd. Phase locked loop (PLL) method and architecture
WO2007085003A2 (en) 2006-01-20 2007-07-26 Sirf Technology, Inc. Method of eliminating temperature induced band switching in ultra wideband voltage controlled oscillator
US7336533B2 (en) 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US7355482B2 (en) 2006-02-17 2008-04-08 Seiko Epson Corporation Methods and apparatus for compensating a variable oscillator for process, voltage, and temperature variations using a replica oscillator
US7362184B2 (en) 2006-02-28 2008-04-22 International Business Machines Corporation Frequency divider monitor of phase lock loop
JP2007266935A (ja) 2006-03-28 2007-10-11 Nec Corp Ｐｌｌ回路
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
US7516385B2 (en) 2006-04-28 2009-04-07 Sony Corporation Test semiconductor device in full frequency with half frequency tester
US7312629B2 (en) 2006-05-17 2007-12-25 Sony Corporation Programmable impedance control circuit calibrated at Voh, Vol level
JP2008034037A (ja) 2006-07-28 2008-02-14 Toshiba Corp 半導体記憶装置
US7813161B2 (en) 2006-08-30 2010-10-12 Stmicroelectronics Pvt. Ltd Dual port SRAM with dedicated read and write ports for high speed read operation and low leakage
TWI332318B (en) 2006-09-07 2010-10-21 Realtek Semiconductor Corp Multiloop phase locked loop circuit
JP4842064B2 (ja) 2006-09-14 2011-12-21 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US7471158B2 (en) 2006-09-19 2008-12-30 Faraday Technology Corp. Automatic switching phase-locked loop
US7502273B2 (en) 2006-09-27 2009-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Two-port SRAM with a high speed sensing scheme
US7965112B2 (en) 2006-09-29 2011-06-21 Mediatek Inc. Power-on reset circuits
US8261138B2 (en) 2006-10-24 2012-09-04 International Business Machines Corporation Test structure for characterizing multi-port static random access memory and register file arrays
US7623404B2 (en) 2006-11-20 2009-11-24 Freescale Semiconductor, Inc. Memory device having concurrent write and read cycles and method thereof
US7660149B2 (en) 2006-12-07 2010-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with separate read and write ports
FR2910999B1 (fr) 2006-12-28 2009-04-03 Commissariat Energie Atomique Cellule memoire dotee de transistors double-grille, a grilles independantes et asymetriques
US7495969B2 (en) 2007-01-30 2009-02-24 International Business Machines Corporation Techniques for improving write stability of memory with decoupled read and write bit lines
JP4357538B2 (ja) 2007-03-07 2009-11-04 株式会社日立製作所 半導体集積回路装置
US7592847B2 (en) 2007-03-22 2009-09-22 Mediatek Inc. Phase frequency detector and phase-locked loop
KR100854419B1 (ko) 2007-03-31 2008-08-26 주식회사 하이닉스반도체 파워 업 신호 생성장치
US7633322B1 (en) 2007-04-06 2009-12-15 Altera Corporation Digital loop circuit for programmable logic device
US7760032B2 (en) 2007-04-20 2010-07-20 Tialinx, Inc. Self-compensating voltage-controlled oscillator
US20080265957A1 (en) 2007-04-25 2008-10-30 Luong Trong V Self-Resetting Phase Frequency Detector with Multiple Ranges of Clock Difference
US7605667B2 (en) 2007-04-26 2009-10-20 Mediatek Inc. Frequency synthesizer with a harmonic locked phase/frequency detector
US7595657B2 (en) 2007-05-01 2009-09-29 Sony Corporation Dynamic dual control on-die termination
US8004920B2 (en) 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
US7920409B1 (en) 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
US7956695B1 (en) 2007-06-12 2011-06-07 Altera Corporation High-frequency low-gain ring VCO for clock-data recovery in high-speed serial interface of a programmable logic device
US7719329B1 (en) 2007-06-15 2010-05-18 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
KR100944497B1 (ko) 2007-06-25 2010-03-03 삼성전자주식회사 디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ
US7848725B2 (en) 2007-07-02 2010-12-07 Broadcom Corporation RF transmitter with stable on-chip PLL
US7659783B2 (en) 2007-07-16 2010-02-09 Micrel, Inc. System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI)
US7830212B2 (en) 2007-07-30 2010-11-09 Mediatek Inc. Phase locked loop, voltage controlled oscillator, and phase-frequency detector
JP2009038778A (ja) 2007-08-06 2009-02-19 Nec Electronics Corp Ｖｃｏ回路及びそれを用いたｐｌｌ回路
JP2009104757A (ja) 2007-10-02 2009-05-14 Panasonic Corp 半導体記憶装置
US7885138B2 (en) 2007-10-19 2011-02-08 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US7746182B2 (en) 2007-11-02 2010-06-29 Texas Instruments Incorporated Systems and methods for voltage controlled oscillator calibration
US7635988B2 (en) 2007-11-19 2009-12-22 Tier Logic, Inc. Multi-port thin-film memory devices
US8117567B2 (en) 2007-12-03 2012-02-14 International Business Machines Corporation Structure for implementing memory array device with built in computation capability
US7646648B2 (en) 2007-12-03 2010-01-12 International Business Machines Corporation Apparatus and method for implementing memory array device with built in computational capability
JP5228468B2 (ja) 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
JP5228472B2 (ja) 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7719330B2 (en) 2007-12-26 2010-05-18 Ali Corporation Phase locked loop device and control method thereof
KR20090074412A (ko) 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
US7737743B1 (en) 2008-03-07 2010-06-15 National Semiconductor Corporation Phase-locked loop including sampling phase detector and charge pump with pulse width control
US8120985B2 (en) 2008-03-12 2012-02-21 Qimonda Ag Multi-bank memory device method and apparatus
US7646215B2 (en) 2008-03-24 2010-01-12 Sony Corporation Efficient method for implementing programmable impedance output drivers and programmable input on die termination on a bi-directional data bus
GB2459108A (en) 2008-04-09 2009-10-14 Wolfson Microelectronics Plc Dithered clock signal generator
US8451971B2 (en) 2008-05-30 2013-05-28 Mediatek Inc. Communication systems, clock generation circuits thereof, and method for generating clock signal
KR20090126087A (ko) 2008-06-03 2009-12-08 현대자동차주식회사 차량용 에어백 장치
JP2010009141A (ja) 2008-06-24 2010-01-14 Toshiba Corp データ転送方法
US7782655B2 (en) 2008-07-01 2010-08-24 Jeng-Jye Shau Ultra-low power hybrid sub-threshold circuits
US7782656B2 (en) 2008-07-23 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with improved read/write stability
TWI353730B (en) 2008-07-25 2011-12-01 Etron Technology Inc Phase/frequency detector
US20100085086A1 (en) 2008-07-29 2010-04-08 Fujitsu Limited Digital Frequency Detector
US7859919B2 (en) 2008-08-27 2010-12-28 Freescale Semiconductor, Inc. Memory device and method thereof
US7843721B1 (en) 2008-09-18 2010-11-30 Suvolta, Inc. Memory cell including an emitter follower and emitter follower sensing scheme and method of reading data therefrom
US8044724B2 (en) 2008-09-22 2011-10-25 Mosys, Inc. Low jitter large frequency tuning LC PLL for multi-speed clocking applications
US7839177B1 (en) 2008-11-07 2010-11-23 Altera Corporation Techniques for phase detection with fast reset
US8194481B2 (en) * 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
JP5193846B2 (ja) 2008-12-25 2013-05-08 株式会社東芝 同期化回路
US7929329B2 (en) 2009-01-14 2011-04-19 Micron Technology, Inc. Memory bank signal coupling buffer and method
JP2010170595A (ja) 2009-01-20 2010-08-05 Panasonic Corp 半導体記憶装置
US7990780B2 (en) 2009-02-20 2011-08-02 Apple Inc. Multiple threshold voltage register file cell
US7940599B2 (en) 2009-03-16 2011-05-10 Freescale Semiconductor, Inc. Dual port memory device
US7940088B1 (en) 2009-03-31 2011-05-10 Pmc-Sierra, Inc. High speed phase frequency detector
US7961536B2 (en) 2009-04-13 2011-06-14 Advanced Micro Devices, Inc. Memory device and methods thereof
US7907022B2 (en) 2009-04-23 2011-03-15 Freescale Semiconductor, Inc. Phase-locked loop and method for operating the same
US8063707B2 (en) 2009-05-08 2011-11-22 Mediatek Inc. Phase locked loop
JP5441208B2 (ja) 2009-06-19 2014-03-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10832746B2 (en) 2009-07-16 2020-11-10 Gsi Technology Inc. Non-volatile in-memory computing device
US8385106B2 (en) 2009-09-11 2013-02-26 Grandis, Inc. Method and system for providing a hierarchical data path for spin transfer torque random access memory
US8258831B1 (en) 2009-11-09 2012-09-04 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for clock generator lock detector
KR101045072B1 (ko) 2009-12-28 2011-06-29 주식회사 하이닉스반도체 위상고정루프 및 그 구동방법
US9356611B1 (en) 2009-12-30 2016-05-31 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US8638144B1 (en) 2009-12-30 2014-01-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US8325549B2 (en) 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with simplified write bit line precharging
US8284593B2 (en) 2010-04-14 2012-10-09 Freescale Semiconductor, Inc. Multi-port memory having a variable number of used write ports
US8008956B1 (en) 2010-05-18 2011-08-30 Kwangwoon University Industry-Academic Collaboration Foundation Frequency synthesizer and high-speed automatic calibration device therefor
US8208314B2 (en) 2010-06-01 2012-06-26 Aptina Imaging Corporation Sequential access memory elements
JP5598161B2 (ja) 2010-08-26 2014-10-01 ヤマハ株式会社 クロック発生回路
US8213242B2 (en) 2010-09-23 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cells having a row-based read and/or write support circuitry
KR101241157B1 (ko) 2010-11-29 2013-03-11 현대자동차주식회사 내장 에어백 장치
KR101183626B1 (ko) 2010-12-17 2012-09-17 에스케이하이닉스 주식회사 클럭 신호 생성 회로
US8625333B2 (en) 2011-02-22 2014-01-07 Lsi Corporation Memory device having memory cells with write assist functionality
US8294502B2 (en) 2011-03-04 2012-10-23 Altera Corporation Delay circuitry
JP2012205135A (ja) 2011-03-25 2012-10-22 Toshiba Corp 位相調整回路及び半導体装置
US8593896B2 (en) 2011-03-30 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Differential read write back sense amplifier circuits and methods
US20120281459A1 (en) 2011-05-08 2012-11-08 Ben-Gurion University Of The Negev Research And Development Authority Ultra low power memory cell with a supply feedback loop configured for minimal leakage operation
US8643418B2 (en) 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8493774B2 (en) 2011-06-17 2013-07-23 International Business Machines Corporation Performing logic functions on more than one memory cell within an array of memory cells
US8576655B2 (en) 2011-06-21 2013-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memories
US8400200B1 (en) 2011-07-09 2013-03-19 Gsi Technology, Inc. Systems and methods including features of power supply noise reduction and/or power-saving for high speed delay lines
US8488408B1 (en) 2011-07-20 2013-07-16 Gsi Technology, Inc. Systems and methods including clock features such as minimization of simultaneous switching outputs (SSO) effects involving echo clocks
US8982649B2 (en) 2011-08-12 2015-03-17 Gsi Technology, Inc. Systems and methods involving multi-bank, dual- or multi-pipe SRAMs
US8526256B2 (en) 2011-09-16 2013-09-03 International Business Machines Corporation Single-ended sense amplifier with read-assist
US20130083591A1 (en) 2011-09-29 2013-04-04 John J. Wuu Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
US8817550B1 (en) 2011-12-02 2014-08-26 Gsi Technology, Inc. Systems and methods of semiconductor memory devices including features of output buffer initialization circuit(s) and/or multiple power-up detection/handling
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8692621B2 (en) 2011-12-21 2014-04-08 Fairchild Semiconductor Corporation Methods and apparatus for oscillator frequency calibration
US8654570B2 (en) 2011-12-29 2014-02-18 Stmicroelectronics International N.V. Low voltage write time enhanced SRAM cell and circuit extensions
US8760958B2 (en) 2012-03-15 2014-06-24 Memoir Systems, Inc. Methods and apparatus for designing and constructing multi-port memory circuits with voltage assist
US9240229B1 (en) 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
US8705310B2 (en) 2012-08-24 2014-04-22 Cypress Semiconductor Corporation Access methods and circuits for memory devices having multiple banks
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9093135B2 (en) 2012-11-15 2015-07-28 Nvidia Corporation System, method, and computer program product for implementing a storage array
US9692429B1 (en) 2012-11-15 2017-06-27 Gsi Technology, Inc. Systems and methods involving fast-acquisition lock features associated with phase locked loop circuitry
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9159391B1 (en) 2012-12-13 2015-10-13 Gsi Technology, Inc. Systems and methods of double/quad data rate memory involving input latching, self-timing and/or other features
US9431079B1 (en) 2012-12-13 2016-08-30 Gsi Technology, Inc. Systems and methods of memory and memory operation involving input latching, self-timing and/or other features
US9059691B2 (en) 2012-12-31 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Duty cycle detection and correction circuit in an integrated circuit
US8879303B2 (en) 2013-01-03 2014-11-04 Lsi Corporation Pre-charge tracking of global read lines in high speed SRAM
US9030893B2 (en) 2013-02-06 2015-05-12 Qualcomm Incorporated Write driver for write assistance in memory device
US20140269901A1 (en) 2013-03-13 2014-09-18 Magnum Semiconductor, Inc. Method and apparatus for perceptual macroblock quantization parameter decision to improve subjective visual quality of a video signal
US9171634B2 (en) 2013-03-14 2015-10-27 Arm Limited Memory device and method of controlling leakage current within such a memory device
US9083356B1 (en) 2013-03-14 2015-07-14 Gsi Technology, Inc. Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features
US9053768B2 (en) 2013-03-14 2015-06-09 Gsi Technology, Inc. Systems and methods of pipelined output latching involving synchronous memory arrays
US9208853B2 (en) * 2013-03-15 2015-12-08 Intel Corporation Dual-port static random access memory (SRAM)
US9094025B1 (en) 2013-03-15 2015-07-28 Gsi Technology, Inc. Systems and methods of phase frequency detection involving features such as improved clock edge handling circuitry/aspects
US9413295B1 (en) 2013-03-15 2016-08-09 Gsi Technology, Inc. Systems and methods of phase frequency detection with clock edge overriding reset, extending detection range, improvement of cycle slipping and/or other features
US9318174B1 (en) 2013-03-15 2016-04-19 Gsi Technology, Inc. Memory systems and methods involving high speed local address circuitry
US9385032B2 (en) 2013-03-15 2016-07-05 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation
TWI609371B (zh) 2013-03-15 2017-12-21 積佳半導體股份有限公司 涉及群組成10位元之資料信號的動態隨機存取記憶體(dram)裝置及其操作方法
TWI509606B (zh) 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
US9177646B2 (en) 2013-05-06 2015-11-03 International Business Machines Corporation Implementing computational memory from content-addressable memory
US8971096B2 (en) 2013-07-29 2015-03-03 Qualcomm Incorporated Wide range multiport bitcell
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
CN103489477B (zh) 2013-09-04 2016-01-13 华中科技大学 抗总剂量效应存储单元电路
JP6224401B2 (ja) 2013-10-04 2017-11-01 ルネサスエレクトロニクス株式会社 半導体メモリ
US10153042B2 (en) 2013-11-28 2018-12-11 Gsi Technology Inc. In-memory computational device with bit line processors
US9142285B2 (en) 2013-12-13 2015-09-22 National Chiao Tung University Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation
KR102155511B1 (ko) 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
WO2015102569A2 (en) 2013-12-30 2015-07-09 The Regents Of The University Of Michigan Static random access memory cell having improved write margin for use in ultra-low power application
US9494647B1 (en) 2013-12-31 2016-11-15 Gsi Technology, Inc. Systems and methods involving data inversion devices, circuitry, schemes and/or related aspects
US9576622B2 (en) 2014-01-24 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
US9257172B2 (en) 2014-02-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-port memory cell
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9305633B2 (en) 2014-04-17 2016-04-05 Stmicroelectronics International N.V. SRAM cell and cell layout method
US20150310901A1 (en) 2014-04-24 2015-10-29 Qualcomm Incorporated Memory with a sleep mode
US9613684B2 (en) 2014-06-05 2017-04-04 Gsi Technology, Inc. Systems and methods involving propagating read and write address and data through multi-bank memory circuitry
CN106462502B (zh) 2014-06-05 2020-12-25 Gsi科技公司 涉及多组双管道存储器电路的系统和方法
TWI550607B (zh) 2014-07-24 2016-09-21 智原科技股份有限公司 運用於雙埠靜態記憶體的寫入擾動減輕電路
US9336864B2 (en) 2014-08-29 2016-05-10 Qualcomm Incorporated Silicon germanium read port for a static random access memory register file
KR101548343B1 (ko) 2014-11-17 2015-09-01 연세대학교 산학협력단 메모리 장치
US9455026B2 (en) 2014-11-18 2016-09-27 Qualcomm Incorporated Shared global read and write word lines
US9401200B1 (en) 2014-12-22 2016-07-26 Altera Corporation Memory cells with p-type diffusion read-only port
US9396795B1 (en) 2014-12-30 2016-07-19 The Regents Of The University Of Michigan Storage device supporting logical operations, methods and storage medium
US9786356B2 (en) 2015-01-30 2017-10-10 Qualcomm Incorporated Memory device with adaptive voltage scaling based on error information
US10431269B2 (en) 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US20160284392A1 (en) 2015-03-24 2016-09-29 Globalfoundries Inc. Memory cell, memory device including a plurality of memory cells and method including read and write operations at a memory cell
WO2016178172A1 (en) 2015-05-05 2016-11-10 Gsi Technology Inc. Sram multi-cell operations
US9853633B1 (en) 2015-06-22 2017-12-26 Gsi Technology, Inc. Systems and methods involving lock-loop circuits, clock signal alignment, phase-averaging feedback clock circuitry
US10659058B1 (en) 2015-06-26 2020-05-19 Gsi Technology, Inc. Systems and methods involving lock loop circuits, distributed duty cycle correction loop circuitry
US9396790B1 (en) 2015-06-30 2016-07-19 Stmicroelectronics International N.V. Multi-supply dual port register file
US9935635B2 (en) 2015-08-28 2018-04-03 Gsi Technology, Inc. Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features
US10249312B2 (en) 2015-10-08 2019-04-02 Qualcomm Incorporated Quantization of spatial vectors
JP6390596B2 (ja) 2015-11-18 2018-09-19 トヨタ自動車株式会社 エアバッグ装置
US10049709B2 (en) 2015-12-31 2018-08-14 Arm Limited Port modes for use with memory
US9789840B2 (en) 2016-03-18 2017-10-17 Ford Global Technologies, Llc Downwardly inflatable vehicle airbag
FR3051960B1 (fr) * 2016-05-24 2019-10-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit memoire adapte a mettre en oeuvre des operations de calcul
US9697890B1 (en) 2016-06-01 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory and interface circuit for bit line of memory
US9685210B1 (en) 2016-07-08 2017-06-20 Qualcomm Incorporated Overlapping precharge and data write
US9640540B1 (en) 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
CN109643572A (zh) 2016-09-12 2019-04-16 株式会社半导体能源研究所 存储装置及其工作方法、半导体装置、电子构件以及电子设备
US10242728B2 (en) 2016-10-27 2019-03-26 Samsung Electronics Co., Ltd. DPU architecture
US10180808B2 (en) 2016-10-27 2019-01-15 Samsung Electronics Co., Ltd. Software stack and programming for DPU operations
US9916889B1 (en) 2016-12-01 2018-03-13 Intel Corporation Memory circuitry with row-wise gating capabilities
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10860318B2 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10534836B2 (en) 2016-12-06 2020-01-14 Gsi Technology Inc. Four steps associative full adder
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US11514996B2 (en) 2017-07-30 2022-11-29 Neuroblade Ltd. Memory-based processors
FR3088767B1 (fr) 2018-11-16 2022-03-04 Commissariat Energie Atomique Circuit memoire adapte a mettre en oeuvre des operations de calcul
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10673440B1 (en) 2019-08-13 2020-06-02 Xilinx, Inc. Unified programmable computational memory and configuration network

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020006072A1 (en) * 2000-07-10 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Memory device
US20080273361A1 (en) * 2007-05-02 2008-11-06 Dudeck Dennis E Memory Cell for Content-Addressable Memory
US20100172190A1 (en) * 2007-09-18 2010-07-08 Zikbit, Inc. Processor Arrays Made of Standard Memory Cells
CN102820053A (zh) * 2008-10-13 2012-12-12 联发科技股份有限公司 静态随机存取存储器装置及其存取方法
CN103875038A (zh) * 2011-09-30 2014-06-18 高通股份有限公司 减少多端口sram存储器单元中的泄漏功率的方法和设备

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257305A (zh) * 2020-02-07 2021-08-13 Gsi技术有限公司 带有无比写入端口的计算存储器单元及处理阵列装置
CN111565037A (zh) * 2020-06-28 2020-08-21 深圳比特微电子科技有限公司 二选一数据选择器
CN112151091A (zh) * 2020-09-29 2020-12-29 中科院微电子研究所南京智能技术研究院 一种8t sram单元及存内计算装置
CN112151091B (zh) * 2020-09-29 2023-03-21 中科南京智能技术研究院 一种8t sram单元及存内计算装置
CN117219140A (zh) * 2023-11-03 2023-12-12 安徽大学 基于8t-sram和电流镜的存内计算电路
CN117219140B (zh) * 2023-11-03 2024-01-30 安徽大学 基于8t-sram和电流镜的存内计算电路

Also Published As

Publication number Publication date
EP3552207A1 (en) 2019-10-16
TWI746699B (zh) 2021-11-21
EP3552207A4 (en) 2020-08-05
TW201822204A (zh) 2018-06-16
US20210225437A1 (en) 2021-07-22
US10998040B2 (en) 2021-05-04
US10249362B2 (en) 2019-04-02
US20180158520A1 (en) 2018-06-07
US20210225436A1 (en) 2021-07-22
WO2018106375A1 (en) 2018-06-14
US20180158519A1 (en) 2018-06-07
US11763881B2 (en) 2023-09-19

Similar Documents

Publication Publication Date Title
CN110301010A (zh) 计算存储单元以及将该存储单元用于异或和异或非计算的处理阵列器件
US11150903B2 (en) Computational memory cell and processing array device using memory cells
US11194548B2 (en) Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11205476B1 (en) Read data processing circuits and methods associated with computational memory cells
US10958272B2 (en) Computational memory cell and processing array device using complementary exclusive or memory cells
US11194519B2 (en) Results processing circuits and methods associated with computational memory cells
US10854284B1 (en) Computational memory cell and processing array device with ratioless write port
US11257540B2 (en) Write data processing methods associated with computational memory cells
US10930341B1 (en) Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10847212B1 (en) Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10943648B1 (en) Ultra low VDD memory cell with ratioless write port
CN113257305B (zh) 带有无比写入端口的计算存储器单元及处理阵列装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination