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TW201822204A - 用於xor及xnor計算之計算記憶體胞元及使用記憶體胞元之處理陣列裝置 - Google Patents

用於xor及xnor計算之計算記憶體胞元及使用記憶體胞元之處理陣列裝置 Download PDF

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TW201822204A
TW201822204A TW106139471A TW106139471A TW201822204A TW 201822204 A TW201822204 A TW 201822204A TW 106139471 A TW106139471 A TW 106139471A TW 106139471 A TW106139471 A TW 106139471A TW 201822204 A TW201822204 A TW 201822204A
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立倫 舒
伊萊 埃爾曼
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美商積佳半導體股份有限公司
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Abstract

一種可進行邏輯功能的記憶體胞元與處理陣列，該處理陣列具有複數個記憶體，邏輯功能包括一互斥OR（XOR）或一互斥NOR（XNOR）邏輯功能。該記憶體胞元可具有一讀取埠，其中，該記憶體胞元的儲存胞元中所儲存的數位數據係與讀取位元線隔離。

Description

用於XOR及XNOR計算之計算記憶體胞元及使用記憶體胞元之處理陣列裝置
本申請案基於35 USC§§119、364與365節主張下列優先權，2017年九月19日提申的美國非臨時專利申請案號No. 15/709,399，標題為「計算記憶體胞元與使用記憶體胞元以用於XOR與XNOR計算的處理陣列裝置」與2017年九月19日提申的美國非臨時專利申請案號No. 15/709,401，標題為「計算記憶體胞元與使用記憶體胞元以用於XOR與XNOR計算的處理陣列裝置」，此等申請案順帶基於35USC§§ 119(e)與120被請求利益及優先權，2016年十二月6日所提申之美國臨時專利申請案案號No. 62/430,767標題為「計算雙埠SRAM胞元與使用該雙埠SRAM胞元以用於XOR與XNOR計算的的處理陣列裝置」其整體在此被併入參考。
本揭露大致關於可被使用於計算的一靜態隨機存取記憶體胞元。
記憶體胞元陣列，諸如動態隨機存取記憶體（DRAM）胞元、非依電性記憶體胞元、非依電性儲存裝置或靜態隨機存取記憶體（SRAM）胞元或內容可定址記憶體（CAM）胞元為用在各種電腦或處理器式裝置以儲存數據的數位位元的習知機構。各種電腦與處理器式裝置可包括電腦系統、智慧型手機裝置、消費者電子產品、電視、互聯網交換器、路由器與類似者。記憶體胞元的陣列典型地被封裝在一積體電路內或可被封裝在亦具有一處理裝置在一積體電路內的該積體電路內。不同類型的典型記憶體胞元具有與各類型記憶體胞元不同的能力與特性。例如，DRAM胞元需要較長時間存取、除非定期刷新會遺失其數據內容，但由於各DRAM胞元的簡單結構在製造上相對便宜。另一方面，SRAM胞元具有較快的存取時間，除非電力被從該SRAM胞元移除否則不會遺失其數據內容，且由於各SRAM胞元較DRAM胞元更複雜所以相對較昂貴。CAM胞元具有一獨特功能為可以在胞元內輕易地定址且因為各CAM胞元需要較多電路來達到內容定址功能而製造上較昂貴。
可被使用來計算在數位、二進位數據上之計算的各種運算裝置為習知的。計算裝置可包括 一微處理器、CPU、微控制器與類似者。此等計算裝置典型地在一積體電路上製造但亦可被製造在亦具有一些記憶體整合在一積體電路上的該積體電路上。在具有一計算裝置與記憶體的此等已知的積體電路內，該計算裝置進行數位二進位數據位元的計算，同時記憶體被使用來儲存各種數位二進位數據，例如包括可由該計算裝置執行的指令與可在該計算裝置上操作的數據。
最近，裝置已經被引入使用記憶體陣列或儲存器胞元以進行計算操作。在一些此等裝置中，用於進行計算的一處理器陣列可由記憶體胞元形成。此等裝置可被稱為記憶體內計算裝置。
大數據運算為數據處理操作，其中必須處理大量的數據。機器學習使用人工智慧演算法來分析數據且典型地需要大量的數據來操作。大數據運算與機器學習典型地為非常計算密集應用，由於計算裝置與儲存數據的記憶體之間的頻寬瓶頸其通常會面對輸入/輸出問題。由於記憶體內計算裝置在記憶體內執行計算，因此消除了頻寬瓶頸，因此上述記憶體內計算設備可用於例如這些大數據操作和機器學習應用。
一SRAM胞元可被組配為可進行基本布林運算，諸如AND、OR、NAND與NOR。此SRAM胞元亦可支援一選擇性寫入操作。然而，此SRAM胞元無法進行所需的特定邏輯功能。例如，當搜尋案件需要與在儲存器中的內容比較時，因為在一搜尋操作經常使用XOR邏輯功能，需要可以實施互斥或（XOR）邏輯功能。
於本揭示的一個態樣中，係特地提出一種處理陣列，其包含： 至少一讀取位元線； 連接至該至少一讀取位元線的至少二記憶體胞元，各記憶體胞元具有一儲存胞元與一隔離電路，該隔離電路將儲存胞元緩衝於在該至少一讀取位元線上的訊號，該隔離電路具有一讀取字線與一互補讀取字線；以及 其中，互斥邏輯是藉由將一記憶體胞元的讀取字線或互補讀取字線開啟而進行，以得到在讀取字線與在該讀取位元線上之一記憶體胞元的該儲存胞元數據之間的互斥邏輯結果；並且 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
於本揭示的一個態樣中，係特地提出一種處理陣列，其包含： 配置在一陣列中的複數個記憶體胞元，其中，各記憶體胞元具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一字線產生器，其係與用於在該陣列中之各記憶體胞元的一讀取字線訊號及一寫入字線訊號耦接； 複數個位元線讀取邏輯電路與位元線寫入邏輯電路，其係與各記憶體的該讀取位元線、寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元係與一寫入字線與一讀取字線耦接，該寫入字線與該讀取字線的訊號係由該字線產生器所產生且亦與由該等複數個位元線讀取與位元線寫入邏輯電路中之一者所感測的一讀取位元線、一寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元具有一隔離電路，該隔離電路將儲存在該記憶體胞元之該儲存胞元內代表一塊數據的一數據訊號與該讀取位元線隔離； 其中，二或多個記憶體胞元係與至少一讀取位元線耦接且被啟動以進行一布林互斥OR運算與一布林互斥NOR運算中之一者； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
於本揭示的一個態樣中，係特地提出一種處理陣列，其包含： 配置在一陣列中的複數個記憶體胞元，其中，各記憶體胞元具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一字線產生器，其係與用於在該陣列中之各記憶體胞元的一讀取字線訊號及一寫入字線訊號耦接； 複數個位元線讀取邏輯電路與位元線寫入邏輯電路，其係與各記憶體的該讀取位元線、寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元係與一寫入字線、一互補寫入字線以及一讀取字線耦接，該寫入字線、該互補寫入字線與該讀取字線的訊號係由該字線產生器所產生，且亦與由該等複數個位元線讀取與位元線寫入邏輯電路中之一者所感測的一讀取位元線、一寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元具有一隔離電路，該隔離電路將儲存在該記憶體胞元之該儲存胞元內代表一塊數據的一數據訊號與該讀取位元線隔離； 其中，二或多個該等記憶體胞元係與至少一讀取位元線耦接且被啟動以進行中一布林互斥OR操作與一布林互斥NOR操作中之一者； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
於本揭示的一個態樣中，係特地提出一種記憶體計算胞元，其包含： 一儲存胞元； 至少一讀取位元線； 一隔離電路，其將該儲存胞元緩衝於在該至少一讀取位元線上的訊號，該隔離電路具有一讀取字線與一互補讀取字線；並且 其中，該記憶體胞元可在該記憶體胞元係以另一記憶體胞元而連接至該至少一讀取位元線時進行一互斥邏輯功能，且藉由將一記憶體胞元的該讀取字線或互補讀取字線開啟而獲得在該讀取字線與在該讀取位元線上之一記憶體胞元的該儲存胞元數據的互斥邏輯結果；並且 其中，該讀取位元線係組配為提供對儲存胞元數據的讀取存取。
於本揭示的一個態樣中，係特地提出一種記憶體計算胞元，其包含： 一記憶體胞元，其具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一隔離電路，該隔離電路將儲存在該儲存胞元內代表一塊數據的一數據訊號與一讀取位元線隔離； 該讀取埠具有一讀取字線與一互補讀取字線，該讀取字線與該互補讀取字線係與該隔離電路耦接且啟動該隔離電路，且該讀取位元線係與該隔離電路耦接； 該寫入埠具有與該記憶體胞元耦接的一寫入字線、一寫入位元線與互補寫入位元線； 其中，該記憶體胞元可以進行一布林互斥OR運算與一布林互斥NOR運算中之一者，且具有在該讀取位元線上的該結果； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
於本揭示的一個態樣中，係特地提出一種記憶體計算胞元，其包含： 一記憶體胞元，其具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一隔離電路，該隔離電路將儲存在該儲存胞元內代表一塊數據的一數據訊號與一讀取位元線隔離； 該讀取埠具有一讀取字線與一互補讀取字線，該讀取字線與該互補讀取字線係與該隔離電路耦接且啟動該隔離電路，且該讀取位元線係與該隔離電路耦接； 該寫入埠具有一寫入字線與一互補寫入字線、與該記憶體胞元耦接的一寫入位元線與互補寫入位元線；並且 其中，該記憶體胞元可以進行一布林互斥OR運算與一布林互斥NOR運算中之一者，且具有在該讀取位元線上的該結果； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
本揭露特定地應用於一CMOS記憶體胞元與具有可進行一互斥或（XOR）或互斥反或（XNOR）邏輯功能（通稱為「互斥邏輯運算」）之複數個記憶體胞元的處理陣列，且在此上下文中本揭露將會被描述。然而，可以理解的是，由於記憶體胞元可使用不同程序架構且可具有與在以下揭露之進行互斥或（XOR）或互斥反或（XNOR）邏輯功能者不同的電路組態，記憶體胞元與處理陣列具有較佳可用性且不限定在以下所揭露的實施且亦落在本揭露的範圍之內。為了例示的用途，雙埠SRAM胞元在以下與圖中揭露。然而，可以理解SRAM計算胞元與處理陣列亦可以具有三個或更多埠的SRAM胞元來實施，且揭露不限定在以下所描述的雙埠SRAM胞元。應當理解的是，具有三個或更多埠的SRAM胞元相較於顯示在圖中的雙埠SRAM可稍微不同地架構化，但習於此技藝者對以下揭露將可以理解如何架構此等三個或更多埠的SRAM。
更進一步地，雖然在以下範例中使用SRAM胞元，可以理解所揭露用於計算的記憶體胞元以及使用記憶體胞元的處理陣列可使用各種不同類型的記憶體胞元來實施，包括DRAM、CAM、非依電性記憶體胞元以及非依電性記憶體裝置，且使用各種類型的記憶體胞元之實施為落入本揭露的範圍中。
圖1例示說明具有一XOR或XNOR功能的一雙埠SRAM胞元100一實施。該雙埠SRAM胞元100可包括兩個交叉耦接的反向器I31、I32與兩個存取電晶體M33與M34，其係如圖1中所顯示地耦接在一起以形成該基礎SRAM胞元。該SRAM胞元可如一儲存器拴鎖操作且可具有一讀取埠與一寫入埠以形成一雙埠SRAM。如圖1所示，因為該第一反向器之輸入與該第二反向器的輸出（標示為D）耦接且該第一反向器之輸出（標示為Db）係與該第二反向器之輸入耦接，該兩個反向器I31、I32係交叉耦接。交叉耦接的反向器I31、I32形成該SRAM胞元的拴鎖器。存取電晶體M34與M33其各別閘極分別地與一寫入位元線及其互補位元線（WBL、WBLb）耦接。一寫入字線攜帶一訊號WE。該寫入字線WE係與一電晶體M35之閘極耦接，該電晶體M35為用於該SRAM胞元之寫入存取電路的一部分。
圖1中的電路亦可具有一讀取字線RE，一互補讀取字線REb、一讀取位元線RBL與一讀取埠，該讀取埠由耦接在一起的電晶體M31、M32及耦接在一起以形成一隔離電路的電晶體M36、M37所形成。該讀取字線RE可與形成該讀取埠的部分之該電晶體M31的閘極耦接，同時讀取位元線RBL係與該電晶體M31的汲極端子耦接。該電晶體M32的閘極可與由交叉耦接的反向器I31、I32所輸出的Db耦接。該隔離電路將拴鎖輸出Db（在圖1的範例中）隔離於讀取位元線與RBL的訊號/電壓層級，以致使Db訊號不會容易受到相對於典型SRAM胞元之儲存在多個胞元內的多個「0」數據的較低位元線層級所影響。
互補讀取字線REb可與形成讀取埠一部分的該電晶體M36的閘極耦接，同時讀取位元線RBL與該電晶體M36的汲極端子耦接。電晶體M37的閘極可與來自該交叉耦接反向器I31、I32的輸出D耦接。該隔離電路將拴鎖輸出D（在圖1中的範例中）隔離於讀取位元線與RBL的訊號/電壓層級，以致使D訊號不會容易受到相對於典型SRAM胞元之儲存在多個胞元內的多個「0」數據的較低位元線層級所影響。
胞元100可進一步包括兩個讀取字線電晶體M36、M37與一額外的互補讀取字線REb。當該讀取埠為啟動時，RE或REb為高且REb訊號/電壓層級為RE訊號/電壓層級的互補。RBL為預先充電為高，若任一對的電晶體對M31、M32皆為開啟或電晶體對M36、M37皆為開啟，RBL被放電至0。若沒有（M31、M32）或（M36、M37）串聯電晶體為開啟，那麼RBL由於被預先充電為高且未耦接接地會維持為高1。胞元100可如一雙埠SRAM胞元操作。該寫入操作是由WE所啟動且數據係由切換（toggle）WBL與WBLb所寫入。讀取操作係由RE所啟動且讀取數據系在RBL上存取。胞元100可進一步使用來計算，在此RBL亦被使用於邏輯運算。接著以下的方程式描繪胞元的功能/操作，在此D為儲存在胞元中的數據且Db為儲存在胞元中的互補數據： RBL = AND (NAND(RE, Db), NAND (REb, D)) = XNOR (RE, D) (EQ1) 若字線尺寸為8，那麼字會儲存在位於相同位元線上的8胞元中（有一個胞元顯示在圖1中）。在一搜尋操作，一8位元搜尋按鍵可使用八個胞元的RE線、REb線被輸入，以將搜尋按鍵與胞元數據比較。若搜尋按鍵位元為1，那麼針對該胞元之對應RE＝1且REb=0。若搜尋按鍵位元為0，那麼對應RE＝0且REb=1。若8位元匹配搜尋按鍵，那麼RBL將會等於1。若8位元中任何一者或多者不匹配，那麼RBL將會被放電且0指示不匹配。因此，此胞元100（當與其他7個胞元一起使用以用於一8位元搜尋按鍵）可進行相同XOR功能但如典型SRAM胞元使用一半數量的胞元。用於在位元線上之多個位元之以下的方程式將會描述胞元的運算為： RBL = AND (XNOR (RE1, D1), XNOR(RE2, D2), ..., XNOR(REi, Di)), 在此 I 為啟動胞元的數量。 (EQ2) 藉由控制RE或REb為高訊號/啟動，電路100亦可使用來作邏輯運算，如以下所示地混合真實與互補數據： RBL = AND (D1, D2, ..., Dn, Dbn+1, Dbn+2, … Dbm) (EQ3) 在此，D1, D2, … Dn 為RE開啟之「n」數量的數據，且 Dbn+1, Dbn+2, … Dbm為REb開啟之m-n 數量的數據。
更進一步地，若胞元100儲存反轉數據，代表顯示在圖1中的WBL與WBLb被切換，那麼邏輯方程式EQ1變成XOR功能且邏輯方程式EQ3變成NOR功能且可如EQ4與EQ5所表示： RBL = XOR (RE, D) (EQ4) RBL = NOR (D1, D2, ..., Dn, Dbn+1, Dbn+2, … Dbm) (EQ5) 在此，D1, D2, … Dn 為RE開啟之n數量的數據，且 Dbn+1, Dbn+2, … Dbm為REb開啟之m-n 數量的數據。
在另一實施例中，圖1中之電路100的讀取埠可不同地重新組配以達到不同的布林方程式。更精確地，電晶體M31、M32、M36與M37可被改變成PMOS，M32與M37的源極端子可為VDD而非VSS/接地，位元線被預先充電為0而非1且字線RE/REb啟動狀態為0。在此實施例中，邏輯方程式EQ1被反轉，以致使RBL為RE與D（EQ6）的XOR功能。如以下，EQ3被重新寫入為OR功能（EQ7）： RBL = XOR (RE, D) (EQ6) RBL = OR (D1, D2, …, Dn, Dbn+1, Dbn+2, … Dbm) (EQ7) 在此D1, D2, … Dn為RE開啟之n數量的數據，且 Dbn+1, Dbn+2, … Dbm為REb開啟之m-n 數量的數據。
若胞元儲存以上討論PMOS讀取埠的反轉數據，代表WBL與WBLb被切換那麼: RBL = XNOR (RE, D) (EQ8) RBL = NAND (D1, D2, ..., Dn, Dbn+1, Dbn+2, … Dbm) (EQ9) 在此D1, D2, … Dn為RE開啟之n數量的數據，且 Dbn+1, Dbn+2, … Dbm為REb開啟之m-n 數量的數據。
例如，考量一搜尋操作，在此需要從一記憶體陣列中找到一數位字，其中該記憶體陣列可如在相同位元線上所儲存的字之各位元而被組配。為了比較字的1位元，那麼數據被儲存在一胞元內且RE訊號施加至胞元為搜尋按鍵（按鍵），那麼EQ1可如以下所寫： RBL = XNOR (Key, D) (EQ10) 若按鍵＝D，那麼RBL＝1。若字尺寸為如D[0:7] 的8位元，那麼搜尋按鍵 按鍵[0:7]為對應於在該搜尋按鍵中各位元之值之施加至各胞元的RE訊號，那麼EQ2可被表達為搜尋結果且可如以下所寫： RBL = AND (XNOR(Key[0], D[0]), XNOR(Key[1], D[1]),..., XNOR(Key[7], D[7])) (EQ11)
若所有的按鍵[i]等於D[i]，在此i=0~7，那麼搜尋結果RBL為匹配。若按鍵[i]任何一者或多者未等於D[i]，那麼搜尋結果為不匹配。藉由沿著相同字線且在平行位元線上一個位元線一個字而配置複數個數據字，可在一操作中進行一平行搜尋。
圖2例示說明一處理陣列200的一實施，其具有圖1中顯示的複數個SRAM胞元（在一陣列中形成的胞元00、…、胞元0n與胞元m0…胞元m），其可進行XOR或XNOR邏輯功能或其他以上揭露的邏輯功能。陣列顯示為由M字線（RE0、REb0、WE0、…、REm、REbm、WEm）與N位元線（WBLb0、WBL0、RBL0、…、WBLb、WBLn、RBLn）。該處理陣列200可具有一字線產生器202，該字線產生器202產生字線訊號/電壓層級以及複數個位元線讀取/寫入邏輯電路204（BL讀取/寫入邏輯0、…、BL讀取/寫入邏輯n）其接收並處理位元線訊號已產生布林邏輯功能的結果。
在一讀取週期，WL產生器202在一週期內產生一或多個RE或REb訊號且RBL形成如以上所描述的布林功能，其結果係由BL讀取/寫入邏輯204所感測/讀取。BL讀取/寫入邏輯204處理RBL結果且將其發送回到其WBL/WBLb以在該胞元中寫入/使用，或者發送至鄰近BL讀取/寫入邏輯以在該鄰近胞元寫入/使用，或將其發送出此處理陣列。可替代地，BL讀取/寫入邏輯204可儲存來自他自己的位元線之RBL結果或來自在一拴鎖中的鄰近位元線，以致使下個週期讀取/寫入邏輯可與拴鎖RBL結果數據進行邏輯運算。
在一寫入週期，字線產生器202產生用於該等胞元的一或多個WE訊號，數據將被寫入在該BL讀取/寫入邏輯204內或來自其自身的RBL或來自鄰近RBL或來自此處理陣列外者。可處理來自鄰近位元線的數據之能力的BL讀取/寫入邏輯代表數據可以從一位元線移轉（shift）到鄰近位元線且在處理陣列中的所有位元線中的一或多者可同時地（concurrently）移轉。BL讀取/寫入邏輯204可基於RBL結果決定不要對一選擇性寫入操作寫入。例如，若RBL＝1，WBL可寫入一數據。若RBL＝0那麼不會進行寫入。
圖3例示說明用於圖1之雙埠SRAM胞元的一寫入埠真值表若WE為0，不會進行寫入（如圖3中之D(n-1)所反映）。若WE為1那麼儲存節點D及其互補Db會由WBL與WBLb所寫入。若WBL＝1且WBLb=0那麼D＝1且Db=0。若WBL＝0且WBLb=1那麼D＝0且D＝1。若WBL與WBLb兩者為0那麼不會進行寫入。因此，此胞元可以WBL=WBLb=0且 WE=1進行寫入選擇性功能。
在作一選擇性寫入時，經常會需要在一些胞元上寫入數據「1」且在相同位元線上的其他胞元上寫入數據「0」。針對例示於圖1之雙埠XOR胞元，這可能會需要2週期來寫入數據而完成，其中數據「1」在一週期中被寫入，數據「0」在其他週期中被寫入。
在圖4中所顯示之SRAM胞元的另一實施例中，該SRAM胞元可具有如圖1之胞元類似的電晶體，其等係如以上所描述地耦接且如以上所述地運作（雖然以不同的參考標示為M61～M67、I61 與I62而非分別為M31～M37、I31與I32）以及三個額外電晶體M68、M69、M610以及一個額外互補寫入字線Web，其係如圖4所示地耦接。像是圖1中的SRAM胞元，在圖4中之該SRAM胞元亦可使用反轉數據與不同於圖1中SRAM胞元的重新組態。該三個外加電晶體允許反轉數據（Db）可以WEb高而被寫入至胞元，在同時數據以WE高被寫入胞元。因此，SRAM胞元的此實施例可以同時地寫入「0」與「1」兩者。圖5顯示用於圖4中顯示之胞元的寫入操作的真值表。該前4行WBb＝0，該寫入操作與如圖1中顯示之胞元內所示者相同。然而，若WBL＝0且WBLb=1當WE＝0且WEb=1反轉資料被寫入，代表D＝1；若WBL＝1，WBLb=0那麼D＝0。選擇性寫入係以WE＝0、WEb＝1用相同的方式進行，且若WBL＝WBLb=0不會進行寫入。WE與WEb兩者皆為1是不允許的，胞元在此條件下為未定義。圖6例示說明一處理陣列600的一實施，處理陣列具有顯示在圖4之複數個SRAM胞元且進行一XOR/XNOR或其他邏輯功能，且其具有如圖2所示之以類似方式運作之相同的元件，但具有由WL產生器602所產生之外加的WEb訊號。
需要在圖2之處理陣列200或圖6之處理陣列600中作一序列邏輯運算。邏輯運算的序列可由EQ1至EQ11中所描述者實施為邏輯運算，且在一相同週期內作一選擇性寫入操作。一特定範例為比較與寫入操作。WL產生器可發送出在該讀取字線與互補讀取字線的一對或複數對讀取字線與互補讀取字線上的一值，且將儲存在胞元內的值比較。比較操作為XNOR運算，代表若值匹配，此等匹配位元線的RBL將為1，且未匹配位元線的RBL將為0。匹配位元線的BL讀取/寫入邏輯可作選擇性寫入且以被開啟的寫入字線將數值寫入至胞元；且未匹配位元線的BL讀取/寫入邏輯將不會進行寫入。在200與600中之XOR胞元為一雙埠胞元、RBL與WBL為獨立（separate）的線，且RE與WE為獨立的線，所以在一組RE上之RBL的比較操作以及在其他組WE之在WBL上XOR的選擇性寫入操作可在相同週期內進行。可如流水線操作而做到一序列的比較與寫入操作，以致使第一週期為要做到比較操作且RBL結果被拴鎖在BL讀取/寫入邏輯內，且接著的週期將基於先前週期所拴鎖的RBL結果而作選擇性寫入，且在相同週期坐下一個比較操作。以此方式，RE、WE、RBL與WBL會在一週期中切換一次以完成比較與寫入操作。與本申請案相同之受讓人所擁有的美國專利申請號62/430,372在此併入參照且將進一步描述藉由做4週期的比較與寫入操作之一完整的加法器實施。
接著回到圖2，在寫入週期中，未被選擇胞元的WE為0但WBL與WBLb中之一者為1。例如，對於要被寫入之胞元m0之WEm為1，但不會被寫入之胞元00之WE0為0。在圖1中的胞元內，未被選擇胞元的D與Db應該維持在原始值。但若未受選擇胞元的D儲存「1」且M35的汲極為0且WBLb為1，那麼在瞬間M33閘極被開啟，節點D的電容電荷被與節點N、M35的汲極與M33及M34的源極的電容共享充電。D的高層級會被此充電共享降低，且若節點N足夠高，層級將會被降低以致使I41與I42拴鎖翻轉為相反數據。
圖7例示說明一雙埠SRAM胞元700的另一實施，僅顯示可改良以上所述之充電共享問題的替代寫入埠。該胞元700將具有類似圖1中顯示的讀取埠，雖然為了清楚起見在圖7中未顯示此等埠。更明確地，在此實施例中，圖1中的電晶體M35可被分開成為如圖7中所示的電晶體M95、M96。在此實施例中，節點D可僅與M93之汲極與M95的源極共享電荷，且節點D不再受到M94的汲極之高電壓層級所影響以避免數據翻轉成相反的狀態。這改良了未受選擇胞元的電荷共享之缺點。另一個改良圖1的方法為藉由使I31與I32的閘極尺寸以及讀取埠的閘極尺寸較大，而增加節點D的電容。注意若電晶體M93（M94）M95（M96）被切換，其以相同的方式工作，以致使具有WBLb閘控的M93被綁定至節點D且M95被綁定至VSS。分離拉降電晶體應用在此揭露中所討論的胞元之所有寫入埠。
接著回到圖1，拴鎖器I31與I32可為一簡單的反向器。為了做到成功的寫入，串聯電晶體M33與M35驅動器力量需要較I32之拉升PMOS電晶體更強。此比例需要約為2至3倍。在類似28nm或較佳的先進技術中，PMOS與NMOS電晶體的佈線（layout）可較佳地具有相同的長度。因此，I31與I32的PMOS電晶體可實際為2或更多串聯PMOS電晶體，此係如圖8中所顯示。為了簡化佈線，1或更多個串聯PMOS電晶體可被綁定至接地，這是在圖9中顯示。在圖8與9中的拴鎖反向器可在以上描述的所有胞元中使用。
如以上所提出者，所揭露的計算SRAM胞元與處理陣列可使用具有比2個埠更多埠，諸如3埠SRAM、4埠SRAM的SRAM胞元來實施。例如該SRAM計算胞元可為一3埠胞元，其具有2讀取埠與1寫入埠。在此非限制範例中，該3埠SRAM胞元亦可使用來更有效能地進行一操作如Y=OR (AND (A, B), AND (A,C))。使用該3埠SRAM，該變數A的數值因使用該2讀取埠而被使用兩次。在此範例操作中，Y可在一週期中被計算，在此週期中AND(A,B)的結果為在RBL1上且AND（A,C）結果在RBL2上；且在同一週期RBL 2數據可被發送至RBL1以作OR操作而產生最終結果。因此，相較於雙埠胞元的2週期，此邏輯函數/操作在當字線被切換一次以產生結果，可在1週期中完成。類似地，亦可使用一4埠SRAM胞元，且此揭露不限定在SRAM胞元的任何特定數量埠。
在以上揭露的處理陣列中，處理陣列亦可作平行移轉操作，以同時地（concurrently）將資料從一位元線移轉置在一或多個或所有位元線上的鄰近位元線上。
圖10例示說明可被使用來計算的雙埠SRAM胞元1000。在圖10中的胞元具有如圖1中所描述之胞元的用於讀取位元線之相同的隔離電路（M101、M102、M106、M107）、相同的儲存器拴鎖（I101、I102），相同的讀取字線與互補讀取字線。然而，選擇性寫入實施在圖10中是不同的。啟動低寫入字線WEb連接至一NOR邏輯閘I103的一輸入，其另一輸入為連接至啟動低選擇性寫入控制訊號SWb以控制存取電晶體M103與M104的閘極。SWb在如位元線相同的方向上運行。對胞元的寫入僅會在寫入字線與選擇性寫入訊號兩者皆為啟動時發生。
圖11例示說明可是用來計算的SRAM胞元1100另一實施。圖11類似於圖10，具有選擇性寫入控制訊號SW以與寫入字線WE結合而控制選擇性寫入操作。2個存取電晶體M113與M118為串連以將該儲存拴鎖耦接於寫入位元線WBL，且類似第2存取電晶體M114與M119串連以將儲存器拴鎖耦接至互補寫入位元線WBLb。M113與M114的閘極係與WE耦接，且M118與M119的閘極係與SW耦接。SW在如位元線相同的方向上運行。對胞元的寫入僅會在寫入字線與選擇性寫入訊號兩者皆為啟動時發生。
先前的描述為了解釋之目地已經參考特定實施例而描述。然而，以上所例示的討論並非旨在窮盡或限制本揭露於所描述的精確形式。鑑於以上的教示，許多修改與改變是可能的。實施例係為了最佳解釋揭露的原則與其實際應用而被選定與描述，因而使得習於此技藝的其他人可最佳利用本揭露以及各種適合特定用途的合適的修改的各種實施例。
在此揭露的系統與方法可經由一或多個組件、系統、伺服器、應用程式其他子組件或分佈在此等元件間來實施。當實施為一系統時，此等系統可包括及/或涉及，本身的組件諸如在一般通用用途電腦中可見的軟體模組、通用用途CPU、RAM等等。在伺服器上存在創新的實施中，此等伺服器可包括或涉及諸如在一般通用用途電腦中可見的諸如CPU、RAM等組件。
此外，在此的系統與方法可經由以上所提出之外的不同或完全不同軟體、硬體及/或韌體組件之實施而達成。對於此等其他組件（例如，軟體、處理組件等）及/或與本發明相關聯或實施本發明的電腦可讀媒體，例如，在此創新的態樣可與各種通用用途或特定用途計算系統或組態一致而實施。適合與在此之創新一起使用的各種範例性計算系統、環境及/或組態可包括但不限定於：軟體或在個人電腦內的其他組件或在個人電腦上實施的組件、伺服器或諸如路由/連接性組件的伺服器計算裝置、手持或膝上型裝置、多處理器系統、微處理器式系統、機上盒、消費性電子產品、網路PC其他現有電腦平台、包括一或多個以上系統或裝置的分散式計算環境等等。
在一些範例中，系統與方法的態樣可經由邏輯及/或邏輯指令來達成或進行，邏輯及/或邏輯指令例如包括連同此等組件或電路一起執行的程式模組。一般來說，程式模組可包括常式、程式、物件、組件、資料結構等等可進行在此的特定任務或實施特定指令者。本發明亦可實施在分散式軟體、電腦或電路設定的脈絡中，在此電路係經由通訊匯流排、電路或鏈路而連接。在分散式設定中，控制/指令可從包括記憶體儲存裝置的本地與遠端電腦儲存媒體中出現。
在此的軟體、電路與組件亦可包括及/或利用一或多種類型的電腦可讀媒體。電腦可讀媒體可為任何可取得的媒體，其常駐於此等電路及/或計算組件、相關聯於此等電路及/或計算組件或可由此等電路及/或計算組件所取用。以範例的方式而非限制，電腦可讀媒體可包含電腦儲存媒體與通訊媒體。電腦儲存媒體包括依電性與非依電性、可移除與不可移除媒體以任何方法或技術實施以儲存諸如電腦可讀取指令、資料結構、程式模組或其他數據的資訊。電腦儲存媒體包括但不限定於RAM、ROM、EEPROM、快閃記憶體或其他記憶體技術、CD-ROM、數位多功能磁盤（DVD）或其他光學儲存器、磁帶、磁碟儲存器或其他磁性儲存裝置或可使用來儲存所需資訊且可由計算組件所取用的任何其他媒體。通訊媒體可包含電腦可讀指令、資料結構、程式模組及/或其他組件。更進一步地，通訊媒體可包括有線媒體，諸如一有線網路或直接有線連接，然而在此沒有任何此等類型的媒體包括暫時性媒體。任何以上所述者的結合亦可包括在電腦可讀媒體的範圍之內。
在本描述中，組件、模組、裝置等術語可指涉任何類型的邏輯或功能性軟體元件、電路、方塊及/或可以各種方式實施的程序。例如，各種電路及/或方塊的功能可與彼此結合成為任何其他數量的模組。各模組甚至可實施為儲存在會被一中央處理單元讀取的一實體記憶體上（例如，隨機存取記憶體、僅讀記憶體、CD-ROM記憶體、硬碟驅動器等）的一軟體程式以實施在此創新的功能。或者，模組可包含傳輸至一通用用途電腦的程式指令或經由一傳輸載波而傳輸至處理/圖形化硬體。而且模組可實施為實施由在此之創新所包含的功能之硬體邏輯電路。最後，模組可使用特殊用途指令（SIMD指令）、現場可程式化邏輯陣列或任何其等之混合以提供所需層級的效能與成本者來實施。
如在此所揭露者，與揭露一致的特徵可經由電腦硬體、軟體及/或硬體來實施。例如，在此揭露的系統與方法可以各種形式來實施，包括，例如，一數據處理器，諸如一電腦其亦包括一資料庫、數位電子電路、韌體、軟體或其等之組合。更進一步地，雖然一些所揭露的實施描述了與在此之創新一致的特定硬體組件系統與方法，他們可以硬體、軟體及/或韌體的任何組合來實施。更進一步地，以上提及的特徵與其他態樣及在此之創新的原則可在各種環境中實施。此等環境與相關應用可特定地架構以進行根據本發明的各種常式、程序及/或操作，或他們可包括一通用用途電腦或由代碼選擇性地啟動或組配的電腦平台以提供必要的功能。在此揭露的程序並非固然與任何特定電腦、網路、架構、環境或其他設備相關，且可以硬體、軟體及/或韌體的一恰當組合來實施。例如，各種通用用途機器可與根據本發明教示而撰寫的程式來使用，或其可更方便地架構一特殊設備或系統以進行所需方法與技術。
在此描述的方法與系統的態樣，諸如邏輯，亦可實施作為被編列到各種電路中的程式來實施，電路包括可程式或邏輯裝置（PLD），諸如現場可程式化閘極陣列（FPGA）、可程式化陣列邏輯（PAL）裝置、電子可程式化邏輯與記憶體裝置及標準胞元式裝置，以及特殊應用積體電路。一些實施態樣的其他可能性包括：記憶體裝置、具有記憶體的微控制器（諸如EEPROM）、嵌入式微處理器、韌體、軟體等等。更進一步地，態樣可在具有下述者的微處理器中實施：軟體式電路仿真、離散邏輯（序列與組合）、客製化裝置、模糊（神經）邏輯、量子裝置與任何以上裝置類型的混合。基本裝置技術可以各種組件類型來提供，例如，類似互補金屬氧化物半導體（CMOS）的金屬氧化物半導體場效電晶體（MOSFET）技術，諸如射極耦合邏輯（ECL）的雙極技術、聚合物技術（例如矽共軛聚合物和金屬共軛聚合物金屬結構），混合數位與類比等。
應當注意的是在此揭露的各種邏輯及/或功能可使用任何數量的硬體、韌體及/或如數據及/或在各種機器可讀或電腦可讀媒體上實施的指令而由於上述者的行為、暫存器轉移、邏輯組件及/或其他特性而實現。其中可實施此等格式化數據及/或指令的電腦可讀媒體包括但不限定於各種形式（例如，光學、磁性或半導體儲存媒體））的非依電性儲存媒體，然而再次的不包括暫時性媒體。除非上下文明確地有需求否則在整個描述中，用字「包含」、「包含有」以及類似者應被以包含性的方式來解釋而非排他性或窮盡的意義來解釋，亦即意義上是「包括但不限定於此」。使用單數或複數的數字之用字亦分別包括複數或單數的數量。此外，用字「在此」、「之後」、「以上」、「上」及類似的用字之引入指涉的是此申請案之整體而非本申請案的任何特定部分。雖然用字「或」被使用來指涉兩個或更多項目的一清單，該用字亦包含所有下述用字的闡述：任何在清單中的項目、所有在清單中的項目以及在清單中的項目的任何組合。
雖然本發明之一些呈現的較佳實施已經特定地在此描述，對於本發明所屬領域的技術人員顯而易見的是，在不脫離本發明的精神和範圍的情況下，可以對在此顯示和描述的各種實施方式進行變化和修改。 據此，本發明旨在僅限於適用的法律規則所要求的範圍。
雖然以上已參考本揭露的特定實施例，對於習於此技藝者顯而易見的是在再不脫離本揭露的原則與精神的情況下可做出對實施例的改變，本揭露的範圍將在附加的請求項中定義。
100、700、1000、1100‧‧‧SRAM胞元
200、600‧‧‧處理陣列
202、602‧‧‧字線產生器
204、604‧‧‧邏輯
I101、I102‧‧‧拴鎖
I103‧‧‧邏輯閘
I31、I32、I41、I42‧‧‧反向器
M101、M102、M103、M104、M106、M107‧‧‧隔離電路
M31～M37、M61～M69、M610、M93～M96、M113、M114、M116～M119‧‧‧電晶體
圖1例示說明可進行一XOR或XNOR功能的一雙埠SRAM胞元一實施； 圖2例示說明具有複數個圖1中所顯示的SRAM胞元之一處理陣列的一實施，且進行一XOR或XNOR邏輯功能； 圖3例示說明圖1的雙埠SRAM胞元之一寫入埠真值表； 圖4例示說明可進行XOR或XNOR功能之一雙埠SRAM胞元的一第二實施且可寫入「0」與「1」數據兩者； 圖5例示說明圖4的雙埠SRAM胞元之一寫入埠真值表； 圖6例示說明具有複數個圖4中所顯示的SRAM胞元之一處理陣列的一實施，且進行一XOR或XNOR邏輯功能； 圖7例示說明具具有一替代寫入埠的一雙埠SRAM胞元的另一實施； 圖8與9例示說明可為圖1、4與7中的雙埠SRAM胞元的部分之一拴鎖電路； 圖10例示說明可進行一XOR或XNOR功能的一雙埠SRAM胞元之一實施；以及 圖11例示說明可進行一XOR或XNOR功能的一雙埠SRAM胞元之另一實施。

Claims (82)

  1. 一種處理陣列，其包含： 至少一讀取位元線； 連接至該至少一讀取位元線的至少二記憶體胞元，各記憶體胞元具有一儲存胞元與一隔離電路，該隔離電路將儲存胞元緩衝於在該至少一讀取位元線上的訊號，該隔離電路具有一讀取字線與一互補讀取字線；以及 其中，互斥邏輯是藉由將一記憶體胞元的讀取字線或互補讀取字線開啟而進行，以得到在讀取字線與在該讀取位元線上之一記憶體胞元的該儲存胞元數據之間的互斥邏輯結果；並且 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
  2. 如請求項1的處理陣列，其進一步包含：連接至該至少一讀取位元線的複數個記憶體胞元以進行該互斥邏輯功能，其中，被開啟以進行該互斥邏輯運算的該等複數個記憶體胞元之各者不會負面地影響該互斥輪及運算的表現。
  3. 如請求項1的處理陣列，其進一步包含：連接至該至少一位元線的複數個記憶體胞元，其中，複數個記憶體胞元被啟動以形成在該至少一位元線上之各記憶體胞元之該互斥邏輯的組合邏輯結果。
  4. 如請求項1的處理陣列，其進一步包含：連接至該至少二個記憶體胞元的一寫入位元線，其中，數據係使用該寫入位元線而被寫入該至少二記憶體胞元中之一或多者的該儲存胞元內。
  5. 如請求項1的處理陣列，其進一步包含：連接至該至少一讀取位元線的一複數個記憶體胞元，以及連接至該等複數個記憶體胞元的一寫入位元線，其中，數具備寫入該等複數個記憶體胞元中之一或多者的該儲存胞元內。
  6. 如請求項5的處理陣列，其進一步包含：一寫入埠，其緩衝該等複數個記憶體胞元之各者的該儲存胞元，以致使可進行寫入數據至在一寫入位元線上之任何數量的儲存胞元。
  7. 如請求項4的處理陣列，其進一步包含：各記憶體胞元可進行一選擇性寫入操作。
  8. 如請求項7的處理陣列，其中，該處理陣列可以在一週期中進行一邏輯運算與選擇性寫入操作。
  9. 如請求項7的處理陣列，其中，該處理陣列可在一週期中進行一比較操作與一選擇性寫入操作，該比較操作係由在一對或複數對讀取字線以及互補讀取字線上輸入的值所進行，產生一比較結果並將該比較結果拴鎖於該讀取位元線上，或產生複數個比較結果且將該等複數個比較結果拴鎖在複數個讀取位元線上，且基於先前週期的拴鎖比較結果而在該目前週期內對由一或複數個寫入字線所啟動的該等胞元上，於一對或複數對寫入位元線與互補寫入位元線上作一選擇性寫入。
  10. 如請求項1的處理陣列，其中，該互斥邏輯運算為一布林互斥OR運算與一布林互斥NOR運算中之一者。
  11. 如請求項1的處理陣列，其中，該綜合邏輯為一AND運算、一NOR運算、一OR運算與一NAND運算中之一者。
  12. 如請求項1的處理陣列，其中，該處理陣列可進行一平行移轉運算。
  13. 如請求項1的處理陣列，其中，該處理陣列可進行一搜尋操作。該搜尋操作係由該搜尋按鍵輸入至一對或複數對讀取字線與互補讀取字線，且搜尋結果為在該讀取位元線或複數個讀取位元線上。
  14. 如請求項1的處理陣列，其中，各記憶體胞元為一靜態隨機存取記憶體胞元。
  15. 如請求項14的處理陣列，其中，各該靜態隨機存取記憶體胞元為一雙埠隨機存取記憶體胞元、一三埠隨機存取記憶體胞元以及一四埠隨機存取記憶體胞元中之一者。
  16. 如請求項1的處理陣列，其中，各記憶體胞元為一非依電性記憶體。
  17. 如請求項16的處理陣列，其中，該非依電性記憶體為一非依電性記憶體胞元與一非依電性記憶體裝置中之一者。
  18. 一種處理陣列，其包含： 配置在一陣列中的複數個記憶體胞元，其中，各記憶體胞元具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一字線產生器，其係與用於在該陣列中之各記憶體胞元的一讀取字線訊號及一寫入字線訊號耦接； 複數個位元線讀取邏輯電路與位元線寫入邏輯電路，其係與各記憶體的該讀取位元線、寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元係與一寫入字線與一讀取字線耦接，該寫入字線與該讀取字線的訊號係由該字線產生器所產生且亦與由該等複數個位元線讀取與位元線寫入邏輯電路中之一者所感測的一讀取位元線、一寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元具有一隔離電路，該隔離電路將儲存在該記憶體胞元之該儲存胞元內代表一塊數據的一數據訊號與該讀取位元線隔離； 其中，二或多個記憶體胞元係與至少一讀取位元線耦接且被啟動以進行一布林互斥OR運算與一布林互斥NOR運算中之一者。 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
  19. 如請求項18的處理陣列，其中，該隔離電路進一步包含一第一電晶體、一第二電晶體、一第三電晶體與一第四電晶體，該第一電晶體之閘極係與該讀取字線耦接，該第二電晶體之閘極係與該儲存胞元的該數據訊號耦接，該第三電晶體之閘極係與該互補讀取字線耦接且該第四電晶體之閘極係與該儲存胞元的該互補數據訊號耦接。
  20. 如請求項19的處理陣列，其中，該隔離電路的該等四個電晶體全部皆為NMOS電晶體。
  21. 如請求項19的處理陣列，其中，該隔離電路的該等四個電晶體全部皆為PMOS電晶體。
  22. 如請求項18的處理陣列，其中，各儲存胞元進一步包含一第一反向器、一第二反向器、一第一存取電晶體與一第二存取電晶體，該第一反向器具有一輸入與一輸出、該第二反向器具有與該第一反向器之該輸出耦接的一輸入以及與該第一反向器之該輸出耦接的一輸出，該第一存取電晶體係與該第一反向器之該輸入以及該第二反向器之該輸出耦接且與一互補寫入位元線耦接，該第二存取電晶體與該第一反向器之該輸出以及該第二反向器之該輸入耦接且與一寫入位元線耦接。
  23. 如請求項22的處理陣列，其中，各寫入埠進一步包含一寫入存取電晶體，該寫入存取電晶體之閘極係與一寫入字線耦接且該寫入存取電晶體之汲極係與該第一存取電晶體及該第二存取電晶體的該等源極耦接。
  24. 如請求項22的處理陣列，其中，該寫入埠進一步包含一第一寫入存取電晶體，該第一寫入存取電晶體之閘極係與一寫入字線耦接，以及一第二寫入存取電晶體，該第二寫入存取電晶體之閘極係與一互補寫入字線耦接，並且進一步包含一第三存取電晶體以及一第四存取電晶體，該第三存取電晶體係與該第一反向器之該輸入以及該第二反向器之該輸出耦接，且係與該寫入位元線耦接，該第四存取電晶體係與該第一反向器之該輸出以及該第二反向器之該輸入耦接，並且與一互補寫入位元線耦接，該第一寫入存取電晶體的一汲極係與該第一存取電晶體及該第二存取電晶體之該等源極耦接，且該第二寫入存取電晶體的一汲極係與該第三存取電晶體及該第四存取電晶體之該等源極耦接。
  25. 如請求項18的處理陣列，其中，各儲存胞元進一步包含具有一輸入與一輸出的一第一反向器，以及具有與該第一反向器之該輸出耦接的一輸入及與該第一反向器之該輸出耦接的一輸出的一第二反向器，且各寫入埠進一步包含一第一寫入存取電晶體、一第二寫入存取電晶體、一第三寫入存取電晶體以及一第四寫入存取電晶體，該第一寫入存取電晶體與該第二寫入存取電晶體之閘極係與一寫入字線耦接，其中，該第一寫入存取電晶體之一汲極係與該第一反向器之該輸出以及該第二反向器之該輸入耦接，且該第二寫入存取電晶體之一汲極係與該第一反向器之該輸入以及該第二反向器之該輸出耦接，該第三寫入存取電晶體的汲極係與該第一寫入存取電晶體的一源極耦接且該第三寫入存取電晶體之閘極係與該互補寫入位元線耦接，且該第三寫入存取電晶體之源極係耦接接地，該第四寫入存取電晶體之汲極係與該第二寫入存取電晶體的一源極耦接，該第四寫入存取電晶體之閘極係與該寫入位元線耦接且該第四寫入存取電晶體之源極係耦接接地。
  26. 如請求項18的處理陣列，其中，各記憶體胞元可以進行一選擇性操作。
  27. 如請求項18的處理陣列，其中，各處理陣列可在一週期內進行一邏輯運算與選擇性寫入操作。
  28. 如請求項26的處理陣列，其中，各處理陣列可在一週期內進行一比較運算與選擇性寫入操作，該比較操作係由在一對或複數對讀取字線以及互補讀取字線上輸入的值所進行，且產生一比較結果並將該比較結果拴鎖於該讀取位元線上，或產生複數個比較結果且將該等複數個比較結果拴鎖在複數個讀取位元線上，且基於先前週期的拴鎖比較結果而在該目前週期內對由一或複數個寫入字線所啟動的該等胞元上，於一對或複數對寫入位元線與互補寫入位元線上作一選擇性寫入。
  29. 如請求項18的處理陣列，其中，該互斥邏輯運算為一互斥OR運算與一互斥NOR運算中之一者。
  30. 如請求項18的處理陣列，其中，各記憶體胞元可進行一平行移轉運算。
  31. 如請求項18的處理陣列，其中，各記憶體胞元可進行一搜尋操作。
  32. 如請求項18的處理陣列，其中，各記憶體胞元為一靜態隨機存取記憶體胞元。
  33. 如請求項32的處理陣列，其中，該靜態隨機存取記憶體胞元為一雙埠靜態隨機存取記憶體胞元、一三埠靜態隨機存取記憶體胞元以及一四埠靜態隨機存取記憶體胞元中之一者。
  34. 如請求項18的處理陣列，其中，各記憶體胞元為一非依電性記憶體。
  35. 如請求項34的處理陣列，其中，該非依電性記憶體為一非依電性記憶體胞元與一非依電性記憶體胞元中之一者。
  36. 一種處理陣列，其包含： 配置在一陣列中的複數個記憶體胞元，其中，各記憶體胞元具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一字線產生器，其係與用於在該陣列中之各記憶體胞元的一讀取字線訊號及一寫入字線訊號耦接； 複數個位元線讀取邏輯電路與位元線寫入邏輯電路，其係與各記憶體的該讀取位元線、寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元係與一寫入字線、一互補寫入字線以及一讀取字線耦接，該寫入字線、該互補寫入字線與該讀取字線的訊號係由該字線產生器所產生，且亦與由該等複數個位元線讀取與位元線寫入邏輯電路中之一者所感測的一讀取位元線、一寫入位元線以及一互補寫入位元線耦接； 各記憶體胞元具有一隔離電路，該隔離電路將儲存在該記憶體胞元之該儲存胞元內代表一塊數據的一數據訊號與該讀取位元線隔離； 其中，二或多個該等記憶體胞元係與至少一讀取位元線耦接且被啟動以進行中一布林互斥OR操作與一布林互斥NOR操作中之一者； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
  37. 如請求項36的處理陣列，其中，在該寫入操作期間，該數據可以被開啟之對應寫入字線而被寫入在該位元線上的一或多個記憶體胞元，該互補數據可以被開啟之對應互補寫入字線而被寫入在相同位元線上的不同之一或多個記憶體胞元。
  38. 如請求項36的處理陣列，其進一步包含：一寫入埠，其緩衝該儲存胞元於該寫入位元線。
  39. 如請求項38的處理陣列，其可進行一選擇性寫入操作。
  40. 如請求項39的處理陣列，其中，在該選擇性寫入操作期間，該數據可以被開啟之對應寫入字線而被寫入在該位元線上的一或多個記憶體胞元，該互補數據可以被開啟之對應互補寫入字線而被寫入在相同位元線上的不同之一或多個記憶體胞元。
  41. 如請求項40的處理陣列，其可在一週期內進行一邏輯運算與選擇性寫入操作。
  42. 如請求項40的處理陣列，其中該處理陣列可以在一週期內進行一比較操作與一選擇性寫入操作，該比較操作係由在一對或複數對讀取字線以及互補讀取字線上輸入的值所進行，且產生一比較結果並將該比較結果拴鎖於該讀取位元線上，或產生複數個比較結果且將該等複數個比較結果拴鎖在複數個讀取位元線上，且基於先前週期的拴鎖比較結果而在該目前週期內對由一或複數個寫入字線與互補寫入字線所啟動的該等胞元上，於一對或複數對寫入位元線與互補寫入位元線上作一選擇性寫入。
  43. 如請求項36的處理陣列，其中，各處理陣列可進行一平行移轉運算。
  44. 如請求項36的處理陣列，其中，各處理陣列可進行一搜尋操作。
  45. 如請求項36的處理陣列，其中，各記憶體胞元為一靜態隨機存取記憶體胞元。
  46. 如請求項36處理陣列，其中，該靜態隨機存取記憶體胞元為一雙埠靜態隨機存取記憶體胞元、一三埠靜態隨機存取記憶體胞元以及一四埠靜態隨機存取記憶體胞元中之一者。
  47. 一種記憶體計算胞元，其包含： 一儲存胞元； 至少一讀取位元線； 一隔離電路，其將該儲存胞元緩衝於在該至少一讀取位元線上的訊號，該隔離電路具有一讀取字線與一互補讀取字線；並且 其中，該記憶體胞元可在該記憶體胞元係以另一記憶體胞元而連接至該至少一讀取位元線時進行一互斥邏輯功能，且藉由將一記憶體胞元的該讀取字線或互補讀取字線開啟而獲得在該讀取字線與在該讀取位元線上之一記憶體胞元的該儲存胞元數據的互斥邏輯結果；並且 其中，該讀取位元線係組配為提供對儲存胞元數據的讀取存取。
  48. 如請求項47之記憶體計算胞元，其進一步包含與該記憶體胞元連接的一寫入位元線，其中，數據係被寫入該儲存胞元。
  49. 如請求項48之記憶體計算胞元，其進一步包含一寫入埠裝置，其將儲存胞元緩衝於該寫入位元線。
  50. 如請求項48之記憶體計算胞元，其可進行一選擇性寫入操作。
  51. 如請求項50之記憶體計算胞元，其可在一週期中進行一邏輯運算與選擇性寫入操作。
  52. 如請求項47之記憶體計算胞元，其中，該互斥邏輯運算為互斥OR運算或互斥或NOR運算。
  53. 如請求項47之記憶體計算胞元，其中，該記憶體胞元可進行一平行移轉運算。
  54. 如請求項47之記憶體計算胞元，其中，該記憶體胞元可進行一搜尋操作。
  55. 如請求項47之記憶體計算胞元，其中，該記憶體胞元為一靜態隨機存取記憶體。
  56. 如請求項55之記憶體計算胞元，其中，該靜態隨機存取記憶體為一雙埠靜態隨機存取記憶體胞元、一三埠靜態隨機存取記憶體胞元以及一四埠靜態隨機存取記憶體胞元中之一者。
  57. 如請求項47之記憶體計算胞元，其中，該記憶體胞元為一非依電性記憶體。
  58. 如請求項57的記憶體計算胞元，其中，該非依電性記憶體為一非依電性記憶體胞元與一非依電性記憶體裝置中之一者。
  59. 一種記憶體計算胞元，其包含： 一記憶體胞元，其具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一隔離電路，該隔離電路將儲存在該儲存胞元內代表一塊數據的一數據訊號與一讀取位元線隔離； 該讀取埠具有一讀取字線與一互補讀取字線，該讀取字線與該互補讀取字線係與該隔離電路耦接且啟動該隔離電路，且該讀取位元線係與該隔離電路耦接； 該寫入埠具有與該記憶體胞元耦接的一寫入字線、一寫入位元線與互補寫入位元線； 其中，該記憶體胞元可以進行一布林互斥OR運算與一布林互斥NOR運算中之一者，且具有在該讀取位元線上的該結果； 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
  60. 如請求項59的記憶體計算胞元，其中，該隔離電路進一步包含一第一電晶體、一第二電晶體、一第三電晶體與一第四電晶體，該第一電晶體之閘極係與該讀取字線耦接，該第二電晶體之閘極係與該儲存胞元的該數據訊號耦接，該第三電晶體之閘極係與該互補讀取字線耦接且該第四電晶體之閘極係與該儲存胞元的該互補數據訊號耦接。
  61. 如請求項60的記憶體計算胞元，其中，該隔離電路的該等四個電晶體全部皆為NMOS電晶體。
  62. 如請求項60的記憶體計算胞元，其中，該隔離電路的該等四個電晶體全部皆為PMOS電晶體。
  63. 如請求項59的記憶體計算胞元，其中，該儲存胞元進一步包含一第一反向器、一第二反向器、一第一存取電晶體與一第二存取電晶體，該第一反向器具有一輸入與一輸出、該第二反向器具有與該第一反向器之該輸出耦接的一輸入以及與該第一反向器之該輸出耦接的一輸出，該第一存取電晶體係與該第一反向器之該輸入以及該第二反向器之該輸出耦接且與一互補寫入位元線耦接，該第二存取電晶體與該第一反向器之該輸出以及該第二反向器之該輸入耦接且與一寫入位元線耦接。
  64. 如請求項63的記憶體計算胞元，其中，該寫入埠進一步包含一寫入存取電晶體，該寫入存取電晶體之閘極係與一寫入字線耦接且該寫入存取電晶體之汲極係與該第一存取電晶體及該第二存取電晶體的該等源極耦接。
  65. 如請求項63的記憶體計算胞元，其中，該寫入埠進一步包含一第一寫入存取電晶體以及一第二寫入存取電晶體，該第一寫入存取電晶體之閘極係與一寫入字線耦接，該第二寫入存取電晶體之閘極係與一互補寫入字線耦接，並且進一步包含一第三存取電晶體以及一第四存取電晶體，該第三存取電晶體係與該第一反向器之該輸入以及該第二反向器之該輸出耦接且與該寫入位元線耦接，該第四存取電晶體係與該第一反向器之該輸出以及該第二反向器之該輸入耦接，並且與一互補寫入位元線耦接，該第一寫入存取電晶體的一汲極係與該第一存取電晶體及該第二存取電晶體之該等源極耦接，且該第二寫入存取電晶體的一汲極係與該第三存取電晶體及該第四存取電晶體之該等源極耦接。
  66. 如請求項59的記憶體計算胞元，其中，該儲存胞元進一步包含具有一輸入與一輸出的一第一反向器，以及具有與該第一反向器之該輸出耦接的一輸入及與該第一反向器之該輸出耦接的一輸出的一第二反向器，且該寫入埠進一步包含一第一寫入存取電晶體、一第二寫入存取電晶體、一第三寫入存取電晶體以及一第四寫入存取電晶體，該第一寫入存取電晶體與該第二寫入存取電晶體之閘極係與一寫入字線耦接，其中，該第一寫入存取電晶體之一汲極係與該第一反向器之該輸出以及該第二反向器之該輸入耦接，且該第二寫入存取電晶體之一汲極係與該第一反向器之該輸入以及該第二反向器之該輸出耦接，該第三寫入存取電晶體的汲極係與該第一寫入存取電晶體的一源極耦接且該第三寫入存取電晶體之閘極係與該互補寫入位元線耦接，且該第三寫入存取電晶體之源極係耦接接地，該第四寫入存取電晶體之汲極係與該第二寫入存取電晶體的一源極耦接，該第四寫入存取電晶體之閘極係與該寫入位元線耦接且該第四寫入存取電晶體之源極係耦接接地。
  67. 如請求項59的記憶體計算胞元，其可以進行一選擇性寫入操作。
  68. 如請求項59的記憶體計算胞元，其中，該胞元可進行一平行移轉運算。
  69. 如請求項59的記憶體計算胞元，其中，該胞元可進行一搜尋操作。
  70. 如請求項59的記憶體計算胞元，其中，該胞元為一靜態隨機存取記憶體胞元。
  71. 如請求項60的記憶體計算胞元，其中，該靜態隨機存取記憶體胞元為一雙埠靜態隨機存取記憶體胞元、一三埠靜態隨機存取記憶體胞元以及一四埠靜態隨機存取記憶體胞元中之一者。
  72. 如請求項59的記憶體計算胞元，其中，該胞元為一非依電性記憶體。
  73. 如請求項72的記憶體計算胞元，其中，該非依電性記憶體為一非依電性記憶體胞元與一非依電性記憶體胞元中之一者。
  74. 一種記憶體計算胞元，其包含： 一記憶體胞元，其具有一儲存胞元、用於從該儲存胞元讀取數據的一讀取埠以及用於將數據寫入該儲存胞元的一寫入埠； 一隔離電路，該隔離電路將儲存在該儲存胞元內代表一塊數據的一數據訊號與一讀取位元線隔離； 該讀取埠具有一讀取字線與一互補讀取字線，該讀取字線與該互補讀取字線係與該隔離電路耦接且啟動該隔離電路，且該讀取位元線係與該隔離電路耦接； 該寫入埠具有一寫入字線與一互補寫入字線、與該記憶體胞元耦接的一寫入位元線與互補寫入位元線；並且 其中，該記憶體胞元可以進行一布林互斥OR運算與一布林互斥NOR運算中之一者，且具有在該讀取位元線上的該結果。 其中，該讀取位元線係組配為可提供對儲存胞元數據的讀取存取。
  75. 如請求項74的記憶體計算胞元，其中，該寫入埠將該儲存胞元緩衝於該寫入位元線。
  76. 如請求項74的記憶體計算胞元，其中，在該寫入操作期間，該數據可以被開啟之寫入字線而被寫入在該寫入位元線上的該記憶體胞元，或置在該寫入位元線上之該數據的該互補數據可以被開啟之該互補寫入字線而被寫入該記憶體胞元。
  77. 如請求項75的記憶體計算胞元，其可進行一選擇性寫入操作。
  78. 如請求項75的記憶體計算胞元，其可在一週期內進行一邏輯運算與選擇性寫入操作。
  79. 如請求項74的記憶體計算胞元，其中，該記憶體胞元可進行一平行移轉運算。
  80. 如請求項74的記憶體計算胞元，其中，該記憶體胞元可進行一搜尋操作。
  81. 如請求項74的記憶體計算胞元，其中，該記憶體胞元為一靜態隨機存取記憶體胞元。
  82. 如請求項81的記憶體計算胞元，其中，該靜態隨機存取記憶體為一雙埠靜態隨機存取記憶體胞元、一三埠靜態隨機存取記憶體胞元以及一四埠靜態隨機存取記憶體胞元中之一者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328752B2 (en) 2020-05-20 2022-05-10 Silicon Storage Technology, Inc. Self-timed sensing architecture for a non-volatile memory system

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12367346B2 (en) 2016-07-17 2025-07-22 Gsi Technology Inc. Natural language processing with k-NN
CN108351974B (zh) * 2016-07-17 2024-06-18 Gsi科技公司 在恒定的处理时间内查找k个极值
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US11126402B2 (en) * 2019-03-21 2021-09-21 Qualcomm Incorporated Ternary computation memory systems and circuits employing binary bit cell-XNOR circuits particularly suited to deep neural network (DNN) computing
US10964362B2 (en) * 2019-04-25 2021-03-30 Marvell Asia Pte, Ltd. Three-port memory cell and array for in-memory computing
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) * 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11183234B2 (en) * 2019-11-25 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Bitcell supporting bit-write-mask function
US10964380B1 (en) * 2020-02-06 2021-03-30 Qualcomm Incorporated Integrated device comprising memory bitcells comprising shared preload line and shared activation line
EP3863014B1 (en) * 2020-02-07 2025-10-29 GSI Technology Inc. Computational memory cell and processing array device with ratioless write port
CN111565037B (zh) * 2020-06-28 2025-03-14 深圳比特微电子科技有限公司 二选一数据选择器
US11200959B1 (en) * 2020-08-07 2021-12-14 Micron Technology, Inc. Optimization of soft bit windows based on signal and noise characteristics of memory cells
CN112151091B (zh) * 2020-09-29 2023-03-21 中科南京智能技术研究院 一种8t sram单元及存内计算装置
US12027238B2 (en) 2020-10-01 2024-07-02 Gsi Technology Inc. Functional protein classification for pandemic research
US11345301B2 (en) * 2020-11-05 2022-05-31 Ford Global Technologies, Llc Moveable roof supported airbag
KR20230036815A (ko) * 2021-09-08 2023-03-15 삼성전자주식회사 곱셉 누적기를 이용한 컴퓨팅 장치 및 방법
KR102727560B1 (ko) * 2021-12-28 2024-11-06 연세대학교 산학협력단 강유전체 소자 기반 cim 셀 구조 및 동작 방법
CN117219140B (zh) * 2023-11-03 2024-01-30 安徽大学 基于8t-sram和电流镜的存内计算电路

Family Cites Families (382)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3451694A (en) 1967-09-21 1969-06-24 Eaton Yale & Towne Vehicle safety mechanism
US3747952A (en) 1971-09-17 1973-07-24 R Graebe Protective device
US3795412A (en) 1972-06-16 1974-03-05 A John Vehicle occupant restraint system
US4227717A (en) 1979-04-04 1980-10-14 Bouvier Julien J Motorcycle safety device
US4308505A (en) 1979-06-13 1981-12-29 Trw, Inc. Frequency detector device and method
US4594564A (en) 1984-06-11 1986-06-10 Signetics Corporation Frequency detector for use with phase locked loop
US4741006A (en) 1984-07-12 1988-04-26 Kabushiki Kaisha Toshiba Up/down counter device with reduced number of discrete circuit elements
US4587496A (en) 1984-09-12 1986-05-06 General Signal Corporation Fast acquisition phase-lock loop
DE3526363A1 (de) 1985-07-19 1987-01-22 Siemens Ag Verfahren zum herstellen eines einstellbaren frequenzgenerators
US4716322A (en) 1986-03-25 1987-12-29 Texas Instruments Incorporated Power-up control circuit including a comparator, Schmitt trigger, and latch
EP0293798B2 (en) 1987-06-02 1998-12-30 National Semiconductor Corporation Non-volatile memory ciruit using ferroelectric capacitor storage element
US4856035A (en) 1988-05-26 1989-08-08 Raytheon Company CMOS binary up/down counter
US5008636A (en) 1988-10-28 1991-04-16 Apollo Computer, Inc. Apparatus for low skew system clock distribution and generation of 2X frequency clocks
US5295258A (en) 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
US5226005A (en) 1990-11-19 1993-07-06 Unisys Corporation Dual ported content addressable memory cell and array
DE69229081T2 (de) 1991-03-01 2000-01-05 Advanced Micro Devices, Inc. Mikroprozessor mit externem Speicher
JP2625277B2 (ja) 1991-05-20 1997-07-02 富士通株式会社 メモリアクセス装置
EP0554489B1 (en) 1992-02-06 1999-12-01 International Business Machines Corporation Multi-port static random access memory with fast write-thru scheme
US5646547A (en) 1994-04-28 1997-07-08 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem
US5440506A (en) 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
JP2667941B2 (ja) 1992-09-17 1997-10-27 三菱電機株式会社 メモリセル回路
US5302916A (en) 1992-12-21 1994-04-12 At&T Bell Laboratories Wide range digital frequency detector
US5375089A (en) 1993-10-05 1994-12-20 Advanced Micro Devices, Inc. Plural port memory system utilizing a memory having a read port and a write port
US5382922A (en) 1993-12-23 1995-01-17 International Business Machines Corporation Calibration systems and methods for setting PLL gain characteristics and center frequency
EP0665650A1 (en) 1994-01-31 1995-08-02 STMicroelectronics S.A. Low voltage high speed phase frequency detector
US5400274A (en) 1994-05-02 1995-03-21 Motorola Inc. Memory having looped global data lines for propagation delay matching
JPH0897711A (ja) 1994-09-26 1996-04-12 Nec Eng Ltd Ｐｌｌ回路
US5530383A (en) 1994-12-05 1996-06-25 May; Michael R. Method and apparatus for a frequency detection circuit for use in a phase locked loop
US5587672A (en) 1995-09-25 1996-12-24 Neomagic Corp. Dynamic logic having power-down mode with periodic clock refresh for a low-power graphics controller
US5744991A (en) 1995-10-16 1998-04-28 Altera Corporation System for distributing clocks using a delay lock loop in a programmable logic circuit
US5696468A (en) 1996-02-29 1997-12-09 Qualcomm Incorporated Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
US5661419A (en) 1996-05-23 1997-08-26 Sun Microsystems, Inc. Dynamic phase-frequency detector circuit
AUPO072096A0 (en) 1996-06-28 1996-07-25 Curtin University Of Technology Precise digital frequency detection
US5748044A (en) 1996-10-11 1998-05-05 Silicon Motion, Inc. Dual VCO phase-locked loop
US5784332A (en) 1996-12-12 1998-07-21 Micron Technology Corporation Clock frequency detector for a synchronous memory device
US6167487A (en) 1997-03-07 2000-12-26 Mitsubishi Electronics America, Inc. Multi-port RAM having functionally identical ports
US6072741A (en) 1997-04-01 2000-06-06 Ramtron International Corporation First-in, first-out integrated circuit memory device incorporating a retransmit function
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US5937204A (en) 1997-05-30 1999-08-10 Helwett-Packard, Co. Dual-pipeline architecture for enhancing the performance of graphics memory
US6100736A (en) 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
US6005794A (en) 1997-06-27 1999-12-21 Texas Instruments Incorporated Static memory with low power write port
US5977801A (en) 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
US5942949A (en) 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
KR100269313B1 (ko) 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
JP3094977B2 (ja) 1997-11-28 2000-10-03 日本電気株式会社 Ｐｌｌ回路
JPH11176158A (ja) 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
GB2381622B (en) 1997-12-17 2003-06-25 Fujitsu Ltd Synchronous dynamic random access memory apparatus
US5963059A (en) 1997-12-19 1999-10-05 Advanced Micro Devices, Inc. Phase frequency detector having reduced blind spot
US5969576A (en) 1997-12-22 1999-10-19 Philips Electronics North America Corporation Phase locked loop lock condition detector
KR100364127B1 (ko) 1997-12-29 2003-04-11 주식회사 하이닉스반도체 칩-세트
US5969986A (en) 1998-06-23 1999-10-19 Invox Technology High-bandwidth read and write architectures for non-volatile memories
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6262937B1 (en) 1998-03-13 2001-07-17 Cypress Semiconductor Corp. Synchronous random access memory having a read/write address bus and process for writing to and reading from the same
JPH11261017A (ja) 1998-03-16 1999-09-24 Fujitsu Ltd 半導体記憶装置
JP3254427B2 (ja) 1998-10-09 2002-02-04 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｖｃｏ特性のキャリブレーション方法
US6744472B1 (en) 1998-11-09 2004-06-01 Broadcom Corporation Graphics display system with video synchronization feature
US6100721A (en) 1999-02-01 2000-08-08 Motorola, Inc. Circuit and method of extending the linear range of a phase frequency detector
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
US6757854B1 (en) 1999-09-16 2004-06-29 Lsi Logic Corporation Detecting faults in dual port FIFO memories
JP4707204B2 (ja) 1999-10-08 2011-06-22 富士通セミコンダクター株式会社 半導体記憶装置
US6961546B1 (en) 1999-10-21 2005-11-01 Broadcom Corporation Adaptive radio transceiver with offset PLL with subsampling mixers
US6265902B1 (en) 1999-11-02 2001-07-24 Ericsson Inc. Slip-detecting phase detector and method for improving phase-lock loop lock time
JP3292188B2 (ja) 1999-11-10 2002-06-17 日本電気株式会社 Ｐｌｌ回路
US6853696B1 (en) 1999-12-20 2005-02-08 Nortel Networks Limited Method and apparatus for clock recovery and data qualification
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
JP3375584B2 (ja) 2000-01-07 2003-02-10 松下電器産業株式会社 周波数比較器とそれを備えた位相同期回路
US6226217B1 (en) 2000-02-18 2001-05-01 Hewlett-Packard Company Register structure with a dual-ended write mechanism
US6538475B1 (en) 2000-03-15 2003-03-25 Intel Corporation Phase detector
US6310880B1 (en) 2000-03-17 2001-10-30 Silicon Aquarius, Inc. Content addressable memory cells and systems and devices using the same
JP4810051B2 (ja) 2000-06-07 2011-11-09 コネクサント システムズ，アイエヌシー． 電力線通信ネットワークシステムにおけるメディアアクセス制御用の方法及び装置
KR100358118B1 (ko) 2000-06-08 2002-10-25 한국전자통신연구원 고속 동기를 갖는 위상동기루프
JP4748877B2 (ja) 2000-07-10 2011-08-17 ルネサスエレクトロニクス株式会社 記憶装置
US6538954B2 (en) * 2000-07-10 2003-03-25 Mitsubishi Denki Kabushiki Kaisha Multi-port static random access memory equipped with a write control line
US6366524B1 (en) 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
KR100380347B1 (ko) 2000-11-21 2003-04-11 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
US6732247B2 (en) 2001-01-17 2004-05-04 University Of Washington Multi-ported memory having pipelined data banks
US6385122B1 (en) 2001-01-31 2002-05-07 Virage Logic Corp. Row and column accessible memory with a built-in multiplex
JP4164241B2 (ja) 2001-02-15 2008-10-15 株式会社ルネサステクノロジ 半導体装置
US6441691B1 (en) 2001-03-09 2002-08-27 Ericsson Inc. PLL cycle slip compensation
US7003065B2 (en) 2001-03-09 2006-02-21 Ericsson Inc. PLL cycle slip detection
US7088604B2 (en) 2001-03-15 2006-08-08 Micron Technology, Inc. Multi-bank memory
KR100508083B1 (ko) 2001-03-21 2005-08-17 삼성전자주식회사 다경로 다이버시티를 위한 심볼결합장치
KR100415192B1 (ko) 2001-04-18 2004-01-16 삼성전자주식회사 반도체 메모리 장치에서 읽기와 쓰기 방법 및 장치
US6744277B1 (en) 2001-05-06 2004-06-01 Altera Corporation Programmable current reference circuit
US6483361B1 (en) 2001-05-18 2002-11-19 National Semiconductor Corporation Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error
ITMI20011291A1 (it) 2001-06-19 2002-12-19 St Microelectronics Srl Metodo di calibrazione automatica di un sistema ad aggancio di fase
US6594194B2 (en) 2001-07-11 2003-07-15 Sun Microsystems, Inc. Memory array with common word line
CN1545658A (zh) 2001-07-17 2004-11-10 �йȲ��� 具有双端口存储器仿真配置的交换结构
JP2003045200A (ja) 2001-08-02 2003-02-14 Mitsubishi Electric Corp 半導体モジュールおよびそれに用いる半導体記憶装置
US6504417B1 (en) 2001-08-15 2003-01-07 International Business Machines Corporation Active trim circuit for CMOS on-chip resistors
US6859107B1 (en) 2001-09-05 2005-02-22 Silicon Image, Inc. Frequency comparator with hysteresis between locked and unlocked conditions
JP3883126B2 (ja) 2001-10-26 2007-02-21 富士通株式会社 半導体集積回路装置、それが組み込まれた電子装置、及び消費電力低減方法
US6473334B1 (en) 2001-10-31 2002-10-29 Compaq Information Technologies Group, L.P. Multi-ported SRAM cell with shared bit and word lines and separate read and write ports
JP2003173681A (ja) 2001-12-07 2003-06-20 Mitsubishi Electric Corp 半導体メモリ回路およびラッチ回路
US7471756B2 (en) 2002-02-21 2008-12-30 Intersil Americas Inc. Phase detector and method for a shortening phase-error-correction pulse
US6683502B1 (en) 2002-03-12 2004-01-27 Xilinx, Inc. Process compensated phase locked loop
US6642747B1 (en) 2002-03-15 2003-11-04 National Semiconductor Corporation Frequency detector for a phase locked loop system
US6661267B2 (en) 2002-05-06 2003-12-09 International Business Machines Corporation Coarse calibration circuit using variable step sizes to reduce jitter and a dynamic course calibration (DCC) circuit for a 2 GHz VCO
US7340577B1 (en) 2002-05-29 2008-03-04 Nvidia Corporation Method and system for efficiently executing reads after writes in a memory employing delayed write data
GB2389254B (en) 2002-05-31 2005-09-07 Hitachi Ltd Semiconductor integrated circuit device for communication
US6838951B1 (en) 2002-06-12 2005-01-04 Rf Micro Devices, Inc. Frequency synthesizer having VCO bias current compensation
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
KR100447030B1 (ko) 2002-08-22 2004-09-07 삼성전자주식회사 웰 바이어스 전압을 인가할 수 있는 반도체 소자 및 그제조방법
US6836419B2 (en) 2002-08-23 2004-12-28 Micron Technology, Inc. Split word line ternary CAM architecture
US6940328B2 (en) 2002-08-28 2005-09-06 Micron Technology, Inc. Methods and apparatus for duty cycle control
US6938142B2 (en) 2002-08-28 2005-08-30 Micron Technology, Inc. Multi-bank memory accesses using posted writes
AU2003253203A1 (en) 2002-08-30 2004-03-19 Koninklijke Philips Electronics N.V. Phase locked loop
US20040053510A1 (en) 2002-09-16 2004-03-18 Little Casey J. System for and method of unlimited voltage multi ported sram cells
JP2004110906A (ja) 2002-09-17 2004-04-08 Renesas Technology Corp 半導体記憶装置
US6985400B2 (en) 2002-09-30 2006-01-10 Infineon Technologies Ag On-die detection of the system operation frequency in a DRAM to adjust DRAM operations
TWI283515B (en) 2002-10-02 2007-07-01 Via Tech Inc Method and device for adjusting reference level
US7327597B1 (en) 2002-10-02 2008-02-05 Cisco Technology, Inc. Static random access memory architecture
KR100481504B1 (ko) 2002-11-12 2005-04-07 삼성전자주식회사 디지털 디스플레이 장치의 샘플링 위치 조정 장치 및 조정방법
JP2004173177A (ja) 2002-11-22 2004-06-17 Nec Corp Ｐｌｌ回路
US7152009B2 (en) 2002-11-29 2006-12-19 Matsushita Electric Industrial Co., Ltd. Parameter correction circuit and parameter correction method
KR100531469B1 (ko) 2003-01-09 2005-11-28 주식회사 하이닉스반도체 지연고정 정보저장부를 구비한 아날로그 지연고정루프
DE10308527B4 (de) 2003-02-27 2012-05-31 Lantiq Deutschland Gmbh Abstimmschaltung und Verfahren zur Abstimmung einer Filterstufe
GB2400760B (en) 2003-04-14 2005-12-21 Wolfson Ltd Improved phase/frequency detector and phase lock loop circuit
US6882237B2 (en) 2003-04-30 2005-04-19 Zarlink Semiconductor Inc. Capture range control mechanism for voltage controlled oscillators
US6975554B1 (en) 2003-04-30 2005-12-13 Advanced Micro Devices, Inc. Method and system for providing a shared write driver
GB2417360B (en) 2003-05-20 2007-03-28 Kagutech Ltd Digital backplane
US7099643B2 (en) 2003-05-27 2006-08-29 Broadcom Corporation Analog open-loop VCO calibration method
US7139213B2 (en) 2003-06-02 2006-11-21 Silicon Aquarius, Inc. Multiple data path memories and systems
US7254690B2 (en) 2003-06-02 2007-08-07 S. Aqua Semiconductor Llc Pipelined semiconductor memories and systems
US7454555B2 (en) 2003-06-12 2008-11-18 Rambus Inc. Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device
US7477716B2 (en) 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US6845059B1 (en) 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
JP4019021B2 (ja) 2003-07-14 2007-12-05 日本テキサス・インスツルメンツ株式会社 半導体メモリセル
US7158425B2 (en) 2003-07-28 2007-01-02 Mosaic Systems, Inc. System and method for providing a redundant memory array in a semiconductor memory integrated circuit
US7046093B1 (en) 2003-08-27 2006-05-16 Intergrated Device Technology, Inc. Dynamic phase-locked loop circuits and methods of operation thereof
US7464282B1 (en) 2003-09-03 2008-12-09 T-Ram Semiconductor, Inc. Apparatus and method for producing dummy data and output clock generator using same
US6998922B2 (en) 2003-09-08 2006-02-14 Broadcom Corp. Phase locked loop modulator calibration techniques
US7349515B1 (en) 2003-09-22 2008-03-25 Cypress Semiconductor Corporation Method and an apparatus to improve production yield of phase locked loops
US7352249B2 (en) 2003-10-03 2008-04-01 Analog Devices, Inc. Phase-locked loop bandwidth calibration circuit and method thereof
US7019999B1 (en) * 2003-10-08 2006-03-28 Netlogic Microsystems, Inc Content addressable memory with latching sense amplifier
US6933789B2 (en) 2003-11-13 2005-08-23 Skyworks Solutions, Inc. On-chip VCO calibration
US7263152B2 (en) 2003-11-18 2007-08-28 Analog Devices, Inc. Phase-locked loop structures with enhanced signal stability
US6954091B2 (en) 2003-11-25 2005-10-11 Lsi Logic Corporation Programmable phase-locked loop
US7246215B2 (en) 2003-11-26 2007-07-17 Intel Corporation Systolic memory arrays
US7047146B2 (en) 2003-12-19 2006-05-16 Airoha Technology Corp Method for automatically calibrating the frequency range of a PLL and associated PLL capable of automatic calibration
US7042792B2 (en) 2004-01-14 2006-05-09 Integrated Device Technology, Inc. Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays
JP4260034B2 (ja) 2004-01-30 2009-04-30 三洋電機株式会社 クロック生成方法及びクロック生成装置
US7200713B2 (en) 2004-03-29 2007-04-03 Intel Corporation Method of implementing off-chip cache memory in dual-use SRAM memory for network processors
JP4651298B2 (ja) 2004-04-08 2011-03-16 三菱電機株式会社 周波数自動補正ｐｌｌ回路
US20050226079A1 (en) 2004-04-08 2005-10-13 Yiming Zhu Methods and apparatus for dual port memory devices having hidden refresh and double bandwidth
TWI237119B (en) 2004-04-15 2005-08-01 Mediatek Inc Phase locked loop, adaptive frequency detector and related method thereof
KR100574980B1 (ko) 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
US7042271B2 (en) 2004-05-06 2006-05-09 Broadcom Corporation Resistor compensation apparatus
US7489164B2 (en) 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
TWI232023B (en) 2004-05-21 2005-05-01 Sunplus Technology Co Ltd Voltage control oscillator
JP4662532B2 (ja) * 2004-06-03 2011-03-30 パナソニック株式会社 半導体記憶装置
JP2006127460A (ja) 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
US7142477B1 (en) 2004-06-18 2006-11-28 Cypress Semiconductor Corp. Memory interface system and method for reducing cycle time of sequential read and write accesses using separate address and data buses
US7002416B2 (en) 2004-06-29 2006-02-21 Micrel, Inc. Circuit for driving a voltage controlled oscillator for frequency modulation
US7019569B2 (en) 2004-07-09 2006-03-28 Faraday Technology Corp. Method of implementing multi-transfer curve phase lock loop
DE102004037162A1 (de) 2004-07-30 2006-03-23 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung eines Taktsignals
KR100684067B1 (ko) 2004-08-13 2007-02-16 삼성전자주식회사 주파수 범위 제한기능 및 온도보상 효과를 갖는 전압제어발진기
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
KR100618860B1 (ko) 2004-09-09 2006-08-31 삼성전자주식회사 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
KR100668360B1 (ko) 2004-11-09 2007-01-16 한국전자통신연구원 위상 주파수 검출기
US20060119443A1 (en) 2004-12-08 2006-06-08 Via Technologies Inc. Damping coefficient variation mechanism in a phase locked loop
JP2006164183A (ja) 2004-12-10 2006-06-22 Renesas Technology Corp 半導体信号処理装置
US7095287B2 (en) 2004-12-28 2006-08-22 Silicon Laboratories Inc. Method and apparatus to achieve a process, temperature and divider modulus independent PLL loop bandwidth and damping factor using open-loop calibration techniques
US7375593B2 (en) 2005-01-19 2008-05-20 Paul William Ronald Self Circuits and methods of generating and controlling signals on an integrated circuit
US7746181B1 (en) 2005-01-28 2010-06-29 Cypress Semiconductor Corporation Circuit and method for extending the usable frequency range of a phase locked loop (PLL)
WO2006083034A1 (ja) 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
KR100562655B1 (ko) 2005-02-28 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 동작 제한 필터 및 그 방법
US20070189101A1 (en) 2005-05-17 2007-08-16 Atmel Corporation Fast read port for register file
US20060248305A1 (en) 2005-04-13 2006-11-02 Wayne Fang Memory device having width-dependent output latency
US7636019B1 (en) 2005-06-07 2009-12-22 Cypress Semiconductor Corporation Phase lock loop pre-charging system and method
US20070001721A1 (en) 2005-07-01 2007-01-04 Chi-Yang Chen Power-on reset circuit
US7577225B2 (en) 2005-07-28 2009-08-18 Agere Systems Inc. Digital phase-looked loop
JP4749089B2 (ja) 2005-08-26 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2005346922A (ja) 2005-09-01 2005-12-15 Renesas Technology Corp 同期型半導体記憶装置
JP4738112B2 (ja) 2005-09-12 2011-08-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7487315B2 (en) 2005-09-14 2009-02-03 Via Technologies, Inc. Accessing apparatus capable of reducing power consumption and accessing method thereof
US7439816B1 (en) 2005-09-28 2008-10-21 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
US7355907B2 (en) 2005-10-28 2008-04-08 Sony Corporation Performing read and write operations in the same cycle for an SRAM device
US7313040B2 (en) 2005-10-28 2007-12-25 Sony Corporation Dynamic sense amplifier for SRAM
US7389457B2 (en) 2005-10-28 2008-06-17 Sony Corporation Shift registers free of timing race boundary scan registers with two-phase clock control
US8542050B2 (en) 2005-10-28 2013-09-24 Sony Corporation Minimized line skew generator
TWI295806B (en) 2005-11-24 2008-04-11 Via Tech Inc Output circuit of sram
JP2007193928A (ja) 2005-12-19 2007-08-02 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7663415B2 (en) 2005-12-30 2010-02-16 Stmicroelectronics Pvt. Ltd. Phase locked loop (PLL) method and architecture
WO2007085003A2 (en) 2006-01-20 2007-07-26 Sirf Technology, Inc. Method of eliminating temperature induced band switching in ultra wideband voltage controlled oscillator
US7336533B2 (en) 2006-01-23 2008-02-26 Freescale Semiconductor, Inc. Electronic device and method for operating a memory circuit
US7355482B2 (en) 2006-02-17 2008-04-08 Seiko Epson Corporation Methods and apparatus for compensating a variable oscillator for process, voltage, and temperature variations using a replica oscillator
US7362184B2 (en) 2006-02-28 2008-04-22 International Business Machines Corporation Frequency divider monitor of phase lock loop
JP2007266935A (ja) 2006-03-28 2007-10-11 Nec Corp Ｐｌｌ回路
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
US7516385B2 (en) 2006-04-28 2009-04-07 Sony Corporation Test semiconductor device in full frequency with half frequency tester
US7312629B2 (en) 2006-05-17 2007-12-25 Sony Corporation Programmable impedance control circuit calibrated at Voh, Vol level
JP2008034037A (ja) 2006-07-28 2008-02-14 Toshiba Corp 半導体記憶装置
US7813161B2 (en) 2006-08-30 2010-10-12 Stmicroelectronics Pvt. Ltd Dual port SRAM with dedicated read and write ports for high speed read operation and low leakage
TWI332318B (en) 2006-09-07 2010-10-21 Realtek Semiconductor Corp Multiloop phase locked loop circuit
JP4842064B2 (ja) 2006-09-14 2011-12-21 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US7471158B2 (en) 2006-09-19 2008-12-30 Faraday Technology Corp. Automatic switching phase-locked loop
US7502273B2 (en) 2006-09-27 2009-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Two-port SRAM with a high speed sensing scheme
US7965112B2 (en) 2006-09-29 2011-06-21 Mediatek Inc. Power-on reset circuits
US8261138B2 (en) 2006-10-24 2012-09-04 International Business Machines Corporation Test structure for characterizing multi-port static random access memory and register file arrays
US7623404B2 (en) 2006-11-20 2009-11-24 Freescale Semiconductor, Inc. Memory device having concurrent write and read cycles and method thereof
US7660149B2 (en) 2006-12-07 2010-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with separate read and write ports
FR2910999B1 (fr) 2006-12-28 2009-04-03 Commissariat Energie Atomique Cellule memoire dotee de transistors double-grille, a grilles independantes et asymetriques
US7495969B2 (en) 2007-01-30 2009-02-24 International Business Machines Corporation Techniques for improving write stability of memory with decoupled read and write bit lines
JP4357538B2 (ja) 2007-03-07 2009-11-04 株式会社日立製作所 半導体集積回路装置
US7592847B2 (en) 2007-03-22 2009-09-22 Mediatek Inc. Phase frequency detector and phase-locked loop
KR100854419B1 (ko) 2007-03-31 2008-08-26 주식회사 하이닉스반도체 파워 업 신호 생성장치
US7633322B1 (en) 2007-04-06 2009-12-15 Altera Corporation Digital loop circuit for programmable logic device
US7760032B2 (en) 2007-04-20 2010-07-20 Tialinx, Inc. Self-compensating voltage-controlled oscillator
US20080265957A1 (en) 2007-04-25 2008-10-30 Luong Trong V Self-Resetting Phase Frequency Detector with Multiple Ranges of Clock Difference
US7605667B2 (en) 2007-04-26 2009-10-20 Mediatek Inc. Frequency synthesizer with a harmonic locked phase/frequency detector
US7595657B2 (en) 2007-05-01 2009-09-29 Sony Corporation Dynamic dual control on-die termination
US7558095B2 (en) 2007-05-02 2009-07-07 Agere Systems Inc. Memory cell for content-addressable memory
US8004920B2 (en) 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
US7920409B1 (en) 2007-06-05 2011-04-05 Arizona Board Of Regents For And On Behalf Of Arizona State University SRAM cell with intrinsically high stability and low leakage
US7956695B1 (en) 2007-06-12 2011-06-07 Altera Corporation High-frequency low-gain ring VCO for clock-data recovery in high-speed serial interface of a programmable logic device
US7719329B1 (en) 2007-06-15 2010-05-18 Cypress Semiconductor Corporation Phase-locked loop fast lock circuit and method
KR100944497B1 (ko) 2007-06-25 2010-03-03 삼성전자주식회사 디지털 주파수 검출기 및 이를 이용한 디지털 ｐｌｌ
US7848725B2 (en) 2007-07-02 2010-12-07 Broadcom Corporation RF transmitter with stable on-chip PLL
US7659783B2 (en) 2007-07-16 2010-02-09 Micrel, Inc. System and method for phase-locked loop (PLL) for high-speed memory interface (HSMI)
US7830212B2 (en) 2007-07-30 2010-11-09 Mediatek Inc. Phase locked loop, voltage controlled oscillator, and phase-frequency detector
JP2009038778A (ja) 2007-08-06 2009-02-19 Nec Electronics Corp Ｖｃｏ回路及びそれを用いたｐｌｌ回路
US7965564B2 (en) 2007-09-18 2011-06-21 Zikbit Ltd. Processor arrays made of standard memory cells
JP2009104757A (ja) 2007-10-02 2009-05-14 Panasonic Corp 半導体記憶装置
US7885138B2 (en) 2007-10-19 2011-02-08 International Business Machines Corporation Three dimensional twisted bitline architecture for multi-port memory
US7746182B2 (en) 2007-11-02 2010-06-29 Texas Instruments Incorporated Systems and methods for voltage controlled oscillator calibration
US7635988B2 (en) 2007-11-19 2009-12-22 Tier Logic, Inc. Multi-port thin-film memory devices
US7646648B2 (en) 2007-12-03 2010-01-12 International Business Machines Corporation Apparatus and method for implementing memory array device with built in computational capability
US8117567B2 (en) 2007-12-03 2012-02-14 International Business Machines Corporation Structure for implementing memory array device with built in computation capability
JP5228468B2 (ja) 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
JP5228472B2 (ja) 2007-12-19 2013-07-03 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7719330B2 (en) 2007-12-26 2010-05-18 Ali Corporation Phase locked loop device and control method thereof
KR20090074412A (ko) 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
US7737743B1 (en) 2008-03-07 2010-06-15 National Semiconductor Corporation Phase-locked loop including sampling phase detector and charge pump with pulse width control
US8120985B2 (en) 2008-03-12 2012-02-21 Qimonda Ag Multi-bank memory device method and apparatus
US7646215B2 (en) 2008-03-24 2010-01-12 Sony Corporation Efficient method for implementing programmable impedance output drivers and programmable input on die termination on a bi-directional data bus
GB2459108A (en) 2008-04-09 2009-10-14 Wolfson Microelectronics Plc Dithered clock signal generator
US8451971B2 (en) 2008-05-30 2013-05-28 Mediatek Inc. Communication systems, clock generation circuits thereof, and method for generating clock signal
KR20090126087A (ko) 2008-06-03 2009-12-08 현대자동차주식회사 차량용 에어백 장치
JP2010009141A (ja) 2008-06-24 2010-01-14 Toshiba Corp データ転送方法
US7782655B2 (en) 2008-07-01 2010-08-24 Jeng-Jye Shau Ultra-low power hybrid sub-threshold circuits
US7782656B2 (en) 2008-07-23 2010-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM with improved read/write stability
TWI353730B (en) 2008-07-25 2011-12-01 Etron Technology Inc Phase/frequency detector
US20100085086A1 (en) 2008-07-29 2010-04-08 Fujitsu Limited Digital Frequency Detector
US7859919B2 (en) 2008-08-27 2010-12-28 Freescale Semiconductor, Inc. Memory device and method thereof
US7843721B1 (en) 2008-09-18 2010-11-30 Suvolta, Inc. Memory cell including an emitter follower and emitter follower sensing scheme and method of reading data therefrom
US8044724B2 (en) 2008-09-22 2011-10-25 Mosys, Inc. Low jitter large frequency tuning LC PLL for multi-speed clocking applications
US7835175B2 (en) * 2008-10-13 2010-11-16 Mediatek Inc. Static random access memories and access methods thereof
US7839177B1 (en) 2008-11-07 2010-11-23 Altera Corporation Techniques for phase detection with fast reset
US8194481B2 (en) * 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
JP5193846B2 (ja) 2008-12-25 2013-05-08 株式会社東芝 同期化回路
US7929329B2 (en) 2009-01-14 2011-04-19 Micron Technology, Inc. Memory bank signal coupling buffer and method
JP2010170595A (ja) 2009-01-20 2010-08-05 Panasonic Corp 半導体記憶装置
US7990780B2 (en) 2009-02-20 2011-08-02 Apple Inc. Multiple threshold voltage register file cell
US7940599B2 (en) 2009-03-16 2011-05-10 Freescale Semiconductor, Inc. Dual port memory device
US7940088B1 (en) 2009-03-31 2011-05-10 Pmc-Sierra, Inc. High speed phase frequency detector
US7961536B2 (en) 2009-04-13 2011-06-14 Advanced Micro Devices, Inc. Memory device and methods thereof
US7907022B2 (en) 2009-04-23 2011-03-15 Freescale Semiconductor, Inc. Phase-locked loop and method for operating the same
US8063707B2 (en) 2009-05-08 2011-11-22 Mediatek Inc. Phase locked loop
JP5441208B2 (ja) 2009-06-19 2014-03-12 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10832746B2 (en) 2009-07-16 2020-11-10 Gsi Technology Inc. Non-volatile in-memory computing device
US8385106B2 (en) 2009-09-11 2013-02-26 Grandis, Inc. Method and system for providing a hierarchical data path for spin transfer torque random access memory
US8258831B1 (en) 2009-11-09 2012-09-04 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for clock generator lock detector
KR101045072B1 (ko) 2009-12-28 2011-06-29 주식회사 하이닉스반도체 위상고정루프 및 그 구동방법
US9356611B1 (en) 2009-12-30 2016-05-31 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US8638144B1 (en) 2009-12-30 2014-01-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US8325549B2 (en) 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with simplified write bit line precharging
US8284593B2 (en) 2010-04-14 2012-10-09 Freescale Semiconductor, Inc. Multi-port memory having a variable number of used write ports
US8008956B1 (en) 2010-05-18 2011-08-30 Kwangwoon University Industry-Academic Collaboration Foundation Frequency synthesizer and high-speed automatic calibration device therefor
US8208314B2 (en) 2010-06-01 2012-06-26 Aptina Imaging Corporation Sequential access memory elements
JP5598161B2 (ja) 2010-08-26 2014-10-01 ヤマハ株式会社 クロック発生回路
US8213242B2 (en) 2010-09-23 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cells having a row-based read and/or write support circuitry
KR101241157B1 (ko) 2010-11-29 2013-03-11 현대자동차주식회사 내장 에어백 장치
KR101183626B1 (ko) 2010-12-17 2012-09-17 에스케이하이닉스 주식회사 클럭 신호 생성 회로
US8625333B2 (en) 2011-02-22 2014-01-07 Lsi Corporation Memory device having memory cells with write assist functionality
US8294502B2 (en) 2011-03-04 2012-10-23 Altera Corporation Delay circuitry
JP2012205135A (ja) 2011-03-25 2012-10-22 Toshiba Corp 位相調整回路及び半導体装置
US8593896B2 (en) 2011-03-30 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Differential read write back sense amplifier circuits and methods
US20120281459A1 (en) 2011-05-08 2012-11-08 Ben-Gurion University Of The Negev Research And Development Authority Ultra low power memory cell with a supply feedback loop configured for minimal leakage operation
US8643418B2 (en) 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8493774B2 (en) 2011-06-17 2013-07-23 International Business Machines Corporation Performing logic functions on more than one memory cell within an array of memory cells
US8576655B2 (en) 2011-06-21 2013-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memories
US8400200B1 (en) 2011-07-09 2013-03-19 Gsi Technology, Inc. Systems and methods including features of power supply noise reduction and/or power-saving for high speed delay lines
US8488408B1 (en) 2011-07-20 2013-07-16 Gsi Technology, Inc. Systems and methods including clock features such as minimization of simultaneous switching outputs (SSO) effects involving echo clocks
US8982649B2 (en) 2011-08-12 2015-03-17 Gsi Technology, Inc. Systems and methods involving multi-bank, dual- or multi-pipe SRAMs
US8526256B2 (en) 2011-09-16 2013-09-03 International Business Machines Corporation Single-ended sense amplifier with read-assist
US20130083591A1 (en) 2011-09-29 2013-04-04 John J. Wuu Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
US8824230B2 (en) * 2011-09-30 2014-09-02 Qualcomm Incorporated Method and apparatus of reducing leakage power in multiple port SRAM memory cell
US8817550B1 (en) 2011-12-02 2014-08-26 Gsi Technology, Inc. Systems and methods of semiconductor memory devices including features of output buffer initialization circuit(s) and/or multiple power-up detection/handling
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US8625334B2 (en) 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
US8692621B2 (en) 2011-12-21 2014-04-08 Fairchild Semiconductor Corporation Methods and apparatus for oscillator frequency calibration
US8654570B2 (en) 2011-12-29 2014-02-18 Stmicroelectronics International N.V. Low voltage write time enhanced SRAM cell and circuit extensions
US8760958B2 (en) 2012-03-15 2014-06-24 Memoir Systems, Inc. Methods and apparatus for designing and constructing multi-port memory circuits with voltage assist
US9240229B1 (en) 2012-03-15 2016-01-19 Gsi Technology, Inc. Systems and methods involving control-I/O buffer enable circuits and/or features of saving power in standby mode
US8705310B2 (en) 2012-08-24 2014-04-22 Cypress Semiconductor Corporation Access methods and circuits for memory devices having multiple banks
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9692429B1 (en) 2012-11-15 2017-06-27 Gsi Technology, Inc. Systems and methods involving fast-acquisition lock features associated with phase locked loop circuitry
US9093135B2 (en) 2012-11-15 2015-07-28 Nvidia Corporation System, method, and computer program product for implementing a storage array
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9431079B1 (en) 2012-12-13 2016-08-30 Gsi Technology, Inc. Systems and methods of memory and memory operation involving input latching, self-timing and/or other features
US9159391B1 (en) 2012-12-13 2015-10-13 Gsi Technology, Inc. Systems and methods of double/quad data rate memory involving input latching, self-timing and/or other features
US9059691B2 (en) 2012-12-31 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Duty cycle detection and correction circuit in an integrated circuit
US8879303B2 (en) 2013-01-03 2014-11-04 Lsi Corporation Pre-charge tracking of global read lines in high speed SRAM
US9030893B2 (en) 2013-02-06 2015-05-12 Qualcomm Incorporated Write driver for write assistance in memory device
US20140269901A1 (en) 2013-03-13 2014-09-18 Magnum Semiconductor, Inc. Method and apparatus for perceptual macroblock quantization parameter decision to improve subjective visual quality of a video signal
US9053768B2 (en) 2013-03-14 2015-06-09 Gsi Technology, Inc. Systems and methods of pipelined output latching involving synchronous memory arrays
US9171634B2 (en) 2013-03-14 2015-10-27 Arm Limited Memory device and method of controlling leakage current within such a memory device
US9083356B1 (en) 2013-03-14 2015-07-14 Gsi Technology, Inc. Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features
US9208853B2 (en) 2013-03-15 2015-12-08 Intel Corporation Dual-port static random access memory (SRAM)
US9094025B1 (en) 2013-03-15 2015-07-28 Gsi Technology, Inc. Systems and methods of phase frequency detection involving features such as improved clock edge handling circuitry/aspects
TWI614607B (zh) 2013-03-15 2018-02-11 積佳半導體股份有限公司 用於使用資料匯流排反相的記憶體操作之記憶體裝置與方法
US9318174B1 (en) 2013-03-15 2016-04-19 Gsi Technology, Inc. Memory systems and methods involving high speed local address circuitry
US9413295B1 (en) 2013-03-15 2016-08-09 Gsi Technology, Inc. Systems and methods of phase frequency detection with clock edge overriding reset, extending detection range, improvement of cycle slipping and/or other features
WO2014146012A2 (en) 2013-03-15 2014-09-18 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and /or operation including data signals grouped into 10 bits and/or other features
TWI509606B (zh) 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
US9177646B2 (en) 2013-05-06 2015-11-03 International Business Machines Corporation Implementing computational memory from content-addressable memory
US8971096B2 (en) 2013-07-29 2015-03-03 Qualcomm Incorporated Wide range multiport bitcell
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
CN103489477B (zh) 2013-09-04 2016-01-13 华中科技大学 抗总剂量效应存储单元电路
JP6224401B2 (ja) * 2013-10-04 2017-11-01 ルネサスエレクトロニクス株式会社 半導体メモリ
US10153042B2 (en) 2013-11-28 2018-12-11 Gsi Technology Inc. In-memory computational device with bit line processors
US9142285B2 (en) 2013-12-13 2015-09-22 National Chiao Tung University Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation
KR102155511B1 (ko) 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9627042B2 (en) 2013-12-30 2017-04-18 The Regents Of The University Of Michigan Static random access memory cell having improved write margin for use in ultra-low power application
US9494647B1 (en) 2013-12-31 2016-11-15 Gsi Technology, Inc. Systems and methods involving data inversion devices, circuitry, schemes and/or related aspects
US9576622B2 (en) 2014-01-24 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
US9257172B2 (en) 2014-02-28 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-port memory cell
US9449667B2 (en) 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9305633B2 (en) 2014-04-17 2016-04-05 Stmicroelectronics International N.V. SRAM cell and cell layout method
US20150310901A1 (en) 2014-04-24 2015-10-29 Qualcomm Incorporated Memory with a sleep mode
WO2015188159A1 (en) 2014-06-05 2015-12-10 Gsi Technology, Inc. Systems and methods involving multi-bank memory circuitry
CN106462502B (zh) 2014-06-05 2020-12-25 Gsi科技公司 涉及多组双管道存储器电路的系统和方法
TWI550607B (zh) 2014-07-24 2016-09-21 智原科技股份有限公司 運用於雙埠靜態記憶體的寫入擾動減輕電路
US9336864B2 (en) 2014-08-29 2016-05-10 Qualcomm Incorporated Silicon germanium read port for a static random access memory register file
KR101548343B1 (ko) 2014-11-17 2015-09-01 연세대학교 산학협력단 메모리 장치
US9455026B2 (en) 2014-11-18 2016-09-27 Qualcomm Incorporated Shared global read and write word lines
US9401200B1 (en) 2014-12-22 2016-07-26 Altera Corporation Memory cells with p-type diffusion read-only port
US9396795B1 (en) 2014-12-30 2016-07-19 The Regents Of The University Of Michigan Storage device supporting logical operations, methods and storage medium
US9786356B2 (en) 2015-01-30 2017-10-10 Qualcomm Incorporated Memory device with adaptive voltage scaling based on error information
US10431269B2 (en) 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US20160284392A1 (en) 2015-03-24 2016-09-29 Globalfoundries Inc. Memory cell, memory device including a plurality of memory cells and method including read and write operations at a memory cell
CN110335633B (zh) 2015-05-05 2024-01-12 Gsi科技公司 Sram多单元操作
US9853633B1 (en) 2015-06-22 2017-12-26 Gsi Technology, Inc. Systems and methods involving lock-loop circuits, clock signal alignment, phase-averaging feedback clock circuitry
US10659058B1 (en) 2015-06-26 2020-05-19 Gsi Technology, Inc. Systems and methods involving lock loop circuits, distributed duty cycle correction loop circuitry
US9396790B1 (en) 2015-06-30 2016-07-19 Stmicroelectronics International N.V. Multi-supply dual port register file
US9935635B2 (en) 2015-08-28 2018-04-03 Gsi Technology, Inc. Systems and methods involving pseudo complementary output buffer circuitry/schemes, power noise reduction and/or other features
US10249312B2 (en) 2015-10-08 2019-04-02 Qualcomm Incorporated Quantization of spatial vectors
JP6390596B2 (ja) 2015-11-18 2018-09-19 トヨタ自動車株式会社 エアバッグ装置
US10049709B2 (en) 2015-12-31 2018-08-14 Arm Limited Port modes for use with memory
US9789840B2 (en) 2016-03-18 2017-10-17 Ford Global Technologies, Llc Downwardly inflatable vehicle airbag
FR3051960B1 (fr) * 2016-05-24 2019-10-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit memoire adapte a mettre en oeuvre des operations de calcul
US9697890B1 (en) 2016-06-01 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory and interface circuit for bit line of memory
US9685210B1 (en) 2016-07-08 2017-06-20 Qualcomm Incorporated Overlapping precharge and data write
US9640540B1 (en) 2016-07-19 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for an SRAM circuit
CN109643572A (zh) 2016-09-12 2019-04-16 株式会社半导体能源研究所 存储装置及其工作方法、半导体装置、电子构件以及电子设备
US10180808B2 (en) 2016-10-27 2019-01-15 Samsung Electronics Co., Ltd. Software stack and programming for DPU operations
US10242728B2 (en) 2016-10-27 2019-03-26 Samsung Electronics Co., Ltd. DPU architecture
US9916889B1 (en) 2016-12-01 2018-03-13 Intel Corporation Memory circuitry with row-wise gating capabilities
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10534836B2 (en) 2016-12-06 2020-01-14 Gsi Technology Inc. Four steps associative full adder
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10521229B2 (en) 2016-12-06 2019-12-31 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US11514996B2 (en) 2017-07-30 2022-11-29 Neuroblade Ltd. Memory-based processors
FR3088767B1 (fr) 2018-11-16 2022-03-04 Commissariat Energie Atomique Circuit memoire adapte a mettre en oeuvre des operations de calcul
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10673440B1 (en) 2019-08-13 2020-06-02 Xilinx, Inc. Unified programmable computational memory and configuration network

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11328752B2 (en) 2020-05-20 2022-05-10 Silicon Storage Technology, Inc. Self-timed sensing architecture for a non-volatile memory system
TWI787815B (zh) * 2020-05-20 2022-12-21 美商超捷公司 非揮發性記憶體系統之自動計時感測架構

Also Published As

Publication number Publication date
US11763881B2 (en) 2023-09-19
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