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TWI609371B - 涉及群組成10位元之資料信號的動態隨機存取記憶體(dram)裝置及其操作方法 - Google Patents

涉及群組成10位元之資料信號的動態隨機存取記憶體(dram)裝置及其操作方法 Download PDF

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TWI609371B
TWI609371B TW103109934A TW103109934A TWI609371B TW I609371 B TWI609371 B TW I609371B TW 103109934 A TW103109934 A TW 103109934A TW 103109934 A TW103109934 A TW 103109934A TW I609371 B TWI609371 B TW I609371B
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蔣源堡
朴淳圭
車基元
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積佳半導體股份有限公司
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Description

涉及群組成10位元之資料信號的動態隨機存取記憶體(DRAM)裝置及 其操作方法 參考相關申請案
本案請求臨時專利申請案第61/801,486號申請日2013年3月15日之權益及優先權，該案全部爰引於此並融入本說明書之揭示。
發明領域
本發明大致上係有關於資料匯流排反相，及更明確言之係有關於資料匯流排反相記憶體電路之系統及方法、包括資料信號群組成10位元之組態及/或操作。
發明背景
資料匯流排反相(DBI)為能夠減低同時切換雜訊、AC電流及DC電流汲取及相聯結的問題之介面方案。例如於具有資料信號群組成10位元之DBI方案中，例如當在二進制匯流排中10針腳的半數或以上為低(亦即0)時，用於發訊該資料匯流排反相的DBI針腳(例如DBI#)係設定為低(亦 即0)，及資料匯流排係於DBI匯流排反相。當DBI#設定為零時，如此指示反相資料匯流排，於該處於DBI匯流排中的半數或以上的位元為高。反相可於資料匯流排上藉基於DBI針腳上的DBI邏輯電路執行。因不超過半數位元可在DBI方案下切換，故不多於10位元之半數消耗AC電力。DBI方案之輸出通常設定為通過電阻式連結至VDD電源供應器而結束於高位準。因輸出結束所致的DC電流也減低，原因在於不多於半數輸出可於低位準。
圖1例示一既有內部9位元資料匯流排之電流切換。當在一個週期全部9位元從低切換至高而在下個週期從高切換至低時，執行最大電流切換。當全部9位元在同向切換時，IDD及地電流係在最大位準，因而引發一電流波尖，其又轉而造成VDD下降，及造成接地彈跳通過電力匯流排電阻器R1及R2。如此轉而減低切換速度。因此雖然外部資料匯流排採用一DBI方案以減低DC電流及AC電流及同時切換輸出(SSO)雜訊，習知設計將外部資料匯流排轉換成普通資料匯流排，全部位元切換其仍然嘈雜。
結合DBI邏輯的習知記憶體系統之一實施例係提供於圖2。此處，DBI格式化器電路245及DBI轉換器電路241係在記憶體晶片210之記憶體核心244的輸入及輸出各自提供。同理，記憶體控制器220之相對應輸出及輸入包括DBI格式化器電路245及DBI轉換器電路241兩者。藉此方式，在邏輯221與記憶體244間執行DBI處理。儲存於記憶體244的資料不包括任何DBI資訊。習知地，DBI轉換器電路 241或DBI格式化器電路245係於記憶體控制器220提供，及與在記憶體晶片210內部的DBI格式化器電路245或DBI轉換器電路241成對。
其它既有DBI邏輯電路係提供於圖3A及3B，分別地例示DBI格式化器邏輯及DBI轉換器邏輯。圖3A之DBI格式化器邏輯接收從一記憶體核心提供的九個資料位元之輸入，DBI模式作動信號DBI#，及輸出該等資料位元具有一個位元DBI針腳DBI#基於低資料位元之量而指示資料反相或非反相。DBI#信號可從外部針腳或從內部模式暫存器供應。圖3B之DBI轉換器邏輯使用DBI針腳DBI#及DBIe#接收九個資料位元之輸入，及呈DBI#及DBIe#之函式輸出被反相或否的資料位元。
圖4A例示具現DBI邏輯的一個此種習知電路設計440。於寫入週期期間，例如接收9位元資料DQ及1位元DBI針腳DBI#，及經由DBI轉換器邏輯441處理及輸出為信號Din，若DBI#被設定為低，則信號Din被反相。然後資料位元通過區段資料442處理，及輸出為區段資料sd，輸入列通過閘443，及然後寫入記憶體核心444。於一讀取週期期間，所儲存9位元核心資料通過列通過閘443處理及輸出為ssl，於區段電路442感測，及於感測線SL上輸出。然後DBI格式化器邏輯445輸出DBI針腳DBI#及9位元資料DQ。又，圖4B為略圖例示記憶體核心444、列通過閘443、及區段電路442之電路組件實施例。
但此等習知系統及方法在處理DBI位元及相聯 結的資料進出記憶體胞元中具有某些缺點及/或效率，此等缺點導致各種問題，諸如不必要的電力消耗，及/或不期望的電流起伏及雜訊等缺點。因此需要有系統及方法其可提供在其它發明中同時切換雜訊的減低，IDD電流及/或IDD電流波尖問題的減少，及/或因DBI轉換導致的延遲之去除。
依據本發明之一實施例，係特地提出一種涉及資料信號群組成10位元之動態隨機存取記憶體(DRAM)裝置，該裝置包含：一記憶體核心；輸入電路其直接地接收與一資料信號相聯結的一資料匯流排反相(DBI)位元而未傳輸通過與一輸入緩衝器相聯結的DBI邏輯；區段電路其儲存該DBI位元入該記憶體核心，從該記憶體核心讀取該DBI位元，及提供該DBI位元作為輸出；其中該記憶體裝置儲存及處理該DBI位元於一內部資料匯流排上作為一常規資料位元。
210‧‧‧記憶體晶片
220‧‧‧記憶體控制器
221‧‧‧邏輯
241、441‧‧‧資料匯流排反相(DBI)轉換器邏輯
244、444、552‧‧‧記憶體核心
245、445‧‧‧DBI格式化器邏輯
440‧‧‧具現DBI邏輯之習知電路設計
442、551‧‧‧區段感測放大器(SA)&資料
443、559‧‧‧列通過閘
550‧‧‧記憶體裝置
553‧‧‧輸入緩衝器及驅動器
554‧‧‧輸出緩衝器
555‧‧‧電路
600‧‧‧未經看管的圖形切割演算法
603‧‧‧資料輸出緩衝器電路
604‧‧‧資料輸入緩衝器電路
605‧‧‧位址緩衝器電路
611-614、1012、1013、1105-1109、1205、1206‧‧‧暫存器/閂鎖
701‧‧‧定址及匹配電路
702、902、904‧‧‧記憶體陣列及I/O SA電路
703‧‧‧寫入同調暫存器電路
704‧‧‧讀取電路
803、804‧‧‧節點
805-808‧‧‧通過閘
809、810‧‧‧暫存器
901‧‧‧記憶體陣列
903、905‧‧‧wdrv
906、907‧‧‧雙向匯流排
1007、1008‧‧‧多工器
1009‧‧‧或閘
1010、1011‧‧‧Mux輸出
1101‧‧‧匹配選擇器
1102‧‧‧讀/寫多工器
1103、1104‧‧‧比較器
1201‧‧‧間鎖
1208‧‧‧緩衝器輸出
1210、1211‧‧‧緩衝器
Ain‧‧‧位址輸入
AR0‧‧‧讀取位址
AW0-2‧‧‧寫入位址
C0-2‧‧‧集總電容
clk‧‧‧時鐘
CMD‧‧‧指令
Din‧‧‧資料匯流排
DQ‧‧‧位元資料
R1-2‧‧‧電力匯流排之電阻器
RD0‧‧‧讀取指令
RKKx‧‧‧位址
sd、sd#‧‧‧區段資料
SL‧‧‧感測線
ssl、ssl#‧‧‧差分信號對
WR0-2‧‧‧寫入指令
構成本說明書之一部分的附圖例示此處發明之各種具現及面向，且連同詳細說明部分輔助例示本發明之原理。附圖中：圖1為針對一非DBI方案之既有切換電路之電路圖。
圖2為結合DBI之既有記憶體電路之方塊圖。
圖3A為既有DBI格式化器邏輯之示意圖。
圖3B為既有DBI轉換器邏輯之示意圖。
圖4A為既有DBI電路之方塊圖。
圖4B為既有DBI電路之電路圖。
圖5A為一方塊圖顯示符合此處發明之一或多個面向之一記憶體裝置實施例中之例示資料匯流排反相面向。
圖5B為符合此處發明之一或多個面向針對資料匯流排反相方案之一例示切換電路之電路圖。
圖6A為描繪電路實施例之一方塊圖，顯示符合此處發明之一或多個面向，具有DBI資料儲存於記憶體為第十位元的一例示資料旁通具現。
圖6B為一方塊圖描繪符合此處發明之一或多個面向之例示位址緩衝器電路605。
圖7為一方塊圖描繪符合此處發明之一或多個面向之例示記憶體排組電路。
圖8A為一方塊圖顯示符合此處發明之一或多個面向之寫入同調暫存器電路703實施例之一例示邏輯圖。
圖8B為一時程圖描繪符合此處發明之一或多個面向之例示寫入同調暫存器時序面向。
圖9A為一方塊圖顯示符合此處發明之一或多個面向之記憶體陣列及I/O感測放大器電路702實施例之一例示邏輯圖。
圖9B為一時程圖描繪符合此處發明之一或多個面向之例示記憶體陣列及I/O感測放大器電路時序面向。
圖10為一方塊圖顯示符合此處發明之相關面向 之讀取電路704實施例之一例示邏輯圖。
圖11A為一方塊圖顯示符合此處發明之相關面向之定址及匹配電路701實施例之一例示邏輯圖。
圖11B為一時程圖描繪符合此處發明之一或多個面向之例示定址及匹配電路時序面向。
圖12A為一方塊圖顯示符合此處發明之相關面向之資料輸入緩衝器電路604實施例之一例示邏輯圖。
圖12B為一時程圖描繪符合此處發明之一或多個面向之例示資料輸入緩衝器電路時序面向。
圖13為一方塊圖顯示符合此處發明之相關面向之資料輸出緩衝器電路603實施例之一例示邏輯圖。
圖14為一時程圖描繪符合此處發明之一或多個面向，當讀取位址不匹配寫入同調暫存器內的寫入位址時之例示讀取時序面向。
圖15為一時程圖描繪符合此處發明之一或多個面向，當讀取位址匹配寫入同調暫存器內的寫入位址中之一者時之例示讀取時序面向。
圖16為一時程圖描繪符合此處發明之一或多個面向，當讀取位址匹配寫入同調暫存器內的寫入位址中之兩者時之例示讀取時序面向。
較佳實施例之詳細說明
現在參考此處發明做詳細說明，其實施例係例示於附圖。後文詳細說明部分陳述之具現並不表示符合本案 所請發明之全部具現。取而代之，其僅為符合本發明相關之某些面向的若干實施例。可能時全文圖式中將使用相同元件符號以指示相同的或相似的部件。
圖5A為一方塊圖顯示符合此處發明之一或多個面向之一記憶體裝置實施例中之例示資料匯流排反相面向。參考圖5A，例示接收具有DBI方案及一DBI#輸入之一9位元資料匯流排的一記憶體裝置之發明的第一面向。此處，所顯示的例示記憶體裝置550包括具有感測放大器(SA)及資料驅動器551的一或多個區段及一記憶體核心552。此種記憶體裝置之具現可解碼成為區段，以減少字線數目及位元線長度，以達成較高速度及耗用較少電力。
如圖5A顯示，該例示記憶體裝置550可包括一記憶體核心552及輸入電路553，其接收與一資料信號相聯結的一資料匯流排反相(DBI)位元，直接地作為輸入，亦即未經傳輸通過與一輸入緩衝器相聯結的DBI邏輯。又復，記憶體電路諸如區段電路551可將DBI位元儲存入記憶體核心552，從記憶體核心552讀取DBI位元，及提供該DBI位元作為輸出。如此，依據此處具現，一記憶體裝置諸如記憶體裝置550可將該DBI位元儲存於一內部資料匯流排上作為一常規資料匯流排處理之。
轉向此等電路之操作實施例，於一個例示寫週期期間，9資料位元及該一位元DBI#係接收自針腳，及通過輸入緩衝器及驅動器553以生成一10位元Din匯流排。該等輸入緩衝器及驅動器553可含有針對同步記憶體之輸入暫存 器或閂鎖。於該10位元Din匯流排中，9資料位元及該一位元DBI#係如同10資料位元記憶體裝置處理。然後，10 Din位元於區段SA &資料551中解碼以生成10 sd(區段資料)及sd#(互補sd)對。然後，該等sd及sd#對通過一列通過閘559，及然後寫入10資料位元記憶體核心552。
又復，於一個例示讀週期期間，來自記憶體核心552之10資料位元係通過解碼區段存取，於該處該等信號通過該列通過閘。其次，該信號係由區段SA &資料551接收用以感測及放大，及然後輸出作為感測線(SL)匯流排之10位元。於本例示具現中，10位元SL匯流排包含9資料位元及一個DBI#位元。然後SL匯流排經緩衝及藉輸出緩衝器554驅動作為輸出。又，輸出緩衝器554可含有針對同步記憶體之輸出暫存器或閂鎖。藉此方式，此處記憶體裝置因而被組配以儲存及處理該DBI位元作為一常規資料位元。據此，常規資料位元不在寫週期上經由DBI轉換器邏輯轉換，也無需在讀週期間藉DBI格式化器邏輯轉換，如圖4A陳述。
至於寫操作，Din匯流排可為重載通用線。如此處陳述，本具現可只有5資料位元切換一個方式，而另外5位元切換另一方式作為位元切換的最大數目。因此，比較如於既有電路中全部9位元切換而不含DBI#作為Din匯流排之一部分，切換雜訊減低。當Din驅動器之全部10位元集合群組，以因互補切換本質故分享從VDD至地電位之一共通解耦電容器時進一步減低切換雜訊，如後文連結圖5B顯示及以進一步細節描述。VDD及地電位上減低的切換雜訊如 此提供良好電源供應器以加速該Din匯流排。因DBI轉換器邏輯的不存在，寫速度也比習知技藝改良。此外，例如於圖5B陳述之具現，因互補切換本質故AC電流減低，1至0切換Din線也促成經由解耦電容器，從0充電至1 Din線(例如參考圖5B)。
圖5B例示針對具有9位元資料針腳及一個位元DBI#之一內部資料匯流排之一DBI方案之一實施例。如本文它處所顯示及描述，此種例示電路組態可用於其它具現。參考圖5B，可定義第一態，於該處DBI#係設定為零，及該資料具有4低位元及5高位元之組合(例如資料=000011111及DBI#=0)。於此種例示組態之第一態中，來自該資料及DBI#中之4位元被設定為低或下挽。又，可定義第二態，於該處DBI#係設定為壹，及該資料針腳具有4低位元及5高位元之組合(例如資料=111110000及DBI#=1)。從第一態切換至第二態中，來自該資料及DBI#中之5位元從0切換為1，及資料之4位元從1切換為0。其次，從第二態切換至第一態中，資料之4位元從0切換為1，及4資料位元及DBI#從1切換為0。
如此，依據此處具現，從第一態切換至第二態中，或反之亦然，從低切換至高的位元平均數為4.5，其乃不含DBI之位元切換的最大數目之相同數目。但位元切換的最大數目係出現在有4至5位元從高切換至低，而另外5至4位元從低切換至高時。如此稱作互補輸出切換，於該處誘生切換雜訊的電流波尖可大半被消除，及AC電力可大減。 如連結圖5B闡明，當4資料位元之集總電容C1負載放電時，5資料位元之集總電容C2同時充電，使得從C1至C2之電荷流經解耦電容器C0。要求達到高位準的C2電荷部分可從C1供應通過C0，藉此減少來自VDD及地電位的供電需求。此處然後，此等內部資料匯流排DBI方案可改良速度、減低AC雜訊、及降低AC電力，部分原因在於此等發明之互補驅動本質。
回頭參考符合圖5A實施例之進一步操作，於讀取操作中，SL匯流排可重載通用線。此處，區段SA接收ssl及ssl#之差分信號對，及輸出單端SL。為了完整利用DBI方案，在SA操作前，SL預充電至1。在感測之後，若資料為1，則SL將維持為1；若資料為0，則SL將切換為0。DBI位元包括SL之此等具現具有最大5位元從預充電態1切換為終態0，而10資料位元SL之半數維持為1。相反地，於先前技術中，SL的全部9位元可從預充電態切換為終態。結果，減低SL線切換減低了AC電流，也減少了電流切換雜訊，因而改良了速度。如同於既有系統要求，諸如圖4A及4B顯示，SL直接輸出而未藉DBI格式化器邏輯處理，進一步改良了讀取速度。比較既有電路，此處發明包括一個額外資料位元至9資料位元記憶體核心作為晶片大小額外負擔。但為了達成高速度，記憶體常設計為包含8或16排組，而各個排組進一步分段。因排組額外負擔故，記憶體核心效率因而低於30%。記憶體核心效率係以記憶體胞元面積除以晶片面積度量。因此否則9位元記憶體核心之具有一個額外資 料位元之記憶體核心額外負擔，導致只有6.6%晶片大小犧牲。
晶片大小犧牲以下表描述
符合此等特徵，本具現也可提供具有寬IO組態之高帶寬能力。舉例言之，具有四個記憶體之一叢發長度的x36 IO可具現成內部x144組態。本發明描述針對每9個IO一個DBI#之DBI方案。其次，x144組態可含有16群組x9 IO具有一個DBI#信號於各組以變成x160組態。若針對每18個IO具有一個DBI#信號，則x144 IO組態可含有八群組x18 IO具有該DBI#信號於各組以變成x152組態。因此當DBI記憶體位元之群組化從9增至18時，144位元寬IO組織上的DBI位元總數從16減至8。
依據此處之具現，一記憶體核心可耦接至一資料旁通電路，包括一寫入緩衝器儲存位址，及比較器電路比較一讀取位址與儲存於該寫入緩衝器的位址。例如，當比較器電路決定儲存於該寫入緩衝器之位址匹配讀取位址時，取回得自寫入緩衝器之資料而非來自記憶體陣列之資料。
其次，後文將討論具有資料信號群組成10位元之例示低延遲動態隨機存取記憶體(LLDRAM)之具現。圖6A 為描繪電路實施例之一方塊圖，顯示符合此處發明之一或多個面向，具有DBI資料儲存於記憶體為第十位元的一例示資料旁通具現。如圖6A闡明，8排組x9，BL2(叢發長度2)共通IO DRAM之具現之實施例係提供以具有DBI資料儲存於記憶體為第十位元。電路實施例具有隨機存取週期時間(tRC)=8(週期)，讀取延遲(RL)=12(週期)，寫入延遲(WL)=13(週期)。
參考圖6A，此種記憶體可組織成為八排組600，編號排組0至排組7。位址輸入Ain係由位址緩衝器605接收，及輸出內部位址匯流排A給8記憶體排組。8排組接收相同位址位元，但各個個別排組位址位元除外。因有8排組，故有3個排組位址位元。於記憶體操作期間，各個排組600在每8時鐘週期中之一者接收其獨一排組位址。又復，每8週期，各排組可完成一隨機存取週期時間或tRC=8。由於各個排組的tRC=8，故晶片可於每個週期以8排組操作，只要各排組在少於8週期時間內不會再度定址即可。其次，RL=12表示一輸出位址存取時間為12週期；WL=13表示在相對應寫入指令及寫入位址輸入之後13週期輸入資料輸入。BL2表示表示資料輸出或資料輸入之2拍，或稱在每個時鐘週期上操作雙倍資料速率(DDR)資料。如此，即便tRC=8、RL=12及WL=13，由於8排組組織，每個時鐘週期此處電路及晶片可讀取或寫入DDR資料。換言之，本發明之隨機存取週期時間可以該記憶體排組的隨機存取週期時間之1/8時鐘操作，只要各個排組在8週期以內不再被存取 即可。此處系統及方法也可具有其它組態。舉例言之，BL可為4或8，及tRC、tRL及tWL可具有不同規格。以符合此處描述之具現之方式，本發明也適用於此等不同組態。
如圖6A闡明，DDR資料D及D_DBI#之9位元係經由資料輸入緩衝器604輸入晶片。此處例如D_DBI#可為資料D的DBI位元。在寫入週期中，DDR資料D及D_DBI#經由資料輸入緩衝器604選通入「wri」及「wfi」匯流排之10位元寬。wri匯流排包括在外部時鐘之上升緣的D及D_DBI#之第一DDR資料，及wfi匯流排包括在外部時鐘之下降緣，或在外部互補時鐘之上升緣的D及D_DBI#之第二DDR資料。然後匯流排wri及wfi發送資料給相對應排組及儲存作為20位元寬記憶體。資料D之外儲存的額外2位元為D_DBI#之DDR資料。在讀取週期上，iri及ifi之10位元寬並列從8排組讀取出，及然後通過資料輸出緩衝器603以發送出作為DDR格式化Q_#及9位元寬Q。
圖6B為一方塊圖描繪符合此處發明之一或多個面向之例示位址緩衝器電路。位址輸入Ain乃雙倍資料速率資料匯流排，其位址之半係接收於時鐘的上升緣，及位址之另一半係接收於時鐘的下降緣，或於互補時鐘的上升緣。故位址匯流排之寬度只要求為半數。舉例言之，Ain<12：0>之13位址係藉暫存器/閂鎖611儲存於時鐘clk的上升緣。然後暫存器611、614之輸出藉閂鎖613鎖存。閂鎖613之輸出Ain<12：0>在clk之下降緣為可利用，作為Ain<25：0>之半。Ain<12：0>改成在clk之下降緣位址的另一 半，及由暫存器/閂鎖612儲存。暫存器/閂鎖612之輸出Ain<25：13>在clk之下降緣可用且形成Ain<25：0>的另一半。故位址匯流排之全部位元經儲存，準備發送給在時鐘clk之下降緣的記憶體排組。要言之，位址輸入Ain於每個週期時鐘之各半輸入半數位址，及位址緩衝器613接收在時鐘兩半的位址Ain，及輸出在時鐘clk第二半的內部位址A以發送給8記憶體排組600。
圖7為一方塊圖描繪符合此處發明之一或多個面向之例示記憶體排組電路。參考圖7，顯示圖6A之例示記憶體之各個排組600之細節圖。此處舉例言之，透過寫入同調暫存器電路703，寫入緩衝器之2位元可含於電路/晶片。於所顯示之例示具現中，資料匯流排wri及wfi係輸入電路703，2週期資料經緩衝與儲存。此電路703之輸出透過共通I/O匯流排gr及gf發送給記憶體陣列及I/O感測放大器電路Wdrv 702。二週期寫入緩衝器資料也輸出給讀取電路704，作為第一週期的DDR資料Ar、Af及第二週期的DDR資料Br及Bf。位址A可輸入定址及匹配電路701，其送出讀取或寫入位址RKKx給記憶體陣列702。定址及匹配電路701可儲存2寫入週期位址相對應於儲存於寫入同調暫存器703中之資料。定址及匹配電路701也生成寫入緩衝器匹配信號fmat<0>及fmat<1>給讀取電路704。當一輸入讀取位址匹配一個或兩個儲存寫入位址時，fmat<0>或fmat<1>為高，讀取電路704取Ar、Af或Br、Bf中之一者，及輸出為iri及ifi，而忽略不計記憶體輸出資料gr及gf。又復，記憶體陣列702 接收位址RKKx。在讀取週期上，來自記憶體陣列702的記憶體資料被輸出至gr及gf，及然後輸出至讀取電路704。在寫入週期上，gr及gf變成從寫入同調暫存器703生成的資料輸入匯流排，被寫入具有相對應寫入位址RKKx的記憶體陣列702。
D及D_DBI#被寫入於DBI格式的記憶體，及從記憶體讀取至輸出也作為原先DBI格式。D及D_DBI#也以DBI格式儲存於寫入同調暫存器703，及讀取電路704具有於DBI格式的gr、gf匯流排及Ar、Af、Br及Bf匯流排。於資料輸入路徑未出現DBI轉換，及於資料輸出路徑未出現DBI格式化。
於操作中，wri及wfi係重載通用資料匯流排，也經DBI格式化。匯流排負載及驅動器係經結構化，例如作為電路555，至多只有半數匯流排為撥鈕，及匯流排驅動器為互補驅動器。因此，比較不含DBI的習知方案，此電路具有遠更減低的AC雜訊、AC電力及改良的速度。
此外，iri及ifi為重載單端I/O讀取資料線，在感測期間預充電為高，也經DBI格式化。感測之後，至多只有半數匯流排可從預充電高態切換成低態，比較習知無DBI方案，全部匯流排皆可切換為低。因此，此電路具有遠更減低的AC雜訊、AC電力及改良的速度。
又，gr及gf可為重載雙向IO線。同wri/wfi及iri/ifi，也係DBI格式化。於讀取週期中，於感測期間，gf及gf預充電高。感測之後，至多只有半數匯流排可從預充 電高態切換成低態。在寫入週期中，gr及gf在發送至記憶體陣列702之前也預充電高。當發送至702時，至多只有半數匯流排可從預充電高態切換成低態。總結言之，比起習知無DBI之方案全部匯流排皆可切換為低，至多只有半數gr及gf可從預充電高態切換成最終低態，讀取自或寫入至記憶體陣列。因此涉及此種電路/特徵之系統及方法可具有顯著減低的AC雜訊、AC電力及改良的速度。
因圖6A中全部電路之資料係DBI格式化，故於資料輸入路徑並無DBI轉換器邏輯延遲，及於資料輸出路徑並無DBI格式化器邏輯延遲。又於圖7中，資料從輸入寫入同調暫存器703中的寫入緩衝器的資料流至讀取單元704流至iri及ifi讀取資料匯流排，及然後資料輸出也經常性為相同DBI格式。如此，並無如習知設計遭致的因DBI轉換器邏輯及DBI格式化器邏輯導致的延遲。因此，涉及此種電路/特徵之系統及方法可具有顯著改良速度。
圖8A為一方塊圖顯示符合此處發明之一或多個面向之寫入同調暫存器電路703實施例之一例示邏輯圖。圖8B為一時程圖描繪符合圖8A之具現的例示寫入同調暫存器時序面向。參考圖8A，wri及wfi係輸入寫入同調暫存器電路703。如圖8B闡明，針對tRC=8指令CMD及位址Ain可每8週期輸入，針對WL=13，資料D係於第13週期輸入。例如於記憶體排組之例示寫入操作中，WR0及AW0可於週期0輸入為第一寫入操作，WR1及AW1可於週期8輸入用於下個寫入操作。相對應於WR0及AW0的DDR資料D DR0及DF0 係在第13時鐘的上升緣及下降緣輸入。相對應於WR1及AW1的DDR資料D DR1及DF1係在第21時鐘的上升緣及下降緣輸入。如後文參考圖12A及12B之詳細說明，也於圖8B顯示，DR0及DF0將在下個週期週期14從D輸入匯發送至wri及wfi。同理，DR1及DF1於週期22也於wri及wfi。如同於圖8B，於時鐘週期0於wclk<0>藉輸入晶片的寫入週期指令WR0生成一脈衝，及於時鐘週期8於wclk<1>從寫入週期指令WR1生成一脈衝。圖8B中未顯示，但WR2後來將於wclk<0>生成一脈衝及WR3將於wclk<1>生成一脈衝。於晶片啟動期間設定wclk<0>及wclk<1>之順序，當接收外部寫入指令時經常性地交替生成於wclk<0>及wclk<1>之脈衝。至wclk<0>及wclk<1>在wri及wfi上的資訊儲存於暫存器809及810。809之輸出為第一寫入週期DDR資料Ar及Af，810之輸出為下個寫入週期DDR資料Br及Bf。此等輸出於圖8B顯示為Ar/Af上的DR0/DF0及Br/Bf上的DR1/DF1。類似wclk<0>及wclk<1>，從外部寫入指令生成wdrvk<0>及wdrvk<1>。如圖8B顯示，應答於寫入指令，wdrvk<0>係比wclk<0>更早生成。舉例言之，相對應於週期0之WR0，wdrvk<0>係於週期2至週期7生成，而wclk<0>係於週期15生成。同理，wdrvk<0>也以相同方式生成。然後Ar及Af上的資料通過由wdrvk<0>控制的通過閘805及806至節點803及804，及然後通過由wdrvk<0>及wdrvk<1>之「或」閘輸出的G_line Drv_wd 801及802，後來至gr及gf2寫指令。此時序顯示於圖8B，當藉WR2生成wdrvk<0>高脈衝時，Ar/Af 上的DR0/DF0發送至gr/gf。同理，Br及Bf上的資料通過通過閘807及808至節點803及804，及然後通過由wdrvk<0>及wdrvk<1>之「或」閘輸出的G_line Drv_wd 801及802，後來至gr及gf 2寫指令。
圖9A為一方塊圖顯示符合此處發明之一或多個面向之記憶體陣列及I/O感測放大器電路702實施例之一例示邏輯圖。參考圖9A，讀取或寫入位址RKKx由記憶體陣列901接收。於讀取週期期間，雙向匯流排aio/br及aio/bf分別地從記憶體陣列901輸出至IO S/A 902及IO S/A 904。IO S/A 902、904也分別地接收iosaen作為作動信號，及發送輸出給雙向匯流排gr 906、gf 907。於寫入週期期間，Wdrv 903、905分別地從雙向匯流排gr及gf接收輸入。Wdrv 903、905分別地也接收wdren作為作動信號及發送給雙向匯流排aio/br及aio/bf。然後aio/br及aio/bf發送給記憶體陣列901在相對應於位址RKKx之位置。
類似gr及gf，aio/br及aio/bf為雙向匯流排，預充電高且為DBI格式化，比起習知無DBI之方案全部匯流排皆可切換為低，至多只有半數gr及gf可從預充電高態切換成最終低態，讀取自或寫入至記憶體陣列。因此涉及此種電路/特徵之系統及方法可具有顯著減低的AC雜訊、AC電力及改良的速度。
圖9B為一時程圖圖9A中之例示記憶體陣列及I/O感測放大器電路702之時序操作。至於寫入操作實施例，gr/gf資料於週期2更新至DR1/DF1(-2)，應答於週期0之 寫入指令WR1，從2較早寫入指令輸入寫入資料。RKKx也於週期2更新至AW1(-2)，從2較早寫入指令輸入寫入位址。然後wdren從週期4作動而於gr及gf匯流排發送DR1/DF1(-2)資料給aio/br及aio/bf匯流排；然後此等資料於相對應於位址RKKx之位置發送至記憶體陣列901。至於讀取操作之實施例，讀取指令RD0及讀取位址AR0於週期16呈現於CMD及Ain匯流排上，應答之，AR0於週期18生成於RKKx匯流排上。應答於RKKx位址AR0，記憶體陣列讀取aio/br及aio/bf不比週期23更遲變成可用。然後，iosaen於週期23作動IO/SA，及時將讀取資料從aio/br及aio/bf轉移至gr及gf。
圖10為一方塊圖顯示符合此處發明之相關面向之讀取電路704實施例之一例示邏輯圖。參考圖10，Mux 1007、1008分別地從IO/SA輸出gr及gf，及從寫入同調暫存器輸出Ar、Br、或Af、Bf接收輸入。如進一步連結圖11A描述，當在讀取操作時，輸入的讀取位址匹配稍早輸入2寫入指令儲存的寫入位址，fmat<0>為1。同理，輸入的讀取位址匹配稍早輸入1寫入指令儲存的寫入位址，fmat<1>為1。若兩個儲存寫入位址為相同且讀取位址匹配，則匹配邏輯完成使得只有fmat<1>為1而fmat<0>維持為0，原因在於fmat<1>表示最新資料。當fmat<0>或fmat<1>為1時，表示讀取位址匹配儲存的寫入位址，若fmat<0>為1，則Mux 1007、1008發送來自匯流排Ar、Af之資料，或若fmat<1>為1，則發送來自匯流排Br、Bf之資料，分別發送至Mux輸出1010及1011。若fmat<0>及fmat<1>兩者皆為0，則表示讀 取位址不匹配儲存的寫入位址，則Mux 1007、1008從gr及gf分別地發送輸入資料給Mux輸出1010及1011。「或」閘1009使用輸入fmat<0>及fmat<1>生成Mux控制信號。閂鎖或暫存器1012、1013分別藉fgclkr及fgclkf儲存Mux輸出1010及1011及分別輸出iri及ifi。閂鎖或暫存器1012及1013的輸出iri及ifi為記憶體排組600的輸出，故完成暫存器/閂鎖，使得該等輸出可在八個排組間藉或閘接線在一起。分別地從gr、gf至iri及ifi的資料路徑為10位元DBI格式化匯流排含9資料位元及1D DBI#位元。藉此方式，在寫入同調暫存器703之記憶體陣列外部儲存的寫入資料也通過讀取電路704至資料輸出緩衝器603作為10位元DBI格式化匯流排。前述資料路徑無需DBI轉換器及DBI格式化器。
圖11A為一方塊圖顯示符合此處發明之相關面向之定址及匹配電路701實施例之一例示邏輯圖。圖11B為一時程圖描繪圖11A之電路之時序操作。參考圖11A及圖11B，於寫入操作期間，暫存器/閂鎖1106儲存藉wck輸入位址，及輸出為Aw(N)。例如至於例示寫入操作，於週期0寫入指令WR0可呈現於CMD匯流排，寫入位址AW0係在位址Ain匯流排。應答於WR0，wck生成儲存AW0於Aw(N)於暫存器/閂鎖1106。在下個寫入指令WR1及於週期8呈現寫入位址AW1，然後於暫存器/閂鎖1105 AW0儲存於Aw(N-1)及於暫存器/閂鎖1106 AW1儲存於Aw(N)。於讀取操作期間，暫存器/閂鎖1108儲存藉rck輸入之位址及輸出為AN。參考圖11B，作為讀取操作實施例，讀取指令RD0呈現於CMD 匯流排，及於週期24讀取位址AR0係在位址Ain匯流排。應答於RD0，生成rck儲存AR0於暫存器/閂鎖1108的AN內。然後於比較器Comp1 1103AN與Aw(N-1)比較，及於比較器Comp2 1104AN與Aw(N)比較。若AN分別地與Aw<N-1>或Aw<N>相同，則比較器Comp1 1103及Comp2 1104之輸出亦即Amat<0>或Amat<1>分別為1。若AN分別地不與Aw<N-1>或Aw<N>相同，則Amat<0>或Amat<1>分別為0。匹配選擇器1101將Amat<0>或Amat<1>之狀態發送至暫存器或閂鎖1109之輸入。暫存器/閂鎖1109藉rckd計時，rckd為自rck的延遲時鐘。然後暫存器/閂鎖1109產生輸出fmat<0>或fmat<1>。fmat<0>或fmat<1>之狀態分別地同Amat<0>或Amat<1>，但當Amat<0>及Amat<1>為1時除外。若Amat<0>及Amat<1>兩者皆為1，則fmat<1>為1及fmat<0>為0，原因在於fmat<1>表示最新資料。Fmat之狀態及時間也描繪於圖11B。
圖12A為一方塊圖顯示符合此處發明之相關面向之資料輸入緩衝器電路604實施例之一例示邏輯圖。參考圖12A，資料輸入緩衝器接收D_DBI#至緩衝器1211及D<8：0>至緩衝器1210，及其輸出1208提供給暫存器/閂鎖1205及1206。D及D_DBI#為DDR格式資料匯流排，表示資料輸入於時鐘兩緣。暫存器/閂鎖1205至dk之上升緣儲存D及D_DBI#之10位元，係與主時鐘clk同相位。閂鎖1201然後於dk至wri之下降緣通過1205、1203之輸出。暫存器/閂鎖1206至dk之下降緣儲存D及D_DBI#之10位元。Wfi為1206 之輸出且在dk之下降緣為可用，時間與wri相同。圖12B為一例示時程圖描繪符合圖12A之例示時序操作。上升緣dk也是dk的互補時鐘之上升緣。
圖13為一方塊圖顯示符合此處發明之相關面向之資料輸出緩衝器電路603實施例之一例示邏輯圖。參考圖13，iri及ifi係從記憶體排組輸出及作為資料輸出緩衝器603之輸入。iri及ifi係藉qclkr及qclkf多工化且閂鎖及然後輸出給DDR格式化Q及Q_DBI#。qclkr及qclkf係藉鎖相迴路(PLL)或延遲鎖定迴路(DLL)電路生成，使得Q及Q_DBI# DDR資料係對齊時鐘clk的兩緣。Q及Q_DBI#為DBI格式化資料，亦即不超過半數資料位元為0。
圖14為一時程圖例示符合此處發明之相關面向，從陣列讀取、寫至陣列及同調暫存器功能之實施例。參考圖14，CMD匯流排上的讀取指令RD0及Ain匯流排上的讀取位址AR0係呈現於週期16。寫入指令WR1及寫入位址AW1係呈現於週期0，與AW1相聯結的資料DR1/DF1係於週期13載入。當執行讀取指令RD0時，DR1及DF1係儲存於寫入同調暫存器703之Ar/Af。同理，寫入指令WR2及寫入位址AW2係呈現於週期8，與AW2相聯結的資料DR2/DF2係於週期21載入。當執行讀取指令RD0時，DR2及DF2係儲存於寫入同調暫存器703之Br/Bf。圖14顯示當AR0並非與AW1或AW2相同時的讀取操作，輸出Q係讀取自記憶體陣列資料。
圖15為一時程圖例示符合此處發明之相關面 向，從陣列讀取及同調暫存器功能之實施例。類似圖14，圖15具有CMD、Ain及D之相同時序。但圖15顯示當AR0與AW1相同但與AW2相異時的讀取操作，輸出Q係讀取自寫入同調暫存器703之Ar/Af。
圖16為一時程圖例示符合此處發明之相關面向，從陣列讀取及同調暫存器功能之實施例。類似圖14，圖16具有CMD、Ain及D之相同時序。但圖16顯示當AR0與AW1及AW2兩者相同時的讀取操作，輸出Q係讀取自寫入同調暫存器703之Br/Bf。
摘要言之，圖14-16例示從記憶體陣列或從同調暫存器中之一者讀取之實施例。圖14-16也例示資料如何儲存於寫入同調暫存器，及也例示資料如何從寫入同調暫存器轉移至記憶體陣列。若干具現中，於整個寫入操作期間，資料係從具有DBI格式的外部針腳輸入，儲存於有相同DBI格式的寫入同調暫存器，及從也有相同DBI格式的寫入同調暫存器轉移至記憶體。用於讀取操作，依據一個面向，DBI格式化資料係讀取自記憶體陣列至IO感測放大器，然後相同DBI格式化資料流至輸出針腳。或根據另一面向，當資料係讀取自寫入同調暫存器，相同DBI格式化資料流至輸出針腳。比較非DBI格式化內部資料匯流排設計，此處陳述之發明藉由跳過DBI格式化器邏輯及DBI轉換器邏輯而改良讀取及寫入效能。又，此處描述的發明也減低了AC雜訊及/或減少AC電力，且又轉而改良了效能及速度。
除了前述記憶體發明及記憶體架構之外，本發明 也包括記憶體操作之方法、符合此處特徵及/或功能的記憶體裝置之製法、產品(諸如DRAM或具現DRAM之產品)、及透過此等方法製造之產品。舉例言之但非限制性，此處記憶體製造方法可包括RAM製法，諸如於CMOS技術涉及面向，諸如p-mos及n-mos電晶體之形成、多層金屬化層及/或本地互連體等。此處多個範例/主要方法例如，闡明於美國專利案第4,794,561、5,624,863、5,994,178、6,001,674、6,117,754、6,127,706、6,417,549、6,894,356、及7,910,427號以及美國專利申請公告案第US2007/0287239A1號，爰引於此並融入本說明書之揭示。於某些情況下，此處發明之面向可涉及邏輯及/或邏輯指令達成，包括例如與電路相聯結執行的程式模組。概略言之，程式模組可包括執行特定任務或具現特定邏輯、控制、延遲或指令的常式、程式、物件、組件、資料結構等。本發明也可於分散式電路脈絡實施，於該處電路係透過通訊匯流排、電路或鏈路連結。於分散式設定中，控制/指令可從含記憶體儲存裝置的本地及遠端計算元件兩者進行。
如前文揭示，符合本發明之特徵可透過及涉及電腦硬體、軟體及/或韌體運用。舉例言之，此處揭示之系統及方法可連結各種形式具體實施或使用，包括例如記憶體、資料處理器諸如計算裝置其也包括記憶體、資料庫、數位電子電路、韌體、軟體、或其組合。又，雖然所揭示之具現描述特定硬體組件，但符合此處發明的系統及方法可於硬體、軟體及/或韌體之任一項組合具現。此外，此處 發明的前述特徵及其它面向及原理可於各種記憶體環境具現。此等環境及相關應用可特別地建構用以執行根據本發明之各種常式、方法及/或操作，或可包括通用電腦或計算平台，選擇性地藉碼作動或重新組配以提供需要的功能。
此處描述的方法及系統之面向可具現為程式規劃入多個電路中之任一者的功能，包括可規劃邏輯裝置(PLD)諸如可現場程式規劃閘陣列(FPGA)、可規劃陣列邏輯(PAL)裝置、可電氣規劃邏輯及記憶體裝置及標準以胞元為基礎的裝置，以及特定應用積體電路。其它具現面向之可能包括：記憶體裝置、具有記憶體之微控制器(諸如EEPROM)、嵌入式微處理器、韌體、軟體等。此外，該等面向可於具有以軟體為基礎的電路模擬之微處理器、離散式邏輯(循序及組合)、客端裝置、模糊(神經)邏輯、量子裝置、及前述裝置型別中之任一者的混合體實施。潛在裝置技術可以多個組件型別提供，例如，金氧半場效電晶體(MOSFET)技術例如互補金氧半導體(CMOS)、兩極性技術例如射極耦合邏輯(ECL)、聚合物技術(例如矽軛合聚合物及金屬軛合聚合物-金屬結構)、類比與數位混合型等。
也須注意此處揭示之各種邏輯及/或功能，就其表現、暫存器轉移、邏輯組件、及/或其它特性而言，可使用硬體、韌體、及/或於各種機器可讀取或電腦可讀取媒體實施的資料/指令中之任一項組合作動。其中可實施此等格式化資料及/或指令的電腦可讀取媒體包括，但非限制性各種形式的非依電性儲存媒體(例如光學、磁學、或半導體儲 存媒體)，但不包括過渡媒體諸如載波。除非上下文另行明白指示否則於詳細說明部分及申請專利範圍各項中，「包含」、「包含有」等詞意圖解譯為與排它或羅列盡淨意義相對的含括意義；換言之，「包括，但非限制性」意義。使用單數或多數之術語也分別地包括多數或單數。此外，「此處」、「後文」、「上文」、「下文」等詞及類似術語係指本案全文而非本案之任何特定部分。當「或」一詞用於二或多個項目之列表時，該詞涵蓋該詞之下列解譯：該列表中之該等項目中之任一者、該列表中之該等項目中之全部、及該列表中之該等項目中之任一項組合。雖然此處已經特別地描述本發明之某些目前較佳具現，但熟諳技藝人士顯然易知本發明係有關於未背離此處發明之精髓及範圍可對此處顯示的及描述的各種具現所做變化及修改。據此，意圖本發明係僅受適用法規要求的程度限制。
550‧‧‧記憶體裝置
551‧‧‧區段感測放大器(SA)&資料
552‧‧‧記憶體核心
553‧‧‧輸入緩衝器及驅動器
554‧‧‧輸出緩衝器
555‧‧‧電路
C0-2‧‧‧集總電容
Din‧‧‧資料匯流排
DQ‧‧‧位元資料
R1-2‧‧‧電力匯流排電阻器
sd、sd#‧‧‧區段資料
SL‧‧‧感測線
ssl、ssl#‧‧‧差分信號對

Claims (18)

  1. 一種動態隨機存取記憶體(DRAM)裝置，其涉及群組成10位元之資料信號，該DRAM裝置包含：一記憶體核心；輸入電路，其直接地接收與一資料信號相關聯的一資料匯流排反相(DBI)位元作為輸入而未傳輸通過與一輸入緩衝器相關聯的DBI邏輯；記憶體電路，其儲存該DBI位元入該記憶體核心，從該記憶體核心讀取該DBI位元，及提供該DBI位元作為輸出；其中該DRAM裝置儲存及處理該DBI位元於一內部資料匯流排上作為一常規資料位元；及一資料旁通電路，包括耦接至該記憶體核心之一輸入、儲存位址之一寫入緩衝器、及比較一讀取位址與儲存於該寫入緩衝器中之該等位址之一比較器，其中當該比較器判定儲存於該寫入緩衝器中之位址匹配該讀取位址時，來自該寫入緩衝器的資料而不是來自該記憶體核心的資料被取回，藉此致使輸出資料信號繞過該DBI邏輯。
  2. 如請求項1之裝置，其中有一Din匯流排包含：一匯流排驅動器，其包括一第一電容負載、一第二電容負載、及耦接於該第一電容負載與該第二電容負載間之一解耦電容器。
  3. 如請求項1之裝置，其中有一Din匯流排包含：一匯流排驅動器，其包括一第一電容負載及一第二電容負載，其中該等電容負載中之一者係由高走低而另一電容負載係由低走高。
  4. 如請求項1之裝置，其中有一Din匯流排包含：一匯流排驅動器，包括一第一電容負載透過一解耦電容器對一第二電容負載供給電荷。
  5. 如請求項1之裝置，其中有一Din匯流排包含：一匯流排驅動器，包括一第一電容負載之一放電，透過一解耦電容器對一第二電容負載供給電荷以減低電力消耗及/或切換雜訊。
  6. 如請求項1之裝置，其中該輸入緩衝器包含一雙倍資料速率位址匯流排，其於一時鐘週期之一第一半部輸入一位址之一第一半部，於該時鐘週期之一第二半部輸入該位址之一第二半部，及於該時鐘之下降緣輸出整個位址。
  7. 如請求項1之裝置，其進一步包含：連結感測電路至輸出電路之多個感測線，其中一或多個DBI格式感測線係預充電於高狀態；其中該等感測線中之半數或更多係放大至一終態之高狀態。
  8. 如請求項1之裝置，進一步包括連結感測電路至輸出電路之多個感測線，其中一或多個DBI格式感測線係預充電於高狀態。
  9. 如請求項1之裝置，進一步包括連結感測電路至輸出電路之多個感測線，其中全部DBI格式感測線係預充電於高狀態。
  10. 如請求項1之裝置，進一步包含一讀取電路，組配來接收一感測電路之一輸出及基於該感測電路之該輸出選擇通過之資料。
  11. 如請求項1之裝置，其中藉由儲存DBI位元於該記憶體陣列以減少該記憶體陣列的電力消耗。
  12. 如請求項1之裝置，其進一步包含：一寫入緩衝器，其包含：對應於該輸入電路之資料輸入暫存器/閂鎖器之寫入位址暫存器/閂鎖器；一位址比較器，用以比較一讀取位址與儲存於該寫入緩衝器中之寫入位址，其中當該位址比較器匹配該讀取位址與該寫入緩衝器中之寫入位址時，來自該等資料輸入暫存器之該DBI格式化資料及該DBI位元即輸出給資料輸出暫存器。
  13. 如請求項12之裝置，其中藉由從該等資料輸入暫存器取回的在該等資料輸出暫存器之資料輸出取回，減少該記憶體陣列之電力消耗。
  14. 如請求項12之裝置，其中與通過該記憶體核心之資料輸出取回相比，藉由從該等資料輸入暫存器取回的在該等資料輸出暫存器之資料輸出取回，增加了記憶體取回操 作的速度。
  15. 一種DRAM裝置，包括：一資料匯流排反相(DBI)匯流排，其涉及群組成10位元之資料信號，該DBI匯流排包含：一資料匯流排，組配成使得不多於半數的資料位元被設定為低；包括一DBI資料位元之電路，該DBI資料位元指出該資料匯流排是否欲被反相；由該資料匯流排及該DBI資料位元所分享之一電源供應器匯流排；由該資料匯流排及該DBI資料位元所分享之一地電位匯流排；及設在該電源供應器匯流排與該地電位匯流排間之一解耦電容器；一記憶體核心；以及一資料旁通電路，包括耦接至該記憶體核心之一輸入、儲存位址之一寫入緩衝器、及比較一讀取位址與儲存於該寫入緩衝器中之該等位址之一比較器，其中當該比較器判定儲存於該寫入緩衝器中之位址匹配該讀取位址時，來自該寫入緩衝器的資料而不是來自該記憶體核心的資料被取回，藉此致使輸出資料信號繞過該DBI匯流排。
  16. 如請求項15之裝置，其進一步包含：一第一電容負載、一第二電容負載、及耦接於該第 一電容負載與該第二電容負載間之該解耦電容器。
  17. 如請求項16之裝置，其中該第一電容負載之放電供給電荷通過該解耦電容器給該第二電容負載以執行互補輸出切換。
  18. 一種涉及群組成10位元之資料信號的DRAM記憶體操作之方法，該方法包含：接收一資料匯流排反相(DBI)位元及資料位元作為輸入；將該DBI位元及該等資料位元輸出至區段電路；將該等資料位元寫至一記憶體陣列之位元線；比較一讀取位址與儲存於一寫入緩衝器中之位址；當該讀取位址不匹配儲存於該寫入緩衝器中之該等位址時，從該記憶體陣列讀取該等資料位元；當該讀取位址匹配儲存於該寫入緩衝器中之該等位址時，讀取來自該寫入緩衝器的資料而不是來自該記憶體陣列的資料，藉此致使輸出資料信號繞過DBI邏輯；及輸出該等DBI格式化資料位元及該等DBI位元，其中自該資料輸入，遍歷通過於該記憶體陣列及一或多個寫入同調暫存器中之儲存，至該資料輸出的該資料之資料格式為DBI格式。
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