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WO2017010029A1 - 光電変換装置 - Google Patents

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WO2017010029A1
WO2017010029A1 PCT/JP2016/002259 JP2016002259W WO2017010029A1 WO 2017010029 A1 WO2017010029 A1 WO 2017010029A1 JP 2016002259 W JP2016002259 W JP 2016002259W WO 2017010029 A1 WO2017010029 A1 WO 2017010029A1
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WO
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photoelectric conversion
semiconductor layer
semiconductor substrate
amorphous semiconductor
region
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PCT/JP2016/002259
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伸 難波
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Panasonic Intellectual Property Management Co Ltd
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Panasonic Intellectual Property Management Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/16—Photovoltaic cells having only PN heterojunction potential barriers
    • H10F10/164—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells
    • H10F10/165—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells
    • H10F10/166—Photovoltaic cells having only PN heterojunction potential barriers comprising heterojunctions with Group IV materials, e.g. ITO/Si or GaAs/SiGe photovoltaic cells the heterojunctions being Group IV-IV heterojunctions, e.g. Si/Ge, SiGe/Si or Si/SiC photovoltaic cells the Group IV-IV heterojunctions being heterojunctions of crystalline and amorphous materials, e.g. silicon heterojunction [SHJ] photovoltaic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/70—Surface textures, e.g. pyramid structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a photoelectric conversion device.
  • a photoelectric conversion device for solar cells expected as a new energy source, a photoelectric conversion device in which a semiconductor thin film such as amorphous or microcrystal is laminated on a semiconductor substrate is used.
  • the photoelectric conversion device converts incident sunlight into photoelectric carriers.
  • the present invention is to provide a photoelectric conversion device with improved conversion efficiency.
  • One embodiment of a photoelectric conversion device includes a first conductivity type semiconductor substrate, a second conductivity type first amorphous semiconductor layer formed on the semiconductor substrate, and a first amorphous semiconductor. And a first crystal in contact with both the semiconductor substrate and the first surface electrode in the first amorphous semiconductor layer. Provide an area.
  • a photoelectric conversion device with improved conversion efficiency can be provided.
  • FIG. 1 is a diagram illustrating a schematic configuration of a photoelectric conversion apparatus 100 according to the embodiment.
  • FIG. 2 is an enlarged view of a broken line portion of FIG.
  • FIG. 3 is a flowchart showing a manufacturing process of the photoelectric conversion device 100 according to the embodiment.
  • FIG. 4A is a top view of the surface of the semiconductor substrate 10 after Step 1 is finished.
  • FIG. 4B is a cross-sectional view of the surface of the semiconductor substrate 10 after Step 1 is finished.
  • FIG. 5 is a cross-sectional view of the surface of the semiconductor substrate 10 before and after performing step 2.
  • FIG. 6 is an enlarged view on the p side in the cross-sectional view of the structure according to the present embodiment after step 4 has been completed.
  • FIG. 7 is an enlarged view of a broken line portion in FIG.
  • FIG. 1 is a diagram illustrating a schematic configuration of a photoelectric conversion apparatus 100 according to an embodiment.
  • the photoelectric conversion device 100 includes an n-type semiconductor substrate 10, a p-side photoelectric conversion region 20 formed on the first main surface of the semiconductor substrate 10, and the first main substrate of the semiconductor substrate 10.
  • a grid electrode 40 formed on the surface electrode 30.
  • FIG. 2 is an enlarged view of a broken line portion of FIG.
  • the material used for the semiconductor substrate 10 may be a material used for a general semiconductor element.
  • an n-type single crystal silicon substrate is used as the first conductivity type semiconductor substrate 10.
  • an uneven shape 60 is formed on the surface of the semiconductor substrate 10.
  • the p-side photoelectric conversion region 20 formed on the first main surface of the semiconductor substrate 10 may be a single layer or may be formed by stacking a plurality of amorphous semiconductor layers having different compositions.
  • a p-type amorphous semiconductor layer 20p is stacked on a substantially intrinsic i-type amorphous semiconductor layer 20i, and the p-side photoelectric conversion region 20 is formed by the two layers.
  • the n-side photoelectric conversion region 22 formed on the second main surface of the semiconductor substrate 10 may be a single layer, or a plurality of amorphous semiconductor layers having different compositions may be stacked.
  • an n-type amorphous semiconductor layer 22n is stacked on a substantially intrinsic i-type amorphous semiconductor layer 22i, and the n-side photoelectric conversion region 22 is formed by the two layers.
  • a surface electrode 30 made of a transparent conductive oxide film layer is provided on the p-side photoelectric conversion region 20 and the n-side photoelectric conversion region 22, a surface electrode 30 made of a transparent conductive oxide film layer is provided.
  • the grid electrode 40 formed by applying and sintering a resin paste in which conductive particles are dispersed is formed.
  • the photoelectric conversion device 100 is formed in the p-side photoelectric conversion region 20 at the same time as the p-side photoelectric conversion region 20 and has a crystalline region 50 (having higher conductivity than the p-side photoelectric conversion region 20). (Described later).
  • FIG. 3 is a flowchart showing manufacturing steps of the photoelectric conversion device 100 according to this embodiment. Hereinafter, each process will be described in detail.
  • Step 1 Preparation of crystalline silicon substrate having uneven surface
  • a semiconductor substrate 10 made of n-type single crystal silicon having a plane orientation [100] is prepared. After removing the contamination of the surface of the semiconductor substrate 10 by various cleanings, an uneven shape 60 constituted by quadrangular pyramids arranged two-dimensionally is formed on the surface.
  • the semiconductor substrate 10 is immersed in an alkaline aqueous solution containing at least one of sodium hydroxide (NaOH), potassium hydroxide (KOH), and tetramethylammonium hydroxide (TMAH) for a predetermined time.
  • concentration of the alkaline aqueous solution is about 0.1 to 10% by weight, and the temperature during immersion is not particularly limited.
  • the surface of the semiconductor substrate 10 made of single crystal silicon is anisotropically etched, and the concavo-convex shape 60 is formed.
  • FIG. 4A is a top view of the surface side of the semiconductor substrate 10 after Step 1 is finished.
  • FIG. 4B is a cross-sectional view of the front surface side of the semiconductor substrate 10 after Step 1 is finished. More specifically, FIG. 4A shows a state where a large number of uneven shapes 60 made of uniform quadrangular pyramids are formed on the surface of the semiconductor substrate 10 by anisotropic etching.
  • 4B is a cross-sectional view taken along the line IVB-IVB in FIG. 4A.
  • the back side of the semiconductor substrate 10 has a similar shape. In this concavo-convex shape, the slope 70 of the quadrangular pyramid is the (111) plane among the crystal planes of single crystal silicon.
  • the height of the quadrangular pyramids constituting the uneven shape 60 is, for example, about 1 to 10 ⁇ m, and the distance between adjacent quadrangular pyramids, that is, the distance between the apexes of the quadrangular pyramids is, for example, about 1 to 10 ⁇ m.
  • a portion between adjacent quadrangular pyramids is referred to as a valley portion 80a.
  • Step 2 Post-processing of the semiconductor substrate 10
  • An isotropic etching process is performed on the semiconductor substrate 10 on which the concavo-convex shape 60 is formed by wet etching using a chemical etching solution.
  • FIG. 5 is a cross-sectional view of the surface of the semiconductor substrate 10 before and after performing step 2.
  • the sharp valley portion 80a becomes a valley portion 80b having an arc shape or a flat shape.
  • a mixed solution of hydrofluoric acid (HF) and nitric acid (HNO 3 ) is used as the chemical etching solution.
  • the method of isotropic etching is not limited to this, and dry etching using a mixed gas of tetrafluoromethane (CF 4 ) and oxygen (O 2 ) may be used.
  • CF 4 tetrafluoromethane
  • O 2 oxygen
  • the width of the valley portion 80b and the curvature of the arc can be adjusted.
  • the slope portion 70 of the concavo-convex shape 60 is the (111) plane, whereas the valley portion 80b becomes a crystal plane close to (100) by isotropic etching.
  • the valley 80a changes to a shape like the valley 80b, and at the same time, the peak of the convex part may be an arc shape or a flat shape.
  • the crystal plane is close to (100).
  • Step 3 Oxidation treatment of semiconductor substrate 10
  • the semiconductor substrate 10 that has undergone the process 2 is further treated with an oxidizing chemical to form a silicon dioxide film on the surface of the semiconductor substrate 10.
  • the oxidizing chemical include ozone water and nitric acid aqueous solution, but a method of exposing to air or an ozone atmosphere may be used for simplicity.
  • the semiconductor substrate 10 after step 2 is immersed in 5% concentration ozone water for about 5 minutes.
  • the oxidation rate varies depending on the crystal orientation exposed on the surface of the semiconductor substrate 10.
  • the quadrangular pyramid slope portion 70 that is, the region having the plane orientation (111)
  • the valley portion 80b that is, the region close to the plane orientation (100)
  • a silicon dioxide film is formed.
  • FIG. 6 is an enlarged view on the p side in the cross-sectional view of the structure according to the present embodiment after step 4 has been completed.
  • the p-side photoelectric conversion region 20 is formed by laminating an i-type amorphous semiconductor layer 20i and a p-type amorphous semiconductor layer 20p.
  • the i-type amorphous semiconductor layer 20i is, for example, an amorphous intrinsic silicon semiconductor thin film containing hydrogen.
  • the intrinsic semiconductor thin film means that the concentration of the p-type or n-type dopant contained is 5 ⁇ 10 18 / cm 3 or less, or when the p-type and n-type dopants are contained at the same time.
  • the i-type amorphous semiconductor layer 20i be thin to suppress light absorption as much as possible, and thick enough to sufficiently passivate the surface of the semiconductor substrate 10.
  • the i-type amorphous semiconductor layer 20i has a thickness of 1 nm to 25 nm, preferably 5 nm to 10 nm.
  • the i-type amorphous semiconductor layer 20i can be formed by plasma enhanced chemical vapor deposition (PECVD), Cat-CVD (Catalytic Chemical Vapor Deposition), sputtering, or the like.
  • PECVD plasma enhanced chemical vapor deposition
  • it is formed using a method such as an RF (Radio Frequency) plasma CVD method, a VHF (Very High Frequency) plasma CVD method, or a microwave plasma CVD method.
  • RF plasma CVD Radio Frequency
  • VHF Very High Frequency
  • microwave plasma CVD a case where RF plasma CVD is used will be described.
  • the i-type amorphous semiconductor layer 20i is supplied into the film formation chamber by diluting, for example, a silicon-containing gas such as silane (SiH 4 ) with hydrogen gas at a ratio shown in Table 1. Then, it can be formed by applying RF high-frequency power to parallel plate electrodes or the like to turn the silicon-containing gas into plasma and supplying it to the film-forming surface of the heated semiconductor substrate 10.
  • the substrate temperature during film formation is preferably 120 ° C. to 300 ° C.
  • the RF power density is preferably 1 mW / cm 2 to 30 mW / cm 2 .
  • a p-type amorphous semiconductor layer 20p is stacked on the i-type amorphous semiconductor layer 20i.
  • the p-type amorphous semiconductor layer 20p is an amorphous semiconductor layer containing a p-type conductive dopant.
  • the p-type amorphous semiconductor layer 20p is an amorphous p-type silicon semiconductor thin film containing hydrogen.
  • the p-type amorphous semiconductor layer 20p is formed so that the concentration of the p-type dopant in the film is higher than that of the i-type amorphous semiconductor layer 20i.
  • the p-type amorphous semiconductor layer 20p is thinned so as to suppress light absorption as much as possible, while carriers generated in the semiconductor substrate 10 are effectively separated at the pn junction, and the generated carriers are surface electrodes. It is preferable to increase the thickness so that it can be efficiently collected by 30.
  • the p-type amorphous semiconductor layer 20p has a thickness of 1 nm to 25 nm, preferably 5 nm to 10 nm.
  • the p-type amorphous semiconductor layer 20p is formed using a method similar to that of the i-type amorphous semiconductor layer 20i after adding a certain proportion of p-type dopant diborane (B 2 H 6 ).
  • a silicon-containing gas such as silane (SiH 4 ) and a p-type dopant-containing gas such as diborane (B 2 H 6 ) are supplied after being diluted with hydrogen gas. At this time, it is preferable to add about 0.1% to 10% of diborane with respect to silane.
  • the p-type amorphous semiconductor layer 20p is formed by applying RF high-frequency power to parallel plate electrodes or the like to turn the silicon-containing gas into plasma and heating the semiconductor substrate 10 that has been heated. It is formed on the i-type amorphous semiconductor layer 20i by supplying a plasma-containing silicon-containing gas.
  • the substrate temperature during film formation is preferably 120 ° C. to 300 ° C.
  • the RF power density is preferably 1 mW / cm 2 to 30 mW / cm 2 .
  • the film formation conditions of the i-type amorphous semiconductor layer 20i and the p-type amorphous semiconductor layer 20p in this embodiment are conditions that allow relatively easy crystal growth (including microcrystals), and as described above, the p-side When the photoelectric conversion region 20 is formed, the p-side photoelectric conversion region 20 including a part of the crystal region 50 is formed. At this time, the crystal region 50 exists in both the i-type amorphous semiconductor layer 20 i and the p-type amorphous semiconductor layer 20 p and is in contact with both the semiconductor substrate 10 and the surface electrode 30.
  • the n-side photoelectric conversion region 22 is formed by stacking a substantially intrinsic i-type amorphous semiconductor layer 22i and an n-type amorphous semiconductor layer 22n.
  • the i-type amorphous semiconductor layer 22i is, for example, an amorphous intrinsic silicon semiconductor thin film containing hydrogen.
  • the intrinsic semiconductor thin film means that the concentration of the p-type or n-type dopant contained is 5 ⁇ 10 18 / cm 3 or less, or when the p-type and n-type dopants are contained at the same time.
  • a semiconductor thin film having a concentration difference between them of 5 ⁇ 10 18 / cm 3 or less.
  • the i-type amorphous semiconductor layer 22i is preferably thin so as to suppress light absorption as much as possible, and thick enough to sufficiently passivate the surface of the semiconductor substrate 10.
  • the i-type amorphous semiconductor layer 22i has a thickness of 1 nm to 25 nm, preferably 5 nm to 10 nm.
  • the i-type amorphous semiconductor layer 22i can be formed by plasma enhanced chemical vapor deposition (PECVD), Cat-CVD, sputtering, or the like.
  • PECVD plasma enhanced chemical vapor deposition
  • it is formed using a method such as an RF plasma CVD method, a VHF plasma CVD method, or a microwave plasma CVD method.
  • the i-type amorphous semiconductor layer 22i is supplied with a silicon-containing gas such as silane (SiH 4 ) diluted with hydrogen and supplied with RF high-frequency power or the like to parallel plate electrodes or the like. It is formed by supplying plasma-ized silicon-containing gas onto the film-forming surface of the heated semiconductor substrate 10.
  • the dilution rate of the silicon-containing gas when forming the i-type amorphous semiconductor layer 22i is lower than that when forming the i-type amorphous semiconductor layer 20i.
  • the substrate temperature during the film formation of the i-type amorphous semiconductor layer 22i is also 150 ° C. or higher and 250 ° C. or lower.
  • the RF power density is 1 mW / cm 2 or more and 10 mW / cm 2 or less.
  • the n-type amorphous semiconductor layer 22n is an amorphous semiconductor layer containing an n-type conductive dopant.
  • the n-type amorphous semiconductor layer 22n is formed so that the concentration of the n-type dopant in the film is higher than that of the i-type amorphous semiconductor layer 22i.
  • the n-type amorphous semiconductor layer 22n is thinned so as to suppress light absorption as much as possible, while the carriers generated in the semiconductor substrate 10 are generated while being effectively separated by the BSF (Back Surface Field) structure. It is preferable to increase the thickness so that the carriers are efficiently collected by the surface electrode 30.
  • the thickness of the n-type amorphous semiconductor layer 22n is 1 nm to 25 nm, preferably 5 nm to 10 nm.
  • the n-type amorphous semiconductor layer 22n is formed using a method similar to that for the i-type amorphous semiconductor layer 22i after adding an n-type dopant in a certain ratio.
  • an n-type dopant-containing gas such as phosphine (PH 3 ) is diluted with hydrogen and supplied to a silicon-containing gas such as silane (SiH 4 ). At this time, it is preferable to add about 0.1% to 10% of diborane with respect to silane.
  • the n-type amorphous semiconductor layer 22n is formed by applying RF high-frequency power to parallel plate electrodes or the like to turn a silicon-containing gas into plasma, and heating the heated semiconductor substrate 10 It is formed on the i-type amorphous semiconductor layer 22i by supplying a plasma-ized silicon-containing gas.
  • the substrate temperature during film formation is 150 ° C. or more and 250 ° C. or less, and the RF power density is 1 mW / cm 2 or more and 10 mW / cm 2 or less.
  • a surface electrode 30 made of a transparent conductive oxide film is formed on the photoelectric conversion region 20 on the p side and the photoelectric conversion region 22 on the n side.
  • the surface electrode 30 is made of a metal oxide represented by indium tin oxide (ITO), and is formed by a vapor deposition method, a sputtering method, or the like.
  • the surface electrode 30 collects conductive carriers in the p-side photoelectric conversion region 20 and the n-side photoelectric conversion region 22 onto the surface of the photoelectric conversion element 100.
  • the grid electrode 40 for further collecting the conductive carriers collected by the surface electrode 30 and taking out the conductive carriers to the outside of the photoelectric conversion element.
  • the grid electrode 40 is obtained by printing a thermosetting resin paste containing conductive particles such as Ag (silver) particles as a filler on the surface electrode 30 by screen printing or the like, and sintering and drying. Formed.
  • the method of forming the grid electrode 40 is not limited to this, and a grid electrode or the like mainly composed of Cu (copper) may be formed using an electrolytic plating technique. In either case, adjacent photoelectric conversion elements are electrically connected by connecting a wiring material (not shown) to the grid electrode 40 when processing the photoelectric conversion elements into a solar cell module.
  • the photoelectric conversion apparatus 100 of this embodiment is formed by the above processes.
  • FIG. 7 is an enlarged view of a broken line portion in FIG.
  • the photoelectric conversion device 100 includes the p-side photoelectric conversion region 20 on the semiconductor substrate 10, and the p-side photoelectric conversion region 20 is a crystal with high crystallinity as illustrated in FIG. 7.
  • Region 50 is provided therein.
  • the crystal region 50 has a columnar shape, is unevenly distributed in the valley 80b in the uneven shape 60 formed on the surface of the semiconductor substrate 10, and is on the p-side photoelectric conversion region so as to be in contact with both the semiconductor substrate 10 and the surface electrode 30. 20 is penetrated.
  • the crystal regions 50 exist in a dispersed manner without covering the entire valley portion 80b.
  • the crystal region 50 is observed by a transmission electron microscope (TEM), and is observed as a dark region in the dark field image as compared with the amorphous semiconductor layer forming the p-side photoelectric conversion region 20.
  • TEM transmission electron microscope
  • the reason why the p-side photoelectric conversion region 20 having the crystal region 50 localized in the recesses can be formed by the above manufacturing method is considered as follows.
  • the crystal plane of the sloped portion 70 of the quadrangular pyramid which is the convex portion of the concavo-convex shape 60 is (111).
  • the crystal plane of the valley 80b formed by performing isotropic etching in step 2 after the formation of the concavo-convex shape 60 is not (111) but close to (100).
  • the oxidation rate varies depending on the crystal plane exposed on the surface of the semiconductor substrate 10. For this reason, when the semiconductor substrate 10 having two types of crystal planes exposed on the surface is subjected to an oxidation treatment using the method described in this embodiment, the crystal plane is compared with a region close to (100). Thus, the oxidation rate of the region which is the crystal plane (111) is increased. That is, when considered per unit time, the silicon dioxide (SiO 2 ) film formed on the slope portion 70 of the quadrangular pyramid is thicker than the silicon dioxide (SiO 2 ) film formed on the valley portion 80 b.
  • the PECVD condition for forming the p-type photoelectric conversion region in the present embodiment has a high hydrogen dilution rate. That is, the mixed gas of silane (SiH 4 ) gas and hydrogen gas is a condition in which a relatively large amount of hydrogen gas is contained. Under such PECVD conditions, generation of hydrogen radicals is promoted, and crystal growth and microcrystal growth are promoted. The reason is as follows.
  • the arrangement of atoms constituting the film follows the arrangement of atoms exposed on the surface of the substrate. That is, even if an amorphous semiconductor layer is stacked on a crystal substrate with an unstrained crystal plane exposed using the conditions in this embodiment, a layer with high crystallinity as a whole is easily formed.
  • strain may be formed on the surface, or a substance different from the substrate may be formed on the substrate so as not to be affected by crystals on the substrate surface.
  • a gas containing silicon is laminated on the semiconductor substrate 10 in which the silicon dioxide (SiO 2 ) films formed by the sloped portion and the valley portion 80b of the concavo-convex shape 60 are different.
  • the crystal region 50 is unevenly distributed in the valley portion 80b where the silicon dioxide (SiO 2 ) film is thinner than the slope portion 70 of the concavo-convex shape 60.
  • the crystal region 50 thus formed is superior in conductivity as compared with the amorphous semiconductor layer forming the p-side photoelectric conversion region 20. Therefore, the higher the proportion of the crystal region 50 present in the p-side photoelectric conversion region 20, the lower the resistance loss in the film thickness direction of the p-side photoelectric conversion region 20. This effect appears as an increase in the value of the fill factor (FF) in the characteristic parameter when the output of the solar cell is measured.
  • FF fill factor
  • the passivation ability of the p-side photoelectric conversion region 20 is superior to the passivation ability of the crystal region 50. Therefore, if the area where the crystal region 50 is in contact with the semiconductor substrate 10 becomes too large, the passivation effect cannot be maintained and the open circuit voltage (Voc) is lowered.
  • the crystal region 50 is unevenly distributed in the valley 80 b of the semiconductor substrate 10. That is, the fill factor (FF) is increased to prevent the open circuit voltage (Voc) from decreasing.
  • FF fill factor
  • Voc open circuit voltage
  • the semiconductor substrate 10 made of n-type single crystal silicon has been described.
  • the semiconductor substrate 10 made of p-type single crystal silicon may be used.
  • the configuration of the present embodiment is applied to the n-side photoelectric conversion region 22 having a conductivity type opposite to that of the semiconductor substrate 10.
  • the crystal region 50 may also be provided in the n-side photoelectric conversion region 22.
  • the surface electrode 30 is formed between the p-side photoelectric conversion region 20 and the n-side photoelectric conversion region 22 and the grid electrode 40, but the surface electrode 30 is not formed. Also good. That is, the p-side photoelectric conversion region 20 and the n-side photoelectric conversion region 22 may be in direct contact with the grid electrode 40.
  • the p-side photoelectric conversion region 20 is configured by laminating an i-type amorphous semiconductor layer 20i and a p-type amorphous semiconductor layer 20p. Only the semiconductor layer 20p may not include the i-type amorphous semiconductor layer 20i. Even when the semiconductor substrate 10 and the p-side photoelectric conversion region 20 are in direct contact with each other, it is better to provide a crystal region in contact with both the semiconductor substrate 10 and the surface electrode 30 as shown in this embodiment. F. Has the effect of increasing. Similarly, the n-side photoelectric conversion region 22 may include only the n-type amorphous semiconductor layer 22n and may not include the i-type amorphous semiconductor layer 22i.
  • both surfaces may be light incident surfaces.

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Abstract

本発明の光電変換装置（１００）は、第一導電型である半導体基板（１０）と、半導体基板（１０）上に形成された、第二導電型であるｐ側の光電変換領域（２０）と、ｐ側の光電変換領域（２０）上に形成された表面電極（３０）と、を備える光電変換装置（１００）であって、ｐ側の光電変換領域（２０）中に、半導体基板（１０）及び表面電極（３０）の両方に接する結晶領域（５０）を備える。

Description

光電変換装置
　本発明は、光電変換装置に関する。
　新しいエネルギー源として期待されている太陽電池には、半導体基板上にアモルファスや微結晶等の半導体薄膜を積層した光電変換装置が用いられている。光電変換装置は、入射した太陽光を光電キャリアへと変換する。
　太陽電池の発電効率は光電変換装置の変換効率に比例するため、光電変換装置の変換効率向上が求められている。そのような中で、太陽電池の開放電圧（Ｖｏｃ）を上昇させる方法として、結晶領域を有する非晶質半導体層を備えた光電変換装置が知られている。
国際公開第２０１４／１５５８３３号
　本発明は、変換効率が向上した光電変換装置を提供することにある。
　本発明に係る光電変換装置の一態様は、第一導電型の半導体基板と、半導体基板上に形成された第二導電型の第１の非晶質半導体層と、第１の非晶質半導体層上に形成された第１の表面電極と、を備える光電変換装置であって、第１の非晶質半導体層中に、半導体基板と第１の表面電極との両方に接する第１の結晶領域を備える。
　本発明によれば、変換効率が向上した光電変換装置を提供することができる。
図１は、実施形態に係る光電変換装置１００の概略構成を示す図である。 図２は、図１の破線部の拡大図である。 図３は、実施形態に係る光電変換装置１００の製造工程を示すフローチャートである。 図４Ａは、工程１を終えた後の半導体基板１０の表面の上面図である。 図４Ｂは、工程１を終えた後の半導体基板１０の表面の断面図である。 図５は、工程２を行う前後における半導体基板１０の表面の断面図である。 図６は、工程４を終えた後の本実施形態に係る構造物の断面図のうち、ｐ側の拡大図である。 図７は、図６中の破線部の拡大図である。
　本発明に係る実施形態について図面を用いて説明する。以下の図面の記載において、同一又は類似の部分には、同一または類似の符号を付している。ただし、図面は模式的なものであって、各寸法の比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　（光電変換装置の構成）
　本実施形態に係る光電変換装置１００の概略構成について図１及び図２に基づいて説明する。
　図１は、実施形態に係る光電変換装置１００の概略構成を示す図である。図１に示すように、光電変換装置１００は、ｎ型の半導体基板１０と、半導体基板１０の第１主面上に形成されたｐ側の光電変換領域２０と、半導体基板１０の第１主面の反対側に位置する第２主面上に形成されたｎ側の光電変換領域２２と、ｐ側の光電変換領域２０及びｎ側の光電変換領域２２上に形成された表面電極３０と、表面電極３０上に形成されたグリッド電極４０と、を備える。
　図２は、図１の破線部の拡大図である。半導体基板１０に用いられる材料は、一般的な半導体素子に用いられる材料であってよい。本実施形態においては、第一導電型の半導体基板１０としてｎ型の単結晶シリコン基板が用いられている。図２に示すように、半導体基板１０の表面には凹凸形状６０が形成されている。半導体基板１０の第１主面上に形成されるｐ側の光電変換領域２０は、単層でもよいし、異なる組成の非晶質半導体層を複数積層して形成されていてもよい。本実施形態では、実質的に真性なｉ型非晶質半導体層２０ｉ上にｐ型非晶質半導体層２０ｐが積層され、当該２つの層でｐ側の光電変換領域２０が形成されている。また、半導体基板１０の第２主面上に形成されるｎ側の光電変換領域２２は、単層でもよいし、異なる組成の非晶質半導体層を複数積層していてもよい。本実施形態では、実質的に真性なｉ型非晶質半導体層２２ｉ上にｎ型非晶質半導体層２２ｎが積層され、当該２つの層でｎ側の光電変換領域２２が形成されている。ｐ側の光電変換領域２０及びｎ側の光電変換領域２２上には、透明導電性酸化膜層からなる表面電極３０を備えている。表面電極３０上には、導電性粒子を分散させた樹脂ペーストを塗布、焼結して形成したグリッド電極４０が形成されている。
　本実施形態に係る光電変換装置１００は、ｐ側の光電変換領域２０中に、ｐ側の光電変換領域２０と同時に形成され、ｐ側の光電変換領域２０よりも導電性が高い結晶領域５０（後述）を備えている。
　（光電変換装置１００の製造方法）
　図３は、本実施形態に係る光電変換装置１００の製造工程を示すフローチャートである。以下、各工程を詳しく説明する。
　［工程１：表面に凹凸を有する結晶シリコン基板の準備］
　面方位［１００］のｎ型単結晶シリコンからなる半導体基板１０を準備する。半導体基板１０を、各種洗浄により表面の汚染を除去した後、四角錐が二次元的に配置されて構成された凹凸形状６０を、表面に形成する。
　半導体基板１０に凹凸形状６０を形成する代表的な方法として、アルカリ性水溶液を用いた湿式エッチングが挙げられる。具体的には、水酸化ナトリウム（ＮａОＨ）、水酸化カリウム（ＫОＨ）、及び水酸化テトラメチルアンモニウム（ＴＭＡＨ）の少なくとも１つを含むアルカリ性水溶液に、半導体基板１０を一定時間浸漬する。アルカリ性水溶液の濃度は、０．１重量％～１０重量％程度の濃度であって、浸漬時の温度は特に限定されない。これにより、単結晶シリコンからなる半導体基板１０の表面が異方性エッチングされ、凹凸形状６０が形成される。
　図４Ａは、工程１を終えた後の半導体基板１０の表面側の上面図である。また、図４Ｂは、工程１を終えた後の半導体基板１０の表面側の断面図である。より具体的には、図４Ａは、異方性エッチングによって、半導体基板１０の表面に、均一な四角錐からなる凹凸形状６０が多数形成された様子を示す。また、図４Ｂは、図４ＡのＩＶＢ－ＩＶＢ線で切断した場合の断面図である。半導体基板１０の裏面側も同様の形状である。この凹凸形状において、四角錐の斜面部７０は、単結晶シリコンの結晶面のうち（１１１）面である。凹凸形状６０を構成する四角錐の高さは、例えば、１～１０μｍ程度であり、隣接する四角錐同士の距離、すなわち四角錐の頂点間の距離は、例えば、１～１０μｍ程度である。このとき、隣接する四角錐同士の間の部分を、谷部８０ａと呼ぶ。
　［工程２：半導体基板１０の後処理］
　凹凸形状６０が形成された半導体基板１０に対して、化学エッチング液を用いたウエットエッチングによって等方性エッチング処理を行う。図５は、工程２を行う前後における半導体基板１０の表面の断面図である。工程２により、尖っていた谷部８０ａが、円弧状または平坦な形状の谷部８０ｂとなる。本実施形態では、化学エッチング液としてフッ酸（ＨＦ）と硝酸（ＨＮＯ３）との混合溶液を用いている。なお、等方性エッチングの手段はこれに限定されず、四フッ化メタン（ＣＦ４）と酸素（Ｏ２）との混合ガスを用いたドライエッチングを用いてもよい。上記材料の混合比率及び処理時間を制御することにより、谷部８０ｂの幅や円弧の曲率を調整することができる。凹凸形状６０の斜面部７０が（１１１）面であるのに対し、谷部８０ｂは等方性エッチングによって（１００）に近い結晶面となる。工程２を実施することにより、谷部８０ａが谷部８０ｂのような形状に変化するのと同時に、凸部の頂点も円弧状または平坦な形状となってよく、その場合は凸部の頂点も（１００）に近い結晶面となる。
　［工程３：半導体基板１０の酸化処理］
　工程２を経た半導体基板１０を更に酸化性薬品で処理し、半導体基板１０の表面に二酸化ケイ素の被膜を形成する。酸化性薬品の例としては、オゾン水、硝酸水溶液等が挙げられるが、簡易には大気又はオゾン雰囲気に曝露する方法を用いてもよい。本実施形態では、工程２の後の半導体基板１０を、５％濃度のオゾン水に約５分間浸漬している。
　ｎ型単結晶シリコンからなる半導体基板１０上にオゾン水を用いて二酸化ケイ素（ＳｉＯ２）の被膜を形成する場合、半導体基板１０の表面に露出している結晶方位によって酸化の速度が異なる。本実施形態では、半導体基板１０に形成された四角錐の斜面部７０（つまり面方位（１１１）である領域）に、谷部８０ｂ（つまり面方位（１００）に近い領域）と比較して厚い二酸化ケイ素の被膜が形成される。次に、工程３で得られた酸化処理済みの半導体基板１０上に、以下のような手法で、図６に示すような結晶領域５０を含む非晶質半導体層からなる、ｐ側の光電変換領域２０を形成する。
　［工程４：結晶領域５０を有するｐ側の光電変換領域２０の形成］
　図６は、工程４を終えた後の本実施形態による構造物の断面図のうちｐ側の拡大図である。ｐ側の光電変換領域２０は、本実施例においては、ｉ型非晶質半導体層２０ｉ及びｐ型非晶質半導体層２０ｐを積層させて構成されている。ｉ型非晶質半導体層２０ｉは、例えば、水素を含む非晶質の真性シリコン半導体薄膜である。ここで真性の半導体薄膜とは、含有されるｐ型又はｎ型のドーパントの濃度が５×１０１８／ｃｍ３以下であるか、又は、ｐ型及びｎ型のドーパントが同時に含まれる場合には両者の濃度差が５×１０１８／ｃｍ３以下である半導体薄膜をいう。ｉ型非晶質半導体層２０ｉは、光の吸収をできるだけ抑えられるように薄くし、一方で半導体基板１０の表面が十分にパッシベーションされる程度に厚くすることが好適である。ｉ型非晶質半導体層２０ｉの厚みは１ｎｍ以上２５ｎｍ以下であり、好ましくは５ｎｍ以上１０ｎｍ以下である。
　ｉ型非晶質半導体層２０ｉは、プラズマ化学気相成長法（ＰＥＣＶＤ）、Ｃａｔ－ＣＶＤ（Ｃａｔａｌｙｔｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法等によって形成することができる。ＰＥＣＶＤの場合は、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）プラズマＣＶＤ法、ＶＨＦ（Ｖｅｒｙ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）プラズマＣＶＤ法、さらにはマイクロ波プラズマＣＶＤ法などの方法を用いて形成される。本実施形態ではＲＦプラズマＣＶＤを用いる場合について説明する。
　本実施形態では、ｉ型非晶質半導体層２０ｉは、例えば、シラン（ＳｉＨ４）等のケイ素含有ガスを、表１に示すような割合で水素ガスを用いて希釈して成膜室内に供給し、平行平板電極等にＲＦ高周波電力を印加してケイ素含有ガスをプラズマ化して、加熱された半導体基板１０の成膜面に供給することによって形成することができる。成膜時の基板温度は１２０℃～３００℃、ＲＦ電力密度は１ｍＷ／ｃｍ２～３０ｍＷ／ｃｍ２であるのが好ましい。
Figure JPOXMLDOC01-appb-T000001
　続いて、ｉ型非晶質半導体層２０ｉ上に、ｐ型非晶質半導体層２０ｐを積層させる。ｐ型非晶質半導体層２０ｐは、ｐ型の導電型のドーパントを含む非晶質半導体層である。例えば、ｐ型非晶質半導体層２０ｐは、水素を含む非晶質のｐ型シリコン半導体薄膜である。ｐ型非晶質半導体層２０ｐは、ｉ型非晶質半導体層２０ｉよりも、膜中のｐ型のドーパントの濃度が高くなるように形成される。ｐ型非晶質半導体層２０ｐは、光の吸収をできるだけ抑えられるように薄くする一方で、半導体基板１０内で発生したキャリアがｐｎ接合部で効果的に分離され、かつ発生したキャリアが表面電極３０によって効率よく収集される程度に厚くすることが好適である。ｐ型非晶質半導体層２０ｐの厚みは１ｎｍ以上２５ｎｍ以下であり、好ましくは５ｎｍ以上１０ｎｍ以下である。
　ｐ型非晶質半導体層２０ｐは、ｐ型のドーパントであるジボラン（Ｂ２Ｈ６）を一定の割合だけ添加した上で、ｉ型非晶質半導体層２０ｉと同様の手法を用いて形成される。本実施形態では、シラン（ＳｉＨ４）等のケイ素含有ガス及びジボラン（Ｂ２Ｈ６）等のｐ型ドーパント含有ガスは水素ガスで希釈して供給される。このとき、シランに対して約０．１％～１０％程度のジボランを添加するのが好ましい。ｐ型非晶質半導体層２０ｐは、ｉ型非晶質半導体層２０ｉの形成と同様に、平行平板電極等にＲＦ高周波電力を印加してケイ素含有ガスをプラズマ化し、加熱された半導体基板１０のｉ型非晶質半導体層２０ｉ上に、プラズマ化されたケイ素含有ガスを供給することにより形成される。成膜時の基板温度は１２０℃～３００℃、ＲＦ電力密度は１ｍＷ／ｃｍ２～３０ｍＷ／ｃｍ２であるのが好ましい。
　本実施形態における、ｉ型非晶質半導体層２０ｉ及びｐ型非晶質半導体層２０ｐの成膜条件は、比較的結晶成長（微結晶を含む）しやすい条件であり、上述の通りにｐ側の光電変換領域２０を形成すると、結晶領域５０が一部含まれたｐ側の光電変換領域２０が形成される。このとき、結晶領域５０は、ｉ型非晶質半導体層２０ｉ及びｐ型非晶質半導体層２０ｐの両方の層に存在していて、半導体基板１０及び表面電極３０の両方に接触している。
　［工程５：ｎ側の光電変換領域２２の形成］
　ｎ側の光電変換領域２２は、実質的に真性なｉ型非晶質半導体層２２ｉと、ｎ型非晶質半導体層２２ｎとを積層させて形成される。ｉ型非晶質半導体層２２ｉは、例えば、水素を含む非晶質の真性シリコン半導体薄膜である。ここで真性の半導体薄膜とは、含有されるｐ型又はｎ型のドーパントの濃度が５×１０１８／ｃｍ３以下であるか、又は、ｐ型及びｎ型のドーパントが同時に含まれる場合には両者の濃度差が５×１０１８／ｃｍ３以下である半導体薄膜をいう。ｉ型非晶質半導体層２２ｉは、光の吸収をできるだけ抑えられるように薄くし、一方で半導体基板１０の表面が十分にパッシベーションされる程度に厚くすることが好適である。ｉ型非晶質半導体層２２ｉの厚みは１ｎｍ以上２５ｎｍ以下であり、好ましくは５ｎｍ以上１０ｎｍ以下である。
　ｉ型非晶質半導体層２２ｉは、プラズマ化学気相成長法（ＰＥＣＶＤ）、Ｃａｔ－ＣＶＤ、スパッタリング法等によって形成することができる。ＰＥＣＶＤの場合は、ＲＦプラズマＣＶＤ法、ＶＨＦプラズマＣＶＤ法、さらにはマイクロ波プラズマＣＶＤ法などの方法を用いて形成される。表１に示すように、ｉ型非晶質半導体層２２ｉは、シラン（ＳｉＨ４）等のケイ素含有ガスを水素で希釈して供給し、平行平板電極等にＲＦ高周波電力等を印加してプラズマ化し、加熱した半導体基板１０の成膜面に、プラズマ化されたケイ素含有ガスを供給することにより形成される。表１に示すように、ｉ型非晶質半導体層２２ｉの形成時におけるケイ素含有ガスの希釈率は、ｉ型非晶質半導体層２０ｉを形成する場合よりも低くする。ｉ型非晶質半導体層２２ｉの成膜時の基板温度も、ｉ型非晶質半導体層２０ｉの成膜時とは異なり、１５０℃以上２５０℃以下である。ＲＦ電力密度は１ｍＷ／ｃｍ２以上１０ｍＷ／ｃｍ２以下である。
　ｎ型非晶質半導体層２２ｎは、ｎ型の導電型のドーパントを含む非晶質半導体層である。ｎ型非晶質半導体層２２ｎは、ｉ型非晶質半導体層２２ｉよりも、膜中のｎ型のドーパントの濃度が高くなるように形成される。ｎ型非晶質半導体層２２ｎは、光の吸収をできるだけ抑えられるように薄くする一方で、半導体基板１０内で発生したキャリアをＢＳＦ（Ｂａｃｋ　Ｓｕｒｆａｃｅ　Ｆｉｅｌｄ）構造により効果的に分離しつつ、発生したキャリアが表面電極３０によって効率よく収集される程度に厚くすることが好適である。ｎ型非晶質半導体層２２ｎの厚みは１ｎｍ以上２５ｎｍ以下であり、好ましくは５ｎｍ以上１０ｎｍ以下である。
　ｎ型非晶質半導体層２２ｎは、ｎ型のドーパントを一定の割合だけ添加した上で、ｉ型非晶質半導体層２２ｉと同様の手法を用いて形成される。本実施形態では、シラン（ＳｉＨ４）等のケイ素含有ガスに、ホスフィン（ＰＨ３）等のｎ型ドーパント含有ガスを水素で希釈して供給する。このとき、シランに対して約０．１％～１０％程度のジボランを添加するのが好ましい。ｎ型非晶質半導体層２２ｎは、ｉ型非晶質半導体層２２ｉの形成と同様に、平行平板電極等にＲＦ高周波電力を印加してケイ素含有ガスをプラズマ化し、加熱された半導体基板１０のｉ型非晶質半導体層２２ｉ上に、プラズマ化されたケイ素含有ガスを供給することにより形成される。成膜時の基板温度は１５０℃以上２５０℃以下、ＲＦ電力密度は１ｍＷ／ｃｍ２以上１０ｍＷ／ｃｍ２以下である。
　［工程６：表面電極３０及びグリッド電極４０の形成］
　ｐ側の光電変換領域２０及びｎ側の光電変換領域２２上に、透明導電性酸化膜からなる表面電極３０を形成する。表面電極３０は、インジウムスズ酸化物（ＩＴО）に代表されるような金属酸化物からなり、蒸着法及びスパッタリング法などにより形成される。この表面電極３０は、ｐ側の光電変換領域２０及びｎ側の光電変換領域２２中の導電キャリアを、光電変換素子１００の表面へと収集する。
　表面電極３０上には、表面電極３０によって収集された導電キャリアを更に収集し、当該導電キャリアを光電変換素子の外部へと取り出すためのグリッド電極４０が形成される。本実施形態では、このグリッド電極４０は、Ａｇ（銀）粒子のような導電性粒子をフィラーとして含む熱硬化型樹脂ペーストを、スクリーン印刷などによって表面電極３０上に印刷し、焼結・乾燥して形成される。しかし、グリッド電極４０の形成方法はこれに限定されず、電解めっきの手法を用いてＣｕ（銅）を主成分とするグリッド電極等を形成してもよい。いずれの場合も、光電変換素子を太陽電池モジュールに加工する際に、配線材（図示せず）をグリッド電極４０へと接続することにより隣接する光電変換素子同士を電気的に接続する。以上のような工程により、本実施形態の光電変換装置１００が形成される。
　（結晶領域５０の詳細な説明）
　図７は、図６中の破線部の拡大図である。前述の通り、本実施形態の光電変換装置１００は、半導体基板１０上にｐ側の光電変換領域２０を備え、ｐ側の光電変換領域２０は、図７に示すように、結晶性の高い結晶領域５０をその内部に備えている。結晶領域５０は柱状であり、半導体基板１０表面に形成された凹凸形状６０のうち谷部８０ｂに偏在していて、半導体基板１０及び表面電極３０の両方に接触するようにｐ側の光電変換領域２０を貫通している。結晶領域５０は、谷部８０ｂの全体を覆うことなく分散して存在している。結晶領域５０は、透過型電子顕微鏡（ＴＥＭ）により観察され、暗視野像において、ｐ側の光電変換領域２０を形成する非晶質半導体層と比較して暗い領域として観察される。
　上記製造方法により、凹部に局在した結晶領域５０を有するｐ側の光電変換領域２０を形成できる理由は以下であると考えられる。
　半導体基板１０には、前述の通りに凹凸形状６０を形成することにより、主に２種類の面方位が現れる。図４Ａ、図４Ｂ及び図５で説明した通り、凹凸形状６０のうち、凸部である四角錐の斜面部７０の結晶面は（１１１）である。一方、凹凸形状６０の形成後に工程２によって等方性エッチングを行うことによって形成された谷部８０ｂの結晶面は（１１１）ではなく、（１００）に近い。
　シリコンからなる半導体基板１０の表面を酸化させるとき、半導体基板１０の表面に露出している結晶面によって酸化速度が異なる。このため、２種類の結晶面が表面に露出している半導体基板１０に対して、本実施形態に記載の方法を用いて酸化処理を行うと、結晶面が（１００）に近い領域と比較して、結晶面（１１１）である領域の酸化速度が速くなる。すなわち、単位時間当たりで考えると、四角錐の斜面部７０に形成される二酸化ケイ素（ＳｉＯ２）膜のほうが、谷部８０ｂに形成される二酸化ケイ素（ＳｉＯ２）膜よりも厚くなる。
　本実施形態におけるｐ型の光電変換領域を形成するためのＰＥＣＶＤ条件は、水素希釈率が高いものである。つまり、シラン（ＳｉＨ４）ガスと水素ガスとの混合ガスにおいて、水素ガスが比較的多く含まれる条件である。このようなＰＥＣＶＤ条件では、水素ラジカルの発生が促進され、結晶成長や微結晶成長が促進される。理由は次の通りである。
　ＰＥＣＶＤ等のように原子状態の物質を積層させるとき、膜を構成する原子の配置は、基板の表面に露出している原子の配置に倣ったものとなる。つまり、ひずみのない結晶面が露出した結晶基板の上に、本実施形態における条件を用いて非晶質半導体層を積層させようとしても、全体的に結晶性が高い層が形成されやすい。非晶質の状態の膜を形成するには、基板表面の結晶の影響を受けにくいように、表面にひずみを形成したり、基板と異なる物質を基板上に形成したりすればよい。
　本実施形態では、凹凸形状６０の斜面部と谷部８０ｂとで形成された二酸化ケイ素（ＳｉＯ２）膜の厚みが異なる半導体基板１０上にケイ素を含むガスを積層させている。これによって凹凸形状６０の斜面部７０と比較して二酸化ケイ素（ＳｉＯ２）膜が薄い谷部８０ｂに、結晶領域５０が偏在することとなる。
　このようにして形成した結晶領域５０は、ｐ側の光電変換領域２０を形成する非晶質半導体層と比べて導電性に優れている。そのため、ｐ側の光電変換領域２０に存在する結晶領域５０の割合が高いほど、ｐ側の光電変換領域２０の膜厚方向の抵抗損失が低減される。この効果は、太陽電池の出力を測定した場合の特性パラメータにおいて、曲線因子（Ｆ．Ｆ．）の値の上昇として現れる。
　一方で、半導体基板１０のパッシベーション（不動態化）を行うという観点からすると、結晶領域５０のパッシベーション能力に比べて、ｐ側の光電変換領域２０のパッシベーション能力のほうが優れている。そのため、結晶領域５０が半導体基板１０に接触する面積が大きくなりすぎると、パッシベーション効果が維持できなくなり、開放電圧（Ｖｏｃ）の低下を引き起こす。
　［本実施形態による効果］
　本実施形態においては、結晶領域５０は半導体基板１０の谷部８０ｂに偏在して存在する。つまり、曲線因子（Ｆ．Ｆ．）を上昇させ、開放電圧（Ｖｏｃ）の低下を防いでいる。半導体基板１０の谷部８０ｂにおける結晶領域５０の占有率を最適化することにより、よりよい曲線因子及び開放電圧が達成される。
　なお、本実施形態においては、ｎ型の単結晶シリコンからなる半導体基板１０を用いる例を説明したが、ｐ型の単結晶シリコンからなる半導体基板１０を用いてもよい。その場合は、半導体基板１０の導電型と逆の導電型であるｎ側の光電変換領域２２に対して本実施形態の構成が適用される。
　また、本実施形態においては、ｐ側の光電変換領域２０に結晶領域５０を備える例を説明したが、ｎ側の光電変換領域２２にも結晶領域５０を備えていてもよい。
　また、本実施形態においては、ｐ側の光電変換領域２０及びｎ側の光電変換領域２２と、グリッド電極４０との間に表面電極３０が形成されているが、表面電極３０は形成されなくてもよい。つまり、ｐ側の光電変換領域２０及びｎ側の光電変換領域２２と、グリッド電極４０とが直接接触する構成であってもよい。
　更に、本実施形態においては、ｐ側の光電変換領域２０は、ｉ型非晶質半導体層２０ｉとｐ型非晶質半導体層２０ｐとが積層されて構成されているが、ｐ型非晶質半導体層２０ｐだけで、ｉ型非晶質半導体層２０ｉを備えていなくてもよい。半導体基板１０とｐ側の光電変換領域２０が直接接触している場合でも、本実施形態に示すように半導体基板１０と表面電極３０との両方に接触する結晶領域を備えているほうがＦ．Ｆ．が上昇する効果がある。同様に、ｎ側の光電変換領域２２も、ｎ型非晶質半導体層２２ｎだけで、ｉ型非晶質半導体層２２ｉを備えていなくてもよい。
　また、ｐ側の光電変換領域２０及びｎ側の光電変換領域２２のどちらを光入射面側とするかは任意であり、両面ともに光入射面であってもよい。
　１０　　半導体基板
　２０　　ｐ側の光電変換領域
　２０ｉ、２２ｉ　　ｉ型非晶質半導体層
　２０ｐ　　ｐ型非晶質半導体層
　２２　　ｎ側の光電変換領域
　２２ｎ　　ｎ型非晶質半導体層
　３０　　表面電極
　４０　　グリッド電極
　５０　　結晶領域
　６０　　凹凸形状
　７０　　斜面部
　８０ａ、８０ｂ　　谷部
　１００　　光電変換装置

Claims (4)

  1. 　第一導電型の半導体基板と、
    　前記半導体基板上に形成された第二導電型の第１の非晶質半導体層と、
    　前記第１の非晶質半導体層上に形成された第１の表面電極と、
    を備える光電変換装置であって、
    　前記第１の非晶質半導体層中に、前記半導体基板及び前記第１の表面電極の両方に接する第１の結晶領域を備える、
    　光電変換装置。
  2. 　前記第１の結晶領域は、前記半導体基板に形成された凹凸の凹部に接している、
    　請求項１に記載の光電変換装置。
  3. 　前記第１の非晶質半導体層が、前記半導体基板の光入射面側と反対の面にある、
    　請求項１又は２に記載の光電変換装置。
  4. 　前記半導体基板は、さらに、
    　前記第１の非晶質半導体層が形成された面と反対の面に、前記第一導電型を有する第２の非晶質半導体層と、
    　前記第２の非晶質半導体層上に形成された第２の表面電極と、
    を備え、
    　前記第２の非晶質半導体層中に、前記半導体基板と前記第２の表面電極との両方に接する第２の結晶領域を備える、
    　請求項１乃至３のいずれか一項に記載の光電変換装置。
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