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WO2013168774A1 - 薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ - Google Patents

薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ Download PDF

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Publication number
WO2013168774A1
WO2013168774A1 PCT/JP2013/063067 JP2013063067W WO2013168774A1 WO 2013168774 A1 WO2013168774 A1 WO 2013168774A1 JP 2013063067 W JP2013063067 W JP 2013063067W WO 2013168774 A1 WO2013168774 A1 WO 2013168774A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
film transistor
layer
active layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/063067
Other languages
English (en)
French (fr)
Inventor
真宏 高田
雅司 小野
文彦 望月
田中　淳
鈴木　真之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
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Priority to JP2014514749A priority patent/JP5869110B2/ja
Publication of WO2013168774A1 publication Critical patent/WO2013168774A1/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/189—X-ray, gamma-ray or corpuscular radiation imagers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the present invention relates to a thin film transistor, a display device, an image sensor, and an X-ray sensor.
  • Field effect transistors are used in unit elements of semiconductor memory integrated circuits, high frequency signal amplifying elements, liquid crystal driving elements, and the like, and particularly thin-film transistors are used in a wide range of fields as thin film transistors (TFTs).
  • TFTs thin film transistors
  • IGZO amorphous oxide semiconductor thin film
  • the transistor characteristics do not change as much as possible at the above wavelength.
  • the TFT characteristics are changed by the light having the above wavelength, it is necessary to form a light shielding layer in order to prevent the light from the blue light emitting layer or the backlight from being directly irradiated to the TFT, leading to an increase in manufacturing cost.
  • it becomes difficult to produce a transparent display that completely transmits visible light. From the above situation, it is insensitive to visible light, for example, when a monochromatic light of ⁇ 420 nm or more is irradiated at 10 ⁇ W / cm 2 for 10 minutes, the threshold shift amount is 1 V or less, more preferably 0.2 V or less. It is required to be.
  • V g 0
  • V th a small threshold voltage
  • high mobility and a small threshold voltage can be realized by reducing the film thickness of the IGZO layer in a TFT using a high In composition ratio, that is, an In-rich IGZO layer. Proposed.
  • the present invention uses an In-rich oxide semiconductor layer with extremely high electron mobility as an active layer, has both high mobility and light stability, is highly practical, and has excellent display characteristics or sensitivity characteristics. It is an object to provide a display device, an image sensor, and an X-ray sensor.
  • an active layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode wherein the active layer is an amorphous oxide semiconductor layer containing at least In as a metal element.
  • the composition ratio of In to all metal elements contained in the active layer is 50% or more
  • the thickness of the active layer is 25 nm or less
  • each of the source electrode and the drain electrode includes two or more layers.
  • the layer closest to the active layer in the thickness direction is an oxide layer containing at least Ga as a metal element
  • the oxide layer includes the oxide layer.
  • a thin film transistor in which a composition ratio of Ga to all metal elements is 30% or more.
  • ⁇ 2> The thin film transistor according to ⁇ 1>, wherein the active layer includes In and at least one element selected from Zn, Ga, and Sn as a metal element.
  • ⁇ 3> The thin film transistor according to ⁇ 1> or ⁇ 2>, wherein in the oxide layer, a composition ratio of Ga to all metal elements contained in the oxide layer is 50% or more.
  • ⁇ 4> The thin film transistor according to any one of ⁇ 1> to ⁇ 3>, wherein the oxide layer includes In, Ga, Zn, and O.
  • ⁇ 5> The thin film transistor according to any one of ⁇ 1> to ⁇ 4>, wherein the oxide layer is amorphous.
  • ⁇ 6> The thin film transistor according to any one of ⁇ 1> to ⁇ 5>, wherein the oxide layer has a thickness of 10 nm to 100 nm.
  • ⁇ 7> The thin film transistor according to any one of ⁇ 1> to ⁇ 6>, wherein a protective layer is formed on a surface of the active layer exposed between the source electrode and the drain electrode.
  • ⁇ 8> The thin film transistor according to any one of ⁇ 1> to ⁇ 7>, wherein the active layer is formed by sputtering.
  • a display device comprising the thin film transistor according to any one of ⁇ 1> to ⁇ 8>.
  • An image sensor comprising the thin film transistor according to any one of ⁇ 1> to ⁇ 8>.
  • An X-ray sensor comprising the thin film transistor according to any one of ⁇ 1> to ⁇ 8>.
  • an In-rich oxide semiconductor layer having an extremely high electron mobility is used as an active layer, a thin film transistor having both high mobility and light stability and high practicality, and display characteristics or sensitivity characteristics. It is possible to provide a display device, an image sensor, and an X-ray sensor excellent in the above.
  • FIG. 6 is a schematic diagram illustrating an example of a bottom gate structure-top contact type TFT. It is a schematic diagram showing an example of a bottom gate structure-bottom contact type TFT. It is a schematic block diagram of the electrical wiring of the liquid crystal display device provided with TFT of this invention. It is a schematic sectional drawing which shows the cross section of a part of liquid crystal display device shown in FIG. It is a schematic block diagram of the electrical wiring of the organic electroluminescence display provided with TFT of this invention.
  • FIG. 8B is a cross-sectional view taken along line AA of the TFT shown in FIG. 8A.
  • FIG. 6 is a graph showing Vg-Id characteristics under monochrome light irradiation for the TFT according to Example 1;
  • the inventors of the present invention can obtain high mobility by using an IGZO film having a higher In composition ratio than IGZO that is generally used, and reduce the film thickness, thereby stabilizing the light stability with respect to visible light.
  • the source and drain electrodes each have a laminated structure of two or more layers, and each layer on the active layer side is an oxide layer containing Ga, so that the threshold can be controlled without impairing mobility, and normally-off drive Was found to be feasible.
  • the thin film transistor of the present invention is an amorphous oxide semiconductor layer having an active layer, a source electrode, a drain electrode, a gate insulating film, and a gate electrode, and the active layer includes at least In as a metal element.
  • the composition ratio of In to all metal elements contained in the active layer is 50% or more
  • the thickness of the active layer is 25 nm or less
  • each of the source electrode and the drain electrode is 2 or more.
  • the layer closest to the active layer in the thickness direction is an oxide layer containing at least Ga as a metal element.
  • the oxide The composition ratio of Ga to all metal elements contained in the layer is 30% or more.
  • the TFT of the present invention is used as an organic EL or LCD driving TFT, it is not necessary to provide a light blocking layer for the TFT, and the manufacturing cost can be greatly reduced. Further, since the threshold voltage is small in normally-off driving, a TFT element suitable for power saving can be obtained.
  • the element structure of the TFT according to the present invention may be either a so-called inverted stagger structure (also referred to as a bottom gate type) or a stagger structure (also referred to as a top gate type) based on the position of the gate electrode. Further, based on the contact portion between the active layer and the source and drain electrodes (referred to as “source / drain electrodes” as appropriate), either a so-called top contact type or bottom contact type may be used.
  • the top gate type is a form in which a gate electrode is disposed on the upper side of the gate insulating film and an active layer is formed on the lower side of the gate insulating film.
  • the bottom gate type is a gate electrode on the lower side of the gate insulating film.
  • the bottom contact type is a mode in which the source / drain electrodes are formed before the active layer and the lower surface of the active layer is in contact with the source / drain electrodes.
  • the top contact type is the type in which the active layer is the source / drain. In this embodiment, the upper surface of the active layer is in contact with the source / drain electrodes.
  • FIG. 1A is a schematic diagram showing an example of a top contact type TFT according to the present invention having a top gate structure.
  • the above-described oxide semiconductor thin film is stacked as an active layer 14 on one main surface of the substrate 12.
  • a source electrode 16 and a drain electrode 18 each having a two-layer laminated structure are disposed on the active layer 14 so as to be separated from each other, and a gate insulating film 20 and a gate electrode 22 are sequentially laminated thereon. ing.
  • FIG. 1B is a schematic view showing an example of a bottom contact type TFT according to the present invention having a top gate structure.
  • a source electrode 16 and a drain electrode 18 each having a two-layer structure are disposed on one main surface of the substrate 12 so as to be separated from each other. Then, the above-described oxide semiconductor thin film, the gate insulating film 20, and the gate electrode 22 are sequentially stacked as the active layer.
  • FIG. 1C is a schematic view showing an example of a top contact type TFT according to the present invention having a bottom gate structure.
  • the gate electrode 22, the gate insulating film 20, and the above-described oxide semiconductor thin film as the active layer 14 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 16 and a drain electrode 18 each having a two-layer laminated structure are disposed apart from each other.
  • FIG. 1D is a schematic view showing an example of a bottom contact type TFT according to the present invention having a bottom gate structure.
  • the gate electrode 22 and the gate insulating film 20 are sequentially stacked on one main surface of the substrate 12.
  • a source electrode 16 and a drain electrode 18 each having a two-layered structure are provided on the surface of the gate insulating film 20 so as to be separated from each other, and further, the above-described oxide semiconductor thin film is formed thereon as the active layer 14.
  • the layers 16A and 18A are closer to the active layer 14 than the layers 16B and 18B, and correspond to the “layer closest to the active layer”.
  • the TFT according to this embodiment can have various configurations, and may appropriately have a configuration including a protective layer on the active layer 14 and an insulating layer on the substrate. .
  • each component including the substrate on which the TFT of the present invention is formed will be described in detail.
  • the case of manufacturing a top contact type TFT 10 with the top gate structure shown in FIG. 1A will be specifically described.
  • the present invention can be similarly applied to the case of manufacturing other types of TFTs. it can.
  • the shape, structure, size and the like of the substrate 12 on which the thin film transistor 10 of the present invention is formed are not particularly limited and can be appropriately selected according to the purpose.
  • the structure of the substrate 12 may be a single layer structure or a laminated structure.
  • an inorganic substrate such as glass or YSZ (yttrium stabilized zirconium), a resin substrate, a composite material thereof, or the like can be used.
  • a resin substrate and a composite material thereof are preferable in terms of light weight and flexibility.
  • the resin substrate is preferably excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
  • the resin substrate may include a gas barrier layer for preventing permeation of moisture and oxygen, an undercoat layer for improving the flatness of the resin substrate and adhesion with the lower electrode, and the like.
  • the thickness of the substrate 12 is not particularly limited, but is preferably 50 ⁇ m or more and 500 ⁇ m or less. When the thickness of the substrate is 50 ⁇ m or more, high flatness of the substrate itself can be secured. Moreover, when the thickness of the substrate is 500 ⁇ m or less, the flexibility of the substrate itself is high, which is advantageous for use as a substrate for a flexible device.
  • the active layer 14 is an amorphous oxide semiconductor layer containing at least In as a metal element, the In composition ratio (atomic ratio) to all metal elements contained in the active layer 14 is 50% or more, and the thickness is 25 nm or less.
  • the active layer 14 is in contact with the source / drain electrodes 16 and 18 to enable conduction between the source / drain electrodes 16 and 18 (between SD).
  • the active layer 14 includes, for example, In—Ga—Zn—O, In—Zn—O, In—Ga—O, In—Sn—O, In—Sn—Zn—O, and In—Ga—Sn. It is composed of an amorphous oxide semiconductor film such as —O or In—O.
  • the active layer 14 preferably contains In and at least one element selected from Zn, Ga, and Sn from the viewpoint of obtaining high transmission characteristics.
  • the composition ratio of In to all metal elements in the active layer 14 is preferably 90% or less from the viewpoint of easily obtaining an amorphous film. If it is 90% or more, the film tends to be crystallized, and the device characteristic variation due to the grain boundary density tends to increase.
  • a wet method such as a printing method or a coating method
  • a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method
  • a chemical method such as CVD or plasma CVD method
  • the active layer 14 can be formed according to a method appropriately selected in consideration of suitability with the material to be used, but the sputtering method is preferable from the viewpoint of the film formation rate, the film density, and the like.
  • the film thickness of the oxide semiconductor layer 14 formed using a film formation method such as sputtering is 25 nm or less, but is preferably 5 nm or more from the viewpoint of the flatness of the thin film.
  • the In composition ratio (atomic ratio) to all metal elements in the formed oxide semiconductor layer 14 can be 50% or more.
  • single sputtering of a composite oxide target containing two or more kinds of metal elements constituting the oxide semiconductor layer 14 may be used, and an oxide of each constituent element or a combination of these composite oxide targets The co-sputtering used may be used.
  • the conductivity of the obtained oxide semiconductor film can be controlled.
  • a method for controlling the oxygen partial pressure in the film formation chamber a method of changing the amount of O 2 gas introduced into the film formation chamber may be used, or a method of changing the introduction amount of oxygen radicals or ozone gas may be used.
  • a reducing gas such as H 2 or N 2 may be introduced.
  • the oxide semiconductor film is formed, it is patterned into the shape of the active layer 14.
  • the patterning can be performed by, for example, photolithography and etching. Specifically, a resist pattern is formed by photolithography on the portion where the oxide semiconductor film remains as the active layer 14, and etching is performed with an acid solution such as hydrochloric acid, nitric acid, dilute sulfuric acid, or a mixed solution of phosphoric acid, nitric acid and acetic acid. Thus, a pattern of the active layer 14 is formed.
  • a protective layer for protecting the exposed surface between the source / drain electrodes 16, 18 of the oxide semiconductor layer 14 when the source / drain electrodes 16, 18 are formed and etched (Not shown) is preferably formed.
  • the method for forming the protective layer is not particularly limited, and the protective layer may be formed continuously with the formation of the oxide semiconductor layer 14, or the protective layer may be formed after the patterning of the oxide semiconductor layer 14. Alternatively, vapor phase film formation or liquid phase film formation may be used.
  • the protective layer When forming the protective layer in a vapor phase, it is preferable to perform the deposition under conditions that do not damage the surface exposed between the source / drain electrodes 16 and 18 of the oxide semiconductor layer 14.
  • the vapor deposition method which is not can be used suitably.
  • the protective layer may be a metal oxide layer or may be formed of an organic material such as a resin.
  • the protective layer may be removed after forming the source / drain electrodes.
  • the thickness of the protective layer is not particularly limited, and is, for example, 5 nm or more and 200 nm or less.
  • the source electrode 16 and the drain electrode 18 are arranged to be conductive through the oxide semiconductor layer 14.
  • Each of the source / drain electrodes 16 and 18 has a laminated structure of two or more layers, and is a layer closest to the oxide semiconductor layer 14 in the thickness direction, that is, a layer in contact with the oxide semiconductor layer 14 in the TFT 10 shown in FIG. 16A and 18A are oxide layers containing at least Ga as a metal element, and the composition ratio (atomic ratio) of Ga to all metal elements including Ga is 30% or more.
  • Each of the oxide layers 16A and 18A of the source / drain electrodes 16 and 18 closest to the oxide semiconductor layer 14 is formed of Ga with respect to all metal elements from the viewpoint that normally-off driving is easily obtained when the TFT is formed.
  • the composition ratio is preferably 50% or more, and more preferably 90% or less.
  • each of the oxide layers 16A and 18A of the source / drain electrodes 16 and 18 closest to the oxide semiconductor layer 14 contains In, Ga, Zn, and O, respectively, from the viewpoint that a heterogeneous phase is hardly formed at the interface.
  • the thickness of each oxide layer 16A, 18A is preferably 10 nm or more and 100 nm or less, and more preferably 30 nm or more and 70 nm or less, from the viewpoint of easily obtaining normally-off drive when TFTs are formed.
  • the oxide layers 16A and 18A of the source / drain electrodes 16 and 18 closest to the oxide semiconductor layer 14 are preferably amorphous from the viewpoint of suppressing the scattering of electrons by the crystal grain boundaries. Whether the active layer 14 and the oxide layers 16A and 18A are amorphous can be confirmed by X-ray diffraction measurement. That is, when a clear peak indicating a crystal structure is not detected by X-ray diffraction measurement, it can be determined that the oxide layers 16A and 18A are amorphous.
  • the other layers 16B and 18B constituting the source / drain electrodes 16 and 18 are not particularly limited as long as they function as a part of the electrodes 16 and 18, but are preferably made of a material having high conductivity.
  • metals such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al—Nd, Ag alloys, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), In It can be formed using a conductive film of a metal oxide such as -Ga-Zn-O.
  • the source / drain electrodes 16 and 18 each have a laminated structure of two or more layers and can be three or more layers, but a two-layer structure is preferable from the viewpoint of manufacturing cost and the like.
  • the total film thickness of the source / drain electrodes 16 and 18 is preferably 10 nm or more and 1000 nm or less, preferably 50 nm or more and 100 nm or less in consideration of film forming property, patterning property by etching or lift-off method, conductivity, and the like. More preferred.
  • the source / drain electrodes 16 and 18 are formed by, for example, a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film may be formed by a method appropriately selected in consideration of suitability with the material to be used, and different film forming methods may be used depending on each material constituting the laminated structure.
  • the source / drain electrodes 16 and 18 are formed by patterning a conductive layer having a laminated structure into a predetermined shape by etching or a lift-off method. At this time, it is preferable that all the layers constituting the source / drain electrodes 16 and 18 and the wiring connected to each electrode are simultaneously patterned. Note that each layer may be etched separately depending on the material used.
  • the gate insulating film 20 is disposed so as to separate the active layer 14 and the source / drain electrodes 16 and 18 from the gate electrode 22.
  • the gate insulating film 20 preferably has a high insulating property.
  • an insulating film such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , HfO 2 , or a compound thereof is used.
  • An insulating film including two or more kinds may be used.
  • the gate insulating film 20 is formed by a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method or an ion plating method, CVD, plasma.
  • the film is formed according to a method appropriately selected in consideration of suitability with a material to be used among chemical methods such as a CVD method.
  • the gate insulating film 20 is patterned into a predetermined shape by photolithography and etching.
  • the gate insulating film 20 needs to have a thickness for reducing the leakage current and improving the voltage resistance. On the other hand, if the thickness of the gate insulating film 20 is too large, the driving voltage is increased.
  • the thickness of the gate insulating film 20 is preferably 10 nm to 10 ⁇ m, more preferably 50 nm to 1000 nm, and particularly preferably 100 nm to 400 nm.
  • the gate electrode 22 is disposed so as to face the active layer 14 with the gate insulating film 20 interposed therebetween.
  • the gate electrode 22 is made of a material having high conductivity.
  • metals such as Al, Mo, Cr, Ta, Ti, Au, Ag, Al—Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), IGZO It can be formed using a conductive film of a metal oxide or the like.
  • these conductive films can be used in a single layer structure or a stacked structure of two or more layers.
  • the gate electrode 22 is formed by a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, or a chemical method such as CVD or plasma CVD method.
  • the film is formed according to a method appropriately selected in consideration of suitability with the material to be used from among other methods.
  • the gate electrode 22 is formed by patterning into a predetermined shape by etching or a lift-off method. At this time, it is preferable to pattern the gate electrode 22 and the gate wiring simultaneously.
  • the film thickness of the conductive film constituting the gate electrode 22 is preferably 10 nm or more and 1000 nm or less, and preferably 50 nm or more and 200 nm or less in consideration of film forming properties, patterning properties by etching or lift-off methods, conductivity, and the like. More preferred.
  • the order of the post-annealing treatment is not particularly limited as long as it is after the formation of the oxide semiconductor layer.
  • the post-annealing treatment may be performed immediately after the formation of the oxide semiconductor layer, or the formation and patterning of electrodes and insulating films. You may go after all is finished.
  • the post-annealing temperature is preferably 100 ° C. or higher and 500 ° C. or lower in order to suppress variations in electrical characteristics, and more preferably 100 ° C. or higher and 300 ° C. or lower when a resin substrate is used as the flexible substrate.
  • the atmosphere during post-annealing is preferably an inert atmosphere or an oxidizing atmosphere. When post-annealing is performed in a reducing atmosphere, oxygen in the oxide semiconductor layer 14 is released, excess carriers are generated, and variations in electrical characteristics are likely to occur.
  • the thin film transistor of the present invention is not limited to the top gate type as shown in FIG. As long as the relationship between the source / drain electrodes 16 and 18 is satisfied, a top gate type thin film transistor in which the active layer 14 is formed after the source / drain electrodes 16 and 18 as shown in FIG. It may be a bottom gate type thin film transistor as shown in FIG. 1C or FIG. 1D. It is to be noted that the source / drain electrodes 16 and 18 can be formed more easily in the top contact type shown in FIGS. 1A and 1C than in the bottom contact type shown in FIGS. 1B and 1D, and the manufacturing cost can be reduced.
  • the application of the thin film transistor of the present invention is not particularly limited, but has high mobility and has normally-off TFT characteristics. Therefore, for example, an electro-optical device (for example, a liquid crystal display device, an organic EL display device, an inorganic device) It is preferably used in a driving element in a display device such as an EL display device), particularly in a large area device. Further, since it has high light stability, it can be suitably used for a transparent display device or the like. Furthermore, the thin film transistor of the present invention is particularly suitable for devices that can be produced by a low-temperature process using a resin substrate (for example, a flexible display), and various sensors such as an X-ray sensor, MEMS (Micro Electro Mechanical System), and the like. It is preferably used as a drive element (drive circuit) in an electronic device.
  • an electro-optical device for example, a liquid crystal display device, an organic EL display device, an inorganic device
  • a driving element in a display device such as an EL display device
  • the electro-optical device of the present invention includes the above-described thin film transistor of the present invention.
  • the electro-optical device include a display device (for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device, etc.).
  • a display device for example, a liquid crystal display device, an organic EL (Electro Luminescence) display device, an inorganic EL display device, etc.
  • an image sensor such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor), an X-ray sensor, or the like is suitable.
  • FIG. 2 shows a schematic configuration diagram of electrical wiring of a liquid crystal display device which is an example of the electro-optical device of the present invention
  • FIG. 3 shows a schematic sectional view of a part thereof.
  • the liquid crystal display device 100 includes a plurality of gate lines 112 that are parallel to each other and data lines 114 that are parallel to each other and intersect the gate lines 112.
  • the gate wiring 112 and the data wiring 114 are electrically insulated.
  • the thin film transistor 10 of the present invention is provided in the vicinity of the intersection between the gate wiring 112 and the data wiring 114.
  • the gate electrode 22 of the thin film transistor 10 is connected to the gate wiring 112, and the source electrode 16 of the thin film transistor 10 is connected to the data wiring 114.
  • the drain electrode 18 of the thin film transistor 10 is connected to the pixel electrode 104 through a contact hole 116, and a liquid crystal 108 is held between the pixel electrode 104 and the counter electrode 106.
  • the pixel electrode 104 constitutes a capacitor together with the grounded counter electrode 106.
  • polarizing plates 112a and 112b are provided on the substrate 12 side of the TFT 10 and the RGB color filter 110, respectively.
  • the thin film transistor 10 in FIG. 3 is a top gate type thin film transistor
  • the thin film transistor used in the liquid crystal display device of the present invention is not limited to the top gate type and may be a bottom gate type thin film transistor. Since the thin film transistor of the present invention has very high electron mobility, it is suitable for large screen, high definition and 3D applications in liquid crystal display devices. Further, since it is insensitive to visible light, it is also suitable for a transparent display driving element. In addition, since the TFT of the present invention has high mobility and light stability by annealing treatment at a low temperature, a resin substrate (plastic substrate) can be used as the substrate 12, and it has high definition, large area, and transparency. A flexible liquid crystal display device can be provided.
  • a resin substrate plastic substrate
  • FIG. 4 shows a schematic configuration diagram of electrical wiring of an active matrix organic EL display device which is an example of the electro-optical device of the present invention
  • FIG. 5 shows a schematic sectional view of a part thereof.
  • the simple matrix method has an advantage that it can be manufactured at low cost.
  • the number of scanning lines and the light emission time per scanning line are inversely proportional. Therefore, it is difficult to increase the definition and increase the screen size.
  • the active matrix method has a high manufacturing cost because a transistor and a capacitor are formed for each pixel.
  • it is suitable for high definition and large screen.
  • the TFT 10 having the top gate structure shown in FIG. 1A is provided on the substrate 12 having the passivation layer 202 as the driving TFT 10a and the switching TFT 10b.
  • An organic EL light emitting element 214 composed of an organic light emitting layer 212 sandwiched between the lower electrode 208 and the upper electrode 210 is provided on the TFTs 10 a and 10 b, and the upper surface is also protected by the passivation layer 216.
  • the organic EL display device 200 of the present embodiment includes a plurality of gate wirings 220 that are parallel to each other, and a data wiring 222 and a driving wiring 224 that are parallel to each other and intersect the gate wiring 220.
  • the gate wiring 220, the data wiring 222, and the drive wiring 224 are electrically insulated.
  • the gate electrode 22 of the switching TFT 10 b is connected to the gate wiring 220, and the source electrode 16 of the switching TFT 10 b is connected to the data wiring 222.
  • the drain electrode 18 of the switching TFT 10b is connected to the gate electrode 22 of the driving TFT 10, and the driving TFT 10a is kept on by using the capacitor 226.
  • the source electrode 16 of the driving TFT 10 a is connected to the driving wiring 224, and the drain electrode 18 is connected to the organic EL light emitting element 214.
  • the organic EL device of this embodiment shown in FIGS. 4 and 5 includes the top gate TFTs 10a and 10b.
  • the TFT used in the organic EL device which is the display device of the present invention has a top gate structure.
  • a TFT having a bottom gate structure may be used.
  • the TFT manufactured according to the present invention has high stability during light irradiation (threshold fluctuation is small), high mobility, and is suitable for manufacturing a large-screen organic EL display device.
  • a resin substrate plastic substrate
  • a flexible organic EL display device having a large area, uniform and stable can be provided.
  • the organic EL display device shown in FIG. 5 may be a top emission type using the upper electrode 210 as a transparent electrode, or a bottom emission type by using the lower electrode 208 and the TFTs 10a and 10b as transparent electrodes. Good.
  • FIG. 6 shows a schematic configuration diagram of an X-ray sensor which is an example of a sensor provided with the thin film transistor of the present invention, and FIG. Indicates.
  • the X-ray sensor 300 includes a plurality of gate lines 320 that are parallel to each other and data lines 322 that are parallel to each other and intersect the gate lines 320.
  • the gate wiring 320 and the data wiring 322 are electrically insulated.
  • the thin film transistor 10 of the present invention is provided in the vicinity of the intersection between the gate wiring 320 and the data wiring 322.
  • the gate electrode of the thin film transistor 10 is connected to the gate wiring 320, and the source electrode 16 of the thin film transistor 10 is connected to the data wiring 322.
  • the drain electrode 18 of the thin film transistor 10 is connected to the charge collecting electrode 302, and the charge collecting electrode 302 constitutes a capacitor 310 together with the grounded capacitor lower electrode 312.
  • the X-ray sensor 300 includes a thin film transistor 10 and a capacitor 310 formed on the substrate 12, a charge collection electrode 302 formed on the capacitor 310, an X-ray conversion layer 304, and an upper layer electrode 306. .
  • a passivation film 308 is provided on the thin film transistor 10.
  • the capacitor 310 has a structure in which an insulating film 316 is sandwiched between a capacitor lower electrode 312 and a capacitor upper electrode 314.
  • the capacitor upper electrode 314 is connected to one of the source electrode and the drain electrode of the thin film transistor 10 through a contact hole 318 provided in the insulating film 316.
  • the charge collection electrode 302 is provided on the capacitor upper electrode 314 in the capacitor 310 and is in contact with the capacitor upper electrode 314.
  • the X-ray conversion layer 304 is a layer made of amorphous selenium, and is provided so as to cover the thin film transistor 10 and the capacitor 310.
  • the upper electrode 306 is provided on the X-ray conversion layer 304 and is in contact with the X-ray conversion layer 304.
  • X-rays are irradiated from the upper part (upper electrode 306 side) in FIG.
  • the generated charges are accumulated in the capacitor 310 and read out by sequentially scanning the thin film transistor 10.
  • the X-ray sensor 300 of this embodiment includes the TFT 10 having high stability during light irradiation, an image with excellent uniformity can be obtained.
  • the thin film transistor 10 in FIG. 7 is a top gate type thin film transistor, but the thin film transistor used in the sensor of the present invention is not limited to the top gate type and may be a bottom gate type thin film transistor.
  • FIG. 8A is a plan view of a simplified TFT manufactured in Examples and Comparative Examples
  • FIG. 8B is a cross-sectional view taken along the line AA of the TFT shown in FIG. 8A.
  • a simple TFT 600 using the thermal oxide film 604 having a thickness of 100 nm as a gate insulating film and the p-type Si substrate 602 as a gate electrode was manufactured.
  • An In-rich IGZO film 606 was sputtered as an active layer on a p-type Si substrate 602 (1 inch square) with a thermal oxide film 604 under the following conditions.
  • a metal mask was used to form a 3 mm ⁇ 4 mm pattern film.
  • the film formation was performed by co-sputtering using an In 2 O 3 target, a Ga 2 O 3 target, and a ZnO target, and the composition ratio was adjusted by changing the power ratio applied to each target. .
  • Source / drain electrodes 608 and 610 each having a two-layer structure were formed on the In-rich IGZO film 606 by sputtering.
  • the source / drain electrodes 608 and 610 were formed by pattern film formation using a metal mask.
  • the size of the source / drain electrodes 608 and 610 in plan view was 1 mm square, and the distance between the electrodes was 0.2 mm.
  • post-annealing treatment was performed in an electric furnace.
  • the post-annealing atmosphere was set to Ar 160 sccm and O 2 40 sccm.
  • the temperature was raised to 300 ° C. at 10 ° C./min, held at 300 ° C. for 60 minutes, and then cooled to room temperature by furnace cooling.
  • Example 2 to 4 Comparative Examples 1 to 6> In the same manner as in Example 1, simple TFTs with different metal composition ratios and film thicknesses of In-rich active layers, presence / absence of electrode layers (Ga-rich IGZO layers), and metal composition ratios as shown in Table 1 below are produced. did.
  • V g -I d characteristics For simplified TFT obtained above, using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies) was measured for transistor characteristics at the time and non-irradiated monochromatic light irradiation (V g -I d characteristics). Measurement of V g -I d characteristics, the drain voltage (V d) + 10V to be fixed and the gate voltage (V g) is changed within the range of -30 V ⁇ + 30 V, the drain current at gate voltages (V g) The measurement was performed by measuring (I d ).
  • Figure 9 shows a, V g -I d characteristics of the monochrome light irradiation in Example 1.
  • V th in an environment where no light irradiation was performed was 3.9V.
  • Comparative Example 4 In which an IGZO electrode layer composition having an In-rich composition was used, normally-off driving was not realized.
  • Comparative Examples 5 and 6 using an active layer of In: Ga: Zn 1: 1: 1, which is a general composition, showed normally-off and high photostability, but the mobility was low.
  • Examples 5 to 10 Comparative Examples 7 and 8> A TFT was fabricated in the same manner as in Example 1 by changing the composition ratio of the active layer and the composition ratio of the IGZO electrode layer in contact with the active layer as shown in Table 3. Regarding the fabricated TFT, the TFT characteristics were measured in the same manner as in Example 1, and the results are shown in Table 4.
  • the composition of the active layer is such that either IGZO Ga or Zn such as IGO or IZO is 0, or Sn-containing ITO, ITZO (In-Sn— Even with a composition such as Zn—O), the composition ratio of In is 50% or more and the film thickness is 25 nm or less, so that the mobility is 20 cm 2 / Vs or more and high light stability. Furthermore, it can be seen that normally-off driving can be realized by providing a Ga-rich IGZO electrode layer in contact with the active layer in each stacked structure of the source / drain electrodes.

Landscapes

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Description

薄膜トランジスタ、表示装置、イメージセンサ及びＸ線センサ
　本発明は、薄膜トランジスタ、表示装置、イメージセンサ及びＸ線センサに関する。
　電界効果型トランジスタは、半導体メモリ用集積回路の単位素子や高周波信号増幅素子、液晶駆動用素子等に用いられており、特に薄膜化したものは薄膜トランジスタ（ＴＦＴ）として幅広い分野で用いられている。
　有機エレクトロルミネッセンス（有機ＥＬ）の青色発光層や液晶ディスプレイ（ＬＣＤ）のバックライトはλ＝４５０ｎｍ程度の発光ピークを持ち、発光スペクトルの裾が４２０ｎｍまで続いていることが知られている。このことからＩｎ、Ｇａ、Ｚｎ、及びＯ（適宜、「ＩＧＺＯ」と略記する。）を含む半導体層に代表される非晶質酸化物半導体薄膜を用いた薄膜トランジスタを、有機ＥＬやＬＣＤの駆動用ＴＦＴに用いる際には、上記波長でトランジスタ特性が極力変化しないことが求められる。
　上記波長の光によってＴＦＴ特性が変化してしまう場合には青色発光層やバックライトの光が直接ＴＦＴに照射されないようにするために遮光層を形成する必要があり、製造コストの増加に繋がる。また、可視光を完全に透過する透明ディスプレイの作製が困難となる。上記状況から可視光に対して鈍感であること、例えば、λ＝４２０ｎｍ以上のモノクロ光を１０μＷ／ｃｍ２で１０分間照射した際にその閾値シフト量が１Ｖ以下、更に好ましくは０．２Ｖ以下であることが求められる。
　一方で、ディスプレイの大型化、高精細化、３Ｄ化に伴い、ディスプレイ駆動用の薄膜トランジスタの更なる高移動度化が求められており、従来の一般的な組成（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）のＩＧＺＯ等では対応困難な高い移動度が要求されてきている。
　ＩＧＺＯはその組成がＩｎリッチ、すなわちＩｎの組成比が高くなるほど電子移動度が高くなることが知られており、上記要求に対してＩｎリッチなＩＧＺＯを用いたＴＦＴへの期待が高まっている（例えば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，９０（２００７）　２４２１１４．およびＪ．Ｎｏｎ－Ｃｒｙｓｔ．Ｓｏｌｉｄ，３５２（２００６）　８５１．参照）。
　また、省電力化の観点から、待機状態（Ｖｇ＝０）におけるＳ－Ｄ間電流は１Ｅ－９（１０－９）Ａ以下でオフ状態となっていて、且つ小さな閾値電圧（Ｖｔｈ）が求められている。
　例えば特開２０１１－１０３４０２号公報では、Ｉｎの組成比が高い、すなわちＩｎリッチなＩＧＺＯ層を用いたＴＦＴにおいてＩＧＺＯ層の膜厚を薄くすることで高い移動度と小さな閾値電圧を実現することが提案されている。
　しかしながら、本発明者らの詳細な研究の結果、ＩｎリッチなＩＧＺＯになるほど光に対する安定性が低くなることが明らかとなってきた。
　また、実際にはＩｎリッチなＩＧＺＯの膜厚だけで閾値電圧を制御することは極めて困難であり、生産性、再現性、均一性等の観点から実用的な手法ではない。
　本発明は、電子移動度が極めて高いＩｎリッチな酸化物半導体層を活性層として用い、高移動度と光安定性を両立し、且つ実用性の高い薄膜トランジスタ、並びに、表示特性又は感度特性に優れた表示装置、イメージセンサ及びＸ線センサを提供することを目的とする。
　上記目的を達成するため、以下の発明が提供される。
＜１＞　活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記活性層が金属元素として少なくともＩｎを含む非晶質酸化物半導体層であり、前記活性層において、前記活性層に含まれる全金属元素に対するＩｎの組成比が５０％以上であり、前記活性層の厚みが２５ｎｍ以下であり、前記ソース電極及び前記ドレイン電極の各々が２以上の層を含み、前記ソース電極及び前記ドレイン電極の各々において、厚さ方向において前記活性層に最も近い層が金属元素として少なくともＧａを含む酸化物層であり、前記酸化物層において、前記酸化物層に含まれる全金属元素に対するＧａの組成比が３０％以上である、薄膜トランジスタ。
＜２＞　前記活性層が、金属元素として、Ｉｎと、Ｚｎ、Ｇａ、及びＳｎから選ばれる少なくとも１種の元素とを含む＜１＞に記載の薄膜トランジスタ。
＜３＞　前記酸化物層において、前記酸化物層に含まれる全金属元素に対するＧａの組成比が５０％以上である＜１＞又は＜２＞に記載の薄膜トランジスタ。
＜４＞　前記酸化物層がＩｎ、Ｇａ、Ｚｎ、及びＯを含む＜１＞～＜３＞のいずれかに記載の薄膜トランジスタ。
＜５＞　前記酸化物層が非晶質である＜１＞～＜４＞のいずれかに記載の薄膜トランジスタ。
＜６＞　前記酸化物層の厚みが１０ｎｍ以上１００ｎｍ以下である＜１＞～＜５＞のいずれかに記載の薄膜トランジスタ。
＜７＞　前記ソース電極と前記ドレイン電極との間で露出する前記活性層の表面に保護層が形成されている＜１＞～＜６＞のいずれかに記載の薄膜トランジスタ。
＜８＞　前記活性層がスパッタリングによって形成されたものである＜１＞～＜７＞のいずれかに記載の薄膜トランジスタ。
＜９＞　＜１＞～＜８＞のいずれかに記載の薄膜トランジスタを備えている表示装置。
＜１０＞　＜１＞～＜８＞のいずれかに記載の薄膜トランジスタを備えているイメージセンサ。
＜１１＞　＜１＞～＜８＞のいずれかに記載の薄膜トランジスタを備えているＸ線センサ。
　本発明によれば、電子移動度が極めて高いＩｎリッチな酸化物半導体層を活性層として用い、高移動度と光安定性を両立し、且つ実用性の高い薄膜トランジスタ、並びに、表示特性又は感度特性に優れた表示装置、イメージセンサ及びＸ線センサを提供することができる。
トップゲート－トップコンタクト型のＴＦＴの一例を示す模式図である。 トップゲート－ボトムコンタクト型のＴＦＴの一例を示す模式図である。 ボトムゲート構造－トップコンタクト型のＴＦＴの一例を示す模式図である。 ボトムゲート構造－ボトムコンタクト型のＴＦＴの一例を示す模式図である。 本発明のＴＦＴを備えた液晶表示装置の電気配線の概略構成図である。 図２に示す液晶表示装置の一部分の断面を示す概略断面図である。 本発明のＴＦＴを備えた有機ＥＬ表示装置の電気配線の概略構成図である。 図４に示す有機ＥＬ表示装置の一部分の断面を示す概略断面図である。 本発明のＴＦＴを備えたＸ線センサの電気配線の概略構成図である。 図６に示すＸ線センサの一部分の断面を示す概略断面図である。 実施例及び比較例で作製したＴＦＴの概略構成を示す平面図である。 図８Ａに示すＴＦＴのＡ－Ａ線矢視断面図である。 実施例１に係るＴＦＴについて、モノクロ光照射下におけるＶｇ－Ｉｄ特性を示す図である。
　以下、添付の図面を参照しながら、本発明の実施形態に係る薄膜トランジスタ、及び、それを用いた表示装置、イメージセンサ、Ｘ線センサについて具体的に説明する。なお、図中、同一又は対応する機能を有する部材（構成要素）には同じ符号を付して適宜説明を省略する。
　一般的な組成比を有するＩＧＺＯを用いた薄膜トランジスタよりも、高い移動度を得るためには、よりＩｎリッチなＩＧＺＯを用いることが考えられるが、これまでその光安定性について検討されてきてはいなかった。本発明者らが行なった詳細な研究から、一般的な組成では非常に小さい可視光に対する光不安定性がＩｎリッチな組成になると極めて大きくなることが明らかとなった。即ち活性層のＩＧＺＯ組成をＩｎリッチにするだけでは、高い移動度は得られるが、光に対して非常に不安定なＴＦＴしか得られなかった。
　本発明者らは、一般的に用いられるＩＧＺＯに比べてＩｎ組成比が高いＩＧＺＯ膜を用いることにより、高い移動度が得られ、且つその膜厚を薄くすることによって、可視光に対する光安定性が極めて高くなることを見出した。加えてソース・ドレイン電極をそれぞれ２層以上の積層構造とし、活性層側の各層をＧａを含む酸化物層とすることで、移動度を損なうことなく閾値を制御可能であり、ノーマリーオフ駆動が実現可能となることを見出した。
　本発明の薄膜トランジスタは、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記活性層が金属元素として少なくともＩｎを含む非晶質酸化物半導体層であり、前記活性層において、前記活性層に含まれる全金属元素に対するＩｎの組成比が５０％以上であり、前記活性層の厚みが２５ｎｍ以下であり、前記ソース電極及び前記ドレイン電極の各々が２以上の層を含み、前記ソース電極及び前記ドレイン電極の各々において、厚さ方向において前記活性層に最も近い層が金属元素として少なくともＧａを含む酸化物層であり、前記酸化物層において、前記酸化物層に含まれる全金属元素に対するＧａの組成比が３０％以上である構成を有する。
　本発明の薄膜トランジスタは、上記のように活性層として用いる酸化物半導体薄膜の組成比と膜厚を制御し、且つソース・ドレイン電極の構成を選定することによって、高い移動度（２０ｃｍ２／Ｖｓ以上）と高い光安定性（λ＝４２０ｎｍのモノクロ光（１０μｗ／ｃｍ２）を１０分間照射した際の閾値シフト量が１Ｖ以下）を両立し、且つノーマリーオフ駆動のＴＦＴ特性を有する。高い移動度で且つ高い光安定性を有しているということは、大面積、高精細な透明ディスプレイの駆動用ＴＦＴに好適に用いることができることを意味する。また、有機ＥＬやＬＣＤ駆動用ＴＦＴとして本発明のＴＦＴを用いれば、ＴＦＴに対して光を遮断する層を設ける必要がなく、製造コストを大幅に低減させることが可能となる。また、ノーマリーオフ駆動で閾値電圧が小さいため省電力化に適したＴＦＴ素子を得ることができる。
　本発明に係るＴＦＴの素子構造は、ゲート電極の位置に基づいた、いわゆる逆スタガ構造（ボトムゲート型とも呼ばれる）及びスタガ構造（トップゲート型とも呼ばれる）のいずれの態様であってもよい。また、活性層とソース電極及びドレイン電極（適宜、「ソース・ドレイン電極」という。）との接触部分に基づき、いわゆるトップコンタクト型、ボトムコンタクト型のいずれの態様であってもよい。
　トップゲート型とは、ゲート絶縁膜の上側にゲート電極が配置され、ゲート絶縁膜の下側に活性層が形成された形態であり、ボトムゲート型とは、ゲート絶縁膜の下側にゲート電極が配置され、ゲート絶縁膜の上側に活性層が形成された形態である。また、ボトムコンタクト型とは、ソース・ドレイン電極が活性層よりも先に形成されて活性層の下面がソース・ドレイン電極に接触する形態であり、トップコンタクト型とは、活性層がソース・ドレイン電極よりも先に形成されて活性層の上面がソース・ドレイン電極に接触する形態である。
　図１Ａは、トップゲート構造でトップコンタクト型の本発明に係るＴＦＴの一例を示す模式図である。図１Ａに示すＴＦＴ１０では、基板１２の一方の主面上に活性層１４として上述の酸化物半導体薄膜が積層されている。そして、この活性層１４上にそれぞれ２層の積層構造を有するソース電極１６及びドレイン電極１８が互いに離間して設置され、更にこれらの上にゲート絶縁膜２０と、ゲート電極２２とが順に積層されている。
　図１Ｂは、トップゲート構造でボトムコンタクト型の本発明に係るＴＦＴの一例を示す模式図である。図１Ｂに示すＴＦＴ３０では、基板１２の一方の主面上にそれぞれ２層の積層構造を有するソース電極１６及びドレイン電極１８が互いに離間して設置されている。そして、活性層１４として上述の酸化物半導体薄膜と、ゲート絶縁膜２０と、ゲート電極２２と、が順に積層されている。
　図１Ｃは、ボトムゲート構造でトップコンタクト型の本発明に係るＴＦＴの一例を示す模式図である。図１Ｃに示すＴＦＴ４０では、基板１２の一方の主面上にゲート電極２２と、ゲート絶縁膜２０と、活性層１４として上述の酸化物半導体薄膜と、が順に積層されている。そして、この活性層１４の表面上にそれぞれ２層の積層構造を有するソース電極１６及びドレイン電極１８が互いに離間して設置されている。
　図１Ｄは、ボトムゲート構造でボトムコンタクト型の本発明に係るＴＦＴの一例を示す模式図である。図１Ｄに示すＴＦＴ５０では、基板１２の一方の主面上にゲート電極２２と、ゲート絶縁膜２０と、が順に積層されている。そして、このゲート絶縁膜２０の表面上にそれぞれ２層の積層構造を有するソース電極１６及びドレイン電極１８が互いに離間して設置され、更にこれらの上に、活性層１４として上述の酸化物半導体薄膜が積層されている。
　なお、図１Ｂ及び図１Ｄに示すＴＦＴ３０，５０では、厚さ方向で見ると、層１６Ｂ，１８Ｂよりも層１６Ａ，１８Ａの方が活性層１４に近く、「活性層に最も近い層」に相当する。
　また、本実施形態に係るＴＦＴは、上記以外にも、様々な構成をとることが可能であり、適宜、活性層１４上に保護層や基板上に絶縁層等を備える構成であってもよい。
　以下、本発明のＴＦＴが形成される基板も含め、各構成要素について詳述する。なお、代表例として図１Ａに示すトップゲート構造でトップコンタクト型のＴＦＴ１０を製造する場合について具体的に説明するが、本発明は他の形態のＴＦＴを製造する場合についても同様に適用することができる。
（基板）
　本発明の薄膜トランジスタ１０が形成される基板１２の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板１２の構造は単層構造であってもよいし、積層構造であってもよい。
　基板１２の材質として、例えばガラス、ＹＳＺ（イットリウム安定化ジルコニウム）等の無機基板、樹脂基板や、その複合材料等を用いることができる。
　中でも軽量である点、可撓性を有する点から樹脂基板及びその複合材料が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミド－オレフィン、セルロース、エピスルフィド化合物等の合成樹脂基板、酸化珪素粒子との複合プラスチック材料、金属ナノ粒子、無機酸化物ナノ粒子、無機窒化物ナノ粒子等との複合プラスチック材料、カーボン繊維、カーボンナノチューブとの複合プラスチック材料、ガラスフレーク、ガラスファイバー、ガラスビーズとの複合プラスチック材料、粘土鉱物や雲母派生結晶構造を有する粒子との複合プラスチック材料、薄いガラスと上記単独有機材料との間に少なくとも１つの接合界面を有する積層プラスチック材料、無機層と有機層を交互に積層することで、少なくとも１つ以上の接合界面を有するバリア性能を有する複合材料、ステンレス基板或いはステンレスと異種金属を積層した金属多層基板、アルミニウム基板或いは表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
　なお、樹脂基板は耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
　基板１２の厚みは特に制限はないが、５０μｍ以上５００μｍ以下であることが好ましい。基板の厚みが５０μｍ以上であると、基板自体の高い平坦性が確保できる。また、基板の厚みが５００μｍ以下であると、基板自体の可撓性が高く、フレキシブルデバイス用基板としての使用に有利である。
（活性層）
　活性層１４は、金属元素として少なくともＩｎを含む非晶質酸化物半導体層であり、活性層１４に含まれる全金属元素に対するＩｎの組成比（原子数比）が５０％以上であり、厚みが２５ｎｍ以下である。活性層１４はソース・ドレイン電極１６，１８と接してソース・ドレイン電極１６，１８間（Ｓ－Ｄ間）を導通可能にする。
　活性層１４は、具体的には、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ，Ｉｎ－Ｚｎ－Ｏ，Ｉｎ－Ｇａ－Ｏ，Ｉｎ－Ｓｎ－Ｏ，Ｉｎ－Ｓｎ－Ｚｎ－Ｏ，Ｉｎ－Ｇａ－Ｓｎ－Ｏ，Ｉｎ－Ｏ等の非晶質酸化物半導体膜によって構成される。
　なお、活性層１４は、高い伝達特性を得る観点から、金属元素として、Ｉｎと、Ｚｎ、Ｇａ、及びＳｎから選ばれる少なくとも１種の元素とを含むことが好ましい。
　なお、活性層１４における全金属元素に対するＩｎの組成比は、非晶質膜が得られやすい観点から、９０％以下であることが好ましい。９０％以上の場合、膜が結晶化しやすくなり、結晶粒界密度による素子特性ばらつきが大きくなりやすい。
　活性層１４の成膜手法としては、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等が挙げられる。これらの中から、使用する材料との適性を考慮して適宜選択した方法に従って活性層１４を成膜することができるが、成膜速度や膜密度等の観点からスパッタリング法が好ましい。
　スパッタ等の成膜手法を用いて成膜される酸化物半導体層１４の膜厚は２５ｎｍ以下とするが、薄膜の平坦性の観点から５ｎｍ以上であることが好ましい。
　酸化物半導体層１４をスパッタにより成膜する方法としては、成膜した酸化物半導体層１４中の全金属元素に対するＩｎの組成比（原子数比）が５０％以上となるように成膜できれば特に限定されず、例えば、酸化物半導体層１４を構成する２種以上の金属元素を含む複合酸化物ターゲットの単独スパッタであってもよく、各構成元素の酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。
　成膜時の成膜室内の酸素分圧を制御することで、得られる酸化物半導体膜の導電率を制御することがきる。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するＯ２ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。また、酸素ガスの導入を停止させた場合でも抵抗が高い場合には、Ｈ２やＮ２等の還元性ガスを導入してもよい。
　酸化物半導体膜の成膜後、活性層１４の形状にパターニングする。パターニングは、例えば、フォトリソグラフィー及びエッチングにより行うことができる。具体的には、酸化物半導体膜を活性層１４として残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、又は燐酸、硝酸及び酢酸の混合液等の酸溶液によりエッチングして活性層１４のパターンを形成する。
（保護層）
　また、酸化物半導体層１４上にはソース・ドレイン電極１６，１８の成膜時及びエッチング時に酸化物半導体層１４のソース・ドレイン電極１６，１８間で露出する面を保護するための保護層（不図示）を形成することが好ましい。
　保護層の成膜方法は特に限定はなく、酸化物半導体層１４の成膜と連続して保護層の成膜を行ってもよいし、酸化物半導体層１４のパターニング後に保護層を成膜してもよく、気相成膜でも液相成膜でも構わない。
　なお、保護層を気相成膜する場合は、酸化物半導体層１４のソース・ドレイン電極１６，１８間で露出する面にダメージを与えないような成膜条件で行うことが好ましく、プラズマを用いない蒸着法を好適に用いることができる。
　保護層としては金属酸化物層であってもよく、樹脂等の有機材料で形成してもよい。また、保護層はソース・ドレイン電極形成後に除去しても構わない。
　保護層の厚みは特に限定されず、例えば、５ｎｍ以上２００ｎｍ以下である。
（ソース・ドレイン電極）
　ソース電極１６及びドレイン電極１８は酸化物半導体層１４を介して導通可能に配置されている。ソース・ドレイン電極１６，１８は各々２層以上の積層構造を有し、それぞれ厚さ方向において酸化物半導体層１４に最も近い層、すなわち、図１Ａに示すＴＦＴ１０では酸化物半導体層１４に接する層１６Ａ，１８Ａは、金属元素として少なくともＧａを含む酸化物層であり、Ｇａを含めた全金属元素に対するＧａの組成比（原子数比）が３０％以上である。
　なお、酸化物半導体層１４に最も近いソース・ドレイン電極１６，１８の各酸化物層１６Ａ，１８Ａは、ＴＦＴにした際にノーマリーオフ駆動が得られやすい観点から、それぞれ全金属元素に対するＧａの組成比が５０％以上であることが好ましく、９０％以下であることがより好ましい。
　また、酸化物半導体層１４に最も近いソース・ドレイン電極１６，１８の各酸化物層１６Ａ，１８Ａは、界面に異相が形成されにくい観点から、それぞれＩｎ、Ｇａ、Ｚｎ、及びＯを含むことが好ましい。
　各酸化物層１６Ａ，１８Ａの膜厚は、ＴＦＴにした際にノーマリーオフ駆動を得やすくする観点から、１０ｎｍ以上１００ｎｍ以下であることが好ましく、３０ｎｍ以上７０ｎｍ以下であることがより好ましい。
　また、酸化物半導体層１４に最も近いソース・ドレイン電極１６，１８の各酸化物層１６Ａ，１８Ａは、結晶粒界による電子の散乱を抑制する観点から、非晶質であることが好ましい。
　なお、活性層１４や酸化物層１６Ａ，１８Ａが非晶質であるかどうかは、Ｘ線回折測定により確認することができる。すなわち、Ｘ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物層１６Ａ，１８Ａは非晶質であると判断することができる。
　ソース・ドレイン電極１６，１８を構成する他の層１６Ｂ，１８Ｂに関しては各電極１６，１８の一部として機能すれば特に制限はないが、高い導電性を有する材料により構成されることが好ましく、例えば、Ａｌ，Ｍｏ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ等の金属酸化物の導電膜等を用いて形成することができる。
　なお、ソース・ドレイン電極１６，１８はそれぞれ２層以上の積層構造を有し、３層以上とすることもできるが、製造コスト等の観点から、２層構造とすることが好ましい。
　ソース・ドレイン電極１６，１８の総膜厚は、成膜性、エッチングやリフトオフ法によるパターニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下であることが好ましく、５０ｎｍ以上１００ｎｍ以下であることがより好ましい。
　ソース・ドレイン電極１６，１８の形成は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法により成膜すればよく、積層構造を構成する各材料に応じて異なる成膜手法を用いてもよい。
　ソース・ドレイン電極１６，１８は、各々積層構造を有する導電層をエッチング又はリフトオフ法により所定の形状にパターニングすることにより形成される。この際、ソース・ドレイン電極１６，１８を構成する全ての層及び各電極に接続する配線を同時にパターニングすることが好ましい。なお、用いる材料によって、各層を個別にエッチングしてもよい。
（ゲート絶縁膜）
　ゲート絶縁膜２０は、活性層１４及びソース・ドレイン電極１６，１８をゲート電極２２から隔てるように配置されている。ゲート絶縁膜２０は高い絶縁性を有するものが好ましく、例えばＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁膜、又はこれらの化合物を２種以上含む絶縁膜としてもよい。
　ゲート絶縁膜２０は、ソース・ドレイン電極１６，１８及び配線を形成した後、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。
　ソース・ドレイン電極１６，１８及び酸化物半導体層１４を覆うようにゲート絶縁膜２０を成膜後、フォトリソグラフィー及びエッチングによって所定の形状にパターニングされる。
　ゲート絶縁膜２０はリーク電流の低下及び電圧耐性の向上のための厚みを有する必要がある一方、ゲート絶縁膜２０の厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜２０の材質にもよるが、ゲート絶縁膜２０の厚みは１０ｎｍ～１０μｍが好ましく、５０ｎｍ～１０００ｎｍがより好ましく、１００ｎｍ～４００ｎｍが特に好ましい。
（ゲート電極）
　ゲート電極２２は、ゲート絶縁膜２０を介して活性層１４と対向するように配置されている。ゲート電極２２は高い導電性を有する材料によって構成される。例えば、Ａｌ，Ｍｏ，Ｃｒ，Ｔａ，Ｔｉ，Ａｕ，Ａｇ等の金属、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）、ＩＧＺＯ等の金属酸化物の導電膜等を用いて形成することができる。ゲート電極２２としてはこれらの導電膜を単層構造又は２層以上の積層構造にして用いることができる。
　ゲート電極２２は、ゲート絶縁膜２０を形成した後、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜する。成膜後、エッチング又はリフトオフ法により所定の形状にパターニングしてゲート電極２２を形成する。この際、ゲート電極２２及びゲート配線を同時にパターニングすることが好ましい。
　ゲート電極２２を構成する導電膜の膜厚は、成膜性、エッチングやリフトオフ法によるパターニング性、導電性等を考慮すると、１０ｎｍ以上１０００ｎｍ以下とすることが好ましく、５０ｎｍ以上２００ｎｍ以下とすることがより好ましい。
（ポストアニール）
　ポストアニール処理は、酸化物半導体層の成膜後であれば、特に順序は限定されず、例えば、酸化物半導体層の成膜直後に行ってもよいし、電極、絶縁膜の成膜及びパターニングが全て終わった後に行ってもよい。
　ポストアニール温度は、電気特性のバラツキを抑えるために１００℃以上５００℃以下であることが好ましく、可撓性基板として樹脂基板を用いる場合は、１００℃以上３００℃以下であることがより好ましい。
　ポストアニール中の雰囲気は不活性雰囲気又は酸化性雰囲気にすることが好ましい。還元性雰囲気中でポストアニールを施すと酸化物半導体層１４中の酸素が抜け、余剰キャリアが発生し、電気特性のバラツキが起こり易い。
　上記実施形態では、代表例として図１Ａに示すようなトップゲート型の薄膜トランジスタについて説明したが、本発明の薄膜トランジスタは、図１Ａに示すようなトップゲート型に限定されず、上述した活性層１４とソース・ドレイン電極１６，１８の関係を満たすものであれば、図１Ｂに示すようにソース・ドレイン電極１６，１８の後に活性層１４を形成するトップゲート型の薄膜トランジスタであってもよいし、図１Ｃ又は図１Ｄに示すようなボトムゲート型の薄膜トランジスタであってもよい。
　なお、図１Ｂ及び図１Ｄに示すボトムコンタクト型よりも図１Ａ及び図１Ｃに示すトップコンタクト型の方がソース・ドレイン電極１６，１８の形成が容易であり、製造コストを低く抑えることができる。
　本発明の薄膜トランジスタは、その用途には特に限定はないが、高移動度であり、ノーマリーオフのＴＦＴ特性を有することから、例えば電気光学装置（例えば、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置等の表示装置等）における駆動素子、特に大面積デバイスにおいて好適に用いられる。また、光安定性が高いことから透明な表示装置等にも好適に用いることができる。
　更に本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なデバイス（例えばフレキシブルディスプレイ等）に特に好適であり、Ｘ線センサ等の各種センサ、ＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
（電気光学装置）
　本発明の電気光学装置は、前述の本発明の薄膜トランジスタを備えて構成される。
　電気光学装置の例としては、表示装置（例えば液晶表示装置、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、無機ＥＬ表示装置、等）がある。
　センサの例としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のイメージセンサや、Ｘ線センサ等が好適である。
（液晶表示装置）
　図２に、本発明の電気光学装置の一例である液晶表示装置の電気配線の概略構成図を示し、図３に、その一部分の概略断面図を示す。
　液晶表示装置１００は、互いに平行な複数のゲート配線１１２と、該ゲート配線１１２と交差する、互いに平行なデータ配線１１４とを備えている。ここでゲート配線１１２とデータ配線１１４は電気的に絶縁されている。ゲート配線１１２とデータ配線１１４との交差部付近には、本発明の薄膜トランジスタ１０が備えられている。
　薄膜トランジスタ１０のゲート電極２２はゲート配線１１２に接続されており、薄膜トランジスタ１０のソース電極１６はデータ配線１１４に接続されている。また、薄膜トランジスタ１０のドレイン電極１８はコンタクトホール１１６を介して画素電極１０４に接続されており、該画素電極１０４と対向電極１０６との間には液晶１０８が保持されている。更に該画素電極１０４は、接地された対向電極１０６とともにキャパシタを構成している。また、ＴＦＴ１０の基板１２側およびＲＧＢカラーフィルタ１１０上にそれぞれ偏光板１１２ａ，１１２ｂを備えている。
　図３中の薄膜トランジスタ１０はトップゲート型の薄膜トランジスタであるが、本発明の液晶表示装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
　本発明の薄膜トランジスタは電子移動度が非常に高いことから、液晶表示装置における大画面化、高精細化、３Ｄ応用に適している。また、可視光に対して鈍感であることから、透明ディスプレイ用駆動素子にも適している。また、本発明のＴＦＴは、低温でのアニール処理によって高い移動度と光安定性を有することから、基板１２としては樹脂基板（プラスチック基板）を用いることができ、高精細、大面積で、透明なフレキシブル液晶表示装置を提供できる。
（有機ＥＬ表示装置）
　図４に、本発明の電気光学装置の一例であるアクティブマトリックス方式の有機ＥＬ表示装置の電気配線の概略構成図を示し、図５に、その一部分の概略断面図を示す。
　有機ＥＬ表示装置の駆動方式には、単純マトリックス方式とアクティブマトリックス方式の２種類がある。単純マトリックス方式は低コストで作製できるメリットがあるが、走査線を１本ずつ選択して画素を発光させることから、走査線数と走査線あたりの発光時間は反比例する。そのため高精細化、大画面化が困難となっている。アクティブマトリックス方式は画素ごとにトランジスタやキャパシタを形成するため製造コストが高くなるが、単純マトリックス方式のように走査線数を増やせないという問題はないため高精細化、大画面化に適している。
　本実施形態のアクティブマトリックス方式の有機ＥＬ表示装置２００は、図１Ａに示したトップゲート構造のＴＦＴ１０が、パッシベーション層２０２を備えた基板１２上に、駆動用ＴＦＴ１０ａおよびスイッチング用ＴＦＴ１０ｂとして備えられ、該ＴＦＴ１０ａおよび１０ｂ上に下部電極２０８および上部電極２１０に挟まれた有機発光層２１２からなる有機ＥＬ発光素子２１４を備え、上面もパッシベーション層２１６により保護された構成となっている。
　また、図４に示すように、本実施形態の有機ＥＬ表示装置２００は、互いに平行な複数のゲート配線２２０と、該ゲート配線２２０と交差する、互いに平行なデータ配線２２２および駆動配線２２４とを備えている。ここで、ゲート配線２２０とデータ配線２２２、駆動配線２２４とは電気的に絶縁されている。スイッチング用ＴＦＴ１０ｂのゲート電極２２は、ゲート配線２２０に接続されており、スイッチング用ＴＦＴ１０ｂのソース電極１６はデータ配線２２２に接続されている。また、スイッチング用ＴＦＴ１０ｂのドレイン電極１８は駆動用ＴＦＴ１０のゲート電極２２に接続されるとともに、キャパシタ２２６を用いることで駆動用ＴＦＴ１０ａをオン状態に保つ。駆動用ＴＦＴ１０ａのソース電極１６は駆動配線２２４に接続され、ドレイン電極１８は有機ＥＬ発光素子２１４に接続される。
　図４及び図５に示した本実施形態の有機ＥＬ装置は、トップゲート構造のＴＦＴ１０ａ，１０ｂを備えているが、本発明の表示装置である有機ＥＬ装置において用いられるＴＦＴは、トップゲート構造に限定されることなく、ボトムゲート構造のＴＦＴであってもよい。
　本発明により製造されるＴＦＴは、光照射時の安定性が高く（閾値変動が少なく）、高移動度であり、大画面の有機ＥＬ表示装置の製造に適している。
　また、低温でのアニール処理によって十分なＴＦＴ特性を有するＴＦＴを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができる。従って、本発明によれば、大面積で均一、安定なフレキシブル有機ＥＬ表示装置を提供することができる。
　なお、図５に示した有機ＥＬ表示装置は、上部電極２１０を透明電極としてトップエミッション型としてもよいし、下部電極２０８およびＴＦＴ１０ａ，１０ｂの各電極を透明電極とすることによりボトムエミッション型としてもよい。
（センサ）
　図６に、本発明の薄膜トランジスタを備えたセンサの一例であるＸ線センサの概略構成図を示し、図７に、本発明のセンサの一例であるＸ線センサの一部を拡大した概略断面図を示す。
　Ｘ線センサ３００は、互いに平行な複数のゲート配線３２０と、該ゲート配線３２０と交差する、互いに平行なデータ配線３２２とを備えている。ゲート配線３２０とデータ配線３２２は電気的に絶縁されている。ゲート配線３２０とデータ配線３２２との交差部付近には、本発明の薄膜トランジスタ１０が備えられている。
　薄膜トランジスタ１０のゲート電極は、ゲート配線３２０に接続されており、薄膜トランジスタ１０のソース電極１６はデータ配線３２２に接続されている。また、薄膜トランジスタ１０のドレイン電極１８は電荷収集用電極３０２に接続されており、更に該電荷収集用電極３０２は、接地されたキャパシタ用下部電極３１２とともにキャパシタ３１０を構成している。
　Ｘ線センサ３００は基板１２上に形成された薄膜トランジスタ１０及びキャパシタ３１０と、キャパシタ３１０上に形成された電荷収集用電極３０２と、Ｘ線変換層３０４と、上層電極３０６とを備えて構成される。薄膜トランジスタ１０上にはパッシベーション膜３０８が設けられている。キャパシタ３１０はキャパシタ用下部電極３１２とキャパシタ用上部電極３１４とで絶縁膜３１６を挟んだ構造となっている。前記キャパシタ用上部電極３１４は絶縁膜３１６に設けられたコンタクトホール３１８を介し、薄膜トランジスタ１０のソース電極及びドレイン電極のいずれか一方と接続されている。
　電荷収集用電極３０２は、キャパシタ３１０におけるキャパシタ用上部電極３１４上に設けられており、該キャパシタ用上部電極３１４に接している。
　Ｘ線変換層３０４はアモルファスセレンからなる層であり、薄膜トランジスタ１０及びキャパシタ３１０を覆うように設けられている。
　上部電極３０６はＸ線変換層３０４上に設けられており、Ｘ線変換層３０４に接している。
　上記構成のＸ線センサ３００において、Ｘ線は図７の上部（上部電極３０６側）から照射され、Ｘ線変換層３０４で電子－正孔対を生成する。このＸ線変換層３０４に上部電極３０６によって高電界を印加しておくことにより、生成した電荷はキャパシタ３１０に蓄積され、薄膜トランジスタ１０を順次走査することによって読み出される。
　本実施形態のＸ線センサ３００は、光照射時の安定性が高いＴＦＴ１０を備えるため、均一性に優れた画像を得ることができる。
　なお、図７中の薄膜トランジスタ１０はトップゲート型の薄膜トランジスタであるが、本発明のセンサに用いる薄膜トランジスタは、トップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
　以下に実施例を説明するが、本発明はこれら実施例により何ら限定されるものではない。
＜実施例１＞
　以下のような試料を作製し、評価を行った。
　図８Ａは実施例及び比較例で作製した簡易型ＴＦＴの平面図であり、図８Ｂは図８Ａに示すＴＦＴのＡ－Ａ線矢視断面図である。
　熱酸化膜６０４付ｐ型Ｓｉ基板６０２を用いることにより、厚さ１００ｎｍの熱酸化膜６０４をゲート絶縁膜として用いｐ型Ｓｉ基板６０２をゲート電極として用いる簡易型のＴＦＴ６００を作製した。
　熱酸化膜６０４付ｐ型Ｓｉ基板６０２（１インチ角）上に活性層としてＩｎリッチなＩＧＺＯ膜６０６を以下の条件でスパッタ成膜した。成膜の際にはメタルマスクを用い、３ｍｍ×４ｍｍのパターン成膜を行った。成膜は、Ｉｎ２Ｏ３ターゲット、Ｇａ２Ｏ３ターゲット、ＺｎＯターゲットを用いた共スパッタ（ｃｏ－ｓｐｕｔｔｅｒ）により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。
（活性層の成膜条件）
・カチオン組成比　Ｉｎ：Ｇａ：Ｚｎ＝１．５：０．５：１．０
・膜厚　２５ｎｍ
・成膜時圧力　４．４×１０－１Ｐａ
・Ａｒ流量　３０ｓｃｃｍ
・Ｏ２流量　２ｓｃｃｍ
　上記ＩｎリッチＩＧＺＯ膜６０６上にそれぞれ２層構造となるソース・ドレイン電極６０８，６１０をスパッタにより成膜した。ソース・ドレイン電極６０８，６１０はメタルマスクを用いたパターン成膜にて作製した。
　具体的には、ＩｎリッチＩＧＺＯ膜６０６上にＩＧＺＯ電極層６０８Ａ，６１０Ａ（Ｉｎ：Ｇａ：Ｚｎ＝０．５：１．５：１．０、成膜時圧力：４．４×１０－１Ｐａ、Ａｒ流量：３０ｓｃｃｍ、Ｏ２流量：２ｓｃｃｍ）を膜厚５０ｎｍで成膜後、ＩＧＺＯ電極層６０８Ａ，６１０Ａ上に、それぞれＭｏ層６０８Ｂ，６１０Ｂを膜厚４０ｎｍで成膜した。
　ソース・ドレイン電極６０８，６１０の平面視サイズは各々１ｍｍ角とし、電極間距離は０．２ｍｍとした。
　続いて電気炉にてポストアニール処理を施した。ポストアニール雰囲気はＡｒ　１６０ｓｃｃｍ、Ｏ２　４０ｓｃｃｍとし、１０℃／ｍｉｎで３００℃まで昇温、３００℃で６０分保持後、炉冷で室温まで冷却を行った。
＜実施例２～４，比較例１～６＞
　実施例１と同様の手法で、下記表１に示すようにＩｎリッチ活性層の金属組成比及び膜厚、電極層（ＧａリッチなＩＧＺＯ層）の有無及び金属組成比が異なる簡易型ＴＦＴを作製した。
Figure JPOXMLDOC01-appb-T000001
　上記で得られた簡易型ＴＦＴについて、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用い、モノクロ光照射時及び非照射時のトランジスタ特性（Ｖｇ－Ｉｄ特性）の測定を行った。
　Ｖｇ－Ｉｄ特性の測定は、ドレイン電圧（Ｖｄ）を＋１０Ｖに固定し、ゲート電圧（Ｖｇ）を－３０Ｖ～＋３０Ｖの範囲内で変化させ、各ゲート電圧（Ｖｇ）におけるドレイン電流（Ｉｄ）を測定することにより行った。また、モノクロ光源の照射強度は１０μＷ／ｃｍ２、波長λの範囲を３６０～７００ｎｍとし、モノクロ光非照射時のＶｇ－Ｉｄ特性と、１０分間モノクロ光を照射した時のＶｇ－Ｉｄ特性を比較することでΔＶｔｈを求め、光照射安定性を評価した。
　図９に実施例１のモノクロ光照射時のＶｇ－Ｉｄ特性を示す。光照射を行なわない環境下でのＶｔｈは３．９Ｖであった。
　また、各試料の移動度、λ＝４２０ｎｍのモノクロ光を照射した際のΔＶｔｈ、Ｖｇ＝０のＩｄを下記表２に示す。
Figure JPOXMLDOC01-appb-T000002
　実施例１～４では、移動度２０ｃｍ２／Ｖｓ以上、Ｖｇ＝０でのＩｄが１Ｅ－９Ａ以下、λ＝４２０ｎｍのモノクロ光を照射した際のΔＶｔｈが１Ｖ以下を満たす良好なトランジスタ特性を示した。
　一方、活性層の膜厚が厚い比較例１，２では移動度は高いもののモノクロ光照射時のΔＶｔｈが大きく、光に対して不安定な特性を示し、Ｖｇ＝０のＩｄも高くなり、ノーマリーオフは実現されなかった。
　ＩＧＺＯ電極層を配置しなかった比較例３においては、移動度は高く、光に対する安定性も良好だが、Ｖｇ＝０でのＩｄが高く、ノーマリーオフ駆動が実現されなかった。
　ＩＧＺＯ電極層の組成がＩｎリッチな組成の層を用いた場合の比較例４においては、やはりノーマリーオフ駆動が実現しなかった。
　また、一般的な組成であるＩｎ：Ｇａ：Ｚｎ＝１：１：１の活性層を用いた比較例５，６ではノーマリーオフと高い光安定性を示す一方、移動度は低くなった。
＜実施例５～１０，比較例７，８＞
　活性層の組成比及び活性層に接するＩＧＺＯ電極層の組成比を表３に示すように変更して実施例１と同様にしてＴＦＴを作製した。作製したＴＦＴについて、実施例１と同様にしてＴＦＴ特性を測定し、結果を表４に示した。
Figure JPOXMLDOC01-appb-T000003
Figure JPOXMLDOC01-appb-T000004
　表３、表４に示す結果から、活性層の組成が、ＩＧＯ，ＩＺＯといったＩＧＺＯのＧａとＺｎのいずれか一方が０となるような組成、または、Ｓｎを含むＩＴＯ，ＩＴＺＯ（Ｉｎ－Ｓｎ－Ｚｎ－Ｏ）といった組成であっても、Ｉｎの組成比が５０％以上である組成を有し、２５ｎｍ以下の膜厚を有することで、移動度が２０ｃｍ２／Ｖｓ以上で且つ高い光安定性を示し、さらに、ソース・ドレイン電極の各積層構造中に活性層と接するＧａリッチなＩＧＺＯ電極層を設けることでノーマリーオフ駆動が実現できることがわかる。
　日本特許出願２０１２－１０８５１２の開示は参照により本明細書に取り込まれる。
　本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

Claims (11)

  1. 　活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、
    　前記活性層が金属元素として少なくともＩｎを含む非晶質酸化物半導体層であり、
    　前記活性層において、前記活性層に含まれる全金属元素に対するＩｎの組成比が５０％以上であり、
    　前記活性層の厚みが２５ｎｍ以下であり、
    　前記ソース電極及び前記ドレイン電極の各々が２以上の層を含み、
    　前記ソース電極及び前記ドレイン電極の各々において、厚さ方向において前記活性層に最も近い層が金属元素として少なくともＧａを含む酸化物層であり、
    　前記酸化物層において、前記酸化物層に含まれる全金属元素に対するＧａの組成比が３０％以上である、
    　薄膜トランジスタ。
  2. 　前記活性層が、金属元素として、Ｉｎと、Ｚｎ、Ｇａ、及びＳｎから選ばれる少なくとも１種の元素とを含む請求項１に記載の薄膜トランジスタ。
  3. 　前記酸化物層において、前記酸化物層に含まれる全金属元素に対するＧａの組成比が５０％以上である請求項１又は請求項２に記載の薄膜トランジスタ。
  4. 　前記酸化物層がＩｎ、Ｇａ、Ｚｎ、及びＯを含む請求項１～請求項３のいずれか一項に記載の薄膜トランジスタ。
  5. 　前記酸化物層が非晶質である請求項１～請求項４のいずれか一項に記載の薄膜トランジスタ。
  6. 　前記酸化物層の厚みが１０ｎｍ以上１００ｎｍ以下である請求項１～請求項５のいずれか一項に記載の薄膜トランジスタ。
  7. 　前記ソース電極と前記ドレイン電極との間で露出する前記活性層の表面に保護層が形成されている請求項１～請求項６のいずれか一項に記載の薄膜トランジスタ。
  8. 　前記活性層がスパッタリングによって形成されたものである請求項１～請求項７のいずれか一項に記載の薄膜トランジスタ。
  9. 　請求項１～請求項８のいずれか一項に記載の薄膜トランジスタを備えている表示装置。
  10. 　請求項１～請求項８のいずれか一項に記載の薄膜トランジスタを備えているイメージセンサ。
  11. 　請求項１～請求項８のいずれか一項に記載の薄膜トランジスタを備えているＸ線センサ。
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