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WO2011135874A1 - 半導体装置およびその製造方法ならびに表示装置 - Google Patents

半導体装置およびその製造方法ならびに表示装置 Download PDF

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WO2011135874A1
WO2011135874A1 PCT/JP2011/051269 JP2011051269W WO2011135874A1 WO 2011135874 A1 WO2011135874 A1 WO 2011135874A1 JP 2011051269 W JP2011051269 W JP 2011051269W WO 2011135874 A1 WO2011135874 A1 WO 2011135874A1
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WO
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microcrystalline semiconductor
semiconductor layer
microcrystalline
layers
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PCT/JP2011/051269
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研二 中西
守口　正生
星野　淳之
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a display device, and more particularly to a semiconductor device suitable as a switching element included in each pixel formation portion of an active matrix display device or a thin film transistor constituting a driving circuit, a manufacturing method thereof, and The present invention relates to a display device.
  • an amorphous silicon layer or an amorphous silicon layer is used as a contact layer for electrically connecting a channel layer to a source electrode and a drain electrode.
  • a polycrystalline silicon layer formed by performing an annealing process such as laser annealing on the substrate was used.
  • the mobility of the amorphous silicon layer is as small as about 0.5 cm 2 / V ⁇ sec.
  • the mobility of the polycrystalline silicon layer is as high as about 100 cm 2 / V ⁇ sec, there is a problem that the formation process of the contact layer is complicated because annealing is required.
  • microcrystalline silicon layer that has a higher mobility than an amorphous silicon layer and does not require an annealing process has been used as a contact layer of a TFT.
  • the growth rate of microcrystalline silicon is about half that of amorphous silicon. For this reason, there is a problem that it takes a long time to form a contact layer made of a microcrystalline silicon layer.
  • Japanese Unexamined Patent Publication No. 8-172195 describes an inverted stagger type TFT having a contact layer made of a laminated silicon layer including a microcrystalline silicon layer on a channel layer. Specifically, as a contact layer, an n + amorphous silicon layer doped with an n-type impurity at a high concentration and an n + microcrystalline silicon layer doped with an n-type impurity at a high concentration are stacked in order from the channel layer side. The use of a laminated silicon layer having a two-layer structure is described. As a result, the resistance value of the contact layer can be reduced and the time required for forming the contact layer can be shortened.
  • the incubation layer is a precursor until the microcrystalline silicon layer is grown, and includes many voids in the layer. Therefore, the thicker the incubation layer, the higher the resistance value of the contact layer. Therefore, it is considered that the contact resistance of the TFT increases and the mobility decreases.
  • a first aspect of the present invention is a semiconductor device in which a gate electrode, a gate insulating film, a channel layer, and a source and drain electrode are stacked in this order or in the reverse order on an insulating substrate, Two contact layers formed separately from each other between the channel layer and the source electrode and between the channel layer and the drain electrode;
  • the contact layer includes a first microcrystalline semiconductor layer containing a conductive impurity and a conductive impurity of the same type as the first microcrystalline semiconductor layer, and has a crystallization rate higher than that of the first microcrystalline semiconductor layer.
  • a second microcrystalline semiconductor layer having a large thickness is stacked in the order of the first microcrystalline semiconductor layer and the second microcrystalline semiconductor layer from the channel layer side.
  • the gate electrode is formed on the insulating substrate;
  • the gate insulating film is formed to cover the gate electrode;
  • the channel layer is formed on a surface of the gate insulating film corresponding to the gate electrode;
  • the contact layer is formed on the surface of the channel layer by forming a stacked film in which the second microcrystalline semiconductor layer is stacked on the surface of the first microcrystalline semiconductor layer,
  • the source and drain electrodes are formed on the surface of the second microcrystalline semiconductor layer, respectively.
  • the source and drain electrodes are formed on the insulating substrate;
  • the contact layer is formed by laminating the first microcrystalline semiconductor layer on the surface of the second microcrystalline semiconductor layer at a predetermined distance on the surface of the source and drain electrodes, respectively.
  • the channel layer is formed so as to cover the insulating substrate sandwiched between the contact layers and the surface of the first microcrystalline semiconductor layer of the contact layer,
  • the gate insulating film is formed to cover the channel layer;
  • the gate electrode is formed on a surface of the gate insulating film corresponding to the insulating substrate sandwiched between the contact layers.
  • the contact layer further includes an amorphous semiconductor layer including a conductive impurity of the same type as that of the first microcrystalline semiconductor layer between the first microcrystalline semiconductor layer and the channel layer.
  • the first microcrystalline semiconductor layer includes a plurality of microcrystalline semiconductor layers having different crystallization rates
  • the plurality of microcrystalline semiconductor layers include a microcrystalline semiconductor layer formed so that a crystallization rate increases in order from the channel layer side toward the second microcrystalline semiconductor layer.
  • a sixth aspect of the present invention is the fourth aspect of the present invention.
  • the crystallization rate of the first microcrystalline semiconductor layer is 1 or more and 2 or less.
  • a seventh aspect of the present invention is a method for manufacturing a semiconductor device in which a gate electrode, a gate insulating film, a channel layer, a contact layer, and a source and drain electrode are stacked in this order on an insulating substrate,
  • the contact layer includes a first microcrystalline semiconductor layer containing conductive impurities and a second microcrystalline semiconductor layer containing conductive impurities of the same type as the first microcrystalline semiconductor layer,
  • the step of forming the contact layer includes: Forming the first microcrystalline semiconductor layer on a surface of the channel layer;
  • the second microcrystalline semiconductor layer is formed on the surface of the first microcrystalline semiconductor layer by increasing the flow ratio of hydrogen gas to the source gas compared to the step of forming the first microcrystalline semiconductor layer.
  • a step of performing is
  • the step of forming the contact layer includes: A step of forming an amorphous semiconductor layer on a surface of the channel layer is further included before the step of forming the first microcrystalline semiconductor layer.
  • a ninth aspect of the present invention is the eighth aspect of the present invention.
  • the first microcrystalline semiconductor layer includes a plurality of microcrystalline semiconductor layers having different crystallization rates, In the step of forming the first microcrystalline semiconductor layer, the flow rate ratio of the hydrogen gas to the source gas is sequentially increased every time the microcrystalline semiconductor layers included in the plurality of microcrystalline semiconductor layers are formed.
  • a tenth aspect of the present invention is the eighth aspect of the present invention,
  • the step of forming the first microcrystalline semiconductor layer is characterized in that a flow rate ratio of hydrogen gas to source gas is 1:25 to 1:75.
  • a semiconductor device according to any one of the first to sixth aspects is formed on an insulating substrate.
  • the contact layer of the semiconductor device includes a first microcrystalline semiconductor layer and a second microcrystalline semiconductor layer having a higher crystallization rate than the first semiconductor layer, on the channel layer side.
  • To the first microcrystalline semiconductor layer and the second microcrystalline semiconductor layer are stacked in this order.
  • the thickness of the incubation layer formed on the surface of the first microcrystalline semiconductor layer on the channel layer side can be reduced.
  • the semiconductor device is an inverted staggered type, and the first microcrystalline semiconductor layer and the second crystallization rate higher than that of the first microcrystalline semiconductor layer are formed on the surface of the channel layer.
  • the microcrystalline semiconductor layers are stacked in this order.
  • the thickness of the incubation layer formed on the surface of the first microcrystalline semiconductor layer on the channel layer side can be reduced.
  • the semiconductor device is a positive stagger type, and the channel layer is formed on the surface of the first microcrystalline semiconductor layer of the contact layer.
  • the contact layer further includes an amorphous semiconductor layer having the same conductivity type as that of the first microcrystalline semiconductor layer between the first microcrystalline semiconductor layer and the channel layer.
  • the contact layer becomes thicker and the resistance value becomes smaller. Thereby, the contact resistance of the semiconductor device can be reduced and the mobility can be increased.
  • the first microcrystalline semiconductor layer includes a plurality of microcrystalline semiconductor layers having different crystallization rates.
  • the plurality of microcrystalline semiconductor layers are formed of microcrystalline semiconductor layers stacked so that the crystallization rate sequentially increases from the channel layer side toward the second microcrystalline semiconductor film.
  • the difference in the crystallization rate between the channel layer and the first microcrystalline semiconductor layer and the difference in the crystallization rate between the plurality of microcrystalline semiconductor layers can be finely adjusted.
  • the growth of the incubation layer formed on each surface of the microcrystalline semiconductor layer can be further suppressed. Thereby, the contact resistance of the semiconductor device can be further reduced, and the mobility can be further increased.
  • the crystallization rate of the microcrystalline semiconductor layer included in the first microcrystalline semiconductor layer is set to 1 or more and 2 or less.
  • the flow rate ratio of hydrogen gas to the source gas is larger than the step of forming the first microcrystalline semiconductor layer.
  • a second microcrystalline semiconductor layer is formed on the surface of the first microcrystalline semiconductor layer.
  • the amorphous semiconductor layer is formed on the surface of the channel layer after the channel layer is formed and before the first microcrystalline semiconductor layer is formed.
  • the thickness increases and the resistance value decreases.
  • the flow rate ratio of hydrogen gas to the source gas is increased in order for each microcrystalline semiconductor layer.
  • the difference in the crystallization rate between the channel layer and the first microcrystalline semiconductor layer and the difference in the crystallization rate between the plurality of microcrystalline semiconductor layers can be finely adjusted.
  • the growth of the incubation layer formed on each surface of the microcrystalline semiconductor layer can be further suppressed.
  • the first microcrystalline semiconductor layer is formed on the surface of the amorphous semiconductor layer under the condition that the flow ratio of hydrogen gas to the source gas is 1:25 to 1:75.
  • the flow ratio of hydrogen gas to the source gas is 1:25 to 1:75.
  • the switching element of the pixel formation portion of the display device is formed using the semiconductor device according to the first to sixth inventions, the current flowing through the switching element is increased. Accordingly, since the switching element can charge the video signal to the pixel capacitor in a short time, the number of pixel formation portions can be increased and the display device can be made high definition. If the drive circuit is configured using the semiconductor devices according to the first to tenth aspects, the operation speed of the drive circuit can be increased. As a result, the circuit scale of the driver circuit can be reduced, so that the display device can be downsized and the power consumption of the display device can be reduced.
  • FIG. 5 is a diagram showing gate voltage-drain current characteristics of a TFT manufactured under each condition shown in FIG.
  • FIG. 5 is a diagram showing gate voltage-drain current characteristics of a TFT manufactured under each condition shown in FIG.
  • FIG. 5 is a diagram showing gate voltage-drain current characteristics of a TFT manufactured under each condition shown in FIG.
  • FIG. 5 is a diagram showing gate voltage-drain current characteristics of a TFT manufactured under each condition shown in FIG.
  • FIG. shows the structure of the reverse stagger type TFT which concerns on 2nd Embodiment.
  • FIG. is a figure which shows the structure of the positive stagger type
  • (A) is a figure which shows the structure of the liquid crystal panel contained in an active matrix type liquid crystal display device
  • (b) is a figure which shows the structure of the TFT substrate contained in the liquid crystal panel shown in (a).
  • FIG. 1 is a cross-sectional view showing the configuration of an inverted staggered TFT 100.
  • a gate electrode 120 made of metal is formed on a glass substrate 115 which is an insulating substrate.
  • a gate insulating film 130 made of a silicon nitride film is formed so as to cover the entire glass substrate 115 including the gate electrode 120.
  • the film thickness of the gate insulating film 130 is, for example, 300 nm.
  • An island-shaped channel layer 140 is formed on the surface of the gate insulating film 130 so as to extend left and right across the gate electrode 120 in plan view.
  • the channel layer 140 has a two-layer structure in which an intrinsic amorphous silicon layer 142 is stacked on the surface of an intrinsic microcrystalline silicon layer 141 that does not contain impurities.
  • the film thickness of the microcrystalline silicon layer 141 is, for example, 25 nm, and the film thickness of the amorphous silicon layer 142 is, for example, 100 nm.
  • the channel layer 140 may be formed of only an intrinsic amorphous silicon layer, and the thickness of the amorphous silicon layer in that case is, for example, 100 nm.
  • a channel protective film may be provided on the surface of the channel layer 140 so that the surface of the channel layer 140 is not etched when the contact layers 150a and 150b described later are formed.
  • the contact layer 150 a is formed on the left surface of the channel layer 140, and the contact layer 150 b is formed on the right surface of the channel layer 140.
  • the contact layer 150 a and the contact layer 150 b are separated on the left and right on the channel layer 140 by the opening 170.
  • Each of the contact layers 150a and 150b includes three layers in the order of the n + amorphous silicon layers 151a and 151b, the n + microcrystalline silicon layers 152a and 152b, and the n + microcrystalline silicon layers 153a and 153b from the channel layer 140 side. It is a laminated silicon layer in which silicon layers are laminated.
  • the contact layers 150a and 150b have a thickness of, for example, 75 nm
  • the n + amorphous silicon layers 151a and 151b have a thickness of 15 nm
  • the n + microcrystalline silicon layers 152a and 152b have a thickness of 15 nm
  • the n + microcrystal When the contact layers 150a and 150b have a thickness of, for example, 75 nm, the n + amorphous silicon layers 151a and 151b have a thickness of 15 nm, the n + microcrystalline silicon layers 152a and 152b have a thickness of 15 nm, and the
  • the film thickness of the silicon layers 153a and 153b is 45 nm.
  • the film thickness of the n + microcrystalline silicon layers 153a and 153b which greatly affects the resistance values of the contact layers 150a and 150b, is at least used in order to take advantage of the characteristics that the resistance value of the microcrystalline silicon is small and the mobility is large. 40 nm is preferable.
  • the n + microcrystalline silicon layers 153a and 153b are doped with an n-type impurity at a high concentration so as to be ohmic-connected to the source electrode 160a and the drain electrode 160b, respectively.
  • the impurities in the n + microcrystalline silicon layers 152a and 152b Concentrations are the same as those of the n + microcrystalline silicon layers 153a and 153b. However, their crystallization rate and grain size are different.
  • the crystallization rate of the n + microcrystalline silicon layers 153a and 153b is 2.9, whereas the crystallization rate of the n + microcrystalline silicon layers 152a and 152b is as small as 1.1 to 1.9. In this specification, the crystallization rate is represented by Ic / Ia.
  • Ic is the Raman signal intensity of the microcrystalline component obtained by Raman spectroscopic measurement
  • Ia is the Raman signal intensity of the amorphous component. Therefore, the larger the crystallization rate, the higher the ratio of the microcrystalline component.
  • the crystal grain size of the n + microcrystalline silicon layers 153a and 153b is 1, the crystal grain size of the n + microcrystalline silicon layers 152a and 152b is as small as about 1/2 to 4/5.
  • the n + microcrystalline silicon layers 152a and 152b are made of silicon layers that are not crystallized as compared with the n + microcrystalline silicon layers 153a and 153b.
  • a source electrode 160a extending from the right end portion of the contact layer 150a to the gate insulating film 130 and covering the contact layer 150a, and a drain extending from the left end portion of the contact layer 150b to the contact layer 150b and extending to the gate insulating film 130
  • An electrode 160b is formed.
  • the source electrode 160a and the drain electrode 160b are made of metal.
  • the source electrode 160a is electrically connected to the channel layer 140 through the contact layer 150a
  • the drain electrode 160b is electrically connected to the channel layer 140 through the contact layer 150b.
  • a protective film 180 made of a silicon nitride film is formed so as to cover the entire glass substrate 115 including the source electrode 160a and the drain electrode 160b.
  • FIGS. 2 (a) to 2 (d) and FIGS. 3 (a) to 3 (c) are process cross-sectional views illustrating each manufacturing process of the TFT 100 shown in FIG.
  • a manufacturing method of the TFT 100 will be described with reference to FIGS. 2 (a) to 2 (d) and FIGS. 3 (a) to 3 (c).
  • a metal film (not shown) whose main component is titanium (Ti) having a film thickness of, for example, 100 to 500 nm, preferably 200 nm is formed on the glass substrate 115 by sputtering.
  • a metal film mainly composed of titanium a metal film mainly composed of tungsten (W), molybdenum (Mo), aluminum (Al), or the like, or a laminated metal film obtained by laminating them is formed. Also good.
  • a resist pattern (not shown) is formed on the surface of the metal film using a photolithography method. As shown in FIG. 2A, the metal film is etched by wet etching using the resist pattern as a mask to form the gate electrode 120. Thereafter, the resist pattern is peeled off. Note that the gate electrode 120 may be formed using a dry etching method instead of the wet etching method.
  • a silicon nitride film is formed by plasma CVD (Chemical Vapor Deposition) so as to cover the entire glass substrate 115 including the gate electrode 120.
  • the silicon nitride film functions as the gate insulating film 130.
  • Gases used for forming the silicon nitride film include monosilane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ).
  • the thickness of the silicon nitride film is, for example, 200 to 500 nm, preferably 350 nm.
  • a silicon oxide (SiO 2 ) film or a silicon oxynitride (SiON) film may be used as the gate insulating film 130 instead of the silicon nitride film.
  • a microcrystalline silicon film 145 is formed on the surface of the gate insulating film 130 using a high-density plasma CVD apparatus such as an ICP (Inductively Coupled Plasma) method or a surface wave plasma method. Further, an amorphous silicon film 146 is formed on the surface of the microcrystalline silicon film 145 by using a plasma CVD method.
  • the film thickness of the microcrystalline silicon film 145 is, for example, 20 to 30 nm, and preferably 25 nm.
  • the film thickness of the amorphous silicon film 146 is, for example, 80 to 120 nm, and preferably 100 nm.
  • an n + amorphous silicon film 155 of, eg, a 15 nm-thickness is formed on the surface of the amorphous silicon film 146 by using a plasma CVD method.
  • an n + microcrystalline silicon film 156 of, eg, a 15 nm-thickness is formed on the surface of the n + amorphous silicon film 155 by using a high-density plasma CVD method.
  • the main deposition conditions for the n + microcrystalline silicon film 156 are as follows. Pressure in chamber: 240 Pa Discharge output: 1.0 kW Note that the n + microcrystalline silicon film 156 has a flow rate ratio of hydrogen gas (hereinafter referred to as “H 2 dilution ratio”) when monosilane gas is set to 1 when an n + microcrystalline silicon film 157 described later is formed. The film is formed under such a condition that it is smaller than the H 2 dilution ratio. A specific H 2 dilution ratio will be described later.
  • the surface of the n + microcrystalline silicon film 156 using high-density plasma CVD method, for example, forming the n + microcrystalline silicon film 157 having a thickness of 45 nm.
  • a resist pattern 171 is formed on the surface of the n + microcrystalline silicon film 157 by using a photolithography method. Using resist pattern 171 as a mask, n + microcrystalline silicon film 157, n + microcrystalline silicon film 156, n + amorphous silicon film 155, amorphous silicon film 146, and microcrystalline silicon film 145 are formed by dry etching. Etching is performed continuously in this order. Thereafter, the resist pattern 171 is peeled off.
  • the island-shaped n + microcrystalline silicon film 157, the n + microcrystalline silicon film 156, and the n + amorphous silicon film 155, the island-shaped island including the amorphous silicon layer 142 and the microcrystalline silicon layer 141 are formed.
  • the channel layer 140 is formed in a stacked state.
  • a metal film 161 is formed by sputtering so as to cover the entire glass substrate 115.
  • the metal film 161 is, for example, a metal film containing titanium as a main component.
  • the film thickness of the metal film 161 is, for example, 50 to 200 nm, and preferably 100 nm. Note that instead of the metal film 161 containing titanium as a main component, a metal film containing tungsten, molybdenum, aluminum, or the like as a main component, or a metal film formed by stacking them may be formed.
  • a resist pattern 172 having an opening in a region corresponding to the central portion on the channel layer 140 is formed on the surface of the metal film 161 by photolithography.
  • the metal film 161 is etched by a wet etching method using the resist pattern 172 as a mask to form a source electrode 160a and a drain electrode 160b. Note that the metal film 161 may be etched using a plasma etching method instead of the wet etching method.
  • the island-shaped n + microcrystalline silicon film 157, the n + microcrystalline silicon film 156, and the n + amorphous silicon film 155 are sequentially etched by plasma etching.
  • Two contact layers 150a and 150b separated to the left and right are formed.
  • the etching is performed under the condition that the selection ratio between the n + amorphous silicon film 155 and the amorphous silicon layer 142 is increased.
  • a protective film 180 made of silicon nitride is formed so as to cover the entire glass substrate 115 including the source electrode 160a and the drain electrode 160b.
  • the protective film 180 is formed using a plasma CVD method, and the film thickness is, for example, 200 nm.
  • the TFT 100 is manufactured through the series of manufacturing steps described above.
  • FIG. 4 is a diagram showing various electrical characteristics of the TFT 100.
  • 4 shows a contact layer 150a, n + microcrystalline silicon layer 152a included in 150b, the 152b of five with different of H 2 dilution ratio at the time of film formation of the (intermediate layer) TFT 100, n + microcrystalline silicon layer
  • the measured values of crystallization ratios 152a and 152b, mobility of the TFT 100, threshold voltage, and contact resistance are described.
  • the lower layers are n + amorphous silicon layers 151a and 151b.
  • the upper layers are n + microcrystalline silicon layers 153a and 153b formed under the condition that the H 2 dilution ratio is 150.
  • condition (5) indicates a conventional TFT having a two-layer contact layer that does not include the n + microcrystalline silicon layers 152a and 152b.
  • the contact resistance in the condition (5) is larger than that in the conditions (2) to (4).
  • n + amorphous silicon layer when forming an n + microcrystalline silicon layer n + amorphous silicon layer, first incubation layer on the surface of the n + amorphous silicon layer is formed. At this time, it is considered that the greater the crystallization rate of the n + microcrystalline silicon layer formed on the n + amorphous silicon layer, the thicker the incubation layer and the higher the resistance value of the contact layer. .
  • an n + microcrystalline silicon layer having a very high crystallization rate of 2.9 was formed on the lower n + amorphous silicon layer.
  • a thick incubation layer is formed on the surface of the n + amorphous silicon layer, the contact resistance of the TFT is increased, and the mobility is considered to be lowered.
  • condition (1) despite the formation of the n + microcrystalline silicon layers 152a and 152b, the contact resistance is higher than in the case of condition (5).
  • the contact resistance becomes large, n + microcrystalline silicon layer 152a, since the crystallization rate of 152b as small as 0.8, n + microcrystalline silicon layer 152a, microcrystalline components in 152b is sufficiently This is probably because the resistance values of the n + microcrystalline silicon layers 152a and 152b are large.
  • both the contact resistance and the mobility are improved as compared with the case of the condition (5).
  • This is considered to be due to the following reason. That is, under the conditions (2) to (4), the crystallization rate of the n + microcrystalline silicon layers 152a and 152b is 1.1 to 1.9, and the crystal of the upper n + microcrystalline silicon layers 153a and 153b The conversion rate is smaller than 2.9. As a result, the difference in crystallization rate between the n + amorphous silicon layers 151a and 151b and the n + microcrystalline silicon layers 152a and 152b is reduced.
  • n + amorphous silicon layer 151a by laminating n + microcrystalline silicon layer 152a, the 152b on 151b, n + amorphous silicon layer 151a, the thickness of the incubation layer formed on the surface of 151b Seems to have become thinner.
  • the resistance values of the contact layers 150a and 150b are reduced, it is considered that the contact resistance of the TFT is reduced and the mobility is increased.
  • the H 2 dilution ratio when forming the n + microcrystalline silicon layers 152a and 152b is increased to 1:25, 1:50, 1:75.
  • the H 2 dilution ratio increases, the crystallization rate of the n + microcrystalline silicon layers 152a and 152b increases. Accordingly, the thickness of the incubation layer formed on the surfaces of the n + amorphous silicon layers 151a and 151b is increased, and the resistance values of the contact layers 150a and 150b are increased.
  • H 2 dilution ratio 1 100 to condition (6) in n + microcrystalline silicon layer 152a, 152 b is formed, and to measure its crystallization rate.
  • the crystallization rate was 2.5, which was found to be very close to the crystallization rate of 2.9 in the conventional condition (5). From this, it is considered that the upper limit of the H 2 dilution ratio should be about 1:75 in order to make the crystallization rate 2 or less.
  • the crystallization rate of the n + microcrystalline silicon layers 152a and 152b is in the range represented by the following formula (1). It is understood that it is preferable. 1.0 ⁇ Ic / Ia ⁇ 2.0 (1) If the crystallization rate of the n + microcrystalline silicon layers 152a and 152b is made smaller than 1, the proportion of the microcrystalline component contained in the n + microcrystalline silicon layers 152a and 152b decreases, and therefore the n + microcrystalline silicon layer 152a , 152b increases in resistance.
  • the film thickness is increased at the interface between the n + amorphous silicon layers 151a and 151b and the n + microcrystalline silicon layers 152a and 152b. Since a thick incubation layer is formed, the resistance values of the contact layers 150a and 150b are increased. As described above, when the crystallization ratio is smaller than 1 or larger than 2, since the resistance values of the contact layers 150a and 150b are increased, the contact resistance of the TFT 100 is increased and the mobility is decreased. In FIG.
  • the crystallization rate when the H 2 dilution ratio is 1:25 is 1.1
  • the crystallization rate when the H 2 dilution ratio is 1:75 is 1.9.
  • the lower limit and the upper limit of the crystallization rate in the formula (1) are set to 1 and 2, respectively.
  • the H 2 dilution ratio when the n + microcrystalline silicon layers 152 a and 152 b are formed Is preferably in the range of 1:25 to 1:75.
  • the threshold voltage also changes in accordance with the H 2 dilution ratio when the n + microcrystalline silicon layers 152a and 152b are formed.
  • the reason why the threshold voltage changes depending on the H 2 dilution ratio has not yet been elucidated.
  • FIG. 5 is a diagram showing the gate voltage-drain current (Vg-Id) characteristics of the TFT 100 manufactured under each condition shown in FIG. 4, and shows the Vg-Id characteristics when a voltage of 10 V is applied between the source and drain. Show. Curves (1) to (5) shown in FIG. 5 indicate Vg-Id characteristics of the TFT 100 including the n + microcrystalline silicon layers 152a and 152b formed under the conditions (1) to (5) shown in FIG. Indicates.
  • Vg-Id gate voltage-drain current
  • curves (1) to (4) show substantially the same characteristics as curve (5), which is the Vg-Id characteristic of a conventional TFT. Therefore, the TFT 100 showing the Vg-Id characteristics of the curves (1) to (4) is used in the same manner as the conventional TFT.
  • curve (2) has a slightly larger on-current than the other curves. This is because the growth of the incubation layer formed at the interface between the n + amorphous silicon layers 151a and 151b and the n + microcrystalline silicon layers 152a and 152b is reduced by reducing the H 2 dilution ratio to 1:25. This is probably because the resistance values of the contact layers 150a and 150b are reduced.
  • the curve (4) has a slightly smaller off-current than the other curves. This is because a thick incubation layer is formed at the interface between the n + amorphous silicon layers 151a and 151b and the n + microcrystalline silicon layers 152a and 152b by increasing the H 2 dilution ratio to 1:75. This is probably because the resistance values of the contact layers 150a and 150b have increased.
  • n + amorphous silicon layer 151a, the surface of the 151b, n + microcrystalline silicon layer 153a, a low crystallization rate than 153b n + Microcrystalline silicon layers 152a and 152b are formed.
  • the thickness of the incubation layer formed on the surfaces of the n + amorphous silicon layers 151a and 151b is reduced, so that the resistance values of the contact layers 150a and 150b can be reduced.
  • the contact resistance of the TFT 100 can be reduced and the mobility can be increased.
  • the contact layers 150a and 150b include n + amorphous silicon layers 151a and 151b formed on the surface of the channel layer 140, the contact layers 150a and 150b are increased in thickness and the resistance value is decreased. Can do. Thereby, the contact resistance of the TFT 100 can be reduced and the mobility can be increased.
  • the n + microcrystalline silicon film 156 is formed under the condition that the H 2 dilution ratio is smaller than that when the n + microcrystalline silicon film 157 is formed, the n + amorphous silicon layer 151a, The contact layers 150a and 150b in which the growth of the incubation layer formed on the surface of 151b is suppressed can be easily formed.
  • the n + microcrystalline silicon film 156 is formed on the surface of the n + amorphous silicon layers 151a and 151b by forming the H 2 dilution ratio under the condition of 1:25 to 1:75.
  • the contact layers 150a and 150b in which the growth of the silicon oxide is suppressed can be easily formed.
  • the n + microcrystalline silicon layers 152a and 152b have been described as being configured by a single n + microcrystalline silicon layer.
  • the n + microcrystalline silicon layers 152a and 152b may be composed of a plurality of n + microcrystalline silicon layers having different crystallization rates.
  • the crystallization rate of the microcrystalline silicon film formed on the surfaces of the n + amorphous silicon layers 151a and 151b is the lowest and becomes higher as the distance from the surface of the n + amorphous silicon layers 151a and 151b increases.
  • a microcrystalline silicon film having a crystallization rate is stacked. This finely adjusts the difference in crystallization rate between the n + amorphous silicon layers 151a and 151b and the n + microcrystalline silicon layers 152a and 152b and the difference in crystallization rate between a plurality of n + microcrystalline silicon layers.
  • the growth of the incubation layers formed on the surfaces of the n + amorphous silicon layers 151a and 151b and each of the plurality of n + microcrystalline silicon layers can be further suppressed. For this reason, the contact resistance of the TFT can be further reduced, and the mobility can be further increased.
  • the H 2 dilution ratio is increased in order for each microcrystalline semiconductor layer. Just do it. Thereby, contact layers 150a and 150b including a plurality of n + microcrystalline silicon layers can be easily formed.
  • FIG. 6 is a cross-sectional view showing the configuration of the inverted staggered TFT 200.
  • the same constituent elements as those of the TFT 100 shown in FIG. 1 are given the same reference numerals, and different constituent elements will be mainly described.
  • the contact layers 250a and 250b of the TFT 200 have a two-layer structure. That is, the contact layers 250a and 250b formed on the surface of the channel layer 140 are both stacked in the order of the n + microcrystalline silicon layers 252a and 252b and the n + microcrystalline silicon layers 253a and 253b from the channel layer 140 side. It is a silicon layer.
  • the thickness of the contact layers 250a and 250b is 60 nm, for example, the thickness of the n + microcrystalline silicon layers 252a and 252b is 15 nm, and the thickness of the n + microcrystalline silicon layers 253a and 253b is 45 nm.
  • the contact layers 250a and 250b of the TFT 200 do not include the n + amorphous silicon layers 151a and 151b included in the contact layers 150a and 150b of the TFT 100.
  • the manufacturing method of the TFT 200 is a process cross-sectional view shown in FIG. 2 (c) among the manufacturing methods of the TFT 100 shown in FIGS. 2 (a) to 2 (d) and FIGS. 3 (a) to 3 (c).
  • the n + microcrystalline silicon film 156 and the n + microcrystalline silicon film 157 are sequentially formed without forming the n + amorphous silicon film 155 on the surface of the amorphous silicon film 146.
  • the film formation conditions and film thicknesses of the n + microcrystalline silicon film 156 and the n + microcrystalline silicon film 157 are the same as those in the first embodiment, and thus the description thereof is omitted.
  • contact layers 250a and 250b have a two-layer structure
  • the n + microcrystalline silicon film 157 and the n + microcrystalline silicon film 156 are etched in this order as shown in the process cross-sectional view of FIG.
  • contact layers 250a and 250b are formed.
  • the resistance values of the contact layers 250a and 250b can be reduced to the same level as the contact layers 150a and 150b of the TFT 100 according to the first embodiment.
  • the TFT 200 can exhibit the same effect as the TFT 100.
  • the manufacturing process of the TFT 200 is simplified and the manufacturing cost is reduced.
  • FIG. 7 is a cross-sectional view showing the configuration of the positive stagger type TFT 300.
  • a source electrode 360a and a drain electrode 360b are formed on a glass substrate 115 at a predetermined distance.
  • a contact layer 350a is formed so as to cover a part of the surface from one end of the source electrode 360a, and a contact layer is formed so as to cover a part of the surface from one end of the drain electrode 360b at a predetermined distance from the contact layer 350a.
  • 350b is formed.
  • a channel layer 340 is formed so as to cover the surface of the contact layers 350a and 350b and the glass substrate 115 sandwiched between the two contact layers 350a and 350b.
  • a gate insulating film 330 is formed so as to cover the entire glass substrate 115 including the channel layer 340, and the gate electrode 320 is formed at a position on the gate insulating film 330 corresponding to a region sandwiched between the source electrode 360a and the drain electrode 360b. Is formed. Further, the TFT 300 is covered with a protective film (not shown).
  • the contact layers 350a and 350b are stacked in this order from the source / drain electrodes 360a and 360b in the order of n + microcrystalline silicon layers 353a and 353b, n + microcrystalline silicon layers 352a and 352b, n + amorphous silicon layers 351a and 351b.
  • the laminated silicon layer is formed.
  • the channel layer 340 is formed of stacked silicon in which an amorphous silicon layer 341 and a microcrystalline silicon layer 342 are stacked in this order from the glass substrate 115 side.
  • the film thickness of each layer, film-forming conditions, etc. are the same as that of the case of TFT100 which concerns on 1st Embodiment, those description is abbreviate
  • the contact layer 350a is a three-layer structure 350b, n + microcrystalline silicon layer 352a, 352b of the crystallization rate n + microcrystalline silicon layer 353a, to be smaller than the crystallization ratio of 353b
  • the growth of the incubation layer formed at the interface between the n + amorphous silicon layers 351a and 351b and the n + microcrystalline silicon layers 352a and 352b is suppressed.
  • the resistance values of the contact layers 350a and 350b are reduced, so that the TFT 300 has the same effect as the TFT 100 according to the first embodiment.
  • the crystallization rate of the n + microcrystalline silicon layers 352a and 352b is preferably in the range of 1 to 2 as in the case of the first embodiment.
  • the contact layers 350a and 350b have a three-layer structure, but the contact layer may have a two-layer structure.
  • the contact layer does not include the n + amorphous silicon layers 351a and 351b, a channel layer is formed on the surfaces of the n + microcrystalline silicon layers 352a and 352b.
  • the resistance value of the contact layer having the two-layer structure is reduced to the same level as the contact layers 350a and 350b. For this reason, a TFT having a two-layer contact layer can achieve the same effect as the TFT 300.
  • the n + microcrystalline silicon layers 352a and 352b may be composed of a plurality of n + microcrystalline silicon layers having different crystallization ratios.
  • n + microcrystalline silicon layer 352a, the 352b, n + amorphous silicon layer 351a, n + microcrystalline silicon layer 353a from the surface of the 351b, as the crystallization rate becomes sequentially larger toward the 353b n + A microcrystalline silicon layer is stacked.
  • the growth of the incubation layer formed on the surfaces of the n + amorphous silicon layers 351a and 351b and each of the plurality of n + microcrystalline silicon layers can be further suppressed. For this reason, the contact resistance of the TFT can be further reduced, and the mobility can be further increased.
  • FIG. 8A is a diagram showing a configuration of the liquid crystal panel 10 included in the active matrix liquid crystal display device
  • FIG. 8B is a TFT substrate 20 included in the liquid crystal panel 10 shown in FIG. FIG.
  • the liquid crystal panel 10 includes two glass substrates disposed so as to face each other so as to sandwich the liquid crystal layer, and a liquid crystal layer (not shown) sandwiched between the two glass substrates. And a sealing material 50 for sealing the liquid crystal layer.
  • a glass substrate in which a plurality of pixel forming portions including TFTs are formed in a matrix is called a TFT substrate 20 and is disposed facing the TFT substrate 20 to form a color filter (Color Filter) or the like.
  • the glass substrate is referred to as a CF substrate 40.
  • the TFT substrate 20 includes a pixel formation portion 30.
  • a pixel forming unit 30 is shown for convenience, but a plurality of pixel forming units 30 are formed in a matrix on the TFT substrate 20.
  • a TFT functioning as the switching element 31 and a pixel electrode 32 connected to the switching element 31 are formed.
  • a gate driver 21 and a source driver 22 are provided in a frame region outside the pixel formation portion 30.
  • the gate driver 21 outputs a control signal for controlling the timing of turning on / off the switching element 31 to the gate wiring GL, and the source driver 22 outputs a video signal for displaying a video on the pixel forming unit 30 and a video signal.
  • a control signal for controlling is output to the source line SL.
  • the video signal applied to the source wiring SL is connected to the pixel electrode via the switching element 31. 32.
  • the pixel electrode 32 forms a pixel capacitance together with a common electrode (not shown) formed on the CF substrate, and holds a given video signal.
  • the backlight corresponding to the video signal is transmitted through the pixel forming unit 30 and the video is displayed on the liquid crystal panel 10.
  • the contact resistance of the TFTs 100 to 300 is small, and thus the current flowing through the switching elements 31 is increased. be able to.
  • the switching element 31 can charge the pixel capacitor with the video signal given from the source line SL in a short time, so that the number of the pixel forming portions 30 is increased to increase the definition of the liquid crystal panel 10. Is possible.
  • the gate driver 21 and the source driver 22 are formed on the TFT substrate 20 using continuous grain boundary crystal silicon (ContinuoustinGrain silicon), if the gate driver 21 and the source driver 22 are configured by the TFTs 100 to 300, the gate driver The operating speed of the 21 and the source driver 22 can be increased. As a result, the circuit scale of the gate driver 21 and the source driver 22 is reduced, so that the frame of the liquid crystal panel 10 can be reduced and the power consumption of the liquid crystal display device can be reduced.
  • continuous grain boundary crystal silicon ContinuoustinGrain silicon
  • the present invention is not limited to the reverse stagger type or the normal stagger type TFT as described above, but can be suitably used for a reverse coplanar type and a normal coplanar type TFT. Since the effect when applied to the reverse coplanar type and the normal coplanar type TFT is the same as the effect when applied to the reverse stagger type TFT or the normal stagger type TFT, the description thereof is omitted.
  • the semiconductor material constituting the contact layers 150a to 350a and 150b to 350b constituting the TFTs 100 to 300 according to the above embodiments is silicon.
  • the contact layers 150a to 350a and 150b to 350b may be formed of a semiconductor material such as germanium silicon.
  • the TFTs 100 to 300 have been described as being n-channel type, but may be p-channel type. In this case, it is necessary to dope a p-type impurity such as boron (B) into the laminated silicon layers to be the contact layers 150a to 350a and 150b to 350b.
  • a p-type impurity such as boron (B)
  • the laminated silicon layer doped with the p-type impurity is formed by supplying, for example, diborane (B 2 H 6 ) gas into the chamber instead of phosphine gas.
  • Monosilane gas was used to form the laminated silicon layers to be the contact layers 150a to 350a and 150b to 350b of the TFTs 100 to 300 according to the above embodiments, but dichlorosilane (SiH 2 Cl 2 ) gas or disilane (Si 2 H) was used. 6 ) Gas may be used.
  • the TFTs 100 to 300 according to the above embodiments are used for display devices such as an organic EL (Electroluminescence) display device and a plasma display device in addition to the liquid crystal display device.
  • display devices such as an organic EL (Electroluminescence) display device and a plasma display device in addition to the liquid crystal display device.
  • the present invention is suitable for a display device such as an active matrix liquid crystal display device, and particularly suitable for a switching element formed in the pixel formation portion or a transistor constituting a drive circuit for driving the pixel formation portion. ing.
  • DESCRIPTION OF SYMBOLS 10 ... Liquid crystal panel 20 ... TFT substrate 21 ... Gate driver 22 ... Source driver 30 ... Pixel formation part 31 ... Switching element 100, 200, 300 ... Thin-film transistor (TFT) 115 ... Glass substrate 120, 320 ... Gate electrode 130, 330 ... Gate insulating film 140,340 ... Channel layer 150a, 250a, 350a, 150b, 250b, 350b ... Contact layer 151a, 151b, 351a, 351b ... n + amorphous Silicon layer 152a, 252a, 352a, 152b, 252b, 352b ... n + microcrystalline silicon layer 153a, 253a, 353a, 153b, 253b, 353b ... n + microcrystalline silicon layer 160a, 360a ... source electrode 160b, 360b ... drain electrode

Landscapes

  • Thin Film Transistor (AREA)

Abstract

　逆スタガ型のＴＦＴ（１００）において、チャネル層（１４０）と、ソース電極およびドレイン電極（１６０ａ、１６０ｂ）とをそれぞれ電気的に接続するコンタクト層（１５０ａ、１５０ｂ）は、ｎ+非晶質シリコン層（１５１ａ、１５１ｂ）、ｎ+微結晶シリコン層（１５２ａ、１５２ｂ）、ｎ+微結晶シリコン層（１５３ａ、１５３ｂ）を含む。ｎ+微結晶シリコン層（１５２ａ、１５２ｂ）は、ｎ+微結晶シリコン層（１５３ａ、１５３ｂ）よりも結晶化率が小さく、ｎ+非晶質シリコン層（１５１ａ、１５１ｂ）と、ｎ+微結晶シリコン層（１５３ａ、１５３ｂ）との間に形成されている。この場合、ｎ+非晶質シリコン層（１５１ａ、１５１ｂ）の表面に形成されるインキュベーション層の膜厚が薄くなるので、コンタクト層（１５０ａ、１５０ｂ）の抵抗値が小さくなる。これにより、ＴＦＴ（１００）のコンタクト抵抗を小さくし、移動度を大きくすることができる。

Description

半導体装置およびその製造方法ならびに表示装置
　本発明は、半導体装置およびその製造方法ならびに表示装置に関し、特に、アクティブマトリクス型表示装置の各画素形成部に含まれるスイッチング素子、または駆動回路を構成する薄膜トランジスタとして好適な半導体装置およびその製造方法ならびに表示装置に関する。
　従来、薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」という）において、チャネル層と、ソース電極およびドレイン電極とをそれぞれ電気的に接続するコンタクト層として、非晶質シリコン層、または非晶質シリコン層にレーザアニール等のアニール処理を施して形成した多結晶シリコン層が用いられていた。しかし、非晶質シリコン層の移動度は０．５ｃｍ2／Ｖ・ｓｅｃ程度と小さいという問題があった。一方、多結晶シリコン層の移動度は約１００ｃｍ２／Ｖ・ｓｅｃと大きいが、アニール処理が必要になるので、コンタクト層の形成工程が複雑化するという問題があった。
　そこで、近年、非晶質シリコン層よりも移動度が大きく、かつアニール処理が不要な微結晶シリコン層が、ＴＦＴのコンタクト層として用いられるようになってきた。しかし、微結晶シリコンの成長速度は、非晶質シリコンの約半分程度である。このため、微結晶シリコン層からなるコンタクト層の形成に長時間を要するという問題があった。
　日本の特開平８－１７２１９５号公報には、チャネル層上に、微結晶シリコン層を含む積層シリコン層からなるコンタクト層を備えた、逆スタガ型ＴＦＴが記載されている。具体的には、コンタクト層として、チャネル層側から順に、ｎ型不純物を高濃度にドープしたｎ+非晶質シリコン層とｎ型不純物を高濃度にドープしたｎ+微結晶シリコン層とを積層した２層構造の積層シリコン層を用いることが記載されている。これにより、コンタクト層の抵抗値を小さくするとともに、コンタクト層の形成に要する時間を短縮することができるようになった。
日本の特開平８－１７２１９５号公報
　しかしながら、日本の特開平８－１７２１９５号公報に記載のＴＦＴのように、ｎ+非晶質シリコン層の表面にｎ+微結晶シリコン層を積層した積層シリコン層をコンタクト層とするＴＦＴでは、コンタクト抵抗が大きくなり、その結果移動度が小さくなるという現象が見られる。これは、以下の理由によると考えられる。すなわち、ｎ+非晶質層の表面にｎ+微結晶シリコン層を積層する場合、まずｎ+非晶質シリコン層の表面に厚みが数ｎｍのインキュベーション層が成長し、次にインキュベーション層上に微結晶シリコン層が成長する。インキュベーション層は、微結晶シリコン層が成長するまでの前駆体であり、その層内に多くのボイドを含む。したがって、インキュベーション層の膜厚が厚ければ厚いほど、コンタクト層の抵抗値は大きくなるので、ＴＦＴのコンタクト抵抗が大きくなり、移動度が小さくなったと考えられる。
　そこで、本発明の目的は、小さな抵抗値のコンタクト層を備えた半導体装置を提供することである。また、本発明の他の目的は、そのような半導体装置を容易に製造することができる半導体装置の製造方法を提供することである。
　本発明の第１の局面は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソースおよびドレイン電極とをこの順またはこれと逆の順に積層した半導体装置であって、
　前記チャネル層と前記ソース電極との間、および前記チャネル層と前記ドレイン電極との間に互いに分離して形成された２つのコンタクト層をさらに備え、
　前記コンタクト層は、導電性不純物を含む第１の微結晶半導体層と、前記第１の微結晶半導体層と同じ型の導電性不純物を含み、前記第１の微結晶半導体層よりも結晶化率が大きな第２の微結晶半導体層とが、前記チャネル層側から第１の微結晶半導体層、第２の微結晶半導体層の順に積層されていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記ゲート電極は、前記絶縁基板上に形成され、
　前記ゲート絶縁膜は、前記ゲート電極を覆うように形成され、
　前記チャネル層は、前記ゲート電極に対応する前記ゲート絶縁膜の表面上に形成され、
　前記コンタクト層は、前記第１の微結晶半導体層の表面上に前記第２の微結晶半導体層を積層した積層膜を前記チャネル層の表面上に形成され、
　前記ソースおよびドレイン電極は、前記第２の微結晶半導体層の表面上にそれぞれ形成されていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記ソースおよびドレイン電極は、前記絶縁基板上に形成され、
　前記コンタクト層は、前記第２の微結晶半導体層の表面上に前記第１の微結晶半導体層を積層した積層膜を前記ソースおよびドレイン電極の表面上に所定の距離を隔てそれぞれ形成され、
　前記チャネル層は、前記コンタクト層によって挟まれた前記絶縁基板上および前記コンタクト層の前記第１の微結晶半導体層の表面上を覆うように形成され、
　前記ゲート絶縁膜は、前記チャネル層を覆うように形成され、
　前記ゲート電極は、前記コンタクト層によって挟まれた前記絶縁基板に対応する前記ゲート絶縁膜の表面上に形成されていることを特徴とする。
　本発明の第４の局面は、本発明の第２または第３の局面において、
　前記コンタクト層は、前記第１の微結晶半導体層と前記チャネル層との間に、前記第１の微結晶半導体層と同じ型の導電性不純物を含む非晶質半導体層をさらに含むことを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記第１の微結晶半導体層は、結晶化率が異なる複数の微結晶半導体層を含み、
　前記複数の微結晶半導体層は、前記チャネル層側から前記第２の微結晶半導体層に向かって結晶化率が順に大きくなるように形成された微結晶半導体層からなることを特徴とする。
　本発明の第６の局面は、本発明の第４の局面において、
　前記第１の微結晶半導体層の結晶化率は１以上２以下であることを特徴とする。
　本発明の第７の局面は、絶縁基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、コンタクト層と、ソースおよびドレイン電極とをこの順に積層した半導体装置の製造方法であって、
　前記コンタクト層は、導電性不純物を含む第１の微結晶半導体層と、前記第１の微結晶半導体層と同じ型の導電性不純物を含む第２の微結晶半導体層を備え、
　前記コンタクト層を形成する工程は、
　　前記チャネル層の表面上に前記第１の微結晶半導体層を形成する工程と、
　　前記第１の微結晶半導体層を形成する工程よりも、原料ガスに対する水素ガスの流量比を大きくして、前記第１の微結晶半導体層の表面上に前記第２の微結晶半導体層を形成する工程とを含むことを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　前記コンタクト層を形成する工程は、
　前記第１の微結晶半導体層を形成する工程の前に、前記チャネル層の表面上に非晶質半導体層を形成する工程をさらに含むことを特徴とする。
　本発明の第９の局面は、本発明の第８の局面において、
　前記第１の微結晶半導体層は、結晶化率が異なる複数の微結晶半導体層を含み、
　前記第１の微結晶半導体層を形成する工程は、前記複数の微結晶半導体層に含まれる各微結晶半導体層を形成するごとに、原料ガスに対する水素ガスの流量比を順に大きくすることを特徴とする。
　本発明の第１０の局面は、本発明の第８の局面において、
　前記第１の微結晶半導体層を形成する工程は、原料ガスに対する水素ガスの流量比を１：２５～１：７５とすることを特徴とする。
　本発明の第１１の局面は、絶縁基板上に、第１から第６のいずれかの局面に係る半導体装置が形成されていることを特徴とする、表示装置
　上記第１の局面によれば、半導体装置のコンタクト層は、第１の微結晶半導体層と、第１の半導体層よりも結晶化率の大きな第２の微結晶半導体層とが、チャネル層側から第１の微結晶半導体層、第２の微結晶半導体層の順に積層されている。この場合、第１の微結晶半導体層のチャネル層側の表面に形成されるインキュベーション層の膜厚を薄くすることができる。これにより、コンタクト層の抵抗値が小さくなるので、半導体装置のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　上記第２の局面によれば、半導体装置は逆スタガ型であり、チャネル層の表面上に、第１の微結晶半導体層と、第１の微結晶半導体層よりも結晶化率の大きな第２の微結晶半導体層とがこの順に積層されている。この場合、第１の微結晶半導体層のチャネル層側の表面に形成されるインキュベーション層の膜厚を薄くすることができる。これにより、コンタクト層の抵抗値が小さくなるので、半導体装置のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　上記第３の局面によれば、半導体装置は正スタガ型であり、コンタクト層の第１の微結晶半導体層の表面上に、チャネル層が形成されている。これにより、正スタガ型の半導体装置でも、逆スタガ型の半導体装置と同様に、コンタクト抵抗を小さくし、移動度を大きくすることができる。
　上記第４の局面によれば、コンタクト層は、第１の微結晶半導体層とチャネル層との間にさらに、第１の微結晶半導体層と同じ導電型の非晶質半導体層を含むので、コンタクト層の膜厚が厚くなり、抵抗値が小さくなる。これにより、半導体装置のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　上記第５の局面によれば、第１の微結晶半導体層は、結晶化率の異なる複数の微結晶半導体層を含む。複数の微結晶半導体層は、チャネル層側から第２の微結晶半導体膜に向かって結晶化率が順に大きくなるように積層された微結晶半導体層からなる。この場合、チャネル層と第１の微結晶半導体層との結晶化率の差、および複数の微結晶半導体層間の結晶化率の差を細かく調整することができるので、チャネル層の表面、および複数の微結晶半導体層の各表面に形成されるインキュベーション層の成長をより一層抑制することができる。これにより、半導体装置のコンタクト抵抗をより一層小さくし、移動度をより一層大きくすることができる。
　上記第６の局面によれば、第１の微結晶半導体層に含まれる微結晶半導体層の結晶化率を１以上２以下にする。これにより、非晶質半導体層の表面に第１の微結晶半導体層を形成したときに、非晶質半導体層の表面に形成されるインキュベーション層の成長が抑制され、コンタクト層の抵抗値が小さくなる。これにより、半導体装置のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　上記第７の局面によれば、第１の微結晶半導体層を形成した後に、第１の微結晶半導体層を形成する工程よりも、原料ガスに対する水素ガスの流量比が大きくなるような条件で、第１の微結晶半導体層の表面上に第２の微結晶半導体層を形成する。この場合、第１の微結晶半導体層の結晶化率は、第２の半導体層の結晶化率よりも低くなるので、第１の微結晶半導体層のチャネル層側の表面に形成されるインキュベーション層の成長が抑制され、コンタクト層の抵抗値が小さくなる。このように、原料ガスに対する水素ガスの流量比を調整することによって、コンタクト抵抗が小さく、移動度が大きな半導体装置を容易に製造することができる。
　上記第８の局面によれば、チャネル層を形成した後、第１の微結晶半導体層を形成する前に、チャネル層の表面に非晶質半導体層を形成するので、コンタクト層の膜厚が厚くなり、抵抗値が小さくなる。これにより、コンタクト抵抗が小さく、移動度が大きな半導体装置を容易に製造することができる。
　上記第９の局面によれば、チャネル層側から結晶化率の小さい順に複数の微結晶半導体層を順に形成するために、微結晶半導体層ごとに原料ガスに対する水素ガスの流量比を順に大きくする。この場合、チャネル層と第１の微結晶半導体層との結晶化率の差、および複数の微結晶半導体層間の結晶化率の差を細かく調整することができるので、チャネル層の表面、および複数の微結晶半導体層の各表面に形成されるインキュベーション層の成長をより一層抑制することができる。このように、原料ガスに対する水素ガスの流量比をより細かく調整することによって、コンタクト抵抗が小さく、移動度が大きな半導体装置を容易に製造することができる。
　上記第１０の局面によれば、第１の微結晶半導体層を、原料ガスに対する水素ガスの流量比が１：２５～１：７５となる条件で非晶質半導体層の表面に形成する。これにより、非晶質半導体層の表面に形成されるインキュベーション層の成長が抑制され、コンタクト層の抵抗値が小さくなる。このように、原料ガスに対する水素ガスの流量比を調整することによって、コンタクト抵抗が小さく、移動度が大きな半導体装置を容易に製造することができる。
　上記第１１の局面によれば、上記第１から第６の発明に係る半導体装置を用いて表示装置の画素形成部のスイッチング素子を形成すれば、スイッチング素子に流れる電流が大きくなる。これにより、スイッチング素子は、映像信号を、短時間で画素容量に充電できるので、画素形成部の数を増やして表示装置の高精細化を図ることができる。また、上記第１から第１０の発明に係る半導体装置を用いて駆動回路を構成すれば、駆動回路の動作速度を速くすることができる。その結果、駆動回路の回路規模を小さくすることができるので、表示装置を小型化することができるとともに、表示装置の低消費電力化を図ることができる。
第１の実施形態に係る逆スタガ型ＴＦＴの構成を示す断面図である。 （ａ）～（ｄ）は、図１に示すＴＦＴの各製造工程を示す工程断面図である。 （ａ）～（ｃ）は、図１に示すＴＦＴの各製造工程を示す工程断面図である。 図１に示すＴＦＴの各種電気的特性を示す図である。 図４に示す各条件によって製造したＴＦＴのゲート電圧－ドレイン電流特性を示す図である。 第２の実施形態に係る逆スタガ型ＴＦＴの構成を示す断面図である。 第３の実施形態に係る正スタガ型ＴＦＴの構成を示す断面図である。 （ａ）はアクティブマトリクス型液晶表示装置に含まれる液晶パネルの構成を示す図であり、（ｂ）は（ａ）に示す液晶パネルに含まれるＴＦＴ基板の構成を示す図である。
＜１．第１の実施形態＞
＜１．１　ＴＦＴの構成＞
　本発明の第１の実施形態に係る逆スタガ型ＴＦＴ１００の構成を説明する。図１は、逆スタガ型ＴＦＴ１００の構成を示す断面図である。絶縁基板であるガラス基板１１５上に、金属からなるゲート電極１２０が形成されている。ゲート電極１２０を含むガラス基板１１５の全体を覆うように、窒化シリコン膜からなるゲート絶縁膜１３０が形成されている。ゲート絶縁膜１３０の膜厚は、例えば３００ｎｍである。
　ゲート絶縁膜１３０の表面に、平面視においてゲート電極１２０を跨いで左右に延びる島状のチャネル層１４０が形成されている。チャネル層１４０は、不純物を含まない真性の微結晶シリコン層１４１の表面に、真性の非晶質シリコン層１４２を積層した２層構造になっている。微結晶シリコン層１４１の膜厚は例えば２５ｎｍであり、非晶質シリコン層１４２の膜厚は例えば１００ｎｍである。なお、チャネル層１４０は、真性の非晶質シリコン層のみによって構成されていてもよく、その場合の非晶質シリコン層の膜厚は例えば１００ｎｍである。さらに、後述するコンタクト層１５０ａ、１５０ｂの形成時に、チャネル層１４０の表面がエッチングされないように、チャネル層１４０の表面にチャネル保護膜を設けてもよい。
　チャネル層１４０の左側表面上にコンタクト層１５０ａが形成され、チャネル層１４０の右側表面上にコンタクト層１５０ｂが形成されている。コンタクト層１５０ａとコンタクト層１５０ｂとは、開口部１７０によってチャネル層１４０上で左右に分離されている。
　コンタクト層１５０ａ、１５０ｂはいずれも、チャネル層１４０側から、ｎ+非晶質シリコン層１５１ａ、１５１ｂ、ｎ+微結晶シリコン層１５２ａ、１５２ｂ、ｎ+微結晶シリコン層１５３ａ、１５３ｂの順に３層のシリコン層が積層された積層シリコン層である。コンタクト層１５０ａ、１５０ｂの膜厚を例えば７５ｎｍとしたとき、ｎ+非晶質シリコン層１５１ａ、１５１ｂの膜厚は１５ｎｍ、ｎ+微結晶シリコン層１５２ａ、１５２ｂの膜厚は１５ｎｍ、ｎ+微結晶シリコン層１５３ａ、１５３ｂの膜厚は４５ｎｍとする。この場合、微結晶シリコンの抵抗値が小さく、移動度が大きいという特徴を生かすために、コンタクト層１５０ａ、１５０ｂの抵抗値に大きな影響を与えるｎ+微結晶シリコン層１５３ａ、１５３ｂの膜厚は少なくとも４０ｎｍとすることが好ましい。
　ｎ+微結晶シリコン層１５３ａ、１５３ｂは、ソース電極１６０ａおよびドレイン電極１６０ｂとそれぞれオーミック接続されるように、ｎ型不純物を高濃度にドープされており、ｎ+微結晶シリコン層１５２ａ、１５２ｂの不純物濃度は、ｎ+微結晶シリコン層１５３ａ、１５３ｂの不純物濃度は同一である。しかし、それらの結晶化率および結晶粒径（grain size）は異なる。ｎ+微結晶シリコン層１５３ａ、１５３ｂの結晶化率は２．９であるのに対して、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率は１．１～１．９と小さい。本明細書では、結晶化率をＩｃ／Ｉａによって表わす。ここで、Ｉｃはラマン分光測定によって求められる微結晶成分のラマン信号強度であり、Ｉａは非晶質成分のラマン信号強度である。したがって、結晶化率が大きいほど、微結晶成分の割合が高いことを示している。また、ｎ+微結晶シリコン層１５３ａ、１５３ｂの結晶粒径を１としたとき、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶粒径は約１／２～４／５と小さい。このように、ｎ+微結晶シリコン層１５２ａ、１５２ｂは、ｎ+微結晶シリコン層１５３ａ、１５３ｂと比べて、結晶化が進んでいないシリコン層からなる。
　コンタクト層１５０ａの右端部からコンタクト層１５０ａを覆ってゲート絶縁膜１３０上まで延在するソース電極１６０ａと、コンタクト層１５０ｂの左端部からコンタクト層１５０ｂを覆ってゲート絶縁膜１３０上まで延在するドレイン電極１６０ｂとが形成されている。ソース電極１６０ａおよびドレイン電極１６０ｂは金属からなる。ソース電極１６０ａは、コンタクト層１５０ａを介してチャネル層１４０と電気的に接続され、ドレイン電極１６０ｂは、コンタクト層１５０ｂを介してチャネル層１４０と電気的に接続されている。さらに、ソース電極１６０ａとドレイン電極１６０ｂを含むガラス基板１１５の全体を覆うように、窒化シリコン膜からなる保護膜１８０が形成されている。
＜１．２　ＴＦＴの製造方法＞
　次に、ＴＦＴ１００の製造方法について説明する。図２（ａ）～図２（ｄ）および図３（ａ）～図３（ｃ）は、図１に示すＴＦＴ１００の各製造工程を示す工程断面図である。図２（ａ）～図２（ｄ）および図３（ａ）～図３（ｃ）を参照しつつ、ＴＦＴ１００の製造方法を説明する。まず、ガラス基板１１５上に、スパッタリング法を用いて、例えば膜厚１００～５００ｎｍ、好ましくは２００ｎｍのチタン（Ｔｉ）を主成分とする金属膜（図示しない）を成膜する。なお、チタンを主成分とする金属膜の代わりに、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等を主成分とする金属膜、またはそれらを積層した積層金属膜を成膜してもよい。
　金属膜の表面に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。図２（ａ）に示すように、レジストパターンをマスクにして、ウエットエッチング法により金属膜をエッチングし、ゲート電極１２０を形成する。その後、レジストパターンを剥離する。なお、ウエットエッチング法の代わりに、ドライエッチング法を用いてゲート電極１２０を形成してもよい。
　図２（ｂ）に示すように、ゲート電極１２０を含むガラス基板１１５の全体を覆うように、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、窒化シリコン膜を成膜する。窒化シリコン膜はゲート絶縁膜１３０として機能する。窒化シリコン膜の成膜に使用するガスは、モノシランガス（ＳｉＨ4）、アンモニアガス（ＮＨ3）、および窒素ガス（Ｎ2）を含む。窒化シリコン膜の膜厚は、例えば２００～５００ｎｍであり、好ましくは３５０ｎｍである。なお、ゲート絶縁膜１３０として、窒化シリコン膜の代わりに、酸化シリコン（ＳｉＯ2）膜または酸窒化シリコン（ＳｉＯＮ）膜を用いてもよい。
　さらに、ゲート絶縁膜１３０の表面に、ＩＣＰ（Inductively Coupled Plasma：誘導結合プラズマ）方式または表面波プラズマ方式等の高密度プラズマＣＶＤ装置を用いて、微結晶シリコン膜１４５を成膜する。さらに、微結晶シリコン膜１４５の表面に、プラズマＣＶＤ法を用いて非晶質シリコン膜１４６を成膜する。微結晶シリコン膜１４５の膜厚は、例えば２０～３０ｎｍであり、好ましくは２５ｎｍである。非晶質シリコン膜１４６の膜厚は、例えば８０～１２０ｎｍであり、好ましくは１００ｎｍである。
　図２（ｃ）に示すように、非晶質シリコン膜１４６の表面に、プラズマＣＶＤ法を用いて、例えば膜厚１５ｎｍのｎ+非晶質シリコン膜１５５を成膜する。ｎ+非晶質シリコン膜１５５の主な成膜条件は、以下のとおりである。なお、ｎ型不純物としてリン（Ｐ）をドープする場合、ホスフィンガス（ＰＨ3）が使用されている。
　　　　チャンバ内の圧力　：　６０Ｐａ
　　　　放電出力　　　　　：　０．０４ｋＷ
　　　　ガスの流量比　　　：　ＰＨ3：ＳｉＨ4：Ｈ2＝０．０５：１：１
　次に、ｎ+非晶質シリコン膜１５５の表面に、高密度プラズマＣＶＤ法を用いて、例えば膜厚１５ｎｍのｎ+微結晶シリコン膜１５６を成膜する。ｎ+微結晶シリコン膜１５６の主な成膜条件は、以下のとおりである。
　　　　チャンバ内の圧力　：　２４０Ｐａ
　　　　放電出力　　　　　：　１．０ｋＷ
なお、ｎ+微結晶シリコン膜１５６は、モノシランガスを１としたときの水素ガスの流量比（以下、「Ｈ2希釈比」という）を、後述するｎ+微結晶シリコン膜１５７を成膜するときのＨ2希釈比よりも小さくなるような条件で成膜される。具体的なＨ2希釈比は後述する。
　次に、ｎ+微結晶シリコン膜１５６の表面に、高密度プラズマＣＶＤ法を用いて、例えば膜厚４５ｎｍのｎ+微結晶シリコン膜１５７を成膜する。ｎ+微結晶シリコン膜１５７の主な成膜条件は、以下のとおりである。
　　　　チャンバ内の圧力　：　２４０Ｐａ
　　　　放電出力　　　　　：　１．０ｋＷ
　　　　ガスの流量比　　　：　ＰＨ3：ＳｉＨ4：Ｈ2＝０．０５：１：１５０
　図２（ｄ）に示すように、ｎ+微結晶シリコン膜１５７の表面に、フォトリソグラフィ法を用いてレジストパターン１７１を形成する。レジストパターン１７１をマスクにして、ドライエッチング法により、ｎ+微結晶シリコン膜１５７、ｎ+微結晶シリコン膜１５６、ｎ+非晶質シリコン膜１５５、非晶質シリコン膜１４６、微結晶シリコン膜１４５の順に連続してエッチングする。その後、レジストパターン１７１を剥離する。これにより、島状のｎ+微結晶シリコン膜１５７、ｎ+微結晶シリコン膜１５６、およびｎ+非晶質シリコン膜１５５と、非晶質シリコン層１４２および微結晶シリコン層１４１を含む島状のチャネル層１４０とが積層された状態で形成される。
　図３（ａ）に示すように、ガラス基板１１５の全体を覆うように、スパッタリング法によって金属膜１６１を成膜する。金属膜１６１は、例えば、チタンを主成分とする金属膜である。金属膜１６１の膜厚は、例えば５０～２００ｎｍであり、好ましくは１００ｎｍである。なお、チタンを主成分とする金属膜１６１の代わりに、タングステン、モリブデン、アルミニウム等を主成分とする金属膜、またはそれらを積層した金属膜を成膜してもよい。金属膜１６１の表面に、フォトリソグラフィ法を用いて、チャネル層１４０上の中央部に対応する領域に開口部を有するレジストパターン１７２を形成する。
　図３（ｂ）に示すように、レジストパターン１７２をマスクにして、ウエットエッチング法により金属膜１６１をエッチングし、ソース電極１６０ａとドレイン電極１６０ｂを形成する。なお、ウエットエッチング法の代わりにプラズマエッチング法を用いて、金属膜１６１をエッチングしてもよい。
　さらに、レジストパターン１７２をマスクにして、プラズマエッチング法により島状のｎ+微結晶シリコン膜１５７、ｎ+微結晶シリコン膜１５６、ｎ+非晶質シリコン膜１５５を順にエッチングし、開口部１７０によって左右に分離された２つのコンタクト層１５０ａ、１５０ｂを形成する。このとき、非晶質シリコン層１４２の膜減りを最小限に抑えるために、ｎ+非晶質シリコン膜１５５と非晶質シリコン層１４２との選択比が大きくなるような条件でエッチングする。
　図３（ｃ）に示すように、ソース電極１６０ａとドレイン電極１６０ｂを含むガラス基板１１５の全体を覆うように、窒化シリコンからなる保護膜１８０を成膜する。保護膜１８０はプラズマＣＶＤ法を用いて成膜され、その膜厚は例えば２００ｎｍである。以上説明した一連の製造工程によって、ＴＦＴ１００が製造される。
＜１．３　ＴＦＴの特性＞
　図４は、ＴＦＴ１００の各種電気的特性を示す図である。図４には、コンタクト層１５０ａ、１５０ｂに含まれるｎ+微結晶シリコン層１５２ａ、１５２ｂ（中間層）の成膜時のＨ2希釈比を変えた５種類のＴＦＴ１００について、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率、ＴＦＴ１００の移動度、閾値電圧、およびコンタクト抵抗の測定値が記載されている。コンタクト層１５０ａ、１５０ｂに含まれる３層のシリコン層のうち、下層はいずれもｎ+非晶質シリコン層１５１ａ、１５１ｂである。上層はいずれも、Ｈ2希釈比を１５０とする条件で成膜されたｎ+微結晶シリコン層１５３ａ、１５３ｂである。
　図４に示す条件（１）～（６）のうち、条件（５）は、ｎ+微結晶シリコン層１５２ａ、１５２ｂを含まない２層構造のコンタクト層を備えた従来のＴＦＴを示す。図４に示すように、条件（５）の場合のコンタクト抵抗は、条件（２）～（４）の場合に比べて大きくなっている。
　一般に、ｎ+非晶質シリコン層上にｎ+微結晶シリコン層を成膜するとき、ｎ+非晶質シリコン層の表面にまずインキュベーション層が形成される。このとき、ｎ+非晶質シリコン層上に成膜するｎ+微結晶シリコン層の結晶化率が大きければ大きいほど、インキュベーション層の膜厚が厚くなり、コンタクト層の抵抗値が大きくなると考えられる。
　従来の条件（５）の場合は、下層であるｎ+非晶質シリコン層上に、結晶化率が２．９と非常に大きなｎ+微結晶シリコン層を成膜した。これにより、ｎ+非晶質シリコン層の表面に膜厚の厚いインキュベーション層が形成され、ＴＦＴのコンタクト抵抗が大きくなり、移動度が低下したと考えられる。
　条件（１）の場合には、ｎ+微結晶シリコン層１５２ａ、１５２ｂを形成したにもかかわらず、そのコンタクト抵抗は、条件（５）の場合よりもさらに大きくなっている。このようにコンタクト抵抗が大きくなったのは、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率が０．８と小さいことから、ｎ+微結晶シリコン層１５２ａ、１５２ｂ内に微結晶成分が十分に成長しておらず、ｎ+微結晶シリコン層１５２ａ、１５２ｂの抵抗値が大きいためと考えられる。
　一方、条件（２）～（４）の場合には、条件（５）の場合に比べて、コンタクト抵抗および移動度はともに改善されている。これは、以下の理由によると考えられる。すなわち、条件（２）～条件（４）では、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率は１．１～１．９であり、上層のｎ+微結晶シリコン層１５３ａ、１５３ｂの結晶化率２．９に比べて小さくなっている。これにより、ｎ+非晶質シリコン層１５１ａ、１５１ｂとｎ+微結晶シリコン層１５２ａ、１５２ｂとの結晶化率の差が小さくなった。そこで、ｎ+非晶質シリコン層１５１ａ、１５１ｂ上にｎ+微結晶シリコン層１５２ａ、１５２ｂを積層することにより、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成されるインキュベーション層の膜厚が薄くなったと考えられる。このようにして、コンタクト層１５０ａ、１５０ｂの抵抗値が小さくなったので、ＴＦＴのコンタクト抵抗が小さくなり、移動度が大きくなったと考えられる。
　また、条件（２）～条件（５）の場合には、ｎ+微結晶シリコン層１５２ａ、１５２ｂの形成時のＨ2希釈比を１：２５、１：５０、１：７５のように大きくすればするほど、コンタクト抵抗は大きくなり、移動度は小さくなる。これは、以下の理由によると考えられる。Ｈ2希釈比が大きくなると、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率が大きくなる。それに伴って、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成されるインキュベーション層の膜厚が厚くなり、コンタクト層１５０ａ、１５０ｂの抵抗値が大きくなったためと考えられる。なお、Ｈ2希釈比の上限値を確認すべく、Ｈ2希釈比を１：１００とする条件（６）でｎ+微結晶シリコン層１５２ａ、１５２ｂを形成し、その結晶化率を測定した。この場合の結晶化率は２．５であり、従来の条件（５）の結晶化率２．９にかなり近いことがわかった。このことから、結晶化率を２以下とするためには、Ｈ2希釈比の上限を約１：７５とすればよいと考えられる。
　以上の結果から、ＴＦＴ１００のコンタクト抵抗を、従来の条件（５）の場合よりも小さくするためには、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率は次式（１）で示される範囲にあることが好ましいとわかる。
　　　　　　１．０　≦　Ｉｃ／Ｉａ　≦　２．０　…　（１）
ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率を１よりも小さくすれば、ｎ+微結晶シリコン層１５２ａ、１５２ｂに含まれる微結晶成分の割合が少なくなるので、ｎ+微結晶シリコン層１５２ａ、１５２ｂの抵抗値が大きくなる。また、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率を２よりも大きくすれば、ｎ+非晶質シリコン層１５１ａ、１５１ｂとｎ+微結晶シリコン層１５２ａ、１５２ｂとの界面に膜厚の厚いインキュベーション層が形成されるので、コンタクト層１５０ａ、１５０ｂの抵抗値が大きくなる。このように、結晶化率が１より小さい場合にも、２より大きい場合にも、コンタクト層１５０ａ、１５０ｂの抵抗値が大きくなるので、ＴＦＴ１００のコンタクト抵抗は大きくなり、移動度は小さくなる。なお、図４では、Ｈ2希釈比が１：２５のときの結晶化率は１．１であり、Ｈ２希釈比が１：７５のときの結晶化率は１．９である。しかし、結晶化率の測定値のばらつきを考慮し、式（１）において、結晶化率の下限および上限をそれぞれ１および２とした。
　また、図４から、ｎ+微結晶シリコン層１５２ａ、１５２ｂの結晶化率が上式（１）を満たすためには、ｎ+微結晶シリコン層１５２ａ、１５２ｂを成膜する時のＨ2希釈比は１：２５～１：７５の範囲にあることが好ましいとわかる。
　なお、図４に示すように、閾値電圧も、ｎ+微結晶シリコン層１５２ａ、１５２ｂの成膜時のＨ2希釈比に応じて変化している。しかし、閾値電圧がＨ2希釈比によって変化する理由はまだ解明されていない。
　図５は、図４に示す各条件によって製造したＴＦＴ１００のゲート電圧－ドレイン電流（Ｖｇ－Ｉｄ）特性を示す図であり、ソース／ドレイン間に１０Ｖの電圧を印加したときのＶｇ－Ｉｄ特性を示す。図５に示す各曲線（１）～（５）は、それぞれ図４に示す条件（１）～（５）で成膜されたｎ+微結晶シリコン層１５２ａ、１５２ｂを含むＴＦＴ１００のＶｇ－Ｉｄ特性を示す。
　図５に示すように、曲線（１）～（４）は、従来のＴＦＴのＶｇ－Ｉｄ特性である曲線（５）とほぼ同様の特性を示している。したがって、曲線（１）～（４）のＶｇ－Ｉｄ特性を示すＴＦＴ１００は、従来のＴＦＴと同様に使用される。なお、その中でも曲線（２）は、他の曲線に比べてオン電流がわずかながら大きくなっている。これは、Ｈ2希釈比を１：２５と小さくすることによって、ｎ+非晶質シリコン層１５１ａ、１５１ｂと、ｎ+微結晶シリコン層１５２ａ、１５２ｂとの界面に形成されるインキュベーション層の成長が抑制され、コンタクト層１５０ａ、１５０ｂの抵抗値が小さくなったためと考えられる。また、曲線（４）は、他の曲線に比べてオフ電流がわずかながら小さくなっている。これは、Ｈ2希釈比を１：７５と大きくすることによって、ｎ+非晶質シリコン層１５１ａ、１５１ｂと、ｎ+微結晶シリコン層１５２ａ、１５２ｂとの界面に膜厚の厚いインキュベーション層が形成され、コンタクト層１５０ａ、１５０ｂの抵抗値が大きくなったためと考えられる。
＜１．４　効果＞
　以上の説明から明らかなように、ＴＦＴ１００のコンタクト層１５０ａ、１５０ｂでは、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に、ｎ+微結晶シリコン層１５３ａ、１５３ｂよりも結晶化率の低いｎ+微結晶シリコン層１５２ａ、１５２ｂが形成されている。これにより、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成されるインキュベーション層の膜厚が薄くなるので、コンタクト層１５０ａ、１５０ｂの抵抗値を小さくすることができる。これにより、ＴＦＴ１００のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　また、コンタクト層１５０ａ、１５０ｂは、チャネル層１４０の表面に形成されたｎ+非晶質シリコン層１５１ａ、１５１ｂを含むので、コンタクト層１５０ａ、１５０ｂの膜厚が厚くなり、抵抗値を小さくすることができる。これにより、ＴＦＴ１００のコンタクト抵抗を小さくし、移動度を大きくすることができる。
　また、ｎ+微結晶シリコン膜１５７を成膜するときよりも、Ｈ2希釈比が小さくなるような条件でｎ+微結晶シリコン膜１５６を成膜すれば、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成されるインキュベーション層の成長を抑制したコンタクト層１５０ａ、１５０ｂを容易に形成することができる。特に、ｎ+微結晶シリコン膜１５６を、Ｈ2希釈比を１：２５～１：７５となる条件で形成することによって、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成されるインキュベーション層の成長を抑制したコンタクト層１５０ａ、１５０ｂを容易に形成することができる。
＜１．５　変形例＞
　ＴＦＴ１００では、ｎ+微結晶シリコン層１５２ａ、１５２ｂは、単一のｎ+微結晶シリコン層によって構成されているとして説明した。しかし、ｎ+微結晶シリコン層１５２ａ、１５２ｂは、結晶化率の異なる複数のｎ+微結晶シリコン層によって構成されていてもよい。この場合、ｎ+微結晶シリコン層１５２ａ、１５２ｂでは、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面からｎ+微結晶シリコン層１５３ａ、１５３ｂに向かって結晶化率が順に大きくなるようにｎ+微結晶シリコン層が積層されている。すなわち、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面に形成された微結晶シリコン膜の結晶化率が最も低く、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面から遠ざかるに連れて、より高い結晶化率を有する微結晶シリコン膜が積層される。これにより、ｎ+非晶質シリコン層１５１ａ、１５１ｂとｎ+微結晶シリコン層１５２ａ、１５２ｂとの結晶化率の差、および複数のｎ+微結晶シリコン層間の結晶化率の差を細かく調整することができるので、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面、および複数のｎ+微結晶シリコン層の各表面に形成されるインキュベーション層の成長をより一層抑制することができる。このため、ＴＦＴのコンタクト抵抗をより一層小さくし、移動度をより一層大きくすることができる。また、ｎ+非晶質シリコン層１５１ａ、１５１ｂの表面から結晶化率が順に大きくなるようにｎ+微結晶シリコン層を順に積層するために、微結晶半導体層ごとにＨ2希釈比を順に大きくするだけでよい。これにより、複数のｎ+微結晶シリコン層を含むコンタクト層１５０ａ、１５０ｂを容易に形成することができる。
＜２．第２の実施形態＞
　本発明の第２の実施形態に係るＴＦＴ２００の構成を説明する。図６は、逆スタガ型ＴＦＴ２００の構成を示す断面図である。図６に示すＴＦＴ２００の構成要素のうち、図１に示すＴＦＴ１００の構成要素と同じ構成要素については同じ参照符号を付し、異なる構成要素を中心に説明する。
　図６に示すように、ＴＦＴ２００のコンタクト層２５０ａ、２５０ｂは２層構造である。すなわち、チャネル層１４０の表面に形成されたコンタクト層２５０ａ、２５０ｂはいずれも、チャネル層１４０側から、ｎ+微結晶シリコン層２５２ａ、２５２ｂ、ｎ+微結晶シリコン層２５３ａ、２５３ｂの順に積層した積層シリコン層である。コンタクト層２５０ａ、２５０ｂの膜厚を例えば６０ｎｍとしたとき、ｎ+微結晶シリコン層２５２ａ、２５２ｂの膜厚を１５ｎｍ、ｎ+微結晶シリコン層２５３ａ、２５３ｂの膜厚を４５ｎｍとする。このように、ＴＦＴ２００のコンタクト層２５０ａ、２５０ｂには、ＴＦＴ１００のコンタクト層１５０ａ、１５０ｂに含まれていたｎ+非晶質シリコン層１５１ａ、１５１ｂが含まれていない。
　また、ＴＦＴ２００の製造方法は、図２（ａ）～図２（ｄ）および図３（ａ）～図３（ｃ）に示すＴＦＴ１００の製造方法のうち、図２（ｃ）に示す工程断面図において、非晶質シリコン膜１４６の表面にｎ+非晶質シリコン膜１５５を成膜することなく、ｎ+微結晶シリコン膜１５６と、ｎ+微結晶シリコン膜１５７を順に成膜する。なお、ｎ+微結晶シリコン膜１５６およびｎ+微結晶シリコン膜１５７の成膜条件および膜厚は、第１の実施形態の場合と同一であるので、それらの説明を省略する。
　また、コンタクト層２５０ａ、２５０ｂを２層構造としたことに伴い、図３（ｂ）に示す工程断面図に示すように、ｎ+微結晶シリコン膜１５７、ｎ+微結晶シリコン膜１５６の順にエッチングして、コンタクト層２５０ａ、２５０ｂを形成する。
　ＴＦＴ２００のコンタクト層２５０ａ、２５０ｂを２層構造にすることによって、第１の実施形態に係るＴＦＴ１００のコンタクト層１５０ａ、１５０ｂと同程度にまでコンタクト層２５０ａ、２５０ｂの抵抗値を小さくすることができる。これにより、ＴＦＴ２００は、ＴＦＴ１００と同様の効果を奏することができる。また、コンタクト層２５０ａ、２５０ｂの構造が簡略化されるので、ＴＦＴ２００の製造工程が簡略化され、製造コストが低減される。
＜３．第３の実施形態＞
　本発明の第３の実施形態に係る正スタガ型ＴＦＴ３００の構成を説明する。図７は、正スタガ型ＴＦＴ３００の構成を示す断面図である。
　図７に示すように、ガラス基板１１５上にソース電極３６０ａとドレイン電極３６０ｂとが所定の距離を隔てて形成されている。ソース電極３６０ａの一端からその表面の一部を覆うようにコンタクト層３５０ａが形成され、コンタクト層３５０ａと所定の距離を隔てて、ドレイン電極３６０ｂの一端からその表面の一部を覆うようにコンタクト層３５０ｂが形成されている。コンタクト層３５０ａ、３５０ｂの表面と、２つのコンタクト層３５０ａ、３５０ｂによって挟まれたガラス基板１１５を覆うように、チャネル層３４０が形成されている。チャネル層３４０を含むガラス基板１１５の全体を覆うようにゲート絶縁膜３３０が形成され、ソース電極３６０ａとドレイン電極３６０ｂとによって挟まれた領域に対応する、ゲート絶縁膜３３０上の位置にゲート電極３２０が形成されている。さらに、ＴＦＴ３００は、保護膜（図示しない）によって覆われている。
　コンタクト層３５０ａ、３５０ｂは、ソース／ドレイン電極３６０ａ、３６０ｂ側から、ｎ+微結晶シリコン層３５３ａ、３５３ｂ、ｎ+微結晶シリコン層３５２ａ、３５２ｂ、ｎ+非晶質シリコン層３５１ａ、３５１ｂの順に積層された積層シリコン層からなる。また、チャネル層３４０は、ガラス基板１１５側から非晶質シリコン層３４１、微結晶シリコン層３４２の順に積層された積層シリコンからなる。なお、各層の膜厚および成膜条件等は、第１の実施形態に係るＴＦＴ１００の場合と同様であるので、それらの説明を省略する。
　正スタガ型ＴＦＴ３００においても、コンタクト層３５０ａ、３５０ｂを３層構造とし、ｎ+微結晶シリコン層３５２ａ、３５２ｂの結晶化率をｎ+微結晶シリコン層３５３ａ、３５３ｂの結晶化率よりも小さくすることによって、ｎ+非晶質シリコン層３５１ａ、３５１ｂとｎ+微結晶シリコン層３５２ａ、３５２ｂとの界面に形成されるインキュベーション層の成長を抑制される。これにより、コンタクト層３５０ａ、３５０ｂの抵抗値が小さくなるので、ＴＦＴ３００は、第１の実施形態に係るＴＦＴ１００と同様の効果を奏する。なお、ｎ+微結晶シリコン層３５２ａ、３５２ｂの結晶化率は、第１の実施形態の場合と同様に、１以上２以下の範囲であることが好ましい。
　また、ＴＦＴ３００ではコンタクト層３５０ａ、３５０ｂを３層構造としたが、コンタクト層を２層構造としてもよい。この場合、コンタクト層はｎ+非晶質シリコン層３５１ａ、３５１ｂを含まないので、ｎ+微結晶シリコン層３５２ａ、３５２ｂの表面上にチャネル層を形成する。これにより、２層構造のコンタクト層は、コンタクト層３５０ａ、３５０ｂと同程度まで抵抗値が小さくなる。このため、コンタクト層が２層構造のＴＦＴも、ＴＦＴ３００と同様の効果を奏することができる。
　また、正スタガ型のＴＦＴにおいても、ＴＦＴ１００の場合と同様に、ｎ+微結晶シリコン層３５２ａ、３５２ｂは、結晶化率の異なる複数のｎ+微結晶シリコン層によって構成されていてもよい。この場合、ｎ+微結晶シリコン層３５２ａ、３５２ｂでは、ｎ+非晶質シリコン層３５１ａ、３５１ｂの表面からｎ+微結晶シリコン層３５３ａ、３５３ｂに向かって結晶化率が順に大きくなるようにｎ+微結晶シリコン層が積層されている。これにより、ｎ+非晶質シリコン層３５１ａ、３５１ｂの表面、および複数のｎ+微結晶シリコン層の各表面に形成されるインキュベーション層の成長をより一層抑制することができる。このため、ＴＦＴのコンタクト抵抗をより一層小さくし、移動度をより一層大きくすることができる。
＜４．液晶表示装置＞
　図８（ａ）は、アクティブマトリクス型液晶表示装置に含まれる液晶パネル１０の構成を示す図であり、図８（ｂ）は、図８（ａ）に示す液晶パネル１０に含まれるＴＦＴ基板２０の構成を示す図である。図８（ａ）に示すように、液晶パネル１０は、液晶層を挟持するように対向して配置された２枚のガラス基板と、２枚のガラス基板によって挟持された液晶層（図示しない）と、液晶層を封止する封止材５０とを含む。ガラス基板のうち、ＴＦＴを含む複数の画素形成部がマトリクス状に形成されたガラス基板をＴＦＴ基板２０といい、ＴＦＴ基板２０と対向して配置され、カラーフィルタ（Color Filter）等が形成されたガラス基板をＣＦ基板４０という。
　図８（ｂ）に示すように、ＴＦＴ基板２０は画素形成部３０を含む。図８（ｂ）には、便宜上
１つの画素形成部３０しか記載されていないが、ＴＦＴ基板２０には複数の画素形成部３０がマトリクス状に形成されている。画素形成部３０には、スイッチング素子３１として機能するＴＦＴと、スイッチング素子３１に接続された画素電極３２とが形成されている。画素形成部３０の外側の額縁領域には、ゲートドライバ２１とソースドライバ２２（ゲートドライバ２１とソースドライバ２２をまとめて「駆動回路」ということがある）とが設けられている。ゲートドライバ２１は、スイッチング素子３１をオン／オフさせるタイミングを制御する制御信号をゲート配線ＧＬに出力し、ソースドライバ２２は、画素形成部３０に映像を表示させる映像信号および映像信号を出力するタイミングを制御する制御信号をソース配線ＳＬに出力する。
　ゲート配線ＧＬを順に活性化して、活性化されたゲート配線ＧＬに接続されたスイッチング素子３１をオン状態にすることにより、ソース配線ＳＬに与えられた映像信号はスイッチング素子３１を介して、画素電極３２に与えられる。画素電極３２は、ＣＦ基板に形成された共通電極（図示しない）とともに画素容量を形成し、与えられた映像信号を保持する。この結果、映像信号に応じたバックライト光が画素形成部３０を透過し、映像が液晶パネル１０に表示される。
　上述の各実施形態において説明したＴＦＴ１００～３００を用いて液晶表示装置の画素形成部３０のスイッチング素子３１を形成すれば、ＴＦＴ１００～３００のコンタクト抵抗が小さいので、スイッチング素子３１に流れる電流を大きくすることができる。これにより、スイッチング素子３１は、ソース配線ＳＬから与えられる映像信号を、短時間で画素容量に充電できるようになるので、画素形成部３０の数を増やして液晶パネル１０の高精細化を図ることが可能になる。
　また、連続粒界結晶シリコン（Continuous Grain silicon ）を用いてゲートドライバ２１およびソースドライバ２２をＴＦＴ基板２０上に形成する場合、ＴＦＴ１００～３００によりゲートドライバ２１およびソースドライバ２２を構成すれば、ゲートドライバ２１およびソースドライバ２２の動作速度を速くすることができる。その結果、ゲートドライバ２１およびソースドライバ２２の回路規模が小さくなるので、液晶パネル１０の額縁を小さくすることができるとともに、液晶表示装置の低消費電力化を図ることができる。
＜５．その他＞
　本発明は、上述のような逆スタガ型また正スタガ型ＴＦＴに限らず、逆コプレナ型および正コプレナ型ＴＦＴにも好適に用いることができる。逆コプレナ型および正コプレナ型ＴＦＴに適用した場合の効果は、逆スタガ型また正スタガ型ＴＦＴに適用した場合の効果と同一であるので、その説明を省略する。
　上記各実施形態に係るＴＦＴ１００～３００を構成するコンタクト層１５０ａ～３５０ａ、１５０ｂ～３５０ｂを構成する半導体材料はシリコンであると説明した。しかし、コンタクト層１５０ａ～３５０ａ、１５０ｂ～３５０ｂを、ゲルマニウムシリコン等の半導体材料で形成してもよい。
　上記各実施形態に係るＴＦＴ１００～３００は、ｎチャネル型であるとして説明したが、ｐチャネル型であってもよい。この場合、コンタクト層１５０ａ～３５０ａ、１５０ｂ～３５０ｂとなる積層シリコン層には、ボロン（Ｂ）等のｐ型不純物をドープする必要がある。ｐ型不純物がドープされた積層シリコン層は、ホスフィンガスの代わりに、例えばジボラン（Ｂ2Ｈ6）ガスをチャンバ内に供給することにより成膜される。
　上記各実施形態に係るＴＦＴ１００～３００のコンタクト層１５０ａ～３５０ａ、１５０ｂ～３５０ｂとなる積層シリコン層の成膜には、モノシランガスを使用したが、ジクロルシラン（ＳｉＨ2Ｃｌ2）ガスやジシラン（Ｓｉ2Ｈ6）ガスを使用してもよい。
　上記各実施形態に係るＴＦＴ１００～３００は、液晶表示装置の他にも、有機ＥＬ（Electroluminescence）表示装置やプラズマ表示装置等の表示装置にも使用される。
　本発明は、アクティブマトリクス型液晶表示装置等のような表示装置に適しており、特に、その画素形成部に形成されるスイッチング素子、または、画素形成部を駆動する駆動回路を構成するトランジスタに適している。
　１０…液晶パネル
　２０…ＴＦＴ基板
　２１…ゲートドライバ
　２２…ソースドライバ
　３０…画素形成部
　３１…スイッチング素子
　１００、２００、３００…薄膜トランジスタ（ＴＦＴ）
　１１５…ガラス基板
　１２０、３２０…ゲート電極
　１３０、３３０…ゲート絶縁膜
　１４０、３４０…チャネル層
　１５０ａ、２５０ａ、３５０ａ、１５０ｂ、２５０ｂ、３５０ｂ…コンタクト層
　１５１ａ、１５１ｂ、３５１ａ、３５１ｂ…ｎ+非晶質シリコン層
　１５２ａ、２５２ａ、３５２ａ、１５２ｂ、２５２ｂ、３５２ｂ…ｎ+微結晶シリコン層
　１５３ａ、２５３ａ、３５３ａ、１５３ｂ、２５３ｂ、３５３ｂ…ｎ+微結晶シリコン層
　１６０ａ、３６０ａ…ソース電極
　１６０ｂ、３６０ｂ…ドレイン電極

Claims (11)

  1. 　絶縁基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソースおよびドレイン電極とをこの順またはこれと逆の順に積層した半導体装置であって、
    　前記チャネル層と前記ソース電極との間、および前記チャネル層と前記ドレイン電極との間に互いに分離して形成された２つのコンタクト層をさらに備え、
    　前記コンタクト層は、導電性不純物を含む第１の微結晶半導体層と、前記第１の微結晶半導体層と同じ型の導電性不純物を含み、前記第１の微結晶半導体層よりも結晶化率が大きな第２の微結晶半導体層とが、前記チャネル層側から第１の微結晶半導体層、第２の微結晶半導体層の順に積層されていることを特徴とする、半導体装置。
  2. 　前記ゲート電極は、前記絶縁基板上に形成され、
    　前記ゲート絶縁膜は、前記ゲート電極を覆うように形成され、
    　前記チャネル層は、前記ゲート電極に対応する前記ゲート絶縁膜の表面上に形成され、
    　前記コンタクト層は、前記第１の微結晶半導体層の表面上に前記第１の微結晶半導体層を積層した積層膜を前記チャネル層の表面上に形成され、
    　前記ソースおよびドレイン電極は、前記第２の微結晶半導体層の表面上にそれぞれ形成されていることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記ソースおよびドレイン電極は、前記絶縁基板上に形成され、
    　前記コンタクト層は、前記第２の微結晶半導体層の表面上に前記第１の微結晶半導体層を積層した積層膜を前記ソースおよびドレイン電極の表面上に所定の距離を隔てそれぞれ形成され、
    　前記チャネル層は、前記コンタクト層によって挟まれた前記絶縁基板上および前記コンタクト層の前記第１の微結晶半導体層の表面上を覆うように形成され、
    　前記ゲート絶縁膜は、前記チャネル層を覆うように形成され、
    　前記ゲート電極は、前記コンタクト層によって挟まれた前記絶縁基板に対応する前記ゲート絶縁膜の表面上に形成されていることを特徴とする、請求項１に記載の半導体装置。
  4. 　前記コンタクト層は、前記第１の微結晶半導体層と前記チャネル層との間に、前記第１の微結晶半導体層と同じ型の導電性不純物を含む非晶質半導体層をさらに含むことを特徴とする、請求項２または３に記載の半導体装置。
  5. 　前記第１の微結晶半導体層は、結晶化率が異なる複数の微結晶半導体層を含み、
    　前記複数の微結晶半導体層は、前記チャネル層側から前記第２の微結晶半導体層に向かって結晶化率が順に大きくなるように形成された微結晶半導体層からなることを特徴とする、請求項４に記載の半導体装置。
  6. 　前記第１の微結晶半導体層の結晶化率は１以上２以下であることを特徴とする、請求項４に記載の半導体装置。
  7. 　絶縁基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、コンタクト層と、ソースおよびドレイン電極とをこの順に積層した半導体装置の製造方法であって、
    　前記コンタクト層は、導電性不純物を含む第１の微結晶半導体層と、前記第１の微結晶半導体層と同じ型の導電性不純物を含む第２の微結晶半導体層を備え、
    　前記コンタクト層を形成する工程は、
    　　前記チャネル層の表面上に前記第１の微結晶半導体層を形成する工程と、
    　　前記第１の微結晶半導体層を形成する工程よりも、原料ガスに対する水素ガスの流量比を大きくして、前記第１の微結晶半導体層の表面上に前記第２の微結晶半導体層を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
  8. 　前記コンタクト層を形成する工程は、
    　前記第１の微結晶半導体層を形成する工程の前に、前記チャネル層の表面上に非晶質半導体層を形成する工程をさらに含むことを特徴とする、請求項７に記載の半導体装置の製造方法。
  9. 　前記第１の微結晶半導体層は、結晶化率が異なる複数の微結晶半導体層を含み、
    　前記第１の微結晶半導体層を形成する工程は、前記複数の微結晶半導体層に含まれる各微結晶半導体層を形成するごとに、原料ガスに対する水素ガスの流量比を順に大きくすることを特徴とする、請求項８に記載の半導体装置の製造方法。
  10. 　前記第１の微結晶半導体層を形成する工程は、原料ガスに対する水素ガスの流量比を
    １：２５～１：７５とすることを特徴とする、請求項８に記載の半導体装置の製造方法。
  11. 　絶縁基板上に、請求項１から６のいずれか１項に記載の半導体装置が形成されていることを特徴とする、表示装置。
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