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WO2011058712A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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WO2011058712A1
WO2011058712A1 PCT/JP2010/006426 JP2010006426W WO2011058712A1 WO 2011058712 A1 WO2011058712 A1 WO 2011058712A1 JP 2010006426 W JP2010006426 W JP 2010006426W WO 2011058712 A1 WO2011058712 A1 WO 2011058712A1
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WO
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via hole
semiconductor device
insulating film
layer
electrode
Prior art date
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Ceased
Application number
PCT/JP2010/006426
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English (en)
French (fr)
Inventor
太志郎 斉藤
隆行 甲斐
崇文 大熊
斉 山西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Priority to EP10829680.7A priority patent/EP2500931B1/en
Priority to US13/377,940 priority patent/US8471367B2/en
Priority to CN201080004901.8A priority patent/CN102282656B/zh
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    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Definitions

  • the present invention relates to a semiconductor device having a through electrode layer formed on a semiconductor substrate and a method for manufacturing the semiconductor device.
  • FIG. 17 is a cross-sectional view showing an example of a conventional semiconductor device.
  • the semiconductor device 101 is roughly composed of a semiconductor substrate 102 such as silicon, a via hole 107, a second dioxide film 109, a barrier layer 110, and a rewiring layer 111.
  • the via hole 107 reaches the pad electrode 105 from the back surface 102 b of the semiconductor substrate 102.
  • the second dioxide film 109 is formed on the side wall of the via hole 107 and the back surface 102 b of the semiconductor substrate 102.
  • the barrier layer 110 and the rewiring layer 111 are formed inside the via hole 107 and on the back surface 102 b of the semiconductor substrate 102.
  • FIG. 18 is a flowchart showing a conventional method for manufacturing a semiconductor device
  • FIGS. 19 to 26 are cross-sectional views showing states in respective steps of the conventional method for manufacturing a semiconductor device.
  • the pad electrode 105 and the passivation film 104 are formed on the first oxide film 106 on the surface 102a of the semiconductor substrate 102 on which a circuit (not shown) is formed. Thereafter, the support substrate 103 is bonded onto the passivation film 104 via an adhesive (not shown) (step S101 in FIG. 18).
  • a resist 112 for opening a position corresponding to the pad electrode 105 is formed on the back surface 102b of the semiconductor substrate 102 (step S102 in FIG. 18).
  • the via hole 107 reaching the first oxide film 106 is formed by etching the semiconductor substrate 102 using the resist 112 as an etching mask (step S103 in FIG. 18).
  • step S104 in FIG. 18 by etching the first oxide film 106 using the resist 112 as an etching mask, a via hole 107 reaching the pad electrode 105 is formed (step S104 in FIG. 18).
  • the resist 112 is removed from the back surface 102b of the semiconductor substrate 102 (step S105 in FIG. 18).
  • a second dioxide film 109 is formed in the via hole 107 and on the back surface 102b of the semiconductor substrate 102 (step S106 in FIG. 18).
  • the pad electrode 105 is exposed again by etching the second dioxide film 109 at the bottom of the via hole 107 (step S107 in FIG. 18).
  • a barrier layer 110 and a redistribution layer 111 are sequentially formed on the second dioxide film 109 (step S108 in FIG. 18).
  • the pad electrode 105 is electrically connected to the back surface 102b of the semiconductor substrate 102 through the through electrode 108 formed of the barrier layer 110 and the rewiring layer 111.
  • the pad electrode 105 and the through electrode 108 are in contact with each other with a contact area corresponding to the diameter of the via hole 107, and the resistance value between the pad electrode 105 and the through electrode 108 is determined by this contact area (for example, Patent Documents). 1).
  • the pad electrode 105 when the pad electrode 105 is reduced for the purpose of reducing the chip size, it is necessary to reduce the diameter of the via hole 107 accordingly. As a result, the aspect ratio of the via hole 107 is increased and the manufacturing cost is increased.
  • the resistance value between the pad electrode 105 and the through electrode 108 depends on the diameter of the via hole 107. Therefore, there is a problem that the resistance value between the pad electrode 105 and the through electrode 108 varies due to the variation in the diameter of the via hole 107.
  • the present invention solves the conventional problems, and the resistance value between the pad electrode and the through electrode layer does not depend on the diameter variation of the via hole, and the resistance value variation is small and the semiconductor has excellent reliability.
  • An object is to provide a device and a method for manufacturing a semiconductor device.
  • the present invention is configured as follows to achieve the above object.
  • a method for manufacturing a semiconductor device includes forming a first insulating film on a surface of a semiconductor substrate, Forming an electrode portion in the first insulating film; Forming a barrier layer covering the electrode portion; Forming a silicide layer connected to the electrode portion; Forming a via hole penetrating from the back surface of the semiconductor substrate to the surface; Forming a second insulating film on the side wall of the via hole and the back surface of the semiconductor substrate; After etching the second insulating film to expose the silicide layer and the first insulating film in the via hole, A through electrode layer is formed on the second insulating film on the sidewall of the via hole, the second insulating film on the back surface of the semiconductor substrate, the first insulating film on the bottom surface of the via hole, and the silicide layer. It is characterized by.
  • a semiconductor device includes a first insulating film formed on a surface of a semiconductor substrate, An electrode portion formed in the first insulating film and covered with a barrier layer; A via hole penetrating from the back surface of the semiconductor substrate to the front surface; A second insulating film formed on a sidewall of the via hole and the back surface of the semiconductor substrate; A through electrode layer formed on the second insulating film on the sidewall of the via hole, the second insulating film on the back surface of the semiconductor substrate, and the first insulating film on the bottom surface of the via hole; A silicide layer formed in the first insulating film and formed between the electrode portion and the through electrode layer and connected to the electrode portion and the through electrode layer; The relation between the width A of the silicide layer and the width B of the bottom of the via hole in a cross section cut along a plane including the central axis of the via hole is A ⁇ B.
  • the resistance value between the pad electrode and the through electrode layer does not depend on the variation in the diameter or width of the via hole. Therefore, it is possible to provide a semiconductor device and a manufacturing method of the semiconductor device that have small variations in resistance value and excellent reliability.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a flowchart showing a method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram illustrating the semiconductor device in the first embodiment after bonding to the support substrate,
  • FIG. 4 is a view showing the semiconductor device after the resist formation in the first embodiment.
  • FIG. 5 is a diagram showing the semiconductor device after the semiconductor substrate etching in the first embodiment,
  • FIG. 6 is a view showing the semiconductor device after the first oxide film etching in the first embodiment, FIG.
  • FIG. 7 is a view showing the polysilicon film after the etching of the semiconductor device according to the first embodiment.
  • FIG. 8 is a view showing the semiconductor device after the resist removal in the first embodiment
  • FIG. 9 is a diagram illustrating the semiconductor device according to the first embodiment after the third oxide film is formed.
  • FIG. 10 is a view showing the semiconductor device after the third oxide film etching in the first embodiment
  • FIG. 11 is a diagram illustrating the semiconductor device in the first embodiment after the second barrier layer and the rewiring layer are formed
  • FIG. 12 is a cross-sectional view of a semiconductor device according to a first modification of the first embodiment.
  • FIG. 13 is a cross-sectional view of the semiconductor device of the second modification example in the first embodiment, FIG.
  • FIG. 14 is a cross-sectional view of a semiconductor device according to a third modification of the first embodiment.
  • FIG. 15 is a cross-sectional view of a first example semiconductor device including a plurality of contact members according to the first embodiment.
  • FIG. 16 is a cross-sectional view of a second example semiconductor device including a plurality of contact members according to the first embodiment.
  • FIG. 17 is a cross-sectional view showing an example of a conventional semiconductor device
  • FIG. 18 is a flowchart showing a conventional method for manufacturing a semiconductor device
  • FIG. 19 is a diagram showing a conventional semiconductor device after the support substrate is bonded.
  • FIG. 20 is a diagram illustrating a conventional semiconductor device after resist formation.
  • FIG. 20 is a diagram illustrating a conventional semiconductor device after resist formation.
  • FIG. 21 is a view showing a semiconductor device after etching a conventional semiconductor device
  • FIG. 22 is a diagram showing the first semiconductor film after etching of the conventional semiconductor device
  • FIG. 23 is a view showing the conventional semiconductor device after resist removal
  • FIG. 24 is a diagram illustrating a conventional semiconductor device after the formation of the second dioxide film
  • FIG. 25 is a diagram showing the conventional semiconductor device after etching the second dioxide film
  • FIG. 26 is a diagram illustrating the barrier layer and the rewiring layer after the formation of the conventional semiconductor device.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 1 of the first embodiment includes a semiconductor substrate 2, a pad electrode 5, a contact electrode 6, a first oxide film 8, a second oxide film 9, a third oxide film 13, A silicide portion 10, a via hole 11, a first barrier layer 7, a second barrier layer 14, and a rewiring layer 15 are provided.
  • the contact electrode 6 is an example of an electrode part, and has an external connection terminal.
  • the second dioxide film 9 is an example of a first insulating film.
  • the third oxide film 13 is an example of a second insulating film.
  • the silicide portion 10 is an example of a silicide layer.
  • the second barrier layer 14 and the rewiring layer 15 constitute a through electrode layer 12.
  • the second dioxide film 9 is formed on the first oxide film 8 formed on the surface 2 a of the semiconductor substrate 2.
  • the contact electrode 6 is disposed in a circular hole 9 a provided in the first dioxide film 9 and is electrically connected to the pad electrode 5 provided on the second dioxide film 9.
  • the first barrier layer 7 covers the contact electrode 6 in order to improve the adhesion between the second dioxide film 9 and the contact electrode 6.
  • the silicide portion 10 is disposed in a circular hole 9 a provided in the second dioxide film 9 and is electrically connected to the first barrier layer 7 covering the contact electrode 6, and between the contact electrode 6 and the through electrode layer 12. Is formed.
  • the via hole 11 is formed so as to reach the silicide portion 10 and the second dioxide film 9 from the back surface 2 b of the semiconductor substrate 2.
  • the third oxide film 13 is formed on the side wall of the via hole 11 and the back surface 2 b of the semiconductor substrate 2.
  • the second barrier layer 14 and the redistribution layer 15 are formed in order in the inside (side wall and bottom surface) of the via hole 11 and the back surface 2 b of the semiconductor substrate 2.
  • the second barrier layer 14 is in contact with and electrically connected to the silicide portion 10.
  • the pad electrode 5 and the through electrode layer 12 are electrically connected through the contact electrode 6, the first barrier layer 7, and the silicide part 10, respectively.
  • the pad electrode 5 and the through electrode layer 12 are electrically insulated by the second dioxide film 9 at locations not via the contact electrode 6, the first barrier layer 7, and the silicide portion 10.
  • the semiconductor substrate 2 and the through electrode layer 12 are electrically insulated by a third oxide film 13 formed on the side wall of the via hole 11 and the back surface 2b of the semiconductor substrate 2.
  • the pad electrode 5 and the contact electrode 6 may be made of a material having a low resistance between the pad electrode 5 and the contact electrode 6.
  • the pad electrode 5 aluminum, copper or an alloy thereof, titanium, titanium nitride, tantalum, tantalum nitride, a refractory metal, or a compound thereof is used.
  • the contact electrode 6, tungsten, aluminum or an alloy thereof, copper, or the like is used.
  • the contact electrode 6 may have a single contact shape or a shape constituted by a plurality of contacts as shown in FIGS. 15 and 16. The diameter of the contact electrode 6 may be larger than the diameter of the pad electrode 5.
  • titanium, titanium nitride, titanium tungsten, tantalum, tantalum nitride, a refractory metal, or a laminated film thereof is used to improve the adhesion between the second dioxide film 9 and the contact electrode 6. ,used.
  • the silicide portion 10 is formed on the surface 2a of the semiconductor substrate 2, and tungsten silicide, titanium silicide, cobalt silicide, nickel silicide, or the like is used for the purpose of reducing the resistance.
  • titanium, titanium nitride, titanium tungsten, tantalum, tantalum nitride, a refractory metal, or a laminated film thereof is used. ,used.
  • the rewiring layer 15 for example, Cu or the like is used.
  • the first oxide film 8 and the second dioxide film 9 SiO 2 , an oxynitride film, a nitride film, or the like is used.
  • the material of the support substrate 3 is silicon glass.
  • the support substrate 3 is bonded to the passivation film 4 by an adhesive or bonding.
  • an organic film such as SiO 2 , an oxynitride film, or a nitride film or polyimide is used.
  • the diameter A of the silicide portion 10 is adjusted so that the relationship of the following (formula 1) is established with the diameter B of the via hole 11. Then, the silicide portion 10 is formed with the diameter A of the silicide portion 10 adjusted as described above. When the silicide portion 10 and the via hole 11 are both circular, the diameters are compared. However, when the silicide portion 10 and the via hole 11 are both square, the width dimensions are compared. (Equation 1) A ⁇ B (Formula 1) Here, the reason why the condition of the above (formula 1) is defined is to reduce the variation in the resistance value of the through electrode layer 12.
  • the resistance value of the through electrode layer 12 can be defined by the diameter A of the silicide portion 10 whose shape is uniquely determined. The variation can be reduced.
  • the resistance value is defined by the diameter B of the via hole 11
  • the shape of the via hole 11 of the through electrode due to etching may vary, and the resistance value of the through electrode may vary. is there.
  • the film thickness of the 2nd barrier layer 14 of the bottom face of the via hole 11 becomes uniform. Therefore, in the first embodiment, the bottom surface of the via hole 11 is made flat.
  • FIG. 2 is a flowchart showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • FIGS. 3 to 11 are cross-sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • a first oxide film 8 is formed on the surface 2a of the semiconductor substrate 2 on which a circuit (not shown) is formed.
  • a second dioxide film 9 and a polysilicon film 17 are formed on the first oxide film 8.
  • the silicide portion 10, the first barrier layer 7, and the contact electrode 6 are sequentially formed on the polysilicon film 17 and in the circular hole 9 a of the second dioxide film 9.
  • the pad electrode 5 is formed on the second dioxide film 9 and the contact electrode 6, and the passivation film 4 is formed on the second dioxide film 9 and the pad electrode 5 (step S1 in FIG. 2).
  • the silicide portion 10, the first barrier layer 7, and the contact electrode 6 are disposed in the circular hole 9 a provided in the second dioxide film 9.
  • the thickness of the first oxide film 8 is a thickness necessary for electrically insulating the semiconductor substrate 2 and the polysilicon film 17.
  • the pad electrode 5 is electrically connected to the polysilicon film 17 through the silicide portion 10, the first barrier layer 7, and the contact electrode 6. Further, since the semiconductor substrate 2 and the polysilicon film 17 are electrically insulated, the pad electrode 5 is electrically insulated from the semiconductor substrate 2. Therefore, by probing the measurement terminal or the like on the pad electrode 5, the electrode portion is used in a state before the via hole 11 shown in FIG. The electrical characteristics of the circuit formed on the semiconductor substrate 2 can be measured (in electrical connection with one barrier layer 7 and the contact electrode 6). Thereby, it is possible to know whether the circuit of the semiconductor substrate 2 is good or bad before the semiconductor device 1 is completed.
  • Equation 2 In the cross section cut along the plane including the central axis of the via hole 11, the following relationship (Equation 2) is established between the diameter C of the polysilicon film 17 and the diameter A of the silicide portion 10.
  • the diameters are compared.
  • the width dimensions are compared.
  • the reason why the condition of the above (Formula 2) is defined is to further reduce the variation in the resistance value of the through electrode layer 12.
  • the resistance value of the through electrode layer 12 can be defined by the diameter A of the silicide portion 10 whose shape is uniquely determined. The variation can be reduced.
  • the resistance value is defined by the diameter C of the polysilicon film 17
  • the shape of the polysilicon film 17 may vary, and the resistance value of the through electrode may vary. .
  • the silicide portion 10 a layer formed by thermally reacting the first barrier layer 7 is used.
  • tungsten silicide or titanium silicide formed by thermally reacting after another film for example, tungsten, titanium, cobalt, nickel, or the like
  • a layer of cobalt silicide, nickel silicide, or the like can also be used.
  • the silicide portion 10 is formed on the polysilicon film 17 by thermally reacting the first barrier layer 7, the diameter of the silicide portion 10 is equal to the hole diameter of the contact electrode 6.
  • the support substrate 3 is bonded onto the passivation film 4 via an adhesive (not shown).
  • a resist 16 having an opening 16a is formed on the back surface 2b of the semiconductor substrate 2 to open a position corresponding to the pad electrode 5 (step S2 in FIG. 2). .
  • the via hole 11 reaching the first oxide film 8 is formed by etching the semiconductor substrate 2 using the resist 16 as an etching mask (step S3 in FIG. 2).
  • the first oxide film 8 becomes an etching stop layer of the semiconductor substrate 2 and the shape of the bottom surface of the via hole 11 becomes flat.
  • the diameter B of the via hole 11 is adjusted so that the relationship of (Formula 1) is established with the diameter A of the silicide portion 10.
  • the diameter B of the via hole 11 is preferably equal to or smaller than the diameter C of the polysilicon film 17.
  • the diameter B of the via hole 11 may be larger than the diameter C of the polysilicon film 17 as long as the relationship of (Expression 2) is satisfied.
  • step S4 in FIG. 2 by etching the first oxide film 8, a via hole 11 reaching the polysilicon film 17 is formed (step S4 in FIG. 2).
  • the polysilicon film 17 becomes an etching stop layer of the first oxide film 8, and the shape of the bottom surface of the via hole 11 becomes flat.
  • the polysilicon film 17 is etched to form the via hole 11 reaching the silicide portion 10 and the second dioxide film 9 (step S5 in FIG. 2).
  • the silicide portion 10 and the second dioxide film 9 serve as an etching stop layer for the polysilicon film 17 and the shape of the bottom surface of the via hole 11 becomes flat.
  • the etching of the polysilicon film 17 is preferably dry etching.
  • the polysilicon film 17 When the polysilicon film 17 is used as a part of the through electrode layer 12, the polysilicon film 17 does not have to be etched. In this case, it is desirable that the polysilicon film 17 has a low resistance by doping.
  • the doping is preferably n-type, but may be p-type. However, when the polysilicon film 17 is used as a part of the electrode as it is, the polysilicon film 17 may not be etched. However, in that case, it is desirable that the polysilicon film 17 is doped.
  • the resist 16 is removed from the back surface 2b of the semiconductor substrate 2 (step S6 in FIG. 2).
  • the removal of the resist 16 uses a wet process or a dry process.
  • a third oxide film 13 is formed in the via hole 11 (side wall and bottom surface) and on the back surface 2b of the semiconductor substrate 2 (step S7 in FIG. 2).
  • the third oxide film 13 is formed using a thermal oxidation method, a CVD method, or a sputtering method.
  • the third oxide film 13 located on the bottom surface of the via hole 11, that is, the third oxide film 13 on the silicide portion 10 and the second dioxide film 9 is removed by etching. Then, the silicide portion 10 and the second dioxide film 9 are exposed again (step S8 in FIG. 2).
  • the etching of the third oxide film 13 is preferably dry etching.
  • the third oxide film 13 on the side wall of the via hole 11 and the back surface 2b of the semiconductor substrate 2 is only slightly reduced in thickness, and most of it remains.
  • a second barrier layer 14 and a redistribution layer 15 are formed on the third oxide film 13 (step S9 in FIG. 2).
  • a CVD method or a sputtering method is used for the formation of the second barrier layer 14. Since the shape of the bottom surface of the via hole 11 is flat, the thickness of the second barrier layer 14 on the bottom surface of the via hole 11 is uniform, and the second barrier layer 14 having good adhesion with the third oxide film 13 is formed.
  • the second barrier layer 14 on the bottom surface of the via hole 11 is a film for suppressing the material (for example, Cu) constituting the rewiring layer 15 from diffusing into the semiconductor substrate 2, but the film thickness is uniform. If it is, it is also possible to reduce the thickness.
  • the rewiring layer 15 is preferably formed by a plating method, but may be a CVD method, a sputtering method, or a combination thereof.
  • the rewiring layer 15 has a shape in which the via hole 11 is embedded incompletely (a part thereof) or a shape in which the via hole 11 is completely embedded (entirely).
  • the resistance value between the pad electrode 5 and the through electrode layer 12 depends on the diameter of the silicide portion 10 and does not depend on the diameter of the via hole 11. Therefore, the resistance value between the pad electrode 5 and the through electrode layer 12 is not affected by the variation in the diameter of the via hole 11.
  • the processing accuracy of the via hole 11 and the silicide portion 10 is different, and the processing variation of the diameter of the via hole 11 is about 1 ⁇ m, whereas the processing variation of the diameter of the silicide portion 10 is about 1 nm. Therefore, in the semiconductor device 1 and the manufacturing method thereof according to the first embodiment, the variation in the resistance value between the pad electrode 5 and the through electrode layer 12 can be made smaller than in the past.
  • the diameter of the via hole 11 can be made larger than the diameter of the pad electrode 5. For this reason, the aspect ratio of the via hole 11 can be reduced, and the manufacturing cost can be reduced. Furthermore, the area of the semiconductor chip can be reduced by reducing the size of the pad electrode 5.
  • the film thickness of the second barrier layer 14 on the bottom surface of the via hole 11 becomes uniform. Since the film thickness of the second barrier layer 14 on the bottom surface of the via hole 11 becomes uniform, the second barrier layer 14 having good adhesion with the third oxide film 13 can be formed.
  • the contact electrode 6 is composed of a plurality of contact members.
  • FIG. 15 is a cross-sectional view of a first example semiconductor device in which the contact electrode 6 is composed of a plurality of disk-shaped or square-shaped contact members 6 b in the first dioxide film 9 in the first embodiment. .
  • the contact electrode 6 is composed of a plurality of disk-shaped or square-shaped contact members 6 b in the first dioxide film 9 in the first embodiment.
  • one silicide portion 10 is formed in one hole 9d of the second dioxide film 9 before the contact electrode 6b is formed, and then a plurality of small holes 9b in the second dioxide film 9 are formed.
  • a plurality of disk-shaped or quadrangular plate-shaped contact members 6b are disposed therein. At this time, the plurality of disk-shaped or quadrangular-plate-shaped contact members 6b are arranged so as to contact the silicide portions 10 respectively.
  • FIG. 16 is a cross-sectional view of the semiconductor device of the second example in which the contact electrode 6 is composed of a plurality of disk-shaped or square-shaped contact members 6 c in the first dioxide film 9 in the first embodiment. It is.
  • the silicide portions 10c are formed in the respective holes 9c. At this time, the silicide portion 10c is formed so as to be in contact with each contact electrode 6c in the plurality of holes 9c.
  • the resistance value between the pad electrode 5 and the through electrode layer 12 does not depend on the variation in the diameter of the via hole 11. Therefore, even in the semiconductor device having the structure shown in FIGS. 15 and 16, it is possible to provide a semiconductor device with small variations in resistance value and excellent reliability.
  • the first barrier layer 7 and the contact electrode 6 are formed separately.
  • the present invention is not limited to this, and as a first modification of the first embodiment, as shown in FIG. 12, the first barrier layer 7 and the contact electrode 6 are integrated to form a contact electrode 6A. It may be formed. That is, the first barrier layer 7 may be thinned or omitted.
  • a laminated film in which a TiN layer and a Ti layer are laminated is used as an example of the first barrier layer 7.
  • the Ti layer of the first barrier layer 7 has a function of forming an ohmic contact with the polysilicon film 17 and a function of improving the adhesion between the second dioxide film 9 and the TiN layer of the first barrier layer 7. ing.
  • a function of forming an ohmic contact for example, if the silicide portion 10 of TiSi 2 is formed by a thermal reaction between Ti in the Ti layer and Si in the polysilicon film 17, an ohmic contact is obtained. If the silicide portion 10 is formed other than the first barrier layer 7, the Ti layer becomes unnecessary.
  • the TiN layer of the first barrier layer 7 is not necessary.
  • the silicide portion 10 is formed other than the first barrier layer 7, the Ti layer of the first barrier layer 7 can be omitted and only the TiN layer can be formed. If a contact electrode material that does not diffuse into the semiconductor substrate 2 and the polysilicon film 17 and has good adhesion is used as the contact electrode 6, the TiN layer of the first barrier layer 7 may be omitted and only the Ti layer may be used. it can. Further, when the silicide portion 10 is formed other than the first barrier layer 7 and a contact material that does not diffuse into the polysilicon film 17 and the semiconductor substrate 2 and has good adhesion is used as the contact electrode 6, FIG. As shown in FIG. 5, only the contact electrode 6 can be formed as the contact electrode 6A without forming the first barrier layer 7 itself.
  • the first barrier layer 7, the contact electrode 6, and the pad electrode 5 are formed separately.
  • the present invention is not limited to this, and as a second modification of the first embodiment, the first barrier layer 7, the contact electrode 6, and the pad electrode 5 are integrated as shown in FIG. It may be formed as a single pad electrode 5A. Since the integration of the first barrier layer 7 and the contact electrode 6 is the same as that in the first modification, the integration of the contact electrode 6 and the pad electrode 5 will be mainly described here.
  • the contact electrode 6 is connected to the polysilicon film 17 and the pad electrode 5 with low resistance.
  • the pad electrode 5 is connected to the contact electrode 6 with a low resistance.
  • Forming the first barrier layer 7, the contact electrode 6, and the pad electrode 5 separately in the first embodiment is one means for solving the above-described problems in the manufacturing method. Therefore, if each of the above problems can be solved, the first barrier layer 7, the contact electrode 6, and the pad electrode 5 can be integrated to form the pad electrode 5A as in the second modification.
  • the second barrier layer 14 and the rewiring layer 15 are formed separately.
  • the present invention is not limited to this, and as a third modification of the first embodiment, as shown in FIG. 14, the second barrier layer 14 and the rewiring layer 15 are integrated to form a rewiring layer. You may make it form as 15A.
  • FIG. 14 is a diagram in which the third modification is applied to the second modification of FIG. 13, but is not limited to this, and the third modification can also be applied to the first modification. is there.
  • the second barrier layer 14 (for example, a layer made of Ti) has a function of preventing the redistribution layer 15 from diffusing into the semiconductor substrate 2 and the polysilicon film 17, and the third oxide film 13 and the redistribution line. It has the function of improving the adhesion with the layer 15.
  • the rewiring layer 15 (for example, a layer made of Cu) has a low resistance and a function of mounting a solder ball. If a rewiring material having a function of preventing diffusion to the semiconductor substrate 2 and the polysilicon film 17 and having good adhesion can be used as the rewiring layer 15, as in the third modification example. Then, the second barrier layer 14 is not required, and as shown in FIG. 14, it can be formed as the rewiring layer 15 including only the rewiring layer 15.
  • the second barrier layer 14 and the redistribution layer 15 separately is one means for solving the above-described problem in the manufacturing method. Therefore, if each of the above problems can be solved, the second barrier layer 14 and the rewiring layer 15 can be integrated and formed as the rewiring layer 15A as in the third modification.
  • the semiconductor substrate 2 is made of a material such as silicon and may be conductive, insulating, or semi-insulating.
  • the polysilicon film 17 may remain in the final product depending on the manufacturing method described later, but may not remain in the final product.
  • the polysilicon film 17 is desirably formed before the formation of the second dioxide film 9, but the polysilicon film 17 may be formed after the formation of the second dioxide film 9.
  • the semiconductor device and the semiconductor device manufacturing method of the present invention have a through electrode layer with small variations in resistance value, and can be widely applied to semiconductor devices and semiconductor device manufacturing methods in which a through electrode layer is formed on a semiconductor substrate.

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Abstract

　半導体装置（１）は、半導体基板（２）の表面（２ａ）に形成された第一酸化膜（８）の上の第二酸化膜（９）及びパッド電極（５）と、第二酸化膜の中に形成され、かつパッド電極と接続されたコンタクト電極（６）及び第一バリア層（７）と、コンタクト電極と貫通電極層（１２）の間に形成され、かつコンタクト電極及び第一バリア層に接続されたシリサイド部（１０）と、半導体基板の裏面（２ｂ）からシリサイド部及び第二酸化膜に到達するビアホール（１１）と、ビアホールの側壁及び半導体基板の裏面に形成された第三酸化膜（１３）と、ビアホールの内部及び半導体基板の裏面に形成され、かつシリサイド部と接続された第二バリア層（１４）及び再配線層（１５）と、を有する。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体基板に貫通電極層が形成された半導体装置及び半導体装置の製造方法に関するものである。
　近年、電子機器に使用される集積回路において、パッケージ（半導体装置）の小型化が求められている。小型化の一例として、従来のワイヤーボンディングに代わって、半導体基板を貫通する貫通電極が用いられている。
　図１７は、従来の半導体装置の一例を示す断面図である。
　図１７において、半導体装置１０１は、シリコンなどの半導体基板１０２と、ビアホール１０７と、第二酸化膜１０９と、バリア層１１０及び再配線層１１１とから概略構成されている。ビアホール１０７は、半導体基板１０２の裏面１０２ｂからパッド電極１０５に到達する。第二酸化膜１０９は、ビアホール１０７の側壁及び半導体基板１０２の裏面１０２ｂに形成されている。バリア層１１０及び再配線層１１１は、ビアホール１０７の内部及び半導体基板１０２の裏面１０２ｂに形成されている。
　図１８は、従来の半導体装置の製造方法を示すフローチャートであり、図１９～図２６は、従来の半導体装置の製造方法の各工程での状態を示す断面図である。
　最初に、図１９に示すように、回路（図示せず）が形成された半導体基板１０２の表面１０２ａ上の第一酸化膜１０６の上に、パッド電極１０５及びパッシベーション膜１０４が形成される。その後、そのパッシベーション膜１０４の上に、接着剤（図示せず）を介して支持基板１０３が接着される（図１８のステップＳ１０１）。
　次に、図２０に示すように、半導体基板１０２の裏面１０２ｂ上に、パッド電極１０５に相当する位置を開口するためのレジスト１１２が形成される（図１８のステップＳ１０２）。
　そして、図２１に示すように、レジスト１１２をエッチング用マスクとして半導体基板１０２をエッチングすることにより、第一酸化膜１０６に到達するビアホール１０７が形成される（図１８のステップＳ１０３）。
　続いて、図２２に示すように、レジスト１１２をエッチング用マスクとして第一酸化膜１０６をエッチングすることにより、パッド電極１０５に到達するビアホール１０７が形成される（図１８のステップＳ１０４）。
　次に、図２３に示すように、レジスト１１２を半導体基板１０２の裏面１０２ｂ上から除去する（図１８のステップＳ１０５）。
　そして、図２４に示すように、ビアホール１０７の内部及び半導体基板１０２の裏面１０２ｂに第二酸化膜１０９を形成する（図１８のステップＳ１０６）。
　次に、図２５に示すように、ビアホール１０７の底部の第二酸化膜１０９をエッチングすることにより、パッド電極１０５を再度露出させる（図１８のステップＳ１０７）。
　続いて、図２６に示すように、バリア層１１０及び再配線層１１１を第二酸化膜１０９上に順に形成する（図１８のステップＳ１０８）。
　パッド電極１０５は、バリア層１１０及び再配線層１１１で構成される貫通電極１０８を通して、半導体基板１０２の裏面１０２ｂへ電気的に接続されている。
　パッド電極１０５と貫通電極１０８は、ビアホール１０７の直径に対応した接触面積で接触しており、パッド電極１０５と貫通電極１０８との間の抵抗値はこの接触面積によって決定される（例えば、特許文献１参照）。
　従来の半導体装置では、例えば、チップサイズ縮小を目的としてパッド電極１０５を縮小する場合、それに応じてビアホール１０７の直径を縮小する必要がある。その結果、ビアホール１０７のアスペクト比が高くなり、製造コストが増加する。
特開２００５－２３５８６０号公報
　従来の構成では、パッド電極１０５と貫通電極１０８との間の抵抗値は、ビアホール１０７の直径に依存する。そのため、ビアホール１０７の直径のばらつきにより、パッド電極１０５と貫通電極１０８との間の抵抗値が変動するという課題を有している。
　本発明は、従来の課題を解決するもので、パッド電極と貫通電極層との間の抵抗値がビアホールの直径のばらつきに依存せずに、抵抗値のばらつきが小さく、信頼性に優れた半導体装置及び半導体装置の製造方法を提供することを目的とする。
　本発明は、前記目的を達成するため、以下のように構成している。
　本発明の１つの態様にかかる半導体装置の製造方法は、半導体基板の表面に第１絶縁膜を形成し、
　前記第１絶縁膜の中に電極部を形成し、
　前記電極部を覆うバリア層を形成し、
　前記電極部に接続されたシリサイド層を形成し、
　前記半導体基板の裏面から前記表面に貫通するビアホールを形成し、
　前記ビアホールの側壁及び前記半導体基板の前記裏面に第２絶縁膜を形成し、
　前記第２絶縁膜をエッチングして前記ビアホール内の前記シリサイド層と前記第１絶縁膜を露出させた後、
　前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜と前記シリサイド層とに貫通電極層を形成することを特徴とする。
　また、本発明の別の態様にかかる半導体装置は、半導体基板の表面に形成された第１絶縁膜と、
　前記第１絶縁膜の中に形成され、かつ、バリア層に覆われた電極部と、
　前記半導体基板の裏面から前記表面に貫通するビアホールと、
　前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
　前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
　前記第１絶縁膜の中に形成され、かつ、前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、を備え、
　前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂであることを特徴とする。
　以上のように、本発明の半導体装置及び半導体装置の製造方法によれば、パッド電極と貫通電極層の間の抵抗値がビアホールの直径又は幅のばらつきに依存しない。そのため、抵抗値のばらつきが小さく、信頼性に優れた半導体装置及び半導体装置の製造方法を提供することができる。
　本発明のこれらと他の目的と特徴は、添付された図面についての好ましい実施形態に関連した次の記述から明らかになる。この図面においては、
図１は、本発明の第１実施形態における半導体装置の断面図であり、 図２は、本第１実施形態における半導体装置の製造方法を示すフローチャートであり、 図３は、本第１実施形態における半導体装置の支持基板接着後を示す図であり、 図４は、本第１実施形態における半導体装置のレジスト形成後を示す図であり、 図５は、本第１実施形態における半導体装置の半導体基板エッチング後を示す図であり、 図６は、本第１実施形態における半導体装置の第一酸化膜エッチング後を示す図であり、 図７は、本第１実施形態における半導体装置のポリシリコン膜のエッチング後を示す図であり、 図８は、本第１実施形態における半導体装置のレジスト除去後を示す図であり、 図９は、本第１実施形態における半導体装置の第三酸化膜形成後を示す図であり、 図１０は、本第１実施形態における半導体装置の第三酸化膜エッチング後を示す図であり、 図１１は、本第１実施形態における半導体装置の第二バリア層及び再配線層形成後を示す図であり、 図１２は、本第１実施形態における第１変形例の半導体装置の断面図であり、 図１３は、本第１実施形態における第２変形例の半導体装置の断面図であり、 図１４は、本第１実施形態における第３変形例の半導体装置の断面図であり、 図１５は、本第１実施形態における複数コンタクト部材で構成される第１の例の半導体装置の断面図であり、 図１６は、本第１実施形態における複数コンタクト部材で構成される第２の例の半導体装置の断面図であり、 図１７は、従来の半導体装置の一例を示す断面図であり、 図１８は、従来の半導体装置の製造方法を示すフローチャートであり、 図１９は、従来の半導体装置の支持基板接着後を示す図であり、 図２０は、従来の半導体装置のレジスト形成後を示す図であり、 図２１は、従来の半導体装置の半導体基板エッチング後を示す図であり、 図２２は、従来の半導体装置の第一酸化膜エッチング後を示す図であり、 図２３は、従来の半導体装置のレジスト除去後を示す図であり、 図２４は、従来の半導体装置の第二酸化膜形成後を示す図であり、 図２５は、従来の半導体装置の第二酸化膜エッチング後を示す図であり、 図２６は、従来の半導体装置のバリア層及び再配線層形成後を示す図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下の説明において、同じ構成には同じ符号を付して、必要に応じて説明を省略している。
　（第１実施形態）
　図１は、本発明の第１実施形態における半導体装置の断面図である。
　図１において、本第１実施形態の半導体装置１は、半導体基板２と、パッド電極５と、コンタクト電極６と、第一酸化膜８と、第二酸化膜９と、第三酸化膜１３と、シリサイド部１０と、ビアホール１１と、第一バリア層７と、第二バリア層１４と、再配線層１５とを備えて構成される。コンタクト電極６は、電極部の一例であり、外部接続端子を有する。第二酸化膜９は、第１絶縁膜の一例である。第三酸化膜１３は、第２絶縁膜の一例である。シリサイド部１０は、シリサイド層の一例である。第二バリア層１４と再配線層１５とで貫通電極層１２を構成している。
　第二酸化膜９は、半導体基板２の表面２ａに形成された第一酸化膜８上に形成される。また、コンタクト電極６は、第二酸化膜９に設けられた円形穴９ａの中に配置され、第二酸化膜９上に設けられたパッド電極５と電気的に接続されている。第一バリア層７は、第二酸化膜９とコンタクト電極６の密着性を高めるために、コンタクト電極６を覆っている。シリサイド部１０は、第二酸化膜９に設けられた円形穴９ａの中に配置され、コンタクト電極６を覆う第一バリア層７と電気的に接続され、コンタクト電極６と貫通電極層１２との間に形成されている。ビアホール１１は、半導体基板２の裏面２ｂからシリサイド部１０及び第二酸化膜９に到達するように形成されている。第三酸化膜１３は、ビアホール１１の側壁及び半導体基板２の裏面２ｂに形成されている。第二バリア層１４及び再配線層１５とは、ビアホール１１の内部（側壁及び底面）及び半導体基板２の裏面２ｂに順に形成されている。第二バリア層１４は、シリサイド部１０と接触して電気的に接続されている。
　コンタクト電極６と、第一バリア層７と、シリサイド部１０とをそれぞれ介して、パッド電極５と貫通電極層１２は電気的に接続されている。また、コンタクト電極６と、第一バリア層７と、シリサイド部１０とを介していない箇所は、パッド電極５と貫通電極層１２は第二酸化膜９により電気的に絶縁されている。
　また、半導体基板２と貫通電極層１２は、ビアホール１１の側壁及び半導体基板２の裏面２ｂに形成された第三酸化膜１３により電気的に絶縁されている。
　続いて、本第１実施形態の半導体装置１のそれぞれの構成要素の材質について説明する。
　パッド電極５とコンタクト電極６としては、パッド電極５とコンタクト電極６との間の抵抗が低い材質であれば良い。例えば、パッド電極５としては、アルミニウム、銅又はその合金、チタン、チタンナイトライド、タンタル、タンタルナイトライド、高融点金属、又は、その化合物などが、使用される。コンタクト電極６としては、タングステン、アルミニウム又はその合金、又は、銅などが、使用される。なお、コンタクト電極６は、単一コンタクト形状でも、図１５及び図１６に示すような複数のコンタクトにより構成される形状でも良い。コンタクト電極６の直径は、パッド電極５の直径以上の大きさでもよい。
　第一バリア層７としては、第二酸化膜９とコンタクト電極６の密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、高融点金属、又は、その積層膜などが、使用される。
　シリサイド部１０としては、半導体基板２の表面２ａに形成され、抵抗を低くすることを目的に、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどが、使用される。
　第二バリア層１４としては、シリサイド部１０と再配線層１５との密着性を高めるために、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、高融点金属、又は、その積層膜が、使用される。
　再配線層１５としては、例えば、Ｃｕなどを用いる。
　第一酸化膜８及び第二酸化膜９としては、ＳｉＯ２、酸窒化膜、又は、窒化膜などを用いる。
　支持基板３の材質は、シリコンガラスである。この支持基板３は、接着剤または接合により、パッシベーション膜４と接着している。パッシベーション膜４及び第３酸化膜１３としては、ＳｉＯ２、酸窒化膜、又は、窒化膜、ポリイミドなどの有機膜を用いる。
　ビアホール１１の中心軸を含む平面で切断された断面において、シリサイド部１０の直径Ａは、ビアホール１１の直径Ｂとの間に以下の（式１）の関係が成り立つように調整される。そして、このように調整されたシリサイド部１０の直径Ａでシリサイド部１０を形成する。なお、シリサイド部１０とビアホール１１とが共に円形の場合には直径同士の比較となるが、シリサイド部１０とビアホール１１とが共に四角形の場合には幅寸法同士の比較となる。
（数１）
　　Ａ≦Ｂ　　・・・・・（式１）
　ここで、上記（式１）の条件を定義している理由は、貫通電極層１２の抵抗値のバラつきを小さくするためである。本第１実施形態では、上記（式１）の条件を満たすことで、形状が一意に定まるシリサイド部１０の直径Ａにより貫通電極層１２の抵抗値を定義でき、貫通電極層１２の抵抗値のバラつきを小さくできる。それに対し、ビアホール１１の直径Ｂにより抵抗値が定義される従来の構成では、エッチングによる貫通電極のビアホール１１の形状がバラつく可能性があり、貫通電極の抵抗値のバラつきが発生する可能性がある。
　なお、第三酸化膜１３と第二バリア層１４とを密着させるために、ビアホール１１の底面の第二バリア層１４の膜厚が均一になることが好ましい。そのため、本第１実施形態では、ビアホール１１の底面を、平坦な形状にしている。
　次に、上述した半導体装置１の製造方法について、図面を参照しながら説明する。図２は、本発明の第１実施形態における半導体装置の製造方法を示すフローチャートであり、図３～図１１は、本発明の第１実施形態における半導体装置の製造方法を示す断面図である。
　最初に、図３に示すように、回路（図示せず）が形成された半導体基板２の表面２ａ上に第一酸化膜８を形成する。次いで、その第一酸化膜８上に、第二酸化膜９とポリシリコン膜１７とを形成する。そして、ポリシリコン膜１７上で且つ第二酸化膜９の円形穴９ａ中に、図３に示すように、シリサイド部１０と、第一バリア層７と、コンタクト電極６とを順に形成する。その後、第二酸化膜９及びコンタクト電極６の上にパッド電極５を形成すると共に、第二酸化膜９及びパッド電極５の上にパッシベーション膜４を形成する（図２のステップＳ１）。この結果、第二酸化膜９に設けられた円形穴９ａの中に、シリサイド部１０と第一バリア層７とコンタクト電極６とが配置されることになる。
　第一酸化膜８の膜厚は、半導体基板２とポリシリコン膜１７を電気的に絶縁するのに必要な厚さの膜厚である。
　パッド電極５は、シリサイド部１０と第一バリア層７とコンタクト電極６とを介して、ポリシリコン膜１７に電気的に接続されている。また、半導体基板２とポリシリコン膜１７が電気的に絶縁されているため、パッド電極５は半導体基板２と電気的に絶縁されていることになる。そのため、パッド電極５に測定端子などをプロービングすることで、図３に示すビアホール１１の形成前の状態で、電極部を用いて（具体的には、パッド電極５を介してシリサイド部１０と第一バリア層７とコンタクト電極６に電気的に接続させて）半導体基板２に形成された回路の電気特性を測定することができる。これにより、半導体基板２の回路の良否判定などが、半導体装置１を完成させる前に知ることができる。
　ビアホール１１の中心軸を含む平面で切断された断面において、ポリシリコン膜１７の直径Ｃは、シリサイド部１０の直径Ａとの間に以下の（式２）の関係が成り立つようにする。なお、ポリシリコン膜１７とシリサイド部１０とが共に円形の場合には直径同士の比較となるが、ポリシリコン膜１７とシリサイド部１０とが共に四角形の場合には幅寸法同士の比較となる。
（数２）
　　　Ｃ≧Ａ　・・・・・（式２）
　ここで、上記（式２）の条件を定義している理由は、貫通電極層１２の抵抗値のバラつきを更に小さくするためである。本第１実施形態では、上記（式２）の条件を満たすことで、形状が一意に定まるシリサイド部１０の直径Ａにより貫通電極層１２の抵抗値を定義でき、貫通電極層１２の抵抗値のバラつきを小さくできる。それに対し、ポリシリコン膜１７の直径Ｃにより抵抗値が定義される従来の構成では、ポリシリコン膜１７の形状がバラつく可能性があり、貫通電極の抵抗値のバラつきが発生する可能性がある。
　シリサイド部１０としては、第一バリア層７を熱反応させて形成した層が用いられる。又は、シリサイド部１０として、ポリシリコン膜１７の上に別の膜（例えば、タングステン、チタン、コバルト、又は、ニッケルなど）を成膜した後に、熱反応させることで形成した、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドなどの層を用いることもできる。第一バリア層７を熱反応させることで、ポリシリコン膜１７上にシリサイド部１０を形成する場合、シリサイド部１０の直径はコンタクト電極６のホール直径と等しくなる。
　そして、パッシベーション膜４の上に、接着剤（図示せず）を介して支持基板３が接着される。
　次に、図４に示すように、半導体基板２の裏面２ｂ上に、パッド電極５に相当する位置を開口するために、開口部１６ａを有するレジスト１６が形成される（図２のステップＳ２）。
　そして、図５に示すように、レジスト１６をエッチング用マスクとして、半導体基板２をエッチングすることにより、第一酸化膜８に到達するビアホール１１が形成される（図２のステップＳ３）。第一酸化膜８が半導体基板２のエッチング停止層となり、ビアホール１１の底面の形状は平坦になる。ビアホール１１の直径Ｂは、シリサイド部１０の直径Ａとの間に前記（式１）の関係が成り立つように調整する。なお、第二バリア層１４の密着性の観点から、ビアホール１１の直径Ｂは、ポリシリコン膜１７の直径Ｃ以下であることが望ましい。しかしながら、前記（式２）の関係が成り立つ範囲内であれば、ビアホール１１の直径Ｂは、ポリシリコン膜１７の直径Ｃよりも大きくても良い。
　次に、図６に示すように、第一酸化膜８をエッチングすることにより、ポリシリコン膜１７に到達するビアホール１１が形成される（図２のステップＳ４）。ポリシリコン膜１７が第一酸化膜８のエッチング停止層となり、ビアホール１１の底面の形状は平坦になる。
　続いて、図７に示すように、ポリシリコン膜１７をエッチングすることにより、シリサイド部１０及び第二酸化膜９に到達するビアホール１１が形成される（図２のステップＳ５）。シリサイド部１０及び第二酸化膜９がポリシリコン膜１７のエッチング停止層となり、ビアホール１１の底面の形状は平坦になる。ポリシリコン膜１７のエッチングは、ドライエッチングが望ましい。
　なお、ポリシリコン膜１７を貫通電極層１２の一部として使用する場合は、ポリシリコン膜１７はエッチングしなくても良い。この場合のポリシリコン膜１７は、ドーピングにより低抵抗化されていることが望ましい。ドーピングは、ｎ型が望ましいが、ｐ型でも良い。ただし、ポリシリコン膜１７をそのまま電極の一部として使用する場合は、ポリシリコン膜１７をエッチングしなくても良い。ただし、その場合はポリシリコン膜１７がドーピングされていることが望ましい。
　次に、図８に示すように、レジスト１６を半導体基板２の裏面２ｂ上から除去する（図２のステップＳ６）。レジスト１６の除去は、ウェットプロセス又はドライプロセスを用いる。
　そして、図９に示すように、ビアホール１１の内部（側壁及び底面）及び半導体基板２の裏面２ｂに第三酸化膜１３を形成する（図２のステップＳ７）。第三酸化膜１３の形成は、熱酸化法、ＣＶＤ法、又は、スパッタ法を用いる。
　次に、図１０に示すように、ビアホール１１の底面に位置する第三酸化膜１３、すなわち、シリサイド部１０と第二酸化膜９との上の第三酸化膜１３をエッチングして除去することにより、シリサイド部１０と第二酸化膜９とを再度露出させる（図２のステップＳ８）。シリサイド部１０と第二酸化膜９との上の第三酸化膜１３の膜厚分だけ第三酸化膜１３をエッチングすることで、ビアホール１１の底面の形状は平坦に保たれる。第三酸化膜１３のエッチングは、ドライエッチングが望ましい。ビアホール１１の側壁及び半導体基板２の裏面２ｂの第三酸化膜１３は、その厚みは若干減るだけで、大部分は残っている。
　続いて、図１１に示すように、第三酸化膜１３の上に、第二バリア層１４及び再配線層１５を形成する（図２のステップＳ９）。第二バリア層１４の形成には、ＣＶＤ法、又は、スパッタ法を用いる。ビアホール１１の底面の形状が平坦であるため、ビアホール１１の底面における第二バリア層１４の膜厚は均一になり、第三酸化膜１３と密着性の良い第二バリア層１４が形成される。また、ビアホール１１の底面における第二バリア層１４は、再配線層１５を構成する材料（例えば、Ｃｕ）が半導体基板２へ拡散することを抑制するための膜であるが、その膜厚が均一であると、薄膜化させることも可能である。再配線層１５の形成は、メッキ法が望ましいが、ＣＶＤ法、スパッタ法、又は、これらの組み合わせでも良い。再配線層１５は、ビアホール１１を不完全に（その一部を）埋め込んだ形状、又は、完全に（その全体を）埋め込んだ形状とする。
　かかる本第１実施形態の構成によれば、パッド電極５と貫通電極層１２との間の抵抗値は、シリサイド部１０の直径に依存し、ビアホール１１の直径に依存しない。そのため、パッド電極５と貫通電極層１２との間の抵抗値は、ビアホール１１の直径のばらつきに影響されなくなる。ビアホール１１とシリサイド部１０との加工精度は異なり、ビアホール１１の直径の加工ばらつきが約１μｍであるのに対して、シリサイド部１０の直径の加工ばらつきは約１ｎｍである。そのため、本第１実施形態の半導体装置１及びその製造方法においては、パッド電極５と貫通電極層１２との間の抵抗値のばらつきを、従来よりも小さくすることができる。
　また、本第１実施形態の半導体装置１及びその製造方法において、ビアホール１１の直径は、パッド電極５の直径よりも大きくすることが可能である。このため、ビアホール１１のアスペクト比を低減して、製造コストを削減することができる。さらには、パッド電極５の大きさを縮小することにより、半導体チップの面積を削減することができる。
　また、第１実施形態の半導体装置１及びその製造方法においては、ビアホール１１の底面の形状が平坦になるため、ビアホール１１の底面における第二バリア層１４の膜厚は均一になる。ビアホール１１の底面における第二バリア層１４の膜厚が均一になるため、第三酸化膜１３と密着性の良い第二バリア層１４を形成することができる。
　なお、本第１実施形態のポリシリコン膜１７に代えて、アモルファスシリコン膜を用いても、同様の効果が得られる。
　ここで、図１５及び図１６を用いて、コンタクト電極６が複数コンタクト部材で構成される場合について説明する。
　図１５は、本第１実施形態における、コンタクト電極６が第二酸化膜９内の複数の円板状又は四角形板状のコンタクト部材６ｂで構成される第１の例の半導体装置の断面図である。図１５に示す半導体装置においては、コンタクト電極６ｂを形成する前に、第二酸化膜９の１つの穴９ｄ内に１つのシリサイド部１０を形成し、その後、第二酸化膜９の複数の小さな穴９ｂ内に複数の円板状又は四角形板状のコンタクト部材６ｂを配置している。なお、このとき、複数の円板状又は四角形板状のコンタクト部材６ｂは、シリサイド部１０にそれぞれ接触するように配置されている。
　また、図１６は、本第１実施形態における、コンタクト電極６が第二酸化膜９内の複数の円板状又は四角形板状のコンタクト部材６ｃで構成される第２の例の半導体装置の断面図である。図１６示す半導体装置においては、第二酸化膜９の複数の穴９ｃ内にコンタクト電極６ｃをそれぞれ形成した後に、それぞれの穴９ｃ内にシリサイド部１０ｃを形成している。なお、このとき、シリサイド部１０ｃは、複数の穴９ｃ内のそれぞれのコンタクト電極６ｃに接触するように形成されている。
　図１５及び図１６に示す構成の半導体装置においても、パッド電極５と貫通電極層１２との間の抵抗値はビアホール１１の直径のばらつきに依存しない。そのため、図１５及び図１６に示す構成の半導体装置においても、抵抗値のばらつきが小さく、かつ信頼性に優れた半導体装置を提供することができる。
　（第１実施形態の第１変形例）
　第１実施形態では、第一バリア層７とコンタクト電極６とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第１実施形態の第１変形例として、図１２に示すように、第一バリア層７とコンタクト電極６とを一体化してコンタクト電極６Ａとして形成しても良い。すなわち、第一バリア層７を薄肉化又は省略するようにしても良い。この第１変形例を説明するにあたり、第一バリア層７の一例として、ＴｉＮ層とＴｉ層とが積層された積層膜を使用する。
　この第一バリア層７のＴｉ層は、ポリシリコン膜１７とのオーミックコンタクトを形成する機能と、第二酸化膜９と第一バリア層７のＴｉＮ層との密着性を向上させる機能とを有している。オーミックコンタクトを形成する機能として、例えば、Ｔｉ層のＴｉとポリシリコン膜１７のＳｉとの熱反応によりＴｉＳｉ２のシリサイド部１０を形成すれば、オーミックコンタクトになる。なお、第一バリア層７以外でシリサイド部１０を形成すれば、Ｔｉ層は不要となる。
　また、ポリシリコン膜１７及び半導体基板２に拡散しないコンタクト電極材料をコンタクト電極６として使用することができるならば、第一バリア層７のＴｉＮ層は不要となる。
　よって、前述のように、第一バリア層７以外でシリサイド部１０を形成すれば、第一バリア層７のＴｉ層を省略してＴｉＮ層のみとすることができる。また、半導体基板２及びポリシリコン膜１７に拡散せずかつ密着力の良いコンタクト電極材料をコンタクト電極６として使用すれば、第一バリア層７のＴｉＮ層を省略してＴｉ層のみとすることができる。また、第一バリア層７以外でシリサイド部１０を形成し、かつ、ポリシリコン膜１７及び半導体基板２に拡散せずかつ密着力の良いコンタクト材料をコンタクト電極６として使用する場合には、図１２に示すように、第一バリア層７自体を形成せずに、コンタクト電極６のみをコンタクト電極６Ａとして形成することができる。
　（第１実施形態の第２変形例）
　第１実施形態では、第一バリア層７とコンタクト電極６とパッド電極５とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第１実施形態の第２変形例として、図１３に示すように、第一バリア層７とコンタクト電極６とパッド電極５とを一体化して単一のパッド電極５Ａとして形成しても良い。第一バリア層７とコンタクト電極６の一体化については、第１変形例と同じであるため、ここでは、コンタクト電極６とパッド電極５との一体化について主として説明する。
　第１実施形態において、コンタクト電極６は、低抵抗でポリシリコン膜１７とパッド電極５に接続されている。パッド電極５は、低抵抗でコンタクト電極６に接続されている。これらは、ワイヤーボンディングを行う時に、平坦部を確保する観点から必要である。すなわち、パッド電極５をコンタクト電極６とは別に設けることにより、外部電極端子として、コンタクト電極６だけの場合よりも、平坦度を向上させることができる。しかしながら、低抵抗でコンタクト電極６とパッド電極５とをポリシリコン膜１７に接続すれば（言い換えれば、第２変形例のようにコンタクト電極６とパッド電極５とを一体化してパッド電極５Ａとすれば）、図１３に示すように、パッド電極５Ａの縦断面を凸形状にして平坦面を形成することが可能となる。また、ワイヤーボンディングを使用しない場合には、パッド電極５Ａが平坦である必要はない。
　第１実施形態で第一バリア層７とコンタクト電極６とパッド電極５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段である。このため、前記課題をそれぞれ解決できるならば、第２変形例のように第一バリア層７とコンタクト電極６とパッド電極５とを一体化させてパッド電極５Ａとして形成することも可能となる。
　（第１実施形態の第３変形例）
　第１実施形態では、第二バリア層１４と再配線層１５とを別々に形成している。しかしながら、本発明は、これに限られるものではなく、第１実施形態の第３変形例として、図１４に示すように、第二バリア層１４と再配線層１５とを一体化して再配線層１５Ａとして形成するようにしても良い。なお、図１４は、図１３の第２変形例に第３変形例を適用した図であるが、これに限られるものではなく、この第３変形例は、第１変形例にも適用可能である。
　第１実施形態において、第二バリア層１４（例えば、Ｔｉで構成する層）は、半導体基板２及びポリシリコン膜１７への再配線層１５の拡散防止機能と、第三酸化膜１３と再配線層１５との密着力の向上機能とを有している。また、再配線層１５（例えば、Ｃｕで構成する層）は、低抵抗であり、かつ、半田ボールを搭載する機能を有している。なお、半導体基板２及びポリシリコン膜１７への拡散防止機能を持つことができ、かつ密着力の良い再配線材料を再配線層１５として使用することができるならば、第３変形例のように、第二バリア層１４を不要として、図１４に示すように、再配線層１５のみの再配線層１５として形成することが可能となる。
　第１実施形態において第二バリア層１４と再配線層１５とを別々に形成するのは、製造方法上の前記課題を解決するための１つの手段である。このため、前記課題をそれぞれ解決できるならば、第３変形例のように第二バリア層１４と再配線層１５とを一体化させて再配線層１５Ａとして形成することも可能となる。
　なお、半導体基板２は、シリコン等の材質からなり、導電性であっても、絶縁性であっても、半絶縁性であっても良い。
　なお、ポリシリコン膜１７は、後述する製造方法によっては最終製品に残る場合もあるが、最終製品に残らない場合もある。
　なお、ポリシリコン膜１７は、第二酸化膜９が形成される前に形成されることが望ましいが、第二酸化膜９が形成された後にポリシリコン膜１７が形成されても良い。
　なお、前記様々な実施の形態又は変形例のうちの任意の実施の形態又は変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
　本発明の半導体装置及び半導体装置の製造方法は、抵抗値のばらつきが小さい貫通電極層を有しており、半導体基板に貫通電極層を形成する半導体装置及び半導体装置の製造方法に広く適用できる。
　本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形又は修正は明白である。そのような変形又は修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。

Claims (9)

  1. 　半導体基板の表面に第１絶縁膜を形成し、
    　前記第１絶縁膜の中に電極部を形成し、
    　前記電極部を覆うバリア層を形成し、
    　前記電極部に接続されたシリサイド層を形成し、
    　前記半導体基板の裏面から前記表面に貫通するビアホールを形成し、
    　前記ビアホールの側壁及び前記半導体基板の前記裏面に第２絶縁膜を形成し、
    　前記第２絶縁膜をエッチングして前記ビアホール内の前記シリサイド層と前記第１絶縁膜を露出させた後、
    　前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜と前記シリサイド層とに貫通電極層を形成する、
    半導体装置の製造方法。
  2. 　前記貫通電極層を形成する前に、前記電極部を用いて前記半導体基板に形成された回路の電気特性を測定する、
    請求項１に記載の半導体装置の製造方法。
  3. 　半導体基板の表面に形成された第１絶縁膜と、
    　前記第１絶縁膜の中に形成され、かつ、バリア層に覆われた電極部と、
    　前記半導体基板の裏面から前記表面に貫通するビアホールと、
    　前記ビアホールの側壁及び前記半導体基板の前記裏面に形成された第２絶縁膜と、
    　前記ビアホールの前記側壁上の前記第２絶縁膜と前記半導体基板の前記裏面上の前記第２絶縁膜と前記ビアホールの底面の前記第１絶縁膜とに形成された貫通電極層と、
    　前記第１絶縁膜の中に形成され、かつ、前記電極部と前記貫通電極層との間に形成され、かつ前記電極部及び前記貫通電極層に接続されたシリサイド層と、を備え、
    　前記ビアホールの中心軸を含む平面で切断された断面における、前記シリサイド層の幅Ａと前記ビアホールの底部の幅Ｂとの関係が、Ａ≦Ｂである、
    半導体装置。
  4. 　前記シリサイド層を介して前記電極部と電気的に接続された前記貫通電極層の底面の形状が平坦である、
    請求項３に記載の半導体装置。
  5. 　前記ビアホールの中心軸を含む平面で切断された断面における、前記第１絶縁膜の直径Ｃと前記シリサイド層の直径Ａとの関係が、Ｃ≧Ａである、
    請求項３又は４に記載の半導体装置。
  6. 　前記第１絶縁膜が、ＳｉＯ２、酸窒化膜、又は、窒化膜である、
    請求項３又は４に記載の半導体装置。
  7. 　前記第１絶縁膜上に、ポリシリコン膜又はアモルファスシリコン膜が形成された
    請求項３に記載の半導体装置。
  8. 　前記シリサイド層が、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、又は、ニッケルシリサイドのいずれからから成る、
    請求項３又は４に記載の半導体装置。
  9. 　前記バリア層は、チタン、チタンナイトライド、チタンタングステン、タンタル、タンタルナイトライド、高融点金属、又は、その積層膜から成る、
    請求項３又は４に記載の半導体装置。
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