CN104617035A - 半导体器件的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 157
- 238000000034 method Methods 0.000 title claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 108
- 238000005530 etching Methods 0.000 claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 claims abstract description 33
- 239000002184 metal Substances 0.000 claims abstract description 33
- 230000004888 barrier function Effects 0.000 claims description 70
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 239000000945 filler Substances 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 229920000642 polymer Polymers 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 14
- 239000000377 silicon dioxide Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 139
- 238000005516 engineering process Methods 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007654 immersion Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000013047 polymeric layer Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有器件面和与所述器件面相对的背面，所述半导体衬底内具有介质层和金属衬垫层；沿所述半导体衬底的背面向器件面的方向，对所述半导体衬底进行刻蚀，在所述半导体衬底内形成通孔，且所述通孔暴露出介质层的表面；形成覆盖所述半导体衬底背面、通孔侧壁和介质层的绝缘层，且所述绝缘层位于介质层表面的厚度最薄；采用各向异性刻蚀工艺，刻蚀去除位于通孔底部的绝缘层和介质层，暴露出金属衬垫层的表面。本发明避免刻蚀去除介质层的工艺对通孔的侧壁造成损伤，改善通孔侧壁的粗糙度，从而提高半导体器件的可靠性，避免发生漏电问题。
Description
技术领域
本发明涉及半导体制作领域，特别涉及半导体器件的形成方法。
背景技术
随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸（CD：Critical Dimension）越小。
三维集成电路(IC：Integrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。
要实现三维集成电路的堆叠技术，硅通孔技术（TSV：Trough Silicon Via）是新一代使堆叠的芯片能够互连的技术，是目前热门的关键技术之一。TSV技术使得集成电路中芯片间的信号传递路径更短，因此三维集成电路的运行速度更快，且不存在堆叠芯片数目的限制。
TSV技术是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，从而实现芯片之间互连的最新技术。与传统集成电路封装键合的叠加技术不同，TSV技术能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能，因此，TSV技术也被称为三维（3D）TSV技术。TSV技术的主要优势为：具有最小的尺寸和重量，将不同种类的技术集成到单个封装中，用短的垂直互连代替长的二维（2D）互连，降低寄生效应和功耗等。
然而，现有TSV技术形成的通孔侧壁粗糙，容易导致半导体器件发生漏电问题。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，改善形成的通孔侧壁的粗糙度，提高形成通孔的质量，从而防止半导体器件发生漏电问题，提高半导体器件的可靠性，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有器件面和与所述器件面相对的背面，所述半导体衬底内具有介质层和金属衬垫层，其中，所述金属衬垫层的一面与器件面齐平，与所述器件面齐平的一面相对的金属衬垫层的另一面表面具有介质层；沿所述半导体衬底的背面向器件面的方向，对所述半导体衬底进行刻蚀，直至暴露出介质层的表面，在所述半导体衬底内形成通孔；形成覆盖所述半导体衬底背面、通孔侧壁和介质层的绝缘层，且所述绝缘层位于介质层表面的厚度最薄；采用各向异性刻蚀工艺，依次刻蚀去除位于通孔底部的绝缘层和介质层，直至暴露出金属衬垫层的表面。
可选的，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，采用化学气相沉积工艺形成所述绝缘层。
可选的，所述绝缘层的材料为氧化硅时，所述化学气相沉积的工艺参数为：反应气体包括硅源气体和O2，硅源气体为SiH4或SiH2Cl2，其中，硅源气体流量为10sccm至100sccm，O2流量50sccm至100sccm，反应腔室温度为100度至200度，压强为200毫托至500毫托。
可选的，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀的工艺参数为：刻蚀气体包括CF4、CHF3、O2和Ar，CF4和CHF3的总流量为25sccm至100sccm，O2流量为40sccm至100sccm，Ar流量为10sccm至100sccm，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。
可选的，所述介质层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述通孔的形成步骤包括：在所述半导体衬底背面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，沿所述半导体衬底的背面向器件面的方向，对所述半导体衬底进行刻蚀，直至暴露出介质层的表面，在所述半导体衬底内形成通孔。
可选的，采用交替进行的刻蚀步骤和聚合物沉积步骤，对所述半导体衬底进行刻蚀。
可选的，所述刻蚀步骤时间为5秒至15秒，所述刻蚀步骤时间大于聚合物沉积步骤时间的5倍。
可选的，所述刻蚀步骤采用的工艺为反应离子刻蚀，所述反应离子刻蚀的工艺参数为：刻蚀气体包括S6F8、NF3或SF6中的一种或几种，刻蚀气体还包括O2，其中，S6F8、NF3或SF6的流量之和为200sccm至500sccm，O2流量为100sccm至200sccm，反应腔室压强为200毫托至600毫托，射频功率为1000瓦至2500瓦。
可选的，所述聚合物沉积步骤的工艺参数为：反应气体包括C4H8和O2，C4H8的流量为300sccm至600sccm，O2流量为100sccm至200sccm，反应腔室压强为300毫托至450毫托。
可选的，在暴露出金属衬垫层的表面之后，还包括步骤：形成覆盖绝缘层、通孔侧壁以及金属衬垫层的隔离层；刻蚀去除位于通孔底部的隔离层，直至暴露出金属衬垫层的表面；形成填充满所述通孔的金属填充层；去除高于半导体衬底背面的金属填充层、隔离层和绝缘层。
可选的，在形成所述金属填充层之前，在所述隔离层表面形成阻挡层。
可选的，所述阻挡层的材料为Ti、Ta、TiN或TaN。
可选的，所述金属填充层的材料为钨、铜、铝、银、铂或它们的合金。
可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，采用干法刻蚀工艺刻蚀去除位于通孔底部的隔离层。
可选的，所述干法刻蚀的工艺参数为：刻蚀气体包括CF4、CHF3、O2和Ar，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。
可选的，所述半导体衬底的材料为硅时，所述通孔为硅通孔。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在刻蚀去除介质层之前，形成覆盖通孔侧壁和介质层的绝缘层，且所述绝缘层位于介质层表面的厚度最薄，使得后续需要刻蚀去除的绝缘层和介质层的厚度较小；当采用各向异性刻蚀工艺刻蚀去除位于通孔底部的绝缘层和介质层时，一方面，各向异性刻蚀工艺对通孔底部的绝缘层和介质层的刻蚀速率最大，而对通孔侧壁的绝缘层刻蚀速率非常小，另一方面，需要刻蚀去除的绝缘层厚度很小，综合上述两方面原因，当刻蚀去除位于通孔底部的绝缘层和介质层后，位于通孔侧壁的绝缘层未被刻蚀去除，因此通孔侧壁处始终被绝缘层覆盖，所述绝缘层阻挡刻蚀工艺对通孔侧壁进行刻蚀，保护通孔侧壁不被刻蚀工艺所破坏，使得形成的通孔侧壁平滑，从而提高半导体器件的可靠性，避免由于通孔侧壁粗糙出现漏电问题，优化半导体器件的电学性能。
进一步，本实施例中，采用化学气相沉积工艺形成所述绝缘层，由于介质层暴露在反应腔室中的面积最小且相对位置最低，因此，采用化学气相沉积工艺形成所述绝缘层后，位于介质层表面的绝缘层厚度最薄，从而缩短后续刻蚀去除通孔底部的绝缘层和介质层的刻蚀时间，防止因刻蚀时间过长造成通孔侧壁的绝缘层被刻蚀去除，进一步保证通孔侧壁不被刻蚀工艺所破坏，提高半导体器件的可靠性。
附图说明
图1为一实施例形成半导体器件的流程示意图；
图2至图11为本发明另一实施例半导体器件形成过程的剖面结构示意图；
图12为本发明形成半导体器件的通孔剖面扫描电镜图。
具体实施方式
如背景技术所述，现有技术形成的半导体器件通孔侧壁粗糙，容易导致半导体器件发生漏电问题。
为解决上述问题，针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底具有器件面和与所述器件面相对的背面，所述半导体衬底内具有介质层和金属衬垫层，其中，所述金属衬垫层的一面与器件面齐平，与所述器件面齐平的一面相对的金属衬垫层的另一面表面具有介质层；步骤S2、采用第一刻蚀工艺，沿所述半导体衬底的背面向器件面刻蚀，在所述半导体衬底内形成通孔，直至暴露出介质层的表面；步骤S3、采用第二刻蚀工艺，刻蚀去除所述介质层，暴露出金属衬垫层的表面；步骤S4、形成覆盖所述半导体衬底背面、通孔侧壁和金属衬垫层的隔离层；步骤S5、形成填充满所述通孔的金属填充层；步骤S6、去除高于半导体衬底背面的金属填充层以及隔离层。
上述方法形成的半导体器件的电学性能差，容易发生漏电。针对半导体器件的形成方法进行研究发现，通孔的侧壁较粗糙，后续在通孔侧壁形成隔离层时，形成的隔离层的厚度不均；在厚度不均的隔离层表面形成填充满所述通孔的金属填充层后，所述金属填充层中的金属离子易通过隔离层厚度较小的区域扩散至半导体衬底内，从而造成漏电增加，降低半导体器件的可靠性，导致半导体器件的电学性能变差。
针对半导体器件的形成方法进行进一步研究发现，上述方法形成的通孔侧壁粗糙主要是由下述原因造成的：
刻蚀半导体衬底形成通孔的第一刻蚀工艺为Bosch工艺，所述Bosch工艺包括聚合物沉积步骤，在通孔侧壁沉积聚合物降低第一刻蚀工艺对通孔侧壁的刻蚀速率，进而保护通孔侧壁不受第一刻蚀工艺的损伤，因此，当第一刻蚀工艺完成后，通孔具有平滑的侧壁。而由于介质层厚度远小于形成的通孔的深度，且介质层的材料为氧化硅、氮化硅或氮氧化硅，因此通常采用干法刻蚀工艺作为刻蚀去除介质层的第二刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括CF4或CHF3；由于CF4或CHF3对半导体衬底的材料也具有刻蚀速率，因此，在刻蚀去除介质层时，所述第二刻蚀工艺对通孔的侧壁也进行了刻蚀；而通孔具有较大的宽深比，因此第二刻蚀工艺对通孔侧壁的刻蚀不均匀，当所述第二刻蚀工艺完成后，通孔的侧壁变粗糙，导致半导体器件的可靠性和电学性能变差。
为此，本发明提供一种半导体器件的形成方法，在半导体衬底内形成通孔，所述通孔暴露出介质层的表面；形成覆盖半导体衬底背面、通孔侧壁和介质层的绝缘层；采用各向异性刻蚀工艺，依次刻蚀去除位于通孔底部的绝缘层和介质层，暴露出金属衬垫层的表面。本发明在刻蚀去除所述介质层时，通孔的侧壁被绝缘层所保护，避免去除介质层的工艺造成通孔侧壁粗糙，从而改善通孔侧壁的粗糙度，防止半导体器件发生漏电问题，提高半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11为本发明另一实施例半导体器件形成过程的剖面结构示意图。
请参考图2，提供半导体衬底100，所述半导体衬底100具有器件面101和与所述器件面101相对的背面102，所述半导体衬底100内具有介质层103和金属衬垫层104，其中，所述金属衬垫层104的一面与器件面101齐平，与所述器件面101齐平的一面相对的金属衬垫层104的另一面表面具有介质层103。
所述半导体衬底100的材料为硅、锗、锗化硅或砷化镓。本实施例中，所述半导体衬底100的材料为硅，后续在半导体衬底100内形成的通孔为硅通孔。
所述半导体衬底100的器件面101具有器件，所述器件未图示。
所述介质层103的材料为氧化硅、氮化硅或氮氧化硅，所述金属衬垫层104的材料为铝、钨、银、铜、铂或它们的合金，所述金属衬垫层104用于与后续在通孔中形成的金属填充层相导通。
本实施例还提供基板105和位于基板105表面的粘结层106，所述半导体衬底100的器件面101通过粘结层106固定在基板105表面。所述基板105支撑半导体衬底100的器件面101，避免在进行后续工艺过程中半导体衬底100发生开裂或断裂，提高半导体衬底100的机械特性。
所述基板105为玻璃基板、单晶硅基板或有机基板；所述粘结层106的材料为非永久性胶，在后续工艺中，可以通过加热或化学试剂浸泡等方式去除。
请参考图3，在所述半导体衬底背面102形成图形化的掩膜层107。
所述图形化的掩膜层107具有开口108，所述开口108的位置和宽度对应于后续形成的通孔的位置和宽度。
本实施例中，所述掩膜层107的材料为氮化硅。
作为一个实施例，所述掩膜层107的形成步骤包括：在所述半导体衬底100的背面102形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述初始掩膜层，形成位于半导体衬底100背面102的图形化的掩膜层107，所述掩膜层107具有开口108；去除所述光刻胶层。
在本发明其他实施例中，所述掩膜层107可以为光刻胶层，也可以为抗反射涂层和光刻胶层的叠层结构。
请参考图4，以所述图形化的掩膜层107（请参考图3）为掩膜，沿所述半导体衬底100的背面102向器件面101方向，对所述半导体衬底100进行刻蚀，直至暴露出介质层103的表面，在所述半导体衬底100内形成通孔109。
本实施例中，所述半导体衬底100的材料为硅，所述通孔109为硅通孔。
采用各向异性刻蚀工艺形成所述通孔109。
本实施例中，采用交替进行的刻蚀步骤和聚合物沉积步骤，对所述半导体衬底100进行刻蚀。
所述聚合物沉积步骤在通孔109侧壁形成聚合物层（钝化层），使得在刻蚀步骤中，刻蚀工艺对垂直方向的刻蚀速度远远大于对通孔109侧壁的刻蚀速度，保护通孔109侧壁不被刻蚀工艺损伤，从而改善通孔109侧壁粗糙度。
作为一个实施例，所述刻蚀步骤采用的工艺为反应离子刻蚀，所述反应离子刻蚀的工艺参数为：刻蚀气体包括S6F8、NF3或SF6中的一种或几种，刻蚀气体还包括O2，其中，S6F8、NF3或SF6的流量之和为200sccm至500sccm，O2流量为100sccm至200sccm，反应腔室压强为200毫托至600毫托，射频功率为1000瓦至2500瓦；所述聚合物沉积步骤的工艺参数为：反应气体包括C4H8和O2，C4H8的流量为300sccm至600sccm，O2流量为100sccm至200sccm，反应腔室压强为300毫托至450毫托。
本实施例中，所述刻蚀步骤时间为5秒至15秒，所述刻蚀步骤时间大于聚合物沉积步骤时间的5倍，有利于缩短形成通孔109的工艺时间，减小半导体器件的生产周期。
所述刻蚀步骤和聚合物沉积步骤交替进行，直至形成的通孔109暴露出介质层103的表面。
需要说明的是，在本实施例中，随着刻蚀时间的推移，反应副产物（主要为一些聚合物）在通孔109内积聚，导致通孔109的特征尺寸（即孔径）随刻蚀深度增加而趋于减小，即在垂直截面上形成倒梯形形状，形成的通孔109具有倒梯形的截面形貌。在本发明其他实施例中，通过调节刻蚀步骤和聚合物沉积步骤的工艺条件，可形成具有理想形貌的通孔，即形成的通孔具有垂直于半导体衬底表面的侧壁。
在形成所述通孔109后，去除所述掩膜层107。
采用湿法刻蚀工艺去除所述掩膜层107。作为一个实施例，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，溶液温度为120度至200度，溶液中磷酸的质量百分比为70%至85%。
在本发明其他实施例中，若所述掩膜层为光刻胶层或光刻胶层和抗反射涂层的叠层结构，则采用灰化工艺或湿法刻蚀工艺去除所述掩膜层。
请参考图5，形成覆盖所述半导体衬底100背面102、通孔109侧壁和介质层103的绝缘层110，且位于介质层103表面的绝缘层110厚度最薄。
所述绝缘层110的材料为氧化硅、氮化硅或氮氧化硅。
所述绝缘层110的作用为：保护通孔109的侧壁不被后续刻蚀去除介质层103的工艺所破坏。
本实施例中，采用化学气相沉积工艺形成所述绝缘层110，所述绝缘层110的材料为氧化硅，所述化学气相沉积的工艺参数为：反应气体包括硅源气体和O2，硅源气体为SiH4或SiH2Cl2，其中，硅源气体流量为10sccm至100sccm，O2流量为50sccm至100sccm，反应腔室温度为100度至200度，压强为200毫托至500毫托。
位于介质层103表面的绝缘层110厚度最薄，这是由于：与通孔109的底部（介质层103的位置）相比，半导体衬底100背面102的相对位置更高，且半导体衬底100背面102暴露在化学气相沉积工艺的反应腔室中的面积更大，因此化学气相沉积工艺在半导体衬底100背面102沉积的速率更快；当绝缘层110形成后，位于半导体衬底100背面102的绝缘层110的厚度最厚，而位于通孔109底部的绝缘层110的厚度最薄，也就是说，位于介质层103表面的绝缘层110厚度最薄。
本实施例中，当所述绝缘层110形成后，半导体衬底100背面102的绝缘层110厚度与介质层103表面绝缘层110厚度的比值范围在3：1至5：1之间。
请参考图6，采用各向异性刻蚀工艺，依次刻蚀去除位于通孔109底部的绝缘层110和介质层103，直至暴露出金属衬垫层104的表面。
由于干法刻蚀工艺具有各向异性的特性，所述干法刻蚀工艺对通孔109底部的刻蚀速率远大于对通孔109侧壁处绝缘层110的刻蚀速率，且通孔109侧壁处的绝缘层110厚度大于介质层103表面的绝缘层110厚度，因此，在刻蚀去除位于通孔109底部的绝缘层110和介质层103后，通孔109侧壁的绝缘层110未被完全刻蚀去除；通孔109侧壁的绝缘层110在干法刻蚀期间，避免干法刻蚀气体与通孔109侧壁相接触，防止通孔109侧壁受到损伤，从而改善通孔109侧壁粗糙度，有利于提高形成的半导体器件的可靠性。本实施例中，所述各向异性刻蚀工艺为干法刻蚀。作为一个实施例，所述干法刻蚀的工艺参数为：反应气体包括CF4、CHF3、O2和Ar，CF4和CHF3的总流量为25sccm至100sccm，O2流量为40sccm至100sccm，Ar流量为10sccm至100sccm，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。在所述干法刻蚀工艺完成后，位于半导体衬底100背面的绝缘层110也受到一定程度的刻蚀作用，位于半导体衬底100背面的绝缘层110的厚度减小。
请参考图7，形成覆盖绝缘层110、通孔109侧壁以及金属衬垫层104的隔离层111。
一方面，所述隔离层111用于隔离后续形成的金属填充层与半导体衬底100，防止后续形成的金属填充层中的金属离子扩散至半导体衬底100中，进一步避免发生漏电问题；另一方面，由于位于通孔109底部的介质层103被刻蚀去除，通孔109底部的侧壁被暴露出来，所述隔离层111防止金属填充层通过通孔109底部的侧壁扩散至半导体衬底100中。
所述隔离层111的材料为氧化硅、氮化硅、聚酰亚胺或正硅酸乙酯（TEOS）氧化物。采用热氧化工艺、原子层沉积或化学气相沉积工艺形成所述隔离层111。
当所述隔离层111形成后，位于半导体衬底100背面102的隔离层111厚度最厚，位于通孔109底部的隔离层111厚度最薄。
本实施例中，所述隔离层111的材料为氧化硅，所述隔离层111的厚度为100埃至500埃。
请参考图8，刻蚀去除位于通孔109底部的隔离层111，直至暴露出金属衬垫层104的表面。
采用干法刻蚀工艺刻蚀去除位于通孔109底部的隔离层111。
作为一个实施例，所述干法刻蚀工艺的工艺参数为：刻蚀气体包括CF4、CHF3、O2和Ar，CF4和CHF3的总流量为25sccm至100sccm，O2流量为40sccm至100sccm，Ar流量为10sccm至100sccm，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。
所述干法刻蚀工艺对半导体衬底100背面102的隔离层111以及通孔109侧壁的隔离层111也进行了刻蚀；因此，当所述干法刻蚀工艺完成后，半导体衬底100背面102的隔离层111以及通孔109侧壁的隔离层111的厚度均减小。
请参考图9，形成填充满所述通孔109的金属填充层112。
所述金属填充层112的材料为钨、铜、铝、银、铂或它们的合金。
作为一个实施例，采用电镀工艺形成所述金属填充层112，形成填充满通孔109的金属填充层112，且所述金属填充层112还位于半导体衬底100的背面102。
所述金属填充层112与金属衬垫层104相连接，从而与半导体衬底100的器件面101进行电连接。
在本发明其他实施例中，在形成所述金属填充层之前，还可以包括步骤：在所述隔离层表面形成阻挡层，进一步阻挡金属填充层中的离子扩散至半导体衬底中，提高通孔的可靠性；所述阻挡层还可以作为隔离层和金属填充层之间的粘结层。所述阻挡层的材料为Ti、Ta、TiN或TaN。
请参考图10，去除高于半导体衬底100背面102的金属填充层112、隔离层111和绝缘层110。
作为一个实施例，采用CMP（化学机械抛光）工艺去除所述金属填充层112、隔离层111和绝缘层110。
请参考图11，去除所述粘结层106（请参考图10）和基板105（请参考图10）。
去除所述粘结层106和基板105的方法为：对所述粘结层106进行高温烘烤或化学溶剂浸泡等，使得粘结层106融化或溶解，从而将基板105从半导体衬底100的器件面101剥离。
在本实施例中，采用高温烘烤工艺使粘结层106融化，从而将基板105从半导体衬底100的器件面101剥离，所述高温烘烤的温度范围为150度至300度。
请参考图12，图12为采用本发明实施例提供的半导体器件形成方法，形成半导体器件的通孔剖面扫描电镜图，100为半导体衬底，104为金属衬垫层，112为金属填充层，从图中可以看出，本实施例形成的半导体器件的通孔侧壁平滑。
综上，本发明提供的技术方案具有以下优点：
本实施例中，在半导体衬底内形成通孔，所述通孔暴露出介质层的表面；在所述半导体衬底背面、通孔侧壁和介质层表面形成绝缘层，且位于介质层表面的绝缘层厚度最薄；采用各向异性刻蚀工艺，刻蚀去除位于通孔底部的绝缘层和介质层；所述各向异性刻蚀工艺对通孔底部的绝缘层和介质层的刻蚀速率最大，且通孔侧壁的绝缘层厚度大于通孔底部的绝缘层厚度，因此，当采用各向异性刻蚀工艺刻蚀去除位于通孔底部的绝缘层和介质层期间，通孔侧壁被绝缘层所覆盖，所述绝缘层保护通孔侧壁不被各向异性刻蚀工艺所破坏，保持通孔侧壁平滑，避免通孔侧壁被各向异性刻蚀工艺所破坏，从而防止发生漏电问题，提高半导体器件的可靠性和电学性能。
同时，本实施例中，所述半导体衬底的器件面通过粘结层固定在基板表面，所述基板起到支撑半导体衬底的作用，提高半导体衬底的机械特性，防止半导体衬底在后续工艺过程中发生开裂和断裂。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有器件面和与所述器件面相对的背面，所述半导体衬底内具有介质层和金属衬垫层，其中，所述金属衬垫层的一面与器件面齐平，与所述器件面齐平的一面相对的金属衬垫层的另一面表面具有介质层；
沿所述半导体衬底的背面向器件面的方向，对所述半导体衬底进行刻蚀，直至暴露出介质层的表面，在所述半导体衬底内形成通孔；
形成覆盖所述半导体衬底背面、通孔侧壁和介质层的绝缘层，且所述绝缘层位于介质层表面的厚度最薄；
采用各向异性刻蚀工艺，依次刻蚀去除位于通孔底部的绝缘层和介质层，直至暴露出金属衬垫层的表面。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，采用化学气相沉积工艺形成所述绝缘层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述绝缘层的材料为氧化硅时，所述化学气相沉积的工艺参数为：反应气体包括硅源气体和O2，硅源气体为SiH4或SiH2Cl2，其中，硅源气体流量为10sccm至100sccm，O2流量50sccm至100sccm，反应腔室温度为100度至200度，压强为200毫托至500毫托。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀的工艺参数为：刻蚀气体包括CF4、CHF3、O2和Ar，CF4和CHF3的总流量为25sccm至100sccm，O2流量为40sccm至100sccm，Ar流量为10sccm至100sccm，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料为氧化硅、氮化硅或氮氧化硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述通孔的形成步骤包括：在所述半导体衬底背面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，沿所述半导体衬底的背面向器件面的方向，对所述半导体衬底进行刻蚀，直至暴露出介质层的表面，在所述半导体衬底内形成通孔。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，采用交替进行的刻蚀步骤和聚合物沉积步骤，对所述半导体衬底进行刻蚀。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述刻蚀步骤时间为5秒至15秒，所述刻蚀步骤时间大于聚合物沉积步骤时间的5倍。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述刻蚀步骤采用的工艺为反应离子刻蚀，所述反应离子刻蚀的工艺参数为：刻蚀气体包括S6F8、NF3或SF6中的一种或几种，刻蚀气体还包括O2，其中，S6F8、NF3或SF6的流量之和为200sccm至500sccm，O2流量为100sccm至200sccm，反应腔室压强为200毫托至600毫托，射频功率为1000瓦至2500瓦。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述聚合物沉积步骤的工艺参数为：反应气体包括C4H8和O2，C4H8的流量为300sccm至600sccm，O2流量为100sccm至200sccm，反应腔室压强为300毫托至450毫托。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，在暴露出金属衬垫层的表面之后，还包括步骤：形成覆盖绝缘层、通孔侧壁以及金属衬垫层的隔离层；刻蚀去除位于通孔底部的隔离层，直至暴露出金属衬垫层的表面；形成填充满所述通孔的金属填充层；去除高于半导体衬底背面的金属填充层、隔离层和绝缘层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，在形成所述金属填充层之前，在所述隔离层表面形成阻挡层。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为Ti、Ta、TiN或TaN。
15.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述金属填充层的材料为钨、铜、铝、银、铂或它们的合金。
16.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。
17.根据权利要求12所述的半导体器件的形成方法，其特征在于，采用干法刻蚀工艺刻蚀去除位于通孔底部的隔离层。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，所述干法刻蚀的工艺参数为：刻蚀气体包括CF4、CHF3、O2和Ar，反应腔室压强为50毫托至200毫托，腔室温度为10度至50度。
19.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底的材料为硅时，所述通孔为硅通孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310543011.XA CN104617035A (zh) | 2013-11-05 | 2013-11-05 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310543011.XA CN104617035A (zh) | 2013-11-05 | 2013-11-05 | 半导体器件的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104617035A true CN104617035A (zh) | 2015-05-13 |
Family
ID=53151425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310543011.XA Pending CN104617035A (zh) | 2013-11-05 | 2013-11-05 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150513 |