JP2008235749A - 半導体装置 - Google Patents

Abstract

【課題】配線間が抵抗で接続された回路を半導体基板上に有する半導体装置において、前
記抵抗を、半導体基板やこの抵抗に接続されていない配線から電界の影響を受け難いよう
に形成する。
【解決手段】この半導体装置は、第１の配線１０と第２の配線２０ａが抵抗１４で接続さ
れた回路を、ｎ基板（半導体基板）１上に有する。第１の配線１０と第２の配線２０ａが
絶縁膜１２を挟んで層状に形成され、絶縁膜１２に形成されたバイアホール１３内に抵抗
１４が形成されている。
【選択図】図３

Description

本発明は、配線間が抵抗で接続された回路を半導体基板上に有する半導体装置に関する
。

従来、配線間が抵抗で接続された回路を半導体基板上に有する半導体装置は、例えば、
次の方法で製造されている。先ず、シリコン基板に形成された素子分離用のシリコン酸化
膜（ＬＯＣＯＳ膜）上にポリシリコンからなる抵抗を形成し、その上に絶縁層を形成して
、この絶縁層に前記抵抗と各配線を接続するためのコンタクトホールを形成する。次に、
各コンタクトホールに導電性材料を充填するとともに、前記絶縁層の上に導電性材料から
なる薄膜を形成する。次に、この薄膜をパターニングして各配線を形成する。

しかし、この方法で得られた半導体装置は、抵抗がシリコン基板からの電界の影響を受
け易く、また、この抵抗に接続されていない配線が絶縁層を介してこの抵抗の上側に形成
されている場合には、この抵抗がその配線から電界の影響を受け易い。これに伴い、シリ
コン基板および前記配線の電位に応じて前記抵抗の抵抗値が変化するため、安定した抵抗
値が得られないという問題点がある。

また、特許文献１には、シリコン基板上にシリコン酸化膜を介して、ポリシリコンから
なる抵抗とこの抵抗に接続された配線層が形成されている半導体装置に関し、その寄生容
量を低減するために、前記シリコン酸化膜とシリコン基板との間の前記抵抗および配線層
の下側領域に、窒化珪素膜を設けることが記載されている。
なお、下記の特許文献２には、第１の配線と第２の配線が絶縁膜を挟んで層状に形成さ
れ、前記絶縁膜に形成されたバイアホール内に、タングステン、タングステン合金、アル
ミニウム、アルミニウム合金、銅、銅合金からなる群から選択された任意の材料が、導電
性プラグとして充填された半導体装置が開示されている。
特開２００１−１０２５３２号公報 ＷＯ９９／３６９５４号公報

本発明の課題は、半導体基板上に、配線間が抵抗で接続された回路を半導体基板上に有
する半導体装置において、前記抵抗を、半導体基板やこの抵抗と接続されていない配線か
ら電界の影響を受け難いように形成することである。

上記課題を解決するために、発明１の半導体装置は、配線間が抵抗で接続された回路を
半導体基板上に有する半導体装置であって、第１の配線と第２の配線が絶縁膜を挟んで層
状に形成され、前記絶縁膜に形成されたバイアホール内に前記抵抗が形成されていること
を特徴とする。
発明２は、発明１において、前記抵抗がアモルファスシリコンからなることを特徴とす
る。

発明３は、発明１または２において、前記バイアホールを抵抗値に対応させた数だけ有
することを特徴とする。
発明１の半導体装置によれば、第１の配線と第２の配線を接続する抵抗が、バイアホー
ル内に形成されていて、両配線で挟まれているため、この抵抗で接続されていない配線が
絶縁層を介してこの抵抗と上下方向で隣り合う位置に形成されることがないし、この抵抗
が半導体基板の直上に形成された絶縁層の直上に形成されることもない。よって、半導体
基板上に形成された配線を接続する抵抗が、半導体基板やこの抵抗と接続されていない配
線から電界の影響を受け難くなるため、安定した抵抗値が得られる。

また、第１の配線と第２の配線の間の絶縁膜（層間絶縁膜）に抵抗を形成することで、
基板面内に抵抗形成用の面積を確保する必要がないため、半導体装置を小型化できる。
発明２の半導体装置によれば、前記抵抗がアモルファスシリコンからなるため、不純物
をドープしない場合にはポリシリコンと比較して極めて高い抵抗値を実現でき、不純物濃
度を変えることで所望の抵抗値を実現できる。

発明１の半導体装置において、配線間の接続抵抗値は、同じ抵抗値の材料をバイアホー
ル内に充填して抵抗を構成する場合、バイアホールの平面積に反比例する。よって、例え
ば、平面積Ｓのバイアホールをｎ個形成して、このｎ個のバイアホール内の抵抗で配線間
を接続する場合、接続抵抗値は、平面積Ｓのバイアホールを１個形成した場合の１／ｎと
なる。発明３の半導体装置は、この考えに基づいて配線間の接続抵抗値が制御されたもの
である。

以下、本発明の実施形態について説明する。
本発明の実施形態の半導体装置は、次の方法で製造することができる。
この方法を図１〜３を用いて説明する。
先ず、ｎ基板（ｎ型不純物がドーピングされたシリコン基板）１上にｐウエル２を形成
し、このｐウエル２に反転防止用のｐ拡散層３を形成する。次に、素子分離用のシリコン
酸化膜（ＬＯＣＯＳ膜）４とゲート酸化膜５を形成する。次に、ポリシリコンからなるゲ
ート電極６を形成した後に、ｎ＋ 拡散層７とｐ＋ 拡散層８を形成する。これにより、
ｐウエル２上のｎＭＯＳとｎ基板１上のｐＭＯＳとからなるＣＭＯＳが形成される。図１
（ａ）はこの状態を示す。

次に、図１（ａ）の状態のｎ基板１上に絶縁膜９を形成して、この絶縁膜９に、ｎＭＯ
Ｓのソース／ドレイン領域（ｎ＋拡散層）７と、ｐＭＯＳのソース／ドレイン領域（ｐ＋
拡散層）８と、ＬＯＣＯＳ膜４間のｎ＋ 拡散層７ａに対するコンタクトホール９１を
形成する。次に、ＡｌＳｉＣｕ合金の堆積を行うことにより、ＡｌＳｉＣｕ合金をコンタ
クトホール９１内に充填するとともに、絶縁膜９上にＡｌＳｉＣｕ合金薄膜を形成する。
次に、この合金薄膜の上にＴｉＮ膜１１を厚さ１０００Å程度で形成して、これらの膜を
パターニングすることにより、上側にＴｉＮ膜１１を有する第１の配線１０を形成する。
図１（ｂ）はこの状態を示す。

次に、図１（ｂ）の状態のｎ基板１上に絶縁膜１２を形成して、この絶縁膜１２に抵抗
形成用のバイアホール１３を形成する。このバイアホール１３は、抵抗値のバラツキを防
止するため、その平面形状を深さ方向で一定にする。図１（ｃ）はこの状態を示す。
次に、図２（ａ）に示すように、両バイアホール１３内にプラズマＣＶＤ法等によりア
モルファスシリコンを堆積し、バイアホール１３がほぼ埋まるまで充填する。この例では
、アモルファスシリコンの堆積を室温から４５０℃の範囲で行う。なお、第１の配線１０
とｎ＋ 拡散層７ａとの間にバリア層を設ければ、５００℃までの温度で行うことができ
る。このバイアホール１３に充填されたアモルファスシリコンが抵抗１４を形成する。

次に、図２（ｂ）に示すように、絶縁膜１２に、上下の配線を単純に接続するためのバ
イアホール１５を形成する。このバイアホール１５は、上部配線層の形成と同時に、その
内部に配線形成材料が充填される。この材料を充填され易くするため、ウエットとドライ
の複合エッチングを行って、バイアホール１５の上部にテーパーをつける。
次に、図２（ｂ）の状態のｎ基板１に、ＴｉＮ膜１６を厚さ５００Å程度で形成した後
にレジスト膜を形成し、このレジスト膜を、バイアホール１３とその周辺部にレジスト１
７が残るようにパターニングする。図２（ｃ）はこの状態を示す。このレジストパターン
を介してエッチングを行うことにより、レジスト１７で覆われていない部分のＴｉＮ膜１
６を除去する。

これにより、図３（ａ）に示すように、バイアホール１３とその周辺部の上にのみＴｉ
Ｎ膜１６が残り、バイアホール１５の底に二重に存在していたＴｉＮ膜１６とＴｉＮ膜１
１もエッチングで除去されて、バイアホール１５の底に第１の配線（ＡｌＳｉＣｕ合金薄
膜）１０が露出する。
次に、図３（ａ）の状態のｎ基板１上にＴｉＮ膜１９を厚さ５００Å程度で形成する。
これにより、バイアホール１５の底および側壁にもＴｉＮ膜１９が形成され、バイアホー
ル１３とその周辺の上部には、二層のＴｉＮ膜１６，１９が存在する。次に、全面にＡｌ
Ｃｕ合金薄膜２０を形成し、その上にＴｉＮ膜２１を形成する。図３（ｂ）はこの状態を
示す。

次に、この合金薄膜２０およびＴｉＮ膜２１，１９，１６をパターニングすることによ
り、上側にＴｉＮ膜２１、下側にＴｉＮ膜１９を有する第２の配線２０ａが形成される。
なお、バイアホール１３とその周辺の領域では、第２の配線２０ａの下側に二重のＴｉＮ
膜１６，１９が形成される。次に、全面にパッシベーション膜２２を形成して半導体装置
を完成させる。図３（ｃ）はこの状態を示す。

図３（ｃ）はこの実施形態の半導体装置を示す断面図である。この半導体装置は、ｎ基
板（半導体基板）１上に、第１の配線１０と第２の配線２０ａが、両配線間の絶縁膜１２
に形成されたバイアホール１３内の抵抗１４で接続された回路を有する。
この半導体装置によれば、第１の配線１０と第２の配線２０ａを接続する抵抗１４が、
バイアホール１３内に形成されていて、両配線１０，２０ａで挟まれているため、ｎ基板
１から電界の影響を受け難いため、抵抗１４の抵抗値が安定する。また、第２の配線２０
ａの上に絶縁膜を介して抵抗１４と接続されていない配線が形成されている場合でも、こ
の配線から電界の影響を受け難くなるため、抵抗１４の抵抗値が安定する。さらに、半導
体基板１面内に抵抗１４形成用の面積を確保する必要がないため、半導体装置を小型化で
きる。

また、この半導体装置によれば、第１の配線１０と抵抗１４との間に厚さ１０００Å程
度のＴｉＮ膜１１が、第２の配線２０ａと抵抗１４との間に合計厚さ１０００Å程度のＴ
ｉＮ膜１６，１９が形成されているため、抵抗１４をなすアモルファスシリコンと配線１
０，２０ａをなすアルミニウム合金の反応が生じない。すなわち、ＴｉＮ膜１１およびＴ
ｉＮ膜１６，１９は配線１０，２０ａと抵抗１４間でバリアメタル層として機能する。
また、この実施形態では、図３（ｂ）に示すように、バイアホール１５の底面および壁
面に厚さ５００Å程度のＴｉＮ膜１９が一層だけ形成された状態で、ＡｌＣｕ合金薄膜２
０の形成を行っている。これにより、バイアホール１５に対するＡｌＣｕ合金薄膜２０の
密着性を良好にしながら、この部分での接続抵抗の上昇を抑制できる。

バイアホール１３内に形成する抵抗１４の抵抗値の制御方法としては、抵抗値に対応さ
せた不純物濃度のドープトアモルファスシリコンを堆積させる方法、アモルファスシリコ
ンの堆積厚を変える方法、およびバイアホールの数を変える方法がある。これらの方法の
うちバイアホールの数を変える方法では、回路内の複数位置で配線が抵抗で接続されてい
る場合、各位置で異なる抵抗値とすることができる。ただし、同じ平面積のバイアホール
を形成する場合には、「バイアホールの個数分の１」を単位とした制御になる。

また、図３（ｃ）でパッシベーション膜２２を形成する前に、ＴｉＮ膜２１の上に絶縁
層を形成し、この絶縁層にバイアホールを形成し、このバイアホールにアモルファスシリ
コンを堆積して抵抗とし、この上にさらに２層のＴｉＮ膜を介して配線層を形成すること
で、抵抗値を２倍にすることができる。また、この工程をｎ回行うことで、抵抗値をｎ倍
にすることができる。
なお、バイアホール内に形成する抵抗の材料はアモルファスシリコンに限定されず、ポ
リシリコンを使用してもよい。

本発明の半導体装置を製造する方法を説明する断面図。 本発明の半導体装置を製造する方法を説明する断面図。 本発明の半導体装置（ｃ）とその製造方法を説明する断面図。

符号の説明

１…ｎ基板（ｎ型不純物がドーピングされたシリコン基板）、２…ｐウエル、３…ｐ拡
散層、４…素子分離用のシリコン酸化膜（ＬＯＣＯＳ膜）、５…ゲート酸化膜、６…ゲー
ト電極、７…ｎ＋ 拡散層、８…ｐ＋ 拡散層、９…絶縁膜、９１…コンタクトホール、
１０…第１の配線（ＡｌＳｉＣｕ合金薄膜）、１１…ＴｉＮ膜、１２…絶縁膜、１３…抵
抗形成用のバイアホール、１４…抵抗、１５…バイアホール、１６…ＴｉＮ膜、１７…レ
ジスト、１９…ＴｉＮ膜、２０…ＡｌＣｕ合金薄膜、２０ａ…第２の配線、２１…ＴｉＮ
膜、２２…パッシベーション膜。

Claims (3)

1. 配線間が抵抗で接続された回路を半導体基板上に有する半導体装置であって、
   第１の配線と第２の配線が絶縁膜を挟んで層状に形成され、前記絶縁膜に形成されたバ
   イアホール内に前記抵抗が形成されていることを特徴とする半導体装置。
2. 前記抵抗はアモルファスシリコンからなる請求項１記載の半導体装置。
3. 前記バイアホールを抵抗値に対応させた数だけ有する請求項１または２記載の半導体装
   置。

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