WO2006028117A1

WO2006028117A1 - 抵抗変化素子とその製造方法

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Publication number: WO2006028117A1
Application number: PCT/JP2005/016396
Authority: WO
Inventors: Akihiro Odagawa; Yasunari Sugita; Tsutomu Kanno; Akihiro Sakai; Hideaki Adachi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-09-09
Filing date: 2005-09-07
Publication date: 2006-03-16
Anticipated expiration: 2007-03-09
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Abstract

　従来の素子とは異なる構成を有する、抵抗変化特性に優れる抵抗変化素子を提供する。電気抵抗値が異なる２以上の状態が存在し、所定の電圧または電流の印加により、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子であって、上部電極および下部電極と、双方の前記電極により狭持された抵抗変化層とを含む多層構造体が基板上に配置され、抵抗変化層は、スピネル構造を有し、下部電極における抵抗変化層側の表面が、酸化されている抵抗変化素子とする。このような抵抗変化素子は、４００°C以下の製造プロセスにおいて、製造が可能である。

Description

明細書

抵抗変化素子とその製造方法

技術分野

[0001] 本発明は、電圧または電流の印加により抵抗値が変化する抵抗変化素子と、その製造方法とに関する。

背景技術

[0002] メモリ素子は、情報化社会を支える重要な基幹電子部品として、幅広い分野に用いられている。近年、情報携帯端末の普及に伴い、メモリ素子の微細化の要求が高まつており、不揮発性メモリ素子においても例外ではない。しかし、素子の微細化がナノメーターの領域に及ぶにつれ、従来の電荷蓄積型のメモリ素子 (代表的には DRA M： Dynamic Random Access Memory)では、情報単位（ビット）あたりの電荷容量じの低下が問題となりつつあり、この問題を回避するために様々な改善等がなされているものの、将来的な技術的限界が懸念されている。

[0003] 微細化の影響を受けにくいメモリ素子として、電荷容量 Cではなぐ電気抵抗 Rの変化により情報を記録する不揮発性メモリ素子 (抵抗変化型メモリ素子）が注目されている。このような抵抗変化型メモリ素子として、特表 2002-512439号公報には、カルコゲン化合物 (TeGeSb)を用いた素子力米国特許第 6204139号には、ぺロブスカイト酸化物（Pr Ca Mn〇：PCM〇）を用いた素子が、特表 2002-537627号公報には、ぺロブスカイト酸化物を含む各種酸化物を用いた素子が、開示されている（例えば、段落番号 [0025] )。

[0004] しかし、特表 2002-512439号公報に開示されている素子は、上記カルコゲン化合物の結晶アモルファス相変化に伴う抵抗変化を利用する素子 (相変化型メモリ素子ともいい、カルコゲン化合物の相変化は、素子への熱の印加により制御される）であり、素子の微細化や応答速度に課題を有している。

[0005] 米国特許第 6204139号に開示されている素子は、その動作安定性や特性の再現性に課題を有している。また、当該素子を用いてメモリセルアレイを構築するためには、当該素子と、情報の記録時および読出時に素子を選択するための半導体素子（トランジスタ、ダイオードなど）とを組み合わせる必要がある力 PCMOのようなぺロブスカイト酸化物の結晶化には、通常、 650°C〜850°Cの高温が必要であり、半導体製造プロセスとの親和性が課題となる。特に、素子の微細化に伴うメモリの高集積化を図るためには、素子の製造プロセス温度を、上記温度範囲よりも低くすることが望まれる。

[0006] 特表 2002-537627号公報には、ぺロブスカイト酸化物を含む各種酸化物を用いた素子が開示されている。

[0007] これらの先行例の他、本発明に関連する先行例としては、特開 2002-280542号公幸を挙げることができる。

[0008] 本発明は、これら従来の素子とは異なる構成を有し、かつ、抵抗変化特性に優れる抵抗変化素子とその製造方法を提供することを目的とする。

発明の開示

[0009] 本発明の抵抗変化素子は、電気抵抗値が異なる 2以上の状態が存在し、所定の電圧または電流の印加により、前記 2以上の状態から選ばれる 1つの状態から他の状態へと変化する抵抗変化素子であって、上部電極および下部電極と、双方の前記電極により狭持された抵抗変化層とを含む多層構造体が基板上に配置され、前記抵抗変化層は、スピネル構造を有し、前記下部電極における前記抵抗変化層側の表面力酸化されている素子である。

[0010] 本発明の抵抗変化素子では、前記下部電極における前記表面に、前記下部電極を構成する元素の酸化膜が形成されてレ、ることが好ましレ、。

[0011] 本発明の抵抗変化素子では、前記下部電極が、 Ru (ルテニウム）、 Ti (チタン）、 A1

(アルミニウム）、 Ta (タリウム）、 Cu (銅）、 W (タングステン）および Ni (ニッケル）力ら選ばれる少なくとも 1種の元素を含むことが好ましレ、。

[0012] 本発明の抵抗変化素子では、前記抵抗変化層が、式 MM' Oにより示される組成

2 4

を有する酸化物を含むことが好ましレ、。ただし、前記 Mおよび M'は、 Mn (マンガン）、 Fe (鉄）、 Co (コバルト）、 Ni (ニッケル）、 Cu (銅）および Zn (亜鉛）から選ばれる少なくとも 1種の元素であり、前記 Mおよび M'は、互いに異なっていても、同一であつてもよい。 [0013] 本発明の抵抗変化素子では、前記 M'力 Feであることが好ましい。

[0014] 本発明の抵抗変化素子では、素子の構成を選択することにより、その抵抗変化率を 400%以上、あるいは、 850%以上とすることができる。

[0015] 本発明の抵抗変化素子に印加する前記所定の電圧または電流は、パルス状であること力 S好ましレ、。

[0016] 本発明の抵抗変化素子の製造方法は、上記本発明の抵抗変化素子の製造方法であって、基板上に下部電極を形成し、前記形成した下部電極の表面を酸化処理し、前記処理した下部電極上に、スピネル構造を有する抵抗変化層および上部電極を順に形成する製造方法である。

[0017] 本発明の製造方法では、前記下部電極、前記抵抗変化層および前記上部電極の形成を、前記基板の温度を 400°C以下として行うことが好ましい。

図面の簡単な説明

[0018] [図 1]図 1は、本発明の抵抗変化素子の一例を模式的に示す断面図である。

[図 2]図 2は、本発明の抵抗変化素子の別の一例を模式的に示す断面図である。

[図 3]図 3は、本発明の抵抗変化素子を備える抵抗変化型メモリの一例を示す模式図である。

[図 4]図 4は、本発明の抵抗変化素子を備える抵抗変化型メモリの一例を模式的に示す断面図である。

[図 5]図 5は、本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の記録および読出方法の一例を説明するための図である。

[図 6]図 6は、本発明の抵抗変化素子を備える抵抗変化型メモリにおける情報の読出方法の一例を説明するための図である。

[図 7]図 7は、本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の一例を示す模式図である。

[図 8]図 8は、本発明の抵抗変化素子を備える抵抗変化型メモリ（アレイ）の別の一例を示す模式図である。

[図 9A]図 9Aは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。 [図 9B]図 9Bは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9C]図 9Cは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9D]図 9Dは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9E]図 9Eは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9F]図 9Fは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9G]図 9Gは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 9H]図 9Hは、本発明の抵抗変化素子の製造方法の一例を模式的に示す工程図である。

[図 10A]図 10Aは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10B]図 10Bは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10C]図 10Cは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10D]図 10Dは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10E]図 10Eは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10F]図 10Fは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 10G]図 10Gは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。 [図 10H]図 10Hは、本発明の抵抗変化素子の製造方法の別の一例を模式的に示す工程図である。

[図 11A]図 11 Aは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11B]図 11Bは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11C]図 11Cは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11D]図 11Dは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11E]図 11Eは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11F]図 11Fは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11G]図 11Gは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11H]図 11Hは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 111]図 111は、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

[図 11J]図 11Jは、本発明の抵抗変化素子の製造方法のまた別の一例を模式的に示す工程図である。

発明を実施するための最良の形態

[0019] 以下、図面を参照しながら、本発明の実施の形態について説明する。以下の説明において、同一の部材に同一の符号を付し、重複する説明を省略する場合がある。

[0020] 本発明の抵抗変化素子について説明する。

[0021] 図 1に示す抵抗変化素子 1は、基板 12と、下部電極 2および上部電極 4からなる一対の電極と、下部電極 2および上部電極 4により狭持された抵抗変化層 3とを含んでいる。下部電極 2、抵抗変化層 3および上部電極 4は、多層構造体 (積層体） 11として、上記順に、基板 12上に配置されている。抵抗変化層 3は、スピネル構造を有しており、下部電極 2における抵抗変化層 3側の表面は、酸化されている。

[0022] 抵抗変化素子 1には、電気抵抗値が異なる 2以上の状態が存在し、素子 1に所定の電圧または電流を印加することにより、素子 1は、上記 2以上の状態から選ばれる 1 つの状態から他の状態へ変化する。素子 1に、電気抵抗値が異なる 2つの状態（相対的に高抵抗の状態を状態 A、相対的に低抵抗の状態を状態 Bとする）が存在する場合、所定の電圧または電流の印加により、素子 1は、状態 Aから状態 Bへ、あるレ、は、状態 Bから状態 Aへと変化する。

[0023] このような抵抗変化素子は、その抵抗変化特性に優れている。本発明の抵抗変化素子における抵抗変化率は、通常、 400%以上であり、下部電極 2に用レ、る材料、抵抗変化層 3が含む酸化物などを選択することなどにより、 850%以上とすることができる。なお、抵抗変化率とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す最大電気抵抗値を R 、最小電気抵抗値を R としたときに、式 (R

MAX MIN M

— R ) /R x 100 (%)により求められる値である。

[0024] 本発明の抵抗変化素子は、 400°C以下の製造プロセスにより製造でき、半導体製造プロセスとの親和性に優れる。このため、本発明の抵抗変化素子は、半導体素子との組み合わせによる様々なデバイス（例えば、抵抗変化型メモリ）への応用が容易であり、上記組み合わせにより、特性 (例えば、抵抗変化特性）および生産性に優れる電子デバイスを得ることができる。また、 PCMOのようなぺロブスカイト酸化物を用レ、た素子に比べて、より低い製造プロセス温度で製造が可能であるということは、素子の微細化、および、素子の微細化に伴う電子デバイスの高集積化、高特性化などの実現に有利となる。

[0025] 抵抗変化層 3の構成は、その結晶構造がスピネル構造である限り、特に限定されなレ、。スピネル構造は、式 MM' Oにより示される組成を有する酸化物に見られる構造

2 4

であり、 M'を中心とする酸素（O)の 4面体と、 Mを中心とする酸素の 8面体とが周期的に配列した構造である。素子 1では、上記 Mおよび M'が、 Mn (マンガン）、 Fe (鉄 )、 Co (コバルト）、 Ni (ニッケル）、 Cu (銅）および Zn (亜鉛）から選ばれる少なくとも 1 種の元素であることが好ましい。より抵抗変化率に優れる抵抗変化素子 1とすることができる。上記 Mおよび M'は、互いに異なっていても、同一であってもよい。

[0026] 特に、上記 M'が Feであることが好ましい（即ち、抵抗変化層 3が、式 MFe Oにより

2 4 示される組成を有する酸化物を含み、 M力 Mn、 Fe、 Co、 Ni、 Cuおよび Znから選ばれる少なくとも 1種の元素であることが好ましい）。より抵抗変化率に優れる抵抗変化素子 1とすることができるだけではなぐ他の元素 M' (Mn、 Co、 Ni、 Cuおよび Zn )よりも安価であり、環境に与える負荷が小さいという点でも優れている。

[0027] 抵抗変化層 3の厚さは、通常、 lnm〜1000nmの範囲である。

[0028] 下部電極 2は、導電性を有し、その抵抗変化層 3側の表面が酸化されていればよく、例えば、下部電極 2における上記表面に、下部電極 2を構成する元素の酸化膜（図 1に示す被膜 5)が形成されており、被膜 5上に、抵抗変化層 3が配置されていてもよい。下部電極 2における被膜 5部分と、被膜 5以外の部分（下部電極本体 2a)との境界は、必ずしも明瞭でなくてもよい。

[0029] 下部電極 2は、代表的には金属からなり、具体的には、 Ru (ノレテニゥム）、 Ti (チタン )、 A1 (アルミニウム）、 Ta (タリウム）、 Cu (銅）、 W (タングステン）および Ni (ニッケル）力も選ばれる少なくとも 1種の元素を含むことが好ましい。下部電極 2が、当該少なくとも 1種の元素からなる場合、被膜 5は、当該少なくとも 1種の元素の酸化膜である。

[0030] 下部電極 2は、その表面に抵抗変化層 3が結晶化成長可能である材料からなることが好ましい。この場合、安定した結晶構造を有する抵抗変化層 3を下部電極 2上へ形成でき、また、下部電極 2上への抵抗変化層 3の形成がより容易となることから、生産性に優れ、安定した抵抗変化特性を示す抵抗変化素子 1とすることができる。

[0031] 上部電極 4は、基本的に導電性を有していればよぐ例えば、 Au (金）、 Pt (白金）、 Ru (ルテニウム)、 Ir (イリジウム）、 Ti (チタン)、 A1 (アルミニウム）、 Cu (銅)、 Ta (タンタル)や、これらの合金（例えば、イリジウム—タンタル合金（Ir_Ta) )、酸化物（例えば、スズ添加インジウム酸化物（ITO) )、窒化物、フッ化物、炭化物、ホウ化物などからなればよレ、。

[0032] 基板 12は、例えば、シリコン基板であればよぐこの場合、本発明の抵抗変化素子と半導体素子との組み合わせが容易となる。基板 12における下部電極 2に接する表面が酸化されてレ、てもよレ、（基板 12の表面に酸化膜が形成されてレ、てもよレ、）。

[0033] 本発明の抵抗変化素子の構成は、下部電極 2、抵抗変化層 3および上部電極 4を含む多層構造体 11が基板 12上に形成され、抵抗変化層 3が下部電極 2および上部電極 4により狭持されている限り特に限定されない。例えば、図 2に示すように、下部電極 2と上部電極 4との間に、中間電極 6を狭持する一対の抵抗変化層 3a、 3bが配置されていてもよレ、。この場合、下部電極 2と中間電極 6との間、上部電極 4と中間電極 6との間、および Zまたは、下部電極 2と上部電極 4との間に、所定の電圧または電流を印加することにより、電気抵抗値が異なる少なくとも 3つの状態を取りうる（即ち、多値化が実現された)抵抗変化素子 1とすることができる。なお、図 2に示す素子 1では、中間電極 6における抵抗変化層 3a側（上部電極 2側）の表面力酸化されている

[0034] 所定の電圧または電流は、下部電極 2および上部電極 4を介して、抵抗変化素子 1 に印加すればよい。所定の電圧または電流の印加により、素子 1における上記状態が変化する（例えば、状態 Aから状態 Bへ）が、変化後の状態 (例えば、状態 B)は、素子 1に所定の電圧または電流が再び印加されるまで保持され、上記電圧または電流の印加により、再び変化する（例えば、状態 Bから状態 Aへ)。ただし、素子 1に印カロされる所定の電圧または電流は、素子 1が状態 Aにあるときと、状態 Bにあるときとの間で必ずしも同一でなくてもよぐその大きさ、極性、流れる方向などは、素子 1の状態により異なっていてもよい。即ち、本明細書における「所定の電圧または電流」とは、素子 1がある状態にあるときに、当該状態とは異なる他の状態へ変化できる「電圧または電流」であればょレ、。

[0035] このように、抵抗変化素子 1では、その電気抵抗値を、素子 1に所定の電圧または電流を印加するまで保持できるため、素子 1と、素子 1における上記状態を検出する機構 (即ち、素子 1の電気抵抗値を検出する機構)とを組み合わせ、上記各状態に対してビットを割り当てる（例えば、状態 Aを「0」、状態 Bを「1」とする）ことにより、不揮発性の抵抗変化型メモリ（メモリ素子、あるいは、 2以上のメモリ素子が配列したメモリアレイ）を構築できる。また、上記各状態に対して ONまたは OFFを割り当てることにより、素子 1をスイッチング素子へ応用することも可能である。 [0036] 抵抗変化素子 1に印加する電圧または電流は、パルス状であることが好ましい。この場合、素子 1を用いてメモリなどの電子デバイスを構築する際に、電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも 1つの形状であればよレ、。パルスの幅は、通常、数ナノ秒〜数ミリ秒の範囲であればよい。

[0037] 電子デバイスにおける消費電力をより低減させるためには、パルスの形状が三角波状であることが好ましい。素子 1の応答をより高速にするためには、パルスの形状が矩形波であることが好ましぐ数ナノ秒〜数マイクロ秒程度の応答を図ることができる。消費電力の低減と、素子 1の応答速度との両立を図るためには、パルスの形状が正弦波状であることが好ましい。正弦波状のパルスは、素子 1の応答速度を、数百ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子 1の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。

[0038] 抵抗変化素子 1には電圧を印加することが好ましぐこの場合、素子 1の微細化や、素子 1を用いて構築した電子デバイスの小型化がより容易となる。上記状態 Aおよび状態 Bの 2つの状態が存在する抵抗変化素子 1の場合、下部電極 2と上部電極 4との間に電位差を発生させる電位差印加機構を素子 1に接続し、例えば、下部電極 2の電位に対して上部電極 4の電位が正となるようなバイアス電圧（正バイアス電圧）を素子 1に印加することにより、素子 1を状態 Aから状態 Bへと変化させ、下部電極 2の電位に対して上部電極 4の電位が負となるようなバイアス電圧（負バイアス電圧）を素子 1に印加することにより（即ち、状態 Aから状態 Bへの変化時とは極性を反転させた電圧を印加することにより）、素子 1を状態 Bから状態 Aへ変化させてもよい。

[0039] 本発明の抵抗変化素子と、半導体素子の 1種であるトランジスタ（MOS電界効果トランジスタ（MOS— FET) )とを組み合わせた、抵抗変化型メモリ（素子）の一例を図 3に示す。

[0040] 図 3に示す抵抗変化型メモリ素子 31は、抵抗変化素子 1とトランジスタ 21とを備えており、抵抗変化素子 1は、トランジスタ 21およびビット線 32と電気的に接続されている。トランジスタ 21のゲート電極はワード線 33に電気的に接続されており、トランジスタ 21における残る 1つの電極は接地されている。このようなメモリ素子 31では、トランジスタ 21をスイッチング素子として、抵抗変化素子 1における上記状態の検出（即ち、素子 1の電気抵抗値の検出）、および、素子 1への所定の電圧または電流の印加が可能となる。例えば、素子 1が、電気抵抗値が異なる 2つの状態をとる場合、図 3に示すメモリ素子 31を、 1ビットの抵抗変化型メモリ素子とすることができる。

[0041] 図 4に、本発明の抵抗変化素子を備える抵抗変化型メモリ（素子）の具体的な構成の一例を示す。図 4に示すメモリ素子 31では、シリコン基板（基板 12)にトランジスタ 2 1および抵抗変化素子 1が形成されており、トランジスタ 21と抵抗変化素子 1とが一体化されている。具体的には、基板 12にソース 24およびドレイン 25が形成されており、ソース 24上にソース電極 26力ドレイン 25上にドレイン電極 27を兼ねる下部電極 2 が形成されている。基板 12におけるソース 24とドレイン 25との間には、その表面に、ゲート絶縁膜 22を介してゲート電極 23が形成されており、下部電極 2上には、抵抗変化層 3および上部電極 4が順に配置されている。ゲート電極 23は、ワード線（図示せず）と電気的に接続され、上部電極 4はビット線 32を兼ねている。基板 12上には、基板 12の表面、各電極および抵抗変化層 3を覆うように層間絶縁層 28が配置されており、各電極間における電気的なリークの発生が防止されている。

[0042] トランジスタ 21は、 MOS— FETとして一般的な構成であればよい。

[0043] 層間絶縁層 28は、 SiOや Al Oなどの絶縁材料からなればよ 2以上の種類の材料の積層体であってもよレ、。絶縁材料には、 SiOや Al Oの他、レジスト材料を用レ、てもよい。レジスト材料を用いる場合、スピナ一コーティングなどにより簡便に層間絶縁層 28を形成できるため、平坦でない表面上へ層間絶縁層 28を形成する場合においても、自らの表面が平坦な層間絶縁層 28の形成が容易となる。

[0044] 図 4に示す例では、抵抗変化素子と MOS— FETとを組み合わせることにより、抵抗変化型メモリを構築しているが、本発明の抵抗変化素子を備える抵抗変化型メモリの構成は特に限定されず、例えば、本発明の抵抗変化素子と、その他の種類のトランジスタゃダイオードなど、任意の半導体素子とを組み合わせてもよい。

[0045] また、図 4に示すメモリ素子 31は、トランジスタ 21の直上に抵抗変化素子 1を配置した構成であるが、トランジスタ 21と抵抗変化素子 1とを互いに離れた場所に配置し、下部電極 2とドレイン電極 27とを引き出し電極により電気的に接続してもよレ、。メモリ素子 31の製造プロセスを容易にするためには、抵抗変化素子 1とトランジスタ 21とを互いに離して配置することが好ましいが、図 4に示すように、トランジスタ 21の直上に抵抗変化素子 1を配置する場合、メモリ素子 31の占有面積が小さくなるため、より高密度な抵抗変化型メモリアレイを実現できる。

[0046] メモリ素子 31への情報の記録は、抵抗変化素子 1への所定の電圧または電流の印加により行えばよぐ素子 1に記録した情報の読出は、例えば、素子 1へ印加する電圧または電流の大きさを記録時とは変化させることにより行えばよい。情報の記録および読出方法として、パルス状の電圧を素子 1に印加する方法の一例について、図 5 を用いて説明する。

[0047] 図 5に示す例では、抵抗変化素子 1は、ある閾値 (V )以上の大きさを有する正バイァス電圧の印加により、相対的に電気抵抗が大きい状態（状態 A)から、相対的に電気抵抗が小さい状態（状態 B)へ変化し、ある閾値 (V )以上の大きさを有する負バイ

，

ァス電圧の印加により、相対的に電気抵抗が小さい状態（状態 B)から、相対的に電気抵抗が大きい状態（状態 A)へ変化する抵抗変化特性を有している。なお、正バイァス電圧は、下部電極 2の電位に対する上部電極 4の電位が正となる電圧のことであり、負バイアス電圧は、下部電極 2の電位に対する上部電極 4の電位が負となる電圧のことであるとする。各バイアス電圧の大きさは、下部電極 2と上部電極 4との間の電位差の大きさに相当する。

[0048] 抵抗変化素子 1の初期状態が、状態 Aであるとする。下部電極 2と上部電極 4との間にパルス状の正バイアス電圧 V ( I V I ≥V )を印加すると、素子 1は状態 Aから状態 Bへと変化する（図 5に示す SET)。このとき印加する正バイアス電圧を SET電圧とする。

[0049] ここで、 SET電圧よりも小さぐ大きさが V未満の正バイアス電圧を素子 1に印加すれば、素子 1が有する電気抵抗値を、素子 1の電流出力として検出できる（図 5に示す READ1および〇UTPUT1)。電気抵抗値の検出は、素子 1に、大きさが V 未満

，の負バイアス電圧を印加することによつても行うことができ、これら、素子 1の電気抵抗値を検出するために印加する電圧を READ電圧（V )とする。 READ電圧は、図 5 に示すようにパルス状であってもよぐこの場合、パルス状の SET電圧とした時と同様に、メモリ素子 31における消費電力の低減やスイッチング効率の向上を図ることができる。 READ電圧の印加では、素子 1の状態（状態 B)は変化しないため、複数回 RE AD電圧を印加した場合においても、同一の電気抵抗値を検出できる。

[0050] 次に、下部電極 2と上部電極 4との間にパルス状の負バイアス電圧 V ( I V I≥

V )を印加すると、素子 1は状態 Bから状態 Aへと変化する（図 5に示す RESET)。このとき印加する負バイアス電圧を RESET電圧とする。

[0051] ここで、素子 1に READ電圧を印加すれば、素子 1が有する電気抵抗値を、素子 1 の電流出力として検出できる（図 5に示す READ2および OUTPUT2)。この場合も、 READ電圧の印加では、素子 1の状態（状態 A)は変化しないため、複数回 READ 電圧を印加した場合においても、同一の電気抵抗値を検出できる。

[0052] このように、パルス状の電圧の印加により、メモリ素子 31への情報の記録および読出を行うことができ、読出によって得られる素子 1の出力電流の大きさは、素子 1の状態に対応して異なる。ここで、相対的に出力電流の大きい状態（図 5における OUTP UT1)を「1」、相対的に出力電流の小さい状態（図 5における OUTPUT2)を「0」とすれば、メモリ素子 31を、 SET電圧により情報「1」を記録し、 RESET電圧により情報「0」を記録する（情報「 1」を消去する)メモリ素子とすることができる。

[0053] 図 4に示すメモリ素子 31において、抵抗変化素子 1にパルス状の電圧を印加するためには、ワード線によりトランジスタ 21を〇N状態とし、ビット線 32を介して電圧を印加すればよい。

[0054] READ電圧の大きさは、 SET電圧および RESET電圧の大きさに対して、通常、 1 Z4〜： 1Z1000程度が好ましレ、。 SET電圧および RESET電圧の具体的な値は、抵抗変化素子 1の構成にもよる力通常、 0. 1V〜20Vの範囲であり、 IV〜： 12Vの範囲が好ましい。

[0055] 素子 1の電気抵抗値の検出は、検出する素子とは別に参照素子を準備し、参照素子に対しても同様に READ電圧を印加し、得られた参照抵抗値 (例えば、参照出力電流値）と、検出する素子の抵抗値 (例えば、出力電流値）との差分の検出により行うことが好ましい。図 6に示す方法では、メモリ素子 31からの出力 42を負帰還増幅回路 44aにより増幅した出力 45と、参照素子 41からの出力 43を負帰還増幅回路 44b により増幅した出力 46とを差動増幅回路 47に入力し、差動増幅回路 47から得られた出力信号 48を検出している。

[0056] 図 7に示すように、 2以上のメモリ素子 31をマトリクス状に配歹した場合、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ） 34を構築できる。メモリアレイ 34 では、 2以上のビット線 32から選ばれる 1つのビット線（B )と、 2以上のワード線 33力ら選ばれる 1つのワード線 (W )とを選択することにより、座標（B 、 W )に位置するメモリ素子 31aへの情報の記録およびメモリ素子 31aからの情報の読出が可能となる。

[0057] 図 7に示すように、 2以上のメモリ素子 31をマトリクス状に配列する場合、少なくとも 1 つのメモリ素子 31を参照素子とすればよい。

[0058] 図 8に示すように、パストランジスタ 35を用い、 2以上の抵抗変化素子 1をマトリクス状に配列することによつても、不揮発性かつランダムアクセス型の抵抗変化型メモリ（アレイ） 36を構築できる。メモリ 36では、ビット線 32は素子 1の下部電極 2に、ワード線 33は素子 1の上部電極 4に、それぞれ接続されている。メモリ 36では、 2以上のビット線 32から選ばれる 1つのビット線（B )に接続されたパストランジスタ 35aと、 2以上のワード線 33から選ばれる 1つのワード線 (W )に接続されたパストランジスタ 35bとを選択的に ON状態とすることにより、座標（B 、 W )に位置する抵抗変化素子 laへの情報の記録、および、抵抗変化素子 laからの情報の読出が可能となる（情報を読み出すためには、例えば、素子 laの電気抵抗値に対応する電圧である、図 8に示す電圧 Vを測定すればよい）。なお、図 8に示す例では、メモリ 36に参照素子群 37が配置されており、参照素子群 37に接続されたビット線 (B )に対応するパストランジスタ 3

5cを選択的に ON状態とし、図 8に示す電圧 V を測定することにより、素子 laの出力と、参照素子群 37の出力との差分を検出できる。

[0059] 本発明の抵抗変化素子の製造方法の一例を、本発明の抵抗変化素子が組み込まれたメモリ素子の製造方法の一例として、図 9A〜図 9Hに示す。

[0060] 最初に、 MOS— FETであるトランジスタ 21が形成された基板 12を準備する（図 9A

)。基板 12には、ソース 24、ドレイン 25、ゲート絶縁膜 22およびゲート電極 23が形成されている。基板 12上には、基板 12の表面、ゲート絶縁膜 23およびゲート電極 23 全体を被覆するように、 SiOなどの絶縁材料からなる絶縁酸化膜 51が配置されている。

[0061] 次に、絶縁酸化膜 51に、トランジスタ 21におけるソース 24およびドレイン 25へ通じるコンタクトホール 52a、 52bを形成し（図 9B)、コンタクトホール 52a、 52bに導電体を堆積させて、ソース電極 26と、ドレイン電極 27を兼ねる下部電極 2とを形成する（図 9C) ₀ソース電極 26および下部電極 2を形成する際には、堆積させた導電体の表面を平坦ィ匕処理し、図 9Cに示すような坦め込み電極とすることが好ましい。

[0062] 次に、形成した下部電極 2における露出面（基板 12側とは反対側の表面）を、下部電極 2全体が酸化しないように、酸化処理する（図 9D)。図 9Dに示す例では、下部電極 2における基板 12側とは反対側の表面に、被膜 5 (酸化膜）を形成している。

[0063] 即ち、下部電極 2が金属から構成される場合、その表面は、被膜 5として金属酸化物からなり、下部電極 2における当該表面以外の部分（下部電極本体 2a)は金属からなる。換言すれば、下部電極 2は、金属からなる下部電極本体 2aと金属酸化物からなる被膜 5とからなり、被膜 5は、下部電極 2の表面に形成されている。さらに、以降の図 9Hなどに示すように、被膜 5は、下部電極本体 2aと抵抗変化層 3とによって狭持される。これは、図 9Dに示す例に限られず、例えば、以降の図 10Dおよび図 11E に示す例においても同様である。

[0064] 次に、下部電極 2を含む全体にスピネル構造を有する酸化物 53を堆積させた（図 9 E)後、酸化物 53をメサ型などの所定の形状へ微細加工して、抵抗変化層 3を形成する（図 9F)。図 9Fに示す例では、微細加工にフォトリソグラフィ一法を用いているため、形成した抵抗変化層 3上にレジスト 55が残留している。次に、抵抗変化層 3上にレジスト 55を残留させたまま、絶縁酸化膜 51、ソース電極 26、下部電極 2および抵抗変化層 3の全体 (露出している部分全体）に、絶縁層 54を堆積する。次に、レジスト 55をリフトオフにより除去し（図 9G)、除去した部分に上部電極 4を形成して、本発明の抵抗変化素子 1が組み込まれたメモリ素子 31が形成される（図 9H)。

[0065] 本発明の抵抗変化素子の製造方法の別の一例を、図 9A〜図 9Hに示す例と同様に、メモリ素子の製造方法の一例として、図 10A〜図 10Hに示す。

[0066] 最初に、 MOS— FETであるトランジスタ 21が形成された基板 12を準備する（図 10 A)。図 10Aに示す基板 12は、図 9Aに示す基板 12と同様である。

[0067] 次に、絶縁酸化膜 51に、トランジスタ 21におけるソース 24およびドレイン 25へ通じるコンタクトホール 52a、 52bを形成し（図 10B)、コンタクトホール 52a、 52bに導電体を堆積させて、ソース電極 26と、ドレイン電極 27を兼ねる下部電極 2とを形成する（図 10C)。

[0068] 次に、形成した下部電極 2における露出面（基板 12側とは反対側の表面）を、下部電極 2全体が酸化しないように、酸化処理する（図 10D)。図 10Dに示す例では、下部電極 2における基板 12側とは反対側の表面に、被膜 5 (酸化膜）を形成している。

[0069] 次に、下部電極 2、ソース電極 26および絶縁酸化膜 51の全体（露出している部分全体）に、絶縁層 54を堆積し（図 10E)、絶縁層 54における抵抗変化層 3を配置する部分にコンタクトホール 52cを形成する（図 10F)。次に、コンタクトホール 52cにスピネル構造を有する酸化物 53を堆積させ、表面を平坦化処理して、抵抗変化層 3を形成する（図 10G)。最後に、抵抗変化層 3上に上部電極 4を形成し、本発明の抵抗変化素子 1が組み込まれたメモリ素子 31が形成される（図 10H)。

[0070] 本発明の抵抗変化素子の製造方法のまた別の一例を、図 9A〜図 9Hに示す例と同様に、メモリ素子の製造方法の一例として、図 11A〜図 11Jに示す。

[0071] 最初に、 MOS— FETであるトランジスタ 21が形成された基板 12を準備する（図 11 A)。図 11Aに示す基板 12は、図 9Aに示す基板 12と同様である。

[0072] 次に、絶縁酸化膜 51に、トランジスタ 21におけるソース 24およびドレイン 25へ通じるコンタクトホール 52a、 52bを形成し（図 1 IB)、コンタクトホール 52a、 52bに導電体を堆積させて、ソース電極 26と、ドレイン電極 27とを形成する（図 11C)。

[0073] 次に、ソース電極 26およびドレイン電極 27上に、各電極と電気的な接続が確保されるように、それぞれ引き出し電極 56および下部電極 2を形成し（図 11D)、形成した下部電極 2における基板 12側とは反対側の表面を、下部電極 2全体が酸化しないように、酸化処理する（図 11E)。図 11Eに示す例では、下部電極 2における基板 12側とは反対側の表面に、被膜 5 (酸化膜)を形成している。

[0074] 次に、下部電極 2を含む全体に、スピネル構造を有する酸化物 53を堆積させた（図 11F)後、酸化物 53をメサ型などの所定の形状へ微細加工して、抵抗変化層 3を形成する（図 11G)。

[0075] 次に、絶縁酸化膜 51、引き出し電極 56、下部電極 2および抵抗変化層 3の全体（露出している部分全体）に、絶縁層 54を堆積した（図 1 1H)後に、絶縁層 54における上部電極 4を配置する部分にコンタクトホール 52dを形成する（図 1 11)。最後に、形成したコンタクトホール 52dに導電体を堆積させて、上部電極 4を形成し（図 11J)、本発明の抵抗変化素子 1が組み込まれたメモリ素子 31が形成される。

[0076] 図 9A〜図 11Jに示す各工程は、半導体の製造プロセスを応用し、一般的な薄膜形成プロセスおよび微細加工プロセスにより実現できる。各層の形成には、例えば、パルスレーザデポジション（PLD)、イオンビームデポジション（IBD)、クラスターイオンビーム、および RF、 DC、電子サイクロトン共鳴（ECR)、ヘリコン、誘導結合プラズマ (ICP)、対向ターゲットなどの各種スパッタリング法、分子線ェピタキシャル法（MBE )、イオンプレーティング法などを適用することができる。これら PVD (Physical Vapor D印 osition)法の他に、 CVD (Chemical Vapor D印 osition)法、 MOCVD (Metal Org anic Chemical Vapor Deposition)法、メッキ法、 MOD (Metal Organic Decomposition )法、あるいは、ゾルゲル法などを用いてもよい。

[0077] 各層の微細加工には、例えば、半導体製造プロセスや磁性デバイス（GMRや TM Rなどの磁気抵抗素子など)製造プロセスに用いられるイオンミリング、 RIE (Reactive Ion Etching) , FIB (Focused Ion Beam)などの物理的あるいは化学的エッチング法、および、微細パターン形成のためのステッパー、 EB (Electron Beam)法などを用いたフォトリソグラフィー技術を組み合わせて用いればよい。層間絶縁層や、コンタクトホールに堆積させた導電体の表面の平坦化は、例えば、 CMP (Chemical Mechanical Polishing)、クラスタ^——イオンビームエッチングなどを用いればよい。

[0078] 下部電極 2の表面の酸化は、例えば、形成した下部電極 2を、酸素（〇）の分子、ィオン、プラズマあるいはラジカルなどを含む雰囲気下に置き、下部電極 2を構成する元素と酸素とを反応させて行えばよい。その際、下部電極 2の温度や下部電極 2を当該雰囲気下に置く時間などを制御することにより、下部電極 2表面の酸化の状態を制御できる。具体的には、例えば、 Ar雰囲気下あるいは〇を含む Ar雰囲気下において、 A1からなる下部電極 2の成膜をスパッタリング法により行レ、、続けて、 O雰囲気下あるいは不活性ガスを含む O雰囲気下において、 A1と〇とを反応させることにより、

2

表面が酸化処理された A1層（A1_A1〇層）からなる下部電極 2を形成できる。なお、酸素のプラズマやラジカルなどは、 ECR放電、グロ一放電、 RF放電、ヘリコンあるレヽは ICPなどの一般的な手段により発生させることができる。

[0079] 本発明の抵抗変化素子を備える電子デバイスも、同様の方法により実現できる。

実施例

[0080] 以下、実施例により、本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。

[0081] 実施例：!〜 4では、図 1に示すような抵抗変化素子 1を作製し、その抵抗変化特性を評価した。

[0082] (実施例 1)

実施例 1では、スピネル構造を有する抵抗変化層 3として、 MFe O (M = Fe :以下

2 4

、 FF〇）層を用いた。

[0083] 最初に、基板 12として、表面に熱酸化膜（SiO膜）が形成された Si基板を用レ、、当

2

該 Si基板上に、長方形（幅 0. 5mm、長さ 10mm)の開口部を有するメタルマスク Aを配置した後に、下部電極 2として A1層（厚さ 400nm)を積層した。メタルマスク Aを取り除いたところ、積層した A1層のサイズは、上記開口部に対応して 0. 5mm X 10mm であった。 Al層の積層は、マグネトロンスパッタ法により、圧力 0. 7Paのアルゴン雰囲気下において、 Si基板の温度を 0〜400°Cの範囲（主に 27°C)とし、印加する電力を 100Wとして行った。

[0084] 次に、 Si基板と A1層との積層体を、大気に晒すことなぐ A1層の積層を行った真空装置から別の真空装置へ搬送し、圧力 25kPaの酸素雰囲気下において 1分間暴露して、 A1層における Si基板側とは反対側の表面を酸化処理した。酸化処理した A1層の表面を、ォージェ電子分光法により深さ方向に分析したところ、酸化されていない部分との境界は不明瞭ながらも、上記表面に A1の酸化膜が形成されていることが確認できた。

[0085] ォージェ電子分光法は、試料表面への電子線の照射により得られたォージェ電子のスペクトルを解析する手法であり、当該スぺクトノレにおけるピークエネルギーおよびピーク強度から、リチウムからウランに至るまでの元素の種類とその量とを評価できる。また、ォージェ電子分光法は、表面近傍の数原子層に存在する電子の励起に基づく手法であるため、表面の組成分析法として優れている。本実施例における上記深さ方向の分析は、酸化処理した A1層の表面をスパッタリング法により基板 12の方向へ肖位取りながら、ォージェ電子分光法による組成分析を併用して行った。上記酸化処理した A耀では、表面を削り取る量が増加する（即ち、表面からより深い位置になる）に従い、酸素の存在に対応するシグナルの強度が減少した。

[0086] なお、ォージェ電子分光法以外にも、 2次イオン質量分析法、ラザフォード後方散乱法などによっても、 A1の酸化膜が形成されていることが確認できる。

[0087] 次に、上記積層体を、大気に晒すことなく元の真空装置へ再び搬送し、表面を酸化処理した A1層（A1— AIO層）上に、正方形（lmm X 1mm)の開口部を有するメタルマスク Bを配置し、抵抗変化層 3として FFO層（厚さ 200nm)を積層した。抵抗変化層 3は、下部電極 2における酸化膜と接するように形成されることになる。メタルマスク Bを取り除いたところ、積層した FFO層のサイズは、上記開口部に対応して lmm X lmmであった。メタルマスク Bを配置する際には、その開口部の中心（矩形状の開口部において、対向する頂点間を結ぶ 2本の直線の交点を中心とする）と、メタルマスク Bを配置する Al— AIO層の中心とがー致するようにした。積層後、 FFO層の結晶構造を X線回折測定により確認したところ、 FF〇層はスピネル構造を有する多結晶体であった。

[0088] FF〇層の積層は、マグネトロンスパッタリング法により、圧力 0. 6Paのアルゴン雰囲気下において、 Si基板の温度を 250〜400。Cの範囲（主に 250°C)とし、印加する電力を 50Wとして行った。

[0089] 次に、積層した FFO層上に、メタルマスク Aを、その開口部の中心と FFO層の中心とが一致し、かつ、その開口部の長軸方向が、下部電極 2である A1_A1〇層の長軸方向と直交するように配置し、上部電極 4として Pt層（厚さ 300nm)を積層した。メタルマスク Aを取り除いたところ、積層した Pt層のサイズは、上記開口部に対応して 0. 5mm X 10mmであった。このようにして、下部電極 2の長軸方向と上部電極 4の長軸方向とが直交した、 FFO層の接合面積が 0. 5mm X O. 5mmの抵抗変化素子（サンプル 1— 1)を作製した。 Pt層の積層は、マグネトロンスパッタリング法により、圧力 0. 7Paのアルゴン雰囲気下におレ、て、 Si基板の温度を 0〜400°Cの範囲（主に 27°C)とし、印加する電力を 100Wとして行った。

[0090] サンプル 1—1の作製とは別に、下部電極 2として、 A1層の代わりに Ti層、 Ru層、 T a層、 Cu層、 W層、 Ni層、および、 Ti—ΑΙ合金層（合金比 6 : 4)をそれぞれ積層し、酸化処理したサンプル（サンプル 1 _ 2〜 1 _ 8)と、サンプノレ 1 _ 1〜 1 _ 6におレ、て、酸化処理工程を省略したサンプル (参考例サンプル 1 _A〜1 _F)とを作製した。また、下部電極 2として、 Au層を積層したサンプル (酸化処理工程を省略:参考例サンプル 1—G)を別に作製した。酸化処理工程を省略した参考例サンプノレでは、下部電極 2における抵抗変化層 3に接する表面に、酸化膜が形成されていない。各サンプルの作製は、基本的に、サンプル 1—1と同様に行った。各サンプノレにおける FFO層の結晶構造を X線回折測定により確認したところ、全ての FFO層は、スピネル構造を有する多結晶体であった。

[0091] また、これらのサンプノレの作製とは別に、下部電極 2として、 Pt層（酸化処理工程を省略）、および、 SrRuO層を積層したサンプル (比較例 Al、 A2)を作製した。比較

3

例サンプル A2では、下部電極 2の全体が酸化物から形成されている。各比較例サンプルの作製は、基本的に、サンプル 1 1と同様に行った力 SrRuO層の積層には

3

650°C以上の基板温度が必要であるため、サンプル A2では、 SrRuO層の積層を、

3

Si基板の温度を 650°Cとし、酸素—アルゴン混合ガス雰囲気下 (圧力 3Pa、酸素分圧 20%)において、印加する電力を 100Wとして行った。

[0092] このようにして作製した各サンプルに対し、図 5に示すようなパルス状の電圧を印加して、その抵抗変化率を評価した。抵抗変化率の評価は以下のように行った。

[0093] 各サンプルにおける上部電極と下部電極との間に、パルスジェネレータを用いて、図 5に示す SET電圧として 5V (正バイアス電圧）、 RESET電圧として一 5V (負バイァス電圧、大きさ 5V)、： READ電圧として 0. IV (正バイアス電圧）をランダムに印加した（各電圧のパルス幅は 250ns)。 SET電圧および RESET電圧を印加した後、 R EAD電圧の印加により読み出した電流値から素子の電気抵抗値を算出し、算出した電気抵抗値の最大値を R 、最小値を R .として、（R -R ) /R X 100 (%) で示す式より、素子の抵抗変化率を求めた。

[0094] 評価結果を、以下の表 1に示す。

[0095] [表 1]

[0096] 表 1に示すように、比較例サンプル Al、 A2に比べて、参考例サンプル 1 A〜l Gおよび実施例サンプル 1一:!〜 1 8の各サンプルでは、大きな抵抗変化率が得られた。特に、酸化処理工程を行った実施例サンプルでは、 860%以上の大きな抵抗変化率が得られた。また、比較例サンプルでは、 10²回程度の SET電圧および RES ET電圧の印加により、素子の抵抗変化が発現しなくなつたのに対して、実施例サンプルでは、 10⁷回以上の SET電圧および RESET電圧の印加によっても、得られる抵抗変化率は、ほとんど変化しなかった。 [0097] このように、 FFO層を抵抗変化層 3とする抵抗変化素子は、 400°C以下の基板温度で作製できるため、例えば、システム LSIなどの半導体素子への混載を行う場合にも、 A1配線を用いたり、有機物系の層間絶縁体を用いたりすることが可能となる。また、 650°C以上もの高温の製造プロセスが不要であるため、より低コストでの生産が可能であり、生産性に優れる抵抗変化素子とすることができる。

[0098] 実施例サンプルについて、素子を作製する際に、メタルマスク Aおよび Bの開口部面積を変化させたり、フォトリソグラフィー微細化手法を併用することにより、 FFO層の接合面積を 0. Ol x m²〜： 10mm²の範囲で変化させた力得られる抵抗変化率は、ほとんど変化しな力た。

[0099] 次に、サンプル 1—1と同様の Si基板上に、下部電極として A1層を積層し、積層した A1層上に、特表 2002-537627号公報に記載されている酸化物である、 Crドープ（B a, Sr)Ti〇層（BSTO層）を積層した。 A1層の積層は、サンプル 1 1と同様に行レヽ

3

、 BSTO層の積層は、特表 2002-537627号公報の記載に従った。積層した BSTO層の結晶構造を X線回折法により評価したところ、ベロブスカイト構造を有する結晶相は BSTO層に存在しなかった。次に、 BSTO層上に、上部電極として Pt層を積層し、形成した素子の抵抗変化特性を上述した方法により評価したが、素子は、全く抵抗変化特性を発現しなかった。

[0100] BSTO層の代わりに、 BSTO層と同様に特表 2002-537627号公報に記載されている酸化物である、 Crドープ SrZrO層（SZO層）を積層した場合においても、 BSTO

3

層を積層した場合と同様の結果が得られた。

[0101] また、下部電極 2として、 A1層の代わりに、 Au層、 Ru層、 Ti層、 A1層、 Ta層、 Cu層または W層を用いた場合においても、あるいは、これら下部電極 2の各層に対して、サンプル 1—1と同様の酸化処理を行った場合においても、下部電極 2として A1層を用いた場合と同様の結果が得られた。

[0102] 特表 2002-537627号公報に記載されているような、ぺロブスカイト構造を有する BS T〇層あるいは SZO層を形成するためには（即ち、 BSTO層あるいは SZ〇層を抵抗変化層とする抵抗変化素子を形成するためには）、下部電極として、特表 2002-5376 27号公報に開示されている、ぺロブスカイト構造を有する SrRuO層、あるいは、 Pt 層が必要であると考えられる。

[0103] (実施例 2)

最初に、基板 12として、表面に熱酸化膜（SiO膜）が形成された Si基板を用レ、、当

2

該 Si基板上に、サンプル 1—1と同様に、 A1層（厚さ 400nm)を積層し、かつ、その Si 基板側とは反対側の表面を酸化処理した。

[0104] 次に、表面を酸化処理した A1層（A1_A1〇層）上に、サンプル 1—1と同様に、スピネル構造を有する抵抗変化層 3として、 MFe O (M = Mn Zn Fe ：以下、 MZ

2 4 0.54 0.37 0.01

FFO)層（厚さ 200nm)を積層した。 MZFFO層の積層は、マグネトロンスパッタリング法により、圧力 0· 6Paのアルゴン雰囲気下において、 Si基板の温度を 250〜400 °Cの範囲（主に 300°C)とし、印加する電力を 40Wとして行った。積層後、 MZFFO 層の結晶構造を X線回折測定により確認したところ、 MZFFO層はスピネル構造を有する多結晶体であった。また、 MZFFO層の組成は、エネルギー分散型 X線マイクロアナライザー（EDX)により同定した。なお、上記組成は、原子分率に基づいている。

[0105] 次に、積層した MZFFO層上に、サンプル 1 1と同様にして、上部電極 4として Au 層（厚さ 300nm)を積層した。このようにして、下部電極 2の長軸方向と上部電極 4の長軸方向とが直交した、 MZFFO層の接合面積が 0. 5mm X O. 5mmの抵抗変化素子（サンプル 2— 1)を作製した。 Au層の積層は、マグネトロンスパッタリング法により、圧力 0. 7Paのアルゴン雰囲気下において、 Si基板の温度を 0〜400°Cの範囲（主に 27°C)とし、印加する電力を 100Wとして行った。

[0106] サンプル 2—1の作製とは別に、抵抗変化層 3として、 MZFFO層の代わりに、以下の表 2に示す組成を有する層をそれぞれ積層したサンプル (サンプル 2_ 2〜2— 4) と、サンプル 2_：!〜 2— 4において、 A1層の酸化処理工程を省略したサンプル（参考例サンプル 2_A〜2_D)とを作製した。各サンプルの作製は、基本的に、サンプル 2_ 1と同様に行った。各サンプルにおける抵抗変化層の結晶構造を X線回折測定により確認したところ、全ての抵抗変化層は、スピネル構造を有する多結晶体であつた。

[0107] このようにして作製した各サンプルに対し、実施例 1と同様にして、その抵抗変化率を評価した。評価結果を以下の表 2に示す。 [0108] [表 2]

[0109] 表 2に示すように、全てのサンプルにおいて、 700%以上の大きな抵抗変化率が得られ、特に実施例サンプルの抵抗変化率（850%以上）が、参考例サンプルの抵抗変化率（700%以上）よりも大きい傾向にあった。また、各実施例サンプルとも、 400 °C以下の基板温度で作製できた。

[0110] (実施例 3)

2

該 Si基板上に、サンプル 1—1と同様に T耀（厚さ 400nm)を積層し、かつ、その Si 基板側とは反対側の表面を酸化処理した。

[0111] 次に、表面を酸化処理した Ti層（Ti_Ti〇層）上に、サンプル 2—1と同様に、スピネル構造を有する抵抗変化層 3として、 MZFFO層（厚さ 200nm)を積層した。積層後、 MZFFO層の結晶構造を X線回折測定により確認したところ、 MZFFO層はスピネル構造を有する多結晶体であった。

[0112] 次に、積層した MZFFO層上に、サンプル 1—1と同様にして、上部電極 4として Pt 層（厚さ 300nm)を積層した。このようにして、下部電極 2の長軸方向と上部電極 4の長軸方向とが直交した、 MZFFO層の接合面積が 0. 5mm X O. 5mmの抵抗変化素子（サンプル 3 - 1 )を作製した。

[0113] サンプル 3—1の作製とは別に、下部電極 2として、 Ti層の代わりに Ru層、 A1層、 T a層、 Cu層、 W層および Ni層をそれぞれ積層し、酸化処理したサンプル（サンプル 3 _ 2〜3 _ 7)と、サンプノレ 3_：!〜 3— 2、および、 3_4〜3_ 6において、酸化処理工程を省略したサンプル (参考例サンプル 1 _A〜1 _E)とを作製した。また、下部電極 2として、 Au層を積層したサンプル（酸化処理工程を省略：参考例サンプル 3 - F)を別に作製した。酸化処理工程を省略した参考例サンプノレでは、下部電極 2における抵抗変化層 3に接する表面に、酸化膜が形成されていない。各サンプルの作製は、基本的に、サンプル 3— 1と同様に行った。各サンプルにおける MZFFO層の結晶構造を X線回折測定により確認したところ、全ての MZFFO層は、スピネル構造を有する多結晶体であった。

[0114] また、これらのサンプノレの作製とは別に、下部電極 2として、 Pt層（酸化処理工程を省略）、および、 SrRuO層を積層したサンプル (比較例 Bl、 B2)を作製した。各層の

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積層は、サンプル A1および A2と同様に行った。

[0115] このようにして作製した各サンプルに対し、実施例 1と同様にして、その抵抗変化率を評価した。評価結果を以下の表 3に示す。

[0116] [表 3]

サンプル a t

下職極 2 a s 上纏極 4

o. (%)

3- 1 Ti-TiO, 1050

3- 2 Ru-RuO_x 1520

3 -3 AI-AI0_X 1600

3-4 Ta-TaO, 1450

3-5 Cu-CuO, 850

3 - 6 -W0_X 1050

3 - 7 Ni-NiO_x 900

3— A Ti HZFFO Pt 800

3-B Ru 500

3— C Ta 650 例

3-D Cu 450

3- E W 500

3 - F Au 730

B 1 Pt 10 比歸 IJ

B 2 SrRu0₃ 20

[0117] 表 3に示すように、比較例サンプル Bl、 B2に比べて、参考例サンプル 3_A〜3_ Fおよび実施例サンプル 3 _：!〜 3— 7の各サンプルでは、大きな抵抗変化率が得られた。特に、酸化処理工程を行った実施例サンプルでは、 850%以上、下部電極 2 の構成によっては、 1000%以上、あるいは、 1500%以上の大きな抵抗変化率が得られた。また、比較例サンプルでは、 10²回程度の SET電圧および RESET電圧の印加により、素子の抵抗変化が発現しなくなつたのに対して、実施例サンプルでは、 10 7回以上の SET電圧および RESET電圧の印加によっても、得られる抵抗変化率は、ほとんど変化しなかった。また、各実施例サンプルとも、 400°C以下の基板温度で作製できた。

[0118] (参考例 1)

最初に、基板 12として、表面に熱酸化膜 (SiO膜)が形成された Si基板を用い、当

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該 Si基板上に、サンプル 1—1と同様に、 A1層（厚さ 400nm)を積層した。 [0119] 次に、 Al層の酸化処理を行うことなぐ積層した A1層上に、スピネル構造を有する抵抗変化層 3として CoFe〇（以下、 CFO)層（厚さ 200nm)を積層した。 CF〇層の

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積層は、マグネトロンスパッタリング法により、圧力 0. 6Paのアルゴン雰囲気下において、 Si基板の温度を 250〜400。Cの範囲（主に 350。C)とし、印加する電力を 100W として行った。積層後、 CF〇層の結晶構造を X線回折測定により確認したところ、 CF 〇層はスピネル構造を有する多結晶体であった。

[0120] 次に、積層した CFO層上に、サンプル 1—1と同様にして、上部電極 4として Ag層（厚さ 300nm)を積層した。このようにして、下部電極 2の長軸方向と上部電極 4の長軸方向とが直交した、 CFO層の接合面積が 0. 5mm X O. 5mmの抵抗変化素子を作製した。 Ag層の積層は、マグネトロンスパッタリング法により、圧力 0. 7Paのァルゴン雰囲気下において、 Si基板の温度を 0〜400°Cの範囲（主に 27°C)とし、印加する電力を 100Wとして行った。

[0121] このようにして作製した素子に対し、実施例 1と同様にして、その抵抗変化率を評価したところ、 180%の抵抗変化率が得られた。

[0122] 次に、 CFO層の代わりに、上述した MZFFO層を積層して、抵抗変化素子を同様に作製した。作製した素子に対し、実施例 1と同様にして、その抵抗変化率を評価したところ、 250%の抵抗変化率が得られた。

産業上の利用可能性

[0123] 以上説明したように、本発明の抵抗変化素子は抵抗変化特性に優れている。また、本発明の抵抗変化素子は、 400°C以下の製造プロセスにより製造可能であるため、製造時における半導体製造プロセスの応用が容易であり、例えば、半導体素子と組み合わせることにより、様々な電子デバイスへの応用を図ることができる。また、本発明の抵抗変化素子は、情報を電気抵抗値として不揮発に保持でき、従来の電荷蓄積型メモリ素子に比べて素子の微細化も容易である。本発明の抵抗変化素子を用いた電子デバイスとしては、例えば、情報通信端末などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。

Claims

請求の範囲

[1] 電気抵抗値が異なる 2以上の状態が存在し、

所定の電圧または電流の印加により、前記 2以上の状態から選ばれる 1つの状態から他の状態へと変化する抵抗変化素子であって、

上部電極および下部電極と、双方の前記電極により狭持された抵抗変化層とを含む多層構造体が基板上に配置され、

前記抵抗変化層は、スピネル構造を有し、

前記下部電極における前記抵抗変化層側の表面が、酸化されてレ、る抵抗変化素子。

[2] 前記下部電極における前記表面に、前記下部電極を構成する元素の酸化膜が形成されてレ、る請求項 1に記載の抵抗変化素子。

[3] 前記下部電極が、 Ru、 Ti、 Al、 Ta、 Cu、 Wおよび Niから選ばれる少なくとも 1種の元素を含む請求項 1に記載の抵抗変化素子。

[4] 前記抵抗変化層が、式 MM' Oにより示される組成を有する酸化物を含む請求項

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1に記載の抵抗変化素子。

ただし、前記 Mおよび M'は、 Mn、 Fe、 Co、 Ni、 Cuおよび Znから選ばれる少なくとも 1種の元素であり、互いに異なっていても、同一であってもよい。

[5] 前記 M' 、 Feである請求項 4に記載の抵抗変化素子。

[6] 抵抗変化率が、 400%以上である請求項 1に記載の抵抗変化素子。

[7] 抵抗変化率が、 850%以上である請求項 1に記載の抵抗変化素子。

[8] 前記所定の電圧または電流が、パルス状である請求項 1に記載の抵抗変化素子。

[9] 請求項 1に記載の抵抗変化素子の製造方法であって、

基板上に下部電極を形成し、

前記形成した下部電極の表面を酸化処理し、

前記処理した下部電極上に、スピネル構造を有する抵抗変化層、および、上部電極を順に形成する抵抗変化素子の製造方法。

[10] 前記下部電極、前記抵抗変化層および前記上部電極の形成を、前記基板の温度を 400°C以下として行う請求項 9に記載の抵抗変化素子の製造方法。