WO2002059970A2

WO2002059970A2 - Mos-transistor

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Publication number: WO2002059970A2
Application number: PCT/DE2002/000177
Authority: WO
Inventors: Andreas Dollinger; Herbert Koblmiller; Michael Mark; Martin Streibl; Volker Schultheiss; Martin Wendel; Günter HOFER; Günter Krasser; Josef Prainsack; Walter Schuchter; Wolfgang Stadler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-01-25
Filing date: 2002-01-21
Publication date: 2002-08-01
Anticipated expiration: 2003-07-25
Also published as: WO2002059970A3; DE10103297A1

Abstract

Es ist ein CMOS-Transistor (T) angegeben, welcher eine Vielzahl parallel geschalteter Einzeltransistoren (T1 bis Tn) umfaßt. Die Einzeltransistoren (T1 bis Tn) sind jeweils mit einem zusätzlichen Vorwiderstand (R) versehen. Die beschriebene Schaltung verbindet einen Schutz vor elektrostatischer Entladung mit guten Hochfrequenzeigenschaften eines CMOS-Transistors und ist insbesondere für Analogschaltungen geeignet.

Description

Beschreibung

MOS-Transistor

Die vorliegende Erfindung betrifft einen MOS-Transistor.

Es besteht die Notwendigkeit, für Hochfrequenz geeignete, analoge CMOS-Halbleiterschaltungen vor elektrostatischer Entladung, ESD, Electrostatic Discharge zu schützen. ESD-Pulse, welche Spitzenspannungen von mehreren 1000 Volt erreichen können, zerstören ungeschützte CMOS-Halbleiterschaltungen.

Bei einer elektrostatischen Entladung können verschiedene Fehlermechanismen zur Zerstörung im Halbleiter führen. Die wichtigsten Fehlermechanismen dabei sind:

1. Der Durchbruch eines Source-Bulk oder Drain-Bulk-

Diffusionsgebietes, welches jeweils eine Diode bildet, in

Sperrichtung.

2. Ein Durchbruch zwischen Source- und Drain-Anschluß eines Transistors .

3. Die Zerstörung des Gate-Oxids des Transistors.

Zur Vermeidung der Mechanismen 1. und 2. bei einer elektrostatischen Entladung ist es wünschenswert, eine homogene Verteilung des von der elektrostatischen Entladung hervorgerufenen Entladestromes über das gesamte belastete Bauteil hinweg sicherzustellen.

Es ist bereits bekannt, die homogene Stromverteilung des Entladestromes durch Verringerung der Leitfähigkeit der Diffusionsgebiete im Feldeffekttransistor zu erzielen. Bei Salizid (self-aligned silicide) -Prozessen kann dies durch Erhöhung des Abstands der Kontaktlöcher zum Gate auf der Drain- und/oder Source-Seite sowie durch ein Abblocken des Salizids auf der Drain- und Source-Diffusion sowie über dem Transistorgate erfolgen. Ein derartiger, technologischer Eingriff in den Fertigungsprozeß wird als Salicide-Blocking bezeichnet und erfordert im Herstellungsprozeß eine zusätzliche Masken- und Belichtungsebene. Bei Halbleiter-Technologien ohne sali- zidierte Diffusion genügt die Erhöhung des Abstands der Kontaktlöcher zum Gate auf der Drain- und/oder Source-Seite. Die aktiven Transistoren, die eine direkte Verbindung zu einem Anschlußpad haben, müssen auf diese Art bezüglich ESD verbes- sert werden.

Die beschriebenen prozeßtechnischen oder layouttechnischen Maßnahmen bei der Fertigung haben im wesentlichen zwei negative Auswirkungen auf die Hochfrequenzeigenschaften der Schaltung:

1. Ein vergrößertes Diffusionsgebiet führt zwangsläufig zu einer vergrößerten Transistorkapazität. Jede zusätzliche Kapazität des aktiven Transistors, beispielsweise Treiber, Ein- gangstransistor, et cetera, sowie des diesen schützenden Bauteils hat nachteilhafte Auswirkungen auf die Hochfrequenzeigenschaften.

2. Es verringert sich durch das Salicide Blocking herstel- lungsbedingt die Leitfähigkeit des Gate-Anschlusses des Transistors, was zu einer Verschlechterung der Hochfrequenz- Eigenschaften des Transistors in einem Ausmaß führt, welches die Einsatzmöglichkeit eines derart geschützten Elements in Hochfrequenz-Schaltungen stark einschränkt.

Aufgabe der vorliegenden Erfindung ist es, einen MOS- Transistor anzugeben, der vor elektrostatischen Entladungen geschützt ist und der zur Anwendung in der Hochfrequenztechnik, insbesondere in Analogschaltungen, geeignet ist.

Die Aufgabe wird gelöst mit einem MOS-Transistor, aufweisend

zeltransistΩrs die Spannung an allen anderen Einzeltransistoren in einem Ausmaß weiter an, welches zu einem Durchbruch weiterer Einzeltransistoren führt. Insgesamt führt dieser Mechanismus dazu, daß sich letztlich der Entladestrom eines ESD-Pulses homogen über alle Einzeltransistoren verteilt.

Der erforderliche Widerstandswert der Vorwiderstände kann in einfacher Weise aus den Parametern TriggerSpannung, Haltespannung und intrinsischer ESD-Festigkeit eines Einzeltransi- stors bestimmt werden. Diese Parameter können bereits in frühen Entwicklungsstadien in einfacher Weise durch Simulationen bestimmt sein.

Gegenüber einem einteiligen Transistor weist eine Parallel- Schaltung einer Vielzahl von Einzeltransistoren eine gleich gute oder bessere ESD-Festigkeit auf. Bezüglich der Hochfrequenz-Eigenschaften, insbesondere der Rauscheigenschaften, ist ein in eine Vielzahl von Einzeltransistoren, welche parallel geschaltet sind, aufgeteilter Transistor deutlich ver- bessert.

Ein weiterer Vorteil der Aufteilung der Schutzstruktur mit den Vorwiderständen und den Teiltransistoren in viele kleine, parallel geschaltete Transistorfinger oder TransistΩrelemente liegt darin, daß mit den kleinen Transistorelementen die in allen Schaltungslayouts auftretenden, ungenutzten Flächenteile ausfüllbar sind. Im Gegensatz zum herkömmlichen, vorbekannten ESD-Schutz können gemäß dem vorliegenden Prinzip die einzelnen Teiltransistoren sowie die diskreten Vorwiderstände über größere Bereiche des Schaltungslayouts verteilt werden. Die in der Parallelschaltung und den Teiltransistoren unterschiedlichen Metallzuleitungswiderstände spielen hierbei, bei korrekter Wahl des Widerstandswerts des Vorwiderstands, eine untergeordnete Rolle. Hierbei ist die erzielbare Flächenaus- nutzung jedoch im Einzelfall gegenüber der Hochfrequenz- Tauglichkeit des Schaltungslayouts abzuwägen. J L t t P>

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licide-BlΩcking gebildet sein. Da das Salicide-Blocking eine eigene Masken- und Belichtungsebene erfordert, welche typischerweise im Bereich von 3 % der gesamten Scheibenkosten liegt, können hierdurch die Scheibenkosten in einem Ferti- gungsprozeß bei der Waferherstellung signifikant gesenkt sein.

Insgesamt ist mit dem vorliegenden Prinzip eine Anpassung von CMOS-Transistoren und anderen CMOS-Bauteilen bezüglich ESD- Eigenschaften und bezüglich Hochfrequenz-Eigenschaften praktisch unabhängig voneinander möglich.

In einer bevorzugten Ausführungsform der vorliegenden Erfindung weisen alle Vorwiderstände des CMOS-Transistors den gleichen Widerstandswert auf. Dies führt zu besonders homogener Stromverteilung im Fehlerfall.

In einer weiteren, bevorzugten Ausführungsform der Erfindung sind die Vorwiderstände zwischen den Source-Anschlüssen der gesteuerten Teilstrecken und den Source-Anschlüssen des CMOS- Transistors angeschlossen. Ein derartiger CMOS-Transistor weist insgesamt einen bezüglich ESD geschützten Source- Anschluß auf.

In einer alternativen, bevorzugten Ausführungsform der vorliegenden Erfindung sind die Vorwiderstände zwischen den Drain-Anschlüssen der gesteuerten Teilstrecken und den Drain- Anschluß des CMOS-Transistors angeschlossen. Hierdurch ist ein CMOS-Transistor mit geschütztem Drain-Anschluß gebildet.

Prinzipiell können dabei Source- und Drain-Anschlüsse vertauschbar und erst durch eine äußere Beschaltung eines CMOS- Transistors festgelegt sein.

In einer weiteren, bevorzugten Ausführungsform der Erfindung weist der CMOS-Transistor mehrere, zweite Teiltransistoren auf, wobei je ein erster Teiltransistor und je ein zweiter Teiltransistor mit ihren gesteuerten Strecken eine Serienschaltung bilden. Ein derartiger Transistor kann auch als kaskadierter Transistor bezeichnet sein. Insgesamt kann dabei je ein erster Teiltransistor mit je einem zweiten Teiltransi- stör und je einem Vorwiderstand je eine Serienschaltung bilden, wobei eine Vielzahl derartiger Serienschaltungen parallel miteinander verschaltet ist.

In einer weiteren, bevorzugten Ausführungsform der Erfindung liegt der Widerstandswert der Vorwiderstände jeweils in einem Bereich von 100 bis 300 Ω. Durch die Parallelschaltung vieler Einzeltransistoren ist insgesamt ein schaltungstechnisch wirksamer Vorwiderstand des CMOS-Transistors von nur wenigen Ohm oder darunter gebildet. Hierdurch bleiben die günstigen Hochfrequenz-Eigenschaften des CMOS-Transistors erhalten.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung haben die Einzeltransistoren, also erste und zweite Einzeltransistoren, eine Gate-Weite, welche in einem Bereich zwischen 0,4 und 10 μm liegt. Eine Weite der Einzeltransistoren oder Finger < 10 μm stellt eine homogene Stromverteilung über die Weite des Einzeltransistors hinweg sicher. Die Untergrenze von 0,4 μm ist derzeit eine technologisch bedingte Untergrenze und kann in zukünftigen Technolo- gien bei höherer Integrationsdichte selbstverständlich auch kleiner sein.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung weisen die Einzeltransistoren jeweils einen Ga- teanschluß auf, der in Salizid-Technik gebildet ist. Hierdurch sind besonders gute Hochfrequenz-Eigenschaften erreicht.

In einer weiteren, bevorzugten Ausführungsform der vorliegen- den Erfindung sind die Vorwiderstände in Poly-Silizium-

Technik gebildet. Zum Erreichen besonders guter Hochfrequenzeigenschaften können die Vorwiderstände in Polysiliziumtech- nik oder in Polysilizium mit Salicide-Blocking realisiert sein. Das Fertigen der Vorwiderstände ohne Salizid führt zu einer Steigerung des Schichtwiderstandes des Polysiliziums um typischerweise 1 bis 2 Größenordnungen, was zu einem kleine- ren Flächenbedarf des Widerstands und damit insgesamt zu einem kleineren Chipflächenbedarf des CMOS-Transistors führt. In Abhängigkeit von der bereitgestellten Fertigungstechnologie können die Vorwiderstände jedoch auch durch LDD- Implantation, in n-dotierten Wannen oder mit Metall/Via/Kon- takt-Ketten realisiert sein.

In einer weiteren, bevorzugten Ausführungsform der vorliegenden Erfindung weisen die Einzeltransistoren jeweils einen beidseitig kontaktierten Gateanschluß auf. Hierdurch sinkt der maximale Abstand zu einem Kontaktloch auf 0,2 bis 2,5 μm und der entsprechende Widerstand der Gateelektrode sinkt auf wenige Ohm. Hierdurch sind sehr hohe Grenzfrequenzen ermöglicht, ein sehr geringes Rauschen der Gateelektrode sowie insgesamt eine sehr gute Hochfrequenztauglichkeit .

Allgemein ist unter Salizid ein selbstjustiertes (Self- Aligned) Silizid verstanden.

Weitere Einzelheiten der Erfindung sind Gegenstand der Un- teransprüche.

Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert. Es zeigen:

Figur 1 ein erstes Ausführungsbeispiel eines erfindungsgemäßen CMOS-Transistors mit geschützten Source- Anschluß,

Figur 2 ein Ausführungsbeispiel der vorliegenden Erfindung mit geschütztem Drain-Anschluß, Figur 3 ein Ausführungsbeispiel der Erfindung mit einem geschützten Drain-Anschluß kaskadierter Transistoren,

Figur 4 eine beispielhafte Ausführungsform eines Transi- stors gemäß Figur 1 oder 2 in einem vereinfachten

Layout,

Figur 5 ein Ausführungsbeispiel eines CMOS-Transistors gemäß Figur 3 anhand eines vereinfachten Layouts und

Figur 6 ein Diagramm zum Vergleich der ESD-Festigkeit bezüglich der Bauteil-Weite gemäß vorliegendem Prinzip bei verschiedenen Parametern.

Figur 1 zeigt in der rechten Bildhälfte das Ersatzschaltbild eines CMOS-Transistors T mit einem als Gateanschluß ausgeführten Steueranschluß 1, zur Steuerung einer gesteuerten Strecke. Die gesteuerte Strecke des Transistors T ist mit Anschlußknoten Kl, K2 gekoppelt. Die gesteuerte Strecke des Transistors T umfaßt einen Drain-Anschluß D, welcher mit dem ersten Schaltungsknoten Kl verbunden ist und einen Source- Anschluß S, welcher zum Schutz vor elektrostatischer Entladung über einen Ersatzwiderstand R/n mit dem zweiten Schaltungsknoten K2 verbunden ist. Das beschriebene, rechts in Fi- gur 1 gezeigte Schaltbild ist ein Ersatzschaltbild des CMOS- Transistors T, welcher in der linken Bildhälfte von Figur 1 in einzelne, erste Teiltransistoren aufgeteilt dargestellt ist .

Der Transistor T umfaßt erste Teiltransistoren Tl, T2... Tn, welche miteinander parallelgeschaltet sind. Dabei sind alle Drain-Anschlüsse der ersten Teiltransistoren Tl bis Tn unmittelbar miteinander im ersten Schaltungsknoten Kl verbunden. An jedem Source-Anschluß der ersten Teiltransistoren Tl bis Tn ist je ein Vorwiderstand R mit einem Anschluß angeschlossen, wobei die weiteren Anschlüsse der Vorwiderstände R unmittelbar miteinander in einem zweiten Schaltungsknoten K2 verbunden sind. Die Steueranschlüsse der Teiltransistoren Tl bis Tn, das heißt deren Gateanschlüsse, sind miteinander im Gateanschluß des Transistors T verbunden, der als erster Steuereingang 1 des Transistors T bezeichnet ist. Demnach bilden die ersten Teiltransistoren Tl bis Tn eine Parallelschaltung. Dabei können die Transistorweiten der Einzeltran- sistoren Tl bis Tn zur Ermittlung der Transistorweite des Transistors T aufaddiert werden. Bei einer Anzahl von n ersten Teiltransistoren Tl bis Tn ergibt sich für den Ersatzwi- derstand R/n im Ersatzschaltbild ein Widerstandswert aus dem Quotienten des Widerstandswerts eines Vorwiderstandes R und der Anzahl n der ersten Teiltransistoren Tl bis Tn . Insgesamt ist ein CMOS-Transistor T mit einem vor ESD-Impulsen geschützten Source-Anschluß gebildet.

Der Widerstandswert der einzelnen Vorwiderstände R liegt in einem Bereich von 100 bis 200 Ω. Durch Parallelschaltung der Vielzahl von ersten Teiltransistoren verringert sich die schaltungstechnische Wirkung des Vorwiderstands R auf wenige Ohm, so daß die günstigen Hochfrequenz-Eigenschaften des CMOS-Transistors T erhalten bleiben.

Die einzelnen Teiltransistoren weisen eine geringe Gateweite von < 10 μm auf. Hierdurch ist ein homogener Stromfluß über die gesamte Weite eines Einzelfingers des Transistors gegeben. Damit ist eine verbesserte ESD-Festigkeit sichergestellt. Die Gateweite der Einzeltransistoren oder Teiltransistoren wird nach unten hin durch die Technologie begrenzt.

Die Anzahl n der ersten Teiltransistoren Tl bis Tn kann beispielsweise in einem Bereich zwischen 10 und 100 liegen. Beispielsweise kann die Anzahl n der ersten Teiltransistoren 64 betragen, was durch Parallelschaltung von 4 Gruppen ä 16 Einzeltransistoren erzielbar ist.

Figur 2 zeigt ein weiteres Ausführungsbeispiel eines CMOS- Transistors T, der ebenfalls durch eine Vielzahl parallelge-

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spezifische Widerstandswerte ergibt. In alternativen Ausführungsformen kann der Vorwiderstand R oder können die Vorwiderstände R jedoch nicht nur in Polysilizium oder in Polysi- lizium mit Salicide-Blocking gebildet sein, sondern auch durch LDD-Implantationen, N-Wannen oder Metall/Via/Kontakt- Ketten.

Die Gateweite der Gateanschlüsse G gemäß Figur 4 beträgt zirka 0,4 bis 10 μm. Anders als in Figur 4 gezeigt, kann eine weitere Verbesserung durch beidseitiges Kontaktieren der Gateelektroden erzielt sein. Hierdurch sinkt der Maximalabstand zu einem Kontaktloch auf zirka 0,2 bis 2,5 μm, und der entsprechende Widerstand der Gateelektrode G sinkt auf wenige Ohm. Somit können sehr hohe Grenzfrequenzen des Transistors, in Verbindung mit geringem Rauschen und ausgezeichneter Hochfrequenz-Tauglichkeit erzielt sein.

Weitere Vorteile der Transistorstruktur gemäß Figur 4 liegen im homogenen Zünden aller Transistorfinger oder Einzeltransi- stören aufgrund der Vorwiderstände R, der guten Transferier- barkeit des beschriebenen Layouts von einer Chipfabrik (Fab) in eine andere, in der guten Flächenausnutzung sowie der einfachen Anpaßbarkeit an die anwendungsabhängig geforderten Parameter durch die Möglichkeit der nahezu unabhängigen Ein- stellbarkeit von ESD-Festigkeit und Hochfrequenz- Eigenschaften.

Figur 5 zeigt ein mögliches, vereinfachtes Layout für eine Transistorstruktur mit kaskadierten Transistoren gemäß Fi- gur 3. Während bei dem Layout gemäß Figur 4 der zweite Anschlußkontakt K2 ESD-geschützt ist, ist bei dem Transistorlayout gemäß Figur 5 der erste Anschlußkontakt Kl ESD- geschützt. Weiterhin weist die Transistorstruktur einen zweiten, vor elektrostatischen Entladungen ungeschützten An- schluß K2 auf. Wie bereits Figur 3 entnehmbar, weist die

Transistorstruktur zwei Steueranschlüsse 1, 2 auf. Die Transistorstruktur umfaßt 16 Einzeltransistorgruppen, welche je- LO LO to to P¹ P>

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Das beschriebene Prinzip ist nicht auf CMOS-Transistoren beschränkt. Auch eine sinngemäße Übertragung auf andere Halbleiterstrukturen, wie beispielsweise Dioden, liegt im Rahmen der beschriebenen Erfindung.

Bezugszeichenliste

1 Gateanschluß

2 Gateanschluß 3 Diffusionsgebiet

4 Koppelgebiet

5 Kennlinie

6 Kennlinie

7 Kennlinie 8 Kennlinie

D Drain

Kl Schaltungsknoten

K2 Schaltungsknoten n Anzahl R Vorwiderstand

R/n Ersatzwiderstand

S Source

T CMOS-Transistor

Tl bis Tn erster Teiltransistor Tl ' bis Tn' zweiter Teiltransistor

Claims

Patentansprüche

1. MOS-Transistor (T) , aufweisend

- einen Steueranschluß (1) , - einen ersten und einen zweiten Lastanschluß (Kl, K2 ) , die mit einer gesteuerten Strecke des Transistors (T) gekoppelt sind,

- mehrere parallelgeschaltete Strompfade, welche einerseits mit dem ersten Lastanschluß (Kl) und andererseits mit dem zweiten Lastanschluß (K2) verbunden sind, von denen die

Strompfade jeweils eine Serienschaltung aus der gesteuerten Strecke eines ersten Teiltransistors (Tl bis Tn) und einem daran angeschlossenen Vorwiderstand (R) umfassen, und

- je einen Steueranschluß (G) an den Teiltransistoren (Tl bis Tn) ,

- wobei die Steueranschlüsse (G) der Teiltransistoren (Tl bis Tn) miteinander und mit dem Steueranschluß (1) des Transistors (T) verbunden sind.

2. MOS-Transistor nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Vorwiderstände (R) jeweils gleiche Widerstandswerte aufweisen.

3. MOS-Transistor nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Vorwiderstände (R) zwischen den Source-Anschlüssen der gesteuerten Teilstrecken (S) und dem sourceseitigen, zweiten Lastanschluß (K2) des MOS-Transistors (T) angeschlossen sind.

4. MOS-Transistor nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Vorwiderstände (R) zwischen den Drain-Anschlüssen der gesteuerten Teilstrecken (D) und dem drainseitigen, ersten Lastanschluß (Kl) des MOS-Transistors (T) angeschlossen sind.

5. MOS-Transistor nach einem der Ansprüche 1 bis 4, d a du r c h g e k e n n z e i c h n e t, daß der MOS-Transistor (T) in jedem Strompfad je einen zweiten Teiltransistor (Tl ' , T2 ' bis Tn') aufweist, wobei je ein erster Teiltransistor (Tl bis Tn) und je ein zweiter Teiltran- sistor (Tl' bis T ' ) mit ihren gesteuerten Strecken und mit dem Vorwiderstand eine Serienschaltung bilden.

6. MOS-Transistor nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß der Widerstandswert der Vorwiderstände (R) in einem Bereich von 100 bis 300 Ω liegt.

7. MOS-Transistor nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Einzeltransistoren eine Gateweite haben, die zwischen 0,4 μm und 10 μm liegt.

8. MOS-Transistor nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die Einzeltransistoren (Tl bis Tn, Tl ' bis Tn ' ) einen Gatean- schluß (G) haben, der in Salizid-Technik gebildet ist.

9. MOS-Transistcr nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die Vorwiderstände (R) Polysilizium-Widerstände sind.

10. MOS-Transistor nach einem der Ansprüche 1 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die Einzeltransistoren (Tl bis Tn, Tl ' bis Tn ' ) einen über zwei Kontaktlöcher kontaktierten Gateanschluß haben.