[go: up one dir, main page]

WO2001075789A1 - Method of manufacturing cof package - Google Patents

Method of manufacturing cof package Download PDF

Info

Publication number
WO2001075789A1
WO2001075789A1 PCT/JP2001/002719 JP0102719W WO0175789A1 WO 2001075789 A1 WO2001075789 A1 WO 2001075789A1 JP 0102719 W JP0102719 W JP 0102719W WO 0175789 A1 WO0175789 A1 WO 0175789A1
Authority
WO
WIPO (PCT)
Prior art keywords
chip
chip mounting
tapered
mounting hole
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2001/002719
Other languages
English (en)
French (fr)
Inventor
Masanori Akita
Toshihiro Mori
Koji Ito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toray Engineering Co Ltd
Original Assignee
Toray Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toray Engineering Co Ltd filed Critical Toray Engineering Co Ltd
Priority to US10/240,673 priority Critical patent/US6841419B2/en
Priority to DE60110906T priority patent/DE60110906T2/de
Priority to EP01917673A priority patent/EP1280101B1/en
Publication of WO2001075789A1 publication Critical patent/WO2001075789A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15157—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies

Definitions

  • the present invention relates to a method for manufacturing a COF package such as a contactless ID card.
  • C 0 F Chip on Film
  • non-contact ID force and non-contact time are manufactured by various methods.
  • the bumps (protrusion electrodes) of the IC chip are aligned with the electrodes of the antenna circuit formed on the resin film substrate, and then the IC chip is pressed to perform flip chip bonding.
  • a method of filling the minute gaps (or minute gaps) between chips with a resin and sealing, that is, underfilling, may be mentioned.
  • a semi-cured anisotropic conductive film is adhered to an electrode portion of an antenna circuit formed on a resin film substrate, and then a bump (projection electrode) of an IC chip is attached to an electrode of the antenna circuit. Alignment is performed, and then the IC chip is heated and pressed to join and harden the anisotropic conductive film.
  • a resin film substrate provided with a chip mounting hole and an IC chip formed with electrodes are prepared, and Exposing the electrode on the substrate surface After the IC chip is inserted into the chip mounting hole and fixed as described above, a circuit pattern connected to the @@ is formed on the substrate surface (hereinafter, this method is referred to as an IC chip embedded manufacturing method). ) It was strongly proposed.
  • the chip mounting hole must be larger than the IC chip because the IC chip is inserted into the chip mounting hole provided on the resin film substrate. Therefore, a minute gap (or a minute gap) is formed between the inserted IC chip and the chip mounting hole, so that the minute gap is filled with a resin of the same quality as the substrate, and Both are fused by pressing.
  • the thin resin film substrate itself is liable to deform during the fusion, and the IC chip moves due to the calo pressure, causing the chip position to fluctuate and become unstable.
  • the circuit pattern is formed on the board surface after the IC chip is inserted and fixed in the chip mounting hole, it is accurately formed with respect to the electrode of the IC chip, that is, the position is not displaced more than specified.
  • the present invention has been made in view of the above-mentioned drawbacks, and a first object of the present invention is to place an IC chip at a position higher than a specified value when obtaining a COF package by an IC chip embedded manufacturing method. It is possible to obtain a C0F package of constant quality that can be embedded in And to be able to The second purpose is to provide C 0 F with constant quality.
  • An object of the present invention is to enable mass production of a package.
  • a resin film substrate provided with a chip mounting hole and an IC chip having electrodes formed thereon are prepared, and the electrodes are exposed on a substrate surface.
  • a circuit pattern connected to the electrode is formed on the substrate surface.
  • the hole and the IC chip are provided in a tapered shape, and the IC chip is fixed to the chip mounting hole with a sealant or an adhesive.
  • the resin film substrate is pressed with a heated taper die to form the chip mounting hole, or a wafer on which a conductive pattern is formed is formed.
  • the cutting is performed by a grinding rotary cutter so that the cutting surface forms a tapered surface, and the IC chip formed with S is prepared.
  • FIG. 1 is a view showing a mode in which a tapered IC chip is inserted into a chip mounting taper hole of a resin film substrate.
  • FIG. 2 is a diagram showing a tapered IC chip obtained by cutting the wafer of FIG.
  • FIG. 3 is a view showing a tapered IC chip obtained by cutting the wafer of FIG.
  • FIG. 4 is a diagram showing a mode of cutting a wafer to a chip size.
  • Figure 5 shows an example of a wafer for manufacturing tapered IC chips It is.
  • Figure 6 is a diagram showing another example of a Ueno for producing a taper type IC chip.
  • FIG. 7 is a diagram showing a mode of forming a passivation film.
  • FIG. 8 is an enlarged view of a part of FIG.
  • FIG. 9 is an enlarged view of a part of FIG.
  • FIG. L0 is a diagram showing an aspect in which a protrusion is formed in a tapered hole for chip mounting.
  • FIG. 11 is a diagram showing a COF package.
  • FIG. 12 is a diagram showing a refilling mode of a sealant or an adhesive, in which (a) shows a state before refilling, and (b) shows a refilling mode by child U printing.
  • FIG. 12 is a diagram showing a refilling mode of a sealant or an adhesive, in which (a) shows a state before refilling, and (b) shows a refilling mode by child U printing.
  • FIGS. 13A and 13B are diagrams showing another refilling mode of the sealant or the adhesive, in which (a) shows a state before refilling, and (b) shows a sealing state on a resin film substrate. (C) shows a state in which the sealant or adhesive applied to the resin film substrate is partially removed to expose the electrodes of the tapered IC chip. It is.
  • a tapered IC chip 4 having an electrode 3 formed therein is inserted into a chip mounting tapeper hole 2 provided on a resin film substrate 1. And fix it with a sealant or an adhesive 5 to produce a COF package.
  • the resin film substrate 1 may be made of any resin as long as it is an insulating material. Therefore, a material suitable for such processing, for example, a polyester alloy film substrate or the like is selected.
  • a predetermined processing method is selected in relation to the selected resin film substrate 1. For example, in the case of a polyester alloy film substrate, a method of pressing it with a heated taper mold is selected. According to this method, a taper hole 2 for chip mounting with a certain precision is quickly formed. can do.
  • a nickel mold having a plurality of protrusions similar in shape to the taper type IC chip 4 is heated to 240 ° C. and pressed onto a polyester alloy film substrate. After pressing and pressing for 10 seconds, the mold is rapidly cooled and 80. After cooling to C, remove the mold to process the chip mounting taper hole 2 with a hole pitch of 1 O mm (vertical and horizontal), an opening of 1.2 mm 1.6 mm, and a depth of 50 m. Can be.
  • the tapered hole 2 for chip mounting is provided in a non-through hole.
  • the non-through hole referred to here is formed by first forming a through hole in the resin film substrate 1 and then opening one end of the through hole by a predetermined method. It may be a closed non-through hole.
  • the tapered hole 2 for chip mounting has a force provided in a predetermined shape corresponding to the shape of the tapered IC chip 4, and is generally provided in a square or rectangular shape in plan view.
  • the depth D of the tapered hole 2 for chip mounting is selected to be a predetermined depth corresponding to the thickness of the tapered IC chip 4 on which the electrodes 3 are formed, that is, only the electrodes 3 are exposed on the substrate surface.
  • the depth is selected so that the tapered IC chip 4 can be inserted into the chip mounting hole 2 so as to make it tighter.
  • One angle a is generally selected by a force of 45 degrees.
  • a predetermined angle can be selected from a range of 45 degrees to 60 degrees according to A predetermined pattern is selected as a processing pattern as needed.
  • the taper angle 0 b (see FIGS. 2 and 3) of the tapered IC chip 4 on which the electrodes 3 are formed is provided at the same angle as that of the tapered hole 2 for chip mounting (S a).
  • the die IC chip 4 may be manufactured by any method.
  • a wafer 7 on which a conductor pattern 6 for forming an electrode of an IC chip is formed is cut into a chip size so that its power surface forms a tapered surface.
  • a rotary cutter 16 for grinding a disk body may be used as an example of the cutting means that can be manufactured and used in that case. Although any other cutting means may be used, such a cutting method is suitable for mass production of the tapered IC chip 4 on which the electrode 3 is formed.
  • the tapered IC chip 4 is provided in a square or rectangular shape in plan view, and all four side surfaces are provided at a taper angle Sb.
  • the wafer 7 on which the conductor pattern 6 is formed has an insulating pattern 8 for insulating the conductor pattern 6 formed through a passivation film. Although it is preferable, it may not be formed. In this case, it is necessary to fix the IC chip 4 obtained by cutting the wafer 7 to the substrate before forming the insulating pattern 8.
  • the passivation film is a passivation film 15 covering the wafer surface (that is, the chip surface), as shown in FIG.
  • the conductor pattern 6 is formed on the lower first conductor layer 9 (conductor pattern electrode).
  • the electrode may have any structure, such as a three-layer structure in which an under-barrier metal layer 10 is formed on the underlayer and a second conductor layer 11 is formed on the under-barrier metal layer 10.
  • the deterioration of the first conductor layer 9 can be prevented by the under barrier metal layer 10, but the under barrier metal layer 10 ensures the connection between the electrode of the Ic chip and the external layer. It also has the role of Accordingly, the wafer 7 shown in FIGS. 5 and 6 can be cut to a chip size to obtain tapered IC chips 4 a and 4 b (see FIGS. 2 and 3) in which the electrodes 3 are formed.
  • a sealant or an adhesive is attached to the chip mounting tapered hole 2.
  • a predetermined amount of agent 5 is applied. If necessary, it may be applied to the lower end surface of the tapered IC chip 4 on which the electrode 3 is formed (the lower surface on the side inserted into the tapered hole 2 for chip mounting).
  • a bottom protrusion 12 and a side protrusion 13 are formed in the hole 2 for the chip mounting tape as shown in FIG.
  • the power to do is preferable.
  • a predetermined material such as an epoxy-based, acrylic-based, or polyimide-based sealant or adhesive 5 can be selected, and is generally applied only to the bottom wall of the hole (see FIG. 1). do it.
  • the coating method may be any method such as a method using a transfer pin.
  • the method of inserting the tapered IC chip 4 into the chip mounting tapered hole 2 may be either batch insertion into the chip mounting taper hole 2 or individual insertion. Generally, the latter is chosen in view of the difficulty of the former.
  • the taper type IC chip 4 may be sucked and held by an intake type nozzle, transferred, and sequentially inserted into the tapered hole 2 for chip mounting at a predetermined location.
  • a taper type IC chip 4 having a chip 3 is inserted into a chip mounting taper hole 2 provided in the resin film substrate 1 and both are sealed. If it can be fixed with an adhesive or an adhesive 5, then, as shown in FIG. 11, a circuit pattern connected to the electrode 3 of the tapered IC chip 4 is applied. It is formed on the resin film substrate 1 by an appropriate method, and the entire substrate surface on which the circuit pattern 14 is formed is sealed with a shelf film or the like. As described above, in the present invention, the chip mounting hole and the IC chip are provided in a tapered shape, and the IC chip is fixed to the chip mounting hole with a sealant or an adhesive.
  • the IC chip can be buried in a state where it does not deviate more than specified, so that when forming a circuit pattern on the substrate surface, it is accurately formed with respect to the electrodes of the IC chip, that is, specified. If there is no misalignment as described above, a circuit can be formed in the state, You can get a quality C 0 F package.
  • sealing agent or the adhesive 5 is applied excessively to the above-mentioned tapered hole 2 for chip mounting, etc., when the tapered IC chip 4 is inserted, an excessive amount of the sealing agent or the adhesive is used when the tapered IC chip 4 is inserted. It is pushed out on the surface and obstructs the formation of circuit pattern 14 (see Fig. 11). To prevent this, a small amount of sealing agent is required to temporarily fix the tapered IC chip 4 with L, without applying a sealing agent or adhesive 5 over the entire surface of the tapered hole 2 for chip mounting. Alternatively, it is preferable to locally apply the adhesive 5 to the tapered hole 2 for chip mounting.
  • a small gap force is formed between the taper type IC chip 4 inserted therein and temporarily fixed, and the tapered hole 2 for chip mounting. It is preferable to refill 5 in a vacuum atmosphere.
  • the tapered chip mounting hole 2 and the tapered IC chip 4 are brought into contact with each other with a tapered surface, and at the bottom corner of the chip mounting tapered hole 2
  • the taper type IC chip 4 is temporarily fixed by the sealant or adhesive 5a and 5b which are separated and applied, etc., but in such a case, as shown in FIG.
  • the sealant or adhesive 5 supplied onto the stencil 22 is pushed into the filling hole 21 from the opening 24 of the mosquito U 22 by the movement of the squeegee 23, and Will be charged to Note that the filling hole 21 may also serve as the pread hole 20.
  • FIG. 13 this example differs from the example of FIG. 12 described above in that the taper hole 2 for chip mounting and the tapered IC chip 4 are tapered to each other. They are not in contact with each other, and a sealant or adhesive IJ5 is interposed between them.
  • a sealant or an adhesive 5 is applied in a vacuum atmosphere to a predetermined thickness on the surface of the resin finolem substrate 1 where the S3 of the taper type IC chip 4 is exposed, and Accordingly, the gap between the taper hole 2 for chip mounting and the tapered IC chip 4 is filled.
  • the sealing agent or the adhesive 5 at that portion is removed so that the electrode 3 of the tapered IC chip 4 covered with the sealing agent or the adhesive 5 is exposed.
  • a photosensitive insulating material is preferable as the sealing agent or the adhesive 5, but when this is used, it is removed by developing so that the electrode 3 of the tapered IC chip 4 is exposed.
  • the vacuum atmosphere is kept in the range of 13.3 Pa to 665 Pa.
  • the sealing agent or the adhesive may be applied in any form.
  • a wafer 7 having a thickness of 50 ⁇ m was obtained by polishing the back surface of the wafer on which the aluminum electrode (the first conductor layer 9 of the conductor pattern 6) was formed.
  • the area of one IC chip on the surface is 1.6 mm x 2.0 mm, and a 100 / im square aluminum electrode is located diagonally on the outer periphery. Are paired.
  • the wafer 7 is treated with a weak acidic solution to remove the oxide film on the surface of the aluminum electrode. After the activation treatment, the wafer 7 is immersed in an electroless nickel bath at 90 ° C. for 20 minutes to leave only the aluminum electrode. A nickel plating layer of about 3 m was formed, and then immersed in an electroless gold plating bath at 90 ° C for 10 minutes to form a gold plating layer of about 0.1 ⁇ ⁇ on the nickel plating layer.
  • the nickel-Z gold plating layer prevents the aluminum from deteriorating, and also ensures that the connection between the IC chip and the external terminals is maintained under the barrier-metal layer 10 (generally called UBM). It is.
  • solder resist was printed on the upper surface of the wafer except for the aluminum electrode forming portion using a screen printing machine, and then cured by irradiating ultraviolet rays with a UV lamp to form an insulating pattern 8 having a thickness of 20 ⁇ .
  • the mold is composed of a polyester alloy film with a thickness of 100 ⁇ m.
  • a plurality of tapered holes 2 for chip mounting were formed on the resin film substrate 1 using a nickel-made mold in which protrusions corresponding to chip shapes were formed in a predetermined pattern.
  • the nickel mold was heated to 240 ° C, pressed against the resin film substrate 1 and pressed for 10 seconds, and then the nickel mold was rapidly cooled to 80 ° C. At the time of cooling, the mold was separated.
  • the tapered hole 2 for chip mounting formed in this way has an opening size of 1.6 mm X 2.0 mm, a depth D of 70 ⁇ , a taper angle 4a of 45 degrees, and a hole pitch. However, it was 1 O mm in the vertical direction and 5 O mm in the horizontal direction.
  • a sealant or adhesive 5 made of a low-viscosity epoxy resin was applied to the chip mounting tapered hole 2 (see Fig. 1). Applied.
  • the above-mentioned tapered IC chip 4b of the pallet is sucked and held and transferred by a nozzle with a diameter of 1.5 mm, which has an intake hole opened at the center of the tip, and is transferred to the chip mounting tapered hole 2. It was inserted and fixed.
  • the upper surface of the tapered IC chip 4b (the substrate surface on which the electrode 3 is formed) and the upper surface of the resin film substrate 1 can be connected so that no victory is formed between them. At the same time, it could be quickly inserted and fixed.
  • the tapered IC chip 4 could be easily mounted on the resin film substrate 1 with only the electrodes 3 exposed on the substrate surface (see Fig. 11). Then, a circuit pattern 14 connected to the electrode 3 of the tapered IC chip 4 is formed on such a substrate surface, that is, a conductive paste in which silver particles are dispersed by about 70% using a screen printer. Was printed to form a circuit pattern 14 having a circuit width of l mm and a thickness of about 25 / m.
  • both ends of the circuit pattern 14 were extended over the plurality of electrodes 3 of the tapered IC chip 4 to form a closed-circuit antenna that was electrically connected to the chip.
  • a cover film made of a polyester alloy film having a thickness of 100 m is formed on the upper surface of the resin film substrate 1 on which the tapered IC chip 4 is embedded and mounted.
  • the resultant was subjected to thermal lamination with C, and then pressed to a card size of 100 mm x 50 mm to obtain a thin contactless tag having a thickness of approximately 200 m.
  • a resist is applied to the wafer 7 having a thickness of 50 m obtained by the same method as in Example 1 described above and dried, and then the aluminum electrode portion (the first conductor layer of the conductor pattern 6) is formed using a photomask. 9) was exposed and developed and removed to expose only the aluminum electrode.
  • Ti W and Au are laminated by sputtering to a thickness of about 0.5 / m and 0.05 ⁇ m, respectively. Finally, the resist was separated. The laminated metal layers other than the aluminum electrode (the first conductor layer 9) were removed, and an underbarrier metal layer 10 having a total thickness of about 0.55 m was formed only on the aluminum electrode.
  • the resin film substrate 1 was inserted and fixed in the tapered hole 2 for chip mounting.
  • the upper surface of the taper type IC chip 4a (the surface on which the electrode 3 is formed) and the upper surface of the resin film substrate 1 can be connected so that no step is formed between them. At the same time, it could be inserted and fixed quickly.
  • the tapered IC chip 4a was easily mounted on the resin film substrate 1 with the electrodes 3 exposed on the substrate surface (see FIG. 11).
  • a circuit pattern 14 connected to the electrode 3 is formed on the resin film substrate 1, that is, a conductive paste in which silver particles are dispersed by about 70% using a screen printing machine.
  • a conductive paste in which silver particles are dispersed by about 70% using a screen printing machine. was printed to form a circuit pattern 14 having a thickness of about 30.
  • the above-mentioned conductive paste was also filled and printed on the under barrier-methanol layer 10 at the same time.
  • both ends of the circuit pattern 14 were extended over the plurality of electrodes 3 of the tapered IC chip 4a, and a closed-circuit one-turn antenna electrically connected to the chip electrode could be formed.
  • Example 2 a cover film similar to that of Example 1 was heat-laminated at 220 ° C and cut into a force size of 1 Omm x 5 Omm to obtain a thickness of approximately 200 ⁇ m. A thin non-contact tag of ⁇ was obtained.
  • first conductor layer 9 of conductor pattern 6 Only the aluminum electrode (first conductor layer 9 of conductor pattern 6) is formed on the surface.
  • a diamond blade with a beveled tip is used to make a full cut (cut only the wafer) to a chip size of 0.6 mm x 0.8 mm from the back side.
  • a tapered IC chip 4 having a taper angle 6b of 45 degrees and the electrode 3 formed thereon was obtained.
  • 16 electrodes 50 of 50 / m square are formed at a pitch of 100 ⁇ m, but no insulating pattern is formed.
  • the tapered IC chip 4 was separated from the support film and aligned on a pallet manufactured by the nickel method.
  • a taper hole 2 for chip mounting with a taper angle 0a of 45 degrees was formed on a resin film substrate 1 made of a polyester film with a thickness of 100 by the UV laser method. After that, a small amount of epoxy-based sealant 5 with low viscosity is transferred to the chip mounting taper hole 2 with a transfer pin at the bottom of the hole, and the tip diameter is 0.5 mm and 0.2 mm at the center.
  • the above-mentioned tapered IC chip 4 of the pallet was sucked and held and transferred by a nozzle having an intake hole, and was inserted and fixed in the tapered hole 2 for chip mounting.
  • the upper surface of the tapered IC chip 4 (the surface on which S3 is formed) and the upper surface of the resin film substrate 1 could be connected so that no butterfly was formed between them. At the same time, it was possible to quickly insert and fix.
  • the entire surface of the resin film substrate 1 is coated with a photosensitive epoxy resin, and exposed and developed.
  • a 10- ⁇ m-thick insulating layer 8 was formed on the entire surface of the wafer except for the aluminum electrode part (the first conductive layer 9).
  • the resin film substrate 1 is treated with an alkaline liquid to After removing the oxide film on the surface and activating, immersion in an electroless nickel bath at 85 ° C for 15 minutes to form a nickel plating layer of about 2 m only on the aluminum electrode ⁇ 90 It was immersed in an electroless gold plating bath at 5 ° C. for 5 minutes to form a gold plating layer of 0.05 / m on the nickel plating layer, that is, an underbarrier metal layer 10 was formed.
  • Ni is deposited to a thickness of 0.05 ⁇
  • aluminum is deposited to a thickness of 0.6 m
  • a resist is applied on the aluminum 'and dried.
  • the aluminum in the opening of the resist was removed using an aluminum etchant to form an aluminum circuit pattern 14.
  • the IC chip when a COF package is to be obtained by an IC chip embedded manufacturing method, the IC chip can be embedded in a V state in which the position of the IC chip is displaced more than specified. Correct the circuit pattern with respect to the tip electrode. It is possible to obtain a constant quality C0F package that can be formed.
  • the resin film substrate is pressed with a heated taper mold to form holes for chip mounting, or the wafer on which the conductor pattern is formed is formed into a tapered cutting surface with a rotary cutter for grinding.
  • mass production of COF packages of a certain quality can be achieved by preparing an IC chip formed by cutting into a shape.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

明糸田 »
C 0 Fパッケージの製造方法
技 術 分 野
本発明は、 非接触 I Dカード等のような C O Fパッケージの製造方法 に関するものである。
背 景 技 術
従来、 非接触 I D力一ドゃ非接触夕グ等のような C 0 F (Chip on Film) ノ、。ッケージは、 各種の方法によって製造されている。
その一例として、 I Cチップのバンプ （突起電極） を樹脂フィルム基 板に形成されているアンテナ回路の電極に位置合わせし、 次いで、 I C チップを押圧してフリップチップ接合した後、樹脂フィルム基板と I C チップ間の微小間隙 （又は微小空隙） に樹脂を充塡して封止、 すなわち、 了ンダーフィルする製造方法が挙げられる。
また、 他の例として、 樹脂フィルム基板に形成されているアンテナ回 路の電極部に半硬化の異方性導電フィルムを貼着した後、 I Cチップの バンプ （突起電極） をアンテナ回路の電極に位置合わせし、次いで、 I Cチップを加熱押圧して接合すると共に異方性導電フィルムを硬化する 製造方法力挙げられる。
このように、 これらの製造方法は、 いずれも、 アンテナ回路が形成さ れている基板面上に積み重ねる形態に I Cチップを実装するものである c その為、 それらによっては、 パッケージの薄型ィ匕に限界があった。
そこで、 例えば、特公平 3 - 7 0 2 7 2号公報において開示されてい るように、 チップ実装用穴を設けた樹脂フィルム基板と、電極を形成し た I Cチップとを準備し、 そして、 かかる電極を基板面上に露出させる ように I cチップをチップ実装用穴に挿入し固着した後、前記 «@に接 続される回路パターンを前記基板面上に形成する製造方法 （以下、 この 方法を I Cチップ埋め込み式製造方法という。 ） 力く提案されていた。
しカヽし、 この公知の I Cチップ埋め込み式製造方法は、樹脂フィルム 基板に設けられているチップ実装用穴に I Cチップを挿入する関係上、 チップ実装用穴を I Cチップよりも大きく設けなければならなく、 従つ て、 挿入した I Cチップとチップ実装用穴との間に微小間隙（又は微小 空隙） 力形成される為に、前記微小間隙に基板と同質の樹脂を充塡し、 かつ、 熱プレスによって両者を融着している。
その為、 その融着に際し、 薄い樹脂フィルム基板自体が変形し易く、 しかも、カロ圧力によって I Cチップが移動してチップ位置がばらついて 一定しないといった問題カ惹起され、 このようなことに起因して、 I C チップをチップ実装用穴に挿入し固着した後における基板面上への回路 パターンの形成に際し、 I Cチップの電極に対して正確に形成、 すなわ ち、 規定以上に位置ずれしていない状態に回路パターンを形成すること が煩わしくて品質の一定化が不十分であつた。
なお、 その解決一手段として、 前記熱プレスに代えて樹脂注型法の採 用等も されているが、工程が複雑であつて長 ヽ処理時間が必要とさ れる等の理由により、 いずれも、 C O Fパッケージの量産には適してお らず採用し難かった。
本発明は、 このような欠点に鑑みて発明されたものであって、 その第 1の目的は、 I Cチップ埋め込み式製造方法によって C O Fパッケージ を得ようとする場合において、 I Cチップを規定以上に位置ずれしない 状態に埋設することができて一定した品質の C 0 Fパッケージを得るこ とができるようにすることである。 また、 その第 2の目的は、一定品質 の C 0 Fノ、。ッケ一ジの量産ィ匕を図ることができるようにすることである。
発 明 の 開 示
上記第 1の目的を達成する為に、 本発明においては、 チップ実装用穴 を設けた樹脂フィルム基板と、 電極を形成した I Cチップとを準備し、 前記電極を基板面上に露出させるように前記 I Cチップを前記チップ実 装用穴に挿入し固着した後、前記電極に接続される回路バタ―ンを前記 基板面上に形成する C 0 Fパッケージの製造方法にお 、て、前記チップ 実装用穴と前記 I Cチップとをテーパー型に設け、 かつ、 前記 I Cチッ プを封止剤又は接着剤で前記チップ実装用穴に固着するようにしている。 また、上記第 2の目的を達成する為に、加熱されたテーパー金型で前 記樹脂フィルム基板をプレスして前記チップ実装用穴を形成したり、 或 るいは、 導体パターンを形成したウェハを研削用回転カッターでカツト 面がテーパー面を形成するようにカツ卜して、 «Sを形成した前記 I C チップを準備する等をしている。
図面の簡単な説明
図 1は、 樹脂フィルム基板のチップ実装用テ―パ—穴にテーパー型 I Cチップを揷入する態様を示す図である。
図 2は、 図 5のウェハをカツトして得られたテーパー型 I Cチップを 示す図である。
図 3は、 図 6のウェハをカツトして得られたテーパー型 I Cチップを 示す図である。
図 4は、 ウェハをチップサイズにカツトする態様を示す図である。 図 5は、 テーパー型 I Cチップを製作する為のウェハの一例を示す図 である。
図 6は、 テ一パ一型 I Cチップを製作する為のウエノ、の他の例を示す 図である.。
図 7は、 パッシベーション膜の形成態様を示す図である。
図 8は、 図 5の一部を拡大した図である。
図 9は、 図 6の一部を拡大した図である。
図； L 0は、 チップ実装用テーパー穴に突起部を形成する態様を示す図 である。
図 1 1は、 C O Fパッケージを示す図である。
図 1 2は、 封止剤又は接着剤の補充充塡態様を示す図であつて、' ( a ) は補充充塡前の状態を示す図、 （b ) は子 U¾印刷による補充充塡態様を 示す図である。
図 1 3は、 封止剤又は接着剤の他の補充充塡態様を示す図であって、 ( a ) は補充充塡前の状態を示す図、 （b ) は樹脂フィルム基板上に封 止剤又は接着剤を塗布した状態を示す図、 （c ) は樹脂フィルム基板上 に塗布した封止剤又は接着剤の一部を除去してテーパー型 I Cチップの 電極を露出させた状態を示す図である。
発明を実施するための最良の形態
本発明においては、 図 1において示されているように、樹脂フィルム 基板 1に設けられているチップ実装用テ一パ一穴 2に、 電極 3を形成し たテーパー型 I cチップ 4を揷入し、 かつ、 封止剤又は接着剤 5で固着 して C O Fパッケージを製造する。
その為、 樹脂フィルム基板 1は、 絶縁性のものであればいかなる樹脂 製のものであつてもよ L、が、 これにチップ実装用テ一パ一穴 2を加工す ' る為に、かかる加工に適したもの、 例えば、 ポリエステル系ァロイフィ ルム基板等力選択される。 その加工方法も、 選択される樹脂フィルム基 板 1との関係において所定の加工方法が選択される。例えば、 ポリエス テル系ァロイフィルム基板の場合にあつては、加熱されたテーパー金型 でそれをプレスする方法が選択されるが、 この方法によると、一定精度 のチップ実装用テーパー穴 2を迅速に加工することができる。
より具体的には、 テ一パ一型 I Cチップ 4と相似形の突起を複数個形 成したニッケル製の金型を 2 4 0 °Cに加熱し、 それをポリエステル系ァ ロイフイルム基板に押し当て、 1 0秒間プレス後、金型を急速冷却し、 8 0。Cまで冷却後、金型を抜くことによって穴ピッチが縦横 1 O mm、 開口部が 1 . 2 mm 1 . 6 mm、 深さが 5 0 mのチップ実装用テ一 パー穴 2を加工することができる。
なお、 チップ実装用テーパー穴 2は、 非貫通穴に設けられるが、 ここ においていう非貫通穴は、 樹脂フィルム基板 1に先ず貫通穴を加工した 後、 かかる貫通穴の一端開口を所定方法によつて閉塞した非貫通穴であ つてもよい。 また、 チップ実装用テーパー穴 2は、 テーパー型 I Cチッ プ 4の形状に対応して所定形状に設けられる力 一般には平面視姿が正 方形や長方形に設けられる。
また、 チップ実装用テーパー穴 2の深さ Dは、電極 3を形成したテ一 パー型 I Cチップ 4の厚さに対応して所定深さが選択、 すなわち、電極 3のみを基板面上に露出せしめるようにテーパー型 I Cチップ 4をチッ プ実装用穴 2に揷入し得るような深さが選択されると共に、 それのテ一 ノ、。一角度 aは、一般には 4 5度力選択される。 し力、し、 に応じて 4 5度〜 6 0度の範囲から所定角度を選択することができ、かつ、 その 加工パターンも必要に応じて所定パターンが選択される。
一方、電極 3を形成したテーパー型 I Cチップ 4のテーパー角度 0 b (図 2， 3参照） は、 チップ実装用テーパー穴 2のそれ （S a ) と同一 角度に設けられるが、 そのようなテーパー型 I Cチップ 4は、 いかなる 方法によって製造されたものであってもよい。
例えば、 図 4において示されているように、 I Cチップの電極を形成 する為の導体パターン 6を形成したウェハ 7を、 その力ット面がテーパ 一面を形成するようにチップサイズにカットして製造すればよく、 かつ、 その際において用いられるカツト手段の一例として円盤体の研削用回転 カッター 1 6力挙げられる。 他のいかなる形態のカツト手段であっても よいが、 かかるカツト方法は、電極 3を形成したテーパー型 I Cチップ 4の量産ィ匕に好適である。
なお、 テーパー型 I Cチップ 4は、 その平面視において正方形又は長 方形に設けられ、 その四方の側面の全てがテーパー角度 S bに設けられ ている。 また、導体パターン 6を形成したウェハ 7は、 図 5， 6におい て示されているように、 導体パタ一ン 6を絶縁する為の絶縁パターン 8 をパッシべ—ション膜を介して形成したもの力好ましいが、 それを形成 していないものであってもよい。 し力、し、 その場合においては、 ウェハ 7をカツトして得られる I Cチップ 4を基板に固着してから絶縁パター ン 8を形成する必要がある。 上記パッシベーション膜とは、図 7におい て示されるように、 ウェハ表面 （即ち、 チップ表面） を被覆するパッシ ベ一シヨン膜 1 5である。
また、 導体パターン 6は、 図 5の一部を拡大した図である図 8におい て示されているように、 下層の第 1導体層 9 (導体パターン電極）上に アンダーバリヤ一メタル層 1 0を形成した二層構造状のもの、若しくは、 図 6の一部を拡大した図である図 9において示されているように、 下層 の第 1導体層 9 (導体パターン電極） 上にアンダーバリヤ一メタル層 1 0を形成すると共にアンダーバリヤ一メタル層 1 0上に第 2導体層 1 1 を形成した三層構造状のもの等、 いずれのものであってもよい。
それらにおいては、 アンダーバリヤ一メタノレ層 1 0によって第 1導体 層 9の劣化を防止することができるが、 かかるアンダーバリヤーメタル 層 1 0は、 I cチップの電極と外部 ¾®との接続を確実にする役割りも 有している。 よって、 図 5， 6において示されているウェハ 7をチップ サイズにカッ卜して電極 3を形成したテーパー型 I Cチップ 4 a， 4 b (図 2， 3参照） を得ることができる。
なお、電極 3を形成したテーパー型 I Cチップ 4 a又は 4 bを樹脂フ ィルム基板 1のチップ実装用テーパー穴 2に揷入するに先立って、 チッ プ実装用テーパー穴 2に封止剤又は接着剤 5の所定量を塗布するのが好 ましい。 し力、し、 必 に応じて、 電極 3を形成したテーパー型 I Cチッ プ 4の下端面 （チップ実装用テーパー穴 2に揷入される側の下面） 等に 塗布してもよい。
また、封止剤又は接着剤 5の液回りをよくする為に、 チップ実装用テ ーパ一穴 2に、 図 1 0において示されているように底面突起 1 2や側面 突起 1 3を形成するの力好ましい。 或るいは図 1 1において示されてい るように穴底壁にブリード孔 2 0を設けるのが好ましい。 このブリード 孔 2 0を設けることによって、 チップ実装用テーパー穴 2にテーパー型
I Cチップ 4を揷入した後における封止剤又は接着剤 5の熱硬ィ匕時にお いてエアー逃しを行うことができる。 また、封止剤又は接着剤 5は、 エポキシ系、 アクリル系又はポリイミ ド系等、 所定のものを選択することができ、 かつ、一般には、 それを穴 底壁だけに塗布 （図 1参照） すればよい。 しかし、 必 に応じて穴側壁 だけ或 Lヽはその両方に塗布してもよいと共に、 その塗布方法にっ ヽても 、転写ピンを用いる方法等、 いかなる方法であってもよい。
更に、 チップ実装用テーパー穴 2に対するテーパー型 I Cチップ 4の 挿入方法は、 のチップ実装用テ一パ一穴 2に対しての一括挿入又は 個々に揷入のいずれであってもよい。一般には、前者の困難性に鑑みて 後者が選択される。例えば、 吸気型ノズルでテ一パ一型 I Cチップ 4を 吸着保持して移送し所定箇所のチップ実装用テーパー穴 2に順次挿入す るようにすればよい。
上述のような諸工程を経て、樹脂フィルム基板 1に設けられているチ ップ実装用テ一パー穴 2に、 ¾® 3を形成したテ一パー型 I Cチップ 4 を揷入し両者を封止剤又は接着剤 5で固着させ得ると、 引き続いて、 図 1 1において示されているように、 テーパー型 I Cチップ 4の電極 3に 接続される回路パターン 1 4力^ 例えば、 スクリーン印刷等、 適当な方 法によって樹脂フィルム基板 1上に形成され、 そして、 更に、 回路バタ —ン 1 4が形成されている基板面の全体が棚旨フィルム等で封止される。 上述のように、 本発明においては、 チップ実装用穴と I Cチップとを テーパー型に設け、 かつ、 I Cチップを封止剤又は接着剤でチップ実装 用穴に固着している。 その為、 I Cチップを規定以上に位置ずれしない 状態に埋設することができるから、 基板面上への回路バタ一ンの形成に 際し、 I Cチップの電極に対して正確に形成、 すなわち、 規定以上に位 置ずれしていな 、状態に回路ノ、°ターンを形成することができて一定した 品質の C 0 Fパッケ一ジを得ることができる。
なお、 上述のチップ実装用テーパー穴 2に対する封止剤又は接着剤 5 の塗布等に際し、 過剰に塗布等すると、 テーパー型 I Cチップ 4の挿入 時に余剰の封止剤又は接着剤 5カ樹脂フィルム基板面上に押し出されて 回路パターン 1 4 (図 1 1参照） の形成に障害になる。 これを防止する 為に、 チップ実装用テーパー穴 2の全面に封止剤又は接着剤 5を塗布等 しな L、で、 テーパー型 I Cチップ 4を仮固定するのに必要な少量の封止 剤又は接着剤 5をチップ実装用テーパー穴 2に局所的に塗布等するのが 好ましい。
しかし、 その場合においては、 そこに挿入されて仮固定されたテ一パ 一型 I Cチップ 4とチップ実装用テーパー穴 2間に微小間隙力形成され るので、 かかる間隙に封止剤又は接着剤 5を真空雰囲気下において補充 充塡するのが好ましい。
例えば、 図 1 2 ( a ) においては、 チップ実装用テーパー穴 2とテ一 パー型 I Cチップ 4とを互いにテーパー面をもって接触せしめ、 かつ、 チップ実装用テ一パ一穴 2の底コーナー部に互いに分離されて塗布等さ れた封止剤又は接着剤 5 aと 5 bとによつてテーパー型 I Cチップ 4力く 仮固定された姿が示されているが、 このような場合においては、 図 1 2 (b) のように、 穴底壁に設けられている充塡孔 2 1を利用して封止剤 又は接着剤 5を真空雰囲気下において孔版印刷して補充充塡すればよい c 同図において、 孔版 2 2上に供給された封止剤又は接着剤 5はスキー ジ 2 3の移動によつて孑 U¾ 2 2の開口 2 4から充塡孔 2 1に押し込めら れて前記間隙に充塡される。 なお、充塡孔 2 1は、 プリ一ド孔 2 0と兼 用であってもよい。 図 1 3において他の例力示されているが、 この例は、上述した図 1 2 の例とは異なり、 チップ実装用テ一パ一穴 2とテーパー型 I Cヂップ 4 とを互いにテーパー面をもつて接触せしめておらず、両者間に封止剤又 は接着斉 IJ 5を介在させている。
この場合においては、 テ一パ一型 I Cチップ 4の ¾S 3が露出されて いる樹脂フィノレム基板 1の面上に所定厚さに封止剤又は接着剤 5を真空 雰囲気下において塗布し、 これによつて、 チップ実装用テ一パー穴 2と テーパー型 I cチップ 4間の微小間隙に充塡する。
そして、 その後、封止剤又は接着剤 5で被覆されたテーパー型 I Cチ ップ 4の電極 3を露出させるように、 その部分の封止剤又は接着剤 5を 除去する。 なお、 後者にあっては、 封止剤又は接着剤 5として感光性絶 縁材料が好ましいが、 これを用いる場合には、 テーパー型 I Cチップ 4 の電極 3を露出させるように現像して除去する。
上述した例のいずれにおいても、 真空雰囲気が 1 3. 3 P a〜6 6 5 P aの範囲に保たれる。'このように、本発明においては、 チップ実装用 穴及び I Cチップをテーパー型に設けている限りにおいては、封止剤又 は接着剤の塗布等をいかなる形態に行つてもよい。
以上、本発明に係る I Cチップ埋め込み式製造方法について、 そのフ ローを概略的に述べた力 以下、実施例に基づいてより詳細に述べる。
[実施例 1 ]
表面にアルミ電極 （導体パターン 6の第 1導体層 9 ) 力形成されたゥ ェハの裏面を研磨して厚さ 5 0〃mのウェハ 7を得た。 なお、 それの表 面の I Cチップ 1個当りのエリアは 1. 6 mm x 2 . O mmであって、 かつ、 その外周部の対角位置に一辺が 1 0 0 /i mの正方形のアルミ電極 がー対形成されている。
かかるウェハ 7を弱酸性液で処理してアルミ電極の表面の酸化膜を除 去し、 活性化処理後、 9 0 °Cの無電解ニッケル浴に 2 0分間浸漬してァ ルミ電極上だけに約 3 mのニッケルメツキ層を形成し、 次いで、 9 0 °Cの無電解金メツキ浴に 1 0分間浸漬してニッケルメツキ層上に約 0 . 1 ^ πιの金メツキ層を形成した。
このニッケル Z金メッキ層は、 アルミ ¾gの劣化を防止し、 しかも、 I Cチップの «®と外部端子との接続を確実に保つ為のアンダーバリャ 一メタル層 1 0 (一般に U B Mと呼ばれている。 ） である。
次いで、 スクリーン印刷機を用いてソルダーレジストを、 アルミ電極 形成部を除いたウェハ上面に印刷した後、 U Vランプで紫外線照射して 硬化させて厚さ 2 0 μ πιの絶縁パターン 8を形成した。
次いで、 スクリーン印刷機を用いて、 開口されているアルミ電極形成 部 （絶縁パターン 8が形成されていない箇所） に銀粒子を分散させた導 電ペーストを印刷充塡し、 かつ加熱硬化して導体パターン 6の第 2導体 層 1 1を形成した （図 6， 9参照） 。
次いで、 このウェハ 7の表面（導体パターン 6力形成されている方の 面） をサポートフィルムに貼着した後、 先端をべベル力ットしたダイャ モンドプレードを用いて裏面側から 1. 6 mm x 2 . O mmのチップサ ィズにフルカツト （ウェハだけをカツ卜） し、 « 3を形成したテーパ 角度 0 b力 4 5度のテ一パ一型 I Cチップ 4 bを得た （図 3参照） 。 次いで、 テーパー型 I Cチップ 4 bをサポートフィルムから取り外し、 ニッケノレ電鐯法で製作されたパレツ卜に整列した。
一方、厚さが 1 0 0〃mのポリエステル系ァロイフイルムで構成され た樹脂フィルム基板 1に、 チップ形状に相当する突起部を所定バタ一ン に形成した二ッケル製金型を用いて複数のチップ実装用テーパー穴 2を 加工した。 その際、 ニッケル製金型を 2 4 0 °Cに加熱して樹脂フィルム 基板 1に押し当てて 1 0秒間、加圧プレスした後、 ニッケル製金型を急 速冷却し、 8 0 °Cまで冷却した時点で型を離別した。
このようにして形成されたチップ実装用テーパー穴 2は、 その開口寸 法が 1 . 6 mm X 2 . 0 mm、深さ Dが 7 0 μ πι、 テーパー角度 Θ aが 4 5度、 穴ピッチが、 縦方向のそれが 1 O mm、横方向のそれが 5 O m mであった。
次いで、 低粘度のエポキシ系樹脂で構成された封止剤又は接着剤 5を チップ実装用テーパー穴 2に塗布 （図 1参照） したが、 その際、転写ピ ンを用 L、て微量を転写塗布した。
次いで、 先端中央部に吸気孔を開口した径が 1 . 5 mmのノズルによ つて上述のパレツ卜のテーパー型 I Cチップ 4 bを吸着保持して移送し、 それをチップ実装用テーパー穴 2に挿入して固着せしめた。
その際、 テーパー型 I Cチップ 4 bの上面 （電極 3が形成されている 方の基板面） と樹脂フィルム基板 1の上面とを、両者間に勝が形成さ れないように連接することができたと共に迅速に揷入し固着することが できた。
このようにして、樹脂フィルム基板 1に対し、 その基板面上に電極 3 のみを露出させた姿にテーパー型 I Cチップ 4を容易に実装（図 1 1参 照） することができたが、 引き続いて、 かかる基板面上に、 テーパー型 I Cチップ 4の電極 3に接続される回路パターン 1 4を形成、 すなわち、 スクリーン印刷機を用いて、 銀粒子を約 7 0 %分散させた導電ペースト を印刷し、 回路幅が l mm、 厚さが約 2 5 / mの回路パターン 1 4を形 成した。
よって、 回路パ夕ーン 1 4の両端がテーパー型 I Cチップ 4の複数の 電極 3上に延長されてチップ と導通した閉回路の 1夕―ンのァンテ ナを形成することができた。
そして、最後に、 テーパー型 I Cチップ 4を埋め込み実装した樹脂フ イルム基板 1の上面に、 厚さが 1 0 0 mのポリエステル系ァロイフィ ルムで構成されたカバ一フィルムを 2 0 0。Cで熱ラミネ一トし、 次いで、 それを 1 0 mm x 5 0 mmのカードサイズに力ットして厚さが略 2 0 0 mの薄型非接触タグを得ることができた。
例 2 ]
上述の実施例 1と同方法によって得られた厚さが 5 0 mのウェハ 7 にレジストを塗布し乾燥させた後、 フォトマスクを用いてアルミ電極部 (導体パタ一ン 6の第 1導体層 9部） だけを露光し現像除去してアルミ 電極だけを露出させた。
次いで、 ウェハ 7をプラズマ処理し、 アルミ電極表面の酸化膜を除去 した後、 スパッタリングによって T i W、 A uをその順に夫々約 0. 5 / m、 0. 0 5〃mの厚さに積層し、最後にレジストを剝離した。 アル ミ電極 （第 1導体層 9 ) 以外の部分の積層金属層は取り除かれ、 アルミ 電極上にのみ合計約 0. 5 5 ^ m厚さのァンダーバリャ一メタル層 1 0 を形成した。
次いで、 感光性エポキシ樹脂をウェハ 7全面にコ一ティングし、再び 露光現像工程及び加熱硬化工程を経て、 アルミ電極形成部を除いたゥェ ハ全面に厚さ 1 5 mの絶縁パターン 8を形成した （図 5参照） 。 次いで、 実施例 1と同方法によってチップサイズにフルカツト （ゥェ ハだけをカツ ト） し、 電極 3を形成したテーノ、。角度 bが 4 5度のテー パ一型 I Cチップ 4 aを得た （図 2参照） 。
次いで、 実施例 1と同様の工程を経て樹脂フィルム基板 1のチップ実 装用テーパー穴 2に挿入固着した。 その際、 テ一パ一型 I Cチップ 4 a の上面 （電極 3が形成されている方の面） と樹脂フィルム基板 1の上面 とを、 両者間に段差が形成されないように連接することができたと共に 迅速に挿入固着することができた。
このようにして、樹脂フィルム基板 1に対し、 その基板面上に電極 3 を露出させた姿にテーパー型 I Cチップ 4 aを容易に実装 （図 1 1参照） することができた。
弓（き続いて、樹脂フィルム基板 1上に、 かかる電極 3に接続される回 路パターン 1 4を形成、 すなわち、 スクリーン印刷機を用いて、 銀粒子 を約 7 0 %分散させた導電ペース卜を印刷し、厚さが約 3 0 の回路 パターン 1 4を形成した。 その際、 アンダーバリヤ一メタノレ層 1 0上に •も同時に上記導電ペーストを充塡印刷した。
よって、 これにおいても、 回路パターン 1 4の両端がテーパー型 I C チップ 4 aの複数の電極 3上に延長されてチップ電極と導通した閉回路 の 1ターンのアンテナを形成することができた。
次いで、実施例 1のそれと同様のカバーフィルムを 2 2 0 °Cで熱ラミ ネートし、 かつ、 それを 1 O mm x 5 O mmの力一ドサイズにカツトし て厚さが略 2 0 0 μ ιηの薄型非接触タグを得ることができた。
[実施例 3 ]
表面にアルミ電極 （導体パターン 6の第 1導体層 9 ) のみが形成され たウェハ 7をサボ トフイルムに貼着した後、 先端をべベル力ットした ダイヤモンドブレードを用いて裏面側から 0 . 6 mm x 0 . 8 mmのチ ップサイズにフルカット （ウェハだけをカット） し、電極 3を形成した テーパ角度 6 bが 4 5度のテーパー型 I Cチップ 4を得た。 なお、 これ には、 5 0 / m角の電極 3がピッチ 1 0 0〃mで 1 6個形成されている が、絶縁パターンは形成されていない。
次いで、 テーパー型 I Cチップ 4をサポートフィルムから剝離し、 二 ッケル 法で製作されたパレツトに整列した。
一方、 厚さが 1 0 0 のポリエステルフィルムで構成された樹脂フ イルム基板 1に、 U Vレーザー法によってテ一パ角度 0 aが 4 5度のチ ップ実装用テ一パー穴 2をカロェした後、 チップ実装用テーパー穴 2に粘 度が低いエポキシ系の封止剤 5を穴底に転写ピンを用いて微量転写し、 そして、 先端径が 0 . 5 mmで中央部に 0 . 2 mmの吸気孔を開口した ノズルで上述のパレットのテーパー型 I Cチップ 4を吸着保持して移送 し、 それをチップ実装用テーパー穴 2に挿入して固着せしめた。
これにおいてもテーパー型 I Cチップ 4の上面（«S 3が形成されて いる方の面） と樹脂フィルム基板 1の上面とを、両者間に蝶が形成さ れないように連接することができたと共に迅速に揷入固着することがで きた。
次いで、樹脂フィルム基板 1の上面に感光性エポキシ樹脂を全面コー ティングし、 露光現像ェ禾！ ¾び加熱硬化工程を経て、 アルミ電極部 （第 1導体層 9部） を除いたウェハ全面に厚さ 1 0 μ mの絶縁パ夕ーン 8を 形成した。
次 Lヽで、 樹脂フィルム基板 1をアル力リ性の液で処理してアルミ電極 表面の酸化膜を除去し、 活性化処理後、 8 5 °Cの無電解ニッケル浴に 1 5分間浸漬してアルミ電¾±にのみ約 2 mのニッケルメツキ層を形成 し、 更に、 9 0 °Cの無電解金メッキ浴に 5分間浸漬してニッケルメツキ 層上に 0 . 0 5 / mの金メッキ層を形成、すなわち、 ァンダーバリヤー メタル層 1 0を形成した。
次 、で、 スノ、°ッタリングによつて樹脂フィルム基板 1の全面にアルミ を 0 . 6 ζ πιβした後、 その上にレジストを塗布し乾燥させ、続いて、 露光、 現像によって配線回路画像を形成した後、 アルミエッチング液を 用いてレジストの開口部のアルミを除去してアルミの回路パターン 1 4 を形成した。
[実施例 4〕
アルミ電極部を除いたウェハ全面に厚さ 1 0〃mの絶縁パターン 8を 形成する工程までは実施例 3と同一に実施した。
次いで、 プラズマ処理によりアルミ電極表面の酸化膜を除去した後、 スパッタリングによって N iを 0 . 0 5 μ πι、 アルミを 0 . 6 m成膜 すると共に、 かかるアルミ'上にレジストを塗布し乾燥させ、 そして、露 光、 現像によって SB凌回路画像を形成した後、 アルミエッチング液を用 いてレジス卜の開口部のアルミを除去してアルミの回路パターン 1 4を 形成した。
産業上の利用可食
以上述べたように、 本纖明よると、 I Cチップ埋め込み式製造方法 によって C O Fパッケージを得ようとする場合において、 I Cチップを 規定以上に位置ずれしな V状態に埋設すること力できるから、 I Cチッ プの電極に対して回路パ夕一ンを正確に （規定以上の位置ずれが発生し ないように） 形成することができて一定した品質の C 0 Fパッケージを 得ることができる。
また、加熱されたテーパー金型で樹脂フィルム基板をプレスしてチッ プ実装用穴を形成したり、或るいは、導体パターンを形成したウェハを 研削用回転カッターでカツト面がテーパー面を形成するようにカツトし て «®を形成の I Cチップを準備するといったこと等によつて一定品質 の C O Fパッケージの量産ィ匕を図ることができる。

Claims

請 求 の 範 囲
1. チップ実装用穴を設けた樹脂フィルム基板と、電極を形成した I Cチップとを準備し、前記電極を基板面上に露出させるように前記 I C チップを前記チップ実装用穴に挿入し固着した後、前記電極に接続され る回路パターンを前記基板面上に形成する C 0 Fパッケージの製造方法 において、前記チップ実装用穴と前記 I Cチップとをテ一パー型に設け、 かつ、前記 I Cチップを封止剤又は接着剤で前記チップ実装用穴に固着 することを特徵とする C 0 Fパッケージの製造方法。
2. 前記チップ実装用穴に固着された I Cチップと前記チップ実装用 穴との間の間隙に真空雰囲気下において封止剤又は接着剤を補充充塡す ることを特徵とする請求の範囲第 1項に記載の C 0 Fパッケ一ジの製造 方法。
3. 加熱されたテーパー金型で前記樹脂フイルム基板をプレスして前 記チップ実装用穴を形成することを特徵とする請求の範囲第 1 ¾Xは第 2項に記載の C〇 Fパッケ一ジの製造方法。
4. 導体パターンを形成したウェハをチップサイズにカツトして前言己 電極を形成した I Cチップを準備するに際し、 カツ卜面がテーパー面を 形成するようにカツ卜することを特徴とする請求の範囲第 1項， 第 2項 又は第 3項に記載の C 0 Fパッケージの製造方法。
5. 前記力ット面がテーパー面を形成するように研削用回転力ッター を用いてカットすることを特徵とする請求の範囲第 4項に記載の C 0 F ノ ツケージの製造方法。
6 · 前記チップ実装用穴及び前記 I Cチップのテーパー角度を同一に 設けることを特徵とする請求の範囲第 5項に記載の C 0 Fパッケージの 製造方法。
7. 前記導体パターンがアンダーバリャ一メタル層を有していること を特徵とする請求の範囲第 6項に記載の C 0 Fパッケージの製造方法。
8 . 前記導体パターンを絶縁する為の絶縁パターンを形成することを 特徵とする請求の範囲第 7項に記載の C 0 Fパッケージの製造方法。
PCT/JP2001/002719 2000-04-04 2001-03-30 Method of manufacturing cof package Ceased WO2001075789A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US10/240,673 US6841419B2 (en) 2000-04-04 2001-03-30 Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole
DE60110906T DE60110906T2 (de) 2000-04-04 2001-03-30 Verfahren zur herstellung eines cof-gehäuses
EP01917673A EP1280101B1 (en) 2000-04-04 2001-03-30 Method of manufacturing cof package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000102109 2000-04-04
JP2000-102109 2000-04-04

Publications (1)

Publication Number Publication Date
WO2001075789A1 true WO2001075789A1 (en) 2001-10-11

Family

ID=18616046

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/002719 Ceased WO2001075789A1 (en) 2000-04-04 2001-03-30 Method of manufacturing cof package

Country Status (6)

Country Link
US (1) US6841419B2 (ja)
EP (1) EP1280101B1 (ja)
CN (1) CN1421019A (ja)
DE (1) DE60110906T2 (ja)
TW (1) TW495725B (ja)
WO (1) WO2001075789A1 (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005212355A (ja) * 2004-01-30 2005-08-11 Toppan Forms Co Ltd スレッド及びｉｃチップ入りシート、並びにそれらの製造方法、シート
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
US7260882B2 (en) 2001-05-31 2007-08-28 Alien Technology Corporation Methods for making electronic devices with small functional elements supported on a carriers
US7288432B2 (en) 1999-03-16 2007-10-30 Alien Technology Corporation Electronic devices with small functional elements supported on a carrier
US7353598B2 (en) 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7452748B1 (en) 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
US7542301B1 (en) 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
US7551141B1 (en) 2004-11-08 2009-06-23 Alien Technology Corporation RFID strap capacitively coupled and method of making same
JP2013106033A (ja) * 2011-11-10 2013-05-30 Samsung Electro-Mechanics Co Ltd 半導体パッケージ及びその製造方法
JP2013109486A (ja) * 2011-11-18 2013-06-06 Toppan Printing Co Ltd Ｉｃカード
JP2013109489A (ja) * 2011-11-18 2013-06-06 Toppan Printing Co Ltd Ｉｃカード
US8471709B2 (en) 2004-11-22 2013-06-25 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
JP2014220016A (ja) * 2009-04-28 2014-11-20 凸版印刷株式会社 アンテナシート、非接触型ｉｃ付データキャリア及びアンテナシートの製造方法
JPWO2014006787A1 (ja) * 2012-07-04 2016-06-02 パナソニックＩｐマネジメント株式会社 電子部品実装構造体、ｉｃカード、ｃｏｆパッケージ
US9418328B2 (en) 2003-03-24 2016-08-16 Ruizhang Technology Limited Company RFID tags and processes for producing RFID tags

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6623579B1 (en) * 1999-11-02 2003-09-23 Alien Technology Corporation Methods and apparatus for fluidic self assembly
US6479395B1 (en) * 1999-11-02 2002-11-12 Alien Technology Corporation Methods for forming openings in a substrate and apparatuses with these openings and methods for creating assemblies with openings
US6841419B2 (en) * 2000-04-04 2005-01-11 Toray Engineering Company, Limited Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole
US7230580B1 (en) * 2003-08-29 2007-06-12 National Semiconductor Corporation Design of a two interconnect IC chip for a radio frequency identification tag and method for manufacturing same
JP2005353731A (ja) * 2004-06-09 2005-12-22 Nec Compound Semiconductor Devices Ltd チップ部品実装体及び半導体装置
US7385284B2 (en) * 2004-11-22 2008-06-10 Alien Technology Corporation Transponder incorporated into an electronic device
US20060109130A1 (en) * 2004-11-22 2006-05-25 Hattick John B Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US20070031992A1 (en) * 2005-08-05 2007-02-08 Schatz Kenneth D Apparatuses and methods facilitating functional block deposition
TWI527505B (zh) * 2013-01-10 2016-03-21 元太科技工業股份有限公司 電路基板結構及其製造方法
WO2020186461A1 (zh) * 2019-03-19 2020-09-24 厦门市三安光电科技有限公司 一种半导体发光组件
CN115315348A (zh) * 2020-03-20 2022-11-08 美国圣戈班性能塑料公司 无菌密封设备
US11923320B2 (en) 2020-12-31 2024-03-05 Texas Instruments Incorporated Semiconductor device having tapered metal coated sidewalls

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04148999A (ja) * 1990-10-12 1992-05-21 Dainippon Printing Co Ltd Ｉｃカード
JPH05326701A (ja) * 1992-05-21 1993-12-10 Hitachi Ltd 半導体ペレットおよびそれを用いた半導体装置
JPH07117386A (ja) * 1993-04-06 1995-05-09 Gilles Leroux Sa 携帯品及びその製造方法
JPH09186163A (ja) * 1995-12-26 1997-07-15 Motorola Inc 相互接続システムおよび製造方法
JPH09507727A (ja) * 1994-03-28 1997-08-05 フィン，ダーヴィット チップ実装ボード製造方法、およびそれにより製造されたチップ実装ボード
WO1998016901A1 (de) * 1996-10-14 1998-04-23 Zakel, Elke Verfahren zum herstellen einer kontaktlosen chipkarte

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291037A (ja) * 1986-06-10 1987-12-17 Oki Electric Ind Co Ltd 半導体チツプのダイボンデイング方法
US5208450A (en) * 1988-04-20 1993-05-04 Matsushita Electric Industrial Co., Ltd. IC card and a method for the manufacture of the same
DE68910327T2 (de) * 1988-07-22 1994-05-19 Nippon Denso Co Halbleiteranordnung.
JPH02229454A (ja) * 1989-03-02 1990-09-12 Nippon Soken Inc 半導体装置
JPH0370272A (ja) 1989-08-09 1991-03-26 Sanyo Electric Co Ltd オートフォーカスカメラ
US5545291A (en) * 1993-12-17 1996-08-13 The Regents Of The University Of California Method for fabricating self-assembling microstructures
DE4435802A1 (de) * 1994-10-06 1996-04-11 Giesecke & Devrient Gmbh Verfahren zur Herstellung von Datenträgern mit eingebetteten Elementen und Vorrichtung zur Durchführung des Verfahrens
DE19627827A1 (de) * 1996-07-10 1998-01-22 Siemens Ag Chipkarte und Verfahren zu ihrer Herstellung
WO1998015981A1 (en) * 1996-10-10 1998-04-16 Samsung Electronics Co., Ltd. Microwave-frequency hybrid integrated circuit
DE19713641A1 (de) * 1997-04-02 1998-10-08 Ods Gmbh & Co Kg Minichipkarte sowie Verfahren zu ihrer Herstellung
US6841419B2 (en) * 2000-04-04 2005-01-11 Toray Engineering Company, Limited Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole
US6366468B1 (en) * 2000-04-28 2002-04-02 Hewlett-Packard Company Self-aligned common carrier
US6528351B1 (en) * 2001-09-24 2003-03-04 Jigsaw Tek, Inc. Integrated package and methods for making same
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04148999A (ja) * 1990-10-12 1992-05-21 Dainippon Printing Co Ltd Ｉｃカード
JPH05326701A (ja) * 1992-05-21 1993-12-10 Hitachi Ltd 半導体ペレットおよびそれを用いた半導体装置
JPH07117386A (ja) * 1993-04-06 1995-05-09 Gilles Leroux Sa 携帯品及びその製造方法
JPH09507727A (ja) * 1994-03-28 1997-08-05 フィン，ダーヴィット チップ実装ボード製造方法、およびそれにより製造されたチップ実装ボード
JPH09186163A (ja) * 1995-12-26 1997-07-15 Motorola Inc 相互接続システムおよび製造方法
WO1998016901A1 (de) * 1996-10-14 1998-04-23 Zakel, Elke Verfahren zum herstellen einer kontaktlosen chipkarte

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288432B2 (en) 1999-03-16 2007-10-30 Alien Technology Corporation Electronic devices with small functional elements supported on a carrier
US7425467B2 (en) 1999-03-16 2008-09-16 Alien Technology Corporation Web process interconnect in electronic assemblies
US7559131B2 (en) 2001-05-31 2009-07-14 Alien Technology Corporation Method of making a radio frequency identification (RFID) tag
US7260882B2 (en) 2001-05-31 2007-08-28 Alien Technology Corporation Methods for making electronic devices with small functional elements supported on a carriers
US8516683B2 (en) 2001-05-31 2013-08-27 Alien Technology Corporation Methods of making a radio frequency identification (RFID) tags
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
US9418328B2 (en) 2003-03-24 2016-08-16 Ruizhang Technology Limited Company RFID tags and processes for producing RFID tags
JP2005212355A (ja) * 2004-01-30 2005-08-11 Toppan Forms Co Ltd スレッド及びｉｃチップ入りシート、並びにそれらの製造方法、シート
US7967204B2 (en) 2004-11-08 2011-06-28 Alien Technology Corporation Assembly comprising a functional device and a resonator and method of making same
US7452748B1 (en) 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
US7615479B1 (en) 2004-11-08 2009-11-10 Alien Technology Corporation Assembly comprising functional block deposited therein
US7500610B1 (en) 2004-11-08 2009-03-10 Alien Technology Corporation Assembly comprising a functional device and a resonator and method of making same
US7353598B2 (en) 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7551141B1 (en) 2004-11-08 2009-06-23 Alien Technology Corporation RFID strap capacitively coupled and method of making same
US9070063B2 (en) 2004-11-22 2015-06-30 Ruizhang Technology Limited Company Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US8471709B2 (en) 2004-11-22 2013-06-25 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US7542301B1 (en) 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
JP2014220016A (ja) * 2009-04-28 2014-11-20 凸版印刷株式会社 アンテナシート、非接触型ｉｃ付データキャリア及びアンテナシートの製造方法
US9183488B2 (en) 2009-04-28 2015-11-10 Toppan Printing Co., Ltd. Antenna sheet, data carrier with non-contact IC, and method for manufacturing antenna sheet
US9436905B2 (en) 2009-04-28 2016-09-06 Toppan Printing Co., Ltd. Method for manufacturing antenna sheet
JP2013106033A (ja) * 2011-11-10 2013-05-30 Samsung Electro-Mechanics Co Ltd 半導体パッケージ及びその製造方法
JP2013109489A (ja) * 2011-11-18 2013-06-06 Toppan Printing Co Ltd Ｉｃカード
JP2013109486A (ja) * 2011-11-18 2013-06-06 Toppan Printing Co Ltd Ｉｃカード
JPWO2014006787A1 (ja) * 2012-07-04 2016-06-02 パナソニックＩｐマネジメント株式会社 電子部品実装構造体、ｉｃカード、ｃｏｆパッケージ

Also Published As

Publication number Publication date
EP1280101A1 (en) 2003-01-29
DE60110906T2 (de) 2006-04-27
EP1280101B1 (en) 2005-05-18
US6841419B2 (en) 2005-01-11
DE60110906D1 (de) 2005-06-23
TW495725B (en) 2002-07-21
US20030148555A1 (en) 2003-08-07
EP1280101A4 (en) 2004-06-16
CN1421019A (zh) 2003-05-28

Similar Documents

Publication Publication Date Title
WO2001075789A1 (en) Method of manufacturing cof package
JP4130668B2 (ja) 基体の加工方法
US6779733B2 (en) Noncontact id card or the like and method of manufacturing the same
JP4684311B2 (ja) 基体の加工方法
US6406990B1 (en) Method of mounting a semiconductor chip, circuit board for flip-chip connection and method of manufacturing the same, electromagnetic wave readable data carrier and method of manufacturing the same, and electronic component module for an electromagnetic wave readable data carrier
US20120119391A1 (en) Semiconductor package and manufacturing method thereof
JP6691451B2 (ja) 配線基板及びその製造方法と電子部品装置
US7936061B2 (en) Semiconductor device and method of manufacturing the same
JP2000058709A (ja) 突起電極構造および突起電極形成方法
JP2007150002A (ja) 半導体ｉｃ内蔵基板及びその製造方法
JP3920195B2 (ja) 電子部品実装構造及びその製造方法
JP7163162B2 (ja) 半導体パッケージ
JP7347440B2 (ja) 半導体パッケージ用配線基板の製造方法
KR101009110B1 (ko) 매립 솔더 범프를 갖는 인쇄회로기판 및 그 제조방법
KR100658022B1 (ko) 회로 장치의 제조 방법
US20110100549A1 (en) Method for manufacturing component-embedded module
JP2019016683A (ja) 配線基板及びその製造方法、半導体パッケージ
JP2003007922A (ja) 回路装置の製造方法
JP2004119730A (ja) 回路装置の製造方法
JP4401527B2 (ja) 半導体チップの製造方法
JP3646056B2 (ja) フリップチップ実装方法
JPH05129759A (ja) プリント配線板の製造方法
JP2003017529A (ja) 半導体装置の製造方法および半導体装置
JPWO2001075789A1 (ja) Ｃｏｆパッケージの製造方法
JP3999222B2 (ja) フリップチップ実装方法およびフリップチップ実装構造

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref country code: JP

Ref document number: 2001 573391

Kind code of ref document: A

Format of ref document f/p: F

WWE Wipo information: entry into national phase

Ref document number: 018074790

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 10240673

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 2001917673

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 2001917673

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 2001917673

Country of ref document: EP