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TWI813010B - 積體電路及其製造方法 - Google Patents

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TWI813010B
TWI813010B TW110131916A TW110131916A TWI813010B TW I813010 B TWI813010 B TW I813010B TW 110131916 A TW110131916 A TW 110131916A TW 110131916 A TW110131916 A TW 110131916A TW I813010 B TWI813010 B TW I813010B
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conductor
vertical
conductors
horizontal
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TW110131916A
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TW202232614A (zh
Inventor
賴韋安
彭士瑋
邱德馨
曾健庭
王中興
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

積體電路包括第一型主動區結構、一第二型主動區結構、多個閘極導體、背側水平導線、背側垂直導線及接腳連接器。第一型主動區結構與一第二型主動區結構在基板上。背側水平導線在基板下方的背側第一導電層中。背側垂直導線在背側第一導電層下方的背側第二導電層中。接腳連接器用於電路單元。接腳連接器直接地連接於背側水平導線與背側垂直導線之間。背側水平導線延伸跨越電路單元的垂直邊界。

Description

積體電路及其製造方法
本揭露的實施例是關於一種積體電路，且特別是關於一種積體電路中的背側導線。
積體電路(integrated circuits，ICs)之小型化的近期趨勢導致體積更小、功耗更低的裝置，但其能以更快的速度提供更多功能。小型化過程也導致更嚴格的設計與製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具產生、優化且驗證了用於積體電路的標準單元佈局設計，同時確保滿足標準單元佈局設計及製造規範。
本揭露的實施例之目的在於提出一種積體電路包括第一型主動區結構、一第二型主動區結構、前側第一層導線、多個閘極導體、電路單元、背側水平導線、背側垂直導線及接腳連接器。第一型主動區結構與一第二型主動 區結構在基板上沿著第一方向延伸。前側第一層導線在基板上方的第一連接層中。多個閘極導體在第一連接層下方沿著第二方向延伸，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)。電路單元具有沿著垂直於第一方向的第二方向延伸的第一垂直邊界與第二垂直邊界，第一垂直邊界與第二垂直邊界之每一者跨越至少一邊界隔離區，沿著第一方向之第一垂直邊界與第二垂直邊界之間的距離小於或等於接觸多晶間距(CPP)的三倍。背側水平導線在基板下方的背側第一導電層中沿著第一方向延伸，背側水平導線延伸跨越電路單元的第一垂直邊界。背側垂直導線在背側第一導電層下方的背側第二導電層中沿著第二方向延伸，背側垂直導線對齊於第一垂直邊界。接腳連接器用於電路單元。接腳連接器直接地連接於背側水平導線與背側垂直導線之間。
本揭露的實施例之目的在於另提出一種積體電路包括第一型主動區結構、一第二型主動區結構、前側第一層導線、多個閘極導體、電路單元、背側水平導線、背側垂直導線及接腳連接器。第一型主動區結構與一第二型主動區結構在基板上沿著第一方向延伸。前側第一層導線在基板上方的第一連接層中。多個閘極導體在第一連接層下方沿著第二方向延伸，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)。電路單元具有沿著垂直於第一方向的第二 方向延伸的第一垂直邊界與第二垂直邊界，第一垂直邊界與第二垂直邊界之每一者跨越至少一邊界隔離區。背側水平導線在基板下方的背側第一導電層中沿著第一方向延伸。背側垂直導線在背側第一導電層下方的背側第二導電層中沿著第二方向延伸。接腳連接器用於電路單元。接腳連接器在背側水平導線與背側垂直導線之間的重疊區域處直接地連接於背側水平導線與背側垂直導線之間。背側水平導線具有覆蓋重疊區域的第一部分且背側水平導線在重疊區域外具有第二部分，第一部分沿著第一方向的第一寬度大於第二部分沿著第一方向的第二寬度。
本揭露的實施例之目的在於又提出一種製造積體電路的方法，包括：在基板上製造沿著第一方向延伸之第一型主動區結構與第二型主動區結構；製造沿著垂直於第一方向的第二方向延伸之多個閘極導體，每個閘極導體與基板上方的第一型主動區結構和/或第二型主動區結構相交，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)；在基板下方的背側第一導電層中製造沿著第一方向延伸之背側水平導線；製造連接背側水平導線的接腳連接器；及在背側第一導電層下方的背側第二導電層中製造沿著第二方向延伸之背側垂直導線，其中背側垂直導線對齊於電路單元的第一垂直邊界，其中接腳連接器在背側水平導線與背側垂直導線之間的重疊區域處直接地連接於背側水平導線與背側垂直導線之間；其中製造背側水平導線包括將背 側水平導線製造為延伸導線，該延伸導線以小於接觸多晶間距(CPP)的距離延伸跨越電路單元的第一垂直邊界。
20,40:電源軌
50:基板
52:絕緣層
54,56:背側層間介電質
80n:n型主動區結構
80p:p型主動區結構
100,400:反或閘電路
110:單元邊界
111,119:垂直單元邊界
122,124,126,522,524,526,622,624,626,722,724,726:前側第一層導線
132n,132p,135n,135p,138,532n,532p,535n,535p,538,632,635n,635p,638,735n,735p,738:端子導體
151,159:虛置閘極導體
152,158,552,558,652,658,758:閘極導體
151i,159i:邊界隔離區
172,175,178,572,575,578,672,675,678,775,778,972,975,978:背側垂直導線
178A,805,978A:第一部分
178B,978B:第二部分
181,182,184,186,581,582,584,586,681,682,684,686,782,784,786,981,982,984,986:背側水平導線
500:反及閘電路
600,700:反向器電路
800:製程
810,820,832,834,836,838:操作
895:剩餘部分
900:單元
902:原始位置
908:替代位置
1000:方法
1010,1022,1024,1030,1040,1050,1060,1070,1080:操作
1100:EDA系統
1102:處理器
1104:儲存媒體
1106:指令
1107:標準單元庫
1108:匯流排
1109:佈局圖
1110:輸入/輸出(I/O)
1112:網路介面
1114:網路
1142:使用者介面(UI)
1200:IC製造系統
1220:設計室
1222:IC設計佈局圖
1230:遮罩室
1232:資料準備
1244:遮罩製造
1245:遮罩
1250:IC製造商/製造者
1252:製造工具
1253:晶圓
1260:IC裝置
1BV0A,1BV0B,1BV0C,1BVD1,1BVG1,1BVG2,1VD1,1VD2,1VDdd,1VDss,5BV0A,5BV0B,5BV0C,5BVD1,5BVG1,5BVG2,5VD1,5VD2,5VDdd,5VDss,6BV0A,6BV0B,6BV0C,6BVD1,6BVG1,6BVG2,6VD1,6VD2,6VDdd,6VDss,7BV0A,7BV0B,7BVD1,7BVG1,7VDdd,7VDss, 9BV0A:通孔連接器
A-A’,B-B’,C-C’,D-D’,E-E’,P-P’,Q-Q’,R-R’:切割平面
A1,A2,IN:輸入訊號/輸入節點
CPP:接觸多晶間距
nA1,nA2:n型電晶體
pA1,pA2:p型電晶體
W:寬度
Wa:第一寬度
Wb:第二寬度
X,Y,Z:方向
ZN:輸出訊號/輸出節點
Δ:距離
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1A圖至第1B圖為根據一些實施例的反或閘電路的佈局圖。
第1C圖為根據一些實施例的由第1A圖至第1B圖的佈局圖所指定的反或閘電路之等效電路圖。
第2A圖至第2E圖為根據一些實施例的沿著切割平面之由第1A圖至第1B圖的佈局圖所指定的反或閘電路的剖視圖。
第3A圖至第3C圖為根據一些實施例的沿著切割平面之由第1A圖至第1B圖的佈局圖所指定的反或閘電路的剖視圖。
第4A圖至第4E圖為根據一些實施例的反或閘電路的佈局圖。
第5A圖至第5B圖為根據一些實施例的反及閘電路的佈局圖。
第6A圖至第6B圖為根據一些實施例的反向器電路的佈局圖。
第7A圖至第7B圖為根據一些實施例的反向器電路的佈局圖。
第8圖為根據一些實施例的設計積體電路的製程的流程圖。
第9A圖至第9C圖為根據一些實施例的單元的佈局圖。
第10圖為根據一些實施例的製造積體電路的方法的流程圖。
第11圖為根據一些實施例的電子設計自動化系統的方塊圖。
第12圖為根據一些實施例的積體電路(IC)製造系統及與其關聯的IC製造流程的方塊圖。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件與安排的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架 構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
在一些實施例中，積體電路包括在基板的前側處的多個閘極導體(gate-conductors)與多個端子導體(terminal-conductors)。積體電路還包括在基板的背側處的背側第一導電層中的多條背側水平導線以及背側第二導電層中的多條背側垂直導線。感興趣的背側垂直導線對齊於電路單元的第一垂直邊界，且感興趣的背側垂直導線透過接腳連接器連接到感興趣的背側水平導線。在一些實施例中，感興趣的背側水平導線為延伸導線，該延伸導線延伸跨越電路單元的第一垂直邊界。在一些實施例中，感興趣的背側垂直導線為區域(local)二維導線，該區域二維導線具有第一部分與第二部分，該第一部分具有第一寬度，該第二部份具有不同於第一寬度之第二寬度。在一些實施例中，由於該延伸導線和/或該區域二維導線，為接腳連接器的定位(positioning)提供了更大的靈活性，而不 會產生設計規則違例(design rule violations)。
第1A圖至第1B圖為根據一些實施例的反或閘(NOR gate)電路100的佈局圖。第1A圖至第1B圖的佈局圖包括多個佈局圖案，所述多個佈局圖案用於指定在X方向延伸的p型主動區結構80p和n型主動區結構80n、在Y方向延伸的多個閘極導體(152及158)、在Y方向延伸的端子導體(132p、132n、135p、135n及138)、以及在Y方向延伸的虛置(dummy)閘極導體(151及159)。反或閘電路100位於以單元邊界110為邊界的單元中，沿著X方向的單元寬度以在Y方向延伸的兩個垂直單元邊界111及119為邊界。第1A圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定在X方向延伸的電源軌(40及20)、在X方向延伸的前側第一層導線(122、124及126)、以及各種通孔連接器(via-connector)。第1B圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定在X方向延伸的背側水平導線(181、182、184及186)、在Y方向延伸的背側垂直導線(172、175及178)、以及各種通孔連接器。在X-Y坐標中，X方向和Y方向彼此相互垂直。
在由第1A圖至第1B圖的佈局圖所指定的反或閘電路100中，兩相鄰的閘極導體(例如閘極導體152及158)間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)。在反或閘電路100中，沿著X方向之垂直單元邊界111與垂直單元邊界119之 間的距離為接觸多晶間距(CPP)的三倍。
第1C圖為根據一些實施例的由第1A圖至第1B圖的佈局圖所指定的反或閘電路100之等效電路圖。第2A圖至第2E圖及第3A圖至第3C圖為根據一些實施例的由第1A圖至第1B圖的佈局圖所指定的反或閘電路100之剖視圖。
在由第1A圖至第1B圖的佈局圖所指定的反或閘電路100中以及在第1C圖的等效電路圖中所示的反或閘電路100中，閘極導體152在p型電晶體pA1的通道區處與p型主動區結構80p相交，且在n型電晶體nA1的通道區處與n型主動區結構80n相交。閘極導體158在p型電晶體pA2的通道區處與p型主動區結構80p相交，且在n型電晶體nA2的通道區處與n型主動區結構80n相交。端子導體132p與135p在p型電晶體pA2與pA1的各個源極/汲極區處與p型主動區結構80p相交。端子導體132n與135n在n型電晶體nA2與nA1的各個源極/汲極區處與n型主動區結構80n相交。端子導體138在p型電晶體pA1的汲極區和n型電晶體nA1的汲極區對應地與p型主動區結構80p和n型主動區結構80n相交。p型電晶體(pA1和pA2)與n型電晶體(nA1和nA2)的非限制性示例包括鰭式場效電晶體(FinFETs)、奈米片(nano-sheet)電晶體和奈米線(nano-wire)電晶體。用於第1A圖至第1B圖中的虛置閘極導體151和159的佈局圖案指定了或反或閘電路100中的多個主動區(例如， 源極區、汲極區和通道區)，所述多個主動區與相鄰單元中的主動區隔離。
在由第1A圖至第1B圖的佈局圖所指定的反或閘電路100中以及在第1C圖的等效電路圖中所示的反或閘電路100中，前側第一層導線(122、124及126)與電源軌(40及20)位於基板上方的第一連接層中。在一些實施例中，第一連接層是在生產線前段(front-end-of-line，FEOL)製程中製造的頂部絕緣層上方的第一金屬層(M0)。在反或閘電路100中，端子導體132p透過通孔連接器1VDdd與電源軌40導電連接，且電源軌40被配置為提供第一供應電壓VDD。端子導體135n透過通孔連接器1VDss與電源軌20導電連接，且電源軌20被配置為提供第二供應電壓VSS。前側第一層導線126透過通孔連接器1VD1與端子導體132n導電連接，且透過通孔連接器1VD2與端子導體138導電連接。
在反或閘電路100中，端子導體138(在第1A圖中)還透過穿過基板的通孔連接器1BVD1與背側水平導線182(在第1B圖中)導電連接。此外，閘極導體152(在第1A圖中)透過通孔連接器1BVG1與背側水平導線184(在第1B圖中)導電連接，且閘極導體158(在第1A圖中)透過通孔連接器1BVG2與背側水平導線186(在第1B圖中)導電連接。
在反或閘電路100中，背側水平導線182透過通孔連接器1BV0A與背側垂直導線178導電連接。背側水 平導線184透過通孔連接器1BV0B與背側垂直導線172導電連接。背側水平導線186透過通孔連接器1BV0C與背側垂直導線175導電連接。
在反或閘電路100中，背側水平導線181、182、184及186位於基板下方的背側第一導電層中。背側垂直導線172、175及178位於背側第一導電層下方的背側第二導電層中。在一些實施例中，背側第一導電層為製作於基板的背側處的第一背側金屬層(BM0)，且背側第二導電層為製作於基板的背側處的第二背側金屬層(BM1)。第一背側金屬層(BM0)夾設在基板與第二背側金屬層(BM1)之間。通孔連接器1BV0A、1BV0B及1BV0C之每一者是穿過層間介電質(interlayer dielectric，ILD)材料的通孔連接器BV0，所述層間介電質(ILD)材料將第二背側金屬層(BM1)和第一背側金屬層(BM0)隔開。
在反或閘電路100中，背側垂直導線172、通孔連接器1BV0B及背側水平導線184導電連接在一起以承載反或閘電路100的輸入訊號「A1」。背側垂直導線175、通孔連接器1BV0C及背側水平導線186導電連接在一起以承載反或閘電路100的輸入訊號「A2」。背側垂直導線178、通孔連接器1BV0A及背側水平導線182導電連接在一起以承載反或閘電路100的輸出訊號「ZN」。
在反或閘電路100中，通孔連接器1BV0A(如第1C圖所示)用作沿著Z方向延伸的接腳連接器(pin-connector)，用於將背側垂直導線178連接到承 載反或閘電路100的輸出訊號「ZN」的背側水平導線182。在一些實施例中，如第1B圖所示，當背側水平導線182延伸跨越垂直單元邊界119時，為接腳連接器(即，通孔連接器1BV0A)的定位提供了更大的靈活性，而不會產生設計規則違例。在第1B圖中，背側水平導線182沿著X方向延伸而以距離「Δ」延伸跨越垂直單元邊界119。在一些實施例中，背側水平導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的八分之一。在一些實施例中，背側水平導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的四分之一。在一些實施例中，背側水平導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的一半。在一些實施例中，距離「Δ」被選擇為足夠大以減輕與背側垂直導線178與背側水平導線182之間的接腳連接器連接相關聯的設計規則違例。在一些實施例中，距離「Δ」被選擇為小於一個接觸多晶間距(CPP)，使得從垂直單元邊界119到相鄰單元的垂直單元邊界的水平間隙(gap)距離減小到最小距離以減輕與接腳連接器連接相關聯的設計規則違例。
在第1B圖中，背側垂直導線178具有沿X方向延伸的寬度「W」。在一些實施例中，寬度「W」被選擇為減少背側垂直導線178中的電壓降(IR drops)。在一些實施例中，背側垂直導線178的寬度「W」大於接觸多 晶間距(CPP)的一半。在一些實施例中，背側垂直導線178的寬度「W」大於接觸多晶間距(CPP)的四分之三。一般而言，寬度「W」越大，背側垂直導線178中的電壓降(IR drops)越小。然而，如果單元中背側垂直導線的軌道(tracks)的數量是固定的，兩相鄰的背側垂直導線之間的間距要求(spacing requirements)限制了寬度「W」的最大值。減少軌道的數量可增加寬度「W」的最大值，但同時也會降低單元設計的佈線靈活性。在一些實施例中，佈線靈活性和電壓降(IR drops)要求之間的折衷(compromise)決定了寬度「W」的最大值。
第2A圖為根據一些實施例的沿著切割平面A-A’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第2A圖所示，p型主動區結構80p位於基板50上。端子導體132p、135p及138之每一者與p型主動區結構80p相交。閘極導體152及158之每一者也與p型主動區結構80p相交。在一些實施例中，p型主動區結構80p中的主動區(例如，源極區、通道區或汲極區)，通過虛置閘極導體151下方的邊界隔離區151i以及虛置閘極導體159下方的邊界隔離區159i，與相鄰單元中的主動區隔開。前側第一層導線122覆蓋在絕緣層52，絕緣層52覆蓋閘極導體(152及158)與端子導體(132p、135p及138)。背側垂直導線172、175及178位於背側層間介電質56上，背側層間介電質56覆蓋在基板50的背側處的背側層間介電質54上。
第2B圖為根據一些實施例的沿著切割平面B-B，之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第2B圖所示，n型主動區結構80n位於基板50上。端子導體132n、135n及138之每一者與n型主動區結構80n相交。閘極導體152及158之每一者也與n型主動區結構80n相交。在一些實施例中，n型主動區結構80n中的主動區(例如，源極區、通道區或汲極區)，通過虛置閘極導體151下方的邊界隔離區隔離151i以及虛置閘極導體159下方的邊界隔離區159i，與相鄰單元中的主動區隔開。前側第一層導線126覆蓋在絕緣層52，絕緣層52覆蓋閘極導體(152及158)與端子導體(132n、135n及138)。背側垂直導線172、175及178位於背側層間介電質56上，背側層間介電質56覆蓋在基板50的背側處的背側層間介電質54上。
第2C圖為根據一些實施例的沿著切割平面C-C’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第2C圖所示，絕緣層52覆蓋閘極導體(152及158)、端子導體(132p、135p及138)以及虛置閘極導體(151及159)。背側水平導線181及182位於基板50的背側處。背側層間介電質54的部分將背側水平導線181與背側水平導線182分開。背側垂直導線172、175及178位於背側層間介電質56上，背側層間介電質56覆蓋背側層間介電質54與背側水平導線181及182。通孔連接器1BVD1穿過基板50並將端子導體138與背側 水平導線182導電連接。通孔連接器1BV0A穿過背側層間介電質56並將背側水平導線182與背側垂直導線178導電連接。
第2D圖為根據一些實施例的沿著切割平面D-D’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第2D圖所示，絕緣層52覆蓋閘極導體(152及158)、端子導體138以及虛置閘極導體(151及159)。背側水平導線184位於基板50的背側處。背側垂直導線172、175及178位於背側層間介電質56上，背側層間介電質56覆蓋背側層間介電質54與背側水平導線184。通孔連接器1BVG1穿過基板50並將閘極導體152與背側水平導線184導電連接。通孔連接器1BV0B穿過背側層間介電質56並將背側水平導線184與背側垂直導線172導電連接。
第2E圖為根據一些實施例的沿著切割平面E-E’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第2E圖所示，絕緣層52覆蓋閘極導體(152及158)、端子導體(132n、135n及138)以及虛置閘極導體(151及159)。背側水平導線186位於基板50的背側處。背側垂直導線172、175及178位於背側層間介電質56上，背側層間介電質56覆蓋背側層間介電質54與背側水平導線186。通孔連接器1BVG2穿過基板50並將閘極導體158與背側水平導線186導電連接。通孔連接器1BV0C穿過背側層間介電質56並將背側水平導線186 與背側垂直導線175導電連接。
第3A圖為根據一些實施例的沿著切割平面P-P’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第3A圖所示，端子導體132n與基板50上的n型主動區結構80n相交，且端子導體132p與基板50上的p型主動區結構80p相交。絕緣層52覆蓋端子導體132n及132p。電源軌(40及20)與前側第一層導線122及126位於絕緣層52上方的第一連接層中。通孔連接器1VDdd穿過絕緣層52並導電連接端子導體132p與電源軌40。背側水平導線181、184及186位於基板50的背側處。背側層間介電質54與背側水平導線181、184及186被背側層間介電質56覆蓋。背側垂直導線172覆蓋背側層間介電質56。通孔連接器1BV0B穿過背側層間介電質56並導電連接背側水平導線184與背側垂直導線172。
第3B圖為根據一些實施例的沿著切割平面Q-Q’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第3B圖所示，端子導體135n與基板50上的n型主動區結構80n相交，且端子導體135p與基板50上的p型主動區結構80p相交。絕緣層52覆蓋端子導體135n及135p。電源軌(20及40)與前側第一層導線122、124及126位於絕緣層52上方的第一連接層中。通孔連接器1VDss穿過絕緣層52並導電連接端子導體135n與電源軌20。背側水平導線184及186位於基板50的背 側處。背側層間介電質54與背側水平導線184及186被背側層間介電質56覆蓋。背側垂直導線175覆蓋背側層間介電質56。通孔連接器1BV0C穿過背側層間介電質56並導電連接背側水平導線186與背側垂直導線175。
第3C圖為根據一些實施例的沿著切割平面R-R’之由第1A圖至第1B圖的佈局圖所指定的反或閘電路100的剖視圖。如第3C圖所示，端子導體138與基板50上的n型主動區結構80n與p型主動區結構80p相交。絕緣層52覆蓋端子導體138。電源軌(20及40)與前側第一層導線124及126位於絕緣層52上方的第一連接層中。背側水平導線182、184及186位於基板50的背側處。通孔連接器1BVD1穿過基板50並導電連接端子導體138與背側水平導線182。背側層間介電質54與背側水平導線182、184及186被背側層間介電質56覆蓋。背側垂直導線178覆蓋背側層間介電質56。通孔連接器1BV0A穿過背側層間介電質56並導電連接背側水平導線182與背側垂直導線178。
在由第1A圖至第1B圖的佈局圖所指定的反或閘電路100中，背側垂直導線178在基板50的背側處具有均勻的寬度「W」。在一些替代實施例中，至少一個背側垂直導線包括具有第一寬度的第一部分與具有第二寬度的第二部分，且第一部分的第一寬度大於第二部分的第二寬度。作為示例，在由第4A圖至第4E圖的佈局圖所指定的反或閘電路(其在下文更詳細地描述)中，背側垂直導線 178的第一部分具有第一寬度「Wa」且背側垂直導線178的第二部分具有第二寬度「Wb」，其中第一寬度「Wa」大於第二寬度「Wb」。
第4A圖至第4E圖為根據一些實施例的反或閘電路400的佈局圖。第4A圖至第4E圖中的佈局圖的每一者包括多個佈局圖案用於指定背側水平導線(181、182、184及186)與背側垂直導線(172、175及178)。反或閘電路400在基板的背側處之多個元件的佈局(如第4A圖至第4E圖所示)不同於反或閘電路100在基板的背側處之多個元件的佈局(如第1B圖所示)。然而，反或閘電路400在基板的前側處之多個元件的佈局相同於反或閘電路100在基板的前側處之多個元件的佈局(如第1A圖所示)。因此，對於反或閘電路400而言，僅參考第4A圖至第4E圖的佈局圖來詳細描述基板的背側處之多個元件的佈局，而前側處之多個元件的佈局不再參照前側佈局圖進行說明。
如同第4A圖至第4E圖的佈局圖所指定的，反或閘電路400包括在基板下方的背側第一導電層中的背側水平導線181、182、184及186。反或閘電路400還包括在背側第一導電層下方的背側第二導電層中的背側垂直導線172、175及178。閘極導體152透過通孔連接器1BVG1與背側水平導線184導電連接，且背側水平導線184透過通孔連接器1BV0B與背側垂直導線172導電連接。閘極導體158透過通孔連接器1BVG2與背側水平導 線186導電連接，且背側水平導線186透過通孔連接器1BV0C與背側垂直導線175導電連接。端子導體138(在第1A圖中)透過通孔連接器1BVD1與背側水平導線182導電連接，且背側水平導線182透過通孔連接器1BV0A與背側垂直導線178導電連接。
如同第4A圖至第4E圖的佈局圖所指定的，在反或閘電路400中，背側垂直導線178包括第一部分178A與第二部分178B。第一部分178A覆蓋背側水平導線182與背側垂直導線178之間的重疊區域，而第二部分178B在重疊區域之外。第一部分178A具有第一寬度「Wa」且第二部分具有第二寬度「Wb」。第一寬度「Wa」大於第二寬度「Wb」。在一些實施例中，第一寬度「Wa」比第二寬度「Wb」大超過一個接觸多晶間距(CPP)的八分之一的量。在一些實施例中，第一寬度「Wa」比第二寬度「Wb」大超過一個接觸多晶間距(CPP)的四分之一的量。在一些實施例中，第一寬度「Wa」比第二寬度「Wb」足夠大以允許接腳連接器1BV0A的定位而不會產生設計規則違例。在一些實施例中，電路單元具有的單元寬度小於或等於接觸多晶間距(CPP)的三倍，用於此電路單元之定位接腳連接器的靈活性改善了積體電路設計中的佈局區域覆蓋率(layout area coverages)。
在一些實施例中，例如在第4A圖的反或閘電路400中，背側水平導線182沿著X方向延伸而以距離「Δ」延伸跨越垂直單元邊界119。在一些實施例中，背側水平 導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的八分之一。在一些實施例中，背側水平導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的四分之一。在一些實施例中，背側水平導線182延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的一半。在一些實施例中，距離「Δ」被選擇為足夠大以減輕與背側垂直導線178與背側水平導線182之間的接腳連接器連接相關聯的設計規則違例。在一些實施例中，距離「Δ」被選擇為小於一個接觸多晶間距(CPP)，使得從垂直單元邊界119到相鄰單元的垂直單元邊界的水平間隙(gap)距離減小到最小距離以減輕與接腳連接器連接相關聯的設計規則違例。
在一些實施例中，例如在第4B圖的反或閘電路400中，背側水平導線182延伸跨越垂直單元邊界119。在一些實施例中，例如在第4C圖的反或閘電路400中，背側垂直導線178的第一部分178A延伸跨越垂直單元邊界119，而背側垂直導線178的第二部分178B不延伸跨越垂直單元邊界119。在一些實施例中，例如在第4D圖的反或閘電路400中，背側垂直導線178的第一部分178A和第二部分178B都延伸跨越垂直單元邊界119。
在一些實施例中，例如在第4E圖的反或閘電路400中，雖然背側垂直導線178不延伸跨越垂直單元邊界 119，但第一部分178A的第一寬度「Wa」增加，為接腳連接器(即通孔連接器1BV0A)到背側水平導線182上的定位提供更大的靈活性。此外，背側垂直導線175(與背側垂直導線178相鄰)也被修改，以避免設計規則違例。
第5A圖至第5B圖為根據一些實施例的反及閘(NAND gate)電路500的佈局圖。第5A圖至第5B圖的佈局圖包括多個佈局圖案，所述多個佈局圖案用於指定p型主動區結構80p、n型主動區結構80n、多個閘極導體(552及558)、端子導體(532p、532n、535p、535n及538)、以及虛置閘極導體(151及159)。反及閘電路500位於以單元邊界110為邊界的單元中，且單元寬度以兩個垂直單元邊界111及119為邊界。第5A圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定電源軌(40及20)、前側第一層導線(522、524及526)、以及各種通孔連接器。第5B圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定背側水平導線(581、582、584及586)、背側垂直導線(572、575及578)、以及各種通孔連接器。
在由第5A圖至第5B圖的佈局圖所指定的反及閘電路500中，閘極導體552在p型電晶體pA1的通道區處與p型主動區結構80p相交，且在n型電晶體nA1的通道區處與n型主動區結構80n相交。閘極導體558在p型電晶體pA2的通道區處與p型主動區結構80p相交，且在n型電晶體nA2的通道區處與n型主動區結構80n 相交。端子導體532p與535p在p型電晶體pA2與pA1的各個源極/汲極區處與p型主動區結構80p相交。端子導體532n與535n在n型電晶體nA2與nA1的各個源極/汲極區處與n型主動區結構80n相交。端子導體538在p型電晶體pA1的汲極區和n型電晶體nA1的汲極區對應地與p型主動區結構80p和n型主動區結構80n相交。
在由第5A圖至第5B圖的佈局圖所指定的反及閘電路500中，前側第一層導線(522、524及526)與電源軌(40及20)位於基板上方的第一連接層中。在反及閘電路500中，端子導體535p透過通孔連接器5VDdd與電源軌40導電連接，且電源軌40被配置為提供第一供應電壓VDD。端子導體532n透過通孔連接器5VDss與電源軌20導電連接，且電源軌20被配置為提供第二供應電壓VSS。前側第一層導線522透過通孔連接器5VD1與端子導體532p導電連接，且透過通孔連接器5VD2與端子導體538導電連接。
在反及閘電路500中，端子導體538(在第5A圖中)還透過穿過基板的通孔連接器5BVD1與背側水平導線582(在第5B圖中)導電連接。此外，閘極導體552(在第5A圖中)透過通孔連接器5BVG1與背側水平導線584(在第5B圖中)導電連接，且閘極導體558(在第5A圖中)透過通孔連接器5BVG2與背側水平導線586(在第5B圖中)導電連接。
在反及閘電路500中，背側水平導線582透過通孔連接器5BV0A與背側垂直導線578導電連接。背側水平導線584透過通孔連接器5BV0B與背側垂直導線572導電連接。背側水平導線586透過通孔連接器5BV0C與背側垂直導線575導電連接。在反及閘電路500中，背側水平導線581、582、584及586位於基板下方的背側第一導電層中。背側垂直導線572、575及578位於背側第一導電層及基板50下方的背側第二導電層中。
在反及閘電路500中，背側垂直導線572、通孔連接器5BV0B及背側水平導線584導電連接在一起以承載反及閘電路500的輸入訊號「A1」。背側垂直導線575、通孔連接器5BV0C及背側水平導線586導電連接在一起以承載反及閘電路500的輸入訊號「A2」。背側垂直導線578、通孔連接器5BV0A及背側水平導線582導電連接在一起以承載反及閘電路500的輸出訊號「ZN」。
在反及閘電路500中，通孔連接器5BV0A用作沿著Z方向延伸的接腳連接器，用於將背側垂直導線578連接到承載反及閘電路500的輸出訊號「ZN」的背側水平導線582。在一些實施例中，當背側水平導線582延伸跨越垂直單元邊界119時，為接腳連接器(即，通孔連接器5BV0A)的定位提供了更大的靈活性，而不會產生設計規則違例。在第5B圖中，背側水平導線582沿著X方向延伸而以距離「Δ」延伸跨越垂直單元邊界119。在一些實施例中，背側水平導線582延伸跨越垂直單元邊界119 的距離「Δ」小於一個接觸多晶間距(CPP)。在一些實施例中，背側水平導線582延伸跨越垂直單元邊界119的距離「Δ」大於接觸多晶間距(CPP)的八分之一、接觸多晶間距(CPP)的四分之一、或接觸多晶間距(CPP)的一半。在一些實施例中，距離「Δ」被選擇為足夠大以減輕與背側垂直導線578與背側水平導線582之間的接腳連接器連接相關聯的設計規則違例。在一些實施例中，距離「Δ」被選擇為小於一個接觸多晶間距(CPP)，使得從垂直單元邊界119到相鄰單元的垂直單元邊界的水平間隙(gap)距離減小到最小距離以減輕與接腳連接器連接相關聯的設計規則違例。
第6A圖至第6B圖為根據一些實施例的反向器(inverter)電路600的佈局圖。第6A圖至第6B圖的佈局圖包括多個佈局圖案，所述多個佈局圖案用於指定p型主動區結構80p、n型主動區結構80n、多個閘極導體(652及658)、多個端子導體(632、635p、635n及638)、以及虛置閘極導體(151及159)。反向器電路600位於以單元邊界110為邊界的單元中，且單元寬度以兩個垂直單元邊界111及119為邊界。第6A圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定電源軌(40及20)、前側第一層導線(622、624及626)、以及各種通孔連接器。第6B圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定背側水平導線(681、682、684及686)、背側垂直導線(672、675及678)、以及各種通孔連接器。
在由第6A圖至第6B圖的佈局圖所指定的反向器電路600中，閘極導體652在p型電晶體pA1的通道區處與p型主動區結構80p相交，且在n型電晶體nA1的通道區處與n型主動區結構80n相交。閘極導體658在p型電晶體pA2的通道區處與p型主動區結構80p相交，且在n型電晶體nA2的通道區處與n型主動區結構80n相交。端子導體635p在p型電晶體pA2與pA1的源極區處與p型主動區結構80p相交。端子導體635n在n型電晶體nA2與nA1的源極區處與n型主動區結構80n相交。端子導體632在p型電晶體pA1的汲極區和n型電晶體nA1的汲極區對應地與p型主動區結構80p和n型主動區結構80n相交。端子導體638在p型電晶體pA2的汲極區和n型電晶體nA2的汲極區對應地與p型主動區結構80p和n型主動區結構80n相交。
在由第6A圖至第6B圖的佈局圖所指定的反向器電路600中，前側第一層導線(622、624及626)與電源軌(40及20)位於基板上方的第一連接層中。在反向器電路600中，端子導體635p透過通孔連接器6VDdd與電源軌40導電連接，且電源軌40被配置為提供第一供應電壓VDD。端子導體635n透過通孔連接器6VDss與電源軌20導電連接，且電源軌20被配置為提供第二供應電壓VSS。前側第一層導線626透過通孔連接器6VD1與端子導體632導電連接，且透過通孔連接器6VD2與端子導體638導電連接。
在反向器電路600中，端子導體638(在第6A圖中)還透過穿過基板的通孔連接器6BVD1與背側水平導線682(在第6B圖中)導電連接。此外，背側水平導線684(在第6B圖中)透過通孔連接器6BVG1與閘極導體652導電連接，且透過通孔連接器6BVG2與閘極導體658導電連接。
在反向器電路600中，背側水平導線682透過通孔連接器6BV0A與背側垂直導線678導電連接。背側水平導線684透過通孔連接器6BV0B與背側垂直導線672導電連接。在反向器電路600中，背側水平導線681、682、684及686位於基板下方的背側第一導電層中。背側垂直導線672、675及678位於背側第一導電層下方的背側第二導電層中。在反向器電路600中，背側垂直導線672用作反向器電路600的輸入節點「IN」，背側垂直導線678用作反向器電路600的輸出節點「ZN」。
在反向器電路600中，通孔連接器6BV0A用作沿著Z方向延伸的接腳連接器，用於將背側垂直導線678連接到承載反向器電路600的輸出訊號「ZN」的背側水平導線682。在一些實施例中，當背側水平導線682延伸跨越垂直單元邊界119時，為接腳連接器(即，通孔連接器6BV0A)的定位提供了更大的靈活性，而不會產生設計規則違例。在第6B圖中，背側水平導線682沿著X方向延伸而以距離「Δ」延伸跨越垂直單元邊界119。在一些實施例中，背側水平導線682延伸跨越垂直單元邊界119 的距離「Δ」小於一個接觸多晶間距(CPP)。在一些實施例中，背側水平導線682延伸跨越垂直單元邊界119的距離「Δ」大於接觸多晶間距(CPP)的八分之一、接觸多晶間距(CPP)的四分之一、或接觸多晶間距(CPP)的一半。在一些實施例中，距離「Δ」被選擇為足夠大以減輕與背側垂直導線678與背側水平導線682之間的接腳連接器連接相關聯的設計規則違例。在一些實施例中，距離「Δ」被選擇為小於一個接觸多晶間距(CPP)，使得從垂直單元邊界119到相鄰單元的垂直單元邊界的水平間隙(gap)距離減小到最小距離以減輕與接腳連接器連接相關聯的設計規則違例。
第7A圖至第7B圖為根據一些實施例的反向器電路700的佈局圖。第7A圖至第7B圖的佈局圖包括多個佈局圖案，所述多個佈局圖案用於指定p型主動區結構80p、n型主動區結構80n、閘極導體758、多個端子導體(735p、735n及738)、以及虛置閘極導體(151及159)反向器電路700位於以單元邊界110為邊界的單元中，且單元寬度以兩個垂直單元邊界111及119為邊界。第7A圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定電源軌(40及20)、前側第一層導線(722、724及726)、以及各種通孔連接器。第7B圖的佈局圖還包括多個佈局圖案，所述多個佈局圖案用於指定背側水平導線(782、784及786)、背側垂直導線(775及778)、以及各種通孔連接器。
在由第7A圖至第7B圖的佈局圖所指定的反向器電路700中，閘極導體758在p型電晶體Tp的通道區處與p型主動區結構80p相交，且在n型電晶體Tn的通道區處與n型主動區結構80n相交。端子導體735p在p型電晶體Tp的源極區處與p型主動區結構80p相交。端子導體735n在n型電晶體Tn的源極區處與n型主動區結構80n相交。端子導體738在p型電晶體Tp的汲極區和n型電晶體Tn的汲極區對應地與p型主動區結構80p和n型主動區結構80n相交。
在由第7A圖至第7B圖的佈局圖所指定的反向器電路700中，前側第一層導線(722、724及726)與電源軌(40及20)位於基板上方的第一連接層中。在反向器電路700中，端子導體735p透過通孔連接器7VDdd與電源軌40導電連接，且電源軌40被配置為提供第一供應電壓VDD。端子導體735n透過通孔連接器7VDss與電源軌20導電連接，且電源軌20被配置為提供第二供應電壓VSS。
在反向器電路700中，端子導體738(在第7A圖中)還透過穿過基板的通孔連接器7BVD1與背側水平導線782(在第7B圖中)導電連接。此外，閘極導體758透過通孔連接器7BVG1與背側水平導線784導電連接。
在反向器電路700中，背側水平導線782透過通孔連接器7BV0A與背側垂直導線778導電連接。背側水平導線784透過通孔連接器7BV0B與背側垂直導線775 導電連接。在反向器電路700中，背側水平導線782、784及786位於基板下方的背側第一導電層中。背側垂直導線772、775及778位於背側第一導電層下方的背側第二導電層中。在反向器電路700中，背側垂直導線775用作反向器電路700的輸入節點「IN」，背側垂直導線778用作反向器電路700的輸出節點「ZN」。
在反向器電路700中，通孔連接器7BV0A用作沿著Z方向延伸的接腳連接器，用於將背側垂直導線778連接到承載反向器電路700的輸出訊號「ZN」的背側水平導線782。在一些實施例中，當背側水平導線782延伸跨越垂直單元邊界119時，為接腳連接器(即，通孔連接器7BV0A)的定位提供了更大的靈活性，而不會產生設計規則違例。在一些實施例中，電路單元具有的單元寬度小於或等於接觸多晶間距(CPP)的兩倍，用於此電路單元之定位接腳連接器的靈活性改善了積體電路設計中的佈局區域覆蓋率。在第7B圖中，背側水平導線782沿著X方向延伸而以距離「Δ」延伸跨越垂直單元邊界119。在一些實施例中，背側水平導線782延伸跨越垂直單元邊界119的距離「Δ」小於一個接觸多晶間距(CPP)。在一些實施例中，背側水平導線782延伸跨越垂直單元邊界119的距離「Δ」大於接觸多晶間距(CPP)的八分之一、接觸多晶間距(CPP)的四分之一、或接觸多晶間距(CPP)的一半。在一些實施例中，距離「Δ」被選擇為足夠大以減輕與背側垂直導線778與背側水平導線782之間的接腳連接器連 接相關聯的設計規則違例。在一些實施例中，距離「Δ」被選擇為小於一個接觸多晶間距(CPP)，使得從垂直單元邊界119到相鄰單元的垂直單元邊界的水平間隙(gap)距離減小到最小距離以減輕與接腳連接器連接相關聯的設計規則違例。
第8圖為根據一些實施例的設計積體電路的製程800的流程圖。參考第9A圖至第9C圖的佈局圖作為示例來解釋第8圖中的製程800。第9A圖至第9C圖是根據一些實施例的單元900的佈局圖。如第9A圖至第9C圖所示，單元900包括在第一背側金屬層(BM0)中的背側水平導線(981、982、984及986)以及在第二背側金屬層(BM1)中的背側垂直導線(972、975及978)。通孔連接器9BV0A(用作接腳連接器)將背側垂直導線978連接到背側水平導線982。
在第8圖中，製程800從設計流程的第一部分805開始。第一部分805包括在背側導線的佈局與佈線(placement and routing)之前的設計操作。設計流程的第一部分805中的示例操作包括基板的前側處的各種元件的佈局規劃(floor planning)、分區(partitioning)、電源規劃(power planning)以及佈局與佈線(placement and routing)。在製程800完成設計流程的第一部分805之後，製程800進行到操作810，其對各種背側導線進行自動佈局佈線(auto placement and routing，APR)。然後，在操作810之後，製程800進 行到操作820，其對背側導線的佈局設計進行設計規則檢查(design rule check，DRC)。佈局設計的設計規則是對佈局設計施加的幾何約束(geometric constraint)，以確保基於佈局設計的相應電路能夠正常可靠地運行，並且相應的電路也可以以可接受的良率生產。進行設計規則檢查以確保佈局設計不違反設計規則。如果背側導線的佈局設計通過了設計規則檢查，則製程800進行到設計流程的剩餘部分895。另一方面，如果背側導線的佈局設計未能通過設計規則檢查，則製程800進行到操作832。設計規則檢查(DRC)失敗的一個示例是當兩條背側導線之間的間隔變得太小時。設計規則檢查(DRC)失敗的另一個示例是當接腳連接器的位置太靠近背側導線的邊緣時。
於操作832，分析單元900附近的佈局區域(在操作820發現其具有至少一個設計規則違例)以確定單元900的位置是否可移動。如果單元900的位置可移動，則製程800進行到操作838以修復設計規則違例，且單元900的位置在經修改的佈局設計中從原始位置移動到替代位置。例如，在如第9A圖所示的經修改的佈局設計中，單元900從原始位置902移動到替代位置908。另一方面，在操作832中，如果單元900的位置不能移動，則製程800進行到操作834。
於操作834，分析單元900附近的佈局區域(在操作820發現其具有至少一個設計規則違例)以確定用於支持接腳存取(pin access)的背側水平導線是否可被延伸。 如果背側水平導線可被延伸，則製程800進行到操作838以修復設計規則違例，且背側水平導線被重新設計為在經修改的佈局設計中延伸跨越垂直單元邊界延伸的延伸導線。例如，在如第9B圖所示的經修改的佈局設計中，背側水平導線982(作為延伸導線)以距離「Δ」跨越延伸至垂直單元邊界119。另一方面，在操作834中，如果用於支持接腳存取的背側水平導線不能被延伸，則製程800進行到操作836。
於操作836，用於透過接腳連接器存取電路節點的背側垂直導線在經修改的佈局設計中被重新設計為區域(local)二維導線，並且製程800進行到操作838。區域二維導線具有第一部分與第二部分，第一部分具有第一寬度，第二部分具有不同於第一寬度的第二寬度。例如，在如第9C圖所示的經修改的佈局設計中，背側垂直導線978具有第一部分978A與第二部分978B。第一部分978A具有第一寬度「Wa」，且第二部分978B具有小於第一寬度「Wa」的第二寬度「Wb」。另外，在如第9C圖所示的經修改的佈局設計中，背側垂直導線975也被修改。在一些實施例中，背側垂直導線975被修改以避免由第一部分978A的增加的第一寬度「Wa」引起的設計規則違例。在一些替代實施例中，背側垂直導線975沒有被修改，而第一部分978A被設計為具有增加的第一寬度「Wa」。於操作836，當用於存取電路節點的背側垂直導線(例如第9C圖中的978)被重新設計為區域二維導線時，區域二維 導線有可能導致設計規則違例且可能需要修改兩相鄰的背側垂直導線(例如第9C圖中的975)以減輕設計規則違例。舉例來說，當背側垂直導線978改變為第9C圖中的區域二維導線時，第9C圖中的背側垂直導線975是由第9A圖中的背側垂直導線975縮短的。在第8圖的示例流程圖中，由於修改相鄰背側垂直導線的可能性，操作836在操作832和834之後的製程流程中。
在第8圖中，在製程800完成操作838之後，製程800返回到操作810，並對各種背側導線進行自動佈局佈線(auto placement and routing，APR)。然後，製程800進行到操作820，再次檢查經修改的佈局設計是否有設計規則違例。重複包括操作838、810和820的迭代，直到佈局設計通過設計規則檢查，然後，製程800進行到設計流程的剩餘部分895。設計流程的剩餘部分895中的示例操作包括時脈樹合成(clock tree synthesis)、電阻電容值萃取(RC extraction)、時序分析(timing analysis)、訊號完整性分析(signal integrity analysis)、驗證(verifications)等。
第10圖為根據一些實施例的製造積體電路的方法1000的流程圖。第10圖中繪示的方法1000的操作順序僅用於說明；方法1000的操作能夠以與第10圖中繪示的操作順序不同的順序執行。應當理解，可在第10圖中繪示的方法1000之前、期間和/或之後執行額外的操作，並且一些其他製程可在本文中僅簡要描述。
在方法1000的操作1010中，製造第一型主動區結構與第二型主動區結構。在一些實施例中，第一型主動區結構為p型主動區結構，且第二型主動區結構為n型主動區結構。在一些實施例中，第一型主動區結構為n型主動區結構，且第二型主動區結構為p型主動區結構。在如第2A圖至第2E圖與第3A圖至第3C圖的示例實施例中，在基板50的頂上製造p型主動區結構80p與n型主動區結構80n。在操作1010中製造的主動區結構的例子包括鰭式結構、奈米片結構與奈米線結構。
在方法1000的操作1022與操作1024中，製造閘極導體與端子導體。閘極導體與端子導體之每一者與基板上方的第一型主動區結構和/或第二型主動區結構相交。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在操作1022製造的閘極導體包括與p型主動區結構80p及n型主動區結構80n相交的閘極導體152及158。在示例實施例中，在操作1022製造的端子導體包括與p型主動區結構80p相交的端子導體132p、135p及138以及與n型主動區結構80n相交的端子導體132n、135n和138。在操作1022與操作1024之後，方法1000進行到操作1030。
在方法1000的操作1030中，製造前側第一層導線。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在生產線前段(front-end-of-line，FEOL)製程中製造頂部絕緣層之後，在操作1030中，在覆蓋頂 部絕緣層的第一連接層(例如第一金屬層(M0))中製造前側第一層導線122、124及126。
在操作1010、1022及1030之後，在操作1040翻轉包含基板的晶圓。然後，方法1000進行到操作1050。在方法1000的操作1050中，製造穿過基板的通孔連接器。在操作1050製造的通孔連接器的一個示例是用於將基板的前側處的閘極導體連接到基板的背側處的導線的通孔連接器。在操作1050製造的通孔連接器的另一個示例是用於將基板的前側處的端子導體連接到基板的背側處的導線的通孔連接器。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在操作1050製造穿過基板50的通孔連接器1BVG1、1BVG2及1BVD1。在操作1050之後，方法1000進行到操作1060。
在方法1000的操作1060中，在基板的背側處製造背側水平導線。在一些實施例中，背側水平導線之一者被製造為延伸導線，延伸導線以小於接觸多晶間距(CPP)的距離延伸跨越電路單元的垂直邊界。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在基板50的背側處的背側第一導電層中(例如在第一背側金屬層(BM0)中)製造背側水平導線181、182、184及186。在示例實施例中，背側水平導線182以小於接觸多晶間距(CPP)的距離「Δ」延伸跨越垂直單元邊界119。在操作1060之後，方法1000進行到操作1070。
在方法1000的操作1070中，製造通孔連接器。 在操作1070製造的通孔連接器的一個示例是用於連接背側水平導線與背側垂直導線的通孔連接器。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在操作1070中製造穿過背側層間介電質56的通孔連接器1BV0A、1BV0B及1BV0C。在操作1070之後，方法1000進行到操作1080。
在方法1000的操作1080中，製造背側垂直導線。在一些實施例中，背側垂直導線之一者與電路單元的垂直邊界對齊且透過接腳連接器直接地連接到背側水平導線之一者。在一些實施例中，與電路單元的垂直邊界對齊的背側垂直導線是區域二維導線，區域二維導線具有第一部分與第二部分，第一部分具有第一寬度，第二部分具有不同於第一寬度的第二寬度。在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，在背側第一導電層中(例如在第一背側金屬層(BM0)中)製造背側垂直導線172、175及178。在示例實施例中，背側垂直導線178與垂直單元邊界119對齊。背側垂直導線178透過通孔連接器1BV0A(用作接腳連接器)導電連接到背側水平導線182。在第4A圖至第4E圖所示的示例實施例中，背側垂直導線178包括具有第一寬度「Wa」的第一部分178A與具有第二寬度「Wb」的第二部分178B。
在第2A圖至第2E圖與第3A圖至第3C圖所示的示例實施例中，背側垂直導線(在第二背側金屬層(BM1)中)與閘極導體的接觸多晶節距(CPP)之間的齒輪比 (gear ratio)為一比一(即1：1)。在一些替代實施例中，背側垂直導線(在第二背側金屬層(BM1)中)與閘極導體的接觸多晶節距(CPP)之間的齒輪比為二比三(即，2：3)。在又一些替代實施例中，背側垂直導線(在第二背側金屬層(BM1)中)與閘極導體的接觸多晶節距(CPP)之間的齒輪比為一比二(即，1：2)。齒輪比的其他選擇也在本揭露的預期範圍內。
第11圖為根據一些實施例的電子設計自動化(electronic design automation，EDA)系統1100的方塊圖。
在一些實施例中，EDA系統1100包括自動佈局佈線(auto placement and routing，APR)系統。在本文描述的設計佈局圖的方法表示根據一或多個實施例的佈線佈置，例如，根據一些實施例，使用EDA系統1100是可實現的。
在一些實施例中，EDA系統1100是包括硬體處理器1102與非暫態電腦可讀取儲存媒體1104的通用用途計算裝置。儲存媒體1104，除其他外，編碼有(即存儲)電腦程式代碼1106，即一組可執行指令。硬體處理器1102對指令1106的執行代表(至少部分地)一種EDA工具，其根據一或多個實施例(在下文中，提到的過程和/或方法)實現本文所述的方法的一部分或全部。
處理器1102透過匯流排1108電性耦接到電腦可讀取儲存媒體1104。處理器1102還透過匯流排1108電 性耦接到輸入輸出(I/O)介面1110。網絡介面1112也透過匯流排1108電性連接至處理器1102。網絡介面1112連接至網路1114，使得處理器1102與電腦可讀取儲存媒體1104能夠透過網路1114連接到外部元件。處理器1102被配置為執行在電腦可讀取儲存媒體1104中編碼的電腦程式代碼1106，以便使系統1100可用於執行部分或全部所述過程和/或方法。在一或多個實施例中，處理器1102是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分散式(distributed)處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)和/或合適的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1104是電子、磁式、光學、電磁、紅外線和/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體1104包括半導體或固態記憶體、磁帶、可攜式電腦磁碟、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛式磁性磁片和/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1104包括唯讀記憶光碟(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)和/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1104儲存電腦程 式代碼1106，此電腦程式代碼1106經配置以致使系統1100(其中此種執行表示(至少部分地)EDA工具)可用於執行所述製程及/或方法之部分或全部。在一或多個實施例中，儲存媒體1104亦儲存促進執行所述製程及/或方法的部分或全部的資訊。在一或多個實施例中，儲存媒體1104儲存包括如本文揭示之此種標準單元之標準單元庫1107。在一或多個實施例中，儲存媒體1104儲存如本文揭示之與一或多個佈局對應的一或多個佈局圖1109。
EDA系統1100包括I/O介面1110。I/O介面1110耦接至外部電路。在一或多個實施例中，I/O介面1110包括鍵盤、數字小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕及/或游標方向鍵以用於與處理器1102傳送資訊及命令。
EDA系統1100亦包括耦接至處理器1102的網路介面1112。網路介面1112允許系統1100與網路1114通訊，一或多個其他電腦系統連接至網路1114。網路介面1112包括無線網路介面，諸如藍芽(BLUETOOTH)、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統1100中實施所述製程及/或方法的部分或全部。
系統1100經配置以經由I/O介面1110接收資訊。經由I/O介面1110接收的資訊包括指令、資料、設計規則、標準單元庫及/或由處理器1102處理的其他參數 的一或多者。資訊經由匯流排1108傳遞至處理器1102。EDA系統1100經配置以經由I/O介面1110接收有關使用者介面(user interface，UI)之資訊。資訊儲存在作為使用者介面(user interface，UI)1142的電腦可讀取媒體1104中。
在一些實施例中，所述製程及/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用，此軟體應用為附加軟體應用的部分。在一些實施例中，所述製程及/或方法的部分或全部實施為一軟體應用的外掛程式。在一些實施例中，所述製程及/或方法的至少一個實施為一軟體應用，此軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統1100使用之軟體應用。在一些實施例中，使用諸如VIRTUOSO®的工具或另一適當佈局產生工具來產生包括標準單元的佈局圖，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫態電腦可讀取媒體中儲存的程式的函數實現。非暫時性電腦可讀取記錄媒體的實例包括但不限制於，外部的/可攜的及/或層間的/嵌入的儲存器或記憶體單元，例如，諸如DVD的光碟、諸如硬碟的磁片、諸如ROM、RAM、記憶體卡等的半導體記憶體的一或多者。
第12圖為根據一些實施例的積體電路 (integrated circuit，IC)製造系統1200及與其關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1200製造(A)一或多個半導體遮罩或(B)半導體積體電路的層中之至少一個部件的至少一者。
在第12圖中，IC製造系統1200包括實體，諸如設計室(design house)1220、遮罩室(mask house)1230及IC製造商/製造者(fabricator，fab)1250，其與製造IC裝置1260相關的設計、開發及製造循環及/或服務彼此相互作用。系統1200中的實體由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同網路，諸如層間網路(intranet)及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體相互作用並且提供服務至一或多個其他實體及/或從一或多個其他實體接收服務。在一些實施例中，設計室1220、遮罩室1230及IC fab 1250的兩個或多個由單個更大公司所擁有。在一些實施例中，設計室1220、遮罩室1230及IC fab 1250的兩個或多個共存於共用設施中且使用共用資源。
設計室(或設計組)1220產生IC設計佈局圖1222。IC設計佈局圖1222包括為IC裝置1260設計的各種幾何圖案。幾何圖案對應於組成待製造的IC裝置1260的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖1222的部分包括各種IC特徵，諸如主動區、閘電極、源極及汲 極、層間互連的金屬線或通孔、及用於接合墊的開口，此等IC特徵形成於半導體基板(諸如矽晶圓)中及各種材料層(設置於此半導體基板上)中。設計室1220實施適合的設計程序以形成IC設計佈局圖1222。設計程序包括邏輯設計、實體設計及/或放置及佈局的一者或多者。IC設計佈局圖1222存在於具有幾何圖案的資訊的一或多個資料檔中。例如，IC設計佈局圖1222可以GDSII檔格式或DFII檔格式表示之。
遮罩室1230包括資料準備1232及遮罩製造1244。遮罩室1230使用IC設計佈局圖1222製造一或多個遮罩1245，遮罩1245待用於根據IC設計佈局圖1222製造IC裝置1260的各種層。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局圖1222轉換成代表性資料檔(representative datAfile，RDF)。遮罩資料準備1232提供RDF至遮罩製造1244。遮罩製造1244包括遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，基板諸如遮罩(主光罩(reticle))1245或半導體晶圓1253。設計佈局圖1222由遮罩資料準備1232操縱以符合遮罩寫入器的特定特性及/或IC fab 1250的要求。在第12圖中，將遮罩資料準備1232及遮罩製造1244圖示為分離元件。在一些實施例中，遮罩資料準備1232及遮罩製造1244可統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1232包括光學鄰近校正(optical proximity correction，OPC)，其 使用微影增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起的像差。OPC調整IC設計佈局圖1222。在一些實施例中，遮罩資料準備1232包括另外解析度增強技術(resolution enhancement techniques，RET)，諸如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist features)、相變遮罩(phase-shifting masks)、其他適合技術等或其組合。在一些實施例中，亦使用反相微影技術(inverse lithography technology，ILT)，其將OPC處理為逆像(inverse imaging)問題。
在一些實施例中，遮罩資料準備1232包括遮罩規則檢查器(mask rule checker，MRC)，其利用一組遮罩產生規則檢查已經在OPC中經受製程的IC設計佈局圖1222，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以解決半導體製造製程中的變化性等等。在一些實施例中，MRC修改IC設計佈局圖1222以補償遮罩製造1244期間的限制，其可取消由OPC執行的修改的部分以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1232包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC fab 1250實施的處理以製造IC裝置1260。LPC基於IC設計佈局圖1222模擬此過程以創造模擬製造裝置，諸如IC裝置1260。LPC模擬中的處理參數可包括與IC製造週期的各種製程關聯的參數、與用於製造IC 的工具關聯的參數、及/或製造製程的其他態樣。LPC考慮了各種因素，諸如空間成像對比(aerial image contrast)、焦深(depth of focus，DOF)、遮罩錯誤增強因素(mask error enhancement factor，MEEF)、其他適當因素等或其組合。在一些實施例中，在由LPC已經創造模擬製造的裝置後，若模擬裝置不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈局圖1222。
應理解的是，為了簡明的目的，遮罩資料準備1232的以上描述已經簡化。在一些實施例中，資料準備1232包括諸如邏輯運算(logic operation，LOP)的附加特徵以根據製造規則更改IC設計佈局圖1222。另外，在資料準備1232期間應用於IC設計佈局圖1222的製程可以各種不同順序執行。
在遮罩資料準備1232之後及光罩製造1244期間，基於修改的IC設計佈局圖1222來製造遮罩1245或遮罩組1245。在一些實施例中，遮罩製造1244包括基於IC設計佈局圖1222執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam，e-beam)或多個電子束的機構以基於修改的IC設計佈局圖1222在遮罩(光罩(photomask)或主光罩(reticle))1245上形成圖案。遮罩1245可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1245。在一些實施例中，遮罩圖案包括不透明區及透明區。用於曝光已經塗覆在晶圓上的影像敏感材 料層(例如，光阻劑)的輻射束，諸如紫外線(ultraviolet，UV)束，由不透明區阻斷及透射穿過透明區。在一個實例中，遮罩1245的二元遮罩版本包括透明基板(例如，熔凝石英)、及塗覆在二元光罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術(phase shift technology)形成遮罩1245。在遮罩1245的相轉移遮罩(phase shift mask，PSM)版本中，形成於相轉移遮罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。由遮罩製造1244產生的遮罩用於各種製程中。例如，此種遮罩用於離子注入製程(ion implantation process)中以在半導體晶圓1253中形成各種摻雜區，此種遮罩用於蝕刻製程中以在半導體晶圓1253中形成各種蝕刻區，及/或此種遮罩用於其他適當製程中。
IC fab 1250為IC製造公司，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC fab 1250為半導體製造廠。例如，可能存在用於多個IC產品的前段製造(生產線前段(front-end-of-line，FEOL))製造的製造設施，而第二製造設施可為IC產品的互連及包裝提供後段製造(生產線後段(back-end-of-line，BEOL))，且第三製造設施可為製造公司提供其他服務。
IC fab 1250包括用以在半導體晶圓1253執行 各種製造操作使得根據遮罩(例如，遮罩1245)製造IC裝置1260的製造工具1252。在各種實施例中，製造工具1252包括以下各項之一或多者：晶圓步進器(wafer stepper)、離子植入器(ion implanter)、光阻塗佈器(photoresist coater)、製程腔室(例如CVD腔室或LPCVD熔爐)、CMP系統、電漿蝕刻系統、晶圓清洗系統，或能夠執行如本文所述之一或多個製造製程的其他製造設備。
IC fab 1250使用由遮罩室1230製造的遮罩1245來製造IC裝置1260。因而，IC fab 1250至少間接地使用IC設計佈局圖1222來製造IC裝置1260。在一些實施例中，IC fab 1250使用遮罩1245形成IC裝置1260來製造半導體晶圓1253。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1222來執行一或多個微影曝光。半導體晶圓1253包括矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓1253進一步包括各種摻雜區、介電特徵、多級互連等(在後續製造步驟中形成)的一者或多者。
關於積體電路(IC)製造系統(例如，第12圖的系統1200)的細節及與其關聯的IC製造流程在以下檔中找到：例如，2016年2月9日授權的美國專利第9,256,709號；2015年10月1日公開的美國預授權公開案第20150278429號；2014年2月6日公開的美國預授權公開案第20140040838號；及2007年8月21日授權 的美國專利第7,260,442號，以上各者的內容以引用方式整個併入本文中。
本揭露的一個態樣涉及積體電路。積體電路包括第一型主動區結構、一第二型主動區結構、前側第一層導線、多個閘極導體、電路單元、背側水平導線、背側垂直導線及接腳連接器。第一型主動區結構與一第二型主動區結構在基板上沿著第一方向延伸。前側第一層導線在基板上方的第一連接層中。多個閘極導體在第一連接層下方沿著第二方向延伸，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)。電路單元具有沿著垂直於第一方向的第二方向延伸的第一垂直邊界與第二垂直邊界，第一垂直邊界與第二垂直邊界之每一者跨越至少一邊界隔離區，沿著第一方向之第一垂直邊界與第二垂直邊界之間的距離小於或等於接觸多晶間距(CPP)的三倍。背側水平導線在基板下方的背側第一導電層中沿著第一方向延伸，背側水平導線延伸跨越電路單元的第一垂直邊界。背側垂直導線在背側第一導電層下方的背側第二導電層中沿著第二方向延伸，背側垂直導線對齊於第一垂直邊界。接腳連接器用於電路單元。接腳連接器直接地連接於背側水平導線與背側垂直導線之間。在一些實施例中，背側水平導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的八分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，背側水平導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的 四分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，背側水平導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的二分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，背側垂直導線沿著第一方向的寬度大於接觸多晶間距(CPP)的四分之三。在一些實施例中，背側垂直導線沿著第一方向的寬度大於接觸多晶間距(CPP)的二分之一。在一些實施例中，沿著第一方向之第一垂直邊界與第二垂直邊界之間的距離小於或等於接觸多晶間距(CPP)的兩倍。
本揭露的另一個態樣仍涉及積體電路。積體電路包括第一型主動區結構、一第二型主動區結構、前側第一層導線、多個閘極導體、電路單元、背側水平導線、背側垂直導線及接腳連接器。第一型主動區結構與一第二型主動區結構在基板上沿著第一方向延伸。前側第一層導線在基板上方的第一連接層中。多個閘極導體在第一連接層下方沿著第二方向延伸，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)。電路單元具有沿著垂直於第一方向的第二方向延伸的第一垂直邊界與第二垂直邊界，第一垂直邊界與第二垂直邊界之每一者跨越至少一邊界隔離區。背側水平導線在基板下方的背側第一導電層中沿著第一方向延伸。背側垂直導線在背側第一導電層下方的背側第二導電層中沿著第二方向延伸。接腳連接器用於電路單元。接腳連接器在背側水平導線與背側垂直導線之間的重疊區域處直接 地連接於背側水平導線與背側垂直導線之間。背側水平導線具有覆蓋重疊區域的第一部分且背側水平導線在重疊區域外具有第二部分，第一部分沿著第一方向的第一寬度大於第二部分沿著第一方向的第二寬度。在一些實施例中，第一寬度比第二寬度大超過接觸多晶間距(CPP)的八分之一。在一些實施例中，第一寬度比第二寬度大超過接觸多晶間距(CPP)的四分之一。在一些實施例中，第一垂直邊界與第二垂直邊界沿著第一方向間隔一距離，且該距離小於或等於接觸多晶間距(CPP)的三倍。在一些實施例中，第一垂直邊界與第二垂直邊界沿著第一方向間隔一距離，且該距離小於或等於接觸多晶間距(CPP)的兩倍。在一些實施例中，背側水平導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的八分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，背側水平導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的四分之一之距離延伸跨越電路單元的第一垂直邊界。
本揭露的又一個態樣涉及方法。方法包含：在基板上製造沿著第一方向延伸之第一型主動區結構與第二型主動區結構；製造沿著垂直於第一方向的第二方向延伸之多個閘極導體，每個閘極導體與基板上方的第一型主動區結構和/或第二型主動區結構相交，多個閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於接觸多晶間距(contacted poly pitch，CPP)；在基板下方的背側第一導電層中製造沿著第一方向延伸之背側水平導線；製造 連接背側水平導線的接腳連接器；及在背側第一導電層下方的背側第二導電層中製造沿著第二方向延伸之背側垂直導線，其中背側垂直導線對齊於電路單元的第一垂直邊界，其中接腳連接器在背側水平導線與背側垂直導線之間的重疊區域處直接地連接於背側水平導線與背側垂直導線之間；其中製造背側水平導線包括將背側水平導線製造為延伸導線，該延伸導線以小於接觸多晶間距(CPP)的距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，所述方法更包括：製造背側垂直導線以形成覆蓋重疊區域的第一部分且形成在重疊區域外的第二部分，第一部分沿著第一方向的第一寬度大於第二部分沿著第一方向的第二寬度。在一些實施例中，所述方法更包括：在基板上方的第一連接層中且在所述多個閘極導體上方製造前側第一層導線。在一些實施例中，製造背側水平導線包括：將背側水平導線製造為延伸導線，該延伸導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的八分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，製造背側水平導線包括：將背側水平導線製造為延伸導線，該延伸導線以小於接觸多晶間距(CPP)但大於接觸多晶間距(CPP)的四分之一之距離延伸跨越電路單元的第一垂直邊界。在一些實施例中，製造背側水平導線包括：將背側水平導線製造為一導線，該導線具有大於接觸多晶間距(CPP)的一半之均勻寬度。
以上概述了數個實施例的特徵，因此熟習此技藝者 可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。
20,40:電源軌
80n:n型主動區結構
80p:p型主動區結構
100:反或閘電路
110:單元邊界
111,119:垂直單元邊界
122,124,126:前側第一層導線
132n,132p,135n,135p,138:端子導體
151,159:虛置閘極導體
152,158:閘極導體
1BVD1,1BVG1,1BVG2,1VD1,1VD2,1VDdd,1VDss:通孔連接器
A-A’,B-B’,C-C’,D-D’,E-E’,P-P’,Q-Q’,R-R’:切割平面
CPP:接觸多晶間距
X,Y:方向

Claims (10)

  1. 一種積體電路，包括：一第一型主動區結構與一第二型主動區結構，在一基板上沿著一第一方向延伸；一前側第一層導線，在該基板上方的一第一連接層中；複數個閘極導體，在該第一連接層下方沿著一第二方向延伸，其中該些閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於一接觸多晶間距；一電路單元，具有沿著垂直於該第一方向的該第二方向延伸的一第一垂直邊界與一第二垂直邊界，其中該第一垂直邊界與該第二垂直邊界之每一者跨越至少一邊界隔離區，其中沿著該第一方向之該第一垂直邊界與該第二垂直邊界之間的一距離小於或等於該接觸多晶間距的三倍；一背側水平導線，在該基板下方的一背側第一導電層中沿著該第一方向延伸，其中該背側水平導線延伸跨越該電路單元的該第一垂直邊界；一背側垂直導線，在該背側第一導電層下方的一背側第二導電層中沿著該第二方向延伸，其中該背側垂直導線對齊於該第一垂直邊界；及一接腳連接器，用於該電路單元，直接地連接於該背側水平導線與該背側垂直導線之間。
  2. 如請求項1所述之積體電路，其中該背側水平導線以小於該接觸多晶間距但大於該接觸多晶間距的八 分之一之距離延伸跨越該電路單元的該第一垂直邊界。
  3. 如請求項1所述之積體電路，其中該背側水平導線以小於該接觸多晶間距但大於該接觸多晶間距的四分之一之距離延伸跨越該電路單元的該第一垂直邊界。
  4. 如請求項1所述之積體電路，其中該背側水平導線以小於該接觸多晶間距但大於該接觸多晶間距的二分之一之距離延伸跨越該電路單元的該第一垂直邊界。
  5. 一種積體電路，包括：一第一型主動區結構與一第二型主動區結構，在一基板上沿著一第一方向延伸；一前側第一層導線，在該基板上方的一第一連接層中；複數個閘極導體，在該第一連接層下方沿著一第二方向延伸，其中該些閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於一接觸多晶間距；一電路單元，具有沿著垂直於該第一方向的該第二方向延伸的一第一垂直邊界與一第二垂直邊界，其中該第一垂直邊界與該第二垂直邊界之每一者跨越至少一邊界隔離區；一背側水平導線，在該基板下方的一背側第一導電層中沿著該第一方向延伸；一背側垂直導線，在該背側第一導電層下方的一背側第 二導電層中沿著該第二方向延伸；及一接腳連接器，用於該電路單元，在該背側水平導線與該背側垂直導線之間的一重疊區域處直接地連接於該背側水平導線與該背側垂直導線之間；其中該背側水平導線具有覆蓋該重疊區域的一第一部分且該背側水平導線在該重疊區域外具有一第二部分，其中該第一部分沿著該第一方向的一第一寬度大於該第二部分沿著該第一方向的一第二寬度。
  6. 如請求項5所述之積體電路，其中該第一寬度比該第二寬度大超過該接觸多晶間距的八分之一。
  7. 如請求項5所述之積體電路，其中該第一寬度比該第二寬度大超過該接觸多晶間距的四分之一。
  8. 如請求項5所述之積體電路，其中該第一垂直邊界與該第二垂直邊界沿著該第一方向間隔一距離，且該距離小於或等於該接觸多晶間距的三倍。
  9. 一種製造積體電路的方法，包括：在一基板上製造沿著一第一方向延伸之一第一型主動區結構與一第二型主動區結構；製造沿著垂直於該第一方向的一第二方向延伸之複數個閘極導體，其中每一該些閘極導體與該基板上方的該第一 型主動區結構和/或該第二型主動區結構相交，其中該些閘極導體之兩相鄰者間隔一間隔距離且該間隔距離等於一接觸多晶間距；在該基板下方的一背側第一導電層中製造沿著該第一方向延伸之一背側水平導線；製造連接該背側水平導線的一接腳連接器；及在該背側第一導電層下方的一背側第二導電層中製造沿著該第二方向延伸之一背側垂直導線，其中該背側垂直導線對齊於一電路單元的一第一垂直邊界，其中該接腳連接器在該背側水平導線與該背側垂直導線之間的一重疊區域處直接地連接於該背側水平導線與該背側垂直導線之間；其中製造該背側水平導線包括將該背側水平導線製造為一延伸導線，該延伸導線以小於該接觸多晶間距的距離延伸跨越該電路單元的該第一垂直邊界。
  10. 如請求項9所述之方法，更包括：製造該背側垂直導線以形成覆蓋該重疊區域的一第一部分且形成在該重疊區域外的一第二部分，其中該第一部分沿著該第一方向的一第一寬度大於該第二部分沿著該第一方向的一第二寬度。
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