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TW202526688A - 半導體裝置的單元區域、半導體裝置及其製作方法 - Google Patents

半導體裝置的單元區域、半導體裝置及其製作方法 Download PDF

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TW202526688A
TW202526688A TW113107894A TW113107894A TW202526688A TW 202526688 A TW202526688 A TW 202526688A TW 113107894 A TW113107894 A TW 113107894A TW 113107894 A TW113107894 A TW 113107894A TW 202526688 A TW202526688 A TW 202526688A
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黃敬餘
林威呈
曾健庭
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Abstract

裝置包括：堆疊在第二單元區域上的第一單元區域；其各自包括在第二主動區之上的第一主動區；在第一主動區之上的金屬化的第一層中、M_第一電網段上的具有第一參考電壓，M_第一佈線段與M_第一佈線軌跡對應地對齊；並且在第二主動區之下的金屬化的第一層中，BM_第一電網段具有第二參考電壓，以及BM_第一佈線段與BM_第一佈線軌跡對應地對齊。M_第一佈線段在第一和第二單元區域中與M_第一佈線軌跡的第一數量(Q1)和第二數量(Q2)相應地對齊，其中Q2＜Q1。BM_第一佈線段在第一和第二單元區域中與BM_第一佈線軌跡的第三和第四數量相應地對齊，其中Q4＜Q3。

Description

具有不同第一金屬化層和第一埋入式金屬化層架構的裝置及其製造方法
半導體積體電路(IC)產業生產各種類比和數位裝置來解決許多不同領域的問題。半導體製程技術節點的發展逐漸減少了構件尺寸並收緊了間距，從而逐漸增加了電晶體密度。IC變得越來越小。
以下揭露公開了用於實現主題的不同特徵的許多不同的實施例或範例。以下描述構件、材料、值、步驟、操作、佈置或類似者的範例以簡化本揭露。當然，這些僅僅是示例並且不旨在進行限制。可以設想其他構件、值、操作、材料、佈置或類似者。舉例來說，在下面的描述中在第二特徵之上或上形成第一特徵包括其中第一和第二特徵形成為直接接觸的實施例，並且還包括其中另外的特徵形成在第一和第二特徵之間的實施例，使得第一和第二特徵是間接接觸的。另外，本揭露在各個範例中重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文使用諸如「下方」、「之下」、「下部」、「之上」、「上方」等空間相關術語來描述一個元件或特徵與另一個元件或特徵的關係，如圖所示。除了圖中描繪的方位之外，空間相關術語旨在涵蓋裝置在使用或操作中的不同方位。該裝置以其他方式定向（旋轉90度或以其他定向）並且本文中使用的空間相對描述同樣被相應地解釋。在一些實施例中，術語「標準單元結構」是指包括在各種標準單元結構庫中的標準化建構塊(building block)。在一些實施例中，從其庫中選擇的各種標準單元結構是用作代表電路的佈局圖中的構件。
在一些實施例中，裝置包括：第一單元區域堆疊在第二單元區域上；第一和第二單元區域的每一個包括在第二主動區上之上的第一主動區，第一主動區具有第一類型的摻質，第二主動區具有與第一類型的摻質不同的第二類型的摻質；在第一主動區上方的金屬化的第一層(M_第一層)中，M_第一電網(power grid，PG)段具有第一參考電壓和M_第一佈線段與M_第一佈線軌跡對應地對齊；而在第二主動區之下的金屬化的第一層(BM_第一層)中，BM_第一PG段具有與第一參考電壓不同的第二參考電壓，且BM_第一佈線段與BM_第一佈線跡線對應地對齊。M_第一佈線段在第一和第二單元區域中與M_第一佈線軌跡的第一(Q1)和第二(Q2)數量相應地對齊，其中Q2＜Q1。BM_第一佈線段在第一和第二單元區域中與BM_第一佈線軌跡的第三(Q3)和第四(Q4)數量相應地對齊，其中Q4＜Q3。
第二種其他方法緩解了第一種其他方法所遭受的M0_rte佈線資源缺乏的問題。第二種其他方法透過使用極紫外線(EUV)微影來形成M0_rte和BM_rte段來緩解該問題，這些M0_rte和BM_rte段與根據第一種其他方法由193i微影形成的較高M0_rte和BM_rte段相比更矮。作為開發一個或多個現有實施例的一部分，本發明人：在經驗數據中認識到，使用第二種其他方法產生的單元區域對BM_第一佈線段的使用效率低下（下面討論）；認識到，如果更有效地使用背側BM_第一佈線段來補充前側M_第一佈線段，則更少的BM_第一佈線段將足以緩解M_第一佈線資源不足的情況，否則根據第二種其他方法，這些資源將被消耗；認識到可以重新引入具有更高高度的BM_第一佈線段，因為由於更有效地利用BM_第一佈線段，所需要的BM_第一佈線段較少；認識到重新引入的具有更高高度的BM_第一佈線段可以使用193i微影來生產，這將減少根據第二種其他方法所需的EUV微影罩幕的數量；認識到與第二種其他方法相比，減少所使用的EUV微影罩幕的數量將降低成本；並且認識到，具有透過使用193i微影罩幕產生的更高BM_第一佈線段（即，透過使用更少的EUV微影罩幕產生）的較低成本單元區域，仍然會產生至少與第二個其他方法一樣有效地緩解M_第一佈線資源的第二種缺乏的單元區域。
因此，目前實施例中的至少一些：使用背側BM_第一佈線段來補充前側M_第一佈線段，儘管與第二其他方法相比更有效，儘管與第二其他方法相比使用較少的BM_第一佈線段，但減輕了M_第一佈線資源的第二種缺乏；鑑於由於更有效地利用BM_第一佈線段而需要較少的BM_第一佈線段，因此使用與第二其他方法相比具有更高高度的BM_第一佈線段；使用193i微影產生具有更高高度的BM_第一佈線段，與第二其他方法相比，這減少了原本需要的EUV微影罩幕的數量；因為與第二其他方法所使用的EUV罩幕的數量相比，使用了更少的EUV微影罩幕，因此與第二其他方法相比降低了成本；以及至少與第二其他方法一樣有效地緩解至少一個或多個問題，儘管與第二其他方法相比，較低成本的單元區域是使用具有較高高度的BM_第一佈線段。
在一些實施例中，對於第一單元區域來說，對齊的BM_第一佈線軌跡的第三數量小於對齊的M_第一佈線軌跡的第一數量。在一些實施例中，對於第二單元區域來說，對齊的BM_第一佈線軌跡的第四數量小於對齊的M_第一佈線軌跡的第二數量。
在一些實施例中，（裝置的）單元區域包括：在第二主動區之上的第一主動區；在第一主動區之上的金屬化的第一層(M_第一層)中，M_第一電網(PG)段被配置用於第一參考電壓，以及M_第一佈線段與M_第一佈線軌跡的第一數量對齊；在第二主動區之下的金屬化的第一層（BM_第一層）中，BM_第一PG段被配置用於第二參考電壓，第二參考電壓與第一參考電壓不同，以及BM_第一佈線段與BM_第一佈線軌跡的第二數量對齊，第二數量小於第一數量。
圖1A是根據一些實施例的裝置100A的佈局圖。圖1B是根據一些實施例的裝置100A的側視圖。
圖1A的佈局圖代表裝置，例如半導體裝置。裝置中的結構用佈局圖中的圖案（也稱為形狀）來表示。為了簡化討論，圖1A的佈局圖中的元件（以及本文所揭露的其他佈局圖中）將被稱為它們本身是結構而不是圖案。舉例來說，在圖1A中的圖案126(1)表示M0佈線段。在下面的討論中，元件126(1)被稱為M0佈線段126(1)而不是M0佈線圖案126(1)。
在圖1A中以及本文所揭露的其他佈局圖中，假設正交笛卡爾座標系統，其中第一方向平行於X軸，第二方向平行於Y軸，第三方向平行於Z-軸。佈局圖本身是俯視圖。佈局圖中的形狀相對於例如X軸和Y軸是二維的，而所表示的裝置是三維的。因此，這種佈局圖中的形狀被描述為具有相對於X軸的寬度和相對於Y軸的高度。相對於Z軸，佈局圖中表示的裝置的前側是堆疊在裝置的背側上。在一些實施例中，第一至第三方向對應於X軸、Y軸、Z軸以外的方向。
通常，相對於Z軸，裝置被組織為層的堆疊，其中位於對應的結構，即屬於對應的結構。更具體地說，佈局圖中的每個形狀代表對應裝置的對應層中的構件。而且，通常，透過將第二形狀疊加在第一形狀上使得第二形狀至少部分地與第一形狀重疊，佈局圖表示形狀和對應層的相對深度，即沿Z軸的位置。對於一些結構，在佈局圖中沿Z軸堆疊；然而，為了簡化說明，沿著Z軸的堆疊順序在一些方面相對於對應的裝置是扭曲的。為了簡化說明而扭曲的堆疊順序的範例包括圖3A至圖3B、圖4B、圖4D、圖5B和圖5D。
在圖1A中，區段線IIA-IIA'和區段線IIB-IIB'均平行於Y軸延伸。區段線IIA-IIA'對應於圖2A的剖視圖。區段線IIB-IIB'對應於圖2B的剖視圖。
佈局圖所表示的細節量有所不同。在一些情況下，例如為了簡化的目的，將佈局圖中選定的層組合/簡化為單一層。替代地，和/或附加地，在一些情況下，非相應半導體元件的所有層皆被表示，即，省略佈局圖中選定的層，例如，為了簡化說明。替代地，和/或附加地，在一些情況下，非相應半導體元件的給定描繪的層的所有元件皆被表示，即，省略佈局圖的給定描繪的層的選定的元件，例如為了簡化說明。圖1B和本文所揭露的其他佈局圖是佈局圖的範例，其中所描繪的給定層的選定層和/或選定元件已被省略。在一些實施例中，圖1B的佈局圖是更大的佈局圖的一部分。
裝置100A是互補式場效電晶體(complementary field-effect transistor，CFET)架構的範例（圖2A至圖2C）。為了簡化CFET架構中層的表示，圖1A的佈局圖被安排成三個區域118、120和122，這三個區域相對於第一方向彼此分離，假定第一方向平行於X軸。區域120代表CFET構件層，其中有CFET的構件（例如，圖2A至圖2B）。區域118表示在CFET構件層120之上的金屬化的第一層(M_第一層)。區域122表示CFET構件層120之下的金屬化的第一層（BM_第一層）。在一些實施例中，術語BM_第一層被理解為「埋入式M_第一層」。
圖1B提供了M_第一層118、CFET層120和BM_第一層122相對於Z軸彼此關係的簡單概括表示。在圖1B中，M_第一層118堆疊在CFET層120之上，並且CFET層120堆疊在BM_第一層122上。
在圖1B中，平行於X軸延伸的參考線123基本上相對於Y軸平分裝置100A的CFET層120。在參考線123之上的區域稱為前側139F_1B。參考線123之下的區域被稱為背側（或後側）139R_1B。
回到圖1A的討論，並且更一般地對於本揭露，假設編號約定如下：前側139F_1B的M_第一層118是層零，即，M_第一層118被稱為MET0層；在MET0層之上的內連線的第一層被稱為VIA0層(未示出)；背側139R_1B的BM_第一層122稱為BMET0層；將BMET0層之下的內連線的第一層稱為BVIA0層(未示出)。在一些實施例中，根據製造裝置的相應製程節點的編號約定，第一層是層一，即金屬化層的第一層是MET1，在MET1層之上的內連線的第一層稱為VIA1層，在ARN112(1)下的金屬化的第一層稱為BMET1層，在BMET0層下的內連線的第一層稱為BVIA1層。
裝置100A包括單元區域102(1)和110(1)。單元區域102(1)和110(1)的每一個相應地具有相對於X軸的寬度和相對於Y軸的高度。單元區域102(1)的高度h_102(1)大於單元區域110(1)的高度h_110(1)。相對於Y軸，單元區域102(1)比單元區域110(1)高，單元區域110(1)比單元區域102(1)矮。因此，在一些實施例中，單元區域102(1)被描述為高單元區域，單元區域110(1)被描述為矮單元區域。在這樣的實施例中，高的單元區域102(1)被描述為處於高的列184中，而矮的單元區域110(1)被描述為處於矮的列186中，其中列184和列186中的每一個平行於X軸延伸。
單元區域102(1)包括：在M_第一層118中的部分104；在CFET層120中的部分106；以及在BM_第一層122中的部分108。單元區域110(1)包括：在M_第一層118中的部分112；在CFET層120中的部分114；以及在BM_第一層122中的部分116。
單元區域102(1)的部分106包括主動區(AR)堆疊131和CMG/CBMG形狀133(1)。在一些實施例中，CMG是cut-MG的縮寫，其中MG是金屬到閘極(metal-to-gate)的縮寫（圖2B）。在一些實施例中，CBMG是cut-BMG的縮寫，其中BMG是埋入式金屬到閘極(buried-metal-to-gate)的縮寫（圖2B）。AR堆疊131和CMG/CBMG形狀133(1)的每一個相應地具有相對於X軸的寬度和相對於Y軸的高度。
單元區域110(1)的部分114包括AR堆疊132和CMG/CBMG形狀133(2)。AR堆疊132和CMG/CBMG形狀133(2)的每一個相應地具有相對於X軸的寬度和相對於Y軸的高度。AR堆疊131的高度大於AR堆疊132的高度。
AR堆疊131包括具有第一型摻質的前側主動區ARD1 240(2)(圖2A至圖2B)、具有與第一型摻質不同的第二型摻質的背側主動區ARD2 242(2)。在一些實施例中，主動區ARD2由一個或多個奈米片的堆疊組成。在一些實施例中，主動區ARD1由一個或多個奈米片的堆疊組成。在一些實施例中，摻質的第一型是用於正通道金屬氧化物半導體（positive-channel metal-oxide semiconductor，PMOS）電晶體技術的P型摻質，第二摻質是用於負通道金屬氧化物半導體（negative-channel metal-oxide semiconductor，NMOS）電晶體技術的N型摻質。在一些實施例中，第一摻質型為N型摻質，第二摻質型為P型摻質。
在圖1A中，AR堆疊131具有高度h_stk_131。AR堆疊132具有高度h_stk_132。AR堆疊132的高度小於AR堆疊131的高度，使得h_stk_132＜h_stk_131。
單元區域102(1)的部分104包括在平行於X軸延伸的M_第一層118中的M0段124(1)、126(1)、126(2)和126(3)。單元區域110(1)的部分112包括在平行於X軸延伸的M_第一層118中的M0段124(2)、126(4)和126(5)。
M0段124(1)和124(2)是裝置100A的電網(PG)中對應軌道的部分，並且被稱為M0_PG段124(1)和124(2)，其被配置為承載/傳導第一參考電壓Vref1，其適合摻質的第一型。在摻質的第一型為P型摻質的一些實施例中，第一參考電壓Vref1為VSS。在摻質的第一型為N型摻質的一些實施例中，第一參考電壓Vref1為VDD。
M0段126(1)-126(5)是形成部分訊號路徑的佈線段，因此被配置用於承載/傳導由單元102(1)和110(1)相應實現的電路的相應佈線訊號。佈線訊號的範例包括輸入/輸出(I/O)訊號、資料訊號、控制訊號或類似者。M0段126(1)-126(5)被稱為M0_rte段126(1)-126(5)。
MET0層118根據第一網格進行組織，該第一網格包括平行於X軸延伸的參考線（α軌道）α1-α5。M0段126(1)-126(5)與對應的α軌道α1-α5對齊。在一些實施例中，M0_PG段124(1)-124(2)與α軌道的附加實例(未示出)對齊。在一些實施例中，M0_PG段124(1)-124(2)與除了α軌道外的參考線對齊。
單元102(1)的M0_rte段與多個α軌道Σ(M0_rte_102(1))對齊，其中圖1A假設Σ(M0_rte_102(1))＝3。即，M0_rte段126(1)-126(3)與α軌道α1-α3對齊。單元110(1)的M0_rte段與多個α軌道Σ(M0_rte_110(1))對齊，其中圖1A假設Σ(M0_rte_110(1))＝2。也就是說，M0_rte段126(4)-126(5)與α軌道α4-α5對齊。
在一些實施例中，單元102(1)和/或單元110(1)包括不同數量的M0_rte段。在一些實施例中，單元102(1)的M0_rte段與不同數量的α軌道對齊。在一些實施例中，單元110(1)的M0_rte段與不同數量的α軌道對齊。
單元102(1)的部分108包括在平行於X軸延伸的BM_第一層122中的BM0段128(1)、130(1)和130(2)。單元110(1)的部分116包括在平行於X軸延伸的BM_第一層122中的BM0段128(2)和130(3)。
BM0段128(1)和128(2)是裝置100A的電網中的對應軌道的部分並且被稱為BM0_PG段128(1)和128(2)，其被配置為承載/傳導第二參考電壓Vref2，第二參考電壓Vref2與第一參考電壓Vref1不同，其適合摻質的第二型。在摻質的第二型為N型摻質的一些實施例中，第二參考電壓Vref2為VDD。在第一摻質為P型摻質的一些實施例中，第二參考電壓Vref2為VSS。
BM0段130(1)-130(3)是形成訊號路徑的部分的佈線段，因此被配置用於承載/傳導用於由單元102(1)和110(1)相應實現的電路的相應I/O訊號、資料訊號或控制訊號。BM0段130(1)-130(3)被稱為BM0_rte段130(1)-130(3)。
BMET0層122是根據第二網格進行組織，其中第二網格包括平行於X軸延伸的β參考線（β軌道）β1-β3。BM0段130(1)-130(2)對應β軌道β1-β2對齊。在一些實施例中，BM0_PG段128(1)-128(2)與β軌道的附加實例(未示出)對齊。在一些實施例中，BM0_PG段128(1)-128(2)與除β軌道之外的參考線對齊。
單元102(1)的BM0_rte段與多個β軌道Σ(BM0_rte_102(1))對齊，其中圖1A假設Σ(BM0_rte_102(1))=2。即，BM0_rte段130(1)-130(2)與β軌道β1-β2對齊。對於單元區域102(1)，對齊的β軌道的數量小於對齊的α軌道的數量，使得Σ(BM0_rte_102(1))＜Σ(M0_rte_102(1))。單元110(1)的BM0_rte段與多個β軌道Σ(BM0_rte_110(1))對齊，其中圖1A假設Σ(BM0_rte_110(1))=1。即，BM0_rte段130(3)與β軌道β3對齊。對於單元區域110(1)，對齊的β軌道的數量小於對齊的α軌道的數量，使得Σ(BM0_rte_110(1))＜Σ(M0_rte_110(1))。
在一些實施例中，其中單元102(1)和110(1)的每一個都是更一般的單元的示例，一般單元中對齊的β軌道的數量小於一般單元中對齊的α軌道的數量，使得Σ(grnrl_BM0_rte_110(1))＜Σ(gnrl_M0_rte_110(1))。
在一些實施例中，單元102(1)和/或單元110(1)中包含不同數量的BM0_rte段。在一些實施例中，單元102(1)的BM0_rte段與不同數量的β軌道對齊。在一些實施例中，單元110(1)的BM0_rte段與不同數量的β軌道對齊。
在圖1A中，關於MET0層118，M0_rte段126(1)-126(5)的每一個具有高度h_M0_rte。相對於Y軸，M0_rte段126(1)-126(5)具有間距p_M0_rte。M0_PG段124(1)-124(2)的每一個具有高度h_M0_PG。每個M0_rte段126(1)-126(5)透過具有高度h_gap_M0_rte的間隙與鄰近M0_rte段分開，使得h_gap_M0_rte＝p_M0_rte-h_M0_rte。在一些實施例中，M0_rte段126(1)-126(5)的每一個通過具有高度h_gap_M0_rte的間隙與鄰近M0_PG段分開。
關於BMET0層122，BM0_rte段130(1)-130(3)的每一個具有高度h_BM0_rte。相對於Y軸，BM0_rte段130(1)-130(3)具有間距p_BM0_rte。BM0_PG段128(1)-128(2)的每一個具有高度h_BM0_PG。BM0_rte段130(1)-130(3)的每一個透過具有高度h_gap_BM0_rte的間隙與鄰近BM0_rte段分開，使得h_gap_BM0_rte＝p_BM0_rte-h_BM0_rte。在一些實施例中，BM0_rte段130(1)-130(3)的每一個透過具有高度h_gap_BM0_rte的間隙與鄰近BM0_PG段分開。
相對於Y軸：α軌道有間距P_α，其中P_α=p_M0_rte；β軌道有間距P_β，其中P_β=p_BM0_rte。
單元102(1)有高度h_102(1)。單元110(1)有高度h_110(1)。在一些實施例中，單元102(1)和110(1)的每一個都是更一般的單元的範例，一般單元具有高度h_gnrl_cell = h_BM0_PG + (k*h_BM0_rte) + h_gap_BM0_rte，其中k是正整數。
關於單元102(1)，k=2，使得單元102(1)具有高度h_102(1)=h_BM0_PG + (2*h_BM0_rte) + h_gap_BM0_rte。在一些實施例中，單元102(1)的高度範圍為(≈95nm)≤h_102(1)≤(≈125nm)。
關於單元110(1)，k=1，使得單元110(1)具有高度h_110(1)=h_BM0_PG + h_BM0_rte + h_gap_BM0_rte。在一些實施例中，單元110(1)的高度範圍為(≈65nm)≤h_110(1)≤(≈87nm)。
在圖1A中，BM0_rte段比M0_rte段高，使得h_M0_rte＜h_BM0_rte。BM0_rte段的間距大於M0_rte段的間距，使得p_M0_rte＜p_BM0_rte。相鄰BM0_rte段的間隙高度大於相鄰M0_rte段的間隙高度，使得高度h_gap_M0_rte＜h_gap_BM0_rte。在一些實施例中，BM0_PG段與M0_PG段大約相同高度，因此h_BM0_PG≈h_M0_PG。在一些實施例中，BM0_PG段比M0_PG段矮，使得h_BM0_PG＜h_M0_PG。
對於第一給定的單元區域，其具有CFET架構，並且與本實施例假設的坐標正交笛卡爾坐標系統相似地定向，並且在使用193nm浸沒(193i)微影（也稱為深UV微影）形成從M0_rte和BM_rte段的背景下，第一給定單元區域的高度（相對於Y軸）的減少，導致可用的M0_rte段更少，這導致第一問題，即M0_rte佈線資源的第一缺乏。第一其他方法透過使用背側BM0_rte段來補充前側M0_rte段，從而緩解了M0_rte佈線資源的第一缺乏。儘管使用背側BM0_rte段來補充前側M0_rte段，還減少了在第一給定單元區域的高度（相對於Y軸）再次導致可用的M0_rte段減少，從而導致第二問題，即M0_rte佈線資源的第二缺少。
第二其他方法透過使用極紫外線(extreme ultraviolet，EUV)微影來形成M0_rte和BM_rte段而不是193i微影，緩解M0_rte佈線資源的第二缺乏。EUV微影比193i微影更先進，例如在解析度方面，因此EUV微影生成的M0_rte和BM_rte段（除其他外）相對於Y軸的高度比193i微影生成的更小。不過，EUV微影不僅比193i微影更先進，EUV微影也比193i微影更貴。
作為開發本實施例的一個或多個的一部分，本發明人：認識到，在經驗資料中，根據第二其他方法產生的單元區域的至少約23%對BM0_rte段的使用效率低下，例如，在BM0_rte段與單一β軌道對齊的情況下，使用兩個與β軌道對齊的BM0_rte段就足夠了；認識到，如果更有效地使用背側BM0_rte段來補充前側M0_rte段，則更少的BM0_rte段將足以緩解基於第二其他方法的經驗資料中至少約23%的單元區域的M0_rte佈線資源的第二缺乏；認識到可以重新引入具有更高高度的BM0_rte段，因為由於更有效地利用BM0_rte段，將需要更少的BM0_rte段；認識到重新引入的具有更高高度的BM0_rte段可以使用193i微影來生產，這將減少根據第二其他方法所需的EUV微影罩幕的數量；認識到與第二其他方法相比，減少所使用的EUV微影罩幕的數量將降低成本；並且認識到成本較低的單元區域具有透過使用193i微影罩幕生產的較高BM0_rte段，即透過使用較少的EUV微影罩幕生產，但是將產生至少與第二其他方法一樣有效地緩解M0_rte佈線資源的第二缺乏的單元區域。
因此，目前實施例中的至少一些：使用背側BM0_rte段來補充前側M0_rte段，儘管與第二其他方法相比更有效，儘管與第二其他方法相比使用更少的BM0_rte段，但減輕了M0_rte佈線資源的第二缺乏；鑑於由於更有效地利用BM0_rte段而需要更少的BM0_rte段，因此與第二其他方法相比，使用具有更高高度的BM0_rte段；使用193i微影生產具有更高高度的BM0_rte段，與第二其他方法相比，這減少了原本需要的EUV微影罩幕的數量；與第二其他方法相比降低了成本，因為與第二其他方法所使用的EUV罩幕的數量相比，使用了更少的EUV微影罩幕；並且至少與第二其他方法一樣有效地緩解M0_rte佈線資源的第二缺乏，儘管與第二其他方法相比，使用具有更高高度的BM0_rte段的成本較低的單元區域。
對於根據第二其他方法(second other approach，SOA)與單元區域102(1)或單元區域110(1)對應的第二給定單元區域，第二給定SOA單元有兩個與SOA_M0_rte段對齊的α軌道和兩個與SOA_BM0_rte段對齊的β軌道。
儘管單元102(1)也具有與BM0_rte段對齊的三個β軌道，但是單元102(1)的不同之處在於單元102(1)具有更多與M0_rte段對齊的α軌道，即三個α軌道。儘管單元110(1)也具有兩個與M0_rte段對齊的α軌道，但是單元110(1)的不同之處在於單元110(1)具有較少的與BM0_rte段對齊的β軌道，即一個β軌道。根據第二其他方法(SOA)，第二給定單元區域的對應AR堆疊具有高度h_SOA_stk，該高度h_SOA_stk比單元102(1)的AR堆疊131矮且比單元110(1)的AR堆疊132高，使得h_stk_132 ＜ h_SOA_stk ＜ h_stk_131。
在一些實施例中，為了透過微影方式產生單元區域102(1)的實例或單元區域110(1)的實例，需要使用一個EUV罩幕來產生BM0_rte段，並使用四個193i罩幕來產生BM1_rte段。對於根據第二其他方法(SOA)的與單元區域102(1)或單元區域110(1)對應的第二給定單元區域，三個EUV罩幕用於產生BM0_rte段，兩個EUV罩幕用於產生BM1_rte段。因此，與第二其他方法相比，至少一些實施例具有將所需的罩幕的數量減少約80%的益處，例如，將使用的EUV罩幕的數量從五個減少到一個，這降低了成本。
關於圖1A，在一般單元的一些實施例中，M0_rte段的間距在(≈20nm)≤p_M0_rte≤(≈23nm)的範圍內。在一般單元的一些實施例中，BM0_PG段的高度的範圍是(≈20nm)≤h_BM0_PG≤(≈30nm)。在一般單元的一些實施例中，BM0_rte段的高度的範圍是(≈15nm)≤h_BM0_rte≤(≈19nm)。在一般單元的一些實施例中，BM0_rte段的間距的範圍是(≈30nm)≤p_BM0_rte≤(≈38nm)。在一般單元的一些實施例中，相鄰BM0_rte段的間隙高度範圍是(≈15nm)≤h_gap_BM0_rte≤(≈19nm)。在一般單元的一些實施例中，在BMET1層中的BM1佈線段(未顯示)的間距p_BM1_rte的範圍為(≈74nm)≤p_BM1_rte≤(≈80nm)。
對於根據SOA的與單元區域102(1)或單元區域110(1)的對應的第二給定單元區域，對應單元區域具有：SOA_M0_rte段的間距p_SOA_BM0_rte的範圍為(≈20nm)≤p_SOA_BM0_rte≤(23nm)；SOA_BM0_rte段的間距p_SOA_BM0_rte的範圍為(≈20nm)≤p_ SOA_BM0_rte≤(≈23nm)；SOA_BM1_rte段的間距p_SOA_BM1_rte的範圍為(≈42nm)≤p_SOA _BM1_rte≤(≈48nm)。
在一些實施例中，一般單元的前側間距p_M0_rte的範圍與根據第二其他方法的第二給定單元區域的前側間距p_SOA_M0_rte的範圍相同，而一般單元的背側間距BM0_rte和BM1_rte相應地大於根據第二其他方法的第二給定單元區域的背側間距SOA_BM0_rte和SOA_BM1_rte的值。一些實施例的一般單元的較大背側間距便於使用193i微影罩幕代替根據第二其他方法使用的一些EUV微影罩幕，與根據第二其他方法的第二給定單元區域的成本相比，其具有降低一般單元的成本的優點。
圖1C至圖1E是根據一些實施例的對應裝置100C至裝置100E的對應佈局圖。
在圖1C至圖1E中，斷線136表示如下：列184和列186的實例(並非全部都用附圖標記標註)沿X軸向左和右延伸；柱290沿Y軸上下延伸。
在圖1C中，裝置100C包括佈置在平行於Y軸延伸的柱290中的高單元區域102(2)-102(5)和矮單元區域110(2)-110(5)。相對於Y軸，高單元區域102(2)堆疊在矮單元區域110(2)上且高和矮單元區域一起代表堆疊對188(1)。
高單元區域102(2)-102(5)相應地堆疊在矮單元區域110(2)-110(5)上並且相應地表示堆疊對188(1)-188(4)。柱290中的堆疊對188(1)-188(4)是相鄰的，使得堆疊對188(1)-188(4)的任何兩個之間都不存在另一個單元區域的實例。
在圖1D中，裝置100D與圖1C的裝置100C的差異如下。除了堆疊對188(2)的高單元區域102(3)和矮單元區域110(3)之外，裝置100D還包括高單元區域102(6)-102(9)和矮單元區域110(6)-110(8)在柱290中排列，而不是高單元區域102(2)和102(4)-102(5)以及矮單元區域110(2)和110(4)-110(5)，
高單元區域102(6)和102(9)堆疊在矮單元區域110(6)和110(8)上並且相應地表示堆疊對188(5)-188(6)。高單元區域102(7)堆疊在堆疊對188(5)和188(2)之間。高單元區域102(8)堆疊在堆疊對188(2)和188(6)之間。
在圖1E中，裝置100E與圖1C的裝置100C的差異如下。除了堆疊對188(2)的高單元區域102(3)和矮單元區域110(3)之外，裝置100E還包括高單元區域102(10)和矮單元區域110(9)-110(13)在柱290中排列，而不是高單元區域102(2)和102(4)-102(5)以及矮單元區域110(2)和110(4)-110(5)，
矮單元區域110(9)堆疊在高單元區域（未顯示）下方，一起代表堆疊對188(7)。高單元區域102(10)堆疊在矮單元區域110(12)上，一起表示堆疊對188(8)。
矮單元區域110(10)堆疊在堆疊對188(7)和188(2)之間。矮單元區域110(11)堆疊在堆疊對188(2)和188(8)之間。矮單元區域110(13)堆疊在堆疊對188(8)和另一個堆疊對（未顯示）之間。
圖2A至圖2B是根據一些實施例的具有CFET架構的裝置的對應剖面200A-200B。對應於圖2A至圖2B的剖面200A-200B的CFET裝置是圖1A的裝置100A的範例。
圖2C是根據一些實施例的具有CFET架構的裝置的四分之三透視圖200C。圖2C的CFET裝置200C是對應於圖2A至圖2B的剖面200A-200B的CFET裝置的簡化版本。
圖2A的剖面對應於圖1A的區段IIA-IIA'。圖2B的剖面對應於圖1A的區段IIB-IIB'。在圖2A至圖2C中，假設正交笛卡爾座標系統，其中第一方向平行於X軸，第二方向平行於Y軸且第三方向平行於Z軸。
裝置200A至裝置200B遵循與圖1A的佈局圖類似的編號方式。雖然一些構件對應，但一些構件也不同。為了幫助識別對應但有差異的構件，編號約定對剖面200A-200B使用2系列數字，而圖1A使用1系列數字。舉例來說，圖2A至圖2B的每一個中的M0_rte段226(5)對應於圖1A中的M0_rte段126(5)。為簡潔起見，討論將更著重於圖2A至圖2B和圖1A之間的差異，而不是相似之處。
相對於Z軸，裝置200A至裝置200B的每一個：具有前側239F和背側239R；且包括堆疊在BMET0 層222上的CFET構件層220和堆疊在CFET構件層220上的MET0層218。
在圖2A中，剖面200A包括：ARD1 240(1)和ARD1 240(2)；ARD2 242(1)和ARD2 242(2)；在ARD1 240(1)和ARD1 240(2)的源極/汲極(S/D)區域的背景下，金屬到MD接點結構250(1)和250(2)；埋入式MD（BMD）接點結構252（1）和252（2）；MD接點結構250(1)和BMD接點結構252(1)之間的絕緣體246的實例；MD 接點結構250(2)和BMD接點結構252(2)之間的接點到接點(C2C)接點結構248的實例；M0_PG段224(1)和224(2)；M0_rte段226(1)-226(5)；通孔到MD(VD)接點結構258的實例；以及埋入式VD(BVD)接點結構260的實例。
由於絕緣體246的實例，MD接點結構250(1)不耦合到BMD252(1)。由於C2C接點結構248的實例，MD接點結構250(2)耦合到BMD252(2)。在一些實施例中，MD接點結構250(1)和BMD252(1)之間的絕緣體246的實例被C2C接點結構248的實例取代。在一些實施例中，MD接點結構250(2)和BMD252(2)之間的C2C接點結構248的實例被絕緣體246的實例取代。
在圖2B中，剖面200B與圖2A的剖面200A的差異如下。金屬到閘極(MG)接點結構246(1)和246(2)對應地取代MD接點結構250(1)和250(2)。埋入式MG(BMG)接點結構248(1)和248(2)對應地取代BMD接點結構252(1)和252(2)。剖面200B包含通孔到MG(VG)接點結構254的實例，而不是VD接點結構258的實例。剖面200B包含埋入式VG(BVG)接點結構256的實例，而非BVD接點結構260的實例。
在圖2B中，C2C接點結構248的實例位於MG接點結構246(1)和BMG接點結構248(1)之間。絕緣體246的實例位於MG接點結構246(2)和BMG接點結構248(2)之間。在一些實施例中，MG接點結構246(2)和BMG接點結構248(2)之間的絕緣體246的實例被C2C接點結構248的實例取代。在一些實施例中，MG接點結構246(1)和BMG接點結構248(1)之間的C2C接點結構248的實例被絕緣體246的實例取代。
另外，作為開發本發明的一個或多個實施例的一部分，本發明人：認識到，對於給定的AR堆疊，使用BVG接點結構256導致背側ARD2相對於前側ARD1的高度更矮，以便減少（如果不是消除的話）相對於Y軸在背側ARD2和BVG接點結構256的實例之間的重疊；認識到第三給定單元區域的佈局圖可以進行更改，以減少（如果不是消除）BVG接點結構256的實例的使用，從而相應地促進更高版本的背側ARD2的使用；認識到與使用較矮版本的背側ARD2相比，使用較高版本的背側ARD2將提高第三給定單元區域的效能；並且更普遍地認識到，第三給定單元區域的佈局圖可以被改變以減少BVG接點結構256的實例的使用，從而促進背側ARD2的更高版本的使用，以及相應地更好的單元區域的效能，例如更快的速度。一般而言，減少（如果不消除）這種重疊的好處包括：降低因BVG接點結構256的相應實例的接近而損壞背側ARD2和BMG的實例（例如248(2)）之間的介電質的風險；減少由於BVG接點結構256的對應實例的接近而導致的由BVG接點結構256的實例和背側ARD2的對應部分組成的電晶體的閾值電壓的失真(distortion)（例如，移位）；或類似的。
因此，現有實施例的至少一些：使用單元區域的BVG減少的佈局圖，其被安排為減少BVG接點結構256的實例的使用，這相應地促進使用更高版本的背側ARD2；與使用相應較短版本的背側ARD2相比，在BVG減少的佈局圖中使用較高版本的背側ARD2來改進單元區域的效能，否則需要減少（如果不能消除）背側ARD2和BVG接點結構256的實例之間相對於Y軸的重疊；並且由於使用較高版本的背側ARD2而實現了BVG減少的單元區域的更好的效能，例如，更快的速度，這通過減少較矮版本的背側ARD2的使用來促進，否則需要減少（如果不能消除）背側ARD2和BVG接點結構256的實例之間的重疊。圖4A至圖4D是BVG減少的佈局圖的範例，其產生相應的單元區域，與非BVG減少的對應佈局圖相比，此單元區域表現出速度改善。
圖2D是根據一些實施例的具有CFET架構的單元區域的剖視圖210(1)'。對應於圖2D的剖面210(1)'的單元區域是圖1A的單元區域110(1)的範例。對應於圖2D的剖面210(1)'的單元區域是圖2A至圖2B的單元區域210(1)的變體。
在圖2D中，單元區域210(1)'與圖2A至圖2B的單元區域210(1)的差異如下。ARD1 240(1)被ARD1 240(3)取代。ARD2 242(1)被ARD2 242(3)取代。MG接點結構246(1)被MG接點結構246(3)取代。BMG接點結構248(1)被BMG接點結構248(3)取代。單元區域210(1)'包括將MG接點結構246(3)耦合到BM0_rte段240(2)的MG到BM0(VGTB)接點結構262。
對於第三個給定單元區域中的給定AR堆疊，該單元區域具有CFET架構並且以正交笛卡爾坐標系統（類似於當前實施例所假設的坐標）定向，使用MG到BM0(VGTB)接點結構（在一些實施例中）來將前側主動區ARD1連接到對應的BM0_rte段。VGTB接點結構的範例是圖2D的元件262，其中VGTB接點結構262將MG接點結構246(3)耦合到BM0_rte段240(2)。
另外，作為開發本發明的一個或多個實施例的一部分，本發明人：認識到，對於給定的AR堆疊，使用VGTB接點結構262的實例，為了便於VGTB接點結構262延伸穿過否則由與前側ARD1一樣高的背側ARD2版本佔據的層的部分，會導致背側ARD2相對於前側ARD1的高度更矮；認識到可以更改第三給定單元區域的佈局圖，以減少（如果不能消除）VGTB接點結構262的實例的使用，從而相應地促進更高版本背側ARD2的使用；認識到與使用較矮版本的背側ARD2相比，使用較高版本的背側ARD2將提高第三給定單元區域的效能；並且更普遍地認識到，可以改變第三給定單元區域的佈局圖以減少VGTB接點結構262的實例的使用，從而促進使用更高版本的背側ARD2以及相應更好的單元區域的效能，例如更快的速度。
因此，現有實施例中的至少一些：使用VGTB減少的單元區域的佈局圖，其被配置為減少VGTB接點結構262的實例的使用，這相應地促進使用更高版本的背側ARD2；與使用相應較矮版本的背側ARD2相比，在VGTB減少的佈局圖中使用較高版本的背側ARD2來改進單元區域的效能，否則需要容納VGTB接點結構262的實例；並且由於使用更高版本的背側ARD2而實現了VGTB減少的單元區域的更好的效能，例如更快的速度，這透過減少使用較矮版本的背側ARD2來促進，否則需要容納VGTB接點結構262的實例。圖4A至圖4D是VGTB減少的佈局圖的範例，其產生相應的單元區域，與非VGTB減少的對應佈局圖相比，此單元區域表現出速度改善。
圖3A至圖3B是根據一些實施例的AO22D1單元區域的對應背側佈局圖339R_3A和339R_3B。
在一些實施例中，AOD22D1是用作形容詞的字母數字文字字串，旨在表示具有背側佈局圖339R_3A的單元區域是AND-OR單元區域，其中及閘(AND gate)部分有兩個輸入，或閘(OR gate)有兩個輸入，並且單元區域的驅動強度(driving strength)是單位驅動強度D。在一些實施例中，單位驅動強度D的值例如是由對應的半導體製程技術節點的設計規則和規模來決定。
具有背側佈局圖339R_3A的AO22D1單元區域具有與單元區域102(1)類似的排列。
在圖3A中，佈局圖339R_3A包括：ARD2的單一實例；BM0_PG段BM0_PG(1)；BM0_rte段BM0_rte(1)-BM0_rte(2)；和埋入式閘極線392(1)-392(8)。
相對於X軸，埋入式閘極線392(1)-392(8)中相鄰的埋入式閘極線392(1)-392(8)以均勻的距離分開。在一些實施例中，均勻距離是距離測量的給定單位的倍數。在一些實施例中，倍數的值為1，使得均勻距離是距離測量的給定單位的一個實例。在一些實施例中，距離測量的單位是1.0CPP。在一些實施例中，CCP是接觸式多晶間距(contacted poly pitch)的縮寫。CPP的值例如由對應的半導體製程技術節點的設計規則和規模來決定。這裡，術語CPP中的「poly(多晶)」一詞並不一定意味著對應於圖3A的半導體元件中的閘極線將由多晶矽形成，而是代表一種歷史便利—根據一個或多個前身製造的IC中的閘極結構，半導體製程技術節點通常由多晶矽形成，這導致術語「poly(多晶)」通俗地用來表示「閘極線」。
圖3A中，與背側佈局圖339R_3A對應的AO22D1單元區域的寬度為7CPP。與背側佈局圖339R_3A對應的AO22D1單元區域具有高度h_102(1)。
對於根據SOA的第四給定單元區域（其是對應於背側佈局圖339R_3A的AO22D1單元區域的對應物），第四給定單元區域包括BVG接點結構的實例，這減少了第四給定單元區域中的對應背側ARD2的高度。對應於背側佈局圖339R_3A的AO22D1單元區域（以及對應於背側佈局圖339R_3B的AO22D1單元區域，如下所述）的好處是避免了BVG接點結構的實例，使得對應於背側佈局圖339R_3A的AO22D1單元區域中的背側ARD2比根據SOA的第四給定單元區域中的對應背側ARD2高。
背側佈局圖339R_3A是VGTB減少的佈局圖的一個範例，它使用至少一個更高版本的背側ARD2。在部分對應於背側佈局圖339R_3A的AO22D1單元區域的一些實施例中，在VGTB減少的佈局圖中使用至少一個更高版本的背側ARD2產生相應的單元區域，其與非VGTB減少的對應佈局圖相比，速度提高了約35%。
在一些實施例中，閘極線392(1)和392(8)被相應的隔離虛設閘極(isolation dummy gate，IDG)取代（如下所述）。在一些實施例中，閘極線392(5)被IDG取代。在其中閘極線392(5)被IDG(IDG392(5))取代的一些實施例中，具有背側佈局圖339R_3A的AO22D1單元區域被描述為IDG392(5)左側的第一單元區域和IDG392(5)右側的第二單元區域的組合。
在一些實施例中，IDG是一種介電結構，其包括一個或多個介電材料並作用為電隔離結構。因此，IDG不是導電的結構，因此不起到例如主動閘極或電晶體的作用。IDG包括一個或多個介電材料並起到電隔離結構的作用。在一些實施例中，IDG是基於MD接點結構或BMD接點結構作為前驅物。在一些實施例中，形成IDG的方法包括：形成MD或BMD接點結構；犧牲/去除（例如蝕刻）MD或BMD接點結構以在對應的ARP或ARN周圍形成溝渠；（可選地）移除先前被MD或BMD接點結構部分或完全包圍的部分或所有相應的ARP或ARN，以加深溝渠，從而部分或完全地將相應的ARP或ARN分開，使其不延伸到相對於X軸單元區域的相應左側或右側之外；然後用一個或多個介電材料填充溝渠，使得所得電隔離結構(即IDG)的物理尺寸與被犧牲的MD或BMD接點結構的尺寸相似。在一些實施例中，IDG是包括一個或多個介電材料（例如，氧化物、氮化物、氮氧化物或其他合適的材料）的介電特徵，並且用作隔離特徵。在一些實施例中，IDG是一種在氧化物擴散（oxide diffusion，OD）邊緣結構上的連續多晶矽的一種，被稱為CPODE結構的一種。
關於圖3B，並且相對於平行於X軸延伸的單元邊界，具有背側佈局圖339R_3B的AO22D1單元區域被佈置到單元邊界上方的第三個單元區域中和單元邊界下方的第四單元區域中。第三單元區域具有與單元區域102(1)類似的佈置。第四單元區域具有與單元區域110(1)類似的佈置。第三單元區域和第四單元區域的每一個具有寬度為4CPP。第三單元區域有高度h_102(1)。第四單元區域有高度h_110(1)。第三和第四單元區域一起是堆疊對的範例，例如堆疊對188(2)。
在圖3B中，對應於背側佈局圖339R_3B的AO22D1單元區域的寬度為4CPP。對應於背側佈局圖339R_3A的AO22D1單元區域有高度h_102(1)+h_110(1)。與對應於背側佈局圖339R_3A的AO22D1單元區域相比，對應於背側佈局圖339R_3B的AO22D1單元區域更高但更窄，即具有較小的寬度。
在圖3B中，佈局圖339R_3B包括：ARD2的第一和第二實例，其對應第三和第四單元區域；BM0_PG段BM0_PG(2)-BM0_PG(3)；BM0_rte段BM0_rte(3)-BM0_rte(5)；在第三單元區域中的埋入式閘極線392(9)-392(13)；以及在第四單元區域的埋入式閘極線392(14)-392(18)。埋入式閘極線392(9)-392(13)與埋入式閘極線392(14)-392(18)基本上對應地共線。在一些實施例中，埋入式閘極線392(9)、392(13)、392(14)和392(18)被對應的IDG取代。
圖3B的第三單元區域中的ARD2的第一實例比根據第二其他方法的第四給定單元區域中的對應背側ARD2高。在一些實施例中，圖3B的第四單元區域中的ARD2的第二實例與根據第二其他方法的第四給定單元區域中的對應背側ARD2基本上相同高度。
背側佈局圖339R_3B是VGTB減少的佈局圖的另一個範例，它使用至少一個更高版本的背側ARD2。在部分對應於背側佈局圖339R_3B的AO22D1單元區域的一些實施例中，在VGTB減少的佈局圖中使用至少一個更高版本的背側ARD2產生相應的單元區域，其與非VGTB減少的對應佈局圖相比，速度提高了約34%。
圖4A至圖4B是根據一些實施例的FAD1單元區域的對應前側439F_4A和背側439_4B佈局圖。
在一些實施例中，FAD1是用作形容詞的字母數字文字字串，其旨在表示具有前側佈局圖439F_4A和背側佈局圖439R_4B的單元區域是一位元（單位元）全加器（full adder，FA），其單元區域的驅動強度是D1。
關於圖4A至圖4B的每一個，並且相對於平行於X軸延伸的單元邊界，具有前側佈局圖439F_4A和背側佈局圖439R_4B的FAD1單元區域被佈置到單元邊界上方的第五單元區域中和單元邊界下方的第六單元區域中。第五單元區域的排列與單元區域102(1)類似。第六單元區域的排列與單元區域110(1)類似。第五單元區域和第六單元區域的每一個具有寬度為9CPP。第五單元區域有高度h_102(1)。第六單元區域有高度h_110(1)。第五和第六單元區域一起是堆疊對的範例，例如堆疊對188(2)。
在圖4A中，佈局圖439F_4A包括：在第五單元區域中ARD1的第一實例(未示出)及第六單元區域中ARD1的第二實例(未示出)；M0_PG段M0_PG(1)和M0_PG(2)分別位於對應第五和第六單元區域中；M0_rte段M0_rte(1)-M0_rte(5)位於對應第五和第六單元區域中；和閘極線位於對應第五和/或第六單元區域中。在一些實施例中，第五單元區域的最左邊的閘極線和最右邊的閘極線被對應的IDG取代。在一些實施例中，第六單元區域的最左邊的閘極線和最右邊的閘極線被對應的IDG取代。
在圖4B中，佈局圖439R_4B包含：在第五單元區域中的ARD2的第一實例和在第六單元區域中的ARD2的第二實例；BM0_PG段BM0_PG(4)和BM0_PG(5)位於對應第五和第六單元區域中；BM0_rte段BM0_rte(6)-BM0_rte(8)位於對應第五和第六單元區域；埋入式閘極線位於對應第五和/或第六單元區域中；以及耦合到BM0_rte段BM0_rte(7)的BVG接點結構的兩個實例。在一些實施例中，第五單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。在一些實施例中，第六單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。
根據第二其他方法的第五給定單元區域為對應於前側佈局圖439F_4A及背側佈局圖439R_4B的FAD1單元區域的對應部分，由根據第二其他方法的第六給定單元區域的三個實例表示，這些實例彼此堆疊。第六給定單元區域的三個實例中的每一個的背側都具有與兩個β軌道對齊的BM0_rte段，即，第六單元區域的每個實例有兩個對齊的β軌道。第五給定單元區域包括ARD2的三個對應實例和BVG接點結構的五個實例，這減少了第五給定單元區域中背側ARD2的三個對應實例的對應高度。對應於前側佈局圖439F_4A和背側佈局圖439R_4B的FAD1單元區域的好處是避免了BVG接點結構的四個實例，這有利於第五單元區域中的ARD2的至少第一實例比根據第二種其他方法的第五給定單元區域中的背側ARD2的三個對應實例中的每一個都高。在一些實施例中，圖4B的第六單元區域中的ARD2的第二實例比根據第二種其他方法的第六給定單元區域的三個實例中的每一個中的對應背側ARD2矮。
根據第二種其他方法，第六給定單元區域的三個實例平均每單元區域有2.0個對齊的β軌道。圖4B的第五和第六單元區域相應地具有與兩個β軌道和一個β軌道相對應對齊的BM0_rte段。總而言之，圖4A至圖4B的第五和第六單元區域具有每單元區域具有平均2.5個對齊的β軌道，這表示至少與根據第二其他方法的第五給定單元區域相比在佈線資源方面的改進。
背側佈局圖439R_4B是VGTB減少的佈局圖的一個範例，它使用至少一個更高版本的背側ARD2。在對應於前側佈局圖439F_4A和背側佈局圖439R_4B的FAD1單元區域的一些實施例中，在VGTB減少的佈局圖中使用至少一個更高版本的背側ARD2產生相應的單元區域，其與非VGTB減少的對應佈局圖相比，表現出約12%的速度改進。
圖4C至圖4D是根據一些實施例的SDFQD1的相應地平面圖241和背側佈局圖439R_4D。圖4C還包括根據一些實施例位於平面圖241下方的前側佈局圖439F_4C。
在一些實施例中，SDFQD1是用作形容詞的字母數字文字字串，其旨在表示具有平面圖241和背側佈局圖439R_4D的單元區域是掃描插入DFF(scan-insertion DFF，SDFQ)，其單元區域的驅動強度是D1。
在圖4C中，平面圖241顯示FAD1單元區域包括：產生CP的反轉版本(CPB)的時鐘脈衝(CP)反相器CPINV；產生CPB的反轉版本的CPB反相器CPBINV；產生SE的反轉版本（SEB）的掃描使能（scan enable，SE）信號反相器SEINV；多工器MUX；主鎖存器(master latch)；從鎖存器(slave latch)；以及包含方塊Q和PreQ的輸出緩衝。
關於圖4C至圖4D的每一個，並且相對於平行於X軸延伸的單元邊界，具有平面圖241、前側佈局圖439F_4C和背側佈局圖439R_4D的SDFQD1單元區域被佈置到單元邊界上方的第七單元區域中和單元邊界下方的第八單元區域中。第七單元區域的排列與單元區域102(1)類似。第八單元區域的排列與單元區域110(1)類似。第七單元區域和第八單元區域的每一個具有寬度為12CPP。第七單元區域有高度h_102(1)。第八單元區域有高度h_110(1)。第七和第八單元區域一起是堆疊對的範例，例如堆疊對188(2)。
在圖4C中，佈局圖439R_4C包括：在第七單元區域中的ARD1的第一實例(未示出)和在第八單元區域中的ARD1的第二實例(未示出)；M0_PG段位於對應第七和第八單元區域中；M0_rte段位於對應第七和第八單元區域中；閘極線位於對應第七和/或第八單元區域中。在一些實施例中，第七單元區域最左邊的閘極線和最右邊的閘極線被對應的IDG取代。在一些實施例中，第八單元區域中最左邊的閘極線和最右邊的閘極線被對應的IDG取代。
在圖4D中，佈局圖439R_4D包括：在第七單元區域中的ARD2的第一實例和在第八單元區域中的ARD2的第二實例；BM0_PG段BM0_PG(6)和BM0_PG(7)分別位於對應第七和第八單元區域中；BM0_rte段BM0_rte(9)-BM0_rte(11)位於對應第七和第八單元區域中；埋入式閘極線位於對應第七和/或第八單元區域中；以及耦合到BM0_rte段BM0_rte(10)的BVG接點結構的兩個實例。在一些實施例中，第七單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。在一些實施例中，第八單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。
根據第二其他方法的第七給定單元區域是與平面圖241、前側佈局圖439F_4C和背側佈局圖439R_4D對應的SDFQD1單元區域的對應部分，由根據第二其他方法的第八給定單元區域的兩個實例表示，這兩個實例彼此堆疊。第八給定單元區域的兩個實例中的每一個的背側都具有與兩個β軌道對齊的BM0_rte段，即第八單元區域的每個實例有兩個對齊的β軌道。第七給定單元區域包括ARD2的兩個對應實例和BVG接點結構的六個實例，這減少了第七給定單元區域中背側ARD2的兩個對應實例的對應高度。對應於平面圖241、前側佈局圖439F_4C和背側佈局圖439R_4D的SDFQD1單元區域的好處是避免了BVG接點結構的五個實例，這有利於至少第七單元區域中的ARD2的至少第一實例比根據第二個其他方法的第七給定單元區域中的背側ARD2的兩個對應實例的每一個都高。在一些實施例中，圖4D的第八單元區域中的ARD2的第二實例比根據第二種其他方法的第八給定單元區域的三個實例的每一個中的對應背側ARD2矮。
根據第二種其他方法，第八給定單元區域的兩個實例平均每單元區域有2.0個對齊的β軌道。圖4D的第七和第八單元區域相應地具有與兩個β軌道和一個β軌道相對應地對齊的BM0_rte段。總而言之，圖4C至圖4D的第七和第八單元區域具有每單元區域平均2.5個對齊的β軌道，這表示與根據第二其他方法的第七給定單元區域相比至少在佈線資源方面的改進。
背側佈局圖439R_4D是VGTB減少的佈局圖的一個範例，它使用至少一個更高版本的背側ARD2。在對應於平面圖241、前側佈局圖439F_4C和背側佈局圖439R_4D的SDFQD1單元區域的一些實施例中，在VGTB減少的佈局圖中使用至少一個更高版本的背側ARD2產生相應的單元區域，其與非VGTB減少的對應佈局圖相比，表現出約7.6%的速度改進。
圖5A至圖5B是根據圖一些實施例的XOR/XNR594A和XOR/XNR594B的對應電路圖。
在一些實施例中，XOR/XNR是用作形容詞的字母數字文字字串，旨在表示電路圖是互斥或(exclusive OR，XOR)和互斥反或(exclusive NOR，XNR)電路。在圖5A至圖5B的每一個中，在節點Z處產生邏輯XOR輸出。邏輯XNR輸出是邏輯XOR輸出的相反。節點Z透過反相器耦合到節點ZN。在節點ZN處產生邏輯XNR輸出。
在圖5A中，XOR/XNR594A包括虛設裝置D1-D2。虛設裝置D1是短路的NMOS場效電晶體（FET）（NFET）。虛設裝置D2是短路的PMOS FET（PFET）。
在圖5B中，XOR/XNR594B包括虛設裝置D3-D6。虛設裝置D3和D4的每一個為電容器配置的NFET。虛設裝置D5和D6的每一個為電容器配置的PFET。
圖5C至圖5D是根據一些實施例的圖5A的XOR/XNR594A的對應前側佈局圖539F_5C和背側佈局圖539R_5D。
關於圖5C至圖5D的每一個，並且相對於平行於X軸延伸的單元邊界，表示XOR/XNR594A並且基於前側佈局圖539F_5C和背側佈局圖539R_5D的XOR/XOR單元區域被佈置到單元邊界上方的第九單元區域中和單元邊界下方的第十單元區域中。第九單元區域具有與單元區域102(1)類似的佈置。第十單元區域具有與單元區域110(1)類似的佈置。第九單元區域和第十單元區域的每一個具有寬度為5CPP。第九單元區域有高度h_102(1)。第十單元區域有高度h_110(1)。第九和第十單元區域一起是堆疊對的範例，例如堆疊對188(2)。
在圖5C中，佈局圖539F_5C包括：在第九單元區域中的ARD1的第一實例(未示出)和在第十單元區域中的ARD1的第二實例(未示出)；M0_PG段M0_PG(3)和M0_PG(4)位於對應第九和第十單元區域中；M0_rte段M0_rte(6)-M0_rte(10)位於對應第九和第十單元區域中；閘極線位於對應第九和/或第十單元區域中。在一些實施例中，第九單元區域最左邊的閘極線和最右邊的閘極線被對應的IDG取代。在一些實施例中，第十單元區域最左邊的閘極線和最右邊的閘極線被對應的IDG取代。
在圖5D中，佈局圖539R_5D包括：在第九單元區域中的ARD2的第一實例(未示出)和在第十單元區域中的ARD2的第二實例(未示出)；BM0_PG段BM0_PG(8)和BM0_PG(9)位於對應第九和第十單元區域中；BM0_rte段BM0_rte(11)-BM0_rte(13)位於對應第九和第十單元區域中；埋入式閘極線位於對應第九和/或第十單元區域中。在一些實施例中，第九單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。在一些實施例中，第十單元區域中最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。
佈局圖539R_5D還包含BM1_rte段BM1LI和通孔到BM0_rte(BV0)接點結構的兩個實例。BM1_rte段BM1LI透過BV0接點結構的實例對應耦合至BM0_rte段BM0_rte(12)和BM0_rte(13)。在一些實施例中，BM1LI是用作形容詞的字母數字文字字串，旨在表示BM1_rte段是本地互連(local interconnect，LI)結構。
在圖5C中，假設ARD1摻雜P型摻雜劑，使得M0_PG(3)和M0_PG(4)的每一個被配置用於承載/傳導第一參考電壓Vref1=VSS。在圖5D中，假設ARD2摻雜N型摻雜劑，使得BM0_PG(8)和BM0_PG(9)的每一個被配置用於承載/傳導第二參考電壓Vref2=VDD。
在圖5C中，閘極線所選擇的一個被顯示為具有不同的填充顏色和/或圖案以反映所選的閘極線耦合到虛設裝置D1。在圖5D中，埋入式閘極線所選擇的一個被顯示為具有不同的填充顏色和/或圖案以反映所選的埋入式閘極線耦合到虛設裝置D2。
背側佈局圖539R_5D是VGTB減少的佈局圖的範例，與根據第二種其他方法的第九給定單元區域相比，它使用至少一個更高版本的背側ARD2，根據第二種其他方法的第九給定單元區域是基於前側佈局圖539F_5C和背側佈局圖539R_5D的XOR/XOR594A的對應物。在基於前側佈局圖539F_5C和背側佈局圖539R_5D的XOR/XOR594A的一些實施例中，在VGTB減少的佈局圖中使用至少一個更高版本的背側ARD2產生相應的單元區域，其與非VGTB減少的對應佈局圖相比，速度提高了約7%。
圖5E至圖5F是根據一些實施例的圖5B的XOR/XNR594B的對應前側佈局圖539F_5E和背側佈局圖539R_5F。
關於圖5E至圖5F的每一個，並且相對於平行於X軸延伸的單元邊界，表示XOR/XNR594B並且基於前側佈局圖539F_5E和背側佈局圖539R_5F的XOR/XOR單元區域被佈置到單元邊界之上的第十一單元區域中和單元邊界下方的第十二單元區域中。第十一單元區域具有與單元區域102(1)類似的佈置。第十二單元區域具有與單元區域110(1)類似的佈置。第十一單元區域和第十二單元區域的每一個具有寬度為5CPP。第十一單元區域有高度h_102(1)。第十二單元區域有高度h_110(1)。第十一和第十二單元區域一起是堆疊對的範例，例如堆疊對188(2)。
在圖5E中，佈局圖539F_5E包括：在第十一單元區域中ARD1的第一實例(未示出)和在第十二單元區域中ARD1的第二實例(未示出)；M0_PG段M0_PG(5)和M0_PG(6)位於對應第十一和第十二單元區域中；M0_rte段M0_rte(11)-M0_rte(15)位於對應第十一和第十二單元區域中；閘極線位於對應第十一和/或第十二單元區域中。在一些實施例中，第十一單元區域最左邊的閘極線和最右邊的閘極線被對應的IDG取代。在一些實施例中，第十二單元區域的最左邊的閘極線和最右邊的閘極線被對應的IDG取代。
在圖5F中，佈局圖539R_5F包括：在第十一單元區域中ARD2的第一實例(未示出)和在第十二單元區域中ARD2的第二實例(未示出)；BM0_PG段BM0_PG(10)和BM0_PG(11)位於對應第十一和第十二單元區域中；BM0_rte段BM0_rte(14)-BM0_rte(16)位於對應第十一和第十二單元區域中；埋入式閘極線位於對應第十一和/或第十二單元區域中。在一些實施例中，第十一單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。在一些實施例中，第十二單元區域最左邊的埋入式閘極線和最右邊的埋入式閘極線被對應的IDG取代。
在圖5E中，假設ARD1摻雜有P型摻質，使得M0_PG(5)和M0_PG(6)的每一個被配置用於承載/傳導第一參考電壓Vref1=VSS。在圖5F中，假設ARD2摻雜N型摻質，使得BM0_PG(10)和BM0_PG(11)的每一個被配置用於承載/傳導第二參考電壓Vref2=VDD。
在圖5E中，閘極線中的兩個選定的閘極線被顯示為具有不同的填充顏色和/或圖案以反映與對應的虛設裝置D3-D4耦合的選定的閘極線。在圖5F中，埋入式閘極線中的兩個選定的埋入式閘極線被顯示為具有不同的填充顏色和/或圖案以反映與對應的虛設裝置D5-D6耦合的選定的埋入式閘極線。
圖5F的背側佈局圖539R_5F省略了圖5D的背側佈局圖539R_5D的BM1_rte段BM1LI和BV0接點結構的兩個實例。雖然XOR/XNR549B不如XOR/XNR594A快，但產生代表XOR/XNR594B並基於前側佈局圖539F_5E和背側佈局圖539R_5F的XOR/XOR單元區域所使用的EUV罩幕比用於產生代表XOR/XNR594A並基於前側佈局圖539F_5C和背側佈局圖539R_5D的XOR/XOR單元區域所使用的的EUV罩幕相比少兩個。
圖6是根據一些實施例的製造記憶體裝置的方法的流程圖600。
流程圖(flowchart/flow diagram）600的方法可以舉例來說根據一些實施例使用EDA系統800（圖8，下面討論）和IC製造系統900（圖9，下面討論）來實現。作為能夠透過流程圖600的方法製造的裝置的範例包括基於本文所揭露的佈局圖的裝置或類似者。
在圖6中，流程圖600的方法包括方塊602-604。在方塊602處，生成佈局圖，其尤其包括本文所揭露的佈局圖中的一種或多種、對應於本文中所揭露的裝置中的一種或多種的佈局圖或類似者。方塊602是可以舉例來說根據一些實施例使用EDA系統800（圖8，下面討論）來實現。從方塊602開始，流向方塊604。
在方塊604處，基於佈局圖，進行以下至少一項：(A)進行一次或多次微影曝光，或(b)製作一或多個微影罩幕，或(C)製造裝置的層中的一或多個構件，例如半導體元件。請參閱下面圖9中IC製造系統900的討論。
圖7A是根據一些實施例的製造裝置的方法的流程圖710A。
流程圖710A是圖6的方塊604的範例。流程圖710A包含方塊712-716。流程圖710A顯示以下序列：方塊712→方塊714→方塊716。在一些實施例中，提供了方塊712-716的其他序列（圖7B）。在流程圖710A的上下文中提供的範例假定第一、第二和第三正交方向，它們例如相應地平行於X軸、Y軸和Z軸。流程圖710A的方法是可以舉例來說依照一些實施例使用IC製造系統900（圖9，下面討論）實現。作為能夠透過流程圖710A的方法製造的裝置的範例可包括基於本文所揭露的佈局圖的裝置或類似者。
在方塊712處，上部主動區相應地形成在下部主動區之上，上部主動區包括相應地在第一下部主動區之上的第一上部主動區，第一上部主動區與第一下部主動區一起代表第一單元區域，以及相應地在第二下部主動區之上的第二上部主動區，第二上部主動區與第二下部主動區一起代表第二單元區域，上部主動區具有第一類型摻質相應地在下部主動區之上，下部主動區具有不同於第一類型摻質的第二類型摻質。第一上部主動區和第一下部主動區一起代表第一單元區域。第二上部主動區和第二下部主動區一起代表第二單元區域。第一上部主動區和第一下部主動區的範例相應地包括代表單元區域102(1)的圖2A至圖2B的ARD1 240(2)和ARD2 242(2)或類似者。第二上部主動區和第二下部主動區的範例相應地包括代表單元區域110(1)的圖2A至圖2B的ARD1 240(1)和ARD2 242(1)或類似者。第一摻質和第二摻質的例子對應地是P型和N型摻質或類似者。從方塊714開始，流向方塊716。
在方塊714處，第一導體形成在金屬化的第一層（M_第一層）中，其對應於至少第一單元區域和第二單元區域的上部主動區上方。第一導體包括：位於第一和第二單元區域上方並對應配置為第一參考電壓的第一和第二M_第一電網(PG)段；在第一單元區域之上的第一M_第一佈線段，相應地與M_第一佈線軌道的第一數量Q1對齊，並被配置用於對應的佈線訊號；在第二單元區域之上的第二M_第一佈線段，相應地與M_第一佈線軌道的第二數量Q2對齊並且被配置用於相應的佈線信號，第二數量Q2小於第一數量Q1，使得Q2＜Q1。
關於方塊714，M_第一層的例子是圖1A至圖1B的MET0層118、圖2A至圖2B的MET0層218或類似者。
第一和第二M_第一PG段的範例包括圖1A中配置用於第一參考電壓(例如，VSS)的M0_PG段124(1)和M0_PG段124(2)、圖2A中配置用於第一參考電壓(例如，VSS)的M0_PG段224(1)和M0_PG段224(2)或類似者。
第一佈線軌跡的例子是圖1A的α佈線軌跡α1-α5或類似者。
第一單元區域之上的第一M_第一佈線段的例子包括圖1A與Q1=3的α軌道α1-α3對應對齊的M0_rte段126(1)-126(3)、圖2A至圖2B的M0_rte段226(1)-226(3)或類似者。
第二單元區域之上的第二M_第一佈線段的例子包括圖1A與Q2=2的α軌道α4-α5對應對齊的M0_rte段126(4)-126(5)(其中(Q2=2)＜(Q1=3))、圖2A至圖2B的M0_rte段226(4)-226(5)或類似者。
從方塊714開始，流向方塊716。在方塊716處，第二導體形成在金屬化的第一埋入層(BM_第一層)中，其對應於至少第一和第二單元區域的下部主動區之下。第二導體包括：在第一和第二單元區域下且對應第二參考電壓配置的第一和第二BM_第一PG段；在第一單元區域下的BM_第一佈線段，其與BM_第一佈線軌跡的第三數量Q3對應對齊，且被配置為用於對應的佈線信號；以及在第二單元區域之下的第二BM_第一佈線段，其與BM_第一佈線軌跡的第四數量Q4對應對齊並且被配置為用於對應的佈線信號，第四數量Q4小於第三數量Q3，使得Q4＜Q3。
關於方塊716，BM_第一層的例子是圖1A至圖1B的BMET0層122、圖2A至圖2B的222或類似者。
第一和第二BM_第一PG段的範例包括被配置用於第二參考電壓(例如，VDD)的圖1A中的BM0_PG段128(1)和BM0_PG段128(2)、被配置用於第二參考電壓(例如，VDD)的圖2A至圖2B中的BM0_PG段228(1)和BM0_PG段228(2)或類似者。
第二佈線軌跡的例子是圖1A的β佈線軌跡β1-β3或類似者。
第一單元區域下的第一BM_第一佈線段的例子包括圖1A的BM0_rte段130(1)-130(2)，其與Q3=2的β軌道β1-β2相應地對齊、圖2A至圖2B的BM0_rte段230(1)-230(2)或類似者。
第二單元區域下的第二BM_第一佈線段的範例包括圖1A的BM0_rte段130(3)，其與Q4=1的β軌道β3對應對齊(其中(Q4=1)＜(Q3=2))、圖2A至圖2B的BM0_rte段230(3)或類似者。
在一些實施例中，流程圖710A中的流動順序被描述為在背側層之前形成前側層。前側的範例是圖1B中的前側139F_1B、圖2A至圖2B中的前側239F或類似者。背側的範例是圖1B中的背側139R_1B、圖2A至圖2B中的背側239R等。
圖7B是根據一些實施例的製造裝置的方法的流程圖710B。
流程圖710B與圖7A的流程圖710A相似之處在於，例如流程圖710B包括與流程圖710相同的方塊，即方塊712-716。流程圖710B與流程圖710A的不同之處在於，與流程圖710A中所示的順序相比，流程圖710B顯示了通過方塊712-716的不同流動順序。
在圖7B中，流程圖710B顯示以下序列：方塊712→方塊716→方塊716。在一些實施例中，流程圖710B的順序被描述為在前側層之前形成背側層。
圖8是根據一些實施例的電子設計自動化(EDA)系統800的方塊圖。
在一些實施例中，EDA系統800中包含自動佈局及佈線(automatic placement and routing，APR)系統。在一些實施例中，EDA系統800中是通用計算裝置，其包括硬體處理器802和非暫時性、計算機可讀取儲存媒體804。儲存媒體804尤其被編碼（即儲存）計算機程式化編碼806，即一組可執行指令。根據一個或多個實施例（在下文中，提到的製程和/或方法），透過硬體處理器802來執行指令806表示（至少部分地）EDA工具實現部分或所有方法，例如本文公開的生成佈局圖的方法、生成例如本文公開的佈局圖或對應於本文公開的裝置的佈局圖的方法或類似者。
儲存媒體804尤其儲存佈局圖811，例如本文公開的佈局圖或類似者。
處理器802透過匯流排808電耦合至計算機可讀取儲存媒體804。處理器802還透過匯流排808電耦合到I/O介面810。網路介面812也透過匯流排808與處理器802電連接。網路介面812連接到網路814，這樣處理器802和計算機可讀取儲存媒體804就可以透過網路814連接到外部元件。處理器802被配置為執行以計算機可讀取儲存媒體804編碼的計算機程式化編碼806，以便使系統800可用於執行部分或所有提到的製程和/或方法。在一個或多個實施例中，處理器802中是中央處理單元（central processing unit，CPU）、多處理器(multi-processor)、分散式處理系統(distributed processing system)、專用積體電路（application specific integrated circuit，ASIC）和/或合適的處理單元。
在一個或多個實施例中，計算機可讀取儲存媒體804中是電的、磁的、光的、電磁的、紅外線的和/或半導體系統(或設備或裝置)。舉例來說，計算機可讀取儲存媒體804包括半導體或固態記憶體、磁帶、可移動電腦軟碟(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬磁碟和/或光碟。在使用光碟的一個或多個實施例中，計算機可讀取儲存媒體804包括唯讀記憶光碟( compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)和/或數位視訊光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存媒體804儲存計算機程式化編碼806，其經組態以使得系統800（其中這種執行代表（至少部分地）EDA工具）可用於執行部分或所有提到的製程和/或方法。在一個或多個實施例中，儲存媒體804還儲存有利於執行部分或所有提到的製程和/或方法的資訊。在一個或多個實施例中，儲存媒體804儲存包括本文所公開的此類標準單元的標準單元庫807。在一些實施例中，儲存媒體804儲存一個或多個佈局圖811。
EDA系統800包括I/O介面810。I/O介面810耦合到外部電路。在一個或多個實施例中，I/O介面810包括鍵盤、小鍵盤、滑鼠、軌跡球(trackball)、觸控板(trackpad)、觸控螢幕和/或遊標方向鍵，用於向處理器802傳送訊息和指令。
EDA系統800還包括耦合至處理器802的網路介面812。網路介面812允許系統800與網路814通信，一個或多個其他電腦系統連接到網路814。網路介面812包括無線網路介面(例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA)；或有線網路介面(例如乙太網路(ETHERNET)、USB或IEEE-1364)。在一個或多個實施例中，部分或所有提到的製程和/或方法在兩個或更多個系統800中實現。
系統800被設定為透過I/O介面810接收訊息。透過I/O介面810接收的資訊包括指令、資料、設計規則、標準單元庫和/或用於處理器802處理的其他參數中的一項或多項。訊息透過匯流排808傳輸到處理器802。EDA系統800被設定為透過I/O介面810接收與使用者介面(UI)相關的資訊。此資訊以UI842儲存於電腦可讀取媒體804中。
在一些實施例中，部分或所有提到的製程和/或方法由處理器執行的獨立軟體應用程式實現。在一些實施例中，部分或所有提到的製程和/或方法被作為附加軟體應用程式的一部分的軟體應用程式實現。在一些實施例中，部分或所有提到的製程和/或方法中，作為軟體應用程式的插件來實現。在一些實施例中，至少其中一個提到的製程和/或方法被作為EDA工具的部分的軟體應用程式實現。在一些實施例中，部分或所有提到的製程和/或方法是由EDA系統800使用的軟體應用程式實現。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS,Inc.取得的VIRTUOSO®或另一合適的佈局產生工具的工具來產生包含標準單元的佈局。
在一些實施例中，製程被實現為儲存在非暫時性電腦可讀取記錄媒體(computer readable recording medium)中的程式的功能。非暫時性電腦可讀取記錄媒體的範例包括但不限於外部/可移動和/或內部/內建的儲存或記憶體單元，例如光碟（例如DVD）、磁碟(例如硬碟)、半導體記憶體(例如ROM、RAM)、記憶卡或類似者的一個或多個。
圖9是根據一些實施例的積體電路(IC)製造系統900以及與其相關的IC製造流程的方塊圖。
在一些實施例中，基於圖6的方塊602生成的佈局圖，IC製造系統900實現圖6的方塊604，其中(A)或(B)中的至少一個是使用製造系統900製造的，(A)一個或多個半導體罩幕，(B)早期半導體積體電路的層中的至少一個構件。在一些實施例中，IC製造系統900實現圖7A至圖7B的流程圖。
在圖9中，IC製造系統900包括實體(諸如設計機構920、罩幕機構930和IC製造商/製造者（“晶圓製造廠(fab)”）950)，它們在設計、開發和製造週期和/或與製造IC裝置960相關的服務中彼此互動。系統900中的實體透過通訊網路連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是多種不同的網路，例如內部網路和網際網路。通訊網路包括有線和/或無線通訊頻道。每個實體與一個或多個其他實體互動並向一個或多個其他實體提供服務和/或從一個或多個其他實體接收服務。在一些實施例中，兩個或多個設計機構920、罩幕機構930和IC晶圓製造廠950由一家較大的公司擁有。在一些實施例中，兩個或更多個設計機構920、罩幕機構930和IC晶圓製造廠950共存於公共設施中並使用公共資源。
設計機構(或設計團隊)920產生IC設計佈局922。IC設計佈局922包括為IC裝置960設計的各種幾何圖案。幾何圖案對應於金屬、氧化物或半導體層的圖案，其構成待製造的IC裝置960的各種構件。各種層組合起來形成各種IC特徵。舉例來說，一部分的IC設計佈局922包括欲形成於半導體基底(例如矽晶片)及設置在半導體基底上的各種材料層中的各種IC特徵，例如主動區、閘極端子、源極及汲極、中間層內連線的金屬線或通孔、以及用於接合墊的開口。源極/汲極區可以單獨或集體地指稱源極或汲極，這取決於上下文。設計機構920實施適當的設計程序以形成IC設計佈局922。設計過程包括邏輯設計、實體設計或佈局佈線中的一項或多項。IC設計佈局922呈現在具有幾何圖案資訊的一個或多個資料檔中。舉例來說，IC設計佈局922以GDSII檔案格式或DFII檔案格式表達。
罩幕機構930包括資料準備932和罩幕製造934。罩幕機構930使用IC設計佈局922來製造一個或多個罩幕935，以根據IC設計佈局922來製造IC裝置960的各個層。罩幕機構930執行罩幕資料準備932，其中IC設計佈局922被轉換成代表性資料檔(“RDF”)。罩幕資料準備932將RDF提供給罩幕製造934。罩幕製造934包括罩幕寫入器。罩幕寫入器將RDF轉換為基材上的影像，例如罩幕(mask)（光罩(reticle)）或半導體晶圓。設計佈局由罩幕資料準備932操縱以符合罩幕寫入器的特定特性和/或IC晶圓製造廠950的要求。在圖9中，罩幕資料準備932、罩幕製造934和罩幕935被顯示為單獨的元件。在一些實施例中，罩幕資料準備932和罩幕製造934中統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備932包括光學鄰近校正( optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，例如可能由繞射、干擾、其他製程效應或類似者所引起的影像誤差。OPC調整IC設計佈局922。在一些實施例中，罩幕資料準備932還包括解析度增強技術(resolution enhancement techniques，RET)，例如離軸照明(off-axis illumination)、次級解析調整特徵(sub-resolution adjust feature)、相移罩幕、其他適當的技術和類似者或其組合。在一些實施例中，也使用了逆微影技術（inverse lithography technology，ILT），其將OPC視為逆成像問題。
在一些實施例中，罩幕資料準備932中包括罩幕規則檢查器(mask rule checker，MRC)，其使用一組罩幕創建規則來檢查經歷OPC製程的IC設計佈局，該罩幕創建規則包含某些幾何和/或連接性限制以確保足夠的餘裕以應付半導體製造流程中變異性或類似者。在一些實施例中，MRC修改了IC設計佈局以補償罩幕製造934期間的限制，這可能會撤銷OPC執行的部分修改以滿足罩幕創建規則。
在一些實施例中，罩幕資料準備932中包括微影製程檢查(lithography process checking，LPC)，其模擬將由IC晶圓製造廠950實施以製造IC裝置960的製程。LPC基於IC設計佈局922模擬此製程以製造模擬的製造裝置，例如IC裝置960。LPC模擬中的製程參數可以包括與IC製造週期的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造製程的其他方面。LPC考慮各種因素，例如空間影像對比(aerial image contrast)、焦深(depth of focus，DOF)、罩幕誤差增強因子（mask error enhancement factor ，MEEF）、其他適當的因素和類似者或其組合。在一些實施例中，在透過LPC製造了模擬的製造裝置之後，如果模擬的裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步改進IC設計佈局922。
為了清楚起見，已經簡化了罩幕資料準備932的以上描述。在一些實施例中，罩幕資料準備932中包含額外的特徵，例如邏輯操作(logic operation，LOP)，以根據製造規則修改IC設計佈局。另外，在資料準備932期間應用於IC設計佈局922的製程可以以各種不同的順序執行。
在罩幕資料準備932之後以及在罩幕製造934期間，基於修改的IC設計佈局來製造罩幕935或一組罩幕935。在一些實施例中，基於修改後的IC設計佈局，使用電子束（e-beam）或多電子束的機制在罩幕（光罩(photomask 或reticle）)上形成圖案。罩幕是透過各種技術形成的。在一些實施例中，罩幕是使用二元技術形成的。在一些實施例中，罩幕圖案包括不透明區域和透明區域。用於對已塗覆在晶圓上的影像敏感材料層(例如，光阻)進行曝光的輻射束，例如紫外線(UV)束，被不透明區域阻擋並穿過透明區域。在一個例子中，二元罩幕包括透明基底（例如，熔融石英）和塗覆在罩幕的不透明區域中的不透明材料（例如，鉻）。在另一個例子中，罩幕是使用相移技術形成的。在相移罩幕(phase shift mask，PSM)中，在罩幕上形成的圖案中的各個特徵被配置為具有適當的相位差，以增強解析度和成像品質。在各種例子中，相移罩幕是衰減式PSM(attenuated PSM)或交替式PSM(alternating PSM)。由罩幕製造934生成的罩幕被用於各種製程。舉例來說，這樣的罩幕被用在離子植入製程中以在半導體晶圓中形成各種摻雜區域、被用在蝕刻製程中以在半導體晶圓中形成各種蝕刻區域和/或被用在其他合適的製程中。
IC晶圓製造廠950是IC製造企業，其包括一個或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC晶圓製造廠950是半導體代工廠。舉例來說，可能有製造設施用於多個IC產品的前端製造(前段製程(FEOL)製造)，而第二製造設施可以提供用於內連線和IC產品的封裝的後端製造(後段製程(BEOL)製造)，第三家製造設施可以為代工業務提供其他服務。
IC晶圓製造廠950使用罩幕機構930製造的罩幕(或罩幕們)935來使用製造工具952製造IC裝置960。因此，IC晶圓製造廠950至少間接地使用IC設計佈局922來製造IC裝置960。在一些實施例中，IC晶圓製造廠950使用罩幕（或罩幕們）935來製造半導體晶圓953以形成IC裝置960。半導體晶圓953包括其上形成有材料層的矽基底或其他適當的基底。半導體晶圓還包括各種摻雜區域、介電特徵、多層內連線和類似者中的一種或多種(在後續製造步驟中形成)。
在一些實施例中，（裝置的）單元區域包括：在第二主動區之上的第一主動區，第一主動區具有第一類型摻質，第二主動區具有與第一類型摻質不同的第二類型摻質；在第一主動區之上的金屬化的第一層(M_第一層)中、配置用於第一參考電壓的M_第一電網(PG)段，以及與M_第一佈線軌跡的第一數量對齊的M_第一佈線段；並且，在第二主動區之下的金屬化的第一層(BM_第一層)中，配置用於與第一參考電壓不同的第二參考電壓的BM_第一PG段，以及與BM_第一佈線軌跡的第二數量對齊的BM_第一佈線段，第二數量小於第一數量。
在一些實施例中，BM_第一佈線軌跡的第二數量為j，其中j為正整數；M_第一佈線軌跡的第一數量是j+1。
在一些實施例中，1≤j。
在一些實施例中，1≤j≤2。
在一些實施例中，1≤j。
在一些實施例中，j=2。
在一些實施例中，裝置（包括）：堆疊在第二單元區域上的第一單元區域；第一和第二單元區域的每一個包括在第二主動區之上的第一主動區，第一主動區具有第一類型摻質，第二主動區具有與第一類型摻質不同的第二類型摻質；在第一主動區之上的金屬化的第一層(M_第一層)中，具有第一參考電壓的M_第一電網(PG)段，以及與M_第一佈線軌跡對應對齊的M_第一佈線段；並且，在第二主動區之下的金屬化的第一層(BM_第一層)中，具有與第一參考電壓不同的第二參考電壓的BM_第一PG段，以及與BM_第一佈線軌跡對應對齊的BM_第一佈線段；M_第一佈線段中的一些在第一和第二單元區域中與M_第一佈線軌跡的第一和第二數量對應地對齊，第二數量小於第一數量；BM_第一佈線段中的一些在第一和第二單元區域中與BM_第一佈線軌跡的第三和第四數量對應地對齊，第四數量小於第三數量。
在一些實施例中，M_f第一佈線軌跡的第二數量為j，其中j為正整數；M_第一佈線軌跡的第一數量是j+1；BM_第一佈線軌跡的第四數量為k，其中k為正整數；BM_第一佈線軌跡的第三數量是k+1。
在一些實施例中，k=j+1。
在一些實施例中，k≤j。
在一些實施例中，1≤j。
在一些實施例中，j=1。
在一些實施例中，j=2。
在一些實施例中，第一單元區域相對於第一方向堆疊於第二單元區域上。第一和第二單元區域表示堆疊對的第一實例；第一單元區域與第二單元區域在沿第一方向延伸的柱中。裝置還包括柱中堆疊對的其他實例。
在一些實施例中，堆疊對的第一實例和其他實例在對應柱中相鄰，使得堆疊對中的任兩個實例之間不存在另一個單元區域的實例。
在一些實施例中，第一和第二單元區域為其對應的第一實例；並且堆疊對的相鄰實例相應地被第一單元區域的其他實例分開。
在一些實施例中，第一和第二單元區域為其對應的第一實例；並且堆疊對的相鄰實例相應地被第二單元區域的其他實例分開。
在一些實施例中，(形成裝置的)方法包括：形成主動區，主動區包括在對應地下部主動區之上的上部主動區，上部主動區具有第一類型摻質，下部主動區具有與第一類型摻質不同的第二類型摻質。主動區包括在對應地第一下部主動區之上的第一上部主動區，其共同代表第一單元區域；以及在對應地第二下部主動區之上的第二上部主動區，其共同代表第二單元區域。在上部主動區上方對應地金屬化的第一層(M_第一層)中形成第一導體，第一導體包括對應於第一和第二單元區域上方的第一和第二M_第一電網(PG)段並且被配置用於第一參考電壓。在第一單元區域之上的第一M_第一佈線段，與M_第一佈線軌跡的第一數量對應地對齊並被配置用於對應的佈線信號，以及在第二單元區域之上的第二M_第一佈線段，與M_第一佈線軌跡的第二數量對應地對齊並被配置用於對應的佈線信號，第二數量小於第一數量。在對應於下部主動區下方的金屬化的第一層(BM_第一層)中形成第二導體，第二導體包括對應於第一和第二單元區域下方的第一和第二BM_第一PG段並且被配置用於與第一參考電壓不同的第二參考電壓。在第一單元區域之下的第一BM_第一佈線段，與BM_第一佈線軌跡的第三數量，並被配置用於對應的佈線信號，以及在第二單元區域之下的第二BM_第一佈線段，與BM_第一佈線軌跡的第四數量對應地對齊，並被配置用於對應的佈線信號，第四數量小於第三數量。
在一些實施例中，M_第一佈線軌跡的第二數量為j，其中j為正整數；M_第一佈線軌跡的第一數量是j+1；BM_第一佈線軌跡的第四數量為k，其中k為正整數；BM_第一佈線軌跡的第一數量為k+1。
在一些實施例中，k=j+1。
在一些實施例中，k≤j。
在一些實施例中，1≤j。
在一些實施例中，j=1。
在一些實施例中，j=2。
在一些實施例中，第一單元區域相對於第一方向堆疊在第二單元區域上。形成主動區還包括在沿第一方向延伸的柱中的第一位置中形成第一上部主動區和第一下部主動區。在柱中的第二位置中形成第二上部主動區和第二下部主動區，使得第二單元區域堆疊在第一單元區域上；第一和第二單元區域代表堆疊對的第一實例；並且形成主動區還包括在柱中形成堆疊對的其他實例。
在一些實施例中，形成主動區還包括將堆疊對的第一實例和其他實例對應地在柱中相鄰，使得堆疊對中的任兩個實例之間不存在另一個單元區域的實例。
在一些實施例中，第二單元區域是其第一實例，並且形成主動區還包括：形成第一單元區域的附加實例；以及透過將第一單元區域的相應附加實例定位在相鄰實例其間來分離堆疊對的相鄰實例。
在一些實施例中，第一單元區域是其第一實例，並且形成主動區還包括：形成第二單元區域的附加實例；並且透過將第二單元區域的相應附加實例定位在相鄰實例之間來分離列對(row pair)的相鄰實例。
本領域普通技術人員將容易看出，所揭露的實施例中的一項或多項實現了上述優點中的一項或多項。在閱讀前述說明書之後，普通技術人員將能夠實現本文廣泛公開的各種改變、等同物的替換以及各種其他實施例。因此，旨在於此授予的保護僅受所附請求項及其等同物中所包含的定義的限制。
100A,100C,100D,100E,200C:裝置 102(1),110(1):單元區域/單元 102(2)-102(10):高單元區域 110(2)-110(13):矮單元區域 104,106,108,112,114,116:部分 118:M_第一層/區域/MET0層 120:CFET構件層/ CFET層/區域 122:BM_第一層/區域/BMET0層 123:參考線 124(1),124(2):M0段/M0_PG段 126(1),126(2),126(3),126(4),126(5):M0段/M0_rte段 128(1),128(2):BM0段/BM0_PG段 130(1),130(2),130(3):BM0段/BM0_rte段 131,132:主動區(AR)堆疊 133(1),133(2):CMG/CBMG形狀 136:斷線 139F_1B,239F:前側 139R_1B,239R:背側 184,186:列 188(1)-188(8):堆疊對 200A,200B:剖視圖/剖面/裝置 200C:四分之三透視圖 210(1):單元區域 210(1)’ :剖視圖/剖面/單元區域 218:MET0層 220:CFET構件層 222:BMET0層 224(1),224(2):M0_PG段 226(1)-226(5):M0_rte段 230(1)-230(3):BM0_rte段 240(1),240(2),240(3):前側主動區ARD1/ ARD1 240(2):BM0_rte段 241:平面圖 242(1),242(2),242(3):背側主動區ARD2/ARD2 246:絕緣體 246(1),246(2),246(3):金屬到閘極(MG)接點結構 248:接點到接點(C2C)接點結構 248(1),248(2),248(3):埋入式MG(BMG)接點結構 250(1),250(2):金屬到MD接點結構/MD接點結構 252(1),252(2):埋入式MD（BMD）接點結構/BMD 254:通孔到MG(VG)接點結構 256:埋入式VG(BVG)接點結構 258:通孔到MD(VD)接點結構 260:埋入式VD(BVD)接點結構 262:MG到BM0(VGTB)接點結構/元件 290:柱 339R_3A,339R_3B,439R_4B,439R_4D,539R_5D,539R_5F:背側佈局圖/佈局圖 392(1)-392(18):埋入式閘極線/閘極線 439F_4A,439F_4C,539F_5C,539F_5E:前側佈局圖/佈局圖 594A:XOR/XNR 594B:XOR/XNR 600,710A,710B:流程圖 602,604,712,714,716:方塊 800:EDA系統/系統 802:硬體處理器 804:計算機可讀取儲存媒體/儲存媒體 806:計算機程式化編碼/指令 807:標準單元庫 808:匯流排 810:I/O介面810 811:佈局圖 812:網路介面 814:網路 842:UI 900:IC製造系統 920:設計機構 922:IC設計佈局 930:罩幕機構 932:資料準備 934:罩幕製造 935:罩幕 950:IC製造商/製造者/IC晶圓製造廠 952:製造工具 953:半導體晶圓 960:IC裝置 BM0_PG(1)-BM0_PG(11):BM0_PG段 BM0_rte(1)-BM0_rte(16):BM0_rte段 BM1LI:BM1_rte段 BV0:通孔到BM0_rte CPBINV:CPB反相器 CPINV:時鐘脈衝(CP)反相器 M0_PG(1)-M0_PG(6):M0_PG段 M0_rte(1)-M0_rte(15):M0_rte段 D1-D6:虛設裝置 IIA- IIA’,IIB- IIB’:區段線 MUX:多工器 SEINV:掃描使能（SE）信號反相器 Vref1:第一參考電壓 Vref2:第二參考電壓 Z,ZN:節點 h_102(1),h_110(1),h_M0_rte,h_BM0_rte,h_BM0_PG,h_M0_PG,h_gap_BM0_rte,h_gap_M0_rte:高度 p_M0_rte,p_BM0_rte:間距 α1-α5:參考線/α軌道/α佈線軌跡 β1-β3:參考線/β軌道/β佈線軌跡
在附圖中以範例而非限制的方式示出了一個或多個實施例，其中具有相同附圖標記的元件代表類似的元件。除非另外公開，附圖並非按比例繪製。 圖1A是依照一些實施例的裝置的佈局圖。 圖1B是根據一些實施例的裝置側視圖。 圖1C至圖1E是根據一些實施例的對應裝置的對應佈局圖。 圖2A至圖2B是根據一些實施例的裝置的對應剖視圖。 圖2C是根據一些實施例的裝置的四分之三透視圖(three-quarter perspective view)。 圖2D是根據一些實施例的裝置的剖視圖。 圖3A至圖3B和圖4A至圖4B是根據一些實施例的對應裝置的對應佈局圖。 圖4C至圖4D是根據一些實施例的裝置的對應平面圖(floorplan)和佈局圖。 圖5A至圖5B是根據一些實施例的對應電路圖。 圖5C至圖5F是根據一些實施例的對應裝置的對應佈局圖。 圖6和圖7A至圖7B是根據一些實施例的記憶體裝置的對應製造方法的流程圖。 圖8是根據一些實施例的電子設計自動化(electronic design automation，EDA)系統的方塊圖。 圖9是根據一些實施例的積體電路(IC )製造系統以及與其相關的IC製造流程的方塊圖。
100A:裝置
102(1),110(1):單元區域/單元
104,106,108,112,114,116:部分
118:M_第一層/區域/MET0層
120:CFET構件層/CFET層/區域
122:BM_第一層/區域/BMET0層
124(1),124(2):M0段/M0_PG段
126(1),126(2),126(3),126(4),126(5):M0段/M0_rte段
128(1),128(2):BM0段/BM0_PG段
130(1),130(2),130(3):BM0段/BM0_rte段
131,132:主動區(AR)堆疊
133(1),133(2):CMG/CBMG形狀
184,186:列
IIA-IIA’,IIB-IIB’:區段線
Vref1:第一參考電壓
Vref2:第二參考電壓
h_102(1),h_110(1),h_M0_rte,h_BM0_rte,h_BM0_PG,h_M0_PG,h_gap_BM0_rte,h_gap_M0_rte:高度
p_M0_rte,p_BM0_rte:間距
α1-α5:參考線/α軌道/α佈線軌跡
β1-β3:參考線/β軌道/β佈線軌跡

Claims (20)

  1. 一種裝置的單元區域，所述單元區域包括： 在第二主動區之上的第一主動區，所述第一主動區具有第一類型摻質，所述第二主動區具有與所述第一類型摻質不同的第二類型摻質； 在所述第一主動區之上的金屬化的第一層(M_第一層)中： M_第一電網段，被配置用於第一參考電壓；以及 M_第一佈線段，與M_第一佈線軌跡的第一數量對齊；以及 在所述第二主動區之下的金屬化的第一層(BM_第一層)中： BM_第一電網段，被配置用於與所述第一參考電壓不同的第二參考電壓；以及 BM_第一佈線段，與BM_第一佈線軌跡的第二數量對齊，所述第二數量小於所述第一數量。
  2. 如請求項1所述的單元區域，其中： 所述BM_第一佈線軌跡的所述第二數量為j，其中j為正整數；且 所述M_第一佈線軌跡的所述第一數量是j+1。
  3. 如請求項2所述的單元區域，其中： 1≤j。
  4. 如請求項3所述的單元區域，其中： 1≤j≤2。
  5. 一種裝置，包括： 第一單元區域，堆疊在第二單元區域上； 所述第一單元區域和所述第二單元區域的每一個包括： 具有第一類型摻質的第一主動區和具有不同於所述第一類型摻質的第二型摻質的第二主動區； 在所述第一主動區之上的金屬化的第一層(M_第一層)中： M_第一電網段，具有第一參考電壓；以及 M_第一佈線段，與M_第一佈線軌跡對應地對齊；以及 在所述第二主動區之下的金屬化的第一層(BM_第一層)中： BM_第一電網段，具有與所述第一參考電壓不同的第二參考電壓；以及 BM_第一佈線段，與BM_第一佈線軌跡對應地對齊； 所述M_第一佈線段中的一些在所述第一單元區域和所述第二單元區域中與所述M_第一佈線軌跡的第一數量和第二數量對應地對齊，所述第二數量小於所述第一數量；以及 所述BM_第一佈線段中的一些在所述第一單元區域和所述第二單元區域中與所述BM_第一佈線軌跡的第三數量和第四數量對應地對齊，所述第四數量小於所述第三數量。
  6. 如請求項5所述的裝置，其中： 所述M_第一佈線軌跡的所述第二數量為j，其中j為正整數； 所述M_第一佈線軌跡的所述第一數量為j+1； 所述BM_第一佈線軌跡的所述第四數量為k，其中k為正整數；且 所述BM_第一佈線軌跡的所述第三數量是k+1。
  7. 如請求項6所述的裝置，其中： k=j+1。
  8. 如請求項6所述的裝置，其中： k≤j。
  9. 如請求項5所述的裝置，其中： 所述第一單元區域相對於第一方向堆疊在所述第二單元區域上； 所述第一單元區域和所述第二單元區域表示堆疊對的第一實例； 所述第一單元區域和所述第二單元區域在延伸於所述第一方向的柱中；以及 所述裝置更包括在所述柱中所述堆疊對的其他實例。
  10. 如請求項9所述的裝置，其中： 所述第一實例和所述堆疊對的其他實例對應地於所述柱中相鄰，使得所述堆疊對中的任兩個實例之間不存在另一個單元區域的實例。
  11. 如請求項9所述的裝置，其中： 所述第一單元區域和所述第二單元區域是其對應的第一實例；以及 所述堆疊對的相鄰實例被所述第一單元區域的其他實例相應地分開。
  12. 如請求項9所述的裝置，其中： 所述第一單元區域和所述第二單元區域是其對應的第一實例；以及 所述堆疊對的相鄰實例被所述第二單元區域的其他實例相應地分開。
  13. 一種形成裝置的方法，所述方法包括： 形成主動區，主動區包括在對應的下部主動區之上的上部主動區，所述上部主動區具有第一類型摻質，所述下部主動區具有與所述第一類型摻質不同的第二類型摻質，所述主動區包括： 在對應於第一下部主動區之上的第一上部主動區，所述第一上部主動區與所述第一下部主動區一起代表第一單元區域；以及 在對應於第二下部主動區之上的第二上部主動區，所述第二上部主動區與所述第二下部主動區一起代表第二單元區域；以及 在對應的所述上部主動區之上的金屬化的第一層（M_第一層）中形成第一導體，所述第一導體包括： 第一M_第一電網段和第二M_第一電網段，位於對應的所述第一單元區域和所述第二單元區域之上並且被配置用於第一參考電壓； 第一M_第一佈線段，位於所述第一單元區域之上，與M_第一佈線軌跡的第一數量相應地對齊，並且被配置用於對應的佈線信號；以及 第二M_第一佈線段，位於所述第二單元區域之上，與所述M_第一佈線軌跡的第二數量相應地對齊，並且被配置用於對應的佈線信號，所述第二數量小於所述第一數量；以及 在對應的所述下部主動區之下的金屬化的第一層（BM_第一層）形成第二導體，所述第二導體包括： 第一BM_第一電網段和第二BM_第一電網段，位於對應的所述第一單元區域和所述第二單元區域之下，並且被配置用於與所述第一參考電壓不同的第二參考電壓； 第一BM_第一佈線段，位於所述第一單元區域之下，與BM_第一佈線軌跡的第三數量相應地對齊，並且被配置用於對應的佈線信號；以及 第二BM_第一佈線段，位於所述第二單元區域之下，與所述BM_第一佈線軌跡的第四數量相應地對齊，並且被配置用於對應的佈線信號，所述第四數量小於所述第三數量。
  14. 如請求項13所述的方法，其中： 所述M_第一佈線軌跡的所述第二數量為j，其中j為正整數； 所述M_第一佈線軌跡的所述第一數量為j+1； 所述BM_第一佈線軌跡的所述第四數量為k，其中k為正整數；且 所述BM_第一佈線軌跡的所述第一數量是k+1。
  15. 如請求項14所述的方法，其中： k=j+1。
  16. 如請求項14所述的方法，其中： k≤j。
  17. 如請求項13所述的方法，其中： 所述第一單元區域相對於第一方向堆疊在所述第二單元區域上； 形成所述主動區更包括： 在沿所述第一方向延伸的柱中的第一位置中形成所述第一上部主動區和所述第一下部主動區； 在所述柱中的第二位置中形成所述第二上部主動區和所述第二下部主動區，使得所述第二單元區域堆疊在所述第一單元區域上； 所述第一單元區域和所述第二單元區域表示堆疊對的第一實例；以及 形成所述主動區又更包括： 在所述柱中形成所述堆疊對的其他實例。
  18. 如請求項17所述的方法，其中形成所述主動區更包括： 將所述第一實例和所述堆疊對的其他實例對應地定位在所述柱中對應相鄰，使得所述堆疊對中的任兩個實例之間不存在另一個單元區域的實例。
  19. 如請求項17所述的方法，其中： 所述第二單元區域是其第一實例；以及 形成所述主動區更包括： 形成所述第一單元區域的附加實例；以及 透過在所述堆疊對的相鄰實例之間定位所述第一單元區域的對應所述附加實例來分離所述堆疊對的相鄰實例。
  20. 如請求項17所述的方法，其中： 所述第一單元區域是其第一實例；以及 形成所述主動區更包括： 形成所述第二單元區域的附加實例；以及 透過在所述堆疊對的相鄰實例之間定位所述第二單元區域的對應所述附加實例來分離所述堆疊對的相鄰實例。
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