TW202013066A - 積體電路設計方法 - Google Patents

Abstract

一種積體電路設計方法包含：於單元內保留佈線軌道，所述單元包含用於連接至所述單元內的多個元件的多個訊號線，所述單元更包含多個佈線軌道，經保留的佈線軌道為所述多個佈線軌道之一，且經保留的佈線軌道不包含所述多個訊號線；將所述單元放置在晶片級佈局中，所述晶片級佈局包含多個電源軌；確定所述多個電源軌中的任一者是否與經保留的佈線軌道以外的所述多個佈線軌道的任一者重疊；以及調整所述晶片級佈局中的所述單元的位置以回應於確定所述多個電源軌中的至少一者與經保留的佈線軌道以外的所述多個佈線軌道的至少一者重疊。

Description

積體電路設計方法

本揭露實施例是有關於一種積體電路設計方法，且特別是有關於一種積體電路及其設計方法。

積體電路(integrated circuits，ICs)包含許多元件，例如電晶體、電阻與電容。這些元件最初彼此隔離，且隨後使用形成在覆蓋電路元件的多個金屬化層中的互連結構而彼此互連。所述互連結構連接各個元件以構成單元，包含供電至所述單元，且整體地將多個單元彼此連接(即，在晶片級(chip-level)上)以實現所述積體電路的預期功能。單元放置(cell placement)與互連佈線(interconnect routing)是用於積體電路的總體設計製程的一部分。

本揭露提出一種積體電路設計方法包含：於單元內保留佈線軌道，其中所述單元包含用於連接至所述單元內的多個元件的多個訊號線，其中所述單元更包含多個佈線 軌道，其中經保留的佈線軌道為所述多個佈線軌道之其中一者，且經保留的佈線軌道不包含所述多個訊號線；將所述單元放置在晶片級佈局中，其中所述晶片級佈局包含多個電源軌；確定所述多個電源軌中的任一者是否與經保留的佈線軌道以外的所述多個佈線軌道的任一者重疊；以及調整所述晶片級佈局中的所述單元的位置以回應於確定所述多個電源軌中的至少一者與經保留的佈線軌道以外的所述多個佈線軌道的至少一者重疊。

100‧‧‧方法

102、104、106、108、110、112、114、116‧‧‧操作

200、300、352、354、400、452、454‧‧‧單元

202‧‧‧單元邊界

210、210a、210b‧‧‧佈線軌道

350、350’、450‧‧‧晶片級設計

500、500’‧‧‧配置

510‧‧‧導電元件

520‧‧‧電源條帶

530‧‧‧介層窗

540、640a、640b‧‧‧電源短線

600、600’‧‧‧交錯配置

700、800‧‧‧系統

702‧‧‧處理器

704‧‧‧電腦可讀取儲存媒體

706‧‧‧電腦程式碼

707‧‧‧指令

708‧‧‧匯流排

710‧‧‧輸入/輸出介面

712‧‧‧網路介面

714‧‧‧網路

716‧‧‧電源軌間距參數

718‧‧‧單元庫參數

720‧‧‧經保留的軌道間隔參數

820‧‧‧設計公司

822‧‧‧積體電路設計佈局

830‧‧‧光罩公司

832‧‧‧光罩資料準備

844‧‧‧光罩製造

850‧‧‧積體電路製造商

852‧‧‧半導體晶圓

860‧‧‧積體電路裝置

D‧‧‧距離

S‧‧‧間隔

VDD‧‧‧電源軌/供電電壓

VSS‧‧‧電源軌/參考電壓

從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。

[圖1]係繪示根據一些實施例之設計晶片級佈局的方法的流程圖。

[圖2]係繪示根據一些實施例之包含佈線軌道的單元的平面圖。

[圖3A]係繪示根據一些實施例之包含經保留的佈線軌道的單元的平面圖。

[圖3B]係繪示根據一些實施例之在晶片級設計中放置單元的平面圖。

[圖3C]係繪示根據一些實施例之在晶片級設計中放置單元的平面圖。

[圖4A]係繪示根據一些實施例之包含經保留的佈線軌道的單元的平面圖。

[圖4B]係繪示根據一些實施例之在晶片級設計中放置單元的平面圖。

[圖5A]係繪示根據一些實施例之用於供電至單元的電源條帶(power strap)的平面圖。

[圖5B]係繪示根據一些實施例之用於供電至單元的電源短線(power stubs)的平面圖。

[圖6A]係繪示根據一些實施例之用於供電至單元的交錯配置中的電源短線(power stubs)的平面圖。

[圖6B]係繪示根據一些實施例之用於供電至單元的面對面配置中的電源短線(power stubs)的平面圖。

[圖7]係繪示根據一些實施例之用於設計晶片級佈局的系統的示意圖。

[圖8]係繪示根據一些實施例之積體電路(integrated circuit，IC)製造系統和與之相關的積體電路製造流程的方塊圖。

以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件、數值、操作、材料、安排等等的特定例子，以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。也考慮其他構件、數值、操作、材料、安排等等。例如，在說明中，第一特徵形 成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。

再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。

電力通過導體網路，有時稱為電網(power grid)，分配到積體電路的構件。電網透過電源軌(power rails)將電源與參考電壓從焊墊(bond pad)位置分配到積體電路上的多個元件。電源軌為安排於互連結構中的一或多個金屬層內的互連元件。每個金屬層包含在平面圖中水平或垂直延伸的導電元件。堆疊金屬層使得任何相鄰的金屬層具有例如在正交方向上延伸的導電元件。電源軌之間的間隔(separation)稱為電源軌間距(power rail pitch)。電源軌保持在選定的電位並且電耦合到裝置，以提供電壓電位至裝 置。舉例而言，積體電路通常包含保持於源電壓電位(VDD)的多個第一電源軌與保持於地電壓電位(VSS)的多個第二電源軌。

利用用於形成具有較小尺寸的電路裝置的先進技術，設計的複雜性增加，這導致更顯著的功率消耗。因此，具有減小的電源軌間距的密集電網用以提供足夠的電力給積體電路內的所有單元。然而，因為用於在各個單元之間或單元內的元件之間的訊號佈線(即，訊號線)的導線形成在與電源軌相同的金屬層上，由於訊號線與電源軌重疊，減小的電源軌間距增加了短路的風險。

使用單元來設計積體電路。單元包含一或多個旨在執行特定功能的裝置。單元包含用於訊號線與電源軌的佈線的佈線軌道(routing tracks)。基於所設計的單元的節點尺寸來確定佈線軌道之間的間距(pitch)。為了輔助用於電性連接積體電路的單元的互連結構的設計，沿著佈線軌道來安排訊號線與電源軌。訊號線將單元內的第一元件電性連接在其他單元中或相同單元內的第二元件。如上所述，電源軌用以提供電源與參考電壓至單元。在一些實施例中，電源軌為延伸穿過積體電路的多個單元的整體元件。

若訊號線與電源軌重疊，即電源軌沿著與訊號線相同的佈線軌道延伸，電源軌將會短路至訊號線且單元將不會如同所設計的操作。為了降低短路的風險，在一些實施例中，保留單元內的一些佈線軌道以供電源軌使用。在設計單元時保留佈線軌道有助於在積體電路的晶片級設計中實 現更好的單元放置與佈線。

透過設計單元以保留用於電源軌的某個佈線軌道，可以容易地將單元放置於積體電路設計中。相反地，如果單元不包含用於電源軌的經保留的佈線軌道，在某些情況下，在積體電路設計中的單元放置期間，將重新佈線單元內的訊號線。訊號線的這種重新佈線增加了完成積體電路設計的時間量且增加了設計的複雜度。設計的複雜度增加了生產成本與製造錯誤的風險。

在一些實施例中，將經保留的佈線軌道的間隔(interval)設為電源軌的間距。透過以電源軌的間距的間隔來保留佈線軌道，單元能夠放置於積體電路設計的晶片級內，而不須在單元內重新佈線訊號線。然而，在某些情況下，經保留的佈線軌道的間隔等於電源軌的間距，使得單元的位置在積體電路設計的晶片級內被調整，以便使經保留的佈線軌道與積體電路設計中的電源軌對齊。

在一些實施例中，經保留的佈線軌道的間隔為電源軌的間距的一部分，其中將電源軌的間距除以整數。透過以電源軌的間距的一部分間隔來保留佈線軌道，單元能夠放置於積體電路設計的晶片級內，而不須在單元內重新佈線訊號線。另外，與以電源軌的間距的間隔所保留的佈線軌道相比，降低了在積體電路設計的晶片級中調整單元的位置的風險。此外，在積體電路設計的晶片級內調整單元的位置的情況下，經調整的單元與相鄰單元之間的距離小於經保留的佈線軌道處於電源軌的間距的間隔。結果，減小了積體電路 設計的晶片級內的死區(dead space)的量，並減小了裝置的總尺寸。死區是積體電路設計的一部分，其不包含有助於積體電路的功能的元件。

圖1係繪示根據一些實施例之設計晶片級佈局的方法100的流程圖。於操作102，設計用於單元的佈局。單元包含用於實現單元的預期功能的被動和/或主動裝置。舉例而言，在一些實施例中，單元的預期功能是作為反相器且單元包含兩個電晶體。用於單元的佈局包含在單元內放置被動/主動裝置。佈局還包含用於佈線訊號線的佈線軌道與用於單元內與其他單元之間連接的電源軌。佈線軌道在整個單元中彼此平行。

於操作104，用於電源軌的單元佈局內保留了佈線軌道。單元佈局內的多個佈線軌道被保留用於電源軌，以便允許至少一個電源與至少一個參考電壓連接到單元內的元件。在一些實施例中，相鄰的經保留的佈線軌道之間的間隔相等於電源軌之間的間距。基於經設計的積體電路的功率消耗以及用於生產積體電路的生產節點來確定電源軌之間的間距。在一些實施例中，相鄰的經保留的佈線軌道之間的間隔為電源軌之間的間距的一部分。透過將電源軌的間距除以大於1的整數來確定該部分。隨著所述整數增加，用於接收電源軌的可用的佈線軌道的數量增加。然而，單元內的訊號線的佈線變得更加複雜。在某些情況下，如果所述整數太大，單元的尺寸增加以便提供足夠的能力來佈線單元內的訊號。基於單元的尺寸與單元內的訊號線的數量來選擇所述 整數的數值。

於操作106，將單元放置於積體電路的晶片級佈局中。將單元插入與用於實現積體電路的預期功能的其他單元相鄰的晶片級佈局中。在一些實施例中，將單元放置在晶片級佈局內的另一單元附近。在一些實施例中，單元與晶片級佈局內的其他單元間隔放置。

於操作108，確定任何電源軌是否與經放置的單元內的任何訊號線重疊。如果電源軌沿著與訊號線相同的佈線軌道延伸，則認為電源軌與信號線重疊。電源軌與信號線之間的重疊將導致積體電路內的短路。在一些實施例中，如果電源軌與經保留的佈線軌道對齊，則確定電源軌不與任何訊號線重疊。在一些實施例中，佈線軌道並非經保留的佈線軌道，但佈線軌道不包含訊號線。在這種情況下，無論佈線軌道是否為經保留的佈線軌道，在未占用的佈線軌道中的電源軌將不被認為與任何訊號線重疊。回應於確定任何電源軌與任何訊號線重疊，方法100進行到操作110。

於操作110，調整晶片級佈局內的單元的位置。沿著垂直於佈線軌道的方向來移動單元。移動單元使得電源軌與經保留的佈線軌道對齊。在一些實施例中，單元的最大移動距離小於經保留的佈線軌道之間的間隔。

於操作112，確定晶片級佈局內的單元的調整位置是否成功。在一些實施例中，基於電源軌是否與任何訊號線重疊來確定單元的調整位置是否成功。在一些實施例中，基於單元所移動的距離是否大於最大移動距離來確定單 元的調整位置是否成功。回應於確定單元的調整位置成功，方法100進行到操作114。回應於確定單元的調整位置不成功，方法100回到操作102，且調整單元的設計。

在一些實施例中，調整單元的設計包含改變單元內的至少一元件的位置。在一些實施例中，調整單元的設計包含改變單元內的至少一訊號線的位置。在一些實施例中，調整單元的設計包含增加單元內的經保留的佈線軌道的數量。

於操作114，確定是否已放置所有的單元。基於積體電路是否能夠基於所放置的單元來執行經設計的功能來確定是否已放置所有的單元。回應於確定已放置所有的單元，方法100進行到操作116。回應於確定少於所有的單元已被放置，方法100回到操作106，且下一單元被放置於積體電路的晶片級佈局中。於操作106中放置的單元已經被設計且包含用於電源軌的經保留的佈線軌道。

於操作116，輸出用於製造的晶片級佈局。在一些實施例中，晶片級佈局被保存為用於顯影(developinng)用於製造積體電路的光罩的電腦檔案。在一些實施例中，傳輸晶片級佈局到用於製造積體電路的製造設備。製造製程的其他細節將在以下參照圖8進行描述。

在一些實施例中，省略方法100的至少一操作。舉例而言，在一些實施例中，從外部源(external source)接收單元設計，且省略操作102。在一些實施例中，將附加操作添加到方法100。舉例而言，在一些實施例中， 在晶片級佈局中的單元之間的訊號線的佈線被執行為方法100的一部分。在一些實施例中，方法100的一個操作與方法100的另一操作結合。舉例而言，在一些實施例中，操作102與操作104結合。在一些實施例中，調整方法100中的操作的順序。舉例而言，在一些實施例中，在操作102之前執行操作104。

圖2係繪示根據一些實施例之包含佈線軌道的單元200的平面圖。單元200包含由單元邊界202所圍繞的至少一主動或被動裝置(圖未示)。佈線軌道210延伸穿過單元200。於圖2中，所有的佈線軌道210延伸穿過單元邊界202。在一些實施例中，少於所有的佈線軌道210延伸穿過單元邊界202。單元200包含五個佈線軌道210。在一些實施例中，佈線軌道210的數量大於或小於五個。

單元200包含佈線軌道的兩個子集。佈線軌道210a為可用於訊號線的佈線軌道，其用於單元200內的元件之間或單元200中的元件與積體電路中的其他單元之間的連接。佈線軌道210b是用於電源軌的經保留的佈線軌道。於圖2中，經保留的佈線軌道以相等於電源軌之間的間距的距離D而被隔開。在一些實施例中，經保留的佈線軌道以距離D/n而被隔開，其中n為大於1的整數，其為電源軌之間的間距的一部分。於圖2中，經保留的佈線軌道為最接近單元邊界202的佈線軌道。在一些實施例中，至少一佈線軌道210a乃是介於經保留的佈線軌道210b與單元邊界202之間。

圖3A係繪示根據一些實施例之包含經保留的佈線軌道的單元300的平面圖。單元300類似於單元200且相同的元件具有相同的參照符號。與單元200相比，單元300包含用於經保留的佈線軌道210b的兩側的訊號線的佈線軌道210a。類似於單元200，經保留的佈線軌道210b之間的距離為相等於電源軌之間的間距的距離D。

圖3B係繪示根據一些實施例之在晶片級設計350中放置單元的平面圖。圖3B包含直接接觸單元352的單元354的初始放置。單元352與單元354相同於圖3A中的單元300。單元352與單元354皆包含經保留的佈線軌道210b，經保留的佈線軌道210b以相等於電源軌之間的間距的距離D而被隔開。單元352包含對齊於電源軌VDD與電源軌VSS的經保留的佈線軌道210b。然而，於單元354的初始放置中，單元軌VDD與指定用於訊號線的佈線軌道210a重疊。結果，在單元354中存在短路的風險。

圖3C係繪示根據一些實施例之在晶片級設計350’中放置單元的平面圖。與晶片級設計350相比，晶片級設計350’包含單元354，單元345由間隔(space)S與單元354分開。單元354在垂直於佈線軌道210的方向的方向上移動。單元352與單元354之間的分隔使得電源軌VDD與單元354中的經保留的佈線軌道210b對齊。

雖然單元352與單元354中的經保留的佈線軌道210b避免沿著佈線軌道210a重新佈線訊號線，但是將經保留的佈線軌道210b之間的間隔設置為距離D導致單元 354與單元352以間隔S被分開。與單元354直接接觸單元352的情況相比，由間隔S產生的死區導致積體電路的整體尺寸增加。

單元200包含佈線軌道的兩個子集。佈線軌道210a為可用於訊號線的佈線軌道，其用於單元200內的元件之間或單元200中的元件與積體電路中的其他單元之間的連接。佈線軌道210b是用於電源軌的經保留的佈線軌道。於圖2中，經保留的佈線軌道以相等於電源軌之間的間距的距離D而被隔開。在一些實施例中，經保留的佈線軌道以距離D/n而被隔開，其中n為大於1的整數，其為電源軌之間的間距的一部分。於圖2中，經保留的佈線軌道為最接近單元邊界202的佈線軌道。在一些實施例中，至少一佈線軌道210a乃是介於經保留的佈線軌道210b與單元邊界202之間。

圖4A係繪示根據一些實施例之包含經保留的佈線軌道的單元400的平面圖。單元400類似於單元200且相同的元件具有相同的參照符號。與單元200相比，單元400包含用於經保留的佈線軌道210b的兩側的訊號線的佈線軌道210a。與單元200相比，單元400中的經保留的佈線軌道210b之間的距離為距離D/n，其中n等於4。在一些實施例中，n為大於4或小於4的整數。單元400中的經保留的佈線軌道210b的增加頻率增加了電源軌與經保留的佈線軌道210b對齊的可能性。

圖4B係繪示根據一些實施例之在晶片級設計 450中放置單元的平面圖。圖4B包含直接接觸單元452的單元454。單元452與單元454相同於圖4A中的單元400。單元452與單元454皆包含經保留的佈線軌道210b，經保留的佈線軌道210b以距離D/n被隔開，其中n等於4。單元452包含對齊於電源軌VDD與電源軌VSS的經保留的佈線軌道210b。另外，單元454包含對齊於電源軌VDD的經保留的佈線軌道210b。

於單元452中，電源軌VDD對齊於最左邊的經保留的佈線軌道210b。於單元454中，電源軌VDD對齊於左邊算來第三個的經保留的佈線軌道210b。經保留的佈線軌道210b對齊於電源軌的這種差異是由於單元的尺寸不同於電源軌之間的間距。包括附加的經保留的佈線軌道210b有助於解決單元尺寸與電源軌間距的這種差異。

單元452與單元454中的經保留的佈線軌道210b避免了沿著佈線軌道210a重新佈線訊號線。然而，與晶片級設計350’相比，將經保留的佈線軌道210b之間的間隔設置為距離D/n導致單元454直接接觸單元452。結果，相較於晶片級設計350’，晶片級設計450能夠佔用更小的空間，且減少了積體電路的整體尺寸。

圖5A係繪示根據一些實施例之用於供電至單元的電源條帶(power strap)的平面圖。於配置500中，用於承載供電電壓(VDD)與參考電壓(VSS)的導電元件510沿著第一方向延伸。用於連接導電元件510的電源條帶520沿著第二方向延伸。第二方向垂直於第一方向。在一些實施 例中，第二方向與第一方向呈非垂直角度。介層窗(vias)530將導電元件510電性連接至電源條帶520。電源條帶520旨在沿著單元的經保留的佈線軌道(例如經保留的佈線軌道210b)延伸，以便供電給單元。

圖5B係繪示根據一些實施例之用於供電至單元的電源短線(power stubs)的平面圖。與配置500相比，配置500’包含電源短線540以替代電源條帶520。電源短線540透過介層窗530電性連接至導電元件510。電源短線540旨在沿著單元的經保留的佈線軌道(例如經保留的佈線軌道210b)延伸，以便供電給單元。

圖6A係繪示根據一些實施例之用於供電至單元的交錯配置600中的電源短線(power stubs)的平面圖。在交錯配置600中，連接至供電電壓(VDD)的電源短線640a相對於連接到參考電壓(VSS)的電源短線640b在第一方向上偏移。在交錯配置600中，連接至供電電壓的電源短線640a在第二方向上對齊。在第二方向上對齊電源短線640a有助於改善電源短線640a與經保留的佈線軌道(例如經保留的佈線軌道210b)的對齊。

圖6B係繪示根據一些實施例之用於供電至單元的面對面配置600’中的電源短線(power stubs)的平面圖。在面對面配置600’中，連接至供電電壓(VDD)的電源短線640a在第二方向上對齊於連接至參考電壓(VSS)的電源短線640b。在面對面配置600’中，連接至供電電壓的電源短線640a在第二方向上對齊。在第二方向上對齊電源短 線640a與電源短線640b有助於改善與經保留的佈線軌道(例如經保留的佈線軌道210b)的對齊。

圖7係繪示根據一或多個實施例之用於改變記憶體陣列的設計或執行用於浮閘(floating gate)記憶體陣列或者是電荷捕獲(charge trapping)記憶體陣列的生產製程的系統700的示意圖。系統700包含硬體處理器702與以電腦程式碼706(即，一組可執行指令)編碼(即，儲存)的非暫態、電腦可讀取儲存媒體704。也以指令707編碼電腦可讀取儲存媒體704，指令707用於與製造機台連接(interfacing)以產生記憶體陣列。處理器702透過匯流排708電性耦接至電腦可讀取儲存媒體704。處理器702也透過匯流排708電性耦接至輸入/輸出介面710。網路介面712也透過匯流排708電性耦接至處理器702。網路介面712連接至網路714，使得處理器702與電腦可讀取儲存媒體704能夠透過網路714連接至外部元件。處理器用以執行於電腦可讀取儲存媒體704中編碼的電腦程式碼706，以便使系統700可用於執行方法100中描述的部分操作或全部操作。

在一些實施例中，處理器702為中央處理單元(central processing unit，CPU)、多元處理器(multi-processor)、分散式(distributed)處理系統、特定應用積體電路(application specific integrated circuit，ASIC)和/或適合的處理單元。

在一些實施例中，電腦可讀取儲存媒體704為電子的、磁性的、光學的、電磁的、紅外線的、和/或半導 體系統(設備或裝置)。舉例而言，電腦可讀取儲存媒體704包含半導體或固態記憶體、磁帶、可攜式電腦磁片(removable computer diskette)、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、硬磁碟(rigid magnetic disk)、和/或光碟(optical disk)。在使用光碟的一些實施例中，電腦可讀取儲存媒體704包含唯讀記憶光碟(compact disk-read only memory，CD-ROM)、可重複讀寫光碟(compact disk-read/write，CD-R/W)、和/或數位影音光碟(digital video disc，DVD)。

在一些實施例中，電腦可讀取儲存媒體704儲存用以使得系統700執行方法100的電腦程式碼706。在一些實施例中，電腦可讀取儲存媒體704還儲存執行方法100所需的資訊以及在執行方法100期間產生的資訊，例如電源軌間距參數716、單元庫參數(cell library parameter)718、經保留的軌道間隔參數720和/或用於執行方法100的操作的一組可執行指令。

在一些實施例中，電腦可讀取儲存媒體704儲存用於連接(interfacing)製造機台的指令707。指令707使處理器702能夠產生製造機台可讀取的製造指令，以在製造過程期間有效地實施方法100。

系統700包含輸入/輸出介面710。輸入/輸出介面710耦接至外部電路。在一些實施例中，輸入/輸出介面710包含用於將資訊和命令傳輸至處理器702的鍵盤、小鍵 盤(keypad)、滑鼠、軌道球、觸控板和/或游標方向鍵。

系統700還包含耦接至處理器702的網路介面712。網路介面712允許系統700與網路714進行通訊，一或多個其他電腦系統連接到網路714。網路介面712包含無線網路介面，例如藍芽、WIFI、全球互通微波存取(WIMAX)、通用封包無線服務(GPRS)、或寬頻碼分多址(WCDMA)，或者是有線網路介面，例如乙太網路(ETHERNET)、通用序列匯流排(USB)、或火線介面(IEEE-1394)。在一些實施例中，於兩個或更多個系統700中實施方法100，且透過網路在不同系統之間交換資訊。

系統700用以透過輸入/輸出介面710或網路介面712來接收與用於製造技術節點相關的資訊。所述資訊透過匯流排708傳輸至處理器702，以確定用於生產過程的電源軌間距。然後將電源軌間距儲存於電腦可讀取儲存媒體704中作為電源軌間距參數716。系統700用以透過輸入/輸出介面710或網路介面712來接收與單元設計相關的資訊。所述資訊儲存於電腦可讀取儲存媒體704作為單元庫參數718。系統700用以透過輸入/輸出介面710或網路介面712來接收與經保留的佈線軌道的間隔相關的資訊。所述資訊儲存於電腦可讀取儲存媒體704作為經保留的軌道間隔參數720。

在操作期間，處理器702執行一組指令以基於電源軌間距參數716、單元庫參數718與經保留的軌道間隔720來確定晶片級佈局。在一些實施例中，處理器702用以 接收用於修改單元庫參數718中的單元設計的指令，以回應於成功地將單元放置於晶片級佈局中的失敗。在一些實施例中，處理器702用以基於積體電路的預期尺寸和/或單元庫參數718中的單元內的訊號線的佈局的複雜度來修改經保留的軌道間隔參數720。

圖8係繪示根據一些實施例之積體電路製造系統800和與之相關的積體電路製造流程的方塊圖。

一般而言，系統800產生佈局。基於所述佈局，系統800製造以下至少一者：(A)一或多個半導體光罩或(B)早期(inchoate)半導體積體電路的一層中的至少一元件。

於圖8中，積體電路製造系統800包含在設計、開發以及製造週期(manufacturing cycles)和/或有關於製造積體電路裝置860的服務中彼此互動的實體機構(entities)，例如設計公司(design house)820、光罩公司(mask house)830、與積體電路製造商(manufacturer/fabricator，“fab”)850。於系統800中的實體機構透過通訊網路來連接。在一些實施例中，所述通訊網路為單一網路。在一些實施例中，所述通訊網路為各種不同網路，例如內部網路(intranet)以及網際網路(Internet)。所述通訊網路包含有線通訊通道和/或無線通訊通道。每個實體機構與一或多個其他實體機構互動，且向一或多個其他實體機構提供服務和/或從一或多個其他實體機構接收服務。在一些實施例中，設計公司820、光罩公司830與積體電路製造商850之其中兩者或多者由單一較大公 司所擁有。在一些實施例中，設計公司820、光罩公司830與積體電路製造商850之其中兩者或多者共存於共用設施中並使用共用資源。

設計公司(或設計團隊)820產生積體電路設計佈局822。積體電路設計佈局822包含設計用於積體電路裝置860的各種幾何圖案。所述幾何圖案對應於金屬層、氧化物層或半導體層的圖案，其用以構成被製造之積體電路裝置860的各種元件。各種層結合以形成各種積體電路特徵。舉例而言，積體電路設計佈局822的一部分包含形成於半導體基板(例如矽晶圓)之各種積體電路特徵(例如主動區、閘極電極、源極以及汲極、金屬線或中間層互連(interlayer interconnection)之介層窗(via)以及用於焊墊(bonding pads)之開口(openings))，以及設置在所述半導體基板上的各種材料層。設計公司820實現了適當的設計過程以形成積體電路設計佈局822。所述設計過程包含邏輯設計、實體設計和/或放置與佈線之其中一者或多者。積體電路設計佈局822係以一或多個具備所述幾何圖案之資訊的資料檔案呈現。舉例而言，積體電路設計佈局822可透過GDSII檔案格式或DFII檔案格式呈現。

光罩公司830包含光罩資料準備(mask data preparation)832與光罩製造(mask fabrication)844。光罩公司830使用積體電路設計佈局822以製造一或多個光罩，所述光罩用以根據積體電路設計佈局822來製造積體電路裝置860的各種層。光罩公司830執行光罩資料準備 832，其中積體電路設計佈局822被轉換為代表性資料檔案(representative data file，“RDF”)。光罩資料準備832將代表性資料檔案(RDF)提供給光罩製造844。光罩製造844包含光罩直寫器(mask writer)。所述光罩直寫器將代表性資料檔案(RDF)轉換為基板上的影像，例如光罩(光罩或倍縮光罩(reticle))或半導體晶圓。光罩資料準備832操控設計佈局以符合光罩直寫器的特定特性和/或積體電路製造商850的要求。於圖8中，光罩資料準備832與光罩製造844為獨立元件。在一些實施例中，光罩資料準備832與光罩製造844被統稱為光罩資料準備。

在一些實施例中，光罩資料準備832包含光學鄰近校正(optical proximity correction，OPC)，其使用微影加強技術來補償影像誤差，例如由繞射(diffraction)、干擾、其他製程影響等等所產生者。光學鄰近校正調整了積體電路設計佈局822。在一些實施例中，光罩資料準備832還包含進一步的解析度加強技術(resolution enhancement techniques，RET)，例如離軸照明(off-axis illumination)、次解析輔助特徵(sub-resolution assist features)、相偏移光罩(phase-shifting masks)、其他適合的技術等等、或上述技術之組合。在一些實施例中，也使用反向微影技術(inverse lithography technology，ILT)，其係將光學鄰近校正(OPC)當作反向圖像(inverse imaging)問題進行處理。

在一些實施例中，光罩資料準備832包含光罩 規則檢查器(mask rule checker，MRC)，其檢查已經歷光學鄰近校正(OPC)中的處理的積體電路設計佈局具有一組光罩創建規則(mask creation rules)，其包含某些幾何和/或連接限制以確保足夠的邊界(margins)，以解決於半導體製造過程等等中的可變性(variability)。在一些實施例中，光罩規則檢查器(MRC)修改了積體電路設計佈局以補償於光罩製造844期間的限制，其可撤消由光學鄰近校正(OPC)執行的修改的一部分，以便滿足光罩創建規則。

在一些實施例中，光罩資料準備832包含微影製程檢查處理(lithography process check process，LPC)，其模擬透過積體電路製造商850所實現之製造積體電路裝置860的處理過程。微影製程檢查處理(LPC)基於積體電路設計佈局822模擬上述處理過程，藉以創建經模擬製造的裝置，例如積體電路裝置860。於微影製程檢查處理(LPC)模擬中的處理參數可包含有關於積體電路製造週期的各種處理的參數、有關於使用在製造積體電路的工具的參數、和/或其他製造過程之各方面的參數。微影製程檢查處理(LPC)考慮各種因素，例如空間影像對比(aerial image contrast)、聚焦深度(depth of focus，DOF)、光罩誤差加強因數(mask error sensitivity in the form of a mask error enhancement factor，MEEF)、其他適合的之因素等等、或上述各因素的組合。在一些實施例中，在透過微影製程檢查處理(LPC)以創建經模擬製造的裝置之後，若上述經模擬的裝置的形狀不夠接近於滿足設計規則，則重複光學 鄰近校正(OPC)和/或光罩規則檢查器(MRC)以進一步改善上述積體電路設計佈局822。

應理解的是，光罩資料準備832的上述描述內容為了清楚起見，已進行過簡化。在一些實施例中，光罩資料準備832包括額外特徵，例如邏輯運算(logic operation，LOP)，藉以根據製造規則來修改上述積體電路設計佈局。此外，在光罩資料準備832期間，應用於積體電路設計佈局822的上述處理過程可以以各種不同的順序執行。

在光罩資料準備832之後並且在光罩製造844期間，基於修改後的積體電路佈局來製造光罩或一組光罩。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束的機制(mechanism of multiple e-beams)以基於修改後的積體電路佈局來形成光罩(光罩或倍縮光罩(reticle))上的圖案。可用各種技術來形成光罩。在一些實施例中，使用二元技術(binary technology)來形成光罩。在一些實施例中，光罩圖案包含不透明區與透明區。用於曝光已塗佈在晶圓上的圖像敏感材料層(例如光阻)的輻射光束，例如紫外光(ultraviolet，UV)光束，被不透明區阻擋且穿透過透明區。在一個例示中，二元光罩(binary mask)包括透明基板(例如熔融石英(fused quartz))與塗佈在光罩的不透明區中的不透明材料(例如鉻(chromium))。在另一例示中，使用相偏移技術(phase shift technology)來形成光罩。在相偏移光罩(phase shift mask，PSM)中，在光 罩上形成的圖案中的各種特徵配置為具有適當的相位差以增強解析度與圖像品質。在各種例示中，相偏移光罩可為衰減性相偏移光罩(attenuated PSM)或交替式相偏移光罩(alternating PSM)。由光罩製造844所產生的光罩用於各種製程中。舉例而言，這樣的光罩用於離子植入製程中以在半導體晶圓中形成各種摻雜區，這樣的光罩用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區，和/或這樣的光罩用於其他適合的製程中。

積體電路製造商850乃是積體電路製造公司，其包含一或多個用以製造各種不同積體電路產品之製造設備。在一些實施例中，積體電路製造商850為半導體代工廠。舉例而言，有用以前端製造多個積體電路產品(前端(front-end-of-line，FEOL)製程)的製造設備，而第二製造設備可提供用以互連(interconnection)及封裝(packaging)積體電路產品的後端製程(後端(back-end-of-line，BEOL)製程)，且第三製造設備可提供代工廠公司其他服務。

積體電路製造商850使用由光罩公司830製造的光罩以製造積體電路裝置860。因此，積體電路製造商850係至少非直接地使用積體電路設計佈局822以製造積體電路裝置860。在一些實施例中，半導體晶圓852係由積體電路製造商850使用光罩所製造以形成積體電路裝置860。半導體晶圓852包含矽基板或其他具有材料層形成於其上的合適基板。半導體晶圓更包含各種摻雜區、介電特徵、多層 互連(multilevel interconnects)等等(在後續製造步驟中形成者)之其中一者或多者。

關於積體電路製造系統(例如圖8的系統800)及其相關的積體電路製造流程的詳細敘述已記載於例如美國專利號US 9,256,709(於2016年2月9日核准)、美國早期公開號US 20150278429(於2015年10月1日公開)、美國早期公開號US 20140040838(於2014年2月6日公開)、美國專利號US 7,260,442(於2007年8月21日核准)，上述全部內容在此併入本案以供參考。

本實施方式的一態樣係關於一種積體電路設計方法。所述積體電路設計方法包含：於單元內保留佈線軌道，其中所述單元包含用於連接至所述單元內的多個元件的多個訊號線，其中所述單元更包含多個佈線軌道，其中經保留的佈線軌道為所述多個佈線軌道之其中一者，且經保留的佈線軌道不包含所述多個訊號線；將所述單元放置在晶片級佈局中，其中所述晶片級佈局包含多個電源軌；確定所述多個電源軌中的任一者是否與經保留的佈線軌道以外的所述多個佈線軌道的任一者重疊；以及調整所述晶片級佈局中的所述單元的位置以回應於確定所述多個電源軌中的至少一者與經保留的佈線軌道以外的所述多個佈線軌道的至少一者重疊。在一些實施例中，所述多個佈線軌道沿著第一方向延伸，且調整所述單元的所述位置包含沿著垂直於所述第一方向的第二方向來移動所述單元。在一些實施例中，保留所述佈線軌道包含保留一組佈線軌道，且該組佈線軌道中的經 保留的所述多個佈線軌道之相鄰者的間隔等於所述多個電源軌中之相鄰者的間距。在一些實施例中，保留所述佈線軌道包含保留一組佈線軌道，且該組佈線軌道中的經保留的所述多個佈線軌道之相鄰者的間隔小於所述多個電源軌中之相鄰者的間距。在一些實施例中，保留所述佈線軌道包含保留一組佈線軌道，且該組佈線軌道中的經保留的所述多個佈線軌道之相鄰者的間隔小於所述多個電源軌中之相鄰者的間距除以大於1的整數。在一些實施例中，所述方法更包含：設計所述單元，其中設計所述單元包含將所述多個元件放置於所述單元內且將所述多個訊號線放置於經保留的所述佈線軌道以外的所述多個佈線軌道上。在一些實施例中，所述方法更包含：從外部源接收所述單元。在一些實施例中，所述方法更包含：在調整所述單元的所述位置之後，確定所述多個電源軌的任一者是否與經保留的所述佈線軌道以外的所述多個佈線軌道的任一者重疊。在一些實施例中，所述方法更包含：修改所述單元的設計以回應於確定所述多個電源軌中的至少一者與用於具有經調整的所述位置的所述單元之經保留的所述佈線軌道以外的所述多個佈線軌道的至少一者重疊。

本實施方式的一態樣係關於一種積體電路設計方法。所述積體電路設計方法包含：對單元進行設計，其中所述單元包含：多個元件、多個訊號線、多個非保留佈線軌道以及多個保留佈線軌道，其中將每個訊號線放置於所述多個未保留佈線軌道之至少一者中，其中每個保留佈線軌道不 包含所述多個訊號線，且所述多個保留佈線軌道之相鄰者之間有間隔；將所述單元放置在晶片級佈局中，其中所述晶片級佈局包含具有間距的多個電源軌；確定所述多個電源軌中的任一者是否與所述多個非保留佈線軌道的任一者重疊；以及調整所述晶片級佈局中的所述單元的位置以回應於確定所述多個電源軌中的至少一者與所述多個非保留佈線軌道的至少一者重疊。在一些實施例中，設計所述單元包含將所述單元設計成具有等於所述間距的所述間隔。在一些實施例中，設計所述單元包含將所述單元設計成具有小於所述間距的所述間隔。在一些實施例中，設計所述單元包含將所述單元設計成具有等於所述間距除以大於1的整數的所述間隔。在一些實施例中，所述方法更包含：在調整所述單元的所述位置之後，確定所述多個電源軌的任一者是否與所述多個非保留佈線軌道的任一者重疊。在一些實施例中，所述方法更包含：在調整所述單元的所述位置之後，修改所述單元以回應於確定所述多個電源軌的任一者與所述多個非保留佈線軌道的任一者重疊。在一些實施例中，修改所述單元包含減少所述間隔。

本實施方式的一態樣係關於一種積體電路。所述積體電路包含：多個單元與多個電源軌。其中，每個單元包含：多個訊號線、多個非保留佈線軌道與多個保留佈線軌道，其中所述多個訊號線安排在所述多個非保留佈線軌道中，其中每個保留佈線軌道不包含所述多個訊號線，且所述多個保留佈線軌道之相鄰者以間隔隔開。其中所述多個電源 軌之相鄰者以間距隔開，且每個電源軌沿著所述多個保留佈線軌道中之相應的保留佈線軌道延伸。在一些實施例中，所述間隔等於所述間距。在一些實施例中，所述間隔等於所述間距除以大於1的整數。在一些實施例中，所述多個單元的第一單元直接接觸所述多個單元的第二單元。

以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

100‧‧‧方法

102、104、106、108、110、112、114、116‧‧‧操作

Claims (1)

1. 一種積體電路設計方法，包含：於一單元內保留一佈線軌道(routing track)，其中該單元包含用於連接至該單元內的複數個元件的複數個訊號線，其中該單元更包含複數個佈線軌道，其中經保留的該佈線軌道為該些佈線軌道之其中一者，且經保留的該佈線軌道不包含該些訊號線；將該單元放置在一晶片級佈局(chip-level layout)中，其中該晶片級佈局包含複數個電源軌(power rails)；確定該些電源軌中的任一者是否與經保留的該佈線軌道以外的該些佈線軌道的任一者重疊；以及調整該晶片級佈局中的該單元的一位置以回應於確定該些電源軌中的至少一者與經保留的該佈線軌道以外的該些佈線軌道的至少一者重疊。

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