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JP2018156699A - 半導体装置、電子部品、及び電子機器 - Google Patents

半導体装置、電子部品、及び電子機器 Download PDF

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JP2018156699A
JP2018156699A JP2017050704A JP2017050704A JP2018156699A JP 2018156699 A JP2018156699 A JP 2018156699A JP 2017050704 A JP2017050704 A JP 2017050704A JP 2017050704 A JP2017050704 A JP 2017050704A JP 2018156699 A JP2018156699 A JP 2018156699A
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誠一 米田
Seiichi Yoneda
誠一 米田
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Abstract

【課題】データの書き戻し機能を有するメモリを提供する。【解決手段】データ書き込み回路と、データ読み出し回路と、メモリセルと、を有する半導体装置であって、データ書き込み回路は、メモリセルに第１のデータと、補正用データとをメモリセルに書き込む機能を有している。データ読み出し回路は、第１のデータに対応する第１の電位を読み出す機能と、第１のデータに対応する第１の電位を保持する機能と、補正用データに対応する第２の電位を読み出す機能と、第１のデータを前記メモリセルに書き戻す機能と、を有する半導体装置。【選択図】図１

Description

本発明の一態様は、半導体装置、電子部品、及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、又は、製造方法に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、又はそれらの製造方法に関する。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）などの情報技術の発展により、扱われるデータ量が増大の傾向を示している。電子機器がＩｏＴ、ＡＩなどの情報技術を利用するためには、データを大量に記憶することのできる半導体装置が求められている。さらに、電子機器を快適に使用するためには、高速に読み書きなどのアクセスができる半導体装置が求められている。
特許文献１に記載の半導体装置は、メモリセルにおけるトランジスタのフローティングノードに蓄積された電荷量に応じて当該トランジスタの閾値電圧が異なることを利用して、多値データの記憶を行う構成について開示している。
特許文献２に記載の半導体装置は、Ｓｉトランジスタに対してＳ値が小さいことを特徴とする半導体層に金属酸化物を有するトランジスタ（ＯＳトランジスタ）について開示している。
米国特許出願公開第２０１２／００３３４８８号明細書 特開２０１６―０２７７０１号
従来の半導体装置であるＳＲＡＭやＤＲＡＭは、電源を切られるとデータが消えてしまう。さらにＤＲＡＭは、情報の記憶が電荷によって行われるため、記憶したデータが時間とともに減少することが知られている。よって定期的に記憶を保持させるための再書き込み処理を必要とする。またＤＲＡＭは、データを読み出すときに、読み出すデータを破壊するので再度書き戻す処理が必要である。したがってＤＲＡＭは、データ読み出しにより破壊されるデータを書き戻す処理に時間を必要とする問題がある。
ＡＩでは、様々な情報（画像、音声、ビッグデータなど）から機械学習により特徴の抽出に優れた検出効果を得ることができる。ＡＩはニューラルネットワークによって情報が処理される。ニューラルネットワークでは、多層パーセプトロンとして機能するニューロンなどが用いられる。ニューロンは、重み係数を加えた複数の入力の総和を算出する積和演算処理が知られている。ニューロンをアナログデータで処理することで、少ない素子数で重み係数を加えた演算を行うことが検討されている。ただし、アナログデータを扱うアナログメモリは、配線抵抗、寄生容量などの時定数に影響を受けやすい課題がある。
上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。又は、本発明の一態様は、読み出すことで破壊するデータを簡便に書き戻すことのできる半導体装置を提供することを課題の一とする。又は、本発明の一態様は、時定数に影響を受けずにアナログデータを扱うことのできる半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、データ書き込み回路と、データ読み出し回路と、メモリセルと、データ読み出し線と、データ書き込み線と、を有する半導体装置であって、メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のノードと、を有し、第１のトランジスタのソース又はドレインの一方は、データ書き込み線と電気的に接続され、第１のトランジスタのソース又はドレインの他方は、第２のトランジスタのゲートと電気的に接続され、第３のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第２のトランジスタのソース又はドレインの他方は、データ読み出し線と電気的に接続され、第１のノードは、第１のトランジスタのソース又はドレインの他方と、第２のトランジスタのゲートとが接続することで形成され、データ書き込み回路は、第１のデータと、補正用データと、をデータ書き込み線を介してメモリセルに書き込む機能を有し、第１のトランジスタは、オフ状態になることで第１のノードが記憶する第１のデータ又は補正用データに応じた電荷を保持する機能を有し、データ読み出し回路は、第３のトランジスタをオン状態にすることで、データ読み出し線を介して第１のデータに対応する第１の電位を読み出す機能と、第１の電位を保持する機能と、第２の電位を読み出す機能と、第１のデータを、メモリセルにデータ書き込み線を介して書き戻す機能と、を有することを特徴とする半導体装置である。
上記各構成において、半導体装置は、さらに、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、データ読み出し回路は、第１のスイッチを介してデータ読み出し線と電気的に接続され、データ書き込み回路は、第２のスイッチを介してデータ書き込み線と電気的に接続され、データ読み出し回路は、第３のスイッチを介してデータ書き込み線と電気的に接続され、第２のスイッチと、第３のスイッチとをオフ状態にし、第１のスイッチをオン状態にし、データ読み出し回路が第１の電位をメモリセルから読み出し、且つ記憶する機能を有し、第１のスイッチと、第３のスイッチとをオフ状態にし、第２のスイッチをオン状態にし、データ書き込み回路が補正用データをメモリセルに書き込む機能を有し、第２のスイッチと、第３のスイッチとをオフ状態にし、第１のスイッチをオン状態にし、データ読み出し回路が第２の電位をメモリセルから読み出す機能を有し、第１のスイッチと、第２のスイッチとをオフ状態にし、第３のスイッチをオン状態にし、第１のデータをメモリセルに書き戻す機能を有することを特徴とする半導体装置が好ましい。
上記各構成において、データ書き込み回路は、デジタルアナログ変換回路を有することを特徴とする半導体装置が好ましい。
上記各構成において、データ書き込み回路は、比較回路を有することを特徴とする半導体装置が好ましい。
上記各構成において、データ読み出し回路は、第１のソースフォロワ回路、第２のソースフォロワ回路、第３のソースフォロワ回路、容量素子、第２のノード、第３のノード、入力端子、及び第１の出力端子を有し、第１のソースフォロワ回路は、第４のトランジスタを有し、第２のソースフォロワ回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、第３のソースフォロワ回路は、第５のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、を有し、入力端子は、第１のスイッチを介してデータ読み出し線に電気的に接続され、出力端子は、第３のスイッチを介してデータ書き込み線に電気的に接続され、入力端子は、第４のトランジスタのソース又はドレインの一方と、第１０のトランジスタのソース又はドレインの一方と、第６のトランジスタのゲートとが電気的に接続され、出力端子は、第５のトランジスタのソース又はドレインの一方と、第６のトランジスタのソース又はドレインの一方と、第８のトランジスタのソース又はドレインの一方と、容量素子の電極の一方とが電気的に接続され、第６のトランジスタのソース又はドレインの他方は、第７のトランジスタのソース又はドレインの一方と電気的に接続され、第８のトランジスタのソース又はドレインの他方は、第９のトランジスタのソース又はドレインの一方と電気的に接続され、第１０のトランジスタのソース又はドレインの他方は、第８のトランジスタのゲートと電気的に接続され、第２のノードは、第８のトランジスタのゲートと、第１０のトランジスタのソース又はドレインの他方とが接続されることで形成され、第３のノードは、出力端子と、容量素子の電極の一方とが接続されることで形成され、第１のソースフォロワ回路は、第１のデータが、メモリセルが有する第２のトランジスタのゲートに与えられる機能と、第１の入力が、第４のトランジスタのゲートに与えられる機能と、第１の電位が、入力端子に与えられる機能と、を有し、第２のソースフォロワ回路は、第３の入力が、第５のトランジスタのゲートに与えられる機能と、第１の電位が、第６のトランジスタのゲートに与えられる機能と、第２の出力が、第３のノードに与えられる機能と、を有し、第３のソースフォロワ回路は、第３の入力が、第５のトランジスタのゲートに与えられる機能と、第２のノードに保持された第１の電位が、第８のトランジスタのゲートに与えられる機能と、第３の出力が、第３のノードに与えられる機能と、を有することを特徴とする半導体装置が好ましい。
上記各構成において、データ読み出し回路は、さらに第２の出力端子と、アナログデジタル変換回路と、を有し、第１のデータを、アナログデジタル変換回路を介して第２の出力回路に出力する機能を有することを特徴とする半導体装置が好ましい。
上記各構成において、データ読み出し回路は、さらに第２の出力端子と、比較回路と、を有し、第１のデータを、比較回路を介して第２の出力回路に出力する機能を有することを特徴とする半導体装置
が好ましい。
上記各構成において、第１のトランジスタは、半導体層に金属酸化物を有することを特徴とする半導体装置が好ましい。
上記各構成において、半導体層に金属酸化物を有する前記第１のトランジスタは、バックゲートを有することを特徴とする半導体装置が好ましい。
上記各構成において、半導体装置に電気的に接続されたリードと、を有することを特徴とする電子部品が好ましい。
上記各構成において、電子部品が設けられたプリント基板と、プリント基板が格納された筐体と、を有することを特徴とする電子機器が好ましい。
上記各構成のいずれか一の半導体装置を有した電子機器において、電子機器は、ニューラルネットワークを有し、ニューラルネットワークは、複数のニューロンを有し、ニューロンは、半導体装置と、増幅回路と、特徴抽出回路と、判定出力回路とを有し、増幅回路は、半導体装置からアナログデータの重み係数を与えられる機能を有し、判定出力回路は、半導体装置からアナログデータの判定閾値を与えられる機能を有することを特徴とする電子機器が好ましい。
本発明の一態様は、新規な構成の半導体装置を提供することができる。又は、本発明の一態様は、読み出すことで破壊するデータを簡便に書き戻すことのできる半導体装置を提供することができる。又は、本発明の一態様は、時定数に影響を受けずにアナログデータを扱うことのできる半導体装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明するタイミングチャート。 半導体装置を説明する回路図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャート及び斜視模式図。 電子部品を説明する図。 電子機器を説明する図。
（実施の形態１）
本実施の形態では、データ読み出しにより破壊されるデータを、簡便に書き戻すことのできる新規な半導体装置について、図１乃至図６を用いて説明する。
図１は、半導体装置１０の構成を説明するための回路図である。
半導体装置１０は、メモリセル２０、データ書き込み回路２８、データ読み出し回路３０、スイッチＳ１、スイッチＳ２、及びスイッチＳ３を有している。メモリセル２０は、トランジスタ２１、トランジスタ２２、トランジスタ２３、及び容量素子２４を有している。データ書き込み回路２８は、デジタルアナログ変換回路を含むのが好ましい。データ読み出し回路３０は、入力端子ＣＤＳ１、出力端子ＣＤＳ２、出力端子ＣＤＳ３を有している。データ読み出し回路３０は、図２で詳細な説明をする。
メモリセル２０は、書き込み選択線ＷＷＬ、読み出し選択線ＲＷＬ、データ書き込み線ＷＢＬ、データ読み出し線ＲＢＬ、ソース線ＳＬ、及びコモン線ＣＯＭの各配線に電気的に接続されている。それぞれの配線には、メモリセルの動作を制御するための信号又は電圧が与えられる。
スイッチＳ１は、データ読み出し制御線ＲＤＥと電気的に接続されている。スイッチＳ２は、データ書き込み制御線ＷＥと電気的に接続されている。スイッチＳ３は、データ書き戻し制御線ＷＢＥと電気的に接続されている。スイッチＳ１乃至スイッチＳ３は、トランジスタを用いることができる。トランジスタを用いるときは、データ読み出し制御線ＲＤＥ、データ書き込み制御線ＷＥ、及びデータ書き戻し制御線ＷＢＥが、それぞれのトランジスタのゲートに接続することで、スイッチのオン状態と、オフ状態とが制御されることが好ましい。
書き込み制御線ＷＷＬは、トランジスタ２１のゲートに電気的に接続されている。データ書き込み線ＷＢＬは、トランジスタ２１のソース又はドレインの一方に電気的に接続されている。トランジスタ２１のソース又はドレインの他方は、トランジスタ２２のゲートに電気的に接続され、ノードＦＮは、トランジスタ２１のソース又はドレインの他方と、トランジスタ２２のゲートとが接続されたノードである。配線ＢＧＥＬはトランジスタ２１の第２のゲートと電気的に接続されている。トランジスタ２１のゲートと、第２のゲートとは、トランジスタの半導体層を間に挟む位置に配置されることが好ましい。ただし、配線ＢＧＥＬは必ずしも設けなくてもよい。図２以降では、配線ＢＧＥＬを図示していないが、必要に応じて設けることができる。
読み出し制御線ＲＷＬは、トランジスタ２３のゲートに電気的に接続されている。トランジスタ２３のソース又はドレインの一方は、ソース線ＳＬに電気的に接続されている。トランジスタ２３のソース又はドレインの他方は、トランジスタ２２のソース又はドレインの一方と電気的に接続されている。データ読み出し線ＲＢＬは、トランジスタ２２のソース又はドレインの他方と電気的に接続されている。ノードＦＮは、容量素子２４の電極の一方と電気的に接続され、容量素子の電極の他方は、コモン線ＣＯＭに電気的に接続される。
データ書き込み回路２８の入力は、信号線ＤＩＮと電気的に接続されている。また、データ書き込み回路２８の出力は、スイッチＳ２を介してデータ書き込み線ＷＢＬに電気的に接続されている。データ書き込み線ＷＢＬは、スイッチＳ３を介してデータ読み出し回路３０の出力端子ＣＤＳ２に電気的に接続されている。データ読み出し線ＲＢＬは、スイッチＳ１を介してデータ読み出し回路３０の入力端子ＣＤＳ１に電気的に接続されている。
データ書き込み回路２８は、信号線ＤＩＮからデジタルデータが与えられると、アナログデータに変換して出力する機能を有している。
トランジスタ２１及びトランジスタ２３は、スイッチとして機能する。トランジスタ２１は、書き込み制御線ＷＷＬに与えられる信号によって、オン状態（導通状態）と、オフ状態（非導通状態）が制御される。また、トランジスタ２３は、読み出し制御線ＲＷＬに与えられる信号によって、オン状態（導通状態）と、オフ状態（非導通状態）が制御される。
なお、図１においてトランジスタ２１及びトランジスタ２３は、いずれもｎチャネル型として図示している。つまりゲートに印加される電圧がＨレベルでオン状態、Ｌレベルでオフ状態となる。なおトランジスタ２１及びトランジスタ２３は、ｐチャネル型としてもよい。書き込み制御線ＷＷＬと、読み出し制御線ＲＷＬとに与える信号が反転することで制御することができる。
トランジスタ２１をオフ状態とすることで、メモリセル２０がデータを記憶することができる。ノードＦＮには、記憶するデータに応じた電荷が保持されている。トランジスタ２１は、オフ状態におけるリーク電流が極めて小さいトランジスタであることが好ましい。このような特性を有するＯＳトランジスタが好適である。
また、ＯＳトランジスタは、ソースドレイン間に印加できる電圧、あるいはソースゲート間に印加できる電圧の上限が高い。よって、ＯＳトランジスタは、耐圧に優れているため駆動電圧を高くすることができる。また、ノードＦＮと、データ書き込み線ＷＢＬとの電位差を大きくすることができる。よって、ノードＦＮと、データ読み出し線ＲＢＬとの電位差を大きくすることができる。そのためノードＦＮには、大きな電圧を保持させることができる。つまり、ＯＳトランジスタは、ノードＦＮがデジタルデータを含む多値データを保持するのに有効である。
なお、トランジスタ２３は、半導体層にシリコンを有するトランジスタ（Ｓｉトランジスタ）を用いてもよい。トランジスタ２３は、Ｓｉトランジスタを用いることにより、オン状態のソースドレイン間に流れる電流を大きくすることができる。さらに、Ｓｉトランジスタを用いるトランジスタ２３と、上述したＯＳトランジスタを用いるトランジスタ２１とを積層する構成とすることができる。当該構成とすることで、メモリセル２０で用いるトランジスタは、積層方向にトランジスタが配置され、メモリセル２０の面積を縮小することができる。このとき、積層方向に配置されたトランジスタが、膜面上から見たときにトランジスタ２１と、トランジスタ２３及びトランジスタ２１の一部が重なる位置に配置されてもよい。したがって、大きな記憶容量を有する半導体装置１０を実現するのに有利である。
また、トランジスタ２２は、Ｓｉトランジスタを用いてもよい。トランジスタ２２をＳｉトランジスタにすることで、トランジスタ２１と、トランジスタ２２とを積層する構造とすることができる。よってメモリセル２０の面積を縮小することができる。また、トランジスタ２１と、トランジスタ２２とを積層構造とすることで、ノードＦＮを形成するビアに容量を付加することができる。ノードＦＮの容量を大きくすることで、容量素子２４を小さくすることができる。
また、トランジスタ２２は、ＯＳトランジスタを用いてもよい。ＯＳトランジスタは、Ｓｉトランジスタに比べＳ値が小さいことが知られている。例えば、データ書き込み回路２８は、デジタルアナログ変換回路を用いてノードＦＮにアナログデータを与えることができる。ノードＦＮに与えられたアナログデータが、トランジスタ２２の飽和領域内で制御されるとき、トランジスタ２２のＳ値が小さいと、アナログデータをトランジスタ２２のゲートソース間電圧で制御しやすい。
次は、メモリセル２０にアナログデータの書き込み手順について説明する。データ書き込み制御線ＷＥにＨの信号が与えられ、さらに書き込み制御線ＷＷＬにＨの信号が与えられると、ＤＩＮから、データ書き込み回路２８を介して、メモリセル２０がアナログデータ（以降、Ｖｄａｔａと示す）を記憶することができる。
メモリセル２０が記憶するＶｄａｔａは、データ書き込み回路２８からスイッチＳ２を介してノードＦＮに与えられる。Ｖｄａｔａは電圧で与えられることが好ましい。したがって、ノードＦＮには、ノードＦＮが有する容量にＶｄａｔａに応じた電荷が保持されている。図１では、ノードＦＮに容量素子２４が接続された例を示しているが、容量素子２４を設けない構成としてもよい。容量素子２４を設けないときは、トランジスタ２１がＯＳトランジスタのようにオフ状態でのリーク電流が極めて小さいことが好ましい。容量素子２４を設けるときは、トランジスタ２１のリーク電流がＯＳトランジスタほど小さくなくてもデータの劣化を抑えることができる。例えばＳｉトランジスタをトランジスタ２１に使用するときは、容量素子２４を設けることが好ましい。
トランジスタ２１は、書き込み制御線ＷＷＬにＬの信号を与えることでオフ状態になり、ノードＦＮがＶｄａｔａを保持する。スイッチＳ２は、データ書き込み制御線ＷＥにＬの信号を与えることでオフ状態になる。
次は、データ読み出しにより破壊されるデータを簡便に書き戻すことのできる新規な半導体装置１０について説明する。４つの期間に分けて説明する。
第１の期間について説明する。第４の期間では、データ読み出し回路３０がメモリセル２０からＶｄａｔａを読み出すことができる。データ読み出し制御線ＲＤＥにＨの信号が与えられ、さらに読み出し制御線ＲＷＬにＨの信号が与えられる。データ読み出し回路３０は、メモリセル２０のＶｄａｔａを読み出すことができる。トランジスタ２３がオン状態になり、トランジスタ２２に対して十分なドレイン電流を供給することができる。
よってトランジスタ２２は、ノードＦＮに応じた第１の電位（以降、Ｖｄａｔａ１と示す）をデータ読み出し線ＲＢＬに出力することができる。図２で詳細な説明をするが、トランジスタ２２と、読み出し回路３０の入力端子ＣＤＳ１に接続されるトランジスタとが、第１のソースフォロワ回路を形成する。したがって、Ｖｄａｔａ１は、ノードＦＮの電位よりもトランジスタのゲートソース間電圧だけ低い電位になる。このとき、トランジスタのゲートソース間電圧は、トランジスタの電気特性である閾値電圧（Ｖｔｈ）より大きな値であることが好ましい。したがってＶｄａｔａ１はスイッチＳ１を介してデータ読み出し回路３０の入力端子ＣＤＳ１に与えられる。第１のソースフォロワ回路については、図２の読み出し回路３０で詳細な説明をする。
データ読み出し回路３０は、Ｖｄａｔａ１を記憶することができる。図２で詳細な説明をするが、読み出し回路３０は、第３のソースフォロワ回路を有し、第３のソースフォロワ回路にＶｄａｔａ１を保持する。ソース線ＳＬは、半導体装置１０の中で一番大きな電位が与えられることが好ましい。もしくは、ノードＦＮに与えられるデータの最大電圧よりも大きいことが好ましい。コモン線ＣＯＭは、半導体装置の中で一番小さな電位が与えられることが好ましい。もしくは、ノードＦＮに与えられるデータの最少電圧よりも小さいことが好ましい。
第２の期間乃至第３の期間について説明する。第２の期間乃至第３の期間では、トランジスタ２２の電気特性だけでなく、配線抵抗、寄生容量などのばらつきを補正することができる。ここでは、電気特性としてトランジスタ２２の閾値に着目して説明するが、補正されるのは閾値だけに限定されない。メモリセル２０が、スイッチＳ１を介してデータ読み出し回路３０と接続する配線抵抗や、スイッチＳ１の電気特性、データ読み出し線ＲＢＬの寄生容量などのばらつきについても補正することができる。
第２の期間は、データ書き込み制御線ＷＥにＨの信号と、書き込み制御線ＷＷＬにＨの信号とを与え、メモリセル２０に補正用データ（以降、Ｖｒｅｆと示す）を記憶することができる。メモリセル２０が記憶するＶｒｅｆは、データ書き込み回路２８からスイッチＳ２を介してノードＦＮに与えられる。Ｖｒｅｆは電圧で与えられることが好ましい。したがって、ノードＦＮには、ノードＦＮが有する容量にＶｒｅｆに応じた電荷が保持される。
トランジスタ２１は、書き込み制御線ＷＷＬにＬの信号を与えることでオフ状態になり、ノードＦＮがＶｒｅｆを保持する。スイッチＳ２は、データ書き込み制御線ＷＥにＬの信号を与えることでオフ状態になる。
第３の期間について説明する。第３の期間では、データ読み出し回路３０がメモリセル２０からＶｒｅｆを読み出すことができる。データ読み出し制御線ＲＤＥにＨの信号が与えられ、さらに読み出し制御線ＲＷＬにＨの信号が与えられる。データ読み出し回路３０は、メモリセル２０のＶｒｅｆを読み出すことができる。トランジスタ２３がオン状態になり、トランジスタ２２は、ノードＦＮに応じた第２の電位（以降、Ｖｄａｔａ２と示す）をデータ読み出し線ＲＢＬに出力することができる。
Ｖｄａｔａ２は、第１の期間と同じように、ノードＦＮの電位よりも読み出し回路３０の入力端子ＣＤＳ１に接続されるトランジスタのゲートソース間電圧だけ低い電位になる。したがってＶｄａｔａ２はスイッチＳ１を介してデータ読み出し回路３０の入力端子ＣＤＳ１に与えられる。データ読み出し回路３０はＶｄａｔａ１とＶｄａｔａ２との差分を演算することができる。
Ｖｄａｔａ１とＶｄａｔａ２には、トランジスタ２２の電気特性のばらつき、配線抵抗、寄生容量などのばらつき等が含まれている。そのため、Ｖｄａｔａ１とＶｄａｔａ２との差分を演算することで電気特性のばらつき、配線抵抗、寄生容量などのばらつき等を補正することができる。
したがって、データ読み出し回路３０は、メモリセル２０からＶｄａｔａ２を読み出すことができる。
第４の期間について説明する。第４の期間では、データ読み出し回路３０からメモリセル２０へＶｄａｔａを書き戻すことができる。書き戻すデータは、出力端子ＣＤＳ２に出力することができる。
また、データ書き込み制御線ＷＢＥにＨの信号が与えられ、さらに書き込み制御線ＷＷＬにＨの信号が与えられる。これによりデータ読み出し回路３０は、Ｖｄａｔａ１をノードＦＮに記憶させることができる。次に、書き込み制御線ＷＷＬにＬの信号が与えられ、トランジスタ２１がオフ状態になる。よってノードＦＮは、Ｖｄａｔａ１を保持することができる。またデータ書き込み制御線ＷＢＥにＬの信号を与え、スイッチＳ３をオフ状態にする。
図２は、データ読み出し回路３０について説明をする。
データ読み出し回路３０は、第１のソースフォロワ回路、第２のソースフォロワ回路、第３のソースフォロワ回路、及び出力回路を有している。
データ読み出し回路３０は、入力端子ＣＤＳ１、出力端子ＣＤＳ２、出力端子ＣＤＳ３、トランジスタ３１、トランジスタ３２、トランジスタ３３、トランジスタ３４、トランジスタ３５、トランジスタ３６、トランジスタ３７、トランジスタ３９、容量素子３８、ノードＦＮＳＨ、ノードＶｏｕｔ、ノードＳＦｏｕｔ、電源線Ｂｉａｓ１、電源線Ｂｉａｓ２、電源線ＶＤＤ、電源線Ｃｄｓ、信号線ＳＨ、信号線ＳＦ１ＥＮ、信号線ＳＦ２ＥＮ、信号線ＣＬ、及びアナログデジタル変換回路を有している。
第１のソースフォロワ回路は、メモリセル２０が有するトランジスタ２２と、トランジスタ３１を有している。第２のソースフォロワ回路は、トランジスタ３２と、トランジスタ３５と、トランジスタ３６と、を有している。第３のソースフォロワ回路は、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、トランジスタ３７と、を有している。
トランジスタ３１、トランジスタ３４、トランジスタ３６、トランジスタ３７、及びトランジスタ３９が、ｎチャネル型のトランジスタで構成されている。またトランジスタ３２、トランジスタ３３、及びトランジスタ３５がｐチャネル型のトランジスタで構成されている。
入力端子ＣＤＳ１は、スイッチＳ１を介してデータ読み出し線ＲＢＬと電気的に接続されている。出力端子ＣＤＳ２は、スイッチＳ３を介してデータ書き込み線ＷＢＬと電気的に接続されている。入力端子ＣＤＳ１は、トランジスタ３１のソース又はドレインの一方と、トランジスタ３７のソース又はドレインの一方と、トランジスタ３５のゲートとが電気的に接続されている。出力端子ＣＤＳ２は、トランジスタ３２のソース又はドレインの一方と、トランジスタ３３のソース又はドレインの一方と、トランジスタ３５のソース又はドレインの一方と、容量素子３８の電極の一方とが電気的に接続されている。トランジスタ３５のソース又はドレインの他方は、トランジスタ３６のソース又はドレインの一方と電気的に接続されている。トランジスタ３３のソース又はドレインの他方は、トランジスタ３４のソース又はドレインの一方と電気的に接続されている。トランジスタ３７のソース又はドレインの他方は、トランジスタ３３のゲートと電気的に接続されている。トランジスタ３１のソース又はドレインの他方と、トランジスタ３４のソース又はドレインの他方と、トランジスタ３６のソース又はドレインの他方と、はコモン線ＣＯＭとが電気的に接続されている。容量素子３８の電極の他方は、トランジスタ３９のソース又はドレインの一方と、アナログデジタル変換回路３９ａの入力とが電気的に接続されている。アナログデジタル変換回路３９ａの出力は、出力端子ＣＤＳ３と電気的に接続されている。
トランジスタ３１のゲートは、電源線Ｂｉａｓ１と電気的に接続されている。トランジスタ３２のゲートは、電源線Ｂｉａｓ２と電気的に接続されている。トランジスタ３２のソース又はドレインの他方は、電源線ＶＤＤと電気的に接続されている。トランジスタ３９のソース又はドレインの他方は、電源線Ｃｄｓと電気的に接続されている。トランジスタ３７のゲートは、信号線ＳＨと電気的に接続されている。トランジスタ３６のゲートは、信号線ＳＦ１ＥＮと電気的に接続されている。トランジスタ３４のゲートは、信号線ＳＦ２ＥＮと電気的に接続されている。トランジスタ３９のゲートは、信号線ＣＬと電気的に接続されている。
電源線Ｂｉａｓ１は、Ｖｂｉａｓ１の電位が与えられている。電源線Ｂｉａｓ２は、Ｖｂｉａｓ２の電位が与えられている。電源線ＶＤＤは、ＶＤＤの電位が与えられている。電源線Ｃｄｓは、Ｖｃｄｓの電位が与えられている。コモン線は、Ｖｃｏｍの電位が与えられている。
ノードＦＮＳＨは、トランジスタ３３のゲートと、トランジスタ３７のソース又はドレインの他方とが接続されることで形成されている。ノードＶｏｕｔは、容量素子３８の電極の他方と、トランジスタ３９のソース又はドレインの一方と、アナログデジタル変換回路とが接続されることで形成されている。ノードＳＦｏｕｔは、出力端子ＣＤＳ２と、容量素子３８の電極の一方とが接続されることで形成されている。ノードＦＮＳＨは、容量素子を有してもよい。
ここでは、第１の期間乃至第４の期間について詳細な説明をする。
まず、第１の期間について説明する。データ読み出し回路３０が、ノードＦＮに保持されているＶｄａｔａの電位に相当する読み出し電位Ｖｄａｔａ１を、ノードＦＮＳＨに保持する。そのためには、トランジスタ２２と、トランジスタ３１とが、Ｖｃｏｍの電位を基準とした第１のソースフォロワ回路を形成することが好ましい。トランジスタ３１のゲートには、トランジスタ３１の閾値電圧（Ｖｔｈ３１）より少し大きな電圧を与えることがより好ましい。
また、トランジスタ２２と、トランジスタ３１とは、トランジスタのＬ長、Ｗ長、及び電気特性などが同じであることが好ましい。トランジスタ２２と、トランジスタ３１とが飽和特性で動作する。したがって、トランジスタ２２と、トランジスタ３１とが同じ閾値電圧であることが好ましい。上記の条件から第１のソースフォロワ回路は、式１で表すことができる。
Ｖｄａｔａ１＝Ｖｄａｔａ−Ｖｂｉａｓ１（式１）
よってＶｄａｔａ１が入力端子ＣＤＳ１に与えられる。
続いて信号線ＳＨにＨの信号を与えることで、トランジスタ３７をオン状態にする。トランジスタ３７がオン状態になると、ノードＦＮＳＨがＶｄａｔａ１を記憶することができる。このとき、信号線ＣＬにＨの信号を与えることで、トランジスタ３９をオン状態にする。トランジスタ３９がオン状態になると、ノードＶｏｕｔがＶｃｄｓの電位になる。
さらに、信号線ＳＦ２ＥＮにＬの信号を与えることで、トランジスタ３４をオフ状態にする。また信号線ＳＦ１ＥＮにＨの信号を与えることで、トランジスタ３６をオン状態にする。よってトランジスタ３２と、トランジスタ３５とが、ＶＤＤの電位を基準とした第２のソースフォロワ回路を形成する。このとき、トランジスタ３６は、導通状態である。トランジスタ３２と、トランジスタ３５とは、トランジスタのＬ長、Ｗ長、及び電気特性などが同じであることが好ましい。ＳＦｏｕｔに与えられる電圧をＶＳＦｏｕｔとする。ＶＳＦｏｕｔは、式２で表すことができる。
ＶＳＦｏｕｔ＝（ＶＤＤ−Ｖｂｉａｓ２）＋Ｖｄａｔａ１（式２）
式２のＶｄａｔａ１には、式１を代入する。よって、トランジスタ３２のゲートに与えるＶｂｉａｓ２は、ＶＤＤ−Ｖｂｉａｓ１の電位を与えることでノードＳＦｏｕｔはＶｄａｔａの電位になる。
続いて、信号線ＳＨにＬの信号を与えることで、トランジスタ３７をオフ状態にする。よって、ノードＦＮＳＨがＶｄａｔａ１を保持することができる。また、信号線ＣＬにＬの信号を与えることでトランジスタ３９をオフ状態にする。よって、ノードＶｏｕｔがＶｃｄｓを保持することができる。ノードＶｏｕｔは、Ｖｃｄｓの電位のため、ノードＳＦｏｕｔはＶｃｄｓを基準電位としたＶｄａｔａの電位が一時的に保持される。トランジスタ３７は、ＯＳトランジスタを使用するとノードＦＮＳＨに記憶された電荷のリークを少なくすることができる。したがって、ノードＦＮＳＨに保持されたデータの劣化を抑えることができる。
第２の期間は、ＶｒｅｆをノードＦＮに書き込む期間である。ここでの説明は、省略する。
第３の期間は、第１の期間と同じ手順でデータ読み出し回路３０がメモリセル２０からＶｒｅｆの読み出しを行う。Ｖｒｅｆは、式１と同様にＶｄａｔａ２に変換されて読み出される。Ｖｄａｔａ２の読み出しは、第１のソースフォロワ回路と、第２のソースフォロワ回路を使用する。したがってノードＳＦｏｕｔは、Ｖｒｅｆの電位で更新される。ただし、信号線ＳＨにはＬの信号を与え続ける。これによりノードＦＮＳＨが第１、第２の期間から引き続きＶｄａｔａ１を保持することができる。
ノードＳＦｏｕｔがＶｄａｔａからＶｒｅｆに更新されたことで、ノードＶｏｕｔは容量素子３８の容量結合により、ＶｃｄｓからＶｃｄｓ＋Ｖｒｅｆ―Ｖｄａｔａに更新される。したがって容量素子３８には、Ｖｃｄｓ＋Ｖｒｅｆ―Ｖｄａｔａの電位が保持される。ＶｒｅｆとＶｄａｔａは同じ経路をたどって読み出しているため、両方の電位に含まれるトランジスタ２２の電気特性のばらつき、配線抵抗、寄生容量などのばらつき等は同量である。したがって、Ｖｏｕｔ＝Ｖｃｄｓ＋Ｖｒｅｆ―Ｖｄａｔａは当該ばらつきが補正された電位となっている。アナログデジタル変換回路３９ａに適切な参照電圧を与えることでＶｄａｔａに相当するデジタルデータが出力端子ＣＤＳ３を介してＤＯＵＴに出力される。つまり、トランジスタの電気特性、配線抵抗、寄生容量等のばらつきを低減した高精度な読み出しが可能である。
第４の期間は、データ読み出し回路３０がメモリセル２０へＶｄａｔａの書き戻しを行う。信号線ＳＦ１ＥＮにＬの信号を与えることで、トランジスタ３６をオフ状態にする。また信号線ＳＦ２ＥＮにＨの信号を与えることで、トランジスタ３４をオン状態にする。よってトランジスタ３２と、トランジスタ３３とが、ＶＤＤの電位を基準とした第３のソースフォロワ回路を形成する。このとき、トランジスタ３４は、導通状態である。トランジスタ３２と、トランジスタ３３とは、トランジスタのＬ長、Ｗ長、及び電気特性などが同じであることが好ましい。
ノードＦＮＳＨの電位は、Ｖｄａｔａ１を保持しているため、ノードＳＦｏｕｔの電位がＶｄａｔａで更新される。スイッチＳ３がオン状態、且つトランジスタ２１がオン状態のとき、ノードＦＮの電位は、ノードＳＦｏｕｔの電位によって更新される。また、ノードＳＦｏｕｔの電位は、トランジスタ３２から電流を供給することができる。よってノードＦＮは、データ書き込み線ＷＢＬ及びスイッチＳ３などの寄生容量による電圧降下の影響を抑えることができる。したがって、ノードＦＮにＶｄａｔａを書き戻すときにデータの劣化を抑えることができる。
最後にトランジスタ２１をオフ状態にし、スイッチＳ３をオフ状態にすることでデータの書き戻しが完了する
本実施の形態では、メモリセル２０から、データを読み出すときに破壊するデータを書き戻すことでデータが修復される。よって、データの保持特性が良く、さらに配線などが有する時定数の影響を抑えることができる半導体装置を提供することができる。
図３は、図２の半導体装置１０の動作をタイミングチャートで示す。Ｔ１−Ｔ３は初期状態であり、Ｔ４から説明をする。またノードＦＮには、Ｖｄａｔａの電位が保持されている状態から説明する。駆動タイミングは図３のタイミングチャートに限定されない。駆動タイミングは、適宜調整することができる。
第１の期間を開始する。
Ｔ４は、信号線ＲＤＥにＨの信号を与えることで、スイッチＳ１をオン状態にする。
Ｔ５は、読み出し選択線ＲＷＬにＨの信号を与えることで、メモリセル２０からＶｄａｔａを読み出す。また、信号線ＳＨ、信号線ＳＦ１ＥＮ、信号線ＣＬにＨの信号を与えることで、トランジスタ３６、トランジスタ３７、及びトランジスタ３９をオン状態にする。また、信号線ＳＦ２ＥＮにＬの信号を与えることで、トランジスタ３６をオフ状態にする。よって、読み出し回路３０は、読み出したＶｄａｔａ１の電位をノードＦＮＳＨに保持させることができる。このとき、データ読み出し線は、Ｖｄａｔａ１の電位になる。ノードＳＦｏｕｔは、Ｖｄａｔａの電位になる。ノードＶｏｕｔは、Ｖｃｄｓの電位になる。ただし、ノードＦＮＳＨは、Ｖｄａｔａ−Ｖｂｉａｓ１の電位になる。
Ｔ６は、信号線ＳＨにＬの信号を与える。よって、ノードＦＮＳＨは、Ｖｄａｔａ−Ｖｂｉａｓ１の電位を保持する。
Ｔ７は、信号線ＣＬにＬの信号を与える。よって、ノードＶｏｕｔはＶｃｄｓの電位を保持する。
Ｔ８は、読み出し選択線ＲＷＬにＬの信号を与えることで、トランジスタ２３をオフ状態にする。また信号線ＳＦ１ＥＮにＬの信号を与える。ノードＳＦｏｕｔは、信号線ＳＦ１ＥＮ及び信号線ＳＦ２ＥＮがＬになるため、ＶＤＤの電位になる。
Ｔ９は、信号線ＲＤＥにＬの信号を与えることで、スイッチＳ１をオフ状態にする。第１の期間が終了する。
次に第２の期間を開始する。
Ｔ１０は、データ書き込み制御線ＷＥにＨの信号を与えることで、スイッチＳ２をオン状態にする。また、データ書き込み回路２８は、信号線ＤＩＮに補正用データが与えられることで、Ｖｒｅｆの電位を出力する。
Ｔ１１は、書き込み制御線ＷＷＬにＨの信号を与えることで、トランジスタ２１をオン状態にする。Ｖｒｅｆの電位は、ノードＦＮに記憶される。
Ｔ１２は、書き込み制御線ＷＷＬにＬの信号を与えることで、トランジスタ２１をオフ状態にする。Ｖｒｅｆの電位は、ノードＦＮにＶｒｅｆに応じた電荷が保存される。
Ｔ１３は、データ書き込み制御線ＷＥにＬの信号を与えることで、スイッチＳ２をオフ状態にする。第２の期間が終了する。
次に第３の期間を開始する。
Ｔ１４は、信号線ＲＤＥにＨの信号を与えることで、スイッチＳ１をオン状態にする。
Ｔ１５は、読み出し選択線ＲＷＬにＨの信号を与えることで、メモリセル２０からデータを読み出す。このとき、データ読み出し線ＲＢＬは、Ｖｄａｔａ２の電位になる。ノードＳＦｏｕｔは、Ｖｒｅｆの電位に更新される。ノードＶｏｕｔは、トランジスタ３９がオフ状態のためＶｃｄｓ＋Ｖｒｅｆ−Ｖｄａｔａの電位を保持している。ノードＦＮＳＨは、更新されずにＶｄａｔａ−Ｖｂｉａｓ１の電位を保持している。
Ｔ１５とＴ１６の間で、アナログデジタル変換回路３９ａにて、ノードＶｏｕｔの電位をデジタルデータに変換してＤｏｕｔに出力する。次に、Ｔ１６では、信号線ＲＷＬにＬの信号を与えることで、スイッチＳ１をオフ状態にする。
Ｔ１７は、信号線ＲＤＥにＬの信号を与えることで、スイッチＳ１をオフ状態にする。第３の期間が終了する。
次に第４の期間を開始する。
Ｔ１８は、信号線ＷＢＥにＨの信号を与えることで、スイッチＳ３をオン状態にする。データ書き込み線ＷＢＬと、ノードＳＦｏｕｔと、がスイッチＳ３を介して電気的に接続される。信号線ＳＦ１ＥＮにＬの信号を与えることで、トランジスタ３６をオフ状態にする。信号線ＳＦ２ＥＮにＨの信号を与えることで、トランジスタ３４をオン状態にし、第３のソースフォロワ回路を動作させる。ノードＳＦｏｕｔには、Ｖｄａｔａの電位が与えられ、ノードＶｏｕｔは、Ｖｃｄｓの電位が与えられる。
Ｔ１９は、書き込み制御線ＷＷＬにＨの信号を与えることで、トランジスタ２１をオン状態にする。ノードＳＦｏｕｔのＶｄａｔａの電位は、ノードＦＮに記憶される。
Ｔ２０は、書き込み制御線ＷＷＬにＬの信号を与えることで、トランジスタ２１をオフ状態にする。ノードＦＮは、Ｖｄａｔａｎ電位に応じた電荷を保存する。
Ｔ２１は、信号線ＳＦ２ＥＮにＬの信号を与えることで、トランジスタ３４をオフ状態にする。信号線ＷＢＥにＬの信号を与えることで、スイッチＳ３をオフ状態にする。第４の期間が終了する。
図４は、一例として図２で説明した読み出し回路３０とは異なる構成の回路を示している。トランジスタ３１、トランジスタ３２、トランジスタ３３、トランジスタ３５、トランジスタ３７、及びトランジスタ３９がｎチャネル型のトランジスタで構成されている。またトランジスタ３４、トランジスタ３６が、ｐチャネル型のトランジスタで構成されている。したがって、図４は、第２のソースフォロワ回路と、第３のソースフォロワ回路が、Ｖｃｏｍの電位を基準として動作する。
図５の半導体装置１０は、メモリセル２０を複数用いて、レジスタを構成した例を示している。メモリセル２０は、デジタルデータ及びアナログデータが扱えるレジスタの機能を有している。図１と異なる点は、スイッチＳ１、スイッチＳ２、及びスイッチＳ３を制御するために、選択信号ＣＳを有している。選択信号ＣＳを有することで、データ書き込み回路２８と、データ読み出し回路３０を共通化することができる。図５では、ソース線ＳＬも、選択信号ＣＳに合わせて独立して配線を設けている。ただし、ソース線ＳＬは共通配線としてもよい。
図６の半導体装置１０は、複数のメモリセル２０を有している。メモリセル２０は、ＭＣ（０，０）乃至ＭＣ（ｍ、ｎ）で配置されている点が異なっている。メモリセル２０がｎ方向に延在するとき、データ書き込み線ＷＢＬ、データ読み出し線ＲＢＬ、及びソース線ＳＬを共通化することができる。したがって、ｎ方向に延在するメモリセル２０は、データ読み出し回路３０を共通化することができる。ｍ及びｎは、１以上の正の整数である。
データ読み出し回路３０は、列ごとにそれぞれ有した構成にすることが好ましい。読み出し制御線ＲＷＬを、同時に制御することで、ｍ方向に延在するメモリセル２０から並列にデータを読み出すことができる。さらに、並列にデータを書き戻すことができる。
図６は、データ書き込み回路２８を選択信号ＣＳで制御することができる。第２の期間は、並列で処理されるメモリセル２０に同じＶｒｅｆで書き込むことができることが好ましい。ただし、データ書き込み回路２８は、データ読み出し回路と同様に、列ごとにそれぞれ有した構成にしてもよい。
半導体装置１０は、メモリセル２０を複数有した構成にすることができる。本実施の形態で示したデータ読み出し回路３０を用いることで、データ読み出しにより破壊されるデータを簡便に書き戻すことができる。本実施の形態では、データ書き込み回路２８にデジタルアナログ変換回路を有し、データ読み出し回路３０にアナログデジタル変換回路３９ａを有することで、メモリセル２０は、アナログデータを扱うことができる。デジタルアナログ変換回路と、アナログデジタル回路の代わりに、比較回路を用いてもよい。比較回路を用いることでデジタルデータを扱うことに優れた構成とすることができる。デジタルデータを扱うときは、アナログデータを扱うときよりデータの劣化を抑えることができる。
なお、本実施の形態において、本発明の一態様について述べた。又は、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態及び他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、メモリセルを有した半導体装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様は、メモリセルを有した半導体装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、又は、有機半導体などの少なくとも一つを有していてもよい。又は例えば、場合によっては、又は、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、又は、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、電子機器がニューラルネットワークを有し、ニューラルネットワークが実施の形態１の半導体装置を有する構成について、図７及び図８を用いて説明する。
図７で示す半導体装置１０ａは、ニューラルネットワークにおける多層パーセプトロンとして機能することができるニューロンの模式図である。多層パーセプトロンは、入力層、中間層、出力層の３層構造を有しており、入力層の情報を、情報の特徴を抽出もしくは圧縮して出力層に出力することができる。
ニューロンは、次のような機能を備えていることが好ましい。ニューロンは、複数の入力信号を有し、それぞれの入力信号に重みを加えることができる。ニューロンは、重みが加えられた複数の入力信号を加算することで特徴を抽出する。特徴が指定された閾値を超えると、発火と判定して出力が変化する。
したがって、ニューロンは、入力信号とＩＮ（０）乃至ＩＮ（ｎ）と、増幅回路４１と、特徴抽出回路４２と、判定出力回路４３と、を有していることが好ましい。増幅回路４１は、入力信号に重みを加えることができる。特徴抽出回路４２は、増幅回路４１で重みが加えられた複数の入力信号を加算することができる。入力信号の総和は、判定出力回路４３の有する判定閾値によって判定することができる。判定された結果が判定閾値を超えたとき、発火と判定し、出力信号を変化させることができる。
さらに詳細な説明をする。増幅回路４１は、入力信号ＩＮに対して重み係数Ａを付加することができる。重み係数Ａは、メモリセルＭＣで設定される。ここでは、重み係数Ａを増幅率と置き換えてもよい。したがって、入力信号ＩＮに重み係数Ａが付加されたデータは、出力信号ｂとして特徴抽出回路４２に与えられる。また出力信号ｂには、オフセット成分を加えてもよい。
よって、特徴抽出回路４２の出力信号ｃは、式３で表すことができる。増幅回路４１に与える重み係数Ａは、全ての入力信号ＩＮに対して同じ重み係数Ａを設定してもよいし、それぞれの入力信号ＩＮに異なる重み係数Ａを設定してもよい。
上記条件のもと、特徴抽出回路４２は、入力信号ＩＮの総和（ネット値）を式３で表すことができる。ここで使用する出力信号ｃ（ｊ）は、複数あるニューロンのｊ番目を示している。ｊは、１以上の整数である。総和は、出力信号ｃ（ｊ）として判定出力回路４３に与えられる。
ｃ（ｊ）＝Σ（ＩＮ（ｉ）・Ａ（ｉ）＋Ｂ）（式３）
したがって判定出力回路４３が有する比較回路は、出力関数と置き換えることができる。出力関数がニューロンの出力信号ＯＵＴ（ｊ）は、式４で表される。
ＯＵＴ（ｊ）＝ｆ（ｃ（ｊ））（式４）
なお、出力関数ｆは、ニューロンの出力関数としてシグモイド関数などを用いることが知られている。本発明の一態様では、判定出力回路４３が、ニューロンの出力関数ｆとして機能することができる。判定出力回路４３には、メモリセルＭＣより閾値電位が判定閾値として与えられることが好ましい。ただし、判定閾値は、固定された閾値電位が与えられてもよい。したがって、判定出力回路４３を用いてニューラルネットワークにおける発火と呼ばれる条件を生成し２値化されたデジタル信号を出力信号ＯＵＴ（ｊ）として出力することができる。
図８は、ニューロンの重み係数Ａと、判定閾値と、を実施の形態１の半導体装置によって与える構成を示す。図８では、一例としてニューロンのｊ番目について説明する。ニューロンは、４つの入力信号ＩＮ（０）乃至ＩＮ（３）から、出力信号ＯＵＴ（ｊ）を生成する例を示している。
ニューロンは、メモリセルＭＣ（０）乃至、メモリセルＭＣ（４）、データ書き込み回路２８、データ読み出し回路３０、スイッチＳ１乃至スイッチＳ８、増幅回路４１ａ乃至増幅回路４１ｄと、特徴抽出回路４２と、判定出力回路４３と、を有している。
メモリセルＭＣ（０）乃至、メモリセルＭＣ（４）、データ書き込み回路２８、データ読み出し回路３０、スイッチＳ１乃至スイッチＳ３の説明は、実施の形態１で説明しているため、以降では省略する。したがって、図８では、スイッチＳ４乃至スイッチＳ８、増幅回路４１ａ乃至増幅回路４１ｄと、特徴抽出回路４２と、判定出力回路４３について説明する。
ここでは説明を簡便にするために、入力信号ＩＮ（０）について説明する。増幅回路４１ａは、メモリセルＭＣ（０）が更新されると、スイッチＳ４を信号ＳＥＬ（０）によって制御することで、重み係数Ａを更新することができる。データ読み出し線ＲＢＬは、メモリセルＭＣ（０）乃至メモリセルＭＣ（４）に共通配線として接続されているため、メモリセルＭＣ（０）が更新された後、増幅回路４１ａの重み係数Ａが更新されることが好ましい。また、増幅回路４１は、入力信号ＩＮ（０）が与えられる。
増幅回路４１ａは、入力信号ＩＮ（０）に重み係数Ａを加えて、出力信号ｂ（０）を出力する。
特徴抽出回路４２は、式３を用いて増幅回路４１ａ乃至増幅回路４１ｄの入力信号の総和が算出される。算出結果は、信号ｃ（ｊ）として判定出力回路４３に与えることができる。
判定出力回路４３は、信号ｃ（ｊ）が与えられると、判定閾値と比較することができる。比較結果が発火と判定されると、判定結果は、２値化されて出力信号ＯＵＴ（ｊ）にＨが出力される。それぞれのニューロンは、異なる判定閾値を有していることが好ましい、よって、判定閾値がメモリセルＭＣ（４）から与えられることが好ましい。また判定閾値は、アナログデータであることが好ましい。
よって、増幅回路４１及び判定出力回路４３は、アナログデータを記憶できることが好ましい。したがって、増幅回路４１及び判定出力回路４３が、読み出し回路３０が有する第１のソースフォロワ回路乃至第３のソースフォロワ回路を有していることが好ましい。
上記で示したように、ニューラルネットワークに用いられるニューロンは、重み係数Ａ、判定閾値などにアナログデータを用いることが好ましい。本実施の形態で示した構成を用いることで、アナログデータを簡便に扱うことができる。また、選択信号ＣＳを割り当てることで、ニューロン単位で、重み係数Ａ、判定閾値などを制御することができる。よって、アナログデータを記憶するメモリセルの制御は、デジタル回路によって構成されたニューラルネットワークよりも、回路の専有面積を小さくすることができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、半導体装置の断面構造について説明する。本実施の形態では、図１で示したメモリセル２０に対応する半導体装置の断面構造について説明する。
図１で説明したメモリセル２０は、図９、図１１、及び図１２に示すようにトランジスタ２１、トランジスタ２２、トランジスタ２３、及び容量素子２４を有する。
［断面構造１］
図９に示す半導体装置は、トランジスタ２１、トランジスタ２２、トランジスタ２３、及び容量素子２４を有している。トランジスタ２１は、トランジスタ２２及びトランジスタ２３の上方に設けられ、容量素子２４はトランジスタ２１の上方に設けられている。
トランジスタ２１は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタ（ＯＳトランジスタ）である。トランジスタ２１の説明については後述するが、図９に示す構造のＯＳトランジスタを設けることで、微細化しても歩留まり良くトランジスタ２１を形成できる。このようなＯＳトランジスタを半導体装置に用いることで、微細化又は高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。
図９及び図１０に示すにおいて、データ読み出し線ＲＢＬはトランジスタ２２のソースと電気的に接続され、ソース線ＳＬはトランジスタ２３のドレインと電気的に接続されている。また、データ書き込み線ＷＢＬはトランジスタ２１のソース及びドレインの一方と電気的に接続され、書き込み制御線ＷＷＬはトランジスタ２１の第１のゲートと電気的に接続され、配線ＢＧＥＬはトランジスタ２１の第２のゲートと電気的に接続されている。そして、トランジスタ２２のゲート、及びトランジスタ２１のソース及びドレインの他方は、容量素子２４の電極の一方と電気的に接続され、容量素子２４の電極の他方はコモン配線ＣＯＭと電気的に接続されている。読み出し選択線ＲＷＬはトランジスタ２３のゲートと電気的に接続されている。
トランジスタ２２と、トランジスタ２３とは、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、及びソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。以降では、説明を簡便にするため、トランジスタ２２を用いて説明を進める。
トランジスタ２２は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ２２をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図９に示すトランジスタ２２は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２２を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ２２などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ２２などから、トランジスタ２１が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。したがって、トランジスタ２１と、トランジスタ２２との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子２４、又はトランジスタ２１と電気的に接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０はプラグ、又は配線として機能を有する。また、プラグ又は配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、又は配線として機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２２とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２２からトランジスタ２１への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ２２からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図９において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、又は配線として機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２２とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２２からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図９において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、又は配線として機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２２とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２２からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図９において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、又は配線として機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ２２とトランジスタ２１とは、バリア層により分離することができ、トランジスタ２２からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１０、及び絶縁体２１４には、例えば、基板３１１、又はトランジスタ２２を設ける領域などから、トランジスタ２１を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２１等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。したがって、トランジスタ２１と、トランジスタ２２との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、及び絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２１への混入を防止することができる。また、トランジスタ２１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２１に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、及び絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、及び絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、及び絶縁体２１６には、導電体２１８、及びトランジスタ２１を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子２４、又はトランジスタ２２と電気的に接続するプラグ、又は配線としての機能を有する。導電体２１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、及び絶縁体２１４と接する領域の導電体２１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ２２とトランジスタ２１とは、酸素、水素、及び水に対するバリア性を有する層で、完全により分離することができ、トランジスタ２２からトランジスタ２１への水素の拡散を抑制することができる。
絶縁体２１４の上方には、トランジスタ２１が設けられている。なお図９に示すトランジスタ２１は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２１の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２１に酸化物半導体を用いる場合、トランジスタ２１近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２１が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２１を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２１の上部に形成される絶縁体２８１と絶縁体２２５に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ２１への混入を防止することができる。また、トランジスタ２１を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２１に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０絶縁体２８２、及び絶縁体２８６には、導電体２４６、及び導電体２４８等が埋め込まれている。
導電体２４６、及び導電体２４８は、容量素子２４、トランジスタ２１、又はトランジスタ２２と電気的に接続するプラグ、又は配線として機能を有する。導電体２４６、及び導電体２４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ２１の上方には、容量素子２４が設けられている。容量素子２４は、導電体１１０と、導電体１２０、及び絶縁体１３０とを有する。
また、導電体２４６、及び導電体２４８上に、導電体１１２を設けてもよい。導電体１１２は、容量素子２４、トランジスタ２１、又はトランジスタ２２と電気的に接続するプラグ、又は配線として機能を有する。導電体１１０は、容量素子２４の電極として機能を有する。なお、導電体１１２、及び導電体１１０は、同時に形成することができる。
導電体１１２、及び導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図９では、導電体１１２、及び導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、及び導電体１１０上に、容量素子２４の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層又は単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子２４は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子２４の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、及び絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
＜トランジスタ２１＞
上述したトランジスタ２１に適用可能なＯＳトランジスタの一例について説明する。
図１０（Ａ）は、トランジスタ２１の断面図であり、トランジスタ２１のチャネル幅方向の断面図でもある。
図１０（Ａ）に示すように、トランジスタ２１は、絶縁体２１２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物４０６ａと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｂと、酸化物４０６ａの上面の少なくとも一部に接して配置された酸化物４０６ｃと、酸化物４０６ｃの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、絶縁体４１２、導電体４０４ａ、及び導電体４０４ｂの側面に接して配置された側壁絶縁体４１８と、酸化物４０６ｂ、４０６ｃの上面と側面に接し、かつ側壁絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。
以下において、酸化物４０６ａ、４０６ｂ、４０６ｃをまとめて酸化物４０６という場合がある。導電体４０４ａ及び導電体４０４ｂをまとめて導電体４０４という場合がある。導電体３１０ａ及び導電体３１０ｂをまとめて導電体３１０という場合がある。
また、トランジスタ２１は、絶縁体４０１の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体３１０と、を有する構成にしてもよい。
導電体３１０は、絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。ここで、導電体３１０ａ及び導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
ここで、導電体３１０ａは、水又は水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料（水又は水素などの不純物の透過を抑制する機能を有する導電性材料ということもできる。）を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウムなどを用いることが好ましく、単層又は積層とすればよい。これにより、絶縁体２１４より下層から水素、水などの不純物が導電体３１０を通じて上層に拡散するのを抑制することができる。
また、導電体３１０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、下層から水又は水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水又は水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２２は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２４中の水、水素又は窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、及び絶縁体２２４は、第２のゲート絶縁膜として機能できる。
また図１０（Ｂ）には、図１０（Ａ）とは異なる構造のトランジスタ２１の断面図を図示する。図１０（Ｂ）は、図１０（Ａ）と同様に、トランジスタ２１のチャネル幅方向の断面図でもある。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。
以上のような金属酸化物を酸化物４０６ａとして用いて、酸化物４０６ａの伝導帯下端のエネルギーが、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物４０６ａの電子親和力が、酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、酸化物４０６ａ及び酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物４０６ａと酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物４０６ａと酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物４０６ｂに形成されるナローギャップ部分となる。酸化物４０６ａと酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、酸化物４０６は、領域４２６ａ、領域４２６ｂ、及び領域４２６ｃを有する。領域４２６ａは、図１０（Ａ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂ及び領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素又は窒素などの不純物元素が添加される。これにより、酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域４２６ｂ及び領域４２６ｃは、領域４２６ａより、水素及び窒素の少なくとも一方の濃度が大きくなることが好ましい。水素又は窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
なお、領域４２６ｂ及び領域４２６ｃは、酸素欠損を形成する元素、又は酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂ及び領域４２６ｃは、上記元素の一つ又は複数を含む構成にすればよい。
領域４２６ｂ及び領域４２６ｃは、酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、酸化物４０６ｂの領域４２６ｂ及び領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
絶縁体４１２は、酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を酸化物４０６ｂの上面に接して設けることにより、酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１０ｎｍ程度の膜厚にすればよい。
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下又は１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁体４１２及び導電体４０４は、酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、及び導電体４０４ｂの側面は略一致することが好ましい。
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、酸化物４０６ａ乃至酸化物４０６ｃとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、及びその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｃの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、酸化物４０６ｂに酸素を供給することが可能となる。これにより、酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
酸化物４０６は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
酸化物半導体は、少なくともインジウム又は亜鉛を含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム又はスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有するＩｎＭＺｎＯである場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
＜断面構造１の変形例１＞
また、本実施の形態の変形例の一例を、図１１に示す。図１１は、図９と、トランジスタ２２の構成が異なる。
図１１に示すトランジスタ２２はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ２２は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
＜断面構造１の変形例２＞
また、本実施の形態の変形例の一例を、図１２に示す。図１２は、図９と、容量素子２４の構成が異なる。
図１２に示す半導体装置では、絶縁体２８６の上に絶縁体２８７が設けられ、導電体１１２が絶縁体２８７に埋め込まれ、絶縁体２８７の上に絶縁体１５５が設けられ、絶縁体１５５に形成された複数の開口に導電体１１０が設けられ、導電体１１０の上に絶縁体１３０が設けられ、絶縁体１３０の上に、導電体１１０と重なるように導電体１２０が設けられる。また、トランジスタ２１と電気的に接続される導電体２４８と、トランジスタ２２と電気的に接続される導電体２４８と、を接続するように導電体１１２を設け、当該導電体１１２に接して導電体１１０を設ければよい。また、絶縁体２８７、絶縁体１５５は、絶縁体３２０と同様の材料を用いることができる。
図１２に示す容量素子２４において、絶縁体１５５に形成された開口の中で、導電体１１０と、絶縁体１３０と、導電体１２０が重なるので、導電体１１０、絶縁体１３０、及び導電体１２０は被覆性の良好な膜にすることが好ましい。このため、導電体１１０、絶縁体１３０、及び導電体１２０は、ＣＶＤ法、ＡＬＤ法などの良好な段差被覆性を有する成膜方法を用いて成膜することが好ましい。
容量素子２４は、絶縁体１５５に設けられた開口の形状に沿って形成されるため、当該開口が深く形成されるほど静電容量を増加させることができる。また、当該開口の数を増やすほど静電容量を増加させることができる。このような容量素子２４を形成することにより、容量素子２４の上面積を増やすことなく、静電容量を増加させることができる。
以上が変形例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。又は、微細化又は高集積化された半導体装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、半導体装置の一形態を、図１３−図１５を用いて説明する。
＜半導体ウエハ、チップ＞
図１３（Ａ）は、ダイシング処理が行われる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図１３（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行う。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図１４（Ａ）及び図１４（Ｂ）、図１５（Ａ）−（Ｅ）を用いて説明する。なお、電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図１４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行う（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、又はテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、又はウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行う（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断及び成形加工する「成形工程」を行う（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行う（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７５０は、リード７５５及びチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図１４（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
図１４（Ｂ）に示す電子部品７５０の適用例について説明する。電子部品７５０は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ（ＵＳＢ；Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の各種のリムーバブル記憶装置に適用することができる。図１５（Ａ）−（Ｅ）を用いて、リムーバブル記憶装置の幾つかの構成例について説明する。
図１５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ５１００は、筐体５１０１、キャップ５１０２、ＵＳＢコネクタ５１０３及び基板５１０４を有する。基板５１０４は、筐体５１０１に収納されている。基板５１０４には、電子部品であるメモリチップ等が設けられている。例えば、基板５１０４には、メモリチップ５１０５、コントローラチップ５１０６が取り付けられている。メモリチップ５１０５は、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。コントローラチップ５１０６は、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１０５とコントローラチップ５１０６とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３をメモリチップ５１０５でなく、コントローラチップ５１０６に組み込んだ構成としてもよい。ＵＳＢコネクタ５１０３が外部装置と接続するためのインターフェースとして機能する。
図１５（Ｂ）はＳＤカードの外観の模式図であり、図１５（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１１３には、メモリチップ５１１４、コントローラチップ５１１５が取り付けられている。メモリチップ５１１４には、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。コントローラチップ５１１５には、プロセッサ、ワークメモリ、ＥＣＣ回路等が組み込まれている。なお、メモリチップ５１１４とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更してもよい。例えば、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３をメモリチップ５１１４でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。
基板５１１３の裏面側にもメモリチップ５１１４を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信が行うことができ、メモリチップ５１１４のデータの読み出し、書き込みが可能となる。
図１５（Ｄ）はＳＳＤの外観の模式図であり、図１５（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、電子部品であるメモリチップ等が設けられている。例えば、基板５１５３には、メモリチップ５１５４、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。メモリチップ５１５４には、先の実施の形態で説明したメモリセルアレイ２６１０、ローデコーダ２６２１、ワード線ドライバ回路２６２２、ビット線ドライバ回路２６３０、カラムデコーダ２６３１、プリチャージ回路２６３２、センスアンプ２６３３、出力回路２６４０などが組み込まれている。基板５１５３の裏面側にもメモリチップ５１５４を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路などが組み込まれている。なお、メモリチップ５１５４と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、又は場合によって、適宜回路構成を変更しても良い。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。
なお図１４（Ｂ）に示す電子部品７５０は、画素を７６８０×４３２０のマトリクス状に配置するスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で表示可能な表示システムのように、大規模な画像データを扱うシステムにおけるフレームメモリに適用することも有効である。本発明の一態様の半導体装置は、多値データを複数の電圧値としてメモリセルに記憶する場合には、書き込む電圧値を狭い範囲に収めることができ、読み出されるデータの信頼性を向上することができる。本発明の一態様の適用により、フレームメモリの読み出し精度を向上させることができる。また記憶容量の増大を図ることができるため、８Ｋの解像度で表示可能な表示システムへの適用が極めて有効となる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
＜電子機器＞
本発明の一態様に係る半導体装置を有する電子部品は、様々な電子機器に用いることができる。図１６に、本発明の一態様に係る電子部品を用いた電子機器の具体例を示す。
図１６（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、及びライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図１６（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、及び操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図１６（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、及びポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図１６（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、及び接続部２９４６等を有する。操作スイッチ２９４４及びレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図１６（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、及び表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図１６（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
例えば、本発明の一態様の半導体装置を有する電子部品は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つもしくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、もしくは電流のばらつき、又は、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、又はチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
１０ａ 半導体装置
２０ メモリセル
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
２４ 容量素子
２８ データ書き込み回路
３０ データ読み出し回路
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ 容量素子
３９ トランジスタ
３９ａ アナログデジタル変換回路
４１ 増幅回路
４１ａ 増幅回路
４１ｄ 増幅回路
４２ 特徴抽出回路
４３ 判定出力回路
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１５０ 絶縁体
１５５ 絶縁体
２０５ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２５ 絶縁体
２３０ 酸化物
２４６ 導電体
２４８ 導電体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
２８７ 絶縁体
３１０ 導電体
３１０ａ 導電体
３１０ｂ 導電体
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４０１ 絶縁体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０４ｃ 導電体
４０６ 酸化物
４０６ａ 酸化物
４０６ｂ 酸化物
４０６ｃ 酸化物
４１２ 絶縁体
４１８ 側壁絶縁体
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５４ 実装基板
７５５ リード
２６１０ メモリセルアレイ
２６２１ ローデコーダ
２６２２ ワード線ドライバ回路
２６３０ ビット線ドライバ回路
２６３１ カラムデコーダ
２６３２ プリチャージ回路
２６３３ センスアンプ
２６４０ 出力回路
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
５１００ ＵＳＢメモリ
５１０１ 筐体
５１０２ キャップ
５１０３ ＵＳＢコネクタ
５１０４ 基板
５１０５ メモリチップ
５１０６ コントローラチップ
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１４ メモリチップ
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５４ メモリチップ
５１５５ メモリチップ
５１５６ コントローラチップ

Claims (12)

  1. データ書き込み回路と、データ読み出し回路と、メモリセルと、データ読み出し線と、データ書き込み線と、を有する半導体装置であって、
    前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１のノードと、を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記データ書き込み線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記データ読み出し線と電気的に接続され、
    前記第１のノードは、前記第１のトランジスタのソース又はドレインの他方と、前記第２のトランジスタのゲートとが接続することで形成され、
    前記データ書き込み回路は、前記第１のデータと、補正用データと、を前記データ書き込み線を介して前記メモリセルに書き込む機能を有し、
    前記第１のトランジスタは、オフ状態になることで前記第１のノードが記憶する第１のデータ又は前記補正用データに応じた電荷を保持する機能を有し、
    前記データ読み出し回路は、
    前記第３のトランジスタをオン状態にすることで、前記データ読み出し線を介して前記第１のデータに対応する第１の電位を読み出す機能と、
    前記第１の電位を保持する機能と、
    前記第２の電位を読み出す機能と、
    前記第１のデータを、前記メモリセルに前記データ書き込み線を介して書き戻す機能と、
    を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記半導体装置は、さらに、第１のスイッチと、第２のスイッチと、第３のスイッチと、を有し、
    前記データ読み出し回路は、前記第１のスイッチを介して前記データ読み出し線と電気的に接続され、
    前記データ書き込み回路は、前記第２のスイッチを介して前記データ書き込み線と電気的に接続され、
    前記データ読み出し回路は、前記第３のスイッチを介して前記データ書き込み線と電気的に接続され、
    前記第２のスイッチと、前記第３のスイッチとをオフ状態にし、
    前記第１のスイッチをオン状態にし、
    前記データ読み出し回路が前記第１の電位を前記メモリセルから読み出し、且つ記憶する機能を有し、
    前記第１のスイッチと、前記第３のスイッチとをオフ状態にし、
    前記第２のスイッチをオン状態にし、
    前記データ書き込み回路が前記補正用データを前記メモリセルに書き込む機能を有し、
    前記第２のスイッチと、前記第３のスイッチとをオフ状態にし、
    前記第１のスイッチをオン状態にし、
    前記データ読み出し回路が前記第２の電位を前記メモリセルから読み出す機能を有し、
    前記第１のスイッチと、前記第２のスイッチとをオフ状態にし、
    前記第３のスイッチをオン状態にし、
    前記第１のデータを前記メモリセルに書き戻す機能を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記データ書き込み回路は、デジタルアナログ変換回路を有することを特徴とする半導体装置。
  4. 請求項１又は請求項２において、
    前記データ書き込み回路は、比較回路を有することを特徴とする半導体装置。
  5. 請求項１又は請求項２において、
    前記データ読み出し回路は、第１のソースフォロワ回路、第２のソースフォロワ回路、第３のソースフォロワ回路、容量素子、第２のノード、第３のノード、入力端子、及び第１の出力端子を有し、
    前記第１のソースフォロワ回路は、第４のトランジスタを有し、
    前記第２のソースフォロワ回路は、第５のトランジスタと、第６のトランジスタと、第７のトランジスタと、を有し、
    前記第３のソースフォロワ回路は、前記第５のトランジスタと、第８のトランジスタと、第９のトランジスタと、第１０のトランジスタと、を有し、
    前記入力端子は、前記第１のスイッチを介して前記データ読み出し線に電気的に接続され、
    前記出力端子は、前記第３のスイッチを介して前記データ書き込み線に電気的に接続され、
    前記入力端子は、前記第４のトランジスタのソース又はドレインの一方と、前記第１０のトランジスタのソース又はドレインの一方と、前記第６のトランジスタのゲートとが電気的に接続され、
    前記出力端子は、前記第５のトランジスタのソース又はドレインの一方と、前記第６のトランジスタのソース又はドレインの一方と、前記第８のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とが電気的に接続され、
    前記第６のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第８のトランジスタのソース又はドレインの他方は、前記第９のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１０のトランジスタのソース又はドレインの他方は、前記第８のトランジスタのゲートと電気的に接続され、
    前記第２のノードは、前記第８のトランジスタのゲートと、前記第１０のトランジスタのソース又はドレインの他方とが接続されることで形成され、
    前記第３のノードは、前記出力端子と、前記容量素子の電極の一方とが接続されることで形成され、
    前記第１のソースフォロワ回路は、
    前記第１のデータが、前記メモリセルが有する前記第２のトランジスタのゲートに与えられる機能と、
    第１の入力が、第４のトランジスタのゲートに与えられる機能と、
    前記第１の電位が、前記入力端子に与えられる機能と、を有し、
    前記第２のソースフォロワ回路は、
    第３の入力が、前記第５のトランジスタのゲートに与えられる機能と、
    前記第１の電位が、前記第６のトランジスタのゲートに与えられる機能と、
    第２の出力が、前記第３のノードに与えられる機能と、を有し、
    前記第３のソースフォロワ回路は、
    第３の入力が、前記第５のトランジスタのゲートに与えられる機能と、
    前記第２のノードに保持された第１の電位が、前記第８のトランジスタのゲートに与えられる機能と、
    第３の出力が、前記第３のノードに与えられる機能と、を有することを特徴とする半導体装置。
  6. 請求項５において、
    前記データ読み出し回路は、さらに第２の出力端子と、アナログデジタル変換回路と、を有し、
    前記第１のデータを、前記アナログデジタル変換回路を介して前記第２の出力回路に出力する機能を有することを特徴とする半導体装置。
  7. 請求項５において、
    前記データ読み出し回路は、さらに第２の出力端子と、比較回路と、を有し、
    前記第１のデータを、前記比較回路を介して前記第２の出力回路に出力する機能を有することを特徴とする半導体装置。
  8. 請求項１又は請求項５において、
    前記第１のトランジスタは、半導体層に金属酸化物を有することを特徴とする半導体装置。
  9. 請求項８において、
    半導体層に金属酸化物を有する前記第１のトランジスタは、バックゲートを有することを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一の前記半導体装置と、
    前記半導体装置に電気的に接続されたリードと、
    を有することを特徴とする電子部品。
  11. 請求項１０に記載の前記電子部品と、
    前記電子部品が設けられたプリント基板と、
    前記プリント基板が格納された筐体と、
    を有することを特徴とする電子機器。
  12. 請求項１乃至請求項９のいずれか一の前記半導体装置を有する電子機器において、
    前記電子機器は、ニューラルネットワークを有し、
    前記ニューラルネットワークは、複数のニューロンを有し、
    前記ニューロンは、前記半導体装置と、増幅回路と、特徴抽出回路と、判定出力回路とを有し、
    前記増幅回路は、前記半導体装置からアナログデータの重み係数を与えられる機能を有し、
    前記判定出力回路は、前記半導体装置からアナログデータの判定閾値を与えられる機能を有することを特徴とする電子機器。
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