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CN116157911A - 半导体装置 - Google Patents

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CN116157911A
CN116157911A CN202180059759.5A CN202180059759A CN116157911A CN 116157911 A CN116157911 A CN 116157911A CN 202180059759 A CN202180059759 A CN 202180059759A CN 116157911 A CN116157911 A CN 116157911A
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CN
China
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potential
wiring
current
insulator
Prior art date
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Application number
CN202180059759.5A
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乡户宏充
津田一树
黑川义元
大下智
金村卓郎
力丸英史
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Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

提供一种具有新颖结构的半导体装置。该半导体装置包括第一晶体管、第二晶体管、第三晶体管及电容器。第一晶体管具有在关闭状态时保持对应于通过第一晶体管供应到第三晶体管的栅极的第一数据的第一电位的功能。电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在第三晶体管的栅极中保持的第一电位变为第二电位的功能。第二晶体管具有使第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能。第三晶体管具有使对应于第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能。当第三晶体管在亚阈值区域中工作时，输出电流流过。

Description

半导体装置
技术领域
本说明书说明半导体装置等。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入输出装置、其驱动方法或者其制造方法。
背景技术
现在，以人脑结构为模型的集成电路的开发日益火热。该集成电路组装有作为脑子结构的电子电路且包括相当于人脑的“神经元”及“神经突触”的电路。因此，有时将上述集成电路称为“神经形性(neuro-morphic)”、“脑子形性(brain-morphic)”或“脑子激发(brain-inspire)”。该集成电路具有非诺依曼型体系结构，与随着处理速度的增大功耗也变高的诺依曼型体系结构相比，可以期待以极低功耗进行并列处理。
包括“神经元”及“神经突触”的模仿神经网络的数据处理模型被称为人工神经网络(ANN)。通过利用人工神经网络，甚至可以以与人等同或者超过人的精度进行推断。在人工神经网络中，主要进行神经元输出的权重之和的运算，即积和运算。
非专利文献1提出了一种使用非易失性存储元件的积和运算电路。在该积和运算电路中，各存储元件中利用在沟道形成区域中包含硅的晶体管的亚阈值区域中的工作，输出与对应于储存在各存储元件中的乘数的数据和对应于被乘数的输入数据之乘法运算对应的电流。另外，在该积和运算电路中，利用各列的存储元件所输出的电流之和取得与积和运算对应的数据。因为该积和运算电路包括存储元件，所以不需要在乘法运算和加法运算中从外部存储器读出和写入数据。因此，可以减少起因于读出和写入等的数据传送次数，可期待降低功耗。
[先行技术文献]
[非专利文献]
[非专利文献1]X.Guo et al.，“Fast，Energy-Efficient，Robust，andReproducible Mixed-Signal Neuromorphic Classifier Based on Embedded NOR FlashMemory Technology”IEDM2017，pp.151-154.
发明内容
发明所要解决的技术问题
在上述积和运算电路使用在外部的存储器中保存的数据进行运算的情况下，在数据的写入及读出时，向各布线供应数据信号或电位。在用来进行运算的晶体管中，在数据写入和数据读出中施加到漏极端子的电压变动。因为漏极端子的电压变动引起晶体管特性例如阈值电压的变动，所以被读出的数据的精度有可能下降。
另外，在由数字电路进行积和运算时，因晶体管的微型化而增加贯通电流等，有可能导致功耗的增大。在积和运算等反复进行的运算处理中，不但提高运算处理速度而且提高单位功率的运算处理能力是很重要的。
本发明的一个方式的目的之一是提供一种被读出的数据的精度得到提高的半导体装置。本发明的一个方式的目的之一是提供一种单位功率的运算处理能力优良的半导体装置。本发明的一个方式的目的之一是提供一种具有新颖结构的能够进行积和运算的半导体装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。此外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种包括第一晶体管、第二晶体管、第三晶体管及电容器的半导体装置，其中，第一晶体管具有在关闭状态时保持对应于通过第一晶体管供应到第三晶体管的栅极的第一数据的第一电位的功能，电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在第三晶体管的栅极中保持的第一电位变为第二电位的功能，第二晶体管具有使第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，第三晶体管具有使对应于第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，并且，当第三晶体管在亚阈值区域中工作时，输出电流流过。
本发明的一个方式是一种包括第一晶体管、第二晶体管、第三晶体管及电容器的半导体装置，其中，第一晶体管具有在关闭状态时保持对应于通过第一晶体管供应到第三晶体管的栅极的第一数据的第一电位的功能，电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在第三晶体管的栅极中保持的第一电位变为第二电位的功能，第二晶体管具有使第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，第三晶体管具有使对应于第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，当第三晶体管在亚阈值区域中工作时，输出电流流过，并且，第二晶体管及第三晶体管各自包括背栅极，供应到该背栅极的电位为第三晶体管的源极和漏极中的另一个的电位。
本发明的一个方式是一种包括第一晶体管、第二晶体管、第三晶体管及电容器的半导体装置，其中，第一晶体管具有在关闭状态时保持对应于通过第一晶体管供应到第三晶体管的栅极的第一数据的第一电位的功能，电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在第三晶体管的栅极中保持的第一电位变为第二电位的功能，第二晶体管具有使第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，第三晶体管具有使对应于第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，当第三晶体管在亚阈值区域中工作时，输出电流流过，并且，第二晶体管及第三晶体管各自包括背栅极，供应到该背栅极的电位低于第三晶体管的源极和漏极中的另一个的电位。
在本发明的一个方式的半导体装置中，优选的是，第一晶体管包括在沟道形成区域中包含金属氧化物的半导体层。
在本发明的一个方式的半导体装置中，优选的是，金属氧化物包含In、Ga及Zn。
在本发明的一个方式的半导体装置中，优选的是，第二晶体管及第三晶体管各自包括在沟道形成区域中包含硅的半导体层。
本发明的一个方式是一种包括上述本发明的一个方式的半导体装置以及外壳的电子设备，其中，由半导体装置进行神经网络的运算。
注意，本发明的其他方式被记载于以下说明的实施方式及附图中。
发明效果
本发明的一个方式可以提供一种被读出的数据的精度得到提高的半导体装置。本发明的一个方式可以提供一种单位功率的运算处理能力优良的半导体装置。本发明的一个方式可以提供一种具有新颖结构的能够进行积和运算的半导体装置。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图简要说明
图1是说明半导体装置的结构例子的图。
图2A及图2B是说明半导体装置的结构例子的图。
图3A及图3B是说明半导体装置的结构例子的图。
图4A、图4B、图4C及图4D是说明半导体装置的结构例子的图。
图5是说明半导体装置的结构例子的图。
图6A及图6B是说明半导体装置的结构例子的图。
图7是说明运算电路的结构例子的图。
图8A、图8B及图8C是说明运算电路的结构例子的图。
图9A、图9B、图9C及图9D是说明运算电路的结构例子的图。
图10A、图10B及图10C是说明运算电路的结构例子的图。
图11是说明运算电路的结构例子的时序图。
图12A及图12B是说明神经网络的图。
图13是示出晶体管的结构例子的图。
图14A及图14B是示出晶体管的结构例子的图。
图15是说明集成电路的结构例子的图。
图16A及图16B是说明集成电路的应用例子的图。
图17A及图17B是说明集成电路的应用例子的图。
图18A、图18B及图18C是说明集成电路的应用例子的图。
图19是说明集成电路的应用例子的图。
图20A、图20B及图20C是说明半导体装置的结构例子的图。
图21A、图21B及图21C是说明半导体装置的模拟结果的图。
图22A、图22B及图22C是说明半导体装置的模拟结果的图。
图23是说明运算装置的图。
图24A及图24B是说明运算装置的图。
图25是说明运算装置的图。
图26A及图26B是说明运算装置的图。
图27A及图27B是说明运算装置的图。
图28是说明运算装置的图。
图29是说明运算装置的图。
实施发明的方式
下面，对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被设定为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书中被省略。
在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素等，并有时省略重复说明。
在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。
此外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“_n”，“_m，n”等用于识别的符号。例如，将第二布线GL表示为布线GL_2。
(实施方式1)
对本发明的一个方式的半导体装置的结构及工作等进行说明。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置以及电子设备等有时可以说是包括半导体装置。
图1是用来说明本发明的一个方式的半导体装置10的图。
半导体装置10包括参照单元21及运算单元31。参照单元21包括晶体管22、晶体管23、晶体管24及电容器25。运算单元31包括晶体管32、晶体管33、晶体管34及电容器35。如图1所示，参照单元21及运算单元31所包括的晶体管及电容器连接于布线WSL、布线XCL、布线VBL、布线WCL及供应地电位的布线中的至少一个。
参照单元21具有在数据的写入及读出时所设定的电流流过来执行运算单元31的运算工作的功能。具体而言，参照单元21具有如下功能：在写入数据时基准电流流过，在参照单元21内保持基准电压，然后，在读出数据时使对应于供应到运算单元31的输入数据(X)的电流流过参照单元21，由此控制流过运算单元31的电流。注意，有时将参照单元21简称为单元。
接着，说明参照单元21内的连接关系。
晶体管22的栅极与布线WSL连接。晶体管22的源极和漏极中的一个与晶体管23的源极和漏极中的一个及布线XCL连接。晶体管22的源极和漏极中的另一个与晶体管24的栅极及电容器25的一个电极连接。在写入数据时使晶体管22处于开启状态，将基准电压写入到参照单元21内的保持节点(晶体管24的栅极)，使其处于关闭状态，由此可以将基准电压保持在参照单元21内。
晶体管23的栅极与布线VBL连接。晶体管23的背栅极与晶体管24的源极和漏极中的另一个连接。晶体管23的源极和漏极中的一个与晶体管22的源极和漏极中的一个及布线XCL连接。晶体管23的源极和漏极中的另一个与晶体管24的源极和漏极中的一个连接。晶体管23使晶体管24的源极和漏极中的一个的电位成为对应于晶体管23的栅极电位的电位。
晶体管24的栅极与晶体管22的源极和漏极中的另一个及电容器25的一个电极连接。注意，将连接晶体管24的栅极、晶体管22的源极和漏极中的另一个及电容器25的一个电极的节点也称为保持节点。可以将保持节点设定为对应于流过晶体管24的电流的电位。晶体管24的背栅极与晶体管24的源极和漏极中的另一个连接。晶体管24的源极和漏极中的另一个与供应低电源电位(例如，地电位)的布线连接。该供应地电位的布线被用作使电流流在晶体管24的源极与漏极之间的布线。晶体管24的源极和漏极中的另一个与晶体管23的背栅极及晶体管24的背栅极连接。由于晶体管23的背栅极及晶体管24的背栅极被供应固定电位，所以晶体管23及晶体管24的晶体管特性得到稳定。晶体管24使对应于晶体管24的栅极电位的输出电流流过源极和漏极中的另一个。
电容器25的一个电极与晶体管22的源极和漏极中的另一个及晶体管24的栅极连接。电容器25的另一个电极与布线XCL连接。电容器25在一个电极处于电浮动状态时根据另一个电极的电位的变化使一个电极的电位变化。
在写入数据时，运算单元31具有如下功能：使对应于保持在运算单元31中的权重数据(W)的电流流过，在其内部保持对应于该电流的电压。另外，在读出数据时，运算单元31具有如下功能：在写入数据时保持的电压根据流过参照单元21的电流被升压，由此使对应于权重数据与输入数据的运算的电流流过。有时将权重数据称为第一数据，将输入数据称为第二数据。注意，运算单元31有时简称为单元。此外，权重数据例如为对应于在人工神经网络的积和运算时使用的权重参数的数据(权重数据)。
接着，说明运算单元31内的连接关系。
晶体管32的栅极与布线WSL连接。晶体管32的源极和漏极中的一个与晶体管33的源极和漏极中的一个及布线WCL连接。晶体管32的源极和漏极中的另一个与晶体管34的栅极及电容器35的一个电极连接。在写入数据时使晶体管32处于开启状态，将对应于权重数据的电压写入到运算单元31内，使其处于关闭状态，由此可以将对应于权重数据的电压保持在运算单元31内。
晶体管33的栅极与布线VBL连接。晶体管33的背栅极与晶体管34的源极和漏极中的另一个连接。晶体管33的源极和漏极中的一个与晶体管32的源极和漏极中的一个及布线WCL连接。晶体管33的源极和漏极中的另一个与晶体管34的源极和漏极中的一个连接。晶体管33使晶体管34的源极和漏极中的一个的电位成为对应于晶体管33的栅极电位的电位。
晶体管34的栅极与晶体管32的源极和漏极中的另一个及电容器35的一个电极连接。注意，将连接晶体管34的栅极、晶体管32的源极和漏极中的另一个及电容器35的一个电极的节点也称为保持节点。晶体管34的背栅极与晶体管34的源极和漏极中的另一个连接。晶体管34的源极和漏极中的另一个与供应低电源电位(例如，地电位)的布线连接。该供应地电位的布线被用作使电流流在晶体管34的源极与漏极之间的布线。晶体管34的源极和漏极中的另一个与晶体管33的背栅极及晶体管34的背栅极连接。由于晶体管33的背栅极及晶体管34的背栅极被供应固定电位，所以晶体管33及晶体管34的晶体管特性得到稳定。晶体管34使对应于晶体管34的栅极电位的输出电流流过源极和漏极中的另一个。
电容器35的一个电极与晶体管32的源极和漏极中的另一个及晶体管34的栅极连接。电容器35的另一个电极与布线XCL连接。电容器35在一个电极处于电浮动状态时根据另一个电极的电位的变化使一个电极的电位变化。
接着，说明参照单元21及运算单元31所包括的晶体管。
在没有特别的说明的情况下，晶体管24及晶体管34在亚阈值区域中工作。在亚阈值区域中工作的晶体管的漏极电流Id可以由算式(1)表示。
[算式1]
Figure BDA0004113695510000091
在算式(1)中，I0表示Vg＝Vth时的漏极电流，q表示元电荷，Vg表示栅极电压，Vth表示阈值电压，η表示被器件结构等决定的系数，kB表示玻尔兹曼常数，T表示温度。如算式(1)所示，在亚阈值区域中工作的晶体管的漏极电流Id不依赖于漏极电压。流过晶体管24及晶体管34的电流是在亚阈值区域中工作时流过的电流量。晶体管24及晶体管34的亚阈值区域中的电流可以减少漏极电压的偏差的影响。因此，可以提高通过运算得到的数据的精度。
在本说明书等中，亚阈值区域是指在示出晶体管的栅极电压(Vg)-漏极电流(Id)特性的图表中栅极电压低于阈值电压的区域。此外，亚阈值区域是指偏离缓变沟道近似(只考虑漂移电流的模型)的伴随载流子扩散的电流流过的区域。此外，亚阈值区域是指相对于栅极电压的增大漏极电流以指数函数增大的区域。此外，亚阈值区域包括可被视为上述各区域的区域。
此外，晶体管工作在亚阈值区域时的漏极电流被称为亚阈值电流。亚阈值电流不依赖漏极电压而相对于栅极电压以指数函数增大。在使用亚阈值电流的电路工作中，可以减少漏极电压不均匀的影响。
另外，晶体管32及晶体管22具有通过使其处于关闭状态来保持晶体管24的栅极及晶体管34的栅极的电位的功能。具体而言，具有保持对应于经过晶体管32供应到晶体管34的栅极的数据的电位的功能。例如，晶体管32及晶体管22优选为OS晶体管。例如，晶体管32及晶体管22的沟道形成区域更优选为包含铟、镓和锌中的至少一个的氧化物。另外，也可以使用包含铟、元素M(作为元素M例如可以举出选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种等)和锌中的至少一个的氧化物代替上述氧化物。
OS晶体管在关闭状态下流过源极与漏极间的电流，即，泄漏电流极小。通过使用OS晶体管作为晶体管32及/或晶体管22，可以抑制晶体管32及/或晶体管22的泄漏电流，由此可以降低半导体装置10的功耗。具体而言，可以使晶体管24的栅极及晶体管34的栅极各自保持的电位的变动非常小，因此可以减少该电位的刷新工作。此外，通过减少刷新工作可以降低半导体装置10的功耗。另外，通过使从保持节点向布线WCL或布线XCL的泄漏电流非常小，单元可以长时间将保持节点的电位保持。
当OS晶体管的栅极电压小于晶体管的阈值电压时，可以使每沟道宽度1μm为小于1×10-20A、小于1×10-22A或小于1×10-24A等极小的漏极电流流过。此外，当OS晶体管的栅极电压为晶体管的阈值电压时，可以使每沟道宽度1μm为1.0×10-8A以下、1.0×10-12A以下或1.0×10-15A以下等的漏极电流流过。由此，OS晶体管可以在亚阈值区域中工作的栅极电压的范围内使大小不同的亚阈值电流流过。也就是说，OS晶体管可以扩大工作在亚阈值区域的栅极电压的范围。具体而言，在OS晶体管的阈值电压为Vth的情况下，可以在亚阈值区域中利用在(Vth-1.0V)以上且Vth以下或者在(Vth-0.5V)以上且Vth以下的范围的栅极电压进行电路工作。
另一方面，Si晶体管的关态电流大，工作在亚阈值区域的栅极电压的范围窄。在利用亚阈值电流的情况下，与Si晶体管相比，OS晶体管能够在宽的栅极电压范围进行电路工作。
用作氧化物半导体的金属氧化物带隙为2.5eV以上，所以OS晶体管具有极小的关态电流(off-state current)。作为一个例子，可以将源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度1μm的关态电流设定为低于1×10-20A，优选低于1×10-22A，更优选低于1×10-24A。因此，在OS存储器中，通过OS晶体管从保持节点泄漏的电荷量极少。
作为应用于OS晶体管的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M为Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。尤其是在将使用Ga作为M的金属氧化物用于OS晶体管的情况下，优选调整元素比例，由此可以形成场效应迁移率等电特性优良的晶体管。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
为了提高OS晶体管的可靠性、电特性，用于半导体层的金属氧化物优选为CAAC-OS、CAC-OS、nc-OS等的具有结晶部的金属氧化物。CAAC-OS是c-axis-aligned crystallineoxide semiconductor的简称。CAC-OS是Cloud-Aligned Composite oxide semiconductor的简称。nc-OS是nanocrystalline oxide semiconductor的简称。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
CAC-OS具有使成为载流子的电子(或空穴)流过的功能以及不使成为载流子的电子流过的功能。通过分离使电子流过的功能和不使电子流过的功能，可以最大限度地提高双方的功能。换言之，通过将CAC-OS用于OS晶体管的沟道形成区域，可以实现高通态电流及极低关态电流的双方。
OS晶体管是以电子为多数载流子的积累型晶体管。由此，该OS晶体管与具有pn结的反转型晶体管相比作为短沟道效应之一的DIBL(Drain-Induced Barrier Lowering，漏极导致的势垒降低)的影响小。换言之，与Si晶体管相比，OS晶体管对短沟道效应具有高耐性。
此外，通过使用OS晶体管作为晶体管33、34及晶体管23、24，可以在亚阈值区域较广的电流范围中工作，由此可以降低耗电流。此外，通过使用OS晶体管作为晶体管33、34及晶体管23、24，也可以同时制造晶体管22、晶体管32与晶体管33、34及晶体管23、24，由此有时可以缩短运算电路的制造工序。另外，作为晶体管33、34及晶体管23、24，除了OS晶体管以外还可以使用在沟道形成区域中包含硅的晶体管(以下，称为Si晶体管)。作为硅，例如可以使用非晶硅(有时称为氢化非晶硅)、微晶硅、多晶硅或单晶硅等。
在作为晶体管33、34及晶体管23、24使用Si晶体管的情况下，优选的是，采用设置被用作晶体管的背栅极的电极或本体电极等构成要素的结构，向该背栅极供应的电位为向晶体管34、24的源极和漏极中的另一个供应的地电位。通过采用该结构，可以稳定晶体管33、34及晶体管23，24的电特性。
此外，虽然图1所示的晶体管22及晶体管32包括背栅极，但本发明的一个方式的半导体装置不局限于此。例如，图1所示的晶体管22及晶体管32也可以为具有不包括背栅极的结构，即单栅极结构的晶体管。此外，供应到背栅极的电位或信号可以为如地电位那样的固定电位或供应到栅极的信号。
此外，虽然图1所示的晶体管32至34及晶体管22至24为n沟道型晶体管，但本发明的一个方式的半导体装置不局限于此。例如，也可以将晶体管32至34及晶体管22至24的一部分或全部置换成p沟道型晶体管。此外，当将晶体管32至34及晶体管22至24的一部分或全部置换成p沟道型晶体管时，可以根据需要改变布线所供应的电压等，以使晶体管32至34及晶体管22至24进行所希望的工作。
关于上述晶体管的结构、极性的变更例子不局限于对晶体管32至34及晶体管22至24的使用。例如，也可以同样地改变说明书中的其他部分所记载的晶体管或其他附图表示的晶体管的结构、极性等。
接着，说明与参照单元21及运算单元31连接的布线WSL、布线XCL、布线VBL及布线WCL。
向布线WSL供应控制被用作开关的晶体管22及晶体管32的开启或关闭的信号。布线WSL被用作向参照单元21及运算单元31写入数据时的写入字线。通过向布线XCL或布线WCL供应对应于想要写入的数据的电流或电压，向参照单元21及运算单元31写入数据。通过开启晶体管22及晶体管32来写入该数据。此时，布线WCL为H电平(高电平电位)。此外，通过以关闭晶体管22及晶体管32的方式进行控制，在参照单元21及运算单元31中保持数据。此时，布线WCL为L电平(低电平电位)。
布线WCL具有向运算单元31使对应于权重数据(也称为第一数据、第一输入数据)的电流量(权重电流或电流IWut)流过的功能或者供应根据运算单元所保持的电位使电流流过的恒定电位Vd的功能。
布线XCL具有向参照单元21及运算单元31使对应于参照数据的电流量(参照电流或电流IXut)或者对应于输入数据(也称为第二数据、第二输入数据)的电流量(输入电流或电流IX)流过的功能。
布线VBL是被供应恒定电位Vb的布线。恒定电位Vb是用来在参照单元21及运算单元31中固定晶体管24、晶体管34的各漏极端子的电位的电位。通过向晶体管23、晶体管33的栅极供应恒定电位Vb，可以稳定对应于布线WCL的电位变动的晶体管24及晶体管34的阈值电压等晶体管特性。
尤其是，在晶体管34及晶体管24为沟道长度短的短沟道晶体管的情况下，由于漏致势垒降低(Drain-Induced Barrier Lowering：DIBL)而阈值电压下降，从而漏极电流Id依赖于漏极电压Vd。因此，向晶体管23、晶体管33的栅极供应恒定电位Vb且减小晶体管24、晶体管34的漏极电压的变化的结构是有效的。通过采用该结构，可以提高通过运算得到的数据的精度。
接着，参照图2A及图2B说明将图1中的参照单元21、运算单元31设置为多个的结构。图2A示出写入数据时的工作的概要，图2B示出读出数据时的工作的概要。
图2A、图2B示出包括多个参照单元21_1至21_m(相当于图1中的参照单元21)的参照单元部20、包括多个运算单元31_1，1至31_m，n(相当于图1中的运算单元31)的运算单元部30。此外，在图2A、图2B中，将多个布线XCL表示为布线XCL_1至XCL_m。此外，在图2A、图2B中，将多个布线WCL表示为布线WCL_1至WCL_n。注意，m及n都是自然数。
注意，在图2A、图2B中，参照单元部20及运算单元部30所包括的单元被配置为在行方向上包括n+1个单元且在列方向上包括m个单元的矩阵状。参照单元部20及运算单元部30所包括的单元被配置为在行方向上包括2个以上的单元且在列方向上包括1个以上的单元的矩阵状即可。
为了便于说明，在图2A及图2B中，简化示出参照单元21及运算单元31。参照单元部20中的参照单元21的端子CP相当于图1的电容器25的另一个电极。参照单元部20中的参照单元21的端子TW相当于与图1的晶体管22的源极和漏极中的一个及晶体管23的源极和漏极中的一个连接的端子。运算单元部30中的运算单元31的端子CP相当于图1的电容器35的另一个电极。运算单元部30中的运算单元31的端子TX相当于与图1的晶体管32的源极和漏极中的一个及晶体管33的源极和漏极中的一个连接的端子。
在图2A所示的写入数据时的工作中，使电流IXut流过各行的参照单元21。供应到各行的电流为被归一化的电流IXut，它们彼此相等。电流IXut相当于与参照数据对应的电流量(参照电流)。因为通过电容器与各行的运算单元31连接，所以电流不流过。在参照单元21中，以保持对应于流过的电流的电压的方式进行工作。
另外，在图2A所示的写入数据时的工作中，使电流IW1至IWn(IW)流过各列的运算单元。供应到各列的电流相当于被归一化的电流IWut乘以权重数据w的电流量(IW＝w×IWut)。电流IW1至IWn有可能按每个列不同。
在图2B所示的读出数据时的工作中，使电流IX1至IXm(IX)流过各行的参照单元21。供应到各行的电流IX1至IXm相当于被归一化的电流IXut乘以输入数据x的电流量(IX＝x×IXut)。电流IX1至IXm有可能按每个行不同。电流IXut优选等于电流IWut。
在图2B所示的读出数据时的工作中，因电流IX1至IXm而保持在参照单元21中的电压被升压。根据该升压，布线XCL_1至XCL_m也被升压，所以在运算单元31中因电容器35的电容耦合而所保持的电压被升压。并且，将布线WCL_1至WCL_n的电位设定为电压Vd。此时，流过晶体管34的电流量Ir相当于在写入数据时运算单元31所保持的电流值(IW)与在读出数据时流过参照单元21的电流值(IX)之积(电流Ir11至Irmn)。通过估计流过各列的电流Ir11至Irm之和，可以输出相当于输入数据与权重数据的积和的运算结果的数据。
注意，运算单元部30所包括的单元各自具有的晶体管32至34的尺寸(例如，沟道长度、沟道宽度、晶体管的结构等)优选彼此相等。另外，参照单元部20所包括的单元各自具有的晶体管22至24的尺寸优选彼此相等。另外，晶体管22和晶体管32的尺寸优选彼此相等。另外，晶体管23和晶体管33的尺寸优选彼此相等。另外，晶体管24和晶体管34的尺寸优选彼此相等。
通过使晶体管的尺寸彼此相等，可以使各晶体管的电特性大致相等。因此，使单元31_1，1至单元31_m，n各自包括的晶体管32的尺寸相等，使单元31_1，1至单元31_m，n各自包括的晶体管33的尺寸相等，使单元31_1，1至单元31_m，n各自包括的晶体管34的尺寸相等，由此单元31_1，1至单元31_m，n的每一个在彼此相同的条件下可以进行大致相同的工作。这里，相同的条件例如是指：向晶体管32的源极、漏极、栅极等输入的电位；向晶体管33的源极、漏极、栅极等输入的电位；向晶体管34的源极、漏极、栅极等输入的电位；单元31_1，1至单元31_m，n的每一个所保持的电压；等。另外，使单元21_1至单元21_m各自包括的晶体管22的尺寸相等，使单元21_1至单元21_m各自包括的晶体管23的尺寸相等，使单元21_1至单元21_m各自包括的晶体管24的尺寸相等，由此单元21_1至单元21_m例如可以使工作及该工作的结果大致相同。在彼此相同的条件下，可以进行大致相同的工作。这里，相同的条件例如是指：向晶体管22的源极、漏极、栅极等输入的电位；向晶体管23的源极、漏极、栅极等输入的电位；向晶体管24的源极、漏极、栅极等输入的电位；单元21_1至单元21_m的每一个所保持的电压；等。
参照图3A说明写入数据时的参照单元21及运算单元31的工作。
将布线WSL设定为H电平，使晶体管22及晶体管32处于开启状态(ON)。使作为参照电流的电流IXut流过布线XCL。此外，使电流IW流过布线WCL。电流IW相当于权重数据w乘以被归一化的电流IWut的电流(附图中的IW＝wIWut)。
在参照单元21中，使晶体管22处于开启状态。作为晶体管24的栅极的保持节点的电位成为电流IXut流过晶体管24的电位Vg1。因此，晶体管24可以使电流IXut的电流流在晶体管24的源极-漏极间。在本说明书等中，有时将这种工作称为“将流在参照单元21的晶体管24的源极-漏极间的电流设定(编程)为IXut”等。
在运算单元31中，使晶体管32处于开启状态。作为晶体管34的栅极的保持节点的电位成为电流IW流过晶体管34的电位Vg2。因此，将流在运算单元31的晶体管34的源极-漏极间的电流设定为IW。
在写入数据时经过布线XCL供应到参照单元21的电流IXut可以由算式(2)表示。
[算式2]
Figure BDA0004113695510000171
在算式(2)中，Vg1表示作为晶体管24的栅极的保持节点的电位。在算式(2)中，Vth1’表示晶体管24的阈值电压。
在写入数据时经过布线WCL供应到运算单元31的电流IW可以由算式(3)表示。
[算式3]
Figure BDA0004113695510000172
在算式(3)中，Vg2表示作为晶体管34的栅极的保持节点的电位。在算式(3)中，Vth1表示晶体管34的阈值电压。电流IW可以由权重数据w与被归一化的电流IWut之积表示。
另外，当Vth2为晶体管33的阈值电压且Vth2’为晶体管23的阈值电压时，供应到布线VBL的电压Vb满足Vb>Vth2’且Vb>Vth2。通过具有该结构，可以将晶体管24的漏极电压设定为(Vb-Vth2)。另外，可以将晶体管34的漏极电压设定为(Vb-Vth2’)。就是说，可以将晶体管24及晶体管34的漏极电压设定为不依赖于布线WCL及布线XCL的电位的电位。因此，可以抑制晶体管34及晶体管24的阈值电压因DIBL而下降并提高通过运算得到的数据的精度。
参照图3B说明读出数据时的参照单元21及运算单元31的工作。注意，在数据写入与数据读出之间的期间，可以设置保持所设定的电流的期间。在该保持所设定的电流的期间，使晶体管22及晶体管32处于关闭状态(OFF)。通过作为晶体管22及晶体管32使用OS晶体管，可以继续保持相当于所设定的电流的保持节点的电位。
在参照单元21中，将布线WSL设定为L电平，使晶体管22处于关闭状态(OFF)。使作为输入电流的电流IX流过布线XCL。电流IX相当于输入数据x乘以被归一化的电流Ixut的电流(附图中的IX＝xIxut)。通过电流IX流过晶体管24，作为晶体管24的栅极的保持节点的电位变动为Vg1+Δ，布线XCL的电位也相应地变动。
在运算单元31中，将布线WSL设定为L电平，使晶体管32处于关闭状态(OFF)。因此，运算单元31的保持节点处于电浮动状态。因参照单元21的工作所引起的布线XCL的电位变动而发生电容器35的电容耦合，由此运算单元31的保持节点的电位Vg2变动为Vg1+Δ。通过运算单元31的保持节点的电位变动为Vg2+Δ，电流Ir流过运算单元31的晶体管34。
在读出数据时经过布线WSL供应到参照单元21的电流IX可以由算式(4)表示。Vg1+Δ表示在使电流IX流过参照单元21时发生的参照单元21的保持节点的电位变化。
[算式4]
Figure BDA0004113695510000191
在算式(4)中，Δ可以由算式(5)所示的输入数据x表示。
[算式5]
Figure BDA0004113695510000192
根据算式(4)、算式(5)，电流IX可以由输入数据x与被归一化的电流IXut之积表示。
在读出数据时将布线WCL设定为电压Vd，使得电流流过各行的运算单元31。并且，通过运算单元31的保持节点的电位变为Vg2+Δ来流过运算单元31的晶体管34的电流Ir可以由算式(6)表示。
[算式6]
Figure BDA0004113695510000193
根据算式(3)、算式(5)可以将算式(6)中的Ir估计为相当于权重数据w与输入数据x之积的电流。由于可以将流过各行的运算单元31的电流加在一起，所以通过将流过布线WCL的电流输出到外部，可以输出对应于权重数据w与输入数据x的积和运算处理的运算结果的信号。
图4A及图4B所示的运算单元31A是作为比较例子示出的电路图，其不包括图1的半导体装置10中的晶体管22及晶体管33。注意，在图4A及图4B中，为了说明具体工作例子，将运算单元31A所包括的晶体管34A的阈值设定为0.5V。将电位Vb设定为0.7V。
在图4A所示的写入数据的工作中，当使晶体管32A开启时，用来使电流IW流过的电压0.4V作为上述Vg2被写入到晶体管34A的栅极的保持节点。
在图4B所示的读出数据的工作中，使晶体管32A关闭，将布线WCL的电位Vd设定为1.2V。需要使电流Ir流过各行的运算单元，因此在读出数据的工作时需要将Vd设定为较高的值。
在图4A及图4B所示的半导体装置10B的运算单元31A中，在写入数据的工作和读出数据的工作中晶体管34A的漏极电压分别为0.4V和1.2V，电压差很大。因此，流过运算单元31A的电流Ir的偏差也很大。
参照图4C及图4D说明本发明的一个方式的半导体装置10。为了进行比较，在图4C及图4D中说明进行与图4A及图4B同样的工作的情况。
图4C及图4D示出运算单元31所包括的各构成要素。在图4C及图4D中，将晶体管33及晶体管34的阈值电压都设定为0.5V。将电位Vb设定为0.7V。
在图4C所示的写入数据的工作中，当使晶体管32开启时，用来使电流IW流过的电压0.4V作为上述Vg2被写入到晶体管34的栅极的保持节点。在图4C中，晶体管34的漏极电压为0.2V，即从电压Vb减去晶体管33的阈值电压的电压。
在图4D所示的读出数据的工作中，使晶体管32关闭，将布线WCL的电压Vd设定为1.2V。需要使电流Ir流过各行的运算单元，因此在读出数据的工作时需要将Vd设定为较高的值。在图4D中，与图4C同样，晶体管34的漏极电压为0.2V，即从电压Vb减去晶体管33的阈值电压的电压。
在图4C及图4D所示的运算单元31中，在写入数据的工作和读出数据的工作中晶体管34A的漏极电压都为0.2V，电压差很小。因此，流过运算单元31的电流Ir也可以减少偏差。
另外，参照图5所示的半导体装置10B说明图1所示的半导体装置10的变形例子。在图5中说明与图1不同的部分，省略重复结构的说明。
图5所示的半导体装置10B包括参照单元21B及运算单元31B。参照单元21B包括晶体管22、晶体管23B、晶体管24B及电容器25。运算单元31B包括晶体管32、晶体管33B、晶体管34B及电容器35。
晶体管23B及晶体管24B的背栅极被供应电压Vbody。电压Vbody是比地电位小的电压。晶体管23B及晶体管24B的晶体管特性得到稳定。
与此同样，晶体管33B及晶体管34B的背栅极被供应电压Vbody。晶体管33B及晶体管34B的晶体管特性得到稳定。
参照图6A及图6B对图5的半导体装置10B进行与图4A、图4B及图4C、图4D同样的说明。
图6A及图6B示出运算单元31B所包括的各构成要素。在图6A及图6B中，将晶体管33B及晶体管34B的阈值电压都设定为0.8V。将电压Vb设定为1.0V。晶体管33B及晶体管34B的阈值电压例如由-1V的电压Vbody向正方向漂移，例如从0.5V漂移到0.8V。
在图6A所示的写入数据的工作中，当使晶体管32开启时，用来使电流IW流过的电压0.7V作为上述Vg2被写入到晶体管34B的栅极的保持节点。在图6A中，晶体管34B的漏极电压为0.2V，即从电压Vb减去晶体管33B的阈值电压的电压。
在图6B所示的读出数据的工作中，使晶体管32关闭，将布线WCL的电压Vd设定为1.2V。需要使电流Ir流过各行的运算单元，因此在读出数据的工作时需要将Vd设定为较高的值。在图4D中，与图6A同样，晶体管34B的漏极电压为0.2V，即从电压Vb减去晶体管33B的阈值电压的电压。
图6A及图6B所示的运算单元31B在写入数据的工作和读出数据的工作中晶体管34B的漏极电压都为0.2V，电压差很小。因此，读出的运算单元的电流Ir也可以减少偏差。
并且，图6A、图6B所示的运算单元31B根据电压Vbody可以减小晶体管33B的漏极电压的变化。例如，在图6A、图6B中，写入数据的工作与读出数据的工作之间的晶体管33B的漏极电压差为0.5V(1.2V与0.7V之差)。另一方面，在将电压Vbody设定为地电位的图4C、图4D中，写入数据的工作与读出数据的工作之间的晶体管33B的漏极电压差为0.8V(1.2V与0.4V之差)。
如上所述，图5的半导体装置10B可以抑制漏极电压的变动所引起的晶体管的特性变动而减小数据读出工作中的电流Ir的偏差。
如上所说明，本发明的一个方式可以提供一种被读出的数据的精度得到提高的半导体装置。
(实施方式2)
在本实施方式中，说明可以使用本发明的一个方式的半导体装置的运算装置的一个例子。运算装置包括能够进行积和运算的电路。运算装置有时被称为运算电路。
<运算装置的结构例子>
图7示出进行第一数据与第二数据的积和运算的运算装置的结构例子。图7所示的运算装置MAC1为如下电路，即进行对应于各单元所保持的电位的第一数据(权重数据)与被输入的第二数据(输入数据)的积和运算且使用该积和运算的结果进行激活函数的运算的电路。另外，第一数据及第二数据例如可以为模拟数据或多值数据(离散数据)。
运算装置MAC1包括电路WCS、电路XCS、电路WSD、电路SWS1、电路SWS2、单元阵列CA及转换电路ITRZ_1至转换电路ITRZ_n。
单元阵列CA包括单元31_1，1至单元31_m，n及单元21_1至单元21_m。例如，与上述实施方式所说明的运算单元31同样，单元31_1，1至单元31_m，n各自包括晶体管32、晶体管33、晶体管34及电容器35。例如，与上述实施方式所说明的参照单元21同样，单元21_1至单元21_m各自包括晶体管22、晶体管23、晶体管24及电容器25。注意，在以下说明中，有时将上述实施方式1所说明的“源极和漏极中的一个”记载为“第一端子”，将“源极和漏极中的另一个”记载为“第二端子”。另外，在以下说明中，有时将电容器的“一个电极”记载为“第一端子”，将“另一个电极”记载为“第二端子”。
在图7的单元31_1，1中，将晶体管32的第一端子、晶体管34的栅极和电容器35的第一端子的连接部分表示为节点NN_11。同样地，在图7的单元31_1，n、单元31_m，1及单元31_m，n中，将同样的连接部分表示为节点NN_1n、节点NN_m1及节点NN_mn。同样地，在图7的单元21_1及单元21_m中，将同样的连接部分表示为节点NN_ref1及节点NNref_m。注意，节点NN_11至节点NN_mn及节点NNref_1至节点NNref_m被用作各单元的保持节点。
电路SWS1例如包括晶体管F3_1至晶体管F3_n。晶体管F3_1的第一端子与布线WCL_1电连接，晶体管F3_1的第二端子与电路WCS电连接，晶体管F3_1的栅极与布线SWL1电连接。晶体管F3_n的第一端子与布线WCL_n电连接，晶体管F3_n的第二端子与电路WCS电连接，晶体管F3_n的栅极与布线SWL1电连接。
作为晶体管F3_1至晶体管F3_n例如可以使用可用于单元阵列CA所包括的晶体管的晶体管。尤其是，作为晶体管F3_1至晶体管F3_n优选使用OS晶体管。
电路SWS1被用作使电路WCS与布线WCL_1至布线WCL_n各自之间处于导通状态或非导通状态的电路。
电路SWS2例如包括晶体管F4_1至晶体管F4_n。晶体管F4_1的第一端子与布线WCL_1电连接，晶体管F4_1的第二端子与转换电路ITRZ_1的输入端子电连接，晶体管F4_1的栅极与布线SWL2电连接。晶体管F4_n的第一端子与布线WCL_n电连接，晶体管F4_n的第二端子与转换电路ITRZ_n的输入端子电连接，晶体管F4_n的栅极与布线SWL2电连接。
作为晶体管F4_1至晶体管F4_n例如可以使用可用于单元阵列CA所包括的晶体管的晶体管。尤其是，作为晶体管F4_1至晶体管F4_n优选使用OS晶体管。
电路SWS2具有使布线WCL_1与转换电路ITRZ_1之间及布线WCL_n与转换电路ITRZ_n之间处于导通状态或非导通状态的功能。
电路WCS具有传输储存在单元阵列CA中的各单元中的数据的功能。
电路XCS与布线XCL_1至布线XCL_m电连接。电路XCS具有使与后述的参考数据对应的电流量的电流或与第二数据对应的电流量的电流流过单元阵列CA中的单元21_1及单元21_m的功能。
电路WSD与布线WSL_1至布线WSL_m电连接。电路WSD具有在将第一数据写入到单元31_1，1至单元31_m，n时向布线WSL_1至布线WSL_m供应规定信号来选择第一数据写入对象的存储单元CA的行的功能。就是说，布线WSL_1至布线WSL_m被用作写入字线。
另外，电路WSD例如与布线SWL1及布线SWL2电连接。电路WSD具有向布线SWL1供应规定信号来使电路WCS与单元阵列CA间处于导通状态或非导通状态的功能以及向布线SWL2供应规定信号来使转换电路ITRZ_1至转换电路ITRZ_n与单元阵列CA间处于导通状态或非导通状态的功能。
转换电路ITRZ_1至转换电路ITRZ_n例如各自包括输入端子及输出端子。例如，转换电路ITRZ_1的输出端子与布线OL_1电连接，转换电路ITRZ_n的输出端子与布线OL_n电连接。
转换电路ITRZ_1至转换电路ITRZ_n具有在输入端子被输入电流时将该电流转换为对应于其量的电压，从输出端子输出该电压的功能。该电压例如可以为模拟电压、数字电压等。另外，转换电路ITRZ_1至转换电路ITRZ_n也可以各自包括函数类运算电路。此时，例如，也可以利用被转换的电压由该运算电路进行函数的运算，将运算结果输出到布线OL_1至布线OL_n。
尤其是，当进行分层神经网络的运算时，作为上述函数例如可以使用sigmoid函数、tanh函数、softmax函数、ReLU函数、阈值函数等。
<<电路WCS、电路XCS>>
在此，说明电路WCS及电路XCS的具体例子。
首先，说明电路WCS。图8A是示出电路WCS的一个例子的方框图。在图8A中，为了示出电路WCS与其周围电路的电连接还示出电路SWS1、晶体管F3、布线SWL1及布线WCL。另外，晶体管F3是图7的运算装置MAC1中的晶体管F3_1至晶体管F3_n中的任一个，布线WCL是图7的运算装置MAC1中的布线WCL_1至布线WCL_n中的任一个。
作为一个例子，图8A所示的电路WCS包括开关SWW。开关SWW的第一端子与晶体管F3的第二端子电连接，开关SWW的第二端子与布线VINIL1电连接。布线VINIL1被用作对布线WCL供应用于初始化的电位的布线，用于初始化的电位可以为接地电位(GND)、低电平电位、高电平电位等。开关SWW只在对布线WCL供应用于初始化的电位时处于开启状态，在除此之外的情况下处于关闭状态。
作为开关SWW，例如可以使用模拟开关或晶体管等电开关等。当作为开关SWW例如使用晶体管时，该晶体管例如可以使用可用于单元阵列CA所包括的晶体管的晶体管。另外，除了电开关以外，也可以使用机械开关。
另外，作为一个例子，图8A的电路WCS包括多个电流源CS。具体而言，电路WCS具有将K位(2K值)(K是1以上的整数)的第一数据输出为电流的功能，此时，电路WCS包括2K-1个电流源CS。电路WCS包括一个将相当于第一位的值的信息输出为电流的电流源CS、两个将相当于第二位的值的信息输出为电流的电流源CS、以及2K-1个将相当于第K位的值的信息输出为电流的电流源CS。
在图8A中，各电流源CS包括端子T1及端子T2。各电流源CS的端子T1与电路SWS1中的晶体管F3的第二端子电连接。另外，一个电流源CS的端子T2与布线DW_1电连接，两个电流源CS的端子T2都与布线DW_2电连接，2K-1个电流源CS的端子T2都与布线DW_K电连接。
电路WCS中的多个电流源CS具有将同一恒定电流IWut从各自的端子T1输出的功能。恒定电流IWut相当于实施方式1所说明的被归一化的电流IWut。注意，实际上在运算装置MAC1的制造阶段中，有时因各电流源CS中的晶体管的电特性的波动产生误差。因此，多个电流源CS的端子T1各自输出的恒定电流IWut的误差优选在10％以内，更优选在5％以内，进一步优选在1％以内。在本实施方式中，假定从电路WCS中的多个电流源CS的端子T1输出的恒定电流IWut之间没有误差而进行说明。
布线DW_1至布线DW_K被用作发送用来从与其电连接的电流源CS输出恒定电流IWut的控制信号的布线。具体而言，例如，在布线DW_1被供应高电平电位时，电连接到布线DW_1的电流源CS作为恒定电流使IWut流过晶体管F3的第二端子，在布线DW_1被供应低电平电位时，电连接到布线DW_1的电流源CS没有输出IWut。
电连接到布线DW_1的一个电流源CS所供应的电流相当于第一位的值，电连接到布线DW_2的两个电流源CS所供应的电流相当于第二位的值，电连接到布线DW_K的K个电流源CS所供应的电流相当于第K位的值。
注意，在图8A中示出K为3以上的整数的情况下的电路WCS，在K为1的情况下，作为图8A的电路WCS采用不设置电连接到布线DW_2至布线DW_K的电流源CS的结构即可。另外，当K为2的情况下，作为图8A的电路WCS采用不设置电连接到布线DW_3至布线DW_K的电流源CS的结构即可。
接着，说明电流源CS的具体结构例子。
图9A所示的电流源CS1是可用于图8A的电路WCS中的电流源CS的电路，电流源CS1包括晶体管Tr1及晶体管Tr2。
晶体管Tr1的第一端子与布线VDDL电连接，晶体管Tr1的第二端子与晶体管Tr1的栅极、晶体管Tr1的背栅极、晶体管Tr2的第一端子电连接。晶体管Tr2的第二端子与端子T1电连接，晶体管Tr2的栅极与端子T2电连接。另外，端子T2与布线DW电连接。
布线DW是图8A的布线DW_1至布线DW_n中的任一个。
布线VDDL被用作供应恒定电压的布线。该恒定电压例如可以为高电平电位。
当将布线VDDL所供应的恒定电压设定为高电平电位时，晶体管Tr1的第一端子被输入高电平电位。另外，将晶体管Tr1的第二端子的电位设定为比该高电平电位低的电位。此时，晶体管Tr1的第一端子被用作漏极，晶体管Tr1的第二端子被用作源极。另外，晶体管Tr1的栅极和晶体管Tr1的第二端子是电连接着的，因此晶体管Tr1的栅极-源极间电压为0V。因此，当晶体管Tr1的阈值电压在适当的范围内时，亚阈值区域的电流范围的电流(漏极电流)流过晶体管Tr1的第一端子-第二端子间。在晶体管Tr1为OS晶体管的情况下，该电流之量例如优选为1.0×10-8A以下，更优选为1.0×10-12A以下，进一步优选为1.0×10-15A以下。另外，例如该电流更优选在相对于栅极-源极间电压呈指数增加的范围。就是说，晶体管Tr1被用作使亚阈值区域中工作时的电流范围内的电流流过的电流源。该电流相当于上述IWut或下述IXut。
晶体管Tr2被用作开关元件。此外，当晶体管Tr2的第一端子的电位比晶体管Tr2的第二端子的电位高时，晶体管Tr2的第一端子被用作漏极，晶体管Tr2的第二端子被用作源极。另外，晶体管Tr2的背栅极和晶体管Tr2的第二端子是电连接着的，因此背栅极-源极间电压为0V。因此，在晶体管Tr2的阈值电压在适当的范围内的情况下，在晶体管Tr2的栅极被输入高电平电位时晶体管Tr2处于开启状态，在晶体管Tr2的栅极被输入低电平电位时晶体管Tr2处于关闭状态。具体而言，当晶体管Tr2处于开启状态时，上述亚阈值区域的电流范围的电流从晶体管Tr1的第二端子流到端子T1，当晶体管Tr2处于关闭状态时，该电流不从晶体管Tr1的第二端子流到端子T1。
注意，可用于图8A的电路WCS中的电流源CS的电路不局限于图9A的电流源CS1。例如，电流源CS1具有电连接晶体管Tr2的背栅极和晶体管Tr2的第二端子的结构，但是也可以采用晶体管Tr2的背栅极电连接到其他布线的结构。图9B示出这样的结构例子。图9B所示的电流源CS2具有晶体管Tr2的背栅极电连接到布线VTHL的结构。在电流源CS2中，因为布线VTHL与外部电路等电连接，所以可以利用该外部电路等对布线VTHL供应规定电位来对晶体管Tr2的背栅极供应该规定电位。由此，可以改变晶体管Tr2的阈值电压。通过增高晶体管Tr2的阈值电压，可以使晶体管Tr2的关态电流变小。
另外，例如，电流源CS1具有电连接晶体管Tr1的背栅极和晶体管Tr1的第二端子的结构，但是也可以采用晶体管Tr2的背栅极和第二端子之间的电压由电容器保持的结构。图9C示出这样的结构例子。图9C所示的电流源CS3除了晶体管Tr1及晶体管Tr2以外还包括晶体管Tr3、电容器C6。电流源CS3的与电流源CS1不同之处在于：通过电容器C6电连接晶体管Tr1的第二端子和晶体管Tr1的背栅极；以及电连接晶体管Tr1的背栅极和晶体管Tr3的第一端子。另外，电流源CS3具有晶体管Tr3的第二端子与布线VTL电连接且晶体管Tr3的栅极与布线VWL电连接的结构。在电流源CS3中，通过对布线VWL供应高电平电位而使晶体管Tr3处于开启状态，可以使布线VTL和晶体管Tr1的背栅极之间处于导通状态。此时，可以从布线VTL向晶体管Tr1的背栅极输入规定电位。并且，通过对布线VWL供应低电平电位而使晶体管Tr3变为关闭状态，可以由电容器C6保持晶体管Tr1的第二端子和晶体管Tr1的背栅极之间的电压。就是说，通过决定布线VTL供应到晶体管Tr1的背栅极的电压，可以改变晶体管Tr1的阈值电压，由晶体管Tr3和电容器C6可以固定晶体管Tr1的阈值电压。
另外，例如，作为可用于图8A的电路WCS中的电流源CS的电路也可以使用图9D所示的电流源CS4。电流源CS4具有将图9C的电流源CS3的晶体管Tr2的背栅极电连接到布线VTHL而不电连接到晶体管Tr2的第二端子的结构。就是说，与图9B的电流源CS2同样，在电流源CS4中，根据布线VTHL所供应的电位可以改变晶体管Tr2的阈值电压。
当在电流源CS4中大电流流过晶体管Tr1的第一端子-第二端子间时，为了使该电流从端子T1流到电流源CS4的外部，需要增高晶体管Tr2的通态电流。此时，在电流源CS4中，通过对布线VTHL供应高电平电位来降低晶体管Tr2的阈值电压且增高晶体管Tr2的通态电流，可以使流过晶体管Tr1的第一端子-第二端子间的大电流从端子T1流到电流源CS4的外部。
作为图8A的电路WCS中的电流源CS使用图9A至图9D所示的电流源CS1至电流源CS4，可以使得电路WCS输出与K位的第一数据对应的电流。另外，该电流之量例如可以为晶体管34在亚阈值区域工作的范围内的流过第一端子-第二端子间的电流。
另外，作为图8A的电路WCS也可以使用图8B所示的电路WCS。图8B的电路WCS具有布线DW_1至布线DW_K分别连接有一个图9A的电流源CS的结构。另外，在晶体管Tr1_1的沟道宽度为w_1，晶体管Tr1_2的沟道宽度为w_2且晶体管Tr1_K的沟道宽度为w_K时，各沟道宽度之比为w_1：w_2：w_K＝1：2：2K-1。流过在亚阈值区域中工作的晶体管的源极-漏极间的电流与沟道宽度成比例，因此与图8A的电路WCS同样，图8B所示的电路WCS可以输出与K位的第一数据对应的电流。
晶体管Tr1(包括晶体管Tr1_1至晶体管Tr2_K)、晶体管Tr2(包括晶体管Tr2_1至晶体管Tr2_K)及晶体管Tr3例如可以使用可用于单元阵列CA所包括的晶体管的晶体管。尤其是，晶体管Tr1(包括晶体管Tr1_1至晶体管Tr2_K)、晶体管Tr2(包括晶体管Tr2_1至晶体管Tr2_K)及晶体管Tr3优选使用OS晶体管。
接着，说明电路XCS的具体例子。
图8C是示出电路XCS的一个例子的方框图。注意，在图8C中，为了示出电路WCS与其周围电路的电连接还示出布线XCL。另外，布线XCL是图7的运算装置MAC1中的布线XCL_1至布线XCL_m中的任一个。
作为一个例子，图8C所示的电路XCS包括开关SWX。开关SWX的第一端子与布线XCL、多个电流源CS电连接，开关SWX的第二端子与布线VINIL2电连接。布线VINIL2被用作对布线XCL供应用于初始化的电位的布线，用于初始化的电位可以为接地电位(GND)、低电平电位、高电平电位等。另外，可以使布线VINIL2所供应的用于初始化的电位与布线VINIL1所供应的电位相等。开关SWX只在对布线XCL供应用于初始化的电位时处于开启状态，在除此之外的情况下处于关闭状态。
开关SWX例如可以为可用于开关SWW的开关。
另外，作为图8C的电路XCS的电路结构可以采用与图8A的电路WCS几乎同样的结构。具体而言，电路XCS具有将参照数据输出为电流的功能以及将L位(2L值)(L是1以上的整数)的第二数据输出为电流的功能，此时，电路XCS包括2L-1个电流源CS。电路XCS包括一个将相当于第一位的值的信息输出为电流的电流源CS、两个将相当于第二位的值的信息输出为电流的电流源CS、以及2L-1个将相当于第L位的值的信息输出为电流的电流源CS。
此外，电路XCS作为电流输出的参照数据例如可以为第一位的值为“1”且第二位以后的值为“0”的信息。
在图8C中，一个电流源CS的端子T2与布线DX_1电连接，两个电流源CS的端子T2都与布线DX_2电连接，2L-1个电流源CS的端子T2都与布线DX_L电连接。
电路XCS中的多个电流源CS具有作为同一恒定电流将IXut从各自的端子T1输出的功能。布线DX_1至布线DX_L被用作发送用来从与其电连接的电流源CS输出IXut的控制信号的布线。就是说，电路XCS具有使与布线DX_1至布线DX_L所发送的L位的信息对应的电流流过布线XCL的功能。
当因电路XCS的各电流源CS中的晶体管的电特性的波动产生误差时，多个电流源CS的端子T1各自输出的恒定电流IXut的误差优选在10％以内，更优选在5％以内，进一步优选在1％以内。在本实施方式中，假定从电路XCS中的多个电流源CS的端子T1输出的恒定电流IXut之间没有误差而进行说明。
另外，与电路WCS的电流源CS同样，作为电路XCS的电流源CS采用图9A至图9D的电流源CS1至电流源CS4中的任意个。此时，可以用布线DX代替图9A至图9D所示的布线DW。由此，电路XCS可以作为参照数据或L位的第二数据使亚阈值区域的电流范围内的电流流过布线XCL。
另外，图8C的电路XCS可以具有与图8B所示的电路WCS同样的电路结构。此时，用电路XCS代替图8B所示的电路WCS，用布线DX_1代替布线DW_1，用布线DX_2代替布线DW_2，用布线DX_L代替布线DW_K，用开关SWX代替开关SWW，用布线VINIL2代替布线VINIL1而进行考虑即可。
<<转换电路ITRZ_1至转换电路ITRZ_n>>
在此，说明可用于图7的运算装置MAC1中的转换电路ITRZ_1至转换电路ITRZ_n的电路的具体例子。
图10A所示的转换电路ITRZ1是可用于图7的转换电路ITRZ_1至转换电路ITRZ_n的电路的一个例子。注意，在图10A中，为了示出转换电路ITRZ1与其周围电路的电连接还示出电路SWS2、布线WCL、布线SWL2、晶体管F4。另外，布线WCL是图7的运算装置MAC1中的布线WCL_1至布线WCL_n中的任一个，晶体管F4是图7的运算装置MAC1中的晶体管F4_1至晶体管F4_n中的任一个。
图10A的转换电路ITRZ1通过晶体管F4与布线WCL电连接。另外，转换电路ITRZ1与布线OL电连接。转换电路ITRZ1具有使从转换电路ITRZ1流到布线WCL的电流或者从布线WCL流到转换电路ITRZ1的电流转换为模拟电压并向布线OL输出该模拟电压的功能。就是说，转换电路ITRZ1包括电流电压转换电路。
作为一个例子，图10A的转换电路ITRZ1包括电阻器R5、运算放大器OP1。
运算放大器OP1的反相输入端子与电阻器R5的第一端子、晶体管F4的第二端子电连接。运算放大器OP1的非反相输入端子与布线VRL电连接。运算放大器OP1的输出端子与电阻器R5的第二端子、布线OL电连接。
布线VRL被用作供应恒定电压的布线。该恒定电压例如可以为接地电位(GND)、低电平电位等。
当转换电路ITRZ1具有图10A的结构时，可以将从布线WCL通过晶体管F4流过转换电路ITRZ1的电流或者从转换电路ITRZ1通过晶体管F4流过布线WCL的电流转换为模拟电压并将其输出到布线OL。
尤其是，当布线VRL所供应的恒定电压为接地电位(GND)时，运算放大器OP1的反相输入端子虚拟接地，因此输出到布线OL的模拟电压可以为以接地电位(GND)为准的电压。
另外，图10A的转换电路ITRZ1被构成为输出模拟电压，但是可用于图7的转换电路ITRZ_1至转换电路ITRZ_n的电路结构不局限于此。例如，如图10B所示，转换电路ITRZ1也可以具有包括模拟数字转换电路ADC的结构。具体而言，在图10B的转换电路ITRZ2中，模拟数字转换电路ADC的输入端子与运算放大器OP1的输出端子、电阻器R5的第二端子电连接，模拟数字转换电路ADC的输出端子与布线OL电连接。通过采用这样的结构，图10B的转换电路ITRZ2可以向布线OL输出数字信号。
另外，在转换电路ITRZ2中输出到布线OL的数字信号为1位(二值)时，可以用图10C所示的转换电路ITRZ3代替转换电路ITRZ2。图10C的转换电路ITRZ3具有在图10A的转换电路ITRZ1中设置比较器CMP1的结构。具体而言，在转换电路ITRZ3中，比较器CMP1的第一输入端子与运算放大器OP1的输出端子、电阻器R5的第二端子电连接，比较器CMP1的第二输入端子与布线VRL2电连接，比较器CMP1的输出端子与布线OL电连接。布线VRL2被用作供应要与比较器CMP1的第一端子的电位对比的电位的布线。通过采用这样的结构，图10C的转换电路ITRZ3可以根据利用电流电压转换电路将流过晶体管F4的源极和漏极间的电流转换而得的电压以及布线VRL2所供应的电压的大小，向布线OL输出低电平电位或高电平电位(二值的数字信号)。
另外，可用于图7的运算装置MAC1的转换电路ITRZ_1至转换电路ITRZ_n不局限于图10A至图10C各自示出的转换电路ITRZ1至转换电路ITRZ3。例如，当在分层神经网络的运算中使用运算装置MAC1时，转换电路ITRZ1至转换电路ITRZ3优选包括函数类运算装置。另外，作为函数类运算装置可以使用sigmoid函数、tanh函数、softmax函数、ReLU函数、阈值函数等的运算装置。
<运算装置的工作例子>
接着，说明运算装置MAC1的工作例子。
图11是运算装置MAC1的工作例子的时序图。图11的时序图示出时间T11至时间T23的期间及其附近的布线SWL1、布线SWL2、布线WSL_i(i为1以上且m-1以下的整数)、布线WSL_i+1、布线XCL_i、布线XCL_i+1、节点NN_i，j(j是1以上且n-1以下的整数)、节点NN_i+1，j、节点NNref_i及节点NNref_i+1的电位的变动。并且，图11的时序图还示出流过单元31_i，j中的晶体管33、34的第一端子-第二端子间的电流I34_i，j、流过单元21_i中的晶体管23、24的第一端子-第二端子间的电流I24_i、流过单元31_i+1，j中的晶体管33、34的第一端子-第二端子间的电流I34_i+1，j以及流过单元21_i+1中的晶体管23、24的第一端子-第二端子间的电流I24_i+1各自的变动。
作为运算装置MAC1的电路WCS使用图8A的电路WCS，作为运算装置MAC1的电路XCS使用图8C的电路XCS。
注意，在本工作例子中，晶体管24、晶体管34的源极电位为接地电位GND。另外，在时间T11之前，作为初始设置将节点NN_i，j、节点NN_i+1，j、节点NNref_i及节点NNref_i+1各自的电位设定为接地电位GND。具体而言，例如，将图8A的布线VINIL1的用于初始化的电位设定为接地电位GND，使开关SWW、晶体管F3、以及单元31_i，j、单元31_i+1，j中的各晶体管32处于开启状态，由此可以使节点NN_i，j、节点NN_i+1，j的电位为接地电位GND。另外，例如，将图8C的布线VINIL2的用于初始化的电位设定为接地电位GND，使开关SWX、以及单元31_i，j、单元31_i+1，j中的各晶体管22处于开启状态，由此可以使节点NNref_i，j、节点NNref_i+1，j的电位为接地电位GND。
注意，在本工作例子中，使晶体管23、晶体管33的栅极电位为恒定电位Vb。通过使晶体管23、晶体管33的栅极电位为恒定电位Vb，可以将晶体管23、晶体管33的各第一端子设定为从恒定电位Vb减去阈值电压的电压Vb-Vth。因此，可以抑制晶体管24、34的第二端子(漏极一侧)的上升。
<<时间T11至时间T12>>
在时间T11至时间T12的期间，对布线SWL1施加高电平电位(在图11中记为High)，对布线SWL2施加低电平电位(在图11中记为Low)。因此，对晶体管F3_1至晶体管F3_n的各栅极施加高电平电位，晶体管F3_1至晶体管F3_n各自变为开启状态，对晶体管F4_1至晶体管F4_n的各栅极施加低电平电位，晶体管F4_1至晶体管F4_n各自变为关闭状态。
另外，在时间T11至时间T12的期间，对布线WSL_i、布线WSL_i+1施加低电平电位。因此，对单元阵列CA的第i行的单元31_i，1至单元31_i，n中的晶体管32的栅极和单元21_i中的晶体管22的栅极施加低电平电位，晶体管32和晶体管22各自变为关闭状态。另外，对单元阵列CA的第i+1行的单元31_i+1，1至单元31_i+1，n中的晶体管32的栅极和单元21_i+1中的晶体管22的栅极施加低电平电位，晶体管32和晶体管22各自变为关闭状态。
另外，在时间T11至时间T12的期间，对布线XCL_i及布线XCL_i+1施加接地电位GND。具体而言，例如，当图8C中的布线XCL为布线XCL_i、布线XCL_i+1时，通过将布线VINIL2的用于初始化的电位设定为接地电位GND而使开关SWX处于开启状态，可以使布线XCL_i及布线XCL_i+1的电位为接地电位GND。
另外，在时间T11至时间T12的期间，在图8A中的布线WCL为布线WCL_1至布线WCL_K的每一个的各情况下，布线DW_1至布线DW_K没有被输入第一数据。另外，在图8C中的布线XCL为布线XCL_1至布线XCL_K的每一个的各情况下，布线DX_1至布线DX_L没有被输入第二数据。在此，图8A的电路WCS中的布线DW_1至布线DW_K都被输入低电平电位，并且图8C的电路XCS中的布线DX_1至布线DX_L都被输入低电平电位。
另外，在时间T11至时间T12的期间，电流不流过布线WCL_j、布线XCL_i、布线XCL_i+1。因此，I34_i，j、I24_i、I34_i+1，j、I24_i+1为0。
<<时间T12至时间T13>>
在时间T12至时间T13的期间，对布线WSL_i施加高电平电位。因此，对单元阵列CA的第i行的单元31_i，1至单元31_i，n中的晶体管32的栅极和单元21_i中的晶体管22的栅极施加高电平电位，晶体管32和晶体管22各自变为开启状态。另外，在时间T12至时间T13的期间，对除了布线WSL_i之外的布线WSL_1至布线WSL_m施加低电平电位，单元阵列CA的除了第i行之外的单元31_1，1至单元31_m，n中的晶体管32和除了第i行之外的单元21_1至单元21_m中的晶体管22处于关闭状态。
并且，从时间T12之前继续，布线XCL_1至布线XCL_m被施加接地电位GND。
<<时间T13至时间T14>>
在时间T13至时间T14的期间，电流I0_i，j作为第一数据从电路WCS通过晶体管F3_j流到单元阵列CA。具体而言，当图8A中的布线WCL为布线WCL_j时，布线DW_1至布线DW_K的每一个被输入与第一数据对应的信号，由此电流I0_i，j从电路WCS流到晶体管F3_j的第二端子。就是说，当将作为第一数据输入的K位的信号的值为α_i，j(α_i，j为0以上且2K-1以下的整数)时，成立I0_i，j＝α_i，j×IWut(在附图中，将“×”表示为“*”)。
此外，当α_i，j为0时成立I0_i，j＝0，因此，严格地说电流不从电路WCS通过晶体管F3_j流到单元阵列CA，但是在本说明书等中有时记载为“I0_i，j＝0的电流流过”等。
在时间T13至时间T14的期间，单元阵列CA的第i行的单元31_i，j中的晶体管32的第一端子与布线WCL_j间处于导通状态，且单元阵列CA的除了第i行之外的单元31_1，j至单元31_m，j中的晶体管32的第一端子与布线WCL_j间处于非导通状态，因此电流量I0_i，j从布线WCL_j流到单元31_i，j。
此外，单元31_i，j所包括的晶体管32成为开启状态。在晶体管34中，栅极-源极间电压成为Vg_i，j-GND，作为流在晶体管34的第一端子-第二端子间的电流，设定电流I0_i，j。
另外，在时间T13至时间T14的期间，电流Iref0作为参照数据从电路XCS流到布线XCL_i。具体而言，当图8C中的布线XCL为布线XCL_i时，布线DX_1被输入高电平电位，布线DX_2至布线DX_K被输入低电平电位，电流Iref0从电路XCS流到布线XCL_i。就是说，成立Iref0＝IXut。
另外，在时间T13至时间T14的期间，由于单元21_i中的晶体管22的第一端子与布线XCL_i间处于导通状态，所以电流Iref0从布线XCL_i流到单元21_i。
与单元31_i，j同样，单元21_i所包括的晶体管22成为开启状态。在晶体管24中，栅极-源极间电压成为Vgm_i-GND，作为流在晶体管24的第一端子-第二端子间的电流，设定电流Iref0。
<<时间T14至时间T15>>
在时间T14至时间T15的期间，对布线WSL_i施加低电平电位。因此，对单元阵列CA的第i行的单元31_i，1至单元31_i，n中的晶体管32的栅极和单元21_i中的晶体管22的栅极施加低电平电位，各晶体管32和晶体管22变为关闭状态。
当单元31_i，j中的晶体管32变为关闭状态时，电容器35保持晶体管34的栅极(节点NN_i，j)的电位与布线XCL_i的电位之差的Vg_i，j-Vgm_i。另外，当单元21_i中的晶体管32变为关闭状态时，电容器25保持晶体管24的栅极(节点NNref_i)的电位与布线XCL_i的电位之差的0。
<<时间T15至时间T16>>
在时间T15至时间T16的期间，布线XCL_i被施加GND。具体而言，例如，当图8C中的布线XCL为布线XCL_i时，通过将布线VINIL2的用于初始化的电位设定为接地电位GND而使开关SWX处于开启状态，可以使布线XCL_i的电位为接地电位GND。
因此，由于通过第i行的单元31_i，1至单元31_i，n各自中的电容器35的电容耦合而节点NN_i，1至节点NN_i，n的电位变化，由于通过单元21_i中的电容器25的电容耦合而节点NNref_i的电位变化。
节点NN_i，1至节点NN_i，n的电位的变化量为布线XCL_i的电位的变化量乘以取决于单元阵列CA中的各单元31_i，1至单元31_i，n的结构的电容耦合系数的电位。该电容耦合系数根据电容器35的电容、晶体管34的栅极电容、寄生电容等而算出。在单元31_i，1至单元31_i，n各自中，当通过电容器35的电容耦合系数为p时，单元31_i，j的节点NN_i，j的电位从时间T14至时间T15的期间的电位下降p(Vgm_i-GND)。
与此同样，在布线XCL_i的电位变化时，由于通过单元21_i中的电容器25的电容耦合而节点NNref_i的电位也变化。当通过电容器25的电容耦合系数为与电容器35同样的p时，单元21_i的节点NNref_i的电位从时间T14至时间T15的期间的电位下降p(Vgm_i-GND)。在图11的时序图中，作为一个例子p＝1。因此，在时间T15至时间T16的期间的节点NNref_i的电位为GND。
因此，单元31_i，j的节点NN_i，j的电位下降，所以晶体管34变为关闭状态，与此相同，单元21_i的节点NNref_i的电位下降，从而晶体管24也变为关闭状态。因此，在时间T15至时间T16的期间，I34_i，j及I24_i各自为0。
<<时间T16至时间T17>>
在时间T16至时间T17的期间，对布线WSL_i+1施加高电平电位。因此，对单元阵列CA的第i+1行的单元31_i+1，1至单元31_i+1，n中的晶体管32的栅极和单元21_i+1中的晶体管22的栅极施加高电平电位，各晶体管32和晶体管22变为开启状态。另外，在时间T16至时间T17的期间，对除了布线WSL_i+1之外的布线WSL_1至布线WSL_m施加低电平电位，单元阵列CA的除了第i+1行之外的单元31_1，1至单元31_m，n中的晶体管32和除了第i+1行之外的单元21_1至单元21_m中的晶体管22处于关闭状态。
并且，从时间T16之前继续，布线XCL_1至布线XCL_m被施加接地电位GND。
<<时间T17至时间T18>>
在时间T17至时间T18的期间，电流I0_i+1，j作为第一数据从电路WCS通过晶体管F3_j流到单元阵列CA。具体而言，当图8A中的布线WCL为布线WCL_j+1时，布线DW_1至布线DW_K的每一个被输入与第一数据对应的信号，由此电流I0_i+1，j从电路WCS流到晶体管F3_j的第二端子。就是说，当将作为第一数据被输入的K位的信号的值为α_i+1，j(α_i+1，j为0以上且2K-1以下的整数)时，成立I0_i+1，j＝α_i+1，j×IWut(在附图中，将“×”表示为“*”)。
此外，当α_i+1，j为0时成立I0_i+1，j＝0，因此，严格地说电流不从电路WCS通过晶体管F3_j流到单元阵列CA，但是在本说明书等中与I0_i，j＝0的情况同样有时记载为“I0_i+1，j＝0的电流流过”等。
此时，单元阵列CA的第i+1行的单元31_i+1，j中的晶体管32的第一端子与布线WCL_j间处于导通状态，且单元阵列CA的除了第i+1行之外的单元31_1，j至单元31_m，j中的晶体管32的第一端子与布线WCL_j间处于非导通状态，因此电流I0_i+1，j从布线WCL_j流到单元31_i+1，j。
此外，单元31_i+1，j所包括的晶体管32成为开启状态。在晶体管34中，栅极-源极间电压成为Vg_i+1，j-GND，作为流在晶体管34的第一端子-第二端子间的电流，设定电流I0_i+1，j。
另外，在时间T17至时间T18的期间，电流Iref0作为参照数据从电路XCS流到布线XCL_i+1。具体而言，与时间T13至时间T14的期间同样，当图8C中的布线XCL为布线XCL_i+1时，布线DX_1被输入高电平电位，布线DX_2至布线DX_K被输入低电平电位，电流Iref0＝IXut从电路XCS流到布线XCL_i+1。
在时间T17至时间T18的期间，由于单元21_i+1中的晶体管22的第一端子与布线XCL_i+1间变为导通状态，所以电流Iref0从布线XCL_i+1流到单元21_i+1。
与单元31_i+1，j同样，单元21_i+1所包括的晶体管22成为开启状态。在晶体管24中，栅极-源极间电压成为Vgm_i+1-GND，作为流在晶体管24的第一端子-第二端子间的电流，设定电流Iref0。
<<时间T18至时间T19>>
在时间T18至时间T19的期间，对布线WSL_i+1施加低电平电位。因此，对单元阵列CA的第i+1行的单元31_i+1，1至单元31_i+1，n中的晶体管32的栅极和单元21_i+1中的晶体管22的栅极施加低电平电位，各晶体管32和晶体管22变为关闭状态。
当单元31_i+1，j中的晶体管32变为关闭状态时，电容器35保持晶体管34的栅极(节点NN_i+1，j)的电位与布线XCL_i+1的电位之差的Vg_i+1，j-Vgm_i+1。另外，当单元21_i+1中的晶体管32变为关闭状态时，电容器25保持晶体管24的栅极(节点NNref_i+1)的电位与布线XCL_i+1的电位之差的0。注意，在时间T18至时间T19的工作中根据晶体管22及晶体管24的晶体管特性等电容器25所保持的电压有时为不是0的电压(在此，例如为Vds)。此时，将节点NNref_i+1的电位视为对布线XCL_i+1的电位加上Vds的电位，即可。
<<时间T19至时间T20>>
在时间T19至时间T20的期间，布线XCL_i+1被施加接地电位GND。具体而言，例如，当图8C中的布线XCL为布线XCL_i+1时，通过将布线VINIL2的用于初始化的电位设定为接地电位GND而使开关SWX处于开启状态，可以使布线XCL_i+1的电位为接地电位GND。
因此，由于通过第i+1行的单元31_i+1，1至单元31_i+1，n各自中的电容器35的电容耦合而节点NN_i，1至节点NN_i+1，n的电位变化，由于通过单元21_i+1中的电容器25的电容耦合而节点NNref_i+1的电位变化。
节点NN_i+1，1至节点NN_i+1，n的电位的变化量为布线XCL_i+1的电位的变化量乘以取决于单元阵列CA中的各单元31_i+1，1至单元31_i+1，n的结构的电容耦合系数的电位。该电容耦合系数根据电容器35的电容、晶体管34的栅极电容、寄生电容等而算出。在单元31_i+1，1至单元31_i+1，n各自中，在与单元31_i，1至单元31_i，n各自的通过电容器35的电容耦合系数相同，通过电容器35的电容耦合系数为p时，单元31_i+1，j的节点NN_i+1，j的电位从时间T18至时间T19的期间的电位下降p(Vgm_i+1-GND)。
与此同样，在布线XCL_i+1的电位变化时，由于通过单元21_i+1中的电容器25的电容耦合而节点NNref_i+1的电位也变化。当通过电容器25的电容耦合系数为与电容器35同样的p时，单元21_i+1的节点NNref_i+1的电位从时间T18至时间T19的期间的电位下降p(Vgm_i+1-GND)。在图11的时序图中，作为一个例子p＝1。因此，在时间T20至时间T21的期间的节点NNref_i+1的电位为GND。
因此，单元31_i+1，j的节点NN_i+1，j的电位下降，所以晶体管34变为关闭状态，与此相同，单元21_i+1的节点NNref_i+1的电位下降，从而晶体管24也变为关闭状态。因此，在时间T19至时间T20的期间，I34_i+1，j及I24_i+1各自为0。
<<时间T20至时间T21>>
在时间T20至时间T21的期间，对布线SWL1施加低电平电位。因此，对晶体管F3_1至晶体管F3_n的各栅极施加低电平电位，晶体管F3_1至晶体管F3_n各自变为关闭状态。
<<时间T21至时间T22>>
在时间T21至时间T22的期间，对布线SWL2施加高电平电位。因此，对晶体管F4_1至晶体管F4_n的各栅极施加高电平电位，晶体管F4_1至晶体管F4_n各自变为开启状态。
<<时间T22至时间T23>>
在时间T22至时间T23的期间，电流Iref0之x_i倍的x_iIref0的电流作为第二数据从电路XCS流到布线XCL_i。具体而言，例如，当图8C中的布线XCL为布线XCL_i时，根据x_i的值布线DX_1至布线DX_K分别被输入高电平电位或低电平电位，作为电流x_iIref0＝x_iIXut从电路XCS流到布线XCL_i。注意，在本工作例子中，x_i相当于第二数据的值。此时，布线XCL_i的电位从0变化到Vgm_i+ΔV_i。
在布线XCL_i的电位变化时，由于通过单元阵列CA的第i行的单元31_i，1至单元31_i，n各自中的电容器35的电容耦合而节点NN_i，1至节点NN_i，n的电位也变化。因此，单元31_i，j的节点NN_i，j的电位变为Vg_i，j+pΔV_i。
与此相同，在布线XCL_i的电位变化时，由于通过单元21_i中的电容器25的电容耦合而节点NNref_i的电位也变化。因此，单元21_i的节点NNref_i的电位变为Vgm_i+pΔV_i。
因此，如实施方式1所说明，流过单元31_i，j中的晶体管34的第一端子-第二端子间的电流与第一数据w_i，j和第二数据x_i之积成比例。
在时间T22至时间T23的期间，电流Iref0之x_i+1倍的x_i+1Iref0的电流作为第二数据从电路XCS流到布线XCL_i+1。具体而言，例如，当图8C中的布线XCL为布线XCL_i+1时，根据x_i+1的值布线DX_1至布线DX_K分别被输入高电平电位或低电平电位，作为电流x_i+1Iref0＝x_i+1IXut从电路XCS流到布线XCL_i+1。注意，在本工作例子中，x_i+1相当于第二数据的值。此时，布线XCL_i+1的电位从0变化到Vgm_i+1+ΔV_i+1。
在布线XCL_i+1的电位变化时，由于通过单元阵列CA的第i+1行的单元31_i+1，1至单元31_i+1，n各自中的电容器35的电容耦合而节点NN_i+1，1至节点NN_i+1，n的电位也变化。因此，单元31_i+1，j的节点NN_i+1，j的电位变为Vg_i+1，j+pΔV_i+1。
与此相同，在布线XCL_i+1的电位变化时，由于通过单元21_i+1中的电容器25的电容耦合而节点NNref_i+1的电位也变化。因此，单元21_i+1的节点NNref_i+1的电位变为Vgm_i+1+pΔV_i+1。
因此，如实施方式1所说明，流过单元31_i+1，j中的晶体管34的第一端子-第二端子间的电流与作为第一数据的w_i+1，j和作为第二数据的x_i+1之积成比例。
由此，从转换电路ITRZ_j输出的电流为与作为第一数据的权重系数w_i，j及w_i+1，j和作为第二数据的神经元的信号的值x_i及x_i+1之积和成比例的电流。
因此，包括3行以上且2列以上的单元阵列CA的运算装置MAC1也可以如上所述那样进行积和运算。在此情况下，通过将运算装置MAC1中的多个列中的一列的单元用作保持电流Iref0及xIref0的单元，可以同时执行多个列中的剩下的列数的积和运算处理。换言之，通过增加存储单元阵列的列数，可以提供能够实现高速积和运算处理的半导体装置。因此，可以提供一种单位功率的运算处理能力优良的运算装置。
此外，虽然在本实施方式中说明了运算装置MAC1中的晶体管为OS晶体管或Si晶体管的情况，但是本发明的一个方式不局限于此。作为运算装置MAC1中的晶体管，例如可以使用在沟道形成区域中包含Ge等的晶体管、在沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、在沟道形成区域中包含碳纳米管的晶体管、在沟道形成区域中包含有机半导体的晶体管等。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明分层人工神经网络(以下称为神经网络)。通过使用上述实施方式所示的半导体装置及运算装置，可以进行分层神经网络的运算。
在神经网络中，神经突触的结合强度可以通过对神经网络供应现有的信息改变。有时将这样的对神经网络提供现有的信息决定结合强度的处理称为“学习”。
并且，通过对“学习”过(决定了结合强度)的神经网络提供某个信息，可以根据其结合强度输出新信息。有时将这样的在神经网络中根据被提供的信息和结合强度输出新信息的处理称为“推论”或“认知”。从前一层的神经元向后一层的神经元输入的信号相当于使它们连接的神经突触的结合强度(以下称为权重系数)，权重系数相当于上述实施方式所说明的权重数据。
作为神经网络的模型，例如可以举出Hopfield神经网络、分层神经网络等。尤其是，有时将具有多层结构的神经网络称为“深度神经网络”(DNN)，将利用深度神经网络的机械学习称为“深度学习”。
<分层神经网络>
分层神经网络例如包括一个输入层、一个或多个中间(隐藏层)及一个输出层，由共三个以上的层构成。图12A所示的分层神经网络100是其一个例子，神经网络100包括第一层至第R层(在此，R可以为4以上的整数)。尤其是，第一层相当于输入层，第R层相当于输出层，其他层相当于中间层。注意，在图12A中，作为中间层示出第(k-1)层、第k层(在此，k是3以上且R-1以下的整数)，而省略其他中间层。
神经网络100的各层包括一个或多个神经元。在图12A中，第一层包括神经元N1 (1)至神经元Np (1)(在此，p是1以上的整数)，第(k-1)层包括神经元N1 (k-1)至神经元Nm (k-1)(在此，m是1以上的整数)，第k层包括神经元N1 (k)至神经元Nn (k)(在此，n是1以上的整数)，第R层包括神经元N1 (R)至神经元Nq (R)(在此，q是1以上的整数)。
此外，图12A除了神经元N1 (1)、神经元Np (1)、神经元N1 (k-1)、神经元Nm (k-1)、神经元N1 (k)、神经元Nn (k)、神经元N1 (R)、神经元Nq (R)以外，还示出第(k-1)层的神经元Ni (k-1)(在此，i是1以上且m以下的整数)、第k层的神经元Nj (k)(在此，j是1以上且n以下的整数)，省略示出其他神经元。
接着，说明从前一层的神经元向后一层的神经元的信号的传送以及向每个神经元输入或输出到每个神经元的信号。注意，在本说明中，着眼于第k层的神经元Nj (k)。
图12B示出第k层的神经元Nj (k)、输入到神经元Nj (k)的信号以及从神经元Nj (k)输出的信号。
具体而言，第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个的输出信号的z1 (k-1)至zm (k-1)向神经元Nj (k)输出。然后，神经元Nj (k)根据z1 (k-1)至zm (k-1)生成zj (k)而将zj (k)作为输出信号向第(k+1)层(未图示)的各神经元输出。
从前一层的神经元向后一层的神经元输入的信号的传送强度根据使它们连接的神经突触的结合强度(以下称为权重系数)决定。在神经网络100中，从前一层的神经元输出的信号在乘以对应的权重系数之后输入到后一层的神经元。在i设定为1以上且m以下的整数且第(k-1)层的神经元Ni (k-1)与第k层的神经元Nj (k)之间的神经突触的权重系数设定为wi (k-1) j (k)时，输入到第k层的神经元Nj (k)的信号可以以算式(7)表示。
[算式7]
Figure BDA0004113695510000441
换言之，在从第(k-1)层的神经元N1 (k-1)至神经元Nm (k-1)的每一个向第k层的神经元Nj (k)传送信号时，作为该信号的z1 (k-1)至zm (k-1)被乘以对应于各信号的权重系数(w1 (k-1) j (k)至wm (k-1) j (k))。然后，对第k层的神经元Nj (k)输入w1 (k-1) j (k)·z1 (k-1)至wm (k-1) j (k)·zm (k-1)。此时，对第k层的神经元Nj (k)输入的信号的总和uj (k)成为算式(8)。
[算式8]
Figure BDA0004113695510000451
此外，也可以对权重系数w1 (k-1) j (k)至wm (k-1) j (k)及神经元的信号z1 (k-1)至zm (k-1)的积和的结果作为偏差供应偏置。在偏置为b时，算式(8)可以改写为如下算式(9)。
[算式9]
Figure BDA0004113695510000452
神经元Nj (k)根据uj (k)生成输出信号zj (k)。在此，以以下算式(10)定义来自神经元Nj (k)的输出信号zj (k)。
[算式10]
Figure BDA0004113695510000453
函数f(uj (k))是分层神经网络中的激活函数，可以使用阶梯函数、线性斜坡函数、sigmoid函数等。既可以在所有神经元中使用相同的激活函数，也可以在神经元中使用不同的激活函数。此外，神经元的激活函数也可以在各层中相同或不同。
各层的神经元所输出的信号、权重系数w或偏置b既可以为模拟值又可以为数字值。数字值例如既可以为二值又可以为三值。此外，也可以为更大的位数。作为一个例子，在是模拟值的情况下，作为激活函数，例如使用线性斜坡函数、sigmoid函数等即可。在是数字值的二值的情况下，例如，使用输出为-1或1、或者0或1的阶梯函数即可。此外，各层的神经元所输出的信号也可以为三值以上，在此情况下，例如，作为输出三值的激活函数，使用输出为-1、0或1的阶梯函数，或者输出为0、1或2的阶梯函数等即可。此外，例如，作为输出五值的激活函数，使用-2、-1、0、1或2的阶梯函数等即可。通过作为各层的神经元所输出的信号、权重系数w和偏置b中的至少一个使用数字值，可以减少电路规模、降低功耗或提高运算速度等。此外，通过作为各层的神经元所输出的信号、权重系数w和偏置b中的至少一个使用模拟值，可以提高运算的精度。
神经网络100通过对第一层(输入层)输入输入信号，在从第一层(输入层)到最后层(输出层)的各层中，依次进行根据从前一层输入的信号使用算式(7)、算式(8)(或算式(9))、算式(10)生成输出信号而将该输出信号输出到后一层的工作。从最后层(输出层)输出的信号相当于神经网络100所计算的结果。
在将实施方式2所示的运算装置MAC1用于上述隐藏层的情况下，以权重系数ws[k-1] (k-1) s_K (k)(s[k-1]是1以上且m以下的整数，s_K是1以上且n以下的整数)为第一数据而将对应于第一数据的电流依次储存在同一列上的各单元IM中，以来自第(k-1)层的神经元Ns[k-1] (k-1)的输出信号zs[k-1] (k-1)为第二数据而从电路XCS使对应于第二数据的电流流到各行的布线XCL，由此可以根据输入到转换电路ITRZ的电流IS求得第一数据和第二数据之积和。并且，通过使用该积和值求得激活函数的值，可以将激活函数的值作为第k层的神经元Ns K (k)的输出信号zs_K (k)。
此外，在将实施方式2所示的运算装置MAC1用于上述输出层的情况下，以权重系数ws[R-1] (R-1) s[R] (R)(s[R-1]是1以上的整数，s[R]是1以上且q以下的整数)为第一数据而将对应于第一数据的电流依次储存在同一列上的各单元IM中，以来自第(R-1)层的神经元Ns[R-1] (R-1)的输出信号zs[R-1] (R-1)为第二数据而从电路XCS使对应于第二数据的电流流到各行的布线XCL，由此可以根据输入到转换电路ITRZ的电流IS求得第一数据和第二数据之积和。并且，通过使用该积和值求得激活函数的值，可以将激活函数的值作为第R层的神经元Ns[R] (R)的输出信号zs[R] (R)。
此外，本实施方式所示的输入层也可以起到将输入信号输出到第二层的缓冲电路的作用。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明可应用于上述实施方式所说明的半导体装置10以及运算装置MAC1的晶体管的结构的一个例子。作为一个例子，说明层叠具有不同的电特性的晶体管的结构。通过采用该结构，可以提高半导体装置的设计自由度。此外，通过层叠具有不同的电特性的晶体管，可以提高半导体装置的集成度。
图13示出半导体装置的部分截面结构。图13所示的半导体装置包括晶体管550、晶体管500及电容元件600。图14A是晶体管500的沟道长度方向上的截面图，图14B是晶体管500的沟道宽度方向上的截面图。例如，晶体管500相当于上述实施方式所示的参照单元21及运算单元31中的OS晶体管，也就是说，相当于在沟道形成区域中包含氧化物半导体的晶体管。另外，晶体管550相当于上述实施方式所示的参照单元21及运算单元31中的Si晶体管，也就是说，相当于在沟道形成区域中包含硅的晶体管。另外，电容元件600相当于参照单元21及运算单元31中的电容器。
在图13中，晶体管500设置在晶体管550的上方，电容元件600设置在晶体管550及晶体管500的上方。
晶体管550设置在衬底311中。衬底311例如是p型硅衬底。衬底311也可以是n型硅衬底。氧化物层314优选为通过埋氧化(Burried oxide)而形成在衬底311中的绝缘层(也称为BOX层)，例如为氧化硅。晶体管550设置在隔着氧化物层314设置在衬底311中的单晶硅，即所谓的SOI(Silicon On Insulator)衬底中。
被用作元件分离层的绝缘体313设置在作为SOI衬底的衬底311中。此外，衬底311包括阱区域312。阱区域312为根据晶体管550的导电类型而被赋予n型或p型导电性的区域。半导体区域315、被用作源极区域或漏极区域的低电阻区域316a、低电阻区域316b设置在作为SOI衬底的单晶硅中。此外，低电阻区域316c设置在阱区域312上。
晶体管550可以与添加有赋予导电性的杂质元素的阱区域312重叠而设置。通过低电阻区域316c独立地控制电位，可以将阱区域312用作晶体管550的底栅电极。因此，可以控制晶体管550的阈值电压。尤其是，通过对阱区域312施加负电位，可以进一步提高晶体管550的阈值电压，并降低关态电流。因此，通过对阱区域312施加负电位，可以减少施加到Si晶体管的栅电极的电位为0V时的漏极电流。其结果是，可以降低包括晶体管550的半导体装置10及运算装置MAC1等中的功耗，并可以提高运算效率。
晶体管550优选为导电体318隔着绝缘体317覆盖半导体层的顶面及沟道宽度方向上的侧面的所谓的Fin型结构。通过使晶体管550具有Fin型结构，实效沟道宽度增加，从而可以提高晶体管550的通态特性。此外，由于可以增强栅电极的电场的作用，所以可以提高晶体管550的关态特性。
此外，晶体管550既可为p沟道晶体管又可为n沟道晶体管。
导电体318有时被用作第一栅(也称为顶栅极)电极。此外，阱区域312有时被用作第二栅(也称为底栅极)电极。在此情况下，可以通过低电阻区域316c控制供应到阱区域312的电位。
半导体区域315的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域316a及低电阻区域316b、与控制阱区域312的电位的电极连接的低电阻区域316c等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用使晶格受到应力，以改变晶面间距来控制有效质量的硅。此外，晶体管550也可以是使用GaAs和GaAlAs等的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。
在阱区域312、低电阻区域316a、低电阻区域316b以及低电阻区域316c中，除了应用于半导体区域315的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体318，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。此外，导电体318也可以使用镍硅化物等硅化物。
此外，由于导电体的材料决定功函数，所以通过选择导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面优选使用钨。
低电阻区域316a、低电阻区域316b以及低电阻区域316c也可以另外层叠导电体，例如，镍硅化物等硅化物而设置。通过采用该结构，可以提高被用作电极的区域的导电性。此时，也可以在被用作栅电极的导电体318的侧面及被用作栅极绝缘膜的绝缘体的侧面设置被用作侧壁间隔物(也称为侧壁绝缘层)的绝缘体。通过采用该结构，可以防止导电体318与低电阻区域316a及低电阻区域316b成为导通状态。
以覆盖晶体管550的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，氧氮化硅是指在其组成中氧含量多于氮含量的材料，而氮氧化硅是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，氧氮化铝是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作用来使因设置在其下方的晶体管550等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质等从衬底311或晶体管550等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管550之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容元件600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328、导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料，可以降低布线电阻。
此外，也可以在绝缘体326及导电体330上设置布线层。例如，在图13中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管550连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管550扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上设置布线层。例如，在图13中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上设置布线层。例如，在图13中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上设置布线层。例如，在图13中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是根据本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514或绝缘体516，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用对从衬底311或设置有晶体管550的区域等到设置有晶体管500的区域的氢或杂质具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管550与晶体管500之间设置抑制氢的扩散的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过对上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容元件600或晶体管550连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图14A和图14B所示，晶体管500包括以嵌入绝缘体514及绝缘体516的方式配置的导电体503、配置在绝缘体516及导电体503上的绝缘体522、配置在绝缘体522上的绝缘体524、配置在绝缘体524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分开地配置在氧化物530b上的导电体542a及导电体542b、配置在导电体542a及导电体542b上并以重叠于导电体542a和导电体542b之间的方式形成开口的绝缘体580、配置在开口的底面及侧面的绝缘体545以及配置在绝缘体545的形成面上的导电体560。
此外，如图14A和图14B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图14A和图14B所示，导电体560优选包括设置在绝缘体545的内侧的导电体560a及以嵌入导电体560a的内侧的方式设置的导电体560b。此外，如图14A和图14B所示，优选在绝缘体580、导电体560及绝缘体545上配置有绝缘体574。
注意，在本说明书等中，有时将氧化物530a及氧化物530b统称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a及氧化物530b的两层，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构，也可以具有三层以上的叠层结构。
此外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图13、图14A及图14B所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法等使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。导电体560、导电体542a及导电体542b的配置根据绝缘体580的开口而自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a或导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压更大并且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560施加的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。
在本说明书等中，将由一对栅电极(第一栅电极和第二栅电极)的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以提高对于短沟道效应的耐性，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，导电体503具有与导电体518相同的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。此外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的任一个或多个的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
此外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。此外，虽然在本实施方式中示出由导电体503a及导电体503b的叠层构成的导电体503，但是导电体503也可以具有单层结构。
绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。该氧通过加热容易从膜中释放。在本说明书等中，有时将通过加热释放的氧称为“过剩氧”。就是说，在绝缘体524中优选形成有包含过剩氧的区域(也称为“过剩氧区域”)。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位(VO：oxygen vacancy)，从而可以提高晶体管500的可靠性。此外，在氢进入氧化物530的氧空位中的情况下，有时该缺陷(以下，有时称为VOH)被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。在本发明的一个方式中，优选尽量降低氧化物530中的VOH而成为高纯度本征或实质上高纯度本征。如此，为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时也称为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将VOH等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Therml DesorptionSpectroscopy)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，更优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。此外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，也可以以使上述具有过剩氧区域的绝缘体和氧化物530彼此接触的方式进行加热处理、微波处理或RF处理中的任一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中发生VoH键合被切断的反应，换言之，发生“VOH→Vo+H”的反应而可以进行脱氢化。此时产生的氢的一部分有时与氧键合并从氧化物530或氧化物530附近的绝缘体被去除作为H2O。此外，氢的一部分有时被导电体542吸杂。
此外，作为上述微波处理，例如优选使用包括产生高密度等离子体的电源的装置或包括对衬底一侧施加RF的电源的装置。例如，通过使用包含氧的气体及高密度等离子体，可以生成高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧自由基高效地导入氧化物530或氧化物530附近的绝缘体中。此外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上。此外，作为对进行微波处理的装置内导入的气体，例如使用氧及氩，并且氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下。
此外，在晶体管500的制造工序中，优选在氧化物530的表面露出的状态下进行加热处理。该加热处理例如以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行，即可。此外，加热处理在氮气体或惰性气体的气氛或包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，可以对氧化物530供应氧来减少氧空位(VO)。此外，加热处理也可以在减压状态下进行。或者，也可以在氮气体或惰性气体的气氛下进行加热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理，然后在氮气体或惰性气体的气氛下连续进行加热处理。
此外，通过对氧化物530进行加氧化处理，可以由被供应的氧填补氧化物530中的氧空位，换言之，可以促进“Vo+O→null”的反应。再者，通过使残留在氧化物530中的氢与被供应的氧起反应，可以去除该氢作为H2O(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位重新键合而形成VOH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质等的扩散的功能时，氧化物530所包含的氧不扩散到导电体503一侧，所以是优选的。此外，可以抑制导电体503与绝缘体524或氧化物530等所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放以及/或者氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
此外，在图14A和图14B的晶体管500中，作为由两层的叠层结构而成的第二栅极绝缘膜示出绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层结构、三层结构或四层以上的叠层结构。此时，不局限于采用由相同材料而成的叠层结构，也可以采用由不同材料而成的叠层结构。
在晶体管500中，将起到氧化物半导体作用的金属氧化物用作包含沟道形成区域的氧化物530。例如，作为氧化物530，优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。
被用作氧化物半导体的金属氧化物可以使用溅射法形成，也可以使用ALD(AtomicLayer Deposition：原子层沉积)法形成。在其他实施方式中详细地说明被用作氧化物半导体的金属氧化物。
此外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以抑制杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。
此外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
优选的是，使氧化物530a的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a及氧化物530b的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a及氧化物530b的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。氮化钽等的金属氮化物膜对氢或氧具有阻挡性，所以是更优选的。
此外，虽然在图14A示出导电体542a及导电体542b的单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
此外，如图14A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式设置上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。此外，在区域543a(区域543b)中有时形成含有包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子密度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧或镁等中的一种或两种以上的金属氧化物。此外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的材料的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水及氢等杂质扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体542氧化。
绝缘体545被用作第一栅极绝缘膜。绝缘体545优选与上述绝缘体524同样地使用包含过剩的氧并通过加热而释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体545设置包含过剩氧的绝缘体，可以从绝缘体545对氧化物530b的沟道形成区域有效地供应氧。此外，与绝缘体524同样，优选降低绝缘体545中的水或氢等杂质的浓度。绝缘体545的厚度优选为1nm以上且20nm以下。此外，也可以在形成绝缘体545之前及/或后进行上述微波处理。
此外，为了将绝缘体545所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体545与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体545到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体545到导电体560的过剩氧的扩散受到抑制。换言之，可以抑制供应到氧化物530的过剩氧量减少。此外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
此外，与第二栅极绝缘膜同样，绝缘体545也可以具有叠层结构。由于当进行晶体管的微型化及高集成化时，有时栅极绝缘膜的薄膜化导致泄漏电流等问题，因此通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图14A及图14B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体545所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a可以使用可应用于氧化物530的氧化物半导体。在此情况下，通过采用溅射法形成导电体560b，可以降低导电体560a的电阻值来使其成为导电体。其可以称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧高效地供应给氧化物530。此外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以嵌入绝缘体580的开口的方式设置，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体545的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体545及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
此外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
此外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧及/或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中嵌入导电体546及导电体548等。
导电体546及导电体548被用作与电容元件600、晶体管500或晶体管550连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料。
此外，也可以在形成晶体管500之后，以围绕晶体管500的方式形成开口，并以覆盖该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述高阻挡性的绝缘体包裹晶体管500，可以防止水分及氢从外部进入。或者，多个晶体管500都可以由对氢或水具有高阻挡性的绝缘体包裹。此外，在围绕晶体管500地形成开口的情况下，例如，当形成到达绝缘体522或绝缘体514的开口并接触于绝缘体522或绝缘体514地形成上述高阻挡性的绝缘体时可以兼作晶体管500的制造工序的一部分，所以是优选的。此外，作为对氢或水具有高阻挡性的绝缘体，例如使用与绝缘体522或绝缘体514同样的材料即可。
接着，在晶体管500的上方设置有电容元件600。电容元件600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容元件600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在本实施方式中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成对具有阻挡性的导电体及导电性高的导电体具有高紧密性的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体640。绝缘体640可以使用与绝缘体320同样的材料。此外，绝缘体640可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
本实施方式所示的构成、结构、方法等可以与其他的实施方式及实施例等所示的构成、结构、方法等适当地组合而使用。
(实施方式5)
在本实施方式中，参照图15对包括上述实施方式中说明的半导体装置10及运算装置MAC1中的各构成要素的集成电路的结构进行说明。
图15示出安装有集成电路390的半导体芯片391的一个例子。图15所示的半导体芯片391包括引线392及集成电路390。作为集成电路390，包括上述实施方式中所示的半导体装置10及运算装置MAC1的各种电路设置在一个管芯上。集成电路390具有叠层结构，大致分为包括Si晶体管的层(Si晶体管层393)、布线层394、包括OS晶体管的层(OS晶体管层395)。由于OS晶体管层395可以层叠在Si晶体管层393上，由此便于使半导体芯片391小型化。
虽然图15中的半导体芯片391的封装采用QFP(Quad Flat Package)，但是封装方式不局限于此。作为其他的结构例子，可以适当地采用插入安装型的DIP(Dual In-linePackage)、PGA(Pin Grid Array)、表面安装型的SOP(Small Outline Package)、SSOP(Shrink Small Outline Package)、TSOP(Thin-Small Outline Package)、LCC(LeadedChip Carrier)、QFN(Quad Flat Non-leaded package)、BGA(Ball Grid Array)、FBGA(Fine pitch Ball Grid Array)以及接触安装型的DTP(Dual Tape carrier Package)、QTP(Quad Tape-carrier Package)等结构。
可以将包括Si晶体管的半导体装置10及运算装置MAC1都形成在Si晶体管层393、布线层394及OS晶体管层395中。也就是说，构成上述半导体装置的元件可以利用同一制造工序形成。由此，图15所示的半导体芯片即便增加构成元件也不需要增加制造工序，所以可以以低成本安装上述半导体装置。
根据上述说明的本发明的一个方式，可以提供一种新颖的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种功耗小的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种能够抑制发热的半导体装置及电子设备。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式6)
在本实施方式中，参照图16至图19说明能够使用上述实施方式中记载的集成电路390(或组装有上述集成电路390的半导体芯片391)的电子设备、移动体、运算系统。
图16A示出作为移动体的一个例子的汽车的外观。图16B是汽车内的数据的递送的简图。汽车590包括多个照相机591等。此外，汽车590包括红外线雷达、毫米波雷达、激光雷达等各种传感器(未图示)等。
汽车590的照相机591等可以使用上述集成电路390。汽车590通过将照相机591从多个拍摄方向592拍摄的多个图像在上述实施方式中说明的集成电路390中进行处理并通过总线593等利用主体控制器594等对多个图像进行综合分析，来判断周围的交通状况诸如护栏或行人的有无等，由此可以进行自动驾驶。此外，还可以将上述集成电路390用于进行导航、危险预测等的系统。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(以安全防范等为目的)、物体识别(以自动驾驶等为目的)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光的降低等处理。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的计算机，以提供利用人工智能的系统。
图17A是示出便携式电子设备的一个例子的外观图。图17B是便携式电子设备内的数据的递送的简图。便携式电子设备595包括印刷线路板596、扬声器597、照相机598、麦克风599等。
在便携式电子设备595中，可以在印刷线路板596上设置上述集成电路390。便携式电子设备595通过利用上述实施方式中说明的集成电路390对通过扬声器597、照相机598、麦克风599等获得的多个数据进行处理及分析，可以提高使用者的方便性。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(以安全防范等为目的)、物体识别(以自动驾驶等为目的)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光的降低等处理。
图18A所示的便携式游戏机1100包括外壳1101、外壳1102、外壳1103、显示部1104、连接部1105、操作键1107等。外壳1101、外壳1102及外壳1103可以卸下。通过将设置在外壳1101的连接部1105安装在外壳1108，可以将输出到显示部1104的影像输出到其他视频显示设备。另一方面，通过将外壳1102及外壳1103安装在外壳1109，可以使外壳1102及外壳1103一体化而作为操作部使用。上述实施方式所示的集成电路390可以组合到设置在外壳1102及外壳1103的衬底上的芯片等。
图18B是USB连接型的条状的电子设备1120。电子设备1120包括外壳1121、盖子1122、USB连接器1123及基板1124。基板1124收纳在外壳1121内。例如，基板1124安装有存储芯片1125、控制芯片1126。上述实施方式所示的集成电路390可以组合到基板1124的控制芯片1126等。
图18C是人型机器人1130。机器人1130包括传感器2101至2106及控制电路2110。例如，上述实施方式所示的集成电路390可以组合到控制电路2110。
在上述实施方式中说明的集成电路390可以不设置在电子设备内而用于与电子设备进行通信的服务器。在此情况下，由电子设备及服务器构成运算系统。图19示出系统3000的结构例子。
系统3000由电子设备3001及服务器3002构成。电子设备3001与服务器3002间的通信可以通过互联网线3003进行。
服务器3002具有多个机架3004。在多个机架设置有多个基板3005，可以在该基板3005上安装上述实施方式中所说明的集成电路390。由此，在服务器3002中构成神经网络。并且，服务器3002可以使用从电子设备3001通过互联网线3003输入的数据进行神经网络的运算。服务器3002的运算结果可以根据需要通过互联网线3003传送到电子设备3001。由此，可以减少电子设备3001中的运算负担。
本实施方式可以与其他实施方式的记载适当地组合。
[实施例1]
在本实施例中，使用实施方式1所示的半导体装置10、10B及其比较例子进行说明。关于与输入数据对应的输出电流的偏差进行蒙特卡罗模拟，以检证半导体装置10、10B的运算精度。
图20A示出不包括半导体装置10中的晶体管23、33的结构作为比较例子。图20A示出晶体管M11、M21、M12、M22。各电路及布线的连接等如附图所示。晶体管M11、M21为OS晶体管。晶体管M12、M22为Si晶体管。OS晶体管的沟道长度(L)及沟道长度(W)都为60nm。Si晶体管的沟道长度(L)为0.65μm，沟道长度(W)为0.4μm。布线WSL在写入数据时将高电平电位设定为2.5V，在读出数据时将低电平电位设定为-0.8V。布线WCL在读出数据时将漏极电压Vd设定为1.2V。对OS晶体管的背栅极施加0V。作为权重数据流过的IW为1nA。观察作为输入数据流过的电流IX为0nA至1.0nA时的流过布线WCL的电流Ir。蒙特卡罗模拟的试验次数为50次。
图20B示出半导体装置10的结构。图20B示出晶体管M11、M21、M12、M22、M13、M23。各电路及布线的连接等如附图所示。晶体管M11、M21为OS晶体管。晶体管M12、M22、M13、M23为Si晶体管。OS晶体管的沟道长度(L)及沟道长度(W)都为60nm。Si晶体管的沟道长度(L)为0.65μm，沟道长度(W)为0.4μm。布线WSL在写入数据时将高电平电位设定为2.5V，在读出数据时将低电平电位设定为-0.8V。布线WCL在读出数据时将漏极电压Vd设定为1.2V。27℃下的向布线VBL供应的电压Vb为0.7V，85℃下的向布线VBL供应的电压Vb为0.8V。对OS晶体管的背栅极施加0V。作为权重数据流过的IW为1nA。观察作为输入数据流过的电流IX为0nA至1.0nA时的流过布线WCL的电流Ir。蒙特卡罗模拟的试验次数为50次。
图20C示出半导体装置10B的结构。图20C示出晶体管M11、M21、M12、M22、M13、M23。各电路及布线的连接等如附图所示。晶体管M11、M21为OS晶体管。晶体管M12、M22、M13、M23为Si晶体管。OS晶体管的沟道长度(L)及沟道长度(W)都为60nm。Si晶体管的沟道长度(L)为0.65μm，沟道长度(W)为0.4μm。布线WSL在写入数据时将高电平电位设定为2.5V，在读出数据时将低电平电位设定为-0.8V。布线WCL在读出数据时将漏极电压Vd设定为1.2V。27℃下的向布线VBL供应的电压Vb为0.6V，85℃下的向布线VBL供应的电压Vb为0.8V。向Si晶体管的背栅极供应的Vbody为-0.5V。对OS晶体管的背栅极施加0V。作为权重数据流过的IW为1nA。观察作为输入数据流过的电流IX为0nA至1.0nA时的流过布线WCL的电流Ir。蒙特卡罗模拟的试验次数为50次。
图21A是示出27℃下的相对于图20A的电流IX的电流Ir的输出结果的图。图21B是示出27℃下的相对于图20B的电流IX的电流Ir的输出结果的图。图21C是示出27℃下的相对于图20C的电流IX的电流Ir的输出结果的图。
图22A是示出85℃下的相对于图20A的电流IX的电流Ir的输出结果的图。图22B是示出85℃下的相对于图20B的电流IX的电流Ir的输出结果的图。图22C是示出85℃下的相对于图20C的电流IX的电流Ir的输出结果的图。
表1示出图21A至图21C或图22A至图22C中的σ/μ和位精度(Δ)。σ表示标准偏差，μ表示平均。σ/μ表示各附图中的数据的偏差。另外，表中的Δ表示将σ/μ换算为位精度的值。可以说σ/μ的值越小或者Δ的值越大，运算精度越高。
[表1]
Figure BDA0004113695510000711
Figure BDA0004113695510000721
表1中的(A)表示图20A中的结构，表中的(B)表示图20B中的结构(半导体装置10)，表中的(C)表示图20C中的结构(半导体装置10B)。
由图21A至图21C、图22A至图22C及表1的结果可知，半导体装置10、10B的运算精度都在任何条件下也高于比较例子。尤其是，半导体装置10B的运算精度高于半导体装置10。
[实施例2]
在本实施例中，试制作为能够使用本发明的一个方式的半导体装置的运算装置并测量对应于输入信号的输出信号。运算装置中的一个单元的耗电流为几nA，由此可以进行运算效率极为优良的运算。
通过组合60nm CAAC-IGZO FET(在沟道形成区域中包含具有CAAC结构的In-Ga-Zn氧化物的晶体管)与55nm Si CMOS的工艺来进行试制。单元阵列采用图23所示的方框图，单元配置为512行512列。在图23所示的结构中，单元MC被配置为成对的两个列，一个列在权重数据为正时容纳权重数据W的绝对值，另一个列在权重数据为负时容纳权重数据W的绝对值。作为运算结果，由模拟数字转换电路ADC读出流过成对的布线的差分电流作为数字值。
图23示出相当于实施方式2的电路WCS的W-driver、相当于实施方式2的电路WCS的W-driver、相当于实施方式2的电路XCS的X-driver、相当于实施方式2的电路WSD的G-driver。W-driver包括控制权重数据(weight data)的写入的电路(WDAC control logic)、电流输出型数字模拟转换电路(IDAC)、由信号(write en.)控制的开关。X-driver包括控制输入数据(activete data)的写入的电路(XDAC control logic)、IDAC。
此外，图23示出相当于实施方式2的单元阵列CA的MCA、相当于参照单元21的单元DC、相当于运算单元31的单元MC。如图23所示，各布线被供应输入数据(x[0]、x[i])、权重数据(w[0]+、w[0]-)、控制信号(G[0]、G[i])，将对应于正负的权重数据的电流(ΣWi0+Xi)、ΣWi0-Xi))输出到R-driver。R-driver包括由信号(read en.)控制的开关、根据差动信号工作的数字模拟转换电路(ADC)、控制ADC的电路(ADC control logic)并输出积和运算的数据(MAC data)。
图24A是示出运算装置所包括的CAAC-IGZO FET、Si CMOS及电容器(MIM)的结构的立体图。CAAC-IGZO FET包括顶栅电极(TGE)、顶栅电极一侧的栅极绝缘层(TGI)、背栅电极(BGE)、背栅电极一侧的栅极绝缘层(BGI)、被用作源极或漏极的电极(S/D)等。另外，该晶体管是S-channel结构的晶体管。
图24B并排示出典型的CAAC-IGZO FET的顶栅极电压-漏极电流特性(也称为Id-Vg特性)以及Si晶体管(PMOS、NMOS)的Id-Vg特性。如图24B所示，CAAC-IGZO FET具有如下特征：与Si晶体管(PMOS、NMOS)相比，关态电流(Ioff)非常小，通态电流(Ion)与关态电流的比例很大。
图25是所试制的运算装置的芯片照片。在图25的芯片照片中，将W-driver、X-driver、G-driver及R-driver配置在存储单元阵列(Memory cell array)周围。芯片尺寸为4mm×4mm。
图26A是一种图表，其中根据将对应于权重数据的电流Iw每隔0.05nA从0变为0.5nA时的输入数据的变化而从单元MC输出的电流Iy也变化。在图26A中，横轴表示对应于输入数据的电流Ix，纵轴表示电流Iy。从单元MC输出的电流以与输入数据及权重数据的变化成正比的方式增加。相关系数r是很良好的值，即0.999。
图26B是一种图表，其中根据将对应于输入数据的电流Ix每隔0.05nA从0变为0.5nA时的权重数据的变化而电流Iy也变化。在图26B中，横轴表示对应于权重数据的电流Iw，纵轴表示电流Iy。从单元MC输出的电流以与权重数据及输入数据的变化成正比的方式增加。相关系数r是很良好的值，即0.997。
图27A是用来调查单元MC间的偏差的影响的图表。图27A是一种示出累计分布函数(CDF；cumulative distribution function)的图表，其中横轴表示对应于输入数据的电流Ix为0.5nA时的从单元MC输出的电流Iy，将对应于权重数据的电流Iw每隔0.05nA从0变为0.4nA。如图27A所示，在对应于输入数据及权重数据的电流较小的范围内示出良好的结果。
图27B是用来调查当在单元MC中使对应于权重数据的电流Iw流过时保持的电位的保持特性的图表。图27B是一种图表，其中横轴表示保持时间(Time)，对应于输入数据的电流Ix为0.5nA，示出将对应于权重数据的电流Iw每隔0.1nA从0变为0.4nA时的电流Iy的变化。如图27B所示，在对应于权重数据的电流较小的范围内示出特别良好的结果。
图28是示出所试制的运算装置中的各电路的功耗的细目的圆形图表。如图28所示，控制电路(Control logic)占66％，R-driver占27％，X-driver占4％，存储单元阵列(MC-Array)的功耗的比率为较小，即3％。
接着，调查OS晶体管(例如图1的晶体管32)的阈值电压的偏差的影响。图29是示出OS晶体管的阈值电压的分布中的3σ分别为0.1V、0.3V、0.5V时的模拟结果的图表。3σ越小，OS晶体管的阈值电压的偏差越小。图29示出反复进行对应于输入数据的电流Ix为1.0nA、对应于权重数据的电流Iw为1.0nA、所输出的电流Iy为1.0nA的乘法运算的结果，无论进行几次乘法运算如何电流Iy越接近1.0nA结果越良好。
如图29所示，通过减少OS晶体管的阈值电压的偏差，作为输出电流的电流Iy成为一定值，由此得到良好的结果。
注意，本实施例可以与本说明书所示的其他实施方式适当地组合而实施。
(关于本说明书等的记载的注释)
下面，对上述实施方式及实施方式中的各结构的说明附加注释。
各实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框不局限于说明书中说明的构成要素，而可以根据情况适当地改变。
为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
此外，附图等所示的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。
在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况等可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。
此外，在本说明书等中，“电极”或“布线”等不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”等还包括多个“电极”或“布线”等被形成为一体的情况等。
在本说明书等中，节点也可以根据电路结构或器件结构等被称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
此外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相等。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相等。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
在本说明书等中，A与B连接是指A与B电连接。在此，A与B电连接是指在A和B之间存在对象物(开关、晶体管元件或二极管等的元件、或者包含该元件及布线的电路等)时可以在A和B之间传送电信号的连接。注意，A与B电连接的情况包括A与B直接连接的情况。在此，A与B直接连接是指A和B能够不经过上述对象物而在其间通过布线(或者电极)等传送电信号的连接。换言之，直接连接是指在使用等效电路表示时可以看作相同的电路图的连接。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。
在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。
在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。
在本说明书等中，根据情况或状态，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，例如有时可以将“绝缘膜”调换为“绝缘层”。
[符号说明]
10：半导体装置、20：参照单元部、21：参照单元、22：晶体管、23：晶体管、24：晶体管、25：电容器、31：运算单元、32：晶体管、33：晶体管、34：晶体管、35：电容器

Claims (7)

1.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管及电容器，
其中，所述第一晶体管具有在关闭状态时保持对应于通过所述第一晶体管供应到所述第三晶体管的栅极的第一数据的第一电位的功能，
所述电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在所述第三晶体管的栅极中保持的所述第一电位变为第二电位的功能，
所述第二晶体管具有使所述第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，
所述第三晶体管具有使对应于所述第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，
并且，当所述第三晶体管在亚阈值区域中工作时，所述输出电流流过。
2.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管及电容器，
其中，所述第一晶体管具有在关闭状态时保持对应于通过所述第一晶体管供应到所述第三晶体管的栅极的第一数据的第一电位的功能，
所述电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在所述第三晶体管的栅极中保持的所述第一电位变为第二电位的功能，
所述第二晶体管具有使所述第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，
所述第三晶体管具有使对应于所述第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，
当所述第三晶体管在亚阈值区域中工作时，所述输出电流流过，
并且，所述第二晶体管及所述第三晶体管各自包括背栅极，供应到该背栅极的电位为所述第三晶体管的源极和漏极中的另一个的电位。
3.一种半导体装置，包括第一晶体管、第二晶体管、第三晶体管及电容器，
其中，所述第一晶体管具有在关闭状态时保持对应于通过所述第一晶体管供应到所述第三晶体管的栅极的第一数据的第一电位的功能，
所述电容器具有根据对应于供应到一个电极的第二数据的电位变化而将在所述第三晶体管的栅极中保持的所述第一电位变为第二电位的功能，
所述第二晶体管具有使所述第三晶体管的源极和漏极中的一个的电位成为对应于第二晶体管的栅极电位的电位的功能，
所述第三晶体管具有使对应于所述第三晶体管的栅极电位的输出电流流过源极和漏极中的另一个的功能，
当所述第三晶体管在亚阈值区域中工作时，所述输出电流流过，
并且，所述第二晶体管及所述第三晶体管各自包括背栅极，供应到该背栅极的电位低于所述第三晶体管的源极和漏极中的另一个的电位。
4.根据权利要求1至3中任一项所述的半导体装置，
其中所述第一晶体管包括在沟道形成区域中包含金属氧化物的半导体层。
5.根据权利要求4所述的半导体装置，
其中所述金属氧化物包含In、Ga及Zn。
6.根据权利要求1至5中任一项所述的半导体装置，
其中所述第二晶体管及所述第三晶体管各自包括在沟道形成区域中包含硅的半导体层。
7.一种电子设备，包括权利要求1至6中任一项所述的半导体装置以及外壳，
其中，由所述半导体装置进行神经网络的运算。
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