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JP2015201649A - 印刷可能半導体素子を製造して組み立てるための方法及びデバイス - Google Patents

印刷可能半導体素子を製造して組み立てるための方法及びデバイス Download PDF

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JP2015201649A
JP2015201649A JP2015095093A JP2015095093A JP2015201649A JP 2015201649 A JP2015201649 A JP 2015201649A JP 2015095093 A JP2015095093 A JP 2015095093A JP 2015095093 A JP2015095093 A JP 2015095093A JP 2015201649 A JP2015201649 A JP 2015201649A
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ラルフ， ジー． ヌッツォ，
ジョン， エー． ロジャーズ，
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ジョン， エー． ロジャーズ，
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract

【課題】印刷可能半導体素子を製造するとともに、印刷可能半導体素子を基板表面上に組み立てるための方法及びデバイスを提供する。
【解決手段】印刷可能半導体素子１５０は高分子転写デバイス１７５又は複合高分子転写デバイスの接触面１７０とコンフォーマル接触され、印刷可能半導体素子が接触面上に接触される。コンフォーマブルな転写デバイスの接触面上に堆積された印刷可能半導体素子は、接触面と基板１６０の受け面との間でコンフォーマルな接触を成す態様で基板の受け面と接触される。接触面は基板の受け面と接触される印刷半導体素子から分離され受け面上に組み立てられる。
【選択図】図１

Description

関連出願の相互参照
本出願は、この開示内容と矛盾しない範囲でその全体が参照として本明細書に組み込まれる２００４年６月４日、２００４年８月１１日、２００５年２月４日、２００５年３月１８日、２００５年５月４日にそれぞれ出願された米国仮特許出願第６０／５７７，０７７号、第６０／６０１，０６１号、第６０／６５０，３０５号、第６０／６６３，３９１号、第６０／６７７，６１７号の利益を主張する。
１９９４年における印刷された全ての高分子トランジスタの最初のデモンストレーション以来、プラスチック基板上にフレキシブル集積電子デバイスを備える可能性に満ちた新たなクラスの電子システムに多大な興味が向けられてきた［Ｇａｒｎｉｅｒ，Ｆ．，Ｈａｊｌａｏｕｉ，Ｒ．，Ｙａｓｓａｒ，Ａ．Ｓｒivａｓｔａｖａ，Ｐ．，Ｓｃｉｅｎｃｅ，第２６５刊、１６８４〜１６８６頁］。最近、かなりの研究が、フレキシブルプラスチック電子デバイスにおける導体素子、誘電体素子、半導体素子のための新たな溶解処理可能な材料の開発へと向けられてきている。しかしながら、フレキシブルなエレクトロニクスの発達は、新たな溶解処理可能な材料の開発によってのみならず、新たなデバイス部品構成、効率的なデバイス及びデバイス部品処理方法、プラスチック基板に適用できる高分解能パターニング技術によっても促進される。このような材料、デバイス構成、製造方法が新たなクラスのフレキシブル集積電子デバイス、システム、回路の急速な出現において欠くことができない役割を果たすことが期待される。
フレキシブルなエレクトロニクスの分野における関心は、主に、この技術によって与えられる幾つかの重要な利点から起こっている。第１に、プラスチック基板材料の機械的な耐久性は、機械的な応力により引き起こされる損傷及び／又は電子的性能の低下を起こし難くする。第２に、これらの基板材料の固有の柔軟性により、これらの基板材料を、脆弱な従来のシリコン系電子デバイスでは不可能な多数の有用なデバイス構成を与える多くの形状へと統合することができる。例えば、湾曲可能なフレキシブルエレクトロニクスデバイスは、従来のシリコンに基づく技術では容易に達成されない電子ペーパー、装着型コンピュータ、大面積高分解能ディスプレイ等の新たなデバイスの製造を可能にすると期待される。最後に、溶解処理可能な部品材料とプラスチック基板とを組み合わせると、大きな基板面積にわたって低コストで電子デバイスを形成できる連続高速印刷技術による製造が可能となる。
しかしながら、良好な電子的性能を示すフレキシブル電子デバイスの設計及び製造は、多くの重大な難問を与える。第１に、従来のシリコン系電子デバイスを形成する良く発達した方法は、殆どのプラスチック材料に適合しない。例えば、単結晶シリコン又はゲルマニウム半導体等の従来の高品質な無機半導体部品は、一般に、殆どのプラスチック基板の融解温度又は分解温度を大幅に超える温度（＞１０００℃）で薄膜を成長させることにより処理される。また、殆どの無機半導体は、本来、溶解に基づく処理及び供給を可能にする従来の溶媒に溶け難い。第２に、多くのアモルファスシリコン、有機又は無機有機混成の半導体は、プラスチック基板への組み込みに適合しており、比較的低い温度で処理することができるが、これらの材料は、良好な電子的性能を得ることができる集積電子デバイスを提供できる電子的特性を有していない。例えば、これらの材料から成る半導体素子を有する薄膜トラジスタは、相補的な単結晶シリコン系デバイスよりも大きさが約３オーダー小さい電界効果移動度を示す。これらの限界の結果、フレキシブル電子デバイスは、現在、非放射ピクセルを有するアクティブマトリクスフラットパネルディスプレイのためのスイッチング素子や発光ダイオードでの使用等、高い性能を必要としない特定の用途に限られる。
最近、プラスチック基板上の集積電子デバイスの様々なエレクトロニクス用途への適用を拡大するべく、当該集積電子デバイスの電子的性能を伸ばすことにおいて進展が見られている。例えば、プラスチック基板材料における処理に適合し且つアモルファスシリコン、有機又は無機有機混成の半導体素子を有する薄膜トランジスタよりもかなり高いデバイス性能特性を示す幾つかの新しい薄膜トランジスタ（ＴＦＴ）構造が出現した。１つの種類の高性能フレキシブル電子デバイスは、アモルファスシリコン薄膜のパルスレーザアニーリングにより製造される多結晶シリコン薄膜半導体素子に基づいている。この種のフレキシブル電子デバイスは高いデンバイス電子性能特性を与えるが、パルスレーザアニーリングの使用は、このようなデバイスの製造の容易性及び自由度を制限し、それにより、コストが大幅に増大してしまう。他の有望な新たな種類の高性能フレキシブル電子デバイスは、多数のマクロ電子デバイス及びマイクロ電子デバイスにおける能動機能素子としてナノワイヤ、ナノリボン、ナノ粒子、カーボンナノチューブ等の溶解処理可能なナノスケール材料を使用するデバイスである。
別個の単結晶ナノワイヤ又はナノリボンの使用は、高いデバイス性能特性を示すプラスチック基板上の印刷可能電子デバイスを設けることができる手段として評価されてきた。Ｄｕａｎらは、半導体チャンネルとしての複数の選択的に方向付けられた単結晶シリコンナノワイヤ又はＣｄＳナノリボンを有する薄膜トランジスタ構成について記載している［Ｄｕａｎ，Ｘ．，Ｎｉｕ，Ｃ．，Ｓａｈｌ，Ｖ．，Ｃｈｅｎ，Ｊ．，Ｐａｒｃｅ，Ｊ．，Ｅｍｐｅｄｏｃｌｅｓ，Ｓ．，Ｇｏｌｄｍａｎ，Ｊ．，Ｎａｔｕｒｅ，第４２５刊、２７４〜２７８頁］。著者は、１５０ナノメートル以下の厚さを有する単結晶シリコンナノワイヤ又はＣｄＳナノリボンが、溶液中に分散されるとともに薄膜トランジスタにおける半導体素子を形成するために流れ方向付けアライメント方法を使用して基板の表面上に組み立てられる、プラスチック基板上での溶解処理に適合するとされる製造プロセスについて報告している。著者によって与えられる光学顕微鏡写真は、開示された製造プロセスが、ほぼ平行な方向で且つ約５００ナノメートル〜約１０００ナノメートルだけ互いに離間されたナノワイヤ又はナノリボンから成る単層を形成することを示唆している。著者は、個々のナノワイヤ又はナノリボンにおける比較的高い固有の電界効果移動度（≒１１９ｃｍ２Ｖ−１ｓ−１）について報告しているが、全体のデバイス電界効果移動度は、最近、Ｄｕａｎらにより報告された固有の電界効果移動度値よりも「大きさが約２オーダー低い」ものであると決定された［Ｍｉｔｚｉ，Ｄ．Ｂ，Ｋｏｓｂａｒ，Ｌ．Ｌ，Ｍｕｒｒａｙ，Ｃ．Ｅ．，Ｃｏｐｅｌ，Ｍ．Ａｆｚａｌｉ，Ａ．，Ｎａｔｕｒｅ，第４２８刊、２９９〜３０３頁］。このデバイス電界効果移動度は、従来の単結晶無機薄膜トランジスタのデバイス電界効果移動度よりも数オーダー大きさが低く、恐らく、Ｄｕａｎらにおいて開示された方法及びデバイス構成を使用して別個のナノワイヤ又はナノリボンをアライメントし、密に詰め込み、電気的に接触させることの実際の難しさに起因している。
多結晶無機半導体薄膜に対する前駆物質としてナノ結晶溶液を使用することが、高いデバイス性能特性を示すプラスチック基板上の印刷可能電子デバイスを設けることができる手段として検討されてきた。Ｒｉｄｌｅｙらは、電界効果トランジスタのための半導体素子を設けるために約２ナノメートルの寸法を有する溶液カドミウムセレナイドナノ結晶がプラスチック適合温度で処理される溶解処理製造方法について開示している。著者は、カドミウムセレナイドのナノ結晶溶液中での低温粒子成長が数百個のナノ結晶を取り囲む単結晶領域を形成する方法について報告している。Ｒｉｄｌｅｙらは、有機半導体素子を有する匹敵するデバイスに対して向上された電気的特性を報告しているが、これらの技術によって得られるデバイス移動度（≒１ｃｍ２Ｖ−１ｓ−１）は、従来の単結晶無機薄膜トランジスタのデバイス電界効果移動度よりも数オーダー大きさが低い。Ｒｉｄｌｅｙらのデバイス構成及び製造方法により達成される電界効果移動度における限界は、恐らく、個々のナノ粒子間で成される電気的な接触に起因している。特に、ナノ結晶溶液を安定化させ且つ凝集を防止するために有機末端基を使用すると、高いデバイス電界効果移動度を与えるために必要な隣り合うナノ粒子間の良好な電気接触の形成が妨げられる場合がある。
Ｄｕａｎら及びＲｉｄｌｅｙらは、プラスチック基板上に薄膜トランジスタを製造するための方法を提供しているが、本明細書に記載されたデバイス構成は、電極、半導体及び／又は誘電体等の機械的に硬質なデバイス部品を使用している。良好な機械的特性を有するプラスチック基板の選択は、屈曲方向又は歪曲方向で予備成形できる電子デバイスを与える場合がある。しかしながら、このような動きは、個々の硬質トランジスタデバイス部品上に機械的な歪みを形成することが予期される。この機械的な歪みは、例えばクラッキングにより個々の部品に損傷を引き起こす場合があるとともに、デバイス部品間の電気的な接触を低下させ或いは妨げる場合がある。
以上から分かるように、現在にあっては、プラスチック基板上に集積電子半導体含有デバイスを製造するための方法及びデバイス構造が技術的に必要である。プラスチック高分子基板上のアセンブリに適合する温度での効果的なデバイス製造を可能にするためには、良好な電気的特性を有する印刷可能半導体素子が必要とされる。また、大きな基板面積にわたる複合集積電気回路の連続高速印刷を可能にするためには、大面積プラスチック基板上に半導体材料を印刷する方法が必要とされる。最後に、様々な新たなフレキシブル電子デバイスを可能にするためには、屈曲された或いは歪曲されたデバイス方向で良好な電子的性能が得られる十分にフレキシブルな電子デバイスが必要とされる。
本発明は、プラスチック基板等の基板表面上に構造体及び／又は半導体を含む電子デバイス等のデバイスを製造するための方法、デバイス、デバイス部品を提供する。具体的には、本発明は、フレキシブルで低コストな印刷方法によって電子デバイス、光電子デバイス又は他の機能電子アセンブリを製造するための印刷可能半導体素子を提供する。本発明の目的は、一連の印刷技術により基板表面上に高精度に組み立てることができる、約数十ナノメートル〜約数十センチメートルの範囲の選択された物理的寸法を有する単一単結晶無機半導体等の半導体素子を製造するための方法及びデバイスを提供することである。本発明の他の目的は、大きな基板面積にわたって良好な配置精度及びパターン忠実度を与える乾式転写コンタクト印刷技術及び／又はソリューション印刷技術を使用して印刷可能半導体素子を組み立て及び／又はパターニングするための方法を提供することである。また、本発明の目的は、プラスチック基板によって支持される１つ以上の印刷可能半導体素子を備える良好な電子的性能の集積電子デバイス及び／又は光電子デバイス、特に、電界効果移動度、閾値電圧、ｏｎ−ｏｆｆ比等の良好な電子的性能特性を示す印刷可能半導体素子を有する十分にフレキシブルな薄膜トランジスタを提供することである。
１つの態様において、本発明は、印刷可能半導体素子等の１つ以上の印刷可能な部品を有する高性能電子及び／又は光電子デバイス又はデバイス部品を製造する方法を提供する。本発明の方法によって製造されてもよい電子デバイス及び光電子デバイスとしては、トランジスタ、ダイオード、発光ダイオード（ＬＥＤ）、レーザ、有機発光ダイオード（ＯＬＥＤ）、マイクロ電子機械システム（ＭＥＭＳ）、ナノ電子機械システム（ＮＥＭＳ）が挙げられるが、これらに限定されない。特に、本発明は、印刷技術により半導体素子及び／又は他のデバイス部品を、従来の高温処理方法により製造される単結晶半導体系のデバイスに匹敵する性能特性を示す電子デバイス及び／又は光電子デバイス又はデバイス部品へと組み立てる方法を提供する。
プラスチック基板及び半導体基板等の低い融解温度又は分解温度を有する基板上におけるデバイス製造に役立つ本発明の一実施形態において、本発明の方法は、（１）１つ以上の別個の高品質な半導体素子を形成し、（２）これらの半導体素子と他のデバイス部品とを基板表面上に組み立て及び／又はパターニングするという独立に実行できる製造ステップを備えている。例えば、本発明は、高温（＞１０００℃）膜成長、ドーピング、他の処理技術等の従来の高温処理方法によって製造されるバルク単結晶無機半導体材料をマスキングしてエッチングすることにより独立の高品質の印刷可能な無機半導体が形成される方法を含んでいる。製造後、このような印刷可能な無機半導体は、比較的低い温度（＜約４００℃）で行なわれてもよい印刷技術により１つ以上の基板表面上に組み立てられる。独立に実行できる形成ステップ及びパターニング／組み立てステップを有する利点は、独立に実行可能な各製造ステップの効率、自由度、有用性を最適化する温度等の周囲条件及び周囲汚染レベル（すなわち、クリーンな室内条件が必要とされる）で各ステップを行なうことができるという点である。例えば、本方法によれば、高品質な単結晶半導体を形成するために必要な高温で半導体材料を製造することができる。しかしながら、半導体素子のパターニング及び／又は組み立ては、その後、プラスチック基板等の低い融解温度又は分解温度を有する基板上でのデバイス製造に有利な実質的に低い温度で行なわれてもよい。このようにして、著しい融解、分解又は損傷を基板表面に与えることなく幅広い範囲の基板表面上に高性能デバイスが製造されてもよい。半導体製造を半導体及び／又はデバイス組み立てから分離する他の利点は、クリーンな室内条件を必要とせず且つ大面積の基板上における連続的で高速なデバイス製造に適合する乾式転写印刷技術及びソリューション印刷技術等の幅広い範囲の低コストでフレキシブルな組立方法により、半導体素子を高性能デバイス及びデバイス部品へと集積できるという点である。本発明のこの態様において、本方法は、半導体ウエハ等の非プラスチック基板、例えばシリコンウエハ又はＧａＡｓウエハ及びプラスチック基板を含むほぼ任意の材料を備える基板上での印刷に適合する。
他の態様において、本発明は、高性能電気デバイス及び光電子デバイス並びにデバイス部品へと集積するための印刷可能半導体素子を提供する。本発明において、用語「印刷可能」は、基板を高温（すなわち、約４００℃以下の温度）に晒すことなく基板上又は基板中に転写でき、組み立てることができ、パターニングでき、組織化することができ及び／又は集積することができる材料、構造、デバイス、構成部品及び／又は集積機能デバイスに関連している。本発明の印刷可能半導体は、乾式転写コンタクト印刷方法及び／又はソリューション印刷方法により基板表面上に組み立て及び／又は集積することができる半導体構造を備えていてもよい。本発明の典型的な半導体素子は、単結晶シリコンウエハ、シリコンオンインシュレータウエハ、多結晶シリコンウエハ及びＧａＡｓウエハを含むがこれらに限定されない様々な無機半導体材料の「トップダウン」処理によって製造されてもよい。高品質な半導体ウエハ、例えば従来の高温気相堆積処理技術を使用して形成される半導体ウエハから得られる印刷可能半導体素子は、良好な電子的性能を必要とする用途において有益である。これは、これらの材料が、ナノ結晶及びナノワイヤを形成するための従来の技術等の「ボトムアップ」処理技術を使用して作られる材料よりも良好な純度及び結晶化度合いを有しているからである。本発明の「トップ−ダウン」処理方法によって与えられる他の利点は、ナノワイヤ及びナノ粒子を製造するために一般に使用される「ボトム−アップ」処理方法とは異なり、印刷可能半導体素子及び印刷可能半導体素子の配列を明確な方向及びパターンで製造できるという点である。例えば、半導体素子は、トランジスタ配列又はダイオード配列等の機能デバイス又は機能デバイスの配列におけるこれらの素子の最終的な位置及び空間的方向に直接に対応する位置及び空間的方向を有する配列で製造されてもよい。
印刷可能半導体素子は、リボン（又はストリップ）、ディスク、板状体、ブロック、柱、円筒又はこれらの形状の任意の組み合わせ等の様々な形状を有する単一の単結晶無機半導体構造を備えていてもよい。本発明の印刷可能半導体素子は、幅広い範囲の物理的寸法、例えば、約１０ナノメートル〜約１００ミクロンの範囲の厚さ、約５０ナノメートル〜約１ミリメートルの範囲の幅、約１ミクロン〜約１ミリメートルの範囲の長さを有していてもよい。ある用途においては、約１０ナノメートルを越える厚さ及び約５００ナノメートルを越える幅を有する半導体素子を使用することが好ましい。これは、これらの寸法が良好な電子的性能を示す電子デバイスを与えることができるからである。例えば、薄膜トランジスタは、約１００ｃｍ２Ｖ−１ｓ−１以上、好ましくは約３００ｃｍ２Ｖ−１ｓ−１以上、更に好ましくは約８００ｃｍ２Ｖ−１ｓ−１以上のデバイス電界効果移動度を有している。また、様々な印刷技術により良好な配置精度及びパターン忠実度をもって約１０ナノメートルを越える幅を有する半導体素子を基板上に組み立てることができる。
また、本発明の印刷可能半導体素子には、印刷可能半導体素子を半導体ウエハ等のマザー基板に対して機械的に接続するアライメント維持要素が設けられていてもよい。アライメント維持要素は、転写、組み立て及び／又は集積処理ステップ中に印刷可能半導体素子の選択された方向及び／又は位置を維持するために役立つ。また、アライメント維持要素は、転写、組み立て及び／又は集積処理ステップ中に半導体素子の選択されたパターンを規定する複数の半導体素子の相対的な位置及び方向を維持するために役立つ。本発明の方法において、アライメント維持要素は、コンフォーマブルな転写デバイスの接触面に対する印刷可能半導体素子の接触（結合）中に、選択された位置及び方向を保つ。本発明のこの態様において有益なアライメント維持要素は、コンフォーマブルな転写デバイスの移動時に、印刷可能半導体素子の選択された位置及び方向を大きく変えることなく、印刷可能半導体素子から離脱することができる。この離脱は、一般に、転写デバイスの移動中におけるアライメント維持要素の破壊又は解放により達成される。
本発明の１つの実施形態において、印刷可能半導体素子は、幅広い端部及び狭い中心領域によって特徴付けられるピーナッツ形状を有している。この実施形態において、アライメント維持要素は、幅広い端部の下側での不完全な等方性エッチング及び中心領域の下側での完全な等方性エッチングにより設けられる。この処理により、半導体素子は、半導体素子の各端部に対応する２つの点でマザー基板に対して接続される。他の実施形態において、印刷可能半導体素子は、中心長手方向軸に沿って延びるリボン形状を成している。この実施形態において、アライメント維持要素は、長手方向軸に沿うリボンの両端部をマザー基板に対して接続する。各実施形態においては、転写デバイスの接触面に対するリボン形状又はピーナッツ形状の半導体素子の結合及び転写デバイスの移動により、両方のアライメント維持要素が破壊されるとともに、印刷可能半導体素子がマザー基板から解放される。
本発明の印刷可能半導体素子は、独立に選択可能な物理的寸法、例えば高精度をもって選択できる幅、高さ、厚さ、表面粗さ、平坦度を有している。典型的な実施形態において、印刷可能半導体素子の物理的寸法は、約５％未満内となるように選択されてもよい。非常に均一な選択された物理的寸法を有する多数の印刷可能半導体素子は、本発明の方法を使用して製造されてもよい。典型的な実施形態では、変化が約１％未満の物理的寸法を有する多数の印刷可能半導体素子を製造することができる。したがって、本発明は、ナノワイヤを形成する従来の方法とは異なり、大きなサイズ及び形状の分布を伴わない印刷可能半導体素子を提供する。この手法の大きな利点は、半導体素子のサイズ及び形状のばらつきを許容するために本発明の印刷可能半導体素子を組み込む構造及びデバイスを形成する必要がないという点である。幾つかの実施形態において、本発明の印刷可能半導体素子は、非常に低い表面粗さ、例えば約０．５ナノメートル２乗平均平方根を下回る表面粗さを有している。本発明の印刷可能半導体素子は、１つ以上の平坦な表面を有していてもよい。この構造は幾つかのデバイス製造用途において有益である。なぜなら、平坦面は、導電、半導体及び／又は誘電デバイス部品等の他のデバイス部品との界面を形成するのに役立つからである。
また、本方法及び合成物は、高品質な半導体材料を備える印刷可能半導体素子を与える。高性能電気デバイスを製造するのに役立つ幾つかの実施形態において、印刷可能半導体素子は、高温処理技術により製造された従来の半導体ウエハ材料の約１０００以下のファクタの純度を有している。例えば、本発明は、１００万個の原子当たり約５〜２５未満の酸素不純物、１００万個の原子当たり約１〜５未満の炭素不純物、１００万個の原子当たり（ｐｐｍａ）約１以下、好ましくは幾つかの用途では１０億個の原子当たり（ｐｐｂａ）約１００以下、更に好ましくは幾つかの用途では１０億個の原子当たり（ｐｐｂａ）約１以下の重金属不純物を有する高純度半導体素子を提供する。半導体材料中の重金属の存在がそれらの電気的特性を大幅に低下させる可能性があるため、低レベル（例えば１００万個の原子当たり約１未満）の重金属不純物を有する印刷可能半導体素子は、良好な電子的性能を必要とする用途及びデバイスにおいて有益である。
また、本発明の幾つかの態様の印刷可能半導体素子は、非常に低い抵抗率勾配、例えばそれらの面積にわたって約５％〜１０％未満の変動を有している。本発明のこの態様は、ナノワイヤ及びナノ結晶材料などの「ボトムアップ」処理技術から得られる従来の半導体材料に関してドーピング均一性を高めた。また、本発明の印刷可能半導体素子は、非常に低い転位、例えば平方センチメートル当たり５００未満の転位を示す半導体材料を備えていてもよい。高品質の半導体材料を備える半導体素子の使用は、良好な電子的性能を必要とするデバイス製造用途において有益である。
また、本方法及び合成物は、極めて均一な組成を有する印刷可能半導体素子を提供する。この場合、均一な組成とは、純度、ドーパント濃度、ドーパントの空間的分布、結晶化の程度に関する個々の均一性のことである。本発明の印刷可能半導体素子の組成に関する高い純度及び良好な均一性は、ナノワイヤ及びナノ結晶材料等の「ボトムアップ」処理技術から得られる従来の半導体材料から製造されたデバイスに対して高い信頼性を示す機能デバイスを提供する。
本発明の印刷可能半導体素子は、好ましくは１０ナノメートル未満の平均表面位置からの偏りを示す、更に好ましくは幾つかの用途において１オングストローム未満の平均表面位置からの偏りを示すマイクロリボンの上面又は下面等の少なくとも１つの滑らかな表面を有していることが好ましい。本発明の印刷可能半導体素子の滑らかな表面により、集積電子デバイス又は光電子デバイス中の他のデバイス部品との効果的な電気的接触及び／又は物理的な集積を確立することができる。
或いは、本発明の印刷可能半導体素子は、誘電体構造、導電構造（例えば電極）、更なる半導体構造又はこれらの任意の組み合わせ等の１つ以上の更なる構造に対して動作可能に接続された半導体構造を有する複合半導体素子を備えていてもよい。印刷可能複合半導体素子は、複合電子デバイス又は光電子デバイスへと容易に且つ効果的に集積可能な材料及びデバイス部品を与える。また、本発明の組立方法により、隣り合う素子が互いに近接し、例えば互いに１００ナノメートル〜１ミクロンの範囲内まで近接するような幾何学的な配列形態で印刷可能半導体素子を設けることができる。例えば、本発明の印刷可能半導体素子は、シリコン酸化物層等の無機誘電体構造に対して動作可能に接続された単結晶無機半導体等の高品質な半導体構造を有する単一構造を備えている。本発明のこの実施形態は、半導体及び誘電体部品を単一の処理ステップで組み立てることができるため、また、半導体及び誘電体部品の両方を備える単一構造の使用によりゲート電極から半導体素子又はソース及びドレイン電極への電流漏れ非常に低い絶縁体構造が得られるため、高性能の薄膜トランジスタの製造において特に有益である。他の実施形態において、本発明の印刷可能半導体素子は、基板表面上に容易に組み込むことができるダイオード、ＬＥＤ、トランジスタ、ＯＬＥＤ等の集積機能デバイスを備えていてもよい。
本発明の方法及び構成は、ナノワイヤ及びナノ結晶等の「ボトムアップ」処理技術によって形成される半導体材料に基づくデバイスに関して高い信頼性を示す機能デバイスを製造できる処理プラットフォームを与える。この場合、信頼性とは、長い動作期間にわたって良好な電子的性能を示すことができる機能デバイスの能力のことであり、また、本方法及び構成を使用して製造されたデバイス全体の電気的特性に関する個々の均一性のことである。例えば、本発明のデバイスは、非常に均一な閾値電圧（例えば０．０８Ｖ未満の標準偏差）及び非常に均一なデバイス移動度（約１３％未満の標準偏差）を示す。これは、ナノワイヤ系のデバイスにわたる約４０ファクタ及び約８ファクタの閾値電圧及びデバイス移動度のそれぞれの均一性の向上を表わしている。本発明の機能デバスの抜群の信頼性は、少なくとも部分的には、本発明の印刷可能半導体素子を使用して得られる組成及び物理的寸法の高度の均一性によって与えられる。
他の態様において、本発明は、第１の電極と、第２の電極と、上記第１及び第２の電極と電気的に接触した状態で位置される印刷可能半導体素子とを備える電気デバイスを提供する。良好な電気デバイス性能を必要とする用途において有益な１つの実施形態において、印刷可能半導体素子は、約２０％以上、好ましくは幾つかの用途において約５０％以上、更に好ましくは幾つかの用途において約８０％以上の上記第１及び第２の電極間の充填比を与える物理的寸法及び形状を有する単一無機半導体構造を備えている。場合によって、この実施形態の電気デバイスは、更なる印刷可能半導体素子、例えば略長手方向に向けられ、場合によっては互いに物理的に接触しない印刷可能素子を更に備えていてもよい。重要なことには、本発明の複数の印刷可能半導体素子は、密に詰め込まれたナノワイヤ配列を含むシステムとは異なり、大きな充填比（例えば２０％、５０％、８０％以上）及び良好な電子的性能を与える態様でデバイス又はデバイス配列内に構成されてもよい。１つの実施形態において、印刷可能半導体素子は、約５００ナノメートル以上の少なくとも１つの断面寸法を有している。１つの実施形態において、印刷可能半導体素子は、幅に対する長さの比が約１０以下であり、好ましくは幾つかの用途において約１．５以下である。１つの実施形態において、印刷可能半導体素子は、幅に対する厚さの比が約０．１以下であり、好ましくは幾つかの用途において約０．０１以下である。
本発明のこの態様は、第１の電極と、第２の電極と、第１及び第２の電極と電気的に接触した状態で位置される複数の印刷可能半導体素子とを備える、トランジスタ、ダイオード、光起電デバイス、発光デバイス等の電気デバイスの配列を更に備えている。１つの実施形態において、電気デバイスの配列は、２０個を超える印刷可能半導体素子、好ましくは幾つかの用途においては５０個を越える印刷可能半導体素子、更に好ましくは幾つかの用途において１００個を越える印刷可能半導体素子を備えている。良好な電気デバイス性能を必要とする用途において有益な１つの実施形態において、印刷可能半導体素子は、約２０％以上、好ましくは幾つかの用途において約５０％以上、更に好ましくは幾つかの用途において約８０％以上の上記第１及び第２の電極間の充填比を与える。印刷可能半導体素子は、選択されたアライメント軸、例えば上記第１及び第２の電気接点の最も近い点同士を接続する軸に沿って延びる選択されたアライメント軸に対してほぼ長手方向に向けられてもよい。１つの実施形態において、印刷可能半導体素子の相対的な位置及び方向は、約５ミクロン以下の範囲内となるように選択される。半導体素子の良好な端部相互間の位置合わせ精度を与える１つの実施形態において、上記各印刷可能半導体素子は、所定の長さにわたって延びるとともに、第１及び第２の端部で終端する。この実施形態において、上記印刷可能半導体素子の第１の端部は第１の電極から５ミクロンの範囲内に位置され、上記印刷可能半導体素子の第２の端部は上記第２の電極から５ミクロンの範囲内に位置される。１つの実施形態において、本発明の電気デバイスの配列は複数の印刷可能半導体素子を備えており、これらの印刷可能半導体素子は、それらがほぼ長手方向に向けられ、互いに物理的に接触せず（すなわち、重なり合わず）、第１及び第２の電極と電気的に接触するような形態で設けられている。１つの実施形態において、電気デバイスの配列中の印刷可能半導体素子の少なくとも１つの物理的寸法、例えば平均長、平均幅及び／又は平均厚さは、約１０％未満、好ましくは幾つかの用途において約５％未満しか変化しない。この実施形態において、配列中の印刷可能半導体素子は、互いに大きく（すなわち、約１０％未満）変化しない選択された物理的寸法、例えば平均長、平均幅及び／又は平均厚さを有している。
他の態様において、本発明は、印刷可能半導体素子を有するトランジスタを提供する。１つの実施形態において、本発明のトランジスタは、ソース電極と、印刷可能半導体素子と、ゲイン電極と、ゲート電極とを備えている。この構成において、ソース電極及びゲイン電極はいずれも、印刷可能半導体素子と電気的に接触するとともに、印刷可能半導体素子によって分離され、また、ゲート電極は、誘電体により印刷可能半導体素子から分離される。印刷可能半導体素子は、約５０ナノメートル以上、好ましくは幾つかの用途においては１００ナノメートル以上、更に好ましくは幾つかの用途においては２００ナノメートル以上の厚さを有する単一結晶無機半導体構造を備えていてもよい。また、本発明は、ソース電極及びドレイン電極と接触する複数の印刷可能半導体素子を有するトランジスタを含んでいる。単一のトランジスタ内での複数の印刷可能半導体素子の使用は、電界効果トランジスタ中のソース電極、ドレイン電極、ゲート電極、誘電体等の様々なデバイス部品における全体の位置精度許容誤差を減少させるため、幾つかの用途においては有益である。また、本発明は、印刷可能半導体素子が伸縮可能な印刷可能半導体素子である実施形態を含んでいる。本発明のトランジスタ中での１つ以上の伸縮可能な印刷可能半導体素子の使用は、屈曲された、伸張された、或いは、変形されたデバイス方向で良好なデバイス性能及び機械的耐久性を与えるため有益である。
他の実施形態において、本発明は、ポリイミド、ポリカーボネート又はマイラー基板等のプラスチック基板により支持され及び／又は当該プラスチック基板と物理的に接触される高性能トランジスタを提供する。本発明のこの実施形態のトランジスタは、シリコン又はゲルマニウム等の単結晶無機半導体構造を備える印刷可能半導体素子を有していてもよい。このようなデバイス構造は、電界効果移動度、閾値電圧、スイッチング周波数、ｏｎ−ｏｆｆ比等の良好なデバイス性能特性を示す。典型的な実施形態において、プラスチック基板上の薄膜トランジスタは、従来の高温処理方法により製造される結晶半導体を備える半導体素子を有するトランジスタのデバイス電界効果移動度に相当するデバイス電界効果移動度、例えば３００ｃｍ２Ｖ−１ｓ−１以上、更に好ましくは８００ｃｍ２Ｖ−１ｓ−１以上のデバイス電界効果移動度を有している。他の実施形態において、本発明は、最大約２８０ＭＨｚの周波数での動作等、高周波動作が可能な単結晶シリコン印刷可能半導体素子を有するＳｉ−ＭＯＳトランジスタを提供する。
他の実施形態において、本発明は、印刷可能半導体素子を備える相補型金属酸化物半導体回路を提供する。例えば、２つの高濃度Ｐ（又はＮ）型ドープ領域間に低濃度Ｎ（又はＰ）型ドープ領域を有する印刷可能半導体素子は、ＣＭＯＳ回路を形成するために使用される。この能力は、ＣＭＯＳ技術がＮＭＯＳ技術よりもかなり少ないワット損を有しているため、低い電力消費量を要する用途において特に興味深い。また、ＣＭＯＳ技術が静的なワット損を有していないため、この技術はバッテリ動作の電子システムに特に良く適する。最後に、ＣＭＯＳ技術を使用する回路構成は、通常、任意の優れた半導体技術よりもコンパクトであり、そのため、単位表面積当たりに多くのデバイスを集積することができる。
１つの実施形態において、本発明のこの態様のトランジスタの誘電体及び半導体部品は、単一複合印刷可能半導体素子を備えていてもよい。或いは、本発明のこの態様のトランジスタの誘電体、ゲート電極、半導体素子は、単一複合印刷可能半導体素子を備えていてもよい。集積された半導体及び絶縁体構造を有する複合印刷可能半導体素子の使用は、非常に漏れが低い非常に高品質な誘電体−半導体界面を薄膜トランジスタにおいて与えることができるため、幾つかの用途においては好ましい。また、集積された半導体及び絶縁体構造を有する複合印刷可能半導体素子の使用により、薄膜トランジスタ中に誘電体層を集積するためのスピンキャスティングステップを必要とすることなく、デバイス部品が効率的に組み立てられる。
他の実施形態において、本発明は、破壊されることなく大きな歪みに耐えることができる伸縮可能な半導体素子を提供する。本発明の伸縮可能な半導体導体素子は、著しい歪み、例えば約０．５％以上、好ましくは１％以上、更に好ましくは２％以上の歪みを受けるときであっても、良好な電子的性能を示すことができる。好ましくは幾つかの用途において本発明の伸縮可能な半導体素子は、フレキシブルであり、したがって１つ以上の軸に沿って大きく伸張させ、屈曲させ、湾曲させ、或いは、変形させることができる。また、フレキシブルである伸縮可能な半導体は、屈曲状態、伸張状態、収縮状態、湾曲状態及び／又は変形状態のときに良好な電子的性能を示すことができる。本発明の伸縮可能で且つフレキシブルな半導体素子は、印刷可能であってもよく、また、誘電体、電極及び他の半導体等の他のデバイス部品に対して動作可能に接続された半導体構造を有する複合半導体素子を備えていてもよい。本発明は、トランジスタ、ダイオード、ＬＥＤＳ、ＯＬＥＤＳ、レーザ、マイクロ電子機械デバイス及びナノ電子機械デバイス等の伸縮可能及び／又はフレキシブルな半導体素子を有する様々な電子デバイス及び／又は光電子デバイスを含んでいる。
本発明の伸縮可能な半導体素子は、支持面を有するフレキシブル基板と、湾曲した内面を有する印刷可能半導体構造とを備えている。この実施形態において、半導体構造の湾曲した内面の少なくとも一部は、フレキシブル基板の支持面に対して結合される。本発明において有益な湾曲した内面を有する典型的な半導体構造は、湾曲半導体構造を備えている。この説明において、「湾曲半導体構造」とは、力を加えることにより生じる湾曲形態を有する半導体構造のことである。湾曲半導体構造は１つ以上の折り曲げ領域を有していてもよい。湾曲半導体構造は、コイル状の形態又は皺が寄った形態で存在していてもよい。湾曲した内面を有する半導体構造、例えば湾曲半導体構造は、歪み、例えば約３０％未満の歪み、約１０％未満の歪み、又は、１％未満の歪みを受ける形態でフレキシブル基板に対して結合されてもよい。
本発明の伸縮可能な半導体の湾曲した内面は、少なくとも１つの凸領域、少なくとも１つの凹領域、又は、少なくとも１つの凸領域と少なくとも１つの凹領域との組み合わせにより特徴付けられる輪郭形状を含むがこれらに限定されない、伸縮性又は柔軟性を与える任意の輪郭形状を有していてもよい。一実施形態において、伸縮可能及び／又はフレキシブルな半導体素子の湾曲した内面は、ほぼ周期的な波又はほぼ非周期的な波によって特徴付けられる輪郭形状を有している。この説明において、周期的又は非周期的な波は、正弦波、方形波、Ａｒｉｅｓ関数、ガウス波、ローレンツ波、又は、これらの任意の組み合わせを含むがこれらに限定されない２次元又は３次元の波形であってもよい。例えば、本発明の伸縮可能で且つフレキシブルな半導体素子は、リボンの長さに沿って延びるほぼ周期的な波によって特徴付けられる輪郭形状を有する湾曲した内面を持つ湾曲半導体リボンを備えている。この実施形態の伸縮可能で且つフレキシブルな半導体素子は、リボンの長さに沿って延びる軸に沿って伸張することができ或いは収縮することができてもよく、また、１つ以上の他の軸に沿って湾曲でき或いは変形できてもよい。
本発明のこの実施形態における半導体構造の輪郭形状は、機械的に応力が加えられるとき或いは力が半導体素子に対して加えられるときに変化してもよい。したがって、典型的な半導体構造の輪郭形状を変えることができることで、著しい機械的損傷、破壊又は電気的性能の大幅な低下を伴うことなく半導体構造を拡張させ、収縮させ、屈曲させ、変形させ及び／又は湾曲させることができてもよい。半導体構造の湾曲した内面は、支持面に対して連続的に結合され（すなわち、湾曲した内面に沿うほぼ全ての点で結合され）てもよい。或いは、半導体構造の湾曲した内面が支持面に対して不連続的に結合されてもよい。この場合、湾曲した内面は、湾曲した内面に沿う選択された点で支持面に対して結合される。
また、本発明は、印刷可能半導体構造と例えば電気接点、電極、導電層、誘電体層、更なる半導体層（例えばドープ層、Ｐ−Ｎ接合等）等の更なる集積デバイス部品との組み合わせを備える伸縮可能な電子デバイス及び／又はデバイス部品を含んでおり、これらの全ては、フレキシブル基板の支持表面によって支持される湾曲した内面を有している。更なる集積デバイス部品の湾曲した内面形状により、大きな歪みを受ける場合でも良好な電子的性能を示し、例えば、伸張形態又は湾曲形態で半導体素子において良好な導電率及び絶縁を維持する。本発明のこの態様における更なる集積デバイス部品は、前述したように、湾曲形態、例えばコイル状形態又は皺の寄った形態等を成していてもよく、また、伸縮可能な半導体素子を製造するために使用される技術と同様の技術を使用して製造されてもよい。例えば、１つの実施形態において、伸縮可能な半導体素子を含む伸縮可能なデバイス部品は、独立に製造され、その後に互いに接続される。或いは、半導体を含むデバイスが平面形態で製造されてもよく、その結果として得られる平面デバイスは、その後、デバイス部品の全て又は一部に対して湾曲した内面を与えるように処理される。
本発明の印刷可能半導体素子は、様々なデバイス環境及び構成において有益な高い特性、例えば高い機械的特性、電気的特性、磁気特性及び／又は光学特性を示すヘテロ半導体素子を備えていてもよい。ヘテロ半導体素子は、１つ以上の添加物と組み合わされた半導体を備える複合構造である。この説明において、添加物は、それらが組み込まれる半導体とは異なる元素、分子、複合体、集合体及びその粒子を備えており、例えば、添加物は、異なる化学的組成及び／又は物理的状態（例えば、結晶状態、半結晶状態又はアモルファ状態）を有している。本発明のこの態様で有益な添加物としては、他の半導体材料、Ｎ型ドーパント、Ｐ型ドーパント、例えばヒ素、ボロン、アンチモン、構造的なエンハンサー、誘電体材料、導電材料が挙げられる。本発明のヘテロ半導体素子は、空間的に均一な組成を有する構造、例えば均一にドーピングされた半導体構造を含んでおり、また、空間的に不均一な組成を有する構造、例えば１つ、２つ、又は、３つの大きさで空間的に変化する濃度のドーパントを有する半導体構造（すなわち、半導体素子中のドーパント分布が空間的に不均一）を含んでいる。
他の態様において、ヘテロ半導体素子は、更なる集積機能デバイス部品、例えば誘電体層、電極、電気接点、ドープ接点層、Ｐ−Ｎ接合、更なる半導体層、電荷閉じ込めのための集積多層積層体を有する半導体構造を備えている。本発明のこの態様の更なる集積機能デバイス部品は、半導体含有構造及び非半導体含有構造の両方を含んでいる。１つの実施形態において、ヘテロ半導体素子は、トランジスタ、ダイオード又は太陽電池等の機能デバイス、又は、基板材料上に効果的にパターニングでき、組み立てることができ、及び／又は、相互に接続できる多要素機能デバイス部品とを備えている。
印刷可能なヘテロ半導体素子を使用すると、本発明の製造方法において特定の利益が得られる。第１に、本発明の「トップダウン」処理手法により、（i）半導体素子の空間的寸法を規定し、（ii）基板上に又は機能デバイス中に半導体素子を組み立てるというその後の製造ステップとは別個の製造ステップにおいて、ほぼ任意のタイプの半導体処理、例えば空間的に制御されたドーピングを行なうことができる。本発明の方法においてデバイス及びデバイス部品の組み立て及び相互接続から半導体処理を分離することにより、明確な濃度及び空間的ドーパント分布を伴うドープ領域と高い純度を示す集積された半導体多層積層体とを有する単結晶半導体を含む非常に高品質な半導体含有材料を形成するのに有益な様々な条件下で半導体の処理を実行することができる。例えば、半導体処理とデバイス部品組み立てとを分離すると、高温で且つ不純物のレベルが高度に制御された条件下で半導体処理を行なうことができる。第２に、複数の集積デバイス部品及び／又は機能デバイスを備えるヘテロ半導体素子を使用すると、機能デバス及び機能デバイス配列の効率的で高スループットな印刷を商業的に有利な方法で行なうことができる。例えば、複数の相互に接続されたデバイス部品を備えるヘテロ半導体素子を使用する本発明のデバイス製造方法は、正味の製造ステップ数を減少させ及び／又は幾つかのデバイスの製造に関与するコストを低減する。
他の態様において、本発明は、乾式転写コンタクト印刷技術又はソリューション印刷技術を含む様々な印刷方法により印刷可能半導体素子を基板上に又は基板中に組み立て、位置決めし、組織化し、転写し、パターニングし、及び／又は、集積する方法を提供する。本発明の印刷方法は、半導体素子の電気的特性及び／又は機械的特性に対して実質的に影響を及ぼさない態様で１つ以上の半導体素子を基板上に又は基板中に集積することができる。また、本発明の印刷方法は、基板の選択された領域上に又は当該領域中に選択された空間的方向で半導体素子を組み立てることができる。更に、本発明の印刷方法は、選択されたデバイス部品間に良好な導電率を確立し、選択されたデバイス部品間に良好な絶縁を確立し、及び／又は、デバイス部品間に良好な空間的アライメント及び相対的な位置決めを確立することにより、高性能な電子デバイス及び光電子デバイスを設ける態様で半導体素子及び他のデバイス部品を基板中及び／又は基板上に集積することができる。
本発明の１つの実施形態において、半導体素子は、乾式転写コンタクト印刷方法、例えばソフトリソグラフィマイクロ転写方法又はナノ転写方法により基板表面上に組み立てられる。１つの方法において、１つ以上の印刷可能半導体素子は、１つ以上の接触面を有するコンフォーマブルな転写デバイスと接触される。接触面と印刷可能半導体素子との間で成された接触は、半導体素子を接触面に対して結合し或いは接触面に対して関連付けられる。場合によっては、これらの素子の結合又は関連付けを容易にするため、接触面と印刷可能半導体素子との間にコンフォーマル接触が達成される。接触面上に配置された半導体素子の少なくとも一部は、その後、基板の受け面と接触される。場合によっては、コンフォーマブルな転写デバイスも、その上に半導体素子が配置された接触面と受け面の少なくとも一部との間にコンフォーマル接触を形成する。コンフォーマブルな転写デバイスの接触面と半導体素子との分離により半導体素子が受け面上に転写され、それにより、基板の受け面上に半導体素子が組み立てられる。デバイス製造用途において好ましい実施形態では、選択された領域で且つ選択された空間的方向で基板上に印刷可能半導体素子が位置決めされ及び／又は集積される。場合によっては、基板の大面積の受け面上でパターニングを行なうため、転写プロセスが複数回繰り返される。この実施形態において、印刷可能半導体素子を有する転写スタンプは、連続する各パターニングステップ毎に、受け面の異なる領域と接触される。このように、非常に大面積の受け面は、単一のマザーウエハから得られる半導体素子を有するパターンであってもよい。
本発明において乾式転写コンタクト印刷方法を使用する利点は、パターンを規定する半導体素子の選択された空間的方向を維持する態様で印刷可能半導体素子のパターンを基板表面上に転写して組み立てることができるという点である。本発明のこの態様は、選択されたデバイス構造又はデバイス構造の配列に直接に対応する明確な位置及び相対的な空間的方向で複数の印刷可能半導体素子が製造される用途において特に有益である。本発明の転写印刷方法は、印刷可能半導体素子及び／又はトランジスタ、光導波管、マイクロ電子機械システム、ナノ電子機械システム、レーザダイオード、完全に形成された回路を含むがこれらに限定されない印刷可能な半導体を含む機能デバイスを転写し、位置決めし、組み立てることができる。
他の実施形態において、本発明は、設けられた印刷可能な半導体の全てではなく一部が基板上に又は基板中に転写されて組み立てられる選択転写・組立方法を提供する。この実施形態において、コンフォーマブルな転写デバイスは、設けられた特定の印刷可能半導体素子に対して選択的に結合することができる。例えば、コンフォーマブルな転写デバイスは、凹領域及びレリーフ特徴形態を有するその外面上に、選択された３次元レリーフパターンを有していてもよい。この実施形態において、凹領域及びレリーフ特徴形態は、選択された印刷可能半導体素子だけがレリーフパターンにより与えられる１つ以上の接触面により接触され、その後、当該印刷可能半導体素子が基板表面上に転写されて組み立てられるように、位置決めされてもよい。或いは、コンフォーマブルな転写デバイスは、例えば接触面から延びる水酸基を有する化学的に改質された領域及び／又は１つ以上の接着表面コーティングを有する領域等の選択されたパターンの結合領域を有する１つの接触面又は複数の接触面を有していてもよい。この実施形態においては、接触面上の結合領域と接触する半導体素子だけが、転写デバイスに対して結合され、その後、基板表面上に転写されて組み立てられる。本発明の選択転写・組立方法の利点は、位置及び空間的方向の第１のセットにより特徴付けられる印刷可能半導体素子の第１のパターンを、第１のパターンとは異なり且つ選択されたデバイス構造又はデバイス構造の配列に対応する位置及び空間的方向の第２のセットにより特徴付けられる印刷可能半導体素子の第２のパターンを形成するために使用できるという点である。
本発明の典型的なコンフォーマブル転写デバイスは、エラストマー転写スタンプ又は複合多層パターニングデバイス等の乾式転写スタンプを備えている。本発明において役立つコンフォーマブルな転写デバイスは、その全体が参照として本明細書に組み込まれる２００５年４月２７日に米国特許商標局に出願された“Ｃｏｍｐｏｓｉｔｅ Ｐａｔｔｅｒｎｉｎｇ Ｄｅviｃｅｓ ｆｏｒ Ｓｏｆｔ Ｌｉｔｈｏｇｒａｐｈｙ”と題された米国特許出願第１１／１１５，９５４号に記載されるような複数の高分子層を備えるパターニングデバイスを含んでいる。本発明の方法において使用できる典型的なパターニングデバイスは、低いヤング率を有する高分子層、例えばポリ（ジメチルシロキサン）（ＰＤＭＳ）層、好ましくは幾つかの用途において約１ミクロン〜約１００ミクロンの範囲から選択される厚さを有する高分子層を備えている。ヤング率が低い高分子の使用は、１つ以上の印刷可能半導体素子、特に湾曲した露出面、粗い露出面、平坦な露出面、滑らかな露出面及び／又は輪郭を成す露出面を有する印刷可能半導体素子との良好なコンフォーマル接触を形成することができ且つ湾曲した基板表面、粗い基板表面、平坦な基板表面、滑らかな基板表面及び／又は輪郭を成す基板表面等の様々な表面形態を有する基板表面との良好なコンフォーマル接触を形成できる転写デバイスを提供するため、有益である。
場合によっては、本発明の転写デバイスは、内面と反対側の外面を有し且つヤング率が高い第２の層、例えばヤング率が高い高分子層、セラミック層、ガラス層又は金属層を更に備えていてもよい。この実施形態において、第１の高分子層の内面及び第２の高弾性率層の内面は、第２の高弾性率層の外面に対して加えられる力が第１の高分子層に対して伝えられるように配置される。本発明の転写デバイスにおける高弾性率の第２の高分子層（又はバッキング層）の使用は、良好な結合特性、転写特性、組み立て特性を与えることができる十分な正味の曲げ剛性を有する転写デバイスを提供するため、有益である。例えば、約１×１０−７Ｎｍ〜約１×１０−５Ｎｍの範囲から選択される正味の曲げ剛性を有する転写デバイスを使用すると、半導体素子及び／又は基板表面とコンフォーマル接触を確立する際に接触面に対して結合される他の構造の位置の歪みが最小限に抑えられる。また、高弾性率の硬質なバッキング層の使用は、例えば印刷可能な半導体層のクラッキングを防止することにより転写中の印刷可能半導体素子の劣化を防止するのに有益である。この属性により、高い配置精度及び良好なパターン忠実度を示す印刷可能半導体素子を組み立てる方法及びデバイスが得られる。その全体が参照として本明細書に組み込まれる２００５年４月２７日に米国特許商標局に出願された“Ｃｏｍｐｏｓｉｔｅ Ｐａｔｔｅｒｎｉｎｇ Ｄｅviｃｅｓ ｆｏｒ Ｓｏｆｔ Ｌｉｔｈｏｇｒａｐｈｙ”と題された米国特許出願第１１／１１５，９５４号に教示されるように、本発明の転写デバイスは、容易な処理、メンテナンス、良好な熱特性を与え且つ転写デバイスに加えられる力の均一な分布を接触面全体に対して与える高分子層を含む更なる層を備えていてもよい。
他の手法においては、転写をガイドするために「軟接着」の原理が使用される。ここで、転写素子上の表面材料の粘弾性は、剥離率によって決まる剥離力（すなわち、表面から対象物を除去できる力）を引き起こす。高い剥離率において、この力は、転写素子の静的表面エネルギが基板のそれより低い場合であっても対象物を基板から除去してそれらを転写素子上に転写できる程度に十分大きい。低い剥離率では、この力は低い。幾つかの実施形態では、対象物の配列を支持する転写素子を最終的な基板に対して接触させることにより、その後、素子をゆっくりと剥離させると、これらの対象物が転写素子から基板へと転写される。制御された剥離率を使用する本発明のこの手法は、本明細書で説明した他の転写手法と組み合わせて使用することができる。
本発明の転写デバイスは、単一の連続する接触面又は複数の不連続な接触面を有していてもよい。本発明の転写デバイスの接触面は、選択された物理的寸法を有するレリーフ特徴形態及び凹領域を有する選択された３次元寸法レリーフパターンにより規定されてもよい。本発明において有用な接触面は、ファンデルワールス力、共有結合、接着層、化学的に改質された領域、例えばその表面上に水酸基が配置された領域、双極子間力、又は、これらの組み合わせにより印刷可能半導体素子を結合できてもよい。本発明の転写デバイスは、任意の面積を持つ接触面を有していてもよい。
接触面から基板表面中又は基板表面上への印刷可能半導体素子の転写を容易にするために多くの方法が使用されてもよい。典型的な実施形態において、基板表面と接触面との表面エネルギの違いは、基板表面への転写を促進させる。例えば、転写は、表面エネルギが低いＰＤＭＳ層から成る接触面から、表面エネルギが高い基板表面、例えばポリイミド表面、ポリカーボネート表面又はマイラー表面等に対して効果的に達成されてもよい。また、プラスチック基板表面は、転写される印刷可能半導体素子との接触前及び／又は接触中に加熱することにより軟化され或いは部分的に溶解され、それにより、基板中に組み込まれる半導体そしが形成されてもよい。接触面を半導体素子から分離する前に基板を冷却して硬化できることにより、効率的な転写が促進される。或いは、基板表面は、半導体素子のための基板の高い親和性を示す１つ以上の化学的に改質された領域を有していてもよい。例えば、改質された領域は、効率的な転写及び組み合わせを促進するため、１つ以上の接着層によって覆われてもよく、或いは、それらの領域が効果的な共有結合、引き付けるファンデルワールス力、双極子間力、又は、これらの組み合わせを半導体素子と共に受けるように改質されてもよい。或いは、部分的に重合された高分子前駆物質が半導体素子又は他のデバイス部品と接触された後に重合され、それにより、内部に半導体素子が組み込まれた基板が形成されてもよい。
典型的な実施形態においては、薄い解離層、例えば印刷可能半導体素子の形成及び組み立て中に基板上にパターニングされるフォトマスクとして使用されるフォトレジストの層でコーティングされた上端面を有する印刷可能半導体素子が製造される。コンフォーマブルな転写デバイスの接触面は、印刷可能半導体素子のコーティングされた表面とコンフォーマル接触される。解離層は、転写デバイスの接触面に対する印刷可能半導体素子の結合を容易にする。解離層でコーティングされない印刷可能半導体素子の表面は、その後、基板の受け面と接触される。次に、解離層がアセトン等の適当な溶媒に晒すことにより除去され、それにより、印刷可能半導体素子がコンフォーマブルな転写デバイスから分離される。場合によって、印刷可能半導体素子の転写を容易にするため、受け面が１つ以上の接着層でコーティングされてもよい。
本発明の他の実施形態においては、印刷可能半導体素子がソリューション印刷により基板表面上に組み立てられる。この説明において、用語「ソリューション印刷」とは、印刷可能半導体素子等の１つ以上の構造がキャリア流体や溶媒等のキャリア媒体中に分散されて基板表面の選択された領域へ一括して供給されるプロセスを示そうとするものである。１つの典型的なソリューション印刷方法において、基板表面の選択された領域に対する構造の供給は、パターニングを受ける基板表面の形態的特徴及び／又は物理的特徴とは無関係な方法によって達成される。他の実施形態において、印刷可能半導体素子は、溶媒が蒸発するまで又は静電気力、磁力又は音波によって与えられる力等の印加力が印刷可能半導体素子を溶液から基板の選択された領域へと引き出すまで、溶媒中に浮遊されたままである。この機能性は、早期の沈殿を避けるために必要な印刷可能半導体素子の適切な物理的寸法及び質量を選択することにより与えられてもよい。このように、本発明のソリューション印刷方法は、キャリア媒体中に浮遊された要素が重力に起因して溶液中を降下して統計的に基板の凹領域中に落ち込む幾つかの流体自己組み立て法とはかなり異なる。
本発明の基板の受け面上に印刷可能半導体素子を組み立てる方法は、印刷可能半導体素子をキャリア媒体中に分散させることによりキャリア媒体中に半導体素子を備える懸濁液を形成するステップを備えている。半導体素子は、懸濁液を受け面上にソリューション印刷することにより基板に対して供給され、それにより、半導体素子が上記受け面上に組み立てられる。この実施形態において、ソリューション印刷は、インクジェット印刷、熱転写印刷、スクリーン印刷を含むがこれらに限定されない当分野において既知である多くの技術によって行なわれてもよい。また、本発明のソリューション印刷方法は、自動組み立てアライメント技術を使用してもよい。１つの実施形態においては、例えば、パターニングされた疎水基及び親水基を有する印刷可能半導体素子のアライメント、位置決め、位置合わせ精度が、相補的なパターニングされた疎水領域（例えばメチル終端表面基）及び親水領域（例えばカルボン酸終端表面基）を有する受け面上で合わせられる。また、本発明のソリューション印刷方法は、アライメント、位置決め、位置合わせ精度を達成するために、分散された印刷可能半導体素子を含む液滴の毛管作用を使用してもよい。
場合によって、本発明においては、基板上における半導体素子及び／又は他のデバイス部品の方向、アライメント及び選択的堆積を制御するために多くの方法が使用されてもよい。これらの方法は、正確に定められた相対位置及び空間的方向を有する複数の相互に接続されたデバイス部品を備える複合集積電子デバイス及び光電子デバイスの製造を可能にする。例えば、特定の場所で且つ選択された空間的方向で基板表面上に半導体素子及び他のデバイス部品を容易に位置決めするため、静電気力、音波及び／又は静磁気力が使用されてもよい。或いは、半導体素子及び他のデバイス部品の正確な配置を達成するため、基板表面自体の特性及び／又は組成が選択された領域で改質されてもよい。例えば、基板表面の選択された領域は、それらが半導体素子のための選択的な親和性を示すように化学的に改質されてもよい。また、印刷可能半導体素子及び他のデバイス部品の選択的な集積、方向付け、アライメントを容易にするため、例えば特定の表面領域に電位ホールを形成することによって基板表面の電気的特性が変えられてもよい。
本発明の印刷方法は、高性能電子デバイス及び／又は光電子デバイスの製造において重要な多くの利点を有している。第１に、本発明の印刷方法は、無機単結晶半導体構造を、これらの構造をクラッキングによる損傷等の著しい損傷又は劣化を引き起こす十分大きい機械的歪みに晒すことなく、転写して組み立てることができる。第２に、本発明の印刷方法は、良好な配置精度（すなわち、受け面の選択された領域に対する良好な空間的位置合わせ精度）をもって、好ましくは基板上の絶対的に正しい方向及び位置から５ミクロン以下の空間的偏りをもって、基板表面の選択された領域上に選択された方向で１つ以上の半導体素子を位置決めることができる。第３に、本発明の印刷方法は、機能デバイス又はデバイス配列に対応する空間的形態等の選択された空間的形態に関して良好な忠実度を有する複数の半導体素子、他のデバイス素子、集積された機能デバイス、又は、これらの任意の組み合わせを備えるパターンを形成することができる。第４に、本発明の印刷方法は、比較的低い温度（すなわち、約４００℃未満の温度）で実行されてもよく、したがって、様々な基板、特にプラスチック基板に適合する。最後に、本発明の印刷方法は、高性能電子デバイス及び／又は光電子デバイスを製造する低コストな手段を与えるとともに、クリーンな室内条件を必要としない。
印刷可能半導体素子を基板上又は基板中に組み立て、位置決めし、組織化し、転写し、パターニングし、及び／又は、集積する本発明の構成及び関連する方法は、１つ以上の半導体素子を備えるほぼ任意の構造を製造するために使用されてもよい。これらの方法は、複合集積電子デバイス又は光電子デバイス又はデバイス配列、例えばダイオード、発光ダイオード、太陽電池、トランジスタ（ＦＥＴ及びバイポーラ）、薄膜トランジスタの配列等を製造するのに特に有益である。本発明の構成及び関連する方法は、システムレベル集積電機回路、例えば相補型論理回路の製造において役立つ。この場合、印刷可能半導体素子は、明確な空間的方向で基板上に印刷されて相互に接続され、それにより、所望の回路構造が形成される。本発明のこの態様の１つの実施形態においては、複合集積回路を製造するために、選択されたドーパント濃度及びドーパント空間分布を有する印刷可能なＮ型及びＰ型ヘテロ半導体素子が組み立てられて相互に接続される。他の実施形態においては、複合集積回路を製造するために、異なる半導体材料を備える複数の印刷可能な半導体素子が同じ基板上に印刷されて相互に接続される。
しかしながら、本発明の組立方法は半導体に限定されない。むしろ、これらの方法は、半導体ではない様々な材料に広く適合する。本発明の方法によって転写され及び／又は組み立てられてもよい材料としては、ＳｉＯ２等の絶縁材料、導体等の接続材料、能動光学材料、受動光学材料、光ファイバ素子等の光学素子、用途を感知するための材料、磁性材料が挙げられるが、これらに限定されない。したがって、本方法、デバイス、デバイス部品は、様々なミクロサイズ及び／又はナノサイズの構造及び構造アセンブリ、例えばミクロ流体デバイス及び構造、ＮＥＭＳデバイス及びＮＥＭＳデバイスの配列、ＭＥＭＳデバイス及びＭＥＭＳデバイスの配列を製造するために使用されてもよい。特に、本発明の転写方法及び組立方法は、複数の印刷レベルを連続的にかぶせることにより複雑な３次元構造、例えば集積回路を形成するために使用されてもよい。
本発明の構成及び関連する製造方法、組立方法、相互接続方法は、デバイス、特に半導体ベースのデバイスを大面積の様々な基板上に製造するための有益である。本方法の利点は、熱可塑性材料、熱硬化性材料、強化高分子材料、複合高分子材料等の高分子材料を含む最もフレキシブルな基板に適合する温度でのデバイス組み立てに適合するという点である。しかしながら、本方法は、セラミック材料、ガラス、誘電体材料、導体、金属、半導体材料を含む硬質な及び／又は脆弱な基板上におけるデバイス製造にも同様に適用できる。脆弱な材料上におけるデバイス製造に対するこれらの方法の適用は、本発明の印刷方法を使用して基板に与えられる非常に低い力に起因している。また、本発明の構成及び製造方法は、紙、木材、ゴム等のより珍しい基板材料、及び、湾曲基板、湾曲硬質基板、凹面基板、凸面基板を含む輪郭形状を成す基板上でのデバイス製造にも適合する。例えば、本方法は、約１０ミクロン〜約１０メートルの範囲の曲率半径を有する硬質基板及びフレキシブル基板を含む基板上に印刷可能半導体素子及び他のデバイス部品（例えば、電極、誘電体層、Ｐ−Ｎ接合等）を組み立てて集積することができる。
他の態様において、本製造方法は、機能基板中への印刷可能半導体素子のヘテロ集積を行なうことができる。例えば、本発明の印刷方法は、明確な半導体領域、導電領域及び／又は絶縁領域を有する基板中に印刷可能半導体素子を堆積させて集積することができる。本製造方法の利点は、特に本発明の乾式転写コンタクト印刷方法との関連で、高い配置精度をもって集積回路や集積回路の部品等の機能基板上に選択された方向及び位置で印刷可能半導体素子を印刷することができるという点である。
本発明の印刷可能半導体素子は広範な材料から製造されてもよい。印刷可能半導体素子を製造するために有用な前駆物質材料としては、単結晶シリコンウエハ、多結晶シリコンウエハ、ゲルマニウムウエハ等のバルク半導体ウエハ；超薄シリコンウエハ等の超薄半導体ウエハ；Ｐ型又はＮ型ドープウエハ及び選択された空間分布のドーパントを有するウエハ等のドープ半導体ウエハ（シリコンオンインシュレータ等の半導体オンインシュレータウエハ（例えばＳｉ−ＳｉＯ２、ＳｉＧｅ））；シリコンオン基板ウエハ及びシリコンオンインシュレータ等の半導体オン基板ウエハを含む半導体ウエハソースが挙げられる。また、本発明の印刷可能半導体素子は、従来の方法を使用する半導体デバイス処理で使い残された切屑又は未使用の高品質又は再処理された半導体材料から製造されてもよい。また、本発明の印刷可能半導体素子は、犠牲層又は基板（例えばＳｉＮ又はＳｉＯ２）上に堆積されてその後にアニールされるアモルファス、多結晶、単結晶半導体材料（例えば、多結晶シリコン、アモルファスシリコン、多結晶ＧａＡｓ、アモルファスＧａＡｓ）の薄膜等の様々なナノウエハソースから製造されてもよい。
また、本発明は、印刷可能半導体素子及びフレキシブル半導体素子を形成する方法も含んでいる。これらの方法によれば、シリコンオンインシュレータウエハ、単結晶シリコンウエハ、多結晶結晶シリコンの薄膜、超薄シリコンウエハ、ゲルマニウムウエハ等の様々な前駆材料から印刷可能半導体素子及びフレキシブル半導体素子を製造することができる。また、これらの方法は、様々な形状及び物理的寸法を有する印刷可能半導体素子を形成することができる。また、本方法によれば、明確で相対的な空間的方向で印刷可能半導体素子の大きな配列／パターンを低コストに製造することができる。
他の態様において、本発明は、基板の受け面上に印刷可能半導体素子を組み立てるための方法であって、（１）単一無機半導体構造を備える上記印刷可能半導体素子を設けるステップと、（２）印刷可能半導体素子を、接触面を有するコンフォーマブルな転写デバイスと接触させ、接触面と印刷可能半導体素子との間の接触が印刷可能半導体素子を接触面に対して結合させ或いは関連付け、それにより、印刷可能半導体素子がその上に配置された接触面が形成されるステップと、（３）接触面上に配置された印刷可能半導体素子を基板の上記受け面と接触させるステップと、（４）コンフォーマブルな転写デバイスの接触面と印刷可能半導体素子とを分離させ、印刷可能半導体素子が受け面上に転写され、それにより、基板の受け面上に印刷可能半導体素子を組み立てるステップとを備える方法を提供する。１つの実施形態において、本発明のこの方法は、（１）それぞれが単一無機半導体構造を備える更なる複数の印刷可能半導体素子を設けるステップと、（２）印刷可能半導体素子を、接触面を有するコンフォーマブルな転写デバイスと接触させ、接触面と印刷可能半導体素子との間の接触が印刷可能半導体素子を接触面に対して結合させ或いは関連付けるとともに、印刷可能半導体素子の選択されたパターンを備える相対的な方向で印刷可能半導体素子がその上に配置された接触面を形成するステップと、（３）接触面上に配置された印刷可能半導体素子を基板の受け面と接触させるステップと、（４）コンフォーマブルな転写デバイスの接触面と印刷可能半導体素子とを分離させ、選択されたパターンを備える相対的な方向で印刷可能半導体素子が受け面上に転写されるステップとを更に備えている。
他の態様において、本発明は、基板の受け面上に印刷可能半導体素子を組み立てるための方法であって、（１）単一無機半導体構造を備える上記印刷可能半導体素子を設け、印刷可能半導体素子が約５００ナノメートル以上の少なくとも１つの断面寸法を有するステップと、（２）半導体素子を溶媒中に分散させ、それにより、溶媒中に半導体素子を備える懸濁液を形成するステップと、（３）懸濁液を受け面上にソリューション印刷することにより半導体素子を基板へ供給し、それにより、受け面上に半導体素子を組み立てるステップとを備える方法を提供する。１つの実施形態において、本発明のこの方法は、（１）更なる印刷可能半導体素子を設け、更なる印刷可能半導体素子のそれぞれが約５００ナノメートル以上の少なくとも１つの断面寸法を有するステップと、（２）半導体素子を溶媒中に分散させ、それにより、溶媒中に半導体素子を備える懸濁液を形成するステップと、（４）懸濁液を受け面上にソリューション印刷することにより半導体素子を基板へ供給し、それにより、受け面上に上記半導体素子を組み立てるステップとを更に備えている。
他の態様において、本発明は、印刷可能半導体素子を製造するための方法であって、（１）外面を有するウエハを設け、ウエハが無機半導体材料を備えるステップと、（２）マスクを適用することにより外面の選択された領域をマスキングするステップと、（３）ウエハの外面をエッチング（場合によっては、異方性エッチング）することにより、ウエハ上のレリーフ構造とウエハの少なくとも１つの露出面とを形成し、レリーフ構造が１つのマスキングされた側と１つ以上のマスキングされていない側とを有するステップと、（４）レリーフ構造のマスキングされていない側の少なくとも一部に対してマスクを適用するステップと、（５）ウエハの露出面を少なくとも部分的にエッチングすることにより、レリーフ構造の一部をウエハから解放して、印刷可能半導体素子を製造するステップとを備える方法を提供する。この実施形態において、マスクは、スパッタリング又は気相堆積等の傾斜堆積方法により或いは外面上のマスクの一部をマスキングされていない側へ流すことにより、レリーフ構造のマスキングされていない側に対して適用されてもよい。
他の態様において、本発明は、印刷可能半導体素子を製造するための方法であって、（１）外面を有するウエハを設け、ウエハが半導体を備えるステップと、（２）第１のマスクを適用することにより外面の選択された領域をマスキングするステップと、（３）ウエハの外面をエッチング（場合によって、異方性エッチング）することにより、複数のレリーフ構造を形成するステップと、（４）ウエハをアニールすることにより、アニール外面を形成するステップと、（５）第２のマスクを適用することによりアニール外面の選択された領域をマスキングするステップと、（６）アニール外面をエッチング（場合によって、異方性エッチング）することにより、印刷可能半導体素子を形成するステップとを備える方法を提供する。
他の態様において、本発明は、印刷可能半導体素子を製造するための方法であって、（１）外面を有する超薄ウエハを設け、ウエハが半導体を備え且つ外面と直交する軸に沿う選択された厚さを有するステップと、（２）マスクを適用することにより外面の選択された領域をマスキングするステップと、（３）ウエハの外面をエッチング（場合によって、異方性エッチング）し、ウエハが外面と直交する軸に沿う厚さの全体にわたってエッチングされ、それにより、印刷可能半導体素子を形成するステップとを備える方法を提供する。
他の実施形態において、本発明は、フレキシブルな半導体素子を形成するための方法であって、（１）内面を有する印刷可能な半導体構造を設けるステップと、（２）予め歪みが加えられた拡張状態の弾性基板を設け、弾性基板が外面を有しているステップと、（３）印刷可能な半導体構造の内面を、予め歪みが加えられた拡張状態の弾性基板の上記外面に対して結合させるステップと、弾性基板を緩和状態まで少なくとも部分的に弛緩させることができ、弾性基板の弛緩が印刷可能な半導体構造の内面を湾曲させ、それにより、湾曲した内面を有する伸縮可能な半導体素子を形成するステップとを備える方法を提供する。典型的な実施形態において、予め歪みが加えられた弾性基板は、第１の軸に沿って、第１の軸と直交する第２の軸に沿って、或いは、これらの両方の軸に沿って拡張される。予め歪みが加えられた拡張状態の弾性基板は、弾性基板を曲げることにより又は弾性基板を圧延（ローリング）することにより形成されてもよい。場合によって、本発明のこの態様の方法は、湾曲した内面を有する半導体をフレキシブルな受け基板に対して転写するステップを更に備えていてもよい。
他の実施形態において、本発明は、１つ以上のアライメント維持要素を介してマザーウエハに対して接続される印刷可能半導体素子を製造するための方法であって、（１）外面を有するマザーウエハを設け、ウエハが無機半導体材料を備えるステップと、（２）マスクを適用することにより外面の選択された領域をマスキングするステップと、（３）ウエハの外面をエッチングすることにより、レリーフ構造とウエハの少なくとも１つの露出面とを形成し、レリーフ構造が１つのマスキングされた側と１つ以上のマスキングされていない側とを有するステップと、（４）ウエハの露出面をエッチングするステップと、（５）レリーフ構造の完全な解放が妨げられるように露出面のエッチングを停止させ、それにより、１つ以上のアライメント維持要素を介してマザーウエハに対して接続される印刷可能半導体素子を製造するステップとを備える方法を提供する。この方法の１つの実施形態において、印刷可能半導体素子は、第１の端部及び第２の端部を持つピーナッツ形状を有している。この場合、アライメント維持要素は、印刷可能半導体素子の第１及び第２の端部をマザーウエハに対して接続する。この方法の他の実施形態において、印刷可能半導体素子は、第１の端部及び第２の端部を持つリボン形状を有している。この場合、アライメント維持要素は、印刷可能半導体素子の第１及び第２の端部をマザーウエハに対して接続する。
単結晶シリコンのリボンを備える印刷可能半導体素子を製造して組み立てるための本発明の典型的な方法を概略的に示している。 基板の受け面上に印刷可能半導体素子を組み立てるための選択的乾式転写コンタクト印刷方法を示す概略図を与えている。 本発明の選択的乾式転写コンタクト印刷方法において有益なデバイス、デバイス構造、デバイス部品を示す概略図である。 本発明の選択的乾式転写コンタクト印刷方法において有益なデバイス、デバイス構造、デバイス部品を示す概略図である。 本発明の選択的乾式転写コンタクト印刷方法において有益なデバイス、デバイス構造、デバイス部品を示す概略図である。 ポリカーボネートレンズ（ＦＬ１００ｍｍ）の球面上に印刷されたフォトダイオードの配列の写真を示している。 球面ガラスレンズ（ＦＬ１０００ｍｍ）の湾曲面上に印刷されたフォトダイオードの配列の走査型電子顕微鏡写真を示している。図３Ｅに示された画像のコントラストは、ｐドープ領域を示すために僅かに高められている。 図３Ｅに描かれたフォトダイオードの光反応を示す、電流（μＡ）とバイアス電位（ボルト）との間の関係のプロットを与えている。 乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示す斜視図である。 乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示す平面図である。 乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示す斜視図である。 乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示す平面図である。 選択された物理的寸法を有する単結晶シリコンのマイクロストリップを備える印刷可能半導体素子の光学顕微鏡写真を示している。 選択された物理的寸法を有する単結晶シリコンのマイクロストリップを備える印刷可能半導体素子の走査型電子顕微鏡写真を示している。 選択された物理的寸法を有する単結晶シリコンのマイクロストリップを備える印刷可能半導体素子の別の走査型電子顕微鏡写真を示している。 ＰＤＭＳコーティングされたポリイミドシート上の単結晶シリコンマイクロストリップを備える転写された印刷可能半導体素子の画像を示している。 印刷可能半導体素子を有する薄膜トランジスタの光学顕微鏡写真画像を示している。 予め酸化されたＳｉウエハ上に形成されたデバイスの電流−電圧（ＩＶ）特性を示すプロットを与えている。 ＩＴＯゲート及び高分子誘電体でコーティングされたマイラーシート上に形成されたデバイスのＶＤＳ＝０．１Ｖで測定された転写特性を示すプロットを与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。 集積ゲート電極、ゲート誘電体、半導体、ソース電極、ドレイン電極を備える印刷可能なデバイスを製造するための本発明の方法を示す図を与えている。 集積ゲート電極、ゲート誘電体、半導体、ソース電極、ドレイン電極を備える印刷可能なデバイスを製造するための本発明の方法を示す図を与えている。 集積ゲート電極、ゲート誘電体、半導体、ソース電極、ドレイン電極を備える印刷可能なデバイスを製造するための本発明の方法を示す図を与えている。 集積ゲート電極、ゲート誘電体、半導体、ソース電極、ドレイン電極を備える印刷可能なデバイスを製造するための本発明の方法を示す図を与えている。 本発明の伸縮可能な印刷可能半導体素子を示す原子間力顕微鏡写真を与えている。 湾曲した内面を有する湾曲半導体構造の拡大図を与える原子間力顕微鏡写真を示している。 本発明の伸縮可能な印刷可能半導体素子の配列の原子間力顕微鏡写真を示している。 本発明の伸縮可能な印刷可能半導体素子の光学顕微鏡写真を示している。 その支持面上に３次元レリーフパターンを有するフレキシブル基板に対して結合された半導体構造を有する本発明の伸縮可能な印刷可能半導体素子の原子間力顕微鏡写真を示している。 本発明の伸縮可能な半導体素子を形成する典型的な方法を示すフローチャートを示している。 Ｓｉ−Ｇｅエピ基板から印刷可能半導体素子を形成するための典型的な方法を示している。 バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造するための典型的な方法を示している。 バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造する他の典型的な方法を示している。 バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造する更に他の典型的な方法を示している。 超薄シリコン基板から印刷可能半導体素子を製造する典型的な方法を示している。 多結晶シリコンの薄膜から支持基板上に印刷可能半導体素子を形成するための典型的な方法を示している。 多結晶シリコンの薄膜からＳｉＯ２基板上に印刷可能半導体素子を形成するための典型的な方法を示している。 図１８Ｈ（１）及び図１８Ｈ（２）は、本発明の印刷可能半導体素子を使用して単結晶半導体薄膜を形成するための方法を示している。 ＧａＡｓ基板からマイクロワイヤを備える印刷可能半導体素子を製造する典型的な方法を示している。 単結晶シリコンリボンを備える印刷可能半導体素子を製造するための代替の方法を示している。 単結晶シリコンリボンを備える印刷可能半導体素子を製造するための代替の方法を示している。 ＧａＡｓのナノワイヤ配列を形成するとともに、これを、硬化ポリウレタン（ＰＵ）の薄層でコーティングされたポリ（エチレンテレフタレート）（ＰＥＴ）シートを備えるプラスチック基板等の基板に対して転写する典型的な方法のステップを示す概略図を与えている。 孤立したＳｉＯ２ラインでパターニングされたＧａＡｓウエハから得られる自立構造のＧａＡｓワイヤの走査型電子顕微鏡写真を示している。 ２μｍ幅のＳｉＯ２ラインでパターニングされたＧａＡｓウエハをエッチングすることにより得られる個々のワイヤの走査型電子顕微鏡写真画像を示している。 ２μｍ幅のＳｉＯ２ラインでパターニングされたＧａＡｓウエハをエッチングすることにより得られる個々のワイヤの走査型電子顕微鏡写真画像を示している。 ２μｍ幅のＳｉＯ２ラインでパターニングされたＧａＡｓウエハをエッチングすることにより得られる個々のワイヤの走査型電子顕微鏡写真画像を示している。 ２μｍ幅のＳｉＯ２ラインでパターニングされたＧａＡｓウエハをエッチングすることにより得られる個々のワイヤの走査型電子顕微鏡写真画像を示している。 エッチング時に本方法により形成されたワイヤの上端面の平均幅wwiresの依存性を示すプロットを与えている。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の一つの画像を示している。 ＰＭＤＳ基板及びＰＵ／ＰＥＴ基板上のＩｎＰワイヤ配列の走査型電子顕微鏡写真画像を示している。 ＰＭＤＳ基板及びＰＵ／ＰＥＴ基板上のＩｎＰワイヤ配列の走査型電子顕微鏡写真画像を示している。 ＰＭＤＳ基板及びＰＵ／ＰＥＴ基板上のＩｎＰワイヤ配列の走査型電子顕微鏡写真画像を示している。 図２３Ａは、ＧａＡｓワイヤ配列を備える典型的な２端子ダイオードデバイスの概略図及び画像を示している。図２３Ｂは、ＧａＡｓワイヤ配列を備える２端子ダイオードデバイスが期待されたダイオード特性を示したことを表わしている、異なる曲げ半径で２端子ダイオードデバイスにおいて記録された電流−電圧（Ｉ−Ｖ）曲線を示している。図２３Ｃは、異なる曲げ半径で曲げた後の弛緩状態後の２端子ダイオードデバイスに関して測定された電流−電圧（Ｉ−Ｖ）曲線を示している。 磁気タグを備えるハンドル素子を有する印刷可能半導体素子をソリューション印刷するための本発明の典型的な方法を示す概略図を与えている。 本発明のソリューション印刷方法を使用して、薄いニッケル層を備えるハンドル素子を有するマイクロ構造の整然とした配列を形成するための本発明のソリューション印刷方法の使用を実際に示す幾つかの光学画像を与えている。 本発明の典型的な湾曲できる薄膜トランジスタデバイスを製造するために使用されるステップを示している。 薄膜トランジスタのボトムゲートデバイス構造の概略図を、デバイス配列の一部の高倍率光学画像及び低倍率光学画像と共に示している。 接点の影響を無視する標準的な電界効果トランジスタモデルの適用によって評価される、飽和状態で１４０ｃｍ２／Ｖｓ及び線形状態で２６０ｃｍ２／Ｖｓの有効デバイス移動度を示す本発明の湾曲可能な薄膜トランジスタの電流電圧特性を示している。 線形（左軸）スケール及び対数（右軸）スケール上にプロットされた幾つかのデバイスの転写特性を示している。 本方法によって製造された幾つかの湾曲可能な薄膜トランジスタの線形有効移動度の分布を示している。 印刷可能な単結晶シリコン半導体素子の顕著な柔軟性を示すソリューションキャスティングされたリボンの高分解能走査型電子顕微鏡写真（左側の挿入画）を示している。図２８Ａの右側の挿入画は、この研究で評価された湾曲可能な薄膜トランジスタを曲げるために使用される実験装置の画像を示している。 図２８Ｂは、引っ張り歪み及び圧縮歪みに晒されたときのエポキシ誘電体のキャパシタンスの僅かな（〜＜１％）線形変化を示している（上側の挿入画を参照）。図２８Ｂの下側の挿入画は、ゲートバイアス電圧及びドレインバイアス電圧の両方が４Ｖの場合において測定されたデバイスの飽和電流の変化を示している。 ＰＥＴ基板上に印刷可能ヘテロ半導体素子を備えるトランジスタを形成するための製造プロセスの概略図を示している。 本技術を使用して製造されたヘテロ印刷可能半導体素子を有する幾つかのデバイスの光学画像を示している。 接触抵抗を特徴付けるために使用される接触パッド及び印刷可能ヘテロ半導体素子の配置（挿入画参照）に関して、Ｌに応じた正規化抵抗ＲｔｏｔａｌＷのプロットを示している。 パターニングされたＳＯＧの拡散バリア（図２９Ａの概略図参照）としての使用がドーパンドをシリコン中の所望の領域に局部集中させたことを表わす飛行時間型二次イオン質量分析（ＴＯＦ−ＳＩＭＳ）測定を示している。図３０Ｂに示される画像において、明るい赤色は、高いリン濃度を示している。 エポキシ／ＩＴＯ／ＰＥＴ基板上の印刷可能コンタクトドープシリコン半導体素子を備えるトランジスタに対応する測定を示し、ＰＥＴ基板上にドープ接点を有し且つＬ＝７ミクロンでＷ＝２００ミクロンの単結晶シリコントランジスタの一般的な電流−電圧特性を示している。下から上に向かってＶＧが−２Ｖから６Ｖへと変化している。 エポキシ／ＩＴＯ／ＰＥＴ基板上の印刷可能コンタクトドープシリコン半導体素子を備えるトランジスタに対応する測定を示し、上から下に向かって９７ミクロン、７２ミクロン、４７ミクロン、２２ミクロン、７ミクロン、２ミクロンのチャンネル長を有するデバイスの転写曲線（Ｖｄ＝０．１Ｖ）を示している。それぞれの場合のチャンネル幅は２００ミクロンである。 エポキシ／ＩＴＯ／ＰＥＴ基板上の印刷可能コンタクトドープシリコン半導体素子を備えるトランジスタに対応する測定を示し、異なるゲート電圧におけるチャンネル長Ｌに応じたＯＮ状態でのデバイスの幅−正規化された抵抗（ＲＯＮＷ）を示している。実線が線形適合を表わしている。スケーリングは、この範囲のチャンネル長におけるデバイス性能への影響を無視できる接触と一致している。図３１Ｃの挿入画は、図３１Ｃにおける線形適合の傾きの逆数から決定されるシートコンダクタンス［Δ（ＲＯＮＷ）／ΔＬ］−１を、ゲート電圧の関数として示している。 エポキシ／ＩＴＯ／ＰＥＴ基板上の印刷可能コンタクトドープシリコン半導体素子を備えるトランジスタに対応する測定を示し、無ドープ（三角形）接点及びドープ（正方形）接点を有するデバイスに関して線形状態で評価された有効移動度をチャンネル長の関数として示している。 曲げられていない状態の値（μ０ｅｆｆ）により正規化された有効デバイス移動度の変化を歪み（曲げ半径）の関数として示している。 圧縮歪みを０％と０．９８％との間で変化させる数百の曲げサイクル（９．２ｍｍの半径まで）後における正規化された有効移動度μｅｆｆ／μ０ｅｆｆを示している。 シリコンウエハ（１００）上に直接に結合された窒化ガリウムマイクロ構造を備える本発明のヘテロ集積方法を使用して製造された複合半導体構造の一例を示している。 印刷可能なＰ−Ｎ接合を備える太陽電池を形成するための製造経路における処理ステップを概略的に示すプロセスフローチャートを示している。 図３４Ａに示される製造経路によって形成された太陽電池デバイス構造の概略図を示している。 図３４Ｂに示される構造を有する太陽電池デバイスの照明時に観察されるフォトダイオード応答を示している。 印刷可能なＰ及びＮドープ半導体層を備える太陽電池を形成するための代替の製造経路における処理ステップを概略的に示すプロセスフローチャートを与えている。 図３５Ａに示される製造経路を使用して形成される太陽電池デバイスの概略図を示している。 図３５Ｂに概略的に示される太陽電池の平面図のＳＥＭ画像を示している。 図３５Ｃに示される太陽電池のフォトダイオード応答を明らかにする電流−バイアスのプロットを示している。 図３５Ｃに示される太陽電池のフォトダイオード応答を明らかにする幾つかの異なる照明強度に対応する電流−バイアスのプロットを示している。 伸縮可能な薄膜トランジスタの配列を形成する典型的な方法を示すプロセスフローチャートを示している。 弛緩形態及び伸張形態における伸縮可能な薄膜トランジスタの配列の光学顕微鏡写真を示している。 プラスチック基板上へμｓ−Ｓｉ素子をパターニングするための本発明の処理方法（方法Ｉ）を示す概略図を与えている。 プラスチック基板上へμｓ−Ｓｉ素子をパターニングするための本発明の代替の処理方法（方法II）を示す概略図を与えている。 図３８Ａは、本発明の方法において使用される所謂ピーナッツ形状のμｓ−Ｓｉ対象物の構成を示している。図３８Ａの挿入された光学画像は、犠牲ＳｉＯ２部分を残したままチャンネルの下側の埋設酸化物が除去される最適化されたＨＦエッチング状態を示している。図３８Ｂは、Ｓｉ対象物がＨＦ溶液内でオーバーエッチングされるときのこの順位の損失の一例を示している。図３８Ｃ、３８Ｄ、３８Ｅ、３８Ｆは、方法Ｉを使用して行なわれるμｓ−Ｓｉ転写の各ステップの進行を示す一連の顕微鏡写真を示している。 ３６００ＰＤＭＳスタンプによるＰＵ／ＰＥＴシート上へのμｓ−Ｓｉの選択的な転写の光学画像を示している。 ３６００ＰＤＭＳスタンプによるＰＵ／ＰＥＴシート上へのμｓ−Ｓｉの選択的な転写の光学画像を示している。 μｓ−Ｓｉが化学的に結合された後に転写されたＳｙｌｇａｒｄ １８４コーティングされたＰＥＴ基板の領域の光学顕微鏡写真である。 この方法で転写されたμｓ−Ｓｉの高倍率画像が示されている。 方法Ｉを使用する転写に基づいてピーナッツ形状のμｓ−Ｓｉを使用して製造されたデバイスの典型的なデバイス形状を示している。 様々なゲート電圧（Ｖｇ＝−２．５Ｖ〜２０Ｖ）におけるμｓ−Ｓｉ ＴＦＴのＩ−Ｖ曲線を示している。 一定のソース−ドレイン電圧（Ｖｓｄ＝１Ｖ）で測定された転写特性を示しており、有効移動度が１７３ｃｍ２／Ｖｓであったことを示している。図４０Ｃの挿入画は、本発明の実際のデバイスの光学顕微鏡写真を示している。 ポリ（エチレンテレフタレート）（ＰＥＴ）基板上にμｓ−ＧａＡｓ ＭＥＳＦＥＴを製造するためのプロセスに含まれるステップを示す概略的なプロセスフローチャートを与えている。異方性化学エッチングは、標準的な（１００）ＧａＡｓウエハからワイヤを形成する。エラストマースタンプを使用する印刷技術は、これらのワイヤを空間的な方向を維持する態様（すなわち、順序付けられた配列）でウエハからプラスチックデバイス基板へと転写する。ＰＲはフォトレジストを示している。 プラスチック基板（ＰＵ／ＰＥＴ）上におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴの幾何学的構成の断面図を示す概略図を与えている。ソース／ドレイン電極は、ｎ−ＧａＡｓ層に対するオーム接点を形成する。 プラスチック上における２つのＧａＡｓワイヤに基づくＭＥＳＦＥＴの代表的な画像を示しており、各ＭＥＳＦＥＴは、図４１のプロセスフローチャートにしたがって製造された１０本のＧａＡｓワイヤの配列を使用する。 数百個のトランジスタを有する２ｃｍ×２ｃｍＰＥＴシートの画像であって、当該シートの柔軟性を明らかにしている画像を示している。 図４２Ｂに示されたものと同様な、５０μｍのチャンネル長、１５μｍのゲート長を有するＧａＡｓ ＭＥＳＦＥＴからの結果を示しており、５Ｖのステップを伴う０．５〜−２．０Ｖのゲート電圧における電流−電圧（ドレイン電極とソース電極との間）曲線を示している。 図４２Ｂに示されたものと同様な、５０μｍのチャンネル長、１５μｍのゲート長を有するＧａＡｓ ＭＥＳＦＥＴからの結果を示しており、異なるＶＤＳで測定された本発明のＧａＡｓ ＭＥＤＦＥＴの転写特性（すなわち、ＩＤＳ対ＶＧＳ）を示している。 図４２Ｂに示されたものと同様な、５０μｍのチャンネル長、１５μｍのゲート長を有するＧａＡｓ ＭＥＳＦＥＴからの結果を示しており、ＭＥＳＦＥＴにおいて予期される線形関係を明確に示す（ＩＤＳ）１／２−ＶＧＳとしてプロットされたＶＤＳ＝４Ｖにおける転写曲線を示している。 曲げる前におけるフレキシブルＰＥＴ基板上におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴのゲート変調された電流−電圧特性を示している。 ８．４ｍｍの曲げ半径まで曲げた後におけるフレキシブルＰＥＴ基板上におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴのゲート変調された電流−電圧特性を示している。 図４４Ｃは、湾曲基板をその平坦な曲げられていない状態まで弛緩させた後におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴのゲート変調された電流−電圧特性を示している。 湾曲（異なる表面歪みを用いる）／非湾曲に関する３サイクルにおけるＶＤＳ＝４Ｖ及びＶＧＳ＝０ＶでのＩＤＳの変化を示しており、これらのＭＥＳＦＥＴが、それらの性能を大きく変化させることなく（＜２０％）、デバイスにおける引っ張り歪みを０％と１．２％との間で変化させる複数の曲げサイクルを凌いでいることを表わしている。 プラスチック基板上のＰ型ボトムゲート薄膜トランジスタにおける本発明の典型的なデバイス構造を示す概略図を与えている。 プラスチック基板上の相補型論理ゲートにおける本発明の典型的なデバイス構造を示す概略図を与えている。 プラスチック基板上のトップゲート薄膜トランジスタにおける本発明の典型的なデバイス構造を示す概略図を与えている。
図面を参照すると、同様の数字は同様の要素を示しており、また、複数の図面に現れる同じ番号は同じ要素を示している。更に、以下では、次の定義が適用される。
「印刷可能」は、基板を高温（すなわち、約４００セ氏温度以下の温度）に晒すことなく基板上又は基板中に転写でき、組み立てることができ、パターニングでき、組織化することができ及び／又は集積することができる材料、構造、デバイス、構成部品及び／又は集積機能デバイスに関連している。本発明の１つの実施形態において、印刷可能な材料、要素、デバイス部品、デバイスは、ソリューション印刷（ｓｏｌｕｔｉｏｎ ｐｒｉｎｔｉｎｇ）又は乾式転写コンタクト印刷（ｄｒｙ ｔｒａｎｓｆｅｒ ｃｏｎｔａｃｔ ｐｒｉｎｔｉｎｇ）により、基板上又は基板中に転写でき、組み立てることができ、パターニングでき、組織化することができ及び／又は集積することができる。
本発明の「印刷可能半導体素子」は、例えば乾式転写コンタクト印刷方法及び／又はソリューション印刷方法を使用することにより基板表面上に組み立てることができ及び／又は集積することができる半導体構造を備えている。１つの実施形態において、本発明の印刷可能半導体素子は、単一単結晶半導体構造、多結晶半導体構造、微結晶性無機半導体構造である。この説明のこの文脈において、単一構造は、機械的に接続される特徴形態を有するモノリシック素子である。本発明の半導体素子は、ドーピングされていなくてもよく或いはドーピングされていてもよく、ドーパントの選択された空間分布を有していてもよく、また、Ｐ型ドーパント及びＮ型ドーパントを含む複数の異なるドーパント材料がドーピングされていてもよい。本発明は、約１ミクロン以上の少なくとも１つの断面寸法を有するマイクロ構造の印刷可能半導体素子と、約１ミクロン以下の少なくとも１つの断面寸法を有するナノ構造の印刷可能半導体素子とを含む。多くの用途で役立つ印刷可能半導体素子は、従来の高温処理技術を使用して形成される高純度結晶ウエハ等の高純度バルク材料の「トップダウン」処理から得られる素子を備えている。１つの実施形態において、本発明の印刷可能半導体素子は、導電層、誘電体層、電極、更なる半導体構造又はこれらの任意の組み合わせ等の少なくとも１つの更なるデバイス部品又は構造に動作可能に接続された半導体を有する複合構造を備えている。１つの実施形態において、本発明の印刷可能半導体素子は、伸縮可能な半導体素子及び／又は異種の半導体素子を備えている。
「断面寸法」とは、デバイス、デバイス部品又は材料の断面の寸法のことである。断面寸法としては、幅、厚さ、半径、直径が挙げられる。例えば、リボン形状を有する印刷可能半導体素子は、長さと、厚さ及び幅といった２つの断面寸法とによって特徴付けられる。例えば、円筒形状を有する印刷可能半導体素子は、長さと断面寸法直径（或いは半径）とによって特徴付けられる。
「充填比」とは、材料、素子及び／又はデバイス部品によって占められる第１及び第２の電極等の２つの素子間の領域の比率（パーセンテージ）のことである。本発明の１つの実施形態において、第１及び第２の電極は、第１の電極と第２の電極との間の充填比を２０％以上にする、好ましくは一部の用途において５０％以上にする、更に好ましくは一部の用途において８０％以上にする１又は複数の印刷可能半導体素子と電気的に接触した状態で設けられる。
「基板によって支持される」とは、少なくとも一部が基板表面上に存在する構造又は少なくとも一部が構造と基板表面との間に位置される１つ以上の中間構造上に存在する構造のことである。また、用語「基板によって支持される」とは、基板中に部分的に或いは完全に組み込まれた構造のことであってもよい。
「ソリューション印刷」とは、印刷可能半導体素子等の１つ以上の構造がキャリア媒体中に分散されて基板表面の選択された領域へ一括して供給されるプロセスを示そうとするものである。１つの典型的なソリューション印刷方法において、基板表面の選択された領域に対する構造の供給は、パターニングを受ける基板表面の形態的特徴及び／又は物理的特徴とは無関係な方法によって達成される。本発明において使用できるソリューション印刷方法としては、インクジェット印刷、熱転写印刷、毛管作用印刷が挙げられるが、これらに限定されない。
「略長手方向に向けられた」とは、印刷可能半導体素子等の素子群の長手方向軸が選択されたアライメント軸と略平行に向けられるような方向性のことである。この定義におけるこの文脈において、選択された軸と略平行とは、完全に平行な方向から１０度の範囲内にある方向、より好ましくは完全に平行な方向から５度の範囲内にある方向のことである。
「伸縮可能」とは、破壊を受けることなく歪まされる材料、構造、デバイス又はデバイス部品の能力のことである。典型的な実施形態において、伸縮可能な材料、構造、デバイス又はデバイス部品は、破壊されることなく約０．５％を超える変形を受けてもよく、好ましくは一部の用途においては破壊されることなく約１％を超える変形を受けてもよく、更に好ましくは一部の用途においては破壊されることなく約３％を超える変形を受けても良い。
用語「フレキシブルな」及び「屈曲可能な」は、この説明においては同意語として使用されており、材料、構造、デバイス又はデバイス部品の破壊点と見なされる著しい歪みをもたらす変化を受けることなく湾曲形状へ変形される材料、構造、デバイス又はデバイス部品の能力を示している。典型的な実施形態において、フレキシブルな材料、構造、デバイス又はデバイス部品は、約５％以上の歪みをもたらすことなく、好ましくは一部の用途においては約１％以上の歪みをもたらすことなく、更に好ましくは一部の用途においては約０．５％以上の歪みをもたらすことなく湾曲形状へ変形されてもよい。
「半導体」とは、非常に低い温度で絶縁体であるが、約３００ケルビンの温度でかなりの導電率を有する材料である任意の材料のことである。この説明において、半導体という用語の使用は、マイクロエレクトロニクス及び電気デバイスの技術でのこの用語の使用と整合させようとするものである。本発明において有用な半導体は、シリコン、ゲルマニウム、ダイヤモンド等の単体半導体や、ＳｉＣ及びＳｉＧｅ等のIV族化合物半導体、ＡｌＳｂ、ＡｌＡｓ、Ａｌｎ、ＡｌＰ、ＢＮ、ＧａＳｂ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＳｂ、ＩｎＡｓ、ＩｎＮ、ＩｎＰ等のIII-V族半導体、ＡｌＸＧａ１−ＸＡｓ等のIII-V族三元半導体合金、ＣｓＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＯ、ＺｎＳｅ、ＺｎＳ、ＺｎＴｅ等のII-VI族半導体、I-VII族半導体ＣｕＣｌ、ＰｂＳ、ＰｂＴｅ、ＳｎＳ等のIV-VI族半導体、Ｐｂｌ２、ＭｏＳ２、ＧａＳｅ等の層半導体、ＣｕＯ、Ｃｕ２Ｏ等の酸化物半導体等といった化合物半導体を備えていてもよい。半導体という用語は、真性半導体と、所定の用途又はデバイスのために役立つ有益な電気的特性を与えるためにｐ型ドーピング材料及びｎ型ドーピング材料を有する半導体を含む１つ以上の選択された材料がドーピングされた外因性半導体とを含んでいる。半導体という用語は、半導体及び／又はドーパントの混合物を備える複合材料を含んでいる。本発明の一部の用途において有用な特定の半導体材料としては、Ｓｉ、Ｇｅ、ＳｉＣ、ＡＩＰ、ＡｌＡｓ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＨｇＳ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＡｌＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｓＰ、ＧａＩｎＡｓ、ＧａＩｎＰ、ＡｌＧａＡｓＳｂ、ＡｌＧａＩｎＰ、ＧａＩｎＡｓＰが挙げられるが、これらに限定されない。センサや発光ダイオード（ＬＥＤ）及び固体レーザ等の発光材料の分野における本発明の適用においては、多孔質シリコン半導体材料が有用である。半導体材料の不純物は、半導体材料自体以外の原子、元素、イオン及び／又は分子又は半導体材料に対して与えられる任意のドーパントである。不純物は、半導体材料中に存在し且つ半導体材料の電気的特性に悪影響を与える場合がある望ましくない材料であり、酸素、炭素、重金属を含む金属を含んでいるがこれらに限定されない。重金属の不純物としては、周期表の銅と鉛との間にある元素のグループ、カルシウム、ナトリウム、全てのイオン、化合物及び／又はそれらの複合体が挙げられるが、これらに限定されない。金は、半導体の電気的特性を著しく低下させる特定の重金属である。
「プラスチック」とは、一般に加熱されるときに成型又は形成でき、且つ所望の形状へと硬化できる合成材料又は天然材料又はこれらの材料の組み合わせのことである。本発明のデバイス及び方法において有用な典型的なプラスチックとしては、高分子、樹脂、セルロース誘導体が挙げられるが、これらに限定されない。この説明において、プラスチックという用語は、構造的エンハンサー、フィラー、繊維、可塑剤、安定剤、又は、所望の化学的又は物理的な特性を与えることができる添加物等の１つ以上の添加物を伴う１つ以上のプラスチックを備える複合プラスチック材料を含もうとするものである。
「誘電体」及び「誘電材料」は、この説明においては同意語として使用されており、電流の流れに対して高い抵抗を示す物質のことである。有用な誘電材料としては、ＳｉＯ２、Ｔａ２Ｏ５、ＴｉＯ２、ＺｒＯ２、Ｙ２Ｏ３、ＳｉＮ４、ＳＴＯ、ＢＳＴ、ＰＬＺＴ、ＰＭＮ、ＰＺＴが挙げられるが、これらに限定されない。
「高分子」とは、一般的にはモノマーと称される複数の繰り返しの化学基を備える分子のことである。高分子は、多くの場合、高い分子量によって特徴付けられる。本発明において使用できる高分子は、有機高分子又は無機高分子であってもよく、アモルファス状態、セミアモルファス状態、結晶状態又は部分結晶状態にあってもよい。高分子は、同じ化学的組成を有するモノマーを備えていてもよく、或いは、コポリマー等の異なる化学的組成を有する複数のモノマーを備えていてもよい。本発明の一部の用途においては、結合されたモノマー鎖を有する架橋重合体が特に有益である。本発明の方法、デバイス、デバイス部品において使用できる高分子としては、プラスチック、エラストマー、熱可塑性エラストマー、弾塑性体、サーモスタット、熱可塑性物質、アクリラートが挙げられるが、これらに限定されない。典型的な高分子としては、アセタール高分子、生分解性高分子、セルロース高分子、フッ素重合体、ナイロン、ポリアクリロニトリル高分子、ポリアミドイミド高分子、ポリイミド、ポリアリレート、ポリベンズイミダゾール、ポリブチレン、ポリカーボネート、ポリエステル、ポリエーテルイミド、ポリエチレン、ポリエチレンコポリマー、改質されたポリエチレン、ポリケトン、ポリメチルメタクリレート、ポリメチルペンテン、ポリフェニレンオキシド及びポリフェニレンサルファイド、ポリフタルアミド、ポリプロピレン、ポリウレタン、スチレン樹脂、スルホン系樹脂、ビニル系樹脂又はこれらの任意の組み合わせが挙げられるが、これらに限定されない。
「エラストマー」とは、伸長させ或いは変形させることができ且つ実質的な永久歪みを伴うことなくその当初の形状に戻すことができる高分子材料のことである。エラストマーは、一般に、ほぼ弾性的な変形を受ける。本発明において有用な典型的なエラストマーは、ポリマー、コポリマー、複合材料又はポリマーとコポリマーとの混合物を備えていてもよい。エラストマー層とは、少なくとも１つのエラストマーを備える層のことである。また、エラストマー層は、ドーパント及び他の非エラストマー材料を含んでいてもよい。本発明において有用なエラストマーとしては、熱可塑性エラストマー、スチレン材料、オレフィン材料、ポリオレフィン、ポリウレタン、熱可塑性エラストマー、ポリアミド、合成ゴム、ＰＤＭＳ、ポリブタジエン、ポリイソブチレン、ポリ（スチレン−ブタジエン−スチレン）、ポリウレタン、ポリクロロプレン、シリコンを挙げることができるが、これらに限定されない。
用語「電磁放射線」とは、電場及び磁場の波のことである。本発明の方法において有用な電磁放射線としては、ガンマ線、Ｘ線、紫外線、可視光線、赤外線、マイクロ波、電波、又は、これらの任意の組み合わせが挙げられるが、これらに限定されない。
「良好な電子的特性」及び「高性能」は、この説明においては同意語として使用され、電子信号スイッチング及び／又は増幅等の所望の機能を与える電界効果移動度、閾値電圧、ｏｎ−ｏｆｆ比等の電子的特性を有するデバイス及びデバイス部品を示している。良好な電子的特性を示す本発明の典型的な印刷可能半導体素子は、１００ｃｍ２Ｖ−１ｓ−１以上、好ましくは一部の用途においては約３００ｃｍ２Ｖ−１ｓ−１以上の固有の電界効果移動度を有していてもよい。良好な電子的特性を示す本発明の典型的なトランジスタは、約１００ｃｍ２Ｖ−１ｓ−１以上、好ましくは一部の用途においては約３００ｃｍ２Ｖ−１ｓ−１以上、更に好ましくは一部の用途においては約８００ｃｍ２Ｖ−１ｓ−１以上の固有の電界効果移動度を有していてもよい。良好な電子的特性を示す本発明の典型的なトランジスタは、約５ボルト未満の閾値電圧及び／又は約１×１０４を超えるｏｎ−ｏｆｆ比を有していてもよい。
「大面積」とは、デバイス製造のために使用される基板の受け面の面積等、約３６平方インチ以上の面積のことである。
「デバイス電界効果移動度」とは、電気デバイスに対応する出力電流データを使用して計算されるトランジスタ等の電気デバイスの電界効果移動度のことである。
「コンフォーマル接触」とは、表面、コーティングされた表面、及び／又は、基板表面上に（印刷可能半導体素子等の）構造を転写し、組み立て、組織化し、集積するために役立ち得る材料がその上に堆積された表面の間で成される接触のことである。１つの態様において、コンフォーマル接触は、基板表面の形状全体に対するコンフォーマブルな転写デバイスの１つ以上の接触面のマクロ適応を伴う。他の態様において、コンフォーマル接触は、アウトボイドとの密接をもたらす基板表面に対するコンフォーマブルな転写デバイスの１つ以上の接触面のミクロ適応を伴う。コンフォーマル接触という用語は、ソフトリソグラフィの技術におけるこの用語の使用と整合させようとするものである。コンフォーマル接触は、コンフォーマブルな転写デバイスの１つ以上の露出した接触面と基板表面との間で成されてもよい。或いは、コンフォーマル接触は、１つ以上のコーティングされた接触面、例えばその上に転写材料、印刷可能半導体素子、デバイス部品及び／又はデバイスが堆積されたコンフォーマブルな転写デバイスの接触面と基板表面との間で行なわれてもよい。或いは、コンフォーマル接触は、コンフォーマブルな転写デバイスの１つ以上の露出された或いはコーティングされた接触面と、転写材料、ソリッドフォトレジスト層、プレポリマー層、液体、薄膜又は流体等の材料でコーティングされた基板表面との間で行なわれてもよい。
「配置精度」とは、電極等の他のデバイス部品の位置に関連する或いは受け面の選択された領域に関連する選択された位置に対して印刷可能半導体素子等の印刷可能な素子を転写するための転写方法又はデバイスの能力のことである。「良好な配置」精度とは、他のデバイス又はデバイス部品に関連する或いは絶対的に正確な位置からの５０ミクロン以下の空間的偏り、好ましくは一部の用途においては２０ミクロン以下の空間的偏り、更に好ましくは一部の用途においては５ミクロン以下の空間的偏りを伴う受け面の選択された領域に関連する選択された位置に対して印刷可能な素子を転写できる方法及びデバイスを示している。本発明は、良好な配置精度をもって転写される少なくとも１つの印刷可能な素子を備えるデバイスを提供する。
「忠実度」とは、印刷可能半導体素子のパターン等の、素子の選択されたパターンが、基板の受け面に対してどの程度うまく転写されるかについての尺度のことである。良好な忠実度は、個々の素子の相対位置及び方向が転写中に保たれる、例えば個々の素子の選択されたパターン内でのそれらの位置からの空間的な偏りが５００ナノメートル以下、好ましくは１００ナノメートル以下となる、素子の選択されたパターンの転写を示している。
「ヤング率」は、所定の物質における歪みに対する応力の比率を示す材料、デバイス又は層の機械的な特性である。ヤング率は、以下の式によって与えられてもよい。

ここで、Ｅはヤング率であり、Ｌ０は平衡長、ΔＬは加えられた応力下での長さ変化、Ｆは加えられた力、Ａは力が加えられる面積である。また、ヤング率は、以下の方程式によりラメ定数に関して表わされてもよい。

ここで、λ及びμはラメ定数である。高いヤング率（すなわち「高弾性率」）及び低いヤング率（すなわち「低弾性率」）は、所定の材料、層又はデバイスにおけるヤング率の大きさの相対的な記述子である。本発明において、高いヤング率は、低いヤング率よりも大きく、好ましくは一部の用途において約１０倍大きく、より好ましくは他の用途において約１００倍大きく、更に好ましくは更に他の用途において約１０００倍大きい。
以下の説明においては、本発明の正確な性質の完全な解釈を与えるために、本発明のデバイス、デバイス部品及び方法の多数の特定の詳細が示されている。しかしながら、当業者であれば分かるように、これらの特定の詳細が無くても本発明を実施できる。
本発明は、印刷可能半導体素子を製造し、印刷可能半導体素子を基板表面上に組み立てるための方法及びデバイスを提供する。本発明は、単結晶無機半導体、１つ以上の他のデバイス部品に動作可能に接続された半導体構造を備える複合半導体素子、及び、伸縮可能な半導体素子を含む印刷可能な様々な半導体素子を提供する。本発明の方法、デバイス及びデバイス部品は、フレキシブルプラスチック基板上の薄膜トランジスタ等、高性能電子デバイス及び光電子デバイス並びにデバイスの配列を形成できる。
図１は、単結晶シリコンのリボンを備える印刷可能半導体素子を製造して組み立てるための本発明の典型的な方法を概略的に示している。プロセスは、薄い単結晶シリコン層１０５と、埋設ＳｉＯ２層１０７と、Ｓｉ処理層１０８とを有するシリコンオンインシュレータ（ＳＯＩ）基板１００を形成することによって始まる。場合によって、薄い単結晶シリコン層１０５上の表面自然酸化物層は、それが存在する場合には、例えばＳＯＩ基板１００の表面を希釈（１％）ＨＦに晒すことにより除去されてもよい。自然酸化物層を適切に剥離する際には、ＳＯＩ基板１００の外面１１０の選択された領域がマスキングされ、それにより、外面１１０上には、マスク要素１２０のパターン、マスク領域１２５、露出面領域１２７が形成される。図１に示される実施形態において、外面１１０は、外面１１０のマスク領域１２５のエッチングを妨げることができるマスク要素１２０を与える矩形のアルミニウム表面層及び金表面層を用いてパターニングされる。マスク要素１２０は、正方形、矩形、円、楕円、三角形の形状又はこれらの形状の任意の組み合わせを含むがこれらに限定されない任意のサイズ及び形状を有していてもよい。典型的な実施形態において、所望の幾何学的形状を有するマスク要素を与えるＡｌ／Ａｕ層のパターンは、ミクロコンタクト印刷技術、ナノコンタクト印刷技術又はフォトリソグラフィ、エッチング方法（Ａｕに関してはＴＦＡ；Ａｌに関してはＡＬ−１１プレミックスＣｙａｎｔｅｃエッチャント）を使用して製造される。薄い金属膜を備えるマスク要素の堆積は、例えばＡｌ（２０ｎｍ；０．１ｎｍ／ｓ）及びその後のＡｕ（１００ｎｍ；１ｎｍ／ｓ）の連続的な堆積により、Ｔｅｍｅｓｃａｌ ＢＪＤ１８００等の電子ビーム蒸発器によって行なわれてもよい。
ＳＯＩ基板１００の外面１１０は下方へ異方性エッチングされる。図１に示されるように、材料は露出面領域１２７から選択的に除去されるが、マスク要素１２０はマスク領域１２５のエッチングを防止、それにより、僅かに傾斜する側壁１４１を有する単結晶シリコン構造を備える複数のレリーフ特徴形態１４０が形成される。レリーフ特徴形態が約１００ナノメートルの厚さ１４７を有する側壁１４１を持っている典型的な実施形態においては、露出面領域１２７が約３．５分間にわたってテトラメチルアンモニウム水酸化物（ＴＭＡＨ）に晒される。この実施形態において、エッチングは、好ましくは平均表面位置から１０ナノメートル未満の偏りをもって、Ａｌ／Ａｕマスク要素１２０を有する単結晶シリコンのレリーフ特徴形態１４０上に滑らかな側壁を形成する。レリーフ特徴形態１４０は、例えば高濃度（４９％）ＨＦを使用して下側のＳｉＯ２層１０７が部分的に或いは完全に等方性エッチングされるときに、基板１００からリフトオフされてもよい。レリーフ特徴形態１４０のリフトオフは、マスク要素によって覆われた１つの表面を有する別個の単結晶シリコン構造を備える印刷可能半導体素子１５０を形成する。マスク要素１２０、すなわち、この例ではＡｌ／Ａｕ層は、除去されてもよく、或いは、例えば薄膜トランジスタにおけるソース電極及びドレイン電極として最終的なデバイス構造中に直接に組み込まれてもよい。図１に示されるように、印刷可能半導体素子１５０は、乾式転写コンタクト印刷技術（矢印１６６で概略的に示されている）又はソリューション成形方法（矢印１６５により概略的に示されている）によりプラスチック基板等の基板表面１６０の受け面上に組み立てられてもよい。両方の組立方法は、周囲環境において室温で実行されてもよく、したがって、低コストなフレキシブルプラスチック基板を含む広範囲な基板と適合する。
印刷可能半導体素子を組み立てるための乾式転写コンタクト印刷方法を使用すると、印刷可能半導体素子のＳＯＩ基板からのリフトオフの直前に印刷可能半導体素子の既知の方向及び位置をうまく利用できるという利点が得られる。この場合、印刷可能半導体素子をＳＯＩからデバイス基板上の所望の位置まで移動させる（ＳｉＯ２をエッチングした後で且つシリコンを除去する前）ために、ソフトリソグラフィ転写印刷技術の手順に類似する手順が使用される。特に、コンフォーマブルなエラストマー転写素子は、対象物をＳＯＩ表面から拾い上げるとともに、それらを所望の基板に対して転写する。同様に、印刷可能半導体素子は、対象基板の表面上に形成されたレセプタクルパッドを使用してＡｕ冷間溶接により薄いプラスチック基板上に対して直接に転写できる。
典型的な方法において、印刷可能半導体素子１５０の少なくとも一部は、エラストマー転写スタンプ等のコンフォーマブルな高分子転写デバイス１７５、高分子転写デバイス又は複合高分子転写デバイスの接触面１７０とコンフォーマル接触され、それにより、印刷可能半導体素子１５０の少なくとも一部が接触面１５０上に接着される。コンフォーマブルな転写デバイス１７５の接触面１７０上に堆積された印刷可能半導体素子１５０は、好ましくは接触面１７０と基板１６０の受け面との間でコンフォーマルな接触を成す態様で基板１６０の受け面と接触される。接触面１７０は、基板１６０の受け面と接触される印刷可能半導体素子１５０から分離され、それにより、印刷可能は半導体素子１５０が受け面上に組み立てられる。本発明のこの実施形態は、明確な位置及び空間的方向で印刷可能半導体素子１５０を備えるパターンを受け面上に形成することができる。図１に示される実施形態において、印刷可能半導体素子１５０は、基板１６０の受け面上に存在する金パッド１６２に対して動作可能に接続される。
図２は、基板の受け面上に印刷可能半導体素子を組み立てるための選択的乾式転写コンタクト印刷を示す概略図を与えている。複数の印刷可能半導体素子３００は、明確な位置及び空間的方向により特徴付けられる印刷可能半導体素子３００の第１のパターン３１０でマザー基板３０５上に形成される。コンフォーマブルな転写デバイス３１５は、複数の別個の結合領域３２５を伴う接触面３２０を有するコンフォーマブルな転写デバイス３１５は、マザー基板３０５上の印刷可能半導体素子３００の少なくとも一部とコンフォーマル接触される。接触面３２０上の結合領域３２５は、印刷可能半導体素子３１０における親和性によって特徴付けられ、化学的に改質された領域であってもよく、このような領域は、ＰＤＭＳ層の表面から延びる水酸基を有しており、或いは、１つ以上の接着層でコーティングされる。コンフォーマル接触は、結合領域３２５と接触する印刷可能半導体素子３１０の少なくとも一部を接触面３２０上に転写する。接触面３２０に対して転写された印刷可能半導体素子３１０は、プラスチック基板等のフレキシブル基板であってもよい基板３３５の受け面３３０と接触される。半導体素子３１０及び接触面３２０のその後の分離により、基板３３５の受け面３３０上に半導体素子３１０のアセンブリが得られ、それにより、第１のパターンの印刷可能半導体素子３４０とは異なる明確な位置及び空間的方向により特徴付けられる第２のパターンの印刷可能半導体素子３４０が形成される。図２に示されるように、マザー基板３０５上に残存する印刷可能半導体素子３４０は、印刷可能半導体素子の第１及び第２のパターンとは異なる印刷可能半導体素子の第３のパターン３４５によって特徴付けられる。第３のパターン３４５を備える印刷可能半導体素子３４０は、その後、選択的乾式転写方法を含む本発明の印刷方法を使用して基板３３５又は他の基板上に転写され及び／又は組み立てられてもよい。
図３Ａ〜Ｃは、本発明の選択的乾式転写コンタクト印刷方法において有益なデバイス、デバイス構造、デバイス部品を示す概略図である。図３Ａは、マザー基板３０５上の複数の印刷可能半導体素子３００を示している。この場合、選択された印刷可能半導体素子３００は１つ以上の接着コーティング３５０を有している。図３Ａに示されるように、接着コーティング３５０は明確なパターンで設けられている。図３Ｂは、複数の別個の結合領域３２５が明確なパターンで設けられた接触面３２０を有するコンフォーマブルな転写デバイス３１５を示している。図３Ｃは、明確なパターンで設けられたレリーフ特徴形態３６０を備える３次元レリーフパターン３５５を有するコンフォーマブルな転写デバイス３１５を示している。図３Ｃに示される実施形態において、レリーフパターン３５５は、１つ以上の接着層で場合によってコーティングされてもよい複数の接触面３２０を与える。接着コーティング３５０、結合領域３２５、レリーフ特徴形態３６０のパターンは、デバイス構造又は薄膜トランジスタ配列構造等のデバイス配列構造における印刷可能半導体素子３００の相対的な位置及び空間的な方向に対応していることが好ましい。
乾式転写印刷方法の使用は、広範囲の組成及び湾曲面を含む表面形態を有する基板上に印刷可能半導体素子を組み立て、組織化し、集積するために本発明において有用である。本方法及び組成の機能的な能力を明らかにするため、シリコンフォトダイオードを備える半導体素子が、エラストマースタンプを利用する乾式転写印刷方法を使用して様々な光学レンズの湾曲面上に直接に（すなわち、接着剤を用いずに）印刷された。図３Ｄは、ポリカーボネートレンズ（ＦＬ１００ｍｍ）の球面上に印刷されたフォトダイオードの配列の写真を示している。図３Ｅは、球面ガラスレンズ（ＦＬ１０００ｍｍ）の湾曲面上に印刷されたフォトダイオードの配列の走査型電子顕微鏡写真を示している。図３Ｅに示された画像のコントラストは、ｐドープ領域を示すために僅かに高められている。図３Ｆは、図３Ｅに描かれたフォトダイオードの光反応を示す、電流（μＡ）とバイアス電位（ボルト）との間の関係のプロットを与えている。
図４Ａ１及び図４Ａ２は、乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示している。図４Ａ１は斜視図を示しており、図４Ａ２は平面図を示している。印刷可能半導体素子は、第１の端部５０５と中心領域５１０と第２の端部５１５とを有する中心長手方向軸５０２に沿って延びるリボン５００を備えている。図４Ａに示されるように、リボン５００の幅はその長さに沿って選択的に変わる。特に、第１の端部５０５及び第２の端部５１５は中心領域５１０よりも幅広い。典型的な方法において、リボン５００は、マザー基板５２０をエッチングすることにより形成される。この実施形態において、マザー基板は、第１の端部５０５及び第２の端部５１５に近接する犠牲層５２５を備える２つのアライメント維持要素によりリボン５００がマザー基板５２０に対して単に取り付けられるまでエッチャントに対して等方的に晒される。製造プロセスにおけるこの時点で、エッチングプロセスが停止され、リボン５００がコンフォーマブルな転写デバイスに対して接触され及び／又は結合される。犠牲層５２５が破壊され、転写デバイスがマザー基板５２０から離される際にリボン５００が解放される。この方法は、図４に示される形状を有する複数の印刷可能半導体素子の乾式転写コンタクト印刷に適用されてもよい。本発明のこの方法の利点は、転写ステップ、組立ステップ、集積ステップ中にマザー基板５２０上の複数のリボン５００の方向及び相対位置を正確に保つことができるという点である。犠牲層の厚さに関する典型的な範囲は、〜２μｍから１００μｍまでの間のリボン幅において〜１μｍから〜１００ｎｍまでである。面白いことには、リボンの開裂は一般に物体の端部（リボンがマザーウエハに対して取り付けられる点／縁に非常に近い）で起こる。幅広いリボンは、通常、リフトオフ中及びそれらがスタンプに対して接着される最中に歪曲しない。
図４Ｂ１及び図４Ｂ２は、乾式転写コンタクト印刷を使用する本発明の組立方法における印刷可能半導体素子の好ましい形状を示している。図４Ｂ１は斜視図を示しており、図４Ｂ２は平面図を示している。印刷可能半導体素子は、中心平行な長手方向軸５２８に沿って延びるリボン５２７を備えている。リボン５２７は、中心長手方向軸５２８に沿うリボンの少なくとも一端をマザー基板５２９に対して接続するアライメント維持要素５３０により選択された位置及び方向に保持される。アライメント維持要素５３０は、リボンの一端又は両端をそれらの中心長手方向軸に沿って規定しないことにより、リボン５２７のパターニング中に形成される。アライメント維持手段５３０が破壊され、リボン５２７は、転写デバイスの接触面を有するリボンとの接触時及びその後のマザー基板５２０からの離間時に解放される。
ソリューション印刷により組立を達成するために、印刷可能半導体素子１５０の少なくとも一部がキャリア媒体中に分散され、これにより、半導体素子１５０及びキャリア媒体を備える懸濁液１９０が形成される。印刷可能半導体素子１５０は、基板に対して供給されるとともに、懸濁液を基板１６０の受け面上にソリューション印刷することにより組み立てられる。ソリューション印刷は、インクジェット印刷、熱転写印刷、スクリーン印刷を含むがこれらに限定されない当分野において既知である多くの技術により行なわれてもよい。図１に示される実施形態において、印刷可能半導体素子１５０は、基板１６０の受け面上に存在する金パッド１６２に動作可能に接続される。
図５Ａ〜Ｃは、選択された物理的寸法を有する単結晶シリコンのマイクロストリップを備える一連の印刷可能半導体素子１５０の光学顕微鏡写真及び走査型電子顕微鏡写真を示している。印刷可能半導体素子は、エタノール懸濁液中に示されており、様々なタイプの基板上へのキャストとして示されている。図５Ａは、シリコンロッド（幅２ミクロン；厚さ２ミクロン；長さ〜１５ミリメートル）のソリューションキャスティングされた絡みマットの光学顕微鏡写真を示している。挿入画は、エタノールの溶液中に分散された印刷可能なシリコンストリップ（それらのうちの約１０００万）を示している。図５Ｂの低分解能ＳＥＭ画像は、露出されたシリコンウエハ上にソリューションキャスティングされた幾つかの平坦なマイクロストリップ（厚さ３４０ナノメートル；幅５ミクロン；長さ〜１５ミリメートル）の機械的な柔軟性範囲を示している。図５Ｃは、これらの物体のうちの１つの高分解能ＳＥＭ画像を示している。異方性ウェットエッチング処理により形成された極めて滑らかな側壁に留意されたい。
また、ワイヤ、板状体、ディスクの形態を成す印刷可能半導体素子が本発明の方法を使用して形成されてもよい。大面積ソフトリソグラフィ技術の使用により、単一の低コストな処理シーケンスで、５０ｎｍに至る横方向寸法及びほぼ任意の幾何学的形状を有する多数（すなわち数十億）の印刷可能半導体素子を製造することができる。２０ナノメートルほどの横方向寸法を有する印刷可能半導体素子が本発明の方法により製造されてもよい。フレキシブルな電子システムの薄膜トランジスタでの使用において、長く（〜１０ミクロン）且つ狭い（〜１ミクロン）単結晶シリコンのストリップを備える印刷可能半導体素子が特に有益である。
図６は、約２５ミクロンの厚さを有するＰＤＭＳコーティングされたポリイミドシート上の単結晶シリコンマイクロストリップを備える転写された印刷可能半導体素子の画像を示している。上側の挿入画は、このシステムの固有の柔軟性を示している。下側の挿入画は、薄いＴｉ／Ａｕコーティングされたマイラーシート上に冷間溶接された印刷可能なシリコン高密度マイクロストリップ（２５ミクロン幅、〜２ミクロン間隔）の平面図顕微鏡写真を示している。図６に示されるように、シリコンマイクロストリップを備える印刷可能半導体素子は、制御された方向にうまくアライメントされて転写される。組み立てにより引き起こされる印刷可能半導体素子のクラッキングは、基板が著しく曲げられた場合であっても、走査型電子顕微鏡を使用する注意深い検査において観察されなかった。下側にはめ込まれた顕微鏡写真画像により示されるように、Ａｕコーティングされた薄いマイラーシートを使用すると、（エラストマー層を必要とすることなく）同様の結果が得られた。この方法では、１００％に近い被覆密度を得ることができる。
また、本発明は、誘電体素子、導電素子（すなわち電極）又は更なる半導体素子等の１つ以上の他のデバイス部品に対して動作可能に接続された半導体構造を備える複合印刷可能半導体素子を提供する。薄膜トランジスタを製造するために特に有用な本発明の典型的な印刷可能半導体素子は、集積半導体及び誘電体素子を備えている。このような複合印刷可能半導体素子は、高品質で漏れの無い誘電体を与えるとともに、薄膜トランジスタ中に誘電体素子を製造するための別個のスピンキャスティングステップの必要性を回避する。また、複合印刷可能半導体素子を使用することにより、低コストな印刷技術で大きな基板面積に効率的にデバイスを製造することができる。
以下の文献は、コンタクト印刷技術及び／又はソリューション印刷技術により印刷可能半導体素子を転写し、組み立て、相互に接続するために本発明の方法で使用されてもよい自己組織化技術に関するものである。（１）“Ｇｕｉｄｅｄ ｍｏｌｅｃｕｌａｒ ｓｅｌｆ−ａｓｓｅｍｂｌｙ：ａ ｒｅviｅｗ ｏｆ ｒｅｃｅｎｔ ｅｆｆｏｒｔ”（Ｊｉｙｕｎ Ｃ Ｈｕｉｅ Ｓｍａｒｔ Ｍａｔｅｒ．Ｓｔｒｕｃｔ．（２００３） １２，２６４−２７１）；（２）“Ｌａｒｇｅ−Ｓｃａｌｅ Ｈｉｅｒａｒｃｈｉｃａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｏｆ Ｎａｎｏｗｉｒｅ Ａｒｒａｙｓ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｎａｎｏｓｙｓｔｅｍｓ”（Ｗｈａｎｇ，Ｄ．； Ｊｉｎ，Ｓ．； Ｗｕ，Ｙ．； Ｌｉｅｂｅｒ，Ｃ．Ｍ．Ｎａｎｏ Ｌｅｔｔ．（２００３） ３（９），１２５５−１２５９）；（３）“Ｄｉｒｅｃｔｅｄ Ａｓｓｅｍｂｌｙ ｏｆ Ｏｎｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ｎａｎｏｓｔｒｕｃｔｕｒｅｓ ｉｎｔｏ Ｆｕｎｃｔｉｏｎａｌ Ｎｅｔｗｏｒｋｓ”（Ｙｕ Ｈｕａｎｇ，Ｘｉａｎｇｆｅｎｇ Ｄｕａｎ，Ｑｉｎｇｑｉａｏ Ｗｅｉ，Ｃｈａｒｌｅｓ Ｍ．Ｌｉｅｂｅｒ，Ｓｃｉｅｎｃｅ （２００１） ２９１，６３０−６３３）；（４）“Ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ａｓｓｉｓｔｅｄ ａｓｓｅｍｂｌｙ ａｎｄ ａｌｉｇｎｍｅｎｔ ｏｆ ｍｅｔａｌｌｉｃ ｎａｎｏｗｉｒｅｓ”（Ｐｅｔｅｒ Ａ．Ｓｍｉｔｈら，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．（２０００） ７７（９），１３９９−１４０１）。
本出願で引用された全ての文献は、それらが本出願の開示内容と矛盾しない程度まで、これらをその全体が参照として本明細書に組み込まれる。本明細書で与えられた一部の文献は、出発材料、更なる出発材料、更なる試薬、合成の更なる方法、分析の更なる方法、本発明の更なる使用の出所に関する詳細を与えるために、参照として本明細書に組み込まれる。当業者であれば分かるように、本明細書で具体的に説明したもの以外の方法、デバイス、デバイス素子、材料、手順、技術は、過度な実験に頼ることなく、本明細書で広く開示される本発明の手法に適用できる。本明細書で具体的に記載された方法、デバイス、デバイス素子、材料、手順、技術の全ての当分野において既知である機能的等価物は、本発明によって包含されるものである。
２００４年６月４日、２００４年８月１１日、２００５年２月４日、２００５年３月１８日、２００５年５月４日にそれぞれ出願された米国特許出願第６０／５７７，０７７号、第６０／６０１，０６１号、第６０／６５０，３０５号、第６０／６６３，３９１号、第６０／６７７，６１７号は、本出願の開示内容と矛盾しない程度までその全体が参照として本明細書に組み込まれる。
ここでは材料、組成、構成部品又は化合物のグループが開示されているが、これらのグループの個々の構成要素及びそれらの全てのサブグループが個別に開示されることは言うまでもない。マーカッシュグループ又は他のグループ分けが本明細書で使用される場合、グループの全ての個々の構成要素及びグループの可能な全てのコンビネーション並びにサブコンビネーションは、開示内容に個別に含まれるべく意図されている。本明細書で説明し、或いは例示する構成要素のすべての処方又は組み合わせは、特に指定のない限り、本発明を実施するために使用できる。明細書において例えば温度範囲、時間範囲或いは組成範囲等の範囲が与えられるときにはいつでも、全ての中間範囲及び部分範囲並びに与えられた範囲中に含まれる全ての個々の値は開示内容中に含まれるものとする。
本明細書で使用される「備える」は、「含む」、「包含する」或いは「によって特徴付けられる」と同じ意味であり、包括的或いは制限がないものであり、更なる列挙されていない要素又は方法ステップを排除するものではない。本明細書で使用される「から成る」は、請求項の要素で特定されていない任意の要素、ステップ又は成分を排除するものである。本明細書で使用される「から本質的に成る」は、請求項の基本的且つ新規な特徴に実質的に影響を与えない材料又はステップを排除しない。ここでは、いずれの場合にも、「備える」、「から本質的に成る」、「から成る」のうちのいずれの用語も他の２つの用語のどれかと取って代えられてもよい。
印刷可能半導体素子を有する薄膜トランジスタ
薄膜トランジスタ中に半導体チャンネルを形成できる本発明の印刷可能半導体素子の能力が実験的研究により検証された。具体的には、本発明の目的は、印刷方法によってフレキシブルプラスチック基板上に製造できる薄膜トランジスタを提供することである。また、本発明の目的は、従来の高温処理方法により製造される薄膜トランジスタと同様もしくはそれを超える電界効果移動度、ｏｎ−ｏｆｆ比、閾値電圧を有するプラスチック基板上の高性能薄膜トランジスタを提供することである。
図７は、印刷可能半導体素子を有する薄膜トランジスタの光学顕微鏡写真画像を示している。図示のトランジスタ５３１は、ソース電極５３２と、ドレイン電極５３３と、印刷可能半導体素子５３４と、誘電体（図７の顕微鏡写真には示されていない）と、ゲート電極（これも図７の顕微鏡写真には示されていない）とを備えている。薄膜トランジスタは、ゲートとしてのインジウムスズ酸化物（ＩＴＯ，〜１００ナノメートル厚）及びゲート誘電体としての光硬化エポキシ（ＳＵ８−５；Ｍｉｃｒｏｃｈｅｍ Ｃｏｒｐ）でコーティングされたマイラーシートから成る基板によって支持されている。誘電体のキャパシタンス（２．８５ｎＦ／ｃｍ２）は、デバイスの近傍に形成されたキャパシタ試験構造を使用して評価された。このデバイスは、３４０ナノメートルデバイス層厚及び１４−２２ｏｈｍ ｃｍの抵抗率を有するｐドープＳＯＩウエハ（Ｓｏｉｔｅｃ）から製造された〜５ミリメートル長、２０ミクロン幅、３４０ナノメートル厚のマイクロストリップを備えるソリューションキャスティングされた印刷可能半導体素子を使用する。水平な石英チューブ加熱炉内でドライ酸化により２５ナノメートル厚のＳｉＯ２層がシリコンの上面で成長された。ここには、リフトオフ技術によりＡｌ（２０ナノメートル）／Ａｕ（１８０ナノメートル）のソース電極及びドレイン電極が形成される。半導体チャンネル長は５０ミクロンであり、幅は２０ミクロンである。
図８及び図９は、印刷可能半導体素子を有する本発明の薄膜トランジスタから収集された電気的な測定値を示している。デバイスは、上端接触構造を伴うバックゲートＳＯＩデバイスと同様に動作する。半導体は、その長さが５０ミクロンに等しいチャンネル内で２０ミクロンに等しい幅の単結晶シリコンのマイクロストリップを使用する。この場合の印刷可能半導体素子はソリューションキャスティング方法によりパターニングされた。ソース／ドレイン接点はフォトリソグラフィ及びリフトオフにより形成された。
図８は、予め酸化されたＳｉウエハ上に形成されたデバイスの電流−電圧（ＩＶ）特性を示すプロットを与えている。図９は、ＩＴＯゲート及び高分子誘電体でコーティングされたマイラーシート上に形成されたデバイスのＶＤＳ＝０．１Ｖで測定された転写特性を示すプロットを与えている。この曲線の勾配は、１８０ｃｍ２／Ｖｓの有効デバイス移動度を規定している（この場合には半導体素子マイクロストリップの幅に等しいソース電極及びドレイン電極の実際の幅を使用している）。印刷可能半導体素子に対する接触のためのＡｌ／Ａｕメタライゼーションは、ｐドープシリコン上のＡｌ（４．２ｅＶの仕事関数）メタライゼーションにおいて期待されるように、シリコンに対するかなり低い抵抗のショットキー障壁接点を与える。アルミニウムはシリコン中へ急速に拡散することで良く知られているが、ポストメタライゼーション高温アニーリングステップが実行されなかったため、局所的なアルミニウム−シリコン相互作用を回避するように特に注意はしなかった。このデバイスのｏｎ／ｏｆｆ比は１０３よりも僅かに低い。図９の転写特性の分析は、誘電キャパシタンスのための平行プレートモデルを使用して１８０ｃｍ２Ｖ−１ｓ−１の線形な電界効果移動度を示す。この分析は、接触の効果及び閾値電圧の処理誘発変化を無視する。
完全な接触を伴う場合でも、非常に高いアスペクト比（すなわち、巨大な長さ−幅比率）の半導体素子をチャンネル領域（すなわち、ナノチューブ又はナノワイヤ）に組み込むトランジスタが従来のデバイスの応答とは異なる応答を有することを示唆する理論的な論拠がある。これらの影響を回避するため、本発明者らは、トランジスタチャンネル長と同じ程度の大きさの幅を有するマイクロストリップを備える印刷可能半導体素子を選択する。本明細書で観察される特性（移動度、正規化されたトランスコンダクタンス、ｏｎ／ｏｆｆ比）は、Ｓｉのエッチング後で且つリフトオフ前にＳＯＩ基板上に形成される薄膜トランジスタの特性の〜３／４である。これらの測定値において、埋設ＳｉＯ２酸化物は誘電体としての機能を果たし、また、シリコン支持基板はゲート電極としての機能を果たす。この結果は、印刷可能半導体素子を形成し且つそれをデバイス基板に対して転写するために使用される処理ステップが初期のパターニング及びシリコンエッチングステップから生じるシリコン又はその表面の特性を著しく変化させないということを明らかにする。また、この結果は、ＳＵ８誘電体を伴うファンデルワールス界面が良好なデバイス特性をサポートできることを示唆している。
本実施例の製造方法の主な利点は、それが結晶成長及びシリコンの処理をプラスチック基板及びデバイスの他の構成要素から分離するという点である。また、本発明の印刷可能半導体素子を処理する方法は、処理シーケンス及び可能な材料選択において非常に自由度が高い。例えば、本明細書で示した集積ソース／ドレインメタライゼーションにおける方法と同様の方法でシリコンの一方側にＳｉＯ２層を形成して（例えば、Ｓｉ元素をリフトオフする前又はＳＯＩ埋設酸化物をＳｉデバイス層と共に取り除く前に熱酸化物を成長させることにより）集積誘電体を生じさせることができる。この方法で生じる誘電体は、プラスチック基板上の多くのソリューションキャスティングされた薄い誘電体における漏れ、ヒステリシス、ドーピング、トラッピング等に関連し得る重大な難問を回避することができる。
図１０Ａ〜Ｈは、複合印刷可能半導体素子を有する薄膜トランジスタの配列を形成するための本発明の方法を示す概略図を与えている。図１０Ａに示されるように、Ｋａｐｔｏｎ、マイラー又はＰＥＴ等のフレキシブル基板の薄いシートの表面５４８上にゲート電極５４７が堆積される。ゲート電極は、フォトリソグラフィ、マイクロ転写印刷、ナノ転写印刷、ソフトリソグラフィ又はこれらの組み合わせを含むがこれらに限定されない当分野において既知である任意の手段によりフレキシブル基板上にパターニングされてもよい。図１０Ｂに示されるように、方法は、ＳｉＯ２誘電体素子５６０に対して動作可能に接続された単結晶シリコン構造５５５を備える複数の複合印刷可能半導体素子５５０を製造するステップを更に備えている。図１０Ｂに示されるように、複合印刷可能半導体素子５５０は、中心長手方向軸５５１に沿って選択された長さ５５２にわたって延びるリボン形状を有している。複合印刷可能半導体素子５５０は、選択された厚さ５５３と、厚さに応じて変わる幅とを有している。
図１０Ｃに示されるように、方法は、乾式転写コンタクト印刷又はソリューション印刷により複合印刷可能半導体素子５５０をゲート電極５４７上及び基板５４８上に組み立てるステップを更に備えている。複合印刷可能半導体素子５５０は、ＳｉＯ２誘電体素子５６０がゲート電極５４７と接触するように方向付けられる。図１０Ｄに示されるように、方法は、ポジフォトレジスト５６１の薄層を基板５４８のパターニングされた表面上にスピンコーティングするステップを更に備えている。或いは、ローラを使用して基板５４８のパターン表面に対してポジフォトレジスト５６１の薄層が塗布されてもよい。ゲート電極５４７によりマスキングされないフォトレジスト５６１の領域は、基板５４８の裏面５６２を通じて伝えられる電磁放射線ビームに晒される。本発明のこの方法においては、光透過基板５４８、特に電磁スペクトルの紫外領域及び／又は可視領域を少なくとも部分的に透過する基板５４８を使用することが好ましい。図１０Ｅに示されるように、方法は、薄いフォトレジスト層を現像するステップを更に備えている。この図に示されるように、ゲート電極によりマスキングされる影である薄いフォトレジスト層５６１の領域は現像されない。図１０Ｆに示されるように、方法は、集積ＳｉＯ２誘電体をドライエッチング又はウェットエッチングすることによりソース電極又はドレイン電極のための接点を開放するステップを更に備えている。図１０Ｆにより示される実施形態において、これは、基板５４８のパターニングされた表面をＣＦ４プラズマに晒すことにより達成される。図１０Ｇに示されるように、方法は、シャドウマスク蒸着によりソース電極及びドレイン電極を形成するステップを更に備えている。半導体素子、ソース電極、ドレイン電極のアライメントは、非常に正確である必要はない。これは、半導体チャンネルが次の製造ステップで形成されるからである。図１０Ｈに示されるように、方法は、例えばアセトン等の溶媒に晒してポジレジストをリフトオフすることにより半導体チャンネルを形成するステップを更に備えている。
図１１Ａ〜Ｄは、集積ゲート電極、ゲート誘電体、半導体、ソース電極、ドレイン電極を備える印刷可能なデバイスを製造するための本発明の方法を示す図を与えている。図１１Ａに示されるように、ＳＯＩウエハの表面の熱酸化により高品質のゲート誘電体が成長される。次に、ゲート電極材料（例えば金属又はドープポリシリコン）が堆積される。その後、例えばリソグラフィプロセスを使用して、上端面の選択された領域がマスキングされる。１つの実施形態では、単一のマスキングステップにおいて、制御された間隔を伴う同一のパターンの配列が形成される。その後、異方性ウェットエッチング及び／又はドライエッチングにより印刷可能半導体素子が製造される。優先的に、３つの異なる選択エッチングプロセスが連続的に実行して、ゲート電極材料、ゲート誘電体、上端シリコン層の露出された領域がエッチング除去される。
図１１Ｂに示されるリソグラフィプロセスは、トランジスタのチャンネルを形成するために使用される。このプロセスステップでは、ゲート電極材料の露出された領域がエッチング除去（ドライエッチング又はウェットエッチング）される。図１１Ｃに示されるように、その後、フォトレジストがそのガラス転移を超えて加熱され、それにより、リフロープロセスが開始される。フォトレジストのリフロー距離は、フォトレジスト層の適切な厚さ、フォトレジスト層のガラス転移温度、又は、リフロープロセスの温度及び持続時間を注意深く選択することよって選択できる。その後、ＨＦ溶液を使用して、ゲート誘電体の露出された領域がエッチングされる。
次に、図１１Ｄに示されるメタライゼーションプロセスが実行された後、フォトレジスト上に堆積された金属がリフトオフされて、印刷可能なデバイスの製造が完了する。ソース電極及びドレイン電極はゲートとセルフアライメントされ、また、ソース電極とドレイン電極との間の間隔は、リフロープロセスの温度及び持続時間等の様々なパラメータを調整することによって選択されてもよい。
図１１Ｄに示される印刷可能なデバイスは、本発明の乾式転写印刷方法又はソリューション印刷方法によりプラスチック基板等の基板上に転写されて組み立てられてもよい。図１１Ａ〜Ｄに示されるセルフアライメントプロセスは、ＭＯＳＦＥＴデバイス等の印刷可能なデバイスの実現に必要な全ての素子を集積するための簡単な方法を与える。本発明のこの製造方法の重大な利点は、デバイスをリフトオフして基板へ転写する前に、プラスチック基板に適合しない温度を必要とする（例えば、約４００℃を越える温度を必要とする）全てのプロセスステップがＳＯＩ基板上で行なわれるという点である。例えば、素子をプラスチック基板上へ転写する前に、ソース接点領域及びドレイン接点領域のドーピング、シリサイド層の形成、デバイスの高温アニーリング等の更なる処理ステップを行なうことができる。
伸縮可能な印刷可能半導体素子
本発明は、伸張、収縮或いは変形の際に良好な性能を与えることができる伸縮可能な印刷可能半導体素子を提供する。また、本発明の伸縮可能な印刷可能半導体素子は、十分にフレキシブルな電子デバイス及び光電子デバイスを提供するために広範なデバイス構造に適合されてもよい。
図１２は、本発明の伸縮可能な印刷可能半導体素子を示す原子間力顕微鏡写真を与えている。伸縮可能な印刷可能半導体素子７００は、支持面７１０を有するフレキシブル基板７０５と、湾曲した内面７２０を有する湾曲半導体構造７１５とを備えている。この実施形態において、湾曲半導体構造７１５の湾曲した内面７２０の少なくとも一部は、フレキシブル基板７０５の支持面７１０に対して結合される。湾曲した内面７２０は、内面７２０に沿う選択された点で、或いは、内面７２０に沿う全ての点で、支持面７１０に対して結合されてもよい。図１２に示される典型的な半導体構造は、約１００ミクロンに等しい幅及び約１００ナノメートルに等しい厚さを有する単結晶シリコンの湾曲リボンを備えている。図１２に示されるフレキシブル基板は、約１ミリメートルの厚さを有するＰＤＭＳ基板である。湾曲した内面７２０は、リボンの長さに沿って延びるほぼ周期的な波によって特徴付けられる輪郭形状を有している。図１２に示されるように、波の振幅は約５００ナノメートルであり、ピーク間隔は約２０ミクロンである。図１３は、湾曲した内面７２０を有する湾曲半導体構造７１５の拡大図を与える原子間力顕微鏡写真を示している。図１４は、本発明の伸縮可能な印刷可能半導体素子の配列の原子間力顕微鏡写真を示している。図１４の原子間力顕微鏡写真の分析によれば、湾曲半導体構造が約０．２７％だけ圧縮されているのが分かる。図１５は、本発明の伸縮可能な印刷可能半導体素子の光学顕微鏡写真を示している。
湾曲面７２０の輪郭形状により、湾曲半導体構造７１５は、実質的な機械的歪みを受けることなく変形軸７３０に沿って拡張又は収縮することができる。また、この輪郭形状により、半導体構造は、著しい機械的損傷又は歪みによって引き起こされる性能の損失を伴うことなく、変形軸７３０以外の方向に湾曲し、収縮し或いは変形できてもよい。本発明の半導体構造の湾曲面は、伸縮可能性、柔軟性、及び／又は、屈曲可能性等の良好な機械的特性を与え及び／又は例えば収縮、拡張又は変形時に良好な電界効果移動度を示すような良好な電子性能を与える任意の輪郭形状を有していてもよい。典型的な輪郭形状は、複数の凸領域及び／又は凹領域によって、また、正弦波、ガウス波、Ａｒｉｅｓ関数、方形波、ローレンツ波、周期波、非周期波又はこれらの任意の組み合わせを含む多種多様な波形によって特徴付けられてもよい。本発明において使用できる波形は、２つ又は３つの物理的寸法に関して変化してもよい。
図１６は、その支持面７１０上に３次元レリーフパターンを有するフレキシブル基板７０５に対して結合された湾曲半導体構造７１５を有する本発明の伸縮可能な印刷可能半導体素子の原子間力顕微鏡写真を示している。３次元レリーフパターンは陥凹領域７５０及びレリーフ特徴形態７６０を備えている。図１６に示されるように、湾曲半導体構造７１５は、陥凹領域７５０内及びレリーフパターン７６０上で支持面７１０に対して結合されている。
図１７は、本発明の伸縮可能な半導体素子を形成する典型的な方法を示すフローチャートを示している。典型的な方法においては、予め歪みが加えられた拡張状態の弾性基板が与えられる。このような歪みの事前付加は、弾性基板をロールプレスし及び／又は予め湾曲することを含むがこれらに限定されない当分野において既知である任意の手段により達成することができる。本発明のこの方法で使用できる典型的な弾性基板は、約１ミリメートルに等しい厚さを有するＰＤＭＳ基板である。弾性基板は、単一の軸に沿う拡張によって或いは複数の軸に沿う拡張によって予め歪みが加えられてもよい。図１７に示されるように、印刷可能な半導体構造の内面の少なくとも一部は、予め歪みが加えられた拡張状態の弾性基板の外面に対して結合される。結合は、半導体表面の内面間の共有結合により、ファンデルワールス力により、接着剤を使用することにより、或いは、これらの任意の組み合わせにより達成されてもよい。弾性基板がＰＤＭＳである典型的な実施形態において、ＰＤＭＳ基板の支持面は、シリコン半導体構造との共有結合を容易にするために複数の水酸基がその表面から延びるように化学的に改質される。図１７を再び参照すると、予め歪みが加えられた弾性基板と半導体構造との結合後、弾性基板を少なくとも部分的に緩和状態へと弛緩させることができる。この実施形態において、弾性基板の弛緩は、上記印刷可能な半導体構造の内面を湾曲させ、それにより、湾曲した内面を有する半導体素子が形成される。
図１７に示されるように、製造方法は、場合によって、湾曲した内面７２０を有する半導体構造７１５が弾性基板から他の基板、好ましくはフレキシブル基板へと転写される第２の転写ステップを含んでいてもよい。この第２の転写ステップは、湾曲した内面７２０を有する半導体構造７１５の露出面を、半導体構造７１５の露出面に結合する他の基板の受け面と接触させることにより達成されてもよい。他の基板に対する結合は、共有結合、ファンデルワールス力による結合、接着剤の使用を含む当分野における任意の手段によって行なわれてもよい。
本発明の伸縮可能な半導体素子は、トランジスタ、ダイオード、レーザ、ＭＥＭＳ、ＮＥＭＳ、ＬＥＤＳ、ＯＬＥＤＳ等の多数の機能デバイス及びデバイス部品中に効果的に組み込まれてもよい。本発明の伸縮可能な半導体素子は、従来の硬質な無機半導体を超える特定の利点を有している。第１に、伸縮可能な半導体素子は、フレキシブルであり、したがって、従来の硬質な無機半導体よりも屈曲、湾曲及び／又は変形により引き起こされる構造的損傷を受け難くい。第２に、湾曲半導体構造は、湾曲した内面を与えるために僅かに機械的に歪みが加えられた状態にあるため、本発明の伸縮可能な半導体素子は、従来の歪みが加えられていない無機半導体よりも高い固有の電界効果移動度を示すことができる。最後に、伸縮可能な半導体素子は、デバイス温度循環時に自由に拡張及び収縮することができるため、良好な熱特性を与える可能性が高い。
印刷可能半導体素子の形成方法
本発明は、単結晶ウエハ、シリコンオン基板ウエハ、ゲルマニウムウエハ、多結晶シリコンの薄膜、超薄シリコンウエハを含む広範な出発材料から印刷可能半導体素子を形成する方法を提供する。特に、本発明は、選択された方向及び相対位置に多数の印刷可能な半導体を形成する低コストな方法を提供する。
図１８Ａは、Ｓｉ−Ｇｅエピ基板から印刷可能半導体素子を形成するための典型的な方法を示している。この方法において、Ｓｉエピ層の選択領域は、金属、ＳｉＯ２又はＳｉＮを備える薄膜等のマスク材料を堆積させることによりマスキングされる。このマスキングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。Ｓｉ−Ｇｅエピ基板の露出されたＳｉ表面は、ドライ化学エッチング方法又はウェット化学エッチング方法により異方性エッチングされる。これにより、例えば５０℃でＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ １：１：４により与えられる選択ＳｉＧｅウェットエッチングを使用してリフトオフ技術によりＳｉ−Ｇｅエピ基板から効果的に解放可能な好ましくは滑らかな側壁を有するシリコンのレリーフ特徴形態が形成される。場合によって、ソース電極、ゲイン電極、ゲート電極、誘電体素子又はこれらの任意の組み合わせは、リフトオフ前に半導体素子中に組み込まれてもよい。この製造方法の利点は、マザー基板を洗浄して再使用できるという点である。
図１８Ｂは、バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造するための典型的な方法を示している。この方法においては、まず最初に、例えば石英チューブ加熱炉内において約８００℃〜約１２００℃の範囲から選択される温度でシリコンウエハがドライ酸化される。次に、シリコンウエハの酸化された表面上にゲート材料の薄層が堆積される。典型的なゲート材料は、金属又はドープ多結晶シリコンを含んでいる。ゲート材料の薄層は、フォトレジストを用いて選択的にパターニングされる。このパターニングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。ゲート材料の薄層及び誘電体層が異方性バックエッチングされ、それにより、フォトレジスト層と、ゲート材料層と、誘電体層と、シリコン層とを備える好ましくは滑らかな側壁を有するレリーフ特徴形態が形成される。次に、例えば約１００℃〜約１３０℃の範囲から選択される温度までアニールすることによりフォトレジスト層がリフローされる。フォトレジストのレフローにより、フォトレジストの一部がレリーフ特徴形態の側壁へ転写される。図１８Ｂに示されるように、ウェットエッチング方法又はドライエッチング方法を使用して露出されたＳｉ表面が等方性エッチングされ、それにより、レリーフ特徴形態が解放されて、好ましくは滑らかな表面を有する複合印刷可能半導体素子が形成される。シリコンの等方性エッチングは、ＨＮＯ３：ＮＨ４Ｆ：Ｈ２Ｏ ６４：３：３３溶液を使用して達成されてもよい。この製造方法の利点は、シリコン基板出発材料の比較的低いコスト、及び、平坦化（ＥＣＭＰ）後にマザー基板を再使用できることである。
図１８Ｃは、バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造する他の典型的な方法を示している。この方法では、フォトレジストを用いてバルクシリコン基板の外面が選択的にパターニングされる。このパターニングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。パターニングされた基板表面は、好ましくは反応性イオンエッチングや誘導結合プラズマエッチング等のドライエッチング方法を使用して異方性エッチングされ、それにより、レリーフ特徴形態、好ましくは滑らかな側壁を有するレリーフ特徴形態が形成される。レリーフ特徴形態の側壁の少なくとも一部は、金属、ＳｉＯ２又はＳｉＮの薄層等のマスキング材料を堆積させることによりマスキングされる。１つの実施形態においては、マスキング材料が、サンプル回転を組み合わせたスパッタリング堆積技術又は傾斜気相堆積技術によりレリーフ特徴形態の側壁に対して加えられ、それにより、全ての露出された側壁が堆積される。図１８Ｃに示されるように、ウェットエッチング方法又はドライエッチング方法を使用して、露出されたＳｉ表面が等方性エッチングされ、それにより、レリーフ特徴形態が解放されて、好ましくは滑らかな表面を有する印刷可能半導体素子が形成される。シリコンの等方性エッチングは、ＨＮＯ３：ＮＨ４Ｆ：Ｈ２Ｏ ６４：３：３３溶液を使用して達成されてもよい。この製造方法の利点は、シリコン基板出発材料の比較的低いコスト、及び、平坦化（ＥＣＭＰ）後にマザー基板を再使用できることである。
図１８Ｄは、バルクシリコン基板、好ましくは単結晶シリコン基板から印刷可能半導体素子を製造する更に他の典型的な方法を示している。この方法では、フォトレジストを用いてバルクシリコン基板の外面が選択的にパターニングされる。パターニングされた基板表面が異方性エッチングされ、それにより、レリーフ特徴形態が形成される。次に、例えば石英加熱炉内において約１１００℃の温度で且つ窒素中でアニーリングすることによりシリコン基板がアニール処理される。次に、フォトレジストを用いて選択された領域をマスキングすることにより、アニールされたシリコン基板の表面がパターニングされる。このパターニングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。図１８Ｄに示されるように、ウェットエッチング方法又はドライエッチング方法を使用して、アニールされたＳｉ基板のパターニングされた表面が異方性エッチングされ、それにより、好ましくは滑らかな表面を有する印刷可能半導体素子が形成される。この製造方法の利点は、シリコン基板出発材料の比較的低いコスト、平坦化（ＥＣＭＰ）後にマザー基板を再使用できること、及び、ソース電極、ドレイン電極、ゲート電極、誘電体デバイス部品をアニーリングステップ後に集積できることである。また、ウェットエッチングは、１１０シリコンウエハを用いた最初のエッチングステップで使用されてもよい。
図１８Ｅは、超薄シリコン基板から印刷可能半導体素子を製造する典型的な方法を示している。この方法では、フォトレジストを用いて超薄シリコン基板の外面が選択的にパターニングされる。このパターニングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。パターニングされた基板表面は、超薄シリコン基板の厚さにわたって異方性エッチングされ、それにより、印刷可能半導体素子が形成される。この製造方法の一部の用途においては、約１０ミクロン〜約５００ミクロンの範囲から選択される厚さを有する超薄シリコン基板が好ましい。この製造方法の利点は、超薄シリコン基板出発材料の比較的低いコストである。
図１８Ｆ及び図１８Ｇは、多結晶シリコンの薄膜から印刷可能半導体素子を形成するための典型的な方法を示している。この方法では、ＳｉＮ又はＳｉＯ２を備えるコーティング等の犠牲表面層を有するガラス基板又はシリコン基板等の支持基板上に多結晶シリコンの薄層が堆積される。その後、多結晶薄膜がアニールされ、金属、ＳｉＯ２又はＳｉＮを備える薄膜等のマスク材料を堆積させることにより、露出された表面の選択領域が選択的にマスキングされる。このマスキングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。パターニングされた表面は、ドライ化学エッチング方法又はウェット化学エッチング方法により異方性エッチングされ、それにより、犠牲層により指示されるシリコンのレリーフ特徴形態、好ましくは滑らかな側壁を有するレリーフ特徴形態が形成される。犠牲層を等方性エッチングすることによりレリーフ特徴形態が解放され、それにより、印刷可能半導体素子が形成される。製造方法の利点は、支持基板を洗浄して再使用できるという点である。或いは、多結晶シリコンの薄層がＳｉＯ２基板上に直接に堆積されてもよい。図１８Ｇに示されるように、印刷可能半導体素子を形成するために、同様のアニーリングステップ、パターニングステップ、異方性エッチングステップ、リフトオフステップが使用されてもよい。場合によって、これらの方法のいずれかにおいては、ソース電極、ゲイン電極、ゲート電極、誘電体素子又はこれらの任意の組み合わせは、リフトオフ前に半導体素子中に組み込まれてもよい。
図１８Ｈ（１）及び図１８Ｈ（２）は、本発明の印刷可能半導体素子を使用して単結晶半導体膜を形成するための方法を示している。図１８Ｈ（１）に示されるように、アモルファス又は多結晶半導体薄膜は、ＳｉＯ２等の絶縁材料を備える基板の表面上に形成される。薄いアモルファス又は多結晶半導体薄膜は、気相堆積マタハスパッタリング堆積等の堆積技術を含むがこれらに限定されない当分野において既知である任意の手段により形成されてもよい。また、図１８Ｈ（１）を参照すると、単結晶半導体構造を備える印刷可能半導体素子は、薄いアモルファス又は多結晶半導体膜で覆われた基板の表面上に転写される。この方法の一部の用途においては、１つの長い横方向寸法を有する単結晶半導体構造を使用することが好ましい。また、本発明は、アモルファス又は多結晶半導体薄膜の堆積前に単結晶半導体構造を備える印刷可能半導体素子が基板表面上に転写される方法も含んでいる。
図１８Ｈ（２）に示されるように、薄いアモルファス又は多結晶半導体膜は、単結晶半導体構造と接触されつつ、高温、例えば１０００℃を超える温度のアニーリングによりアニール処理される。本発明のこの実施形態において、単結晶半導体構造は、アモルファス又は多結晶状態から十分に組織化された単結晶状態への相転移を薄膜の全体にわたって促進するシードとしての機能を果たす。図１８Ｈ（２）に示されるように、ウエハの全面にわたって動く高い温度勾配の前に続く。半導体薄膜の効率的な相変換を得るために必要な温度勾配を形成するために異なる高温加熱炉又は集束光学系が使用されてもよい。このプロセスの利点は、単結晶シリコン又はゲルマニウム膜等の単結晶半導体薄膜を形成するコストを大きく低減させることができるという点である。
図１８Ｉは、ＧａＡｓ基板からマイクロワイヤを備える印刷可能半導体素子を製造する典型的な方法を示している。この図に示されるように、ＧａＡｓ基板の露出面は、フォトレジスト等のマスク材料を用いてパターニングされる。パターニングは、ミクロコンタクト印刷又はナノコンタクト印刷により或いは図１８Ｅに示される従来のフォトリソグラフィにより達成されてもよい。パターニングされた表面は、ウェットエッチング方法を使用して異方性エッチングされる。図示の実施例の方法においては、Ｈ３ＰＯ４−Ｈ２Ｏ２−Ｈ２Ｏ溶液を使用して側壁の凹角形状が得られ、また、形成されたレリーフ特徴形態は、それらがＧａＡｓ基板から解放されるまでエッチングされ、それにより、ＧａＡｓマイクロワイヤが形成される。図示のように、フォトレジスト層は、アセトンを用いて洗浄し且つＯ２反応性イオンエッチングに晒すことにより除去されてもよい。この技術の利点は、平坦化（ＥＣＭＰ）後にＧａＡｓ基板を再使用できるという点である。また、この技術は、ＩｎＰ基板からマイクロワイヤを製造するために使用されてもよい。
図１８Ｊは、単結晶シリコンリボンを備える印刷可能半導体素子を製造するための代替の方法を示している。この方法における出発材料はＳｉ（１１０）ウエハである。図１８Ｊに示されるように、Ｓｉ（１１０）ウエハの外面は、処理中にマスクとしての機能を果たすＳｉＯ２の薄膜を用いて選択的にパターニングされる。このマスキングステップは、製造される印刷可能半導体素子の形状及び物理的寸法（例えば、リボンに関する長さ及び幅）の一部を定める。Ｓｉ（１１０）ウエハの露出された（すなわち、マスキングされていない）表面は、その後、ドライ又はウェット化学エッチング方法により等方性エッチングされる。この処理ステップは、好ましくは選択された深さを有する一連のトレンチにより分離された滑らかな側壁を有するシリコンのレリーフ特徴形態を形成する。シリコンレリーフ特徴形態は、その後、等方性エッチング及びリフトオフ処理によりＳｉ（１１０）ウエハから解放され、それにより、印刷可能半導体素子が形成される。場合によって、ソース電極、ゲイン電極、ゲート電極、誘電体素子又はこれらの任意の組み合わせは、リフトオフ前に半導体素子中に組み込まれてもよい。この製造方法の利点は、マザー基板を洗浄して再使用できるという点である。また、図１８Ｊは、処理方法における様々な点でのＳｉ（１１０）のＳＥＴ顕微鏡写真を示している。
図１８Ｋは、単結晶シリコンリボンを備える印刷可能半導体素子を製造するための他の方法を示している。この方法における出発材料はＳｉ（１１１）ウエハである。Ｓｉ（１１１）ウエハは、例えば従来のフォトリソグラフィマスキング方法とウェットエッチング方法との組み合わせを使用して選択等方性エッチングされる。この処理ステップはシリコンのレリーフ特徴形態を形成する。図１８Ｋに示されるように、シリコンレリーフ特徴形態の側壁、表面、又はこれらの両方は、不動態化プロセスを使用してコーティングされる。印刷可能な単結晶シリコンリボンは、等方性エッチング及びリフトオフ処理によりＳｉ（１１１）ウエハから解放される。また、図１８Ｊは、リフトオフの直前にこの方法により形成される単結晶シリコンリボンのＳＥＴ顕微鏡写真を示している。
半導体ナノワイヤ及びマイクロワイヤを形成する方法
本発明の目的は、多種多様なデバイス、デバイス部品、デバイスセットで使用できる良好な機械的特性及び電気的特性を有する半導体ナノワイヤ及びマイクロワイヤを形成する方法を提供することである。また、本発明の目的は、選択された単層構造、多層構造、これらの素子を備える機能デバイスを構成するためにナノワイヤ及びマイクロワイヤを組み立てる方法を提供することである。本発明の有用性を評価するため、ＧａＡｓ及びＩｎＰのナノワイヤ及びマイクロワイヤが製造され、それらの導電率及び一連のデバイス構造における機械的な柔軟性に関して評価された。また、大きな基板表面積に対応する明確な位置及び方向で多数のナノワイヤ及びマイクロワイヤを組み立てることができる本方法の能力は、単層構造及び多層構造を備える多数の複雑なナノ／マイクロワイヤアセンブリを製造することにより評価された。ＧａＡｓ及びＩｎＰのナノワイヤ及びマイクロワイヤを形成して組み立てる本方法は、ワイヤ幅、長さ、空間的方向にわたって優れた制御を行なうことが実証された。また、製造されるＧａＡｓ及びＩｎＰのナノワイヤ及びマイクロワイヤは、マイクロ電子デバイスに集積される際に良好な機械的特性及び電気的特性を示した。
図１９は、ＧａＡｓのナノワイヤ配列を形成するとともに、これを、硬化ポリウレタン（ＰＵ）の薄層でコーティングされたポリ（エチレンテレフタレート）（ＰＥＴ）シートを備えるプラスチック基板等の基板に対して転写する典型的な方法のステップを示す概略図を与えている。図１９に示されるように、プロセスは、その表面が（１００）方向に沿って向けられた一片のＧａＡｓウエハから始まる（Ａｍｅｒｉｃａｎ Ｘｔａｌ Ｔｅｃｈｎｏｌｏｇｙ，Ｆｒｅｍｏｎｔ，ＣＡ）。

方向に沿って向けられたラインの形態でＳｉＯ２のエッチマスクを規定することにより、体積比率がＨ３ＰＯ４（８５重量％）：Ｈ２Ｏ２（３０重量％）：Ｈ２Ｏ＝１：１３：１２のＨ３ＰＯ４及びＨ２Ｏ２の水溶液を使用する異方性エッチングのための構造が形成される（図１９のステップi）。このエッチング成分は、この形態で適用されると、高い異方性を示し、これにより、ＳｉＯ２マスクストライプ下で厳格に規定される逆メサ形状のＧａＡｓのプロファイルが形成される。十分なエッチング時間にわたって、各逆メサの２つの側壁が交差し、それにより、三角形の断面を有するワイヤが形成される。この三角形の断面は、図１９のパネルＡ（左側）の上側の挿入画において例示されている。
１つの実施形態においては、パターニングされたＳｉＯ２ラインがバルクＳｉＯ２膜によって取り囲まれ、それにより、各ＧａＡｓワイヤの両端がマザーウエハに対して接続される。この接続は、ワイヤを閉じ込めるとともに、ＳｉＯ２のパターンによって規定されるレイアウト及び空間的方向を保つ。図２０Ａは、孤立したＳｉＯ２ラインでパターニングされたＧａＡｓウエハから得られる自立構造のＧａＡｓワイヤの走査型電子顕微鏡写真を示している。ＧａＡｓの横方向のアンダーカットが垂直エッチングと共に生じ、それにより、ＳｉＯ２ラインがミクロン幅を有している場合であっても結果として得られるＧａＡｓワイヤの幅をナノメートルスケールまで減少させることができることは注目に値する。
本方法によって形成されるＧａＡｓワイヤ配列は、配列中の個々のワイヤの方向及び相対位置を保ったままプラスチックシートに対して転写印刷されてもよい。図１９に示される実施形態では、ワイヤを手に入れるために、コンフォーマブルなエラストマー転写素子、例えばポリ（ジメチルシロキサン）又はＰＤＭＳ、Ｓｙｌｇａｒｄ １８４，Ａ／Ｂ＝１：１０、（Ｄｏｗ Ｃｏｒｎｉｎｇ）の平坦な断片がＧａＡｓウエハ上に置かれる（図１９のステップiiに示されている）。この実施形態では、ワイヤの端部で下側の基板に対する結晶接続を破壊するために、ＰＤＭＳシートとＳｉＯ２マスク層との間に比較的強い結合が必要とされる。
弱い酸素プラズマを用いてＳｉＯ２マスクを有するＧａＡｓウエハ及びＰＤＭＳスタンプを洗浄することにより、縮合反応によるＰＤＭＳとＳｉＯ２との間の共有シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合の形成が促進される（図１９の中央の挿入画を参照）。したがって、本発明は、エラストマー転写素子に対するＳｉＯ２マスクを有する半導体ウエハの効果的で且つ機械的に強い転写を行なうためにエラストマー転写素子、ＳｉＯ２マスクを有する半導体ウエハ、或いは、これらの両方が弱い酸素プラズマに晒される方法を含んでいる。界面にわたる結合の密度は、酸素プラズマの強度及び処理時間に大きく依存するＰＤＭＳ表面上の−ＯｎＳｉ（ＯＨ）４−ｎの数に比例する。強いプラズマを用いて長時間処理すると、ＰＤＭＳから所望のプラスチック基板へワイヤを解放するにはあまりにも強すぎる結合が生じ得る。制御実験によれば、ＰＤＭＳ及びＳｉＯ２でコーティングされたＧａＡｓウエハが、１０ミリトールの圧力、１０ｓｃｃｍの流量、１０Ｗの電力強度において、Ｏ２から形成されるプラズマにより３秒間及び６０秒間それぞれ処理され（Ｕｎｉａｘｉｓ ７９０，Ｐｌａｓｍａ−Ｔｈｅｒｍ Ｒｅａｃｔivｅ Ｉｏｎ Ｅｔｃｈｉｎｇ Ｓｙｓｔｅｍ）、それにより最良の結果が得られた。これらの実施形態において、電子ビーム気相堆積されたＳｉＯ２マスク層とＧａＡｓとの間の相互作用は、転写プロセス中の層間剥離を防止するのに十分強い。ＰＤＭＳスタンプを〜２時間にわたってＳｉＯ２マスクを有するＧａＡｓウエハと接触させたままにした後にＧａＡｓ基板から剥離すると、全てのワイヤがリフトオフされる（図１９のステップiiiに示されている）。
本方法は、多数のナノワイヤ及び／又はマイクロワイヤの製造及び組み立てを実質的に可能にする。例えば、ワイヤ製造の他の実行（図１９のステップiv）のための平坦な表面を再び形成するべく、転写ステップ（図１９のステップiii）後のＧａＡｓウエハを研磨することができる。ウエハ研磨と前述したワイヤ製造とを組み合わせると、ウエハの１つの断片から莫大な数のＧａＡｓワイヤを形成することができる。例えば、直径が１０ｃｍで且つ厚さが４５０μｍの一片のＧａＡｓウエハ（Ａｍｅｒｉｃａｎ Ｘｔａｌ Ｔｅｃｈｎｏｌｏｇｙから市販されている）は、異方性エッチング及び研磨の１つのサイクルが２μｍの厚さのＧａＡｓを費やす場合に１．７６ｍ２の面積を有するプラスチック基板の全面を密に覆うため、十分なワイヤ（幅が〜４００ｎｍで且つ長さが１００μｍの〜２２億本のワイヤ）を形成することができる。これらの状況は、本実施例で説明した結果の典型的なものである。したがって、このようにワイヤ製造ステップ後にワイヤ研磨ステップを行なうことを繰り返し適用することにより、費用効率が高いバルクウエハの使用が可能になる。
図１９のステップv及びviに示されるように、ＳｉＯ２マスク要素を有するＧａＡｓワイヤは、基板、例えばその外面に接着層を有するプラスチック基板に対して効果的に転写させることができる。１つの実施形態において、ＧａＡｓが結合されたＰＤＭＳスタンプは、１日にわたって周囲環境に晒され、或いは、エタノールを用いて濯がれ、それによりＰＤＭＳ表面がその自然の疎水状態へ再構成される。ＰＤＭＳ表面のこの疎水特性は、ＰＤＭＳが通常は親水性である接着剤と強く相互作用することを実質的に防止する。再生されたＰＤＭＳスタンプがプラスチック基板（例えば、〜１７５μｍの厚さのＰＥＴ、マイラー膜、Ｓｏｕｔｈｗａｌｌ Ｔｅｃｈｎｏｌｏｇｉｅｓ，パロアルト、カリフォルニア州）上にスピンコーティングされたＰＵ層（ニュージャージー州のクランベリーにあるＮｏｌａｒｌａｎｄプロダクツから得られる）等の接着層に対して配置されると、ＳｉＯ２マスクストライプに付着されたＧａＡｓワイヤだけが接着剤に対して可溶性になる。ＰＵ層の厚さは、スピン速度（回転速度）を制御することにより１ミクロンから１０ミクロンまで変化することができる。紫外線ランプ（Ｍｏｄｅｌ Ｂ １００ ＡＰ，Ｂｌａｃｋ−Ｒａｙ，アップランド、カリフォルニア州）でサンプルを１時間にわたって照射すると、ＰＵ層が硬化し、硬化したＰＵとＧａＡｓワイヤとＳｉＯ２マスクストライプとの間及び硬化したＰＵと下側のＰＥＴシートとの間に強力な結合が形成される（図１９のステップv）。ＰＤＭＳスタンプの剥離は、リフトオフ前のワイヤの順序及び結晶方向と同様の順序及び結晶方向を維持しつつ、ＧａＡｓワイヤ及びＳｉＯ２ストライプを、硬化されたＰＵのマトリクス中に組み込んだままにする（図１９のステップvi）。ＰＤＭＳスタンプからのＳｉＯ２の分離は、２つの効果、すなわち、i）ＰＤＭＳ表面の再構成プロセス中に更に弱まるＳｉＯ２とＰＤＭＳとの間の界面の薄いシロキサンボンドに関連する適度な接着強さ、及び、ii）アモルファスで、緻密でなく、脆弱となり得る、ＳｉＯ２の凝集破壊後にＰＤＭＳ上に残るＳｉＯ２の超薄層（数ナノメートルの厚さを有する）、によって可能になる。プラスチックシートを緩衝酸化物エッチャントの溶液（ＢＯＥ、ＮＨ４Ｆ（４０重量％）：ＨＦ（４９重量％）＝１０：１）中に１５分間にわたって浸漬すると、ＳｉＯ２マスクストライプが除去され、それにより、ＧａＡｓナノワイヤの清浄な（１００）上面が現れて残る（図１９のステップvii）。
ＧａＡｓワイヤ配列を製造して乾式印刷するこのような簡単な「トップダウン」手法は多くの利点を与える。例えば、ワイヤの幾何学的性質（すなわち、長さ、幅、形状）及びそれらの空間的方向は、所望の電子分野又は光学分野の用途の設計を満たすために最初のリソグラフィステップによって規定することができる。転写印刷技術は、リソグラフィにより形成されたパターンを維持しつつ１００％という高い歩留りを形成することができる。プラスチック基板上の転写されたワイヤのうまく方向付けられた結晶面（すなわち、上端（１００）面）は、デバイス製造にとって非常に有用な極めて平坦な上端面（オリジナルウエハの平坦度と同様の平坦度を有する）を与える。また、ＳｉＯ２マスクストライプは、ＧａＡｓワイヤの上端面がＰＤＭＳ、ＰＵ、処理で使用される溶媒等の有機物により汚染されないようにする。ＧａＡｓワイヤを硬化したＰＵ中に組み込むと、ＧａＡｓワイヤが固定化され、それにより、特にプラスチック基板が曲げられ或いは捻られるときに、ＧａＡｓワイヤが横方向又は垂直方向に移動することが防止される。ＰＵ及びＰＥＴが本発明で使用できる材料の単なる一例であるということに留意することは重要である。したがって、当業者であれば分かるように、本発明の方法においては、他の接着剤、例えばＮＥＡ １５５（Ｎｏｒｌａｎｄ（登録商標））及び他のタイプのプラスチックシート、例えばＫａｐｔｏｎ（登録商標）又はポリイミド膜を使用することができる。
従来技術の「ボトムアップ」手法とは異なり、本発明の「トップダウン」プロセスは、数ミクロンから最大で数十センチメートル（すなわち、オリジナルウエハの直径）の均一の長さを有するＧａＡｓナノワイヤを形成することができる。図２０Ａは、マザーウエハ上に無作為に組み立てられた幅が〜４００ｎｍで且つ長さが２ｃｍの自立構造のＧａＡｓナノワイヤのＳＥＭ画像を示している。長いナノワイヤは、乾燥プロセス中に、それらの狭い幅によって与えられる高い自由度を示す湾曲構造を形成した。図２０Ａの下側の挿入画に示されるように、円形のナノワイヤは〜２０μｍほどの小さい曲げ半径を有しており、これは、幅が〜４００ｎｍのナノワイヤが〜１．３％の歪みに耐えることができることを示唆している。図２０Ａの上側の挿入画は、ナノワイヤのリフトオフ前の断面の走査型電子顕微鏡写真画像を与えており、ＧａＡｓの逆メサプロファイルの形成及び異方性エッチングからのアンダーカットを明確に示している。
本発明の１つの態様において、ＧａＡｓワイヤの幅は、ＳｉＯ２マスクラインの幅を選択的に調整することにより、エッチング時間を選択的に調整することにより、或いは、これらの両方を選択的に調整することにより、制御される。本方法を使用すると、数百ミクロン〜数十ナノメートルの幅が達成できる。エッチング時間を制御すると、ミクロン幅を有するＳｉＯ２パターンからナノワイヤを形成するための簡単な方法が得られる。図２０Ｂ〜Ｅは、２μｍ幅のＳｉＯ２ラインでパターニングされたＧａＡｓウエハをエッチングすることにより得られる個々のワイヤの走査型電子顕微鏡写真画像を示している。ワイヤは、それらの上端面の平均幅（

と称する）を正確に測定するために前述した手順を使用してＰＤＭＳ表面に対して転写された。図２０Ｆは、エッチング時に本方法により形成されたワイヤの上端面の平均幅

の依存性を示すプロットを与えている。このプロットは、本発明のこの実施形態を使用すると最小で５０ｎｍまでの幅を有するＧａＡｓワイヤを得ることができることを示している。幅とエッチング時間との間の線形な関係は、Ｈ３ＰＯ４−Ｈ２Ｏ２−Ｈ２Ｏ溶液中のＧａＡｓのエッチング動力学に関する先の研究と一致する。すなわち、エッチング速度は、Ｈ２Ｏ２とＨ３ＰＯ４との間のモル比（ｎＨ２Ｏ２／ｎＨ３ＰＯ４）が２．３よりも大きく且つＨ２Ｏのモル分率（ｒＨ２Ｏ）が０．９以下の時（本発明者らの実験で使用されたエッチャントのｎＨ２Ｏ２／ｎＨ３ＰＯ４及びｒＨ２Ｏがそれぞれ７．８及び０．９である時）にエッチング時間に比例した。統計的な結果によれば、ワイヤの幅の分布（ワイヤの長さに沿って平均することにより決定される）は、〜５０ｎｍの幅を有するワイヤに関しては＜９％であった。これは、〜１６．８ｎｍの平均幅を与えると報告された「ボトムアップ」ナノワイヤの１つのタイプにおける＞１４％変動よりも若干狭い。
また、図２０Ｂ〜Ｄに示される走査型電子顕微鏡写真画像は、薄層化プロセス中にワイヤの三角形断面が維持されることも示しており、これは、自立構造ＧａＡｓワイヤの場合であってもエッチングの異方性が高いことを示唆している。ワイヤを緻密に観察すると、ワイヤの側壁上には何らかの粗雑な部分が存在する。この粗雑な部分の殆どは、ＳｉＯ２マスクストライプを形成するために使用されるリソグラフィ処理により直接にもたらされるものであり、その一部は、マスクラインのずれ及びエッチングそれ自体によって引き起こされる。この粗さは、本発明のこの実施形態を使用して本発明者らが得ることができる最小の連続ワイヤの幅を決定する。図２０Ｆに示されるように、個々のワイヤに沿う幅変化と平均ワイヤ幅との間の比率

もエッチング時間に大きく依存した。比率が１００％を下回ったときに連続するＧａＡｓナノワイヤを形成することができる。図２０Ｆに示される曲線は、本発明のこの実施形態の適用から得られるナノワイヤの幅を〜４０ｎｍまで減らすことができることを示している。異なる平均幅を有するナノワイヤは、個々のワイヤに沿う同じ幅変化（すなわち、〜４０ｎｍ）を実質的に示し、これは、個々のＳｉＯ２マスクラインに沿う幅変化（すなわち、〜３６ｎｍ）に近かった。この比較により、ワイヤ側壁の粗さがエッチング時間に無関係に主にＳｉＯ２マスクストリップの粗いエッジによって生じることが確かめられる。したがって、マスクストライプの粗さを減少させるリソグラフィ処理を使用すると、ワイヤのエッジの粗さが減少する。この実施例で説明した転写印刷プロセスが、電気的な接続及び最終的な基板（すなわち、図１９のＰＥＴ）上にデバイスを製造するためにワイヤの本来の超平坦なエッチングされていない上端面を露出させることに留意することは重要である。
図２１Ａ〜Ｇは、ＰＤＭＳ基板及びＰＵ／ＰＥＴ基板上に印刷された様々なＧａＡｓワイヤ配列の画像を示している。この場合のワイヤは、〜４００ｎｍの幅及び〜１００μｍの長さを有している。対応するＳｉＯ２マスクラインは、（１００）ＧａＡｓウエハ上で

方向に沿って向けられた１００μｍの長さ及び２μｍの幅を有していた。図２１Ａは、ＳｉＯ２マスク層を介して平坦なＰＤＭＳスタンプに結合されたＧａＡｓワイヤ配列から得られる走査型電子顕微鏡写真画像であり、ワイヤの順序が維持されていることを示している。図２１Ａの挿入画は、３つのワイヤの端部を比較的高い倍率で示しており、ワイヤの端部における破損を明確に表わしている。図２１Ｂに示されるように、ＰＤＭＳスタンプを硬化したＰＵから剥離すると、ＳｉＯ２マスクストライプを有する滑らかな面（ＰＤＭＳと同じ程度に滑らか）が現れて残る。図２１Ｃに示されるように、ＢＯＥを用いてＳｉＯ２層をエッチング除去すると、ＧａＡｓワイヤの本来の上端面が露出される。図２１Ｄは、ＧａＡｓワイヤが組み込まれたＰＵ／ＰＥＴ基板から収集された光学画像であり、図１９に示される方法を使用してＰＵ／ＰＥＴ基板上に大面積のワイヤ配列を定期的に印刷できることを示している。他のパターン（例えば、長さが異なるワイヤから成るパッチ）を有するＧａＡｓワイヤ配列をＰＵ／ＰＥＴ基板に対して転写することもできる。
転写プロセスは、ＰＵの新たな層をスピンコーティングすることにより同じＰＥＴ基板上にＧａＡｓワイヤ配列の複数の層を印刷するために繰り返される。これらの方法は、ナノワイヤ及び／又はマイクロワイヤを備える多層構造を形成するための重要な経路を与える。図２１Ｅ及び図２１Ｆは、ＧａＡｓワイヤ配列の二重層を有する多層構造の一般的な画像を示している。１つの実施形態において、このような多層構造は、第１の層に対して異なる角度（Ｅ及びＦに関してそれぞれ〜９０°及び〜４５°）をもって第２の層を回転させることにより得られる。図２１Ｇは、図２１Ｅ及び図２１Ｆに示されるサンプルに対して印刷プロセスを繰り返すことにより得られるＧａＡｓワイヤ配列の３つの層を有するＰＵ／ＰＥＴ基板の画像を示している。スピン速度（回転速度）を調整することにより制御できるＰＵ層の厚さは、ワイヤ配列間の間隔を制御する。無論、この種の多層能力は任意の形態のエピタキシャル成長を必要とし、また、ＰＵは、異なるレベル（層）で配列を絶縁する。この製造能力は、多数のデバイス製造用途において有用である。
本発明のワイヤ製造技術及び印刷技術は、適当な異方性エッチャントを使用して他の半導体材料から成るワイヤ配列をプラスチック基板上に形成するために使用できる。例えば、Ｂｒ２の１％（ｖ／ｖ）メタノール溶液中で

方向に沿うＳｉＯ２マスクラインを有する（１００）ＩｎＰウエハをエッチングすることにより、断面が三角形のＩｎＰワイヤが製造される。図２２Ａ〜Ｃは、ＰＭＤＳ基板及びＰＵ／ＰＥＴ基板上のＩｎＰワイヤ配列の走査型電子顕微鏡写真画像を示している。これらのワイヤは、長さが５０μｍで且つ幅が２μｍのＳｉＯ２ラインでパターニングされたＩｎＰウエハから製造された。図示のワイヤは、〜３５μｍ及び〜１．７μｍの長さ及び幅をそれぞれ有している。Ｂｒ２のメタノール溶液中でのＩｎＰのエッチング作用は、ワイヤ端部の形状及び横方向アンダーカットに関して、Ｈ３ＰＯ４−Ｈ２Ｏ２の水溶液中でのＧａＡｓのそれとは大きく異なっている。例えば、エッチングプロセスは、ＧａＡｓワイヤの製造において使用されるエッチマスクと同様のエッチマスクを用いた場合であっても、ＩｎＰワイヤの全ての端部をマザーウエハから切り離した（図２１）。また、ＩｎＰにおけるアンダーカットの程度はＧａＡｓにおけるそれよりも小さく、これは、エッチング時間を制御することによってではなく狭いＳｉＯ２ストライプを使用することにより幅が小さい（５００ｎｍ未満）ＩｎＰワイヤを更に簡単に形成できることを示している。
ＰＵ／ＰＥＴ基板上にＧａＡｓワイヤ配列（１．１〜５．６×１０１７ｃｍ−３のキャリア密度を有するシリコンドープｎ型ＧａＡｓウエハから製造された図２１に示されるＧａＡｓワイヤ配列と同じもの）と共に形成された単純な２端子ダイオードデバイスの機械的な柔軟性は、曲げ半径に応じて電気的特性を測定することにより評価された。図１９の方法にしたがって形成されたＧａＡｓワイヤ配列を用いて構造体が製造された。フォトリソグラフィ及び金属堆積は、これらのワイヤ上に、Ｔｉ／Ａｕ（５ｎｍ／１５０ｎｍ）によって形成され且つ１０μｍだけ離間された２つのショットキー接点を形成した。図２３Ａは、ＧａＡｓワイヤ配列を備える典型的な２端子ダイオードデバイスの概略図及び画像を示している。基板を高濃度のＨＣＬ溶液中に１０分間にわたって浸漬すると、電極の堆積の直前にＧａＡｓワイヤの表面上の自然酸化物層が除去された。
図２３Ｂは、異なる曲げ半径で記録された電流−電圧（Ｉ−Ｖ）曲線を示している。これらの曲線は全て予期されたダイオード特性を示している。これらの曲線間の僅かな違いは、基板の曲げ半径（Ｒ）が０．９６ｃｍであった場合でもＧａＡｓナノワイヤが殆ど破壊されなかったことを示唆している。この場合のＰＥＴ表面上の歪みは〜０．９２％であった。これは、図２０Ａの挿入画に示される自立構造のＧａＡｓナノワイヤ中に存在すると推定される歪みよりも小さい。また、これらの結果から、この「トップダウン」製造方法により形成されるＧａＡｓナノワイヤがフレキシブルであり湾曲可能なプラスチックシートと一体化できることが確認される。本発明者らは、基板を最初に湾曲させた後に基板が弛緩状態となったときに電流が湾曲前に当初のデバイスから記録された電流よりも〜４０％小さかったことをデータが示していることに注目している。図２３Ｃは、異なる曲げ半径で曲げた後の弛緩状態後の２端子ダイオードデバイスに関して測定された電流−電圧（Ｉ−Ｖ）曲線を示している。比較のため、図２３Ｃの黒色の曲線は、湾曲前のデバイス構造に対応する電流−電圧曲線を示している。しかしながら、最初の湾曲／非湾曲サイクル後における曲げ半径及び複数の湾曲／非湾曲サイクルに伴うＩ−Ｖ特性の変化が無いことは、電流の１回限りの減少が電極とワイヤとの間の界面で特性の最初の変化によって引き起こされる場合があることを示唆している。
従来のフォトリソグラフィ及び異方性化学エッチングとこれらの材料のバルク高品質単結晶ウエハとを組み合わせて使用すると、断面が三角形のＩｎＰ及びＧａＡｓから成るマイクロワイヤ及びナノワイヤへの魅力的な「トップダウン」ルートが形成される。ワイヤの寸法及びワイヤの組織は、リソグラフィ条件及びエッチング条件の適切な選択、例えばエッチング時間の選択により、選択的に調整可能である。マザー基板上に得られたワイヤ配列は、ワイヤが埋め込まれる接着剤の薄層でコーティングされたプラスチック基板に対して高い忠実度で効果的に転写印刷することができる。マザーウエハは研磨後に再使用することができ、それにより、多数のワイヤを単一のウエハから形成することができる。「トップダウン」ナノワイヤ／ミクロンワイヤのこの「乾式」転写印刷は、ワイヤの順序及び結晶方向の維持並びにワイヤの活性表面の純度に関して「ボトムアップ」ナノワイヤの「湿式」組み立てを超える多くの利点を与える転写プロセスの新たなクラスを表わす。特に１００−２００ｎｍよりも幅広いワイヤが有用となるマクロエレクトロニクス用途においては、本発明の「トップダウン」製造方法が多くの魅力的な特徴を有している。本明細書で明らかにしたプラスチック基板上のワイヤのシステムは、優れた曲げ性及びこのクラスの用途における大きな使用可能性を示す。
印刷可能半導体素子のためのソリューション印刷方法
本発明は、大面積の多くの基板上にわたって印刷可能半導体素子を転写して組み立てることができるソリューション印刷方法を提供する。本発明のこの態様は、多種多様な半導体デバイス及びデバイス部品に適用できる連続的な高速製造方法を提供する。
本発明のこの態様の１つの方法では、ハンドル素子を有する印刷可能半導体素子が設けられる。この説明との関連で、用語「ハンドル素子」とは、基板表面への液相供給後に印刷可能半導体素子の位置及び／又は方向を制御操作できる構成要素のことである。１つの実施形態では、磁場、電場又はこれらの両方に応答する材料から成る層をそれぞれが備える１つ以上のハンドル素子を有する半導体素子が設けられる。本発明のこの態様は、静電気力及び／又は静磁気力を使用して基板表面上の印刷可能半導体素子をアライメントし、位置決めし及び／又は方向付ける方法を提供する場合に有益である。或いは、本発明は、レーザ誘起モーメンタム転写プロセスに応答する材料から成る層をそれぞれが備える１つ以上のハンドル素子を有する半導体素子が設けられる方法を提供する。本発明のこの態様は、１つ以上のハンドル素子を有する印刷可能半導体素子を一連のレーザパルスに晒すことにより基板表面上の印刷可能半導体素子をアライメントし、位置決めし及び／又は方向付ける方法（例えばレーザツイーザーズ方法）を提供するために有益である。或いは、本発明は、毛管現象により形成される力に応答する液滴をそれぞれが備える１つ以上のハンドル素子を有する半導体素子が設けられる方法を提供する。本発明は、１つ以上のハンドル素子又は１つ以上の異なるタイプのハンドル素子、例えば異なるタイプの場に応答するハンドル素子を有する印刷可能半導体素子を使用する方法及びデバイスを含んでいる。ハンドル素子は、マイクロ構造、ナノ構造、マイクロワイヤ、ナノワイヤ、マイクロリボン、ナノリボンを含むがこれらに限定されない本発明の多くのタイプの印刷可能半導体素子において設けられてもよい。
本発明のこの態様においては、それぞれが１つ以上のハンドル素子を有する１つ以上の印刷可能半導体素子が溶液中又はキャリア流体中に分散されて基板表面に供給される。印刷可能半導体素子と溶液／キャリア流体との混合物の供給は、基板表面の周囲に無作為に印刷可能半導体素子を分配する。次に、基板表面上に無作為に分配された半導体素子は、印刷可能半導体素子のハンドル素子の存在に起因する力の適用により、基板表面上で選択された位置及び方向へ協調して移動される。本発明のこの態様は、ハンドル素子を有する印刷可能半導体素子を、選択されたデバイス又はデバイス部品構造に対応する整然とした配列或いは位置及び方向へとアライメントするのに役立つ。例えば、磁性材料から成る層を備える１つ以上のハンドル素子を有する印刷可能半導体素子は、適切な強度分布及び方向を有する磁場の印加により基板表面上で選択された位置及び方向へと移動されてもよい。この実施形態において、選択された強度分布及び方向を有する磁場は、１つ以上の強磁性要素又は電磁要素を基板の近傍に位置決めし（例えば、基板表面の後方、基板表面の上側、及び／又は、基板と並んで位置決めする）、それにより、印刷可能半導体素子又は選択されたデバイス又はデバイス部品構造の所望のアセンブリ、パターン又は構造に対応する選択された強度分布及び方向を形成することにより加えられてもよい。本発明のこの態様において、溶媒、キャリア流体又はこれらの両方は、蒸発或いは脱離方法を含む当分野において既知である任意の手段により、ハンドル素子の操作を介した印刷可能半導体素子の選択的な位置決め及び方向付けの前、最中又は後において除去されてもよい。
図２４は、磁気タグを備えるハンドル素子を有する印刷可能半導体素子をソリューション印刷するための本発明の典型的な方法を示す概略図を与えている。図２４に示されるように、それぞれが薄いニッケル層を備える複数の磁気タグを有する印刷可能半導体素子が設けられる。１つの実施形態において、薄いニッケル層は、ミクロサイズ又はナノサイズの半導体構造の表面上に設けられる。この実施例におけるハンドル素子のためのニッケルの使用は単なる一例であり、これらの方法では、Ｃｏ，Ｆｅ，Ｇｄ，Ｄｙ，ＭｎＡｓ，ＭｎＢｉ，ＭｎＳｂ，ＣｒＯ２，ＭｎＯＦｅ２Ｏ３，ＮｉＯＦｅ２Ｏ３，ＣｕＯＦｅ２Ｏ３，ＭｇＯＦｅ２Ｏ３、遷移金属−准金属合金等のアモルファス強磁性合金を含むがこれらに限定されない任意の結晶又はアモルファス強磁性材料が使用されてもよい。
図２４の概略図のステップIに示されるように、それぞれがハンドル素子を有する複数の印刷可能半導体素子は、溶液中へ分散されるとともに、基板の表面上へ流し込まれる。このステップは、不規則な分布の位置及び方向で印刷可能半導体素子を基板表面に対して供給する。その後、図２４の概略図のステップIIに示されるように、印刷可能半導体素子に対して、磁場、好ましくは選択された強度分布及び方向を有する磁場が印加される。図２４に示される概略図では、印刷可能な半導体をその上に有する基板表面の反対側に１つ以上の磁石の磁極を位置決めすることにより、選択された強度分布及び方向を有する磁場が印加される。強磁性材料のように、磁場とハンドル素子を備えるニッケル層との相互作用は、基板表面上で印刷可能な半導体を所望の位置及び方向へ移動させる力を形成する。図２４に示される実施形態では、印刷可能半導体素子の長い側面の略平行なアライメントにより特徴付けられる整然とした配列へと印刷可能半導体素子を方向付ける磁場が印加される。図２４の概略図のステップIIIに示されるように、電気的接続を確立する態様で且つ磁場の印加により定められた方向を維持する態様で順序付けられた配列を備える印刷可能半導体素子の端部上に電気接続部を堆積させることができる。
図２５は、本発明のソリューション印刷方法を使用して、薄いニッケル層を備えるハンドル素子を有する印刷可能半導体素子を備えるマイクロ構造の整然とした配列を形成する状態を実際に示す幾つかの光学画像を与えている。図２５の左側のパネルに示される光学画像は、磁場の印加を伴うことなく基板表面上に印刷可能な半導体が分散された基板表面に対応している。これらの画像に示されるように、印刷可能半導体素子は基板表面上に無作為に分配される。図２５の右側のパネルに示される光学画像は、磁場の印加により基板表面上に印刷可能な半導体が分散された基板表面に対応している。左側のパネルに示される画像とは異なり、磁場が印加される状況に対応する光学画像は、整然とした配列に対応する選択された方向及び位置で印刷可能半導体素子が設けられることを示している。図２５の左側のパネル及び右側のパネルに示される画像を比較すれば分かるように、選択された強度分布及び方向を有する磁場を印加すると、個々の印刷可能半導体素子を選択された位置及び方向へ移動させる力を形成することができる。
デバイス製造の当業者であれば分かるように、図２５の右側のパネルにおける印刷可能半導体素子の位置及び方向は、本発明のソリューション印刷方法を使用して得られる方向及び位置の単なる一例である。印刷可能半導体素子上におけるハンドル素子の適切な位置の選択、及び、選択された強度分布及び方向を有する適切な磁場の選択は、半導体素子の位置及び方向のほぼ任意の分布を形成するために使用されてもよい。
フレキシブルプラスチック基板上における高性能単結晶シリコントランジスタの製造
本発明の目的は、フレキシブル基板上に組み立てられた印刷可能な高品質半導体素子を備える湾曲可能なマクロ電子デバイス、マイクロ電子デバイス及び／又はナノ電子デバイス及びデバイス部品を提供することである。また、本発明の目的は、湾曲可能な電子デバイス、例えば従来の高温処理方法により製造される薄膜トランジスタの電界効果移動度、ｏｎ−ｏｆｆ比、閾値電圧と同様又はそれらを超える電界効果移動度、ｏｎ−ｏｆｆ比、閾値電圧を示す湾曲可能な薄膜トランジスタを提供することである。最後に、本発明の目的は、低温での大面積のフレキシブル基板上における効率的な高スループット処理、例えばプラスチック基板上での室温処理に適合する湾曲可能な電子デバイスを提供することである。
湾曲構造及び平面構造を特徴とする高いデバイス性能を示す有用なマクロ電子デバイス及び／又はマイクロ電子デバイス及びデバイス部品を提供できる本方法、デバイス、構造の能力は、実験的研究によって検証された。これらの測定結果は、単結晶Ｓｉリボン、ＧａＡｓワイヤ、ＩｎＰワイヤ及び単一壁カーボンナノチューブを含む一連の高品質半導体をプラスチック基板上に堆積させることにより湾曲可能な薄膜トランジスタを組み立てることができる優れた位置合わせ精度能力を示す乾式転写コンタクト印刷技術を本発明が提供することを明らかにしている。例えば、これらの実験的研究の結果は、乾式転写された印刷可能な単結晶シリコン素子の空間的に明確な配列を備える湾曲可能な薄膜タイプのトランジスタが、例えば０Ｖに近い閾値電圧及び〜２４０ｃｍ２／Ｖｓの線形状態で評価される平均デバイス有効移動度等の高いデバイス性能特性を示すことを表わしている。また、これらの研究によれば、本発明の薄膜トランジスタは、前方曲げ及び後方曲げに晒される際に有機半導体、機械的なローバスト性及び柔軟性を伴って形成されるデバイスに相当する曲げ性（すなわち、故障が生じる際の歪み）を示す。
大面積のフレキシブル基板上における高性能プリント回路は、センサ、ディスプレイ、医療機器及び他の分野において広範囲の用途を有する新たな形態のエレクトロニクスに相当する。プラスチック基板上に必要なトランジスタを形成することは、これらのマクロ電子システムの達成への挑戦を表わしている。ここ数年にわたって探求されてきた幾つかの手法は、ガラス／石英基板上に従来のシリコン系の薄膜トランジスタ（ＴＦＴ）を製造するために使用されるタイプのプロセスステップの改良された低温バージョンに基づいている。単結晶シリコン膜を製造するために開発された方向性凝固プロセス（すなわち、ｃｗレーザ、集束ランプ、電子ビーム又はグラファイトストリップヒータを使用したＳｉＯ２上でのＳｉ膜のゾーンメルティング再結晶法）に関連する高い温度により、この手法がプラスチック基板を用いた使用に適さなくなる。レーザに基づく手法は、ある限られた成功度を達成したが、均一性、スループット、低コストプラスチックとの併用がかなりの連続する実験的難問を引き起こす。プラスチック基板上に対する予め形成された回路の直接的なウエハ全体の転写は、幾つかの有用なデバイスをもたらしたが、この手法は、大面積へとスケーリングすることが難しく、低コストで大面積のマクロエレクトロニクスにおいて重要となり得る印刷型製造シーケンスを維持しない。有機半導体材料は、フレキシブルエレクトロニクスへの他の経路を与える。この場合は、勿論、室温堆積により、有機系電子材料をプラスチック基板と一体化させることができる。しかしながら、現在知られている有機半導体材料は、僅かなデバイス移動度しか得られない。例えば、これらの材料の高品質な単結晶でさえ、ｎ型及びｐ型デバイスにおいてはそれぞれ、１−２ｃｍ２／Ｖｓ及び〜１０−２０ｃｍ２／Ｖｓの範囲の移動度を有している。
流体自己組織化等の他の製造技術は、移動度が高い材料を形成するための高温ステップを、プラスチック基板上にデバイスを形成するために必要な低温処理から分離する。しかしながら、これらの方法は、堆積された対象物の組織化又は配置の効果的な制御を可能にしない。
図２６Ａは、本発明の典型的な湾曲できる薄膜トランジスタデバイスを製造するために使用されるステップを示している。最初に、フォトリソグラフィは、シリコンオンインシュレータウエハ（１００ｎｍの上端Ｓｉ層及び１４５ｎｍの埋設酸化物を有するＳｏｉｔｅｃ ｕｎｉｂｏｎｄ ＳＯＩ）の表面上にフォトレジストのパターンを形成した。このレジストは、ＳＦ６プラズマ（Ｐｌａｓｍａｔｈｅｒｍ ＲＩＥ システム、４０ｓｃｃｍＳＦ６流量、５０ミリトールのチャンバベース圧力、２５ｓ間にわたる１００Ｗ ＲＦ電力）を用いてＳＯＩウエハの上端シリコン層をドライエッチングするためのマスクとしての機能を果たした。高濃度のＨＦ溶液は、埋設酸化物をエッチングするとともに、印刷可能な単結晶シリコン半導体素子をそれらの基板から遊離させた（しかし、完全に浮かして除去することができなかった）。ポリ（ジメチルシロキサン）（ＰＤＭＳ）の平坦な断片は、ウエハの上端面とコンフォーマル接触され、その後、リボンの相互に接続された配列を取り戻すために注意深く剥離された。フォトレジストとＰＤＭＳとの間の相互作用は、除去のために効率良く２つ一緒に結合するのに十分である。
ポリ（エチレンテレフタレート）（ＰＥＴ；厚さ〜１８０μｍ）プラスチックシートでコーティングされたインジウム−スズ−酸化物（ＩＴＯ；厚さ〜１００ｎｍ）はデバイス基板としての機能を果たした。ＩＴＯをアセトン＆イソプロパノールで洗浄して脱イオン水で濯いだ後、ＩＴＯを窒素蒸気で乾燥させて、ＩＴＯの表面を清浄した。短い酸素プラズマ（Ｐｌａｓｍａｔｈｅｒｍ ＲＩＥ システム、２０ｓｃｃｍＯ２流量、１００ミリトールのチャンバベース圧力、１０ｓ間にわたる５０Ｗ ＲＦ電力）を用いてＩＴＯを処理すると、ＩＴＯとスピンキャスティングされたエポキシの誘電体層との間の接着が促進される（６６％のＳＵ８−２０００シンナーで希釈されたＭｉｃｒｏｃｈｅｍ ＳＵ８−５の３０秒間にわたる３０００ＲＰＭ）。この感光エポキシは、〜１分間にわたりホットプレート上において５０℃で予め硬化された。その表面上に印刷可能な単結晶シリコン半導体素子を有するＰＤＭＳを温かいエポキシ層に接触させてＰＤＭＳを剥離すると、印刷可能な単結晶シリコン半導体素子がエポキシに対して転写された。この結果は、シリコンと柔らかいエポキシ層との間の結合力（その一部は、印刷可能な単結晶シリコン半導体素子のエッジの周囲の流れに起因して、機械的なものである）がフォトレジストとＰＤＭＳスタンプとの間の結合力よりも強いことを示唆している。エポキシ層は、１００℃で５分間にわたり完全に硬化され、１０秒間にわたって透明基板の背面からＵＶ光に晒された後、高分子を交差結合するために５分間にわたり１１５℃でポストベーク処理された。フォトレジストマスク（転写ステップ中に、印刷可能な単結晶シリコン半導体素子の上端面の汚染を都合良く防止する）がアセトンに溶解され、その後、脱イオン水を用いてサンプルが十分に濯がれた。
ソース電極及びドレイン電極は、印刷可能な単結晶シリコン半導体素子の上端面上に堆積されたＴｉ（〜７０ｎｍ；Ｔｅｍｅｓｃａｌ電子ビーム蒸発器）を用いて形成された。Ｔｉ上にパターニングされたフォトレジストマスク（Ｓｈｉｐｌｅｙ Ｓ１８１８）を介したエッチング（１：１：１０ ＨＦ：Ｈ２Ｏ２：Ｄｌ 〜２秒間）はこれらの電極の幾何学的形状を規定した。製造の最後のステップは、デバイスの位置にシリコンの島を形成するためのフォトレジストマスクを介したドライエッチング（前述したＲＩＥパラメータを使用するＳＦ６）に関するものであった。図２６Ｂは、薄膜トランジスタのボトムゲートデバイス構造の概略図を、デバイス配列の一部の高倍率光学画像及び低倍率光学画像と共に示している。
図２７Ａは、接点の影響を無視する標準的な電界効果トランジスタモデルの適用によって評価される、飽和状態で１４０ｃｍ２／Ｖｓ及び線形状態で２６０ｃｍ２／Ｖｓの有効デバイス移動度を示す本発明の湾曲可能な薄膜トランジスタの電流電圧特性を示している。しかしながら、これらのデバイスのショットキー接点の高い抵抗（〜９０Ωｃｍ）は、デバイス応答に著しい影響を及ぼす。図２７Ｂは、線形（左軸）スケール及び対数（右軸）スケール上にプロットされた幾つかのデバイスの転写特性を示している。挿入画中のプロットは、閾値電圧が０Ｖに近い狭い分布を有していることを示している。転写特性における小さい（±１０Ｖサイクルにわたって電流が＜４％）ヒステリシスは、シリコン（自然酸化物を有する）とエポキシ誘電体との間の界面における低密度の捕獲電荷を示している。正規化された閾値下の傾きの小さな値（≦１３Ｖ．ｎＦ／ｄｅｃ．ｃｍ２）はこの界面の良好な品質を裏付けており、この品質は、主に、シリコンとその自然酸化物との間の界面によって支配される。図２７Ｃは、本方法によって製造された幾つかの湾曲可能な薄膜トランジスタの線形有効移動度の分布を示している。ガウスフィットは、３０ｃｍ２／Ｖｓの標準偏差で２４０ｃｍ２／Ｖｓの中心値を示している。幾つかの低い値は、デバイスの電極又は他の構成要素における目に見える欠陥に関連している。エポキシ誘電体の均一性は、トランジスタゲート誘電体、２５６個の（２００×２００μｍ）正方形コンデンサを形成するために使用される方法及び同じ基板を形成して使用することにより調査された。図２７Ｃの挿入画は、測定されたキャパシタンス値を示している。ガウスフィットは、エポキシ層の優れた電気的及び物理的な均一特性を裏付ける２％未満の標準偏差を示している。様々な周波数（１ｋＨｚ〜１ＭＨｚ）で行なわれるキャパシタンス測定は、誘電率の僅かな（＜３％）周波数依存性を示している。
本発明の湾曲可能な薄膜トランジスタの機械的な柔軟性及びローバスト性は、前方曲げ試験及び後方曲げ試験を行なうことにより調査された。図２８Ａは、印刷可能な単結晶シリコン半導体素子の顕著な柔軟性を示すソリューションキャスティングされたリボンの高分解能走査型電子顕微鏡写真（左側の挿入画）を示している。図２８の右側の挿入画は、この研究で評価された湾曲可能な薄膜トランジスタを曲げるために使用される実験装置の画像を示している。プラスチックシートが曲げられるときに薄膜トランジスタで生じる歪みを最大にするため、これらの研究では比較的厚い（〜１８０μｍ）プラスチック基板が使用された。図２８Ｂは、引っ張り歪み及び圧縮歪みに晒されたときのエポキシ誘電体のキャパシタンスの僅かな（〜＜１％）線形変化を示している（上側の挿入画を参照）。ここでは、屈曲シートの有限要素モデルを使用して曲げ半径及び歪みの値が計算された。屈曲シートの曲げ形状（幾つかの曲げ半径に関して）と有限要素法を用いて得られる形状との比較は、シミュレーションの精度を裏付けた。図２８の下側の挿入画は、ゲートバイアス電圧及びドレインバイアス電圧の両方が４Ｖの場合において測定されたデバイスの飽和電流の変化を示している。湾曲可能な薄膜トランジスタが動作できる引っ張り歪みの最大値は、（〜０．９％の引っ張り歪み値を損なう）ＩＴＯゲート電極の故障によって制限されると思われる。湾曲可能な薄膜トランジスタは、１．４％の高さの圧縮歪みにおいても、良好に動作する。このレベルの曲げ性は、ペンタセンに基づく有機トランジスタに関して最近報告された曲げ性に相当する。この湾曲可能な薄膜トランジスタの故障は、ＳＯＩウエハの最上層からエッチングされたミクロンサイズの単結晶シリコン物が高い引っ張り歪み（＞６％）に対してかなり持ちこたえることができることをＴａｋａｈｉｒｏらが最近明らかにしたように［Ｔ．Ｎａｍａｚｕ，Ｙ．Ｉｓｏｎｏ，Ｔ．Ｔａｎａｋａ Ｊ．ＭＥＭＳ ９，４５０（２０００）］、非常に高い歪みにおいてのみ生じやすい。
本発明者らのデバイスの歪みに伴う出力電流の僅かな変化の原因は、歪みに伴う移動度の周知の変動が寄与しているものの完全には知られておらず、これらの変化を十分に明らかにしない。この実施例で本発明者らが説明するタイプのデバイスによれば、バルクＳｉウエハが曲げられるときに容易に達しない歪み値で機械的に歪められたシリコンの電荷輸送を調査する新たな機会を得ることができる。
要するに、この実施例は、本発明により提供されるシリコンのための簡単且つ効率的なパラレル印刷プロセスによりプラスチック基板上に形成される湾曲可能な単結晶シリコントランジスタの高いデバイス性能及び有益な機械的特性を明らかにしている。本発明者らの知る限りでは、これらのデバイスの性能は、同様の度合いの機械的曲げ性を示す最良のデバイス（シリコン系等）の性能を超える。印刷可能なシリコン半導体素子の形状、物理的寸法、組成（例えばドーピングされ或いはドーピングされない）にわたるトップダウン制御及び印刷技術は、他の手法と比べて大きな利点を与える。また、結果として得られるデバイスの機械的な柔軟性は優れている。更に、これらの同じ一般的な手法は、他の無機半導体（例えばＧａＡｓ、ＧａＮ等）に対して適用できるとともに、幅広いフレキシブルなマイクロ電子デバイス及びマクロ電子デバイス並びにデバイス部品、例えば太陽電池、ダイオード、発光ダイオード、相補型論理回路、情報記憶デバイス、バイポーラ接合トランジスタ、ＦＥＴトランジスタ等を製造するために使用できる。したがって、本発明の方法及びデバイスは、フレキシブルな電子製品を形成するための膨大な範囲の製造用途において有益である。
印刷可能ヘテロ半導体素子及び印刷可能ヘテロ半導体素子を備えるデバイス
本発明は、マルチ材料素子を備えるヘテロ印刷可能半導体素子、関連するデバイス、デバイス部品を提供する。この実施例の印刷可能ヘテロ半導体素子は、選択された空間的分布を成すドーパントを有する半導体層を備えるとともに、一連のマクロ電子デバイス、マイクロ電子デバイス及び／又はナノ電子デバイスにおける機能を強化する。
有用な電子的特性を示すヘテロ印刷可能半導体素子を製造できる本方法の能力は実験的研究により検証された。また、印刷可能な素子を機能デバイスへ組み立てるための本方法の適用可能性は、接点のための集積ドープ領域を有する印刷可能な単結晶シリコン半導体素子を備えるフレキシブルな薄膜トランジスタの製造により実証された。
マクロエレクトロニクスとして知られる大面積の機械的にフレキシブルな電子システムは、家庭用電化製品、センサ、医療機器、他の分野における一連の用途において魅力的である。これらのシステムのための半導体として、様々な有機材料、無機材料、有機／無機ハイブリッド材料が検討されてきた。単結晶シリコンマイクロ／ナノ素子（集合的に印刷可能シリコン半導体素子と称されるワイヤ、リボン、板状体等）を形成するためのこの「トップダウン」技術手法の使用は、フレキシブル基板上に高性能薄膜トランジスタを製造するのに役立つことが実証された代替の手法である。また、この製造手法は、ＧａＡｓ、ＩｎＰ、ＧａＮ、カーボンナノチューブ等の他の重要な半導体材料に適用できることも実証された。
本手法の重要な特徴は、その高品質使用、その後のデバイス組立ステップとは別個に成長されて処理される半導体材料のウエハベースソースである。別個の半導体処理ステップ及び組立ステップは、プラスチック基板等の最もフレキシブルな基板に適合する比較的低温（例えば、室温±３０℃）でのデバイス組み立てを可能にする。本発明は、高品質な半導体が成長されるだけでなく、フレキシブル基板上での印刷可能半導体素子の組み立てを含むその後の製造ステップから独立した製造ステップにおいて他の方法で高品質な半導体が処理される方法を含んでいる。１つの実施形態において、本発明は、高温処理の最中にドーパントが半導体中へ導入され、その後、結果として得られるドープ半導体材料が、様々な有用な電子デバイスへ組み立てることができる印刷可能ヘテロ半導体素子を形成するために使用される方法を含んでいる。半導体をドーピングする場合において役立つ処理ステップは、高温処理と、ドーパントがそれらの１次元、２次元又は３次元空間分布にわたって制御される（すなわち、注入領域及び注入深さにわたって制御される）方法で導入される処理とを含んでいる。１つの方法において、半導体は、低温基板とは独立に行なわれるステップにおいてウエハ製造レベルで行なわれるスピンオンドーピング処理により選択的にコンタクトドーピングされる。コンタクトドーピングは、半導体材料中におけるドーパントの空間的分布にわたって正確な制御を行ない、したがって、その後のパターニングステップ及びエッチングステップにより、集積ドープ領域を有する高品質な印刷可能ヘテロ半導体素子を製造することができる。ソリューション印刷方法及び乾式転写コンタクト印刷方法は、これらの印刷可能ヘテロ半導体素子を、達成できる優れたデバイス性能及び優れた曲げ性を示す薄膜トランジスタ等のデバイスへと組み立てるのに理想的に適している。
図２９Ａは、ＰＥＴ基板上に印刷可能ヘテロ半導体素子を備えるトランジスタを形成するための製造プロセスの概略図を示している。この実施形態において、印刷可能ヘテロ半導体素子は、ドープソース（Ｓ）接点及びドープトレイン（Ｄ）接点を有する結晶シリコンを備えている。図２９Ａに示される手法は、シリコンオンインシュレータウエハ（ＳＯＩ；１００ｎｍの上端Ｓｉ層及び２００ｎｍの埋設酸化物を伴うＳｏｉｔｅｃ ｕｎｉｂｏｎｄ ）の上端シリコン層の選択された領域をドーピングするためにソリューション処理可能なスピンオンドーパント（ＳＯＤ）を使用する。したがって、スピンオンドーパント（ＳＯＤ）がリンドーパントを与え、また、スピンオンガラス（ＳＯＧ）は、ドーパントがシリコン中へ拡散する場所を制御するためのマスクとしての機能を果たす。このドープＳＯＩは、印刷可能ヘテロ半導体素子のソースを与える。
印刷可能ヘテロ半導体素子を形成するため、本発明者らは、最初に、スピンオンガラス（ＳＯＧ）溶液（Ｆｉｌｍｔｒｏｎｉｃ）をＳＯＩウエハ上へスピンキャスティングするとともに、それを４分間にわたって７００℃の急速熱アニーリング（ＲＴＡ）に晒して、均一な膜（３００ｎｍ厚）を形成する。リソグラフィによりパターニングされたフォトレジスト層（Ｓｈｉｐｌｅｙ １８０５）を介したエッチング（５０秒間にわたって６：１の緩衝酸化物エッチャント（ＢＯＥ）を用いて行なう）は、ＳＯＧのソースウインドウ及びドレインウインドウを開放した。レジストを剥離した後、本発明者らは、ＳＯＤ（Ｆｉｌｍｔｒｏｎｉｃ）を含むリンをスピンキャスティングにより均一に堆積させた。５秒間にわたる９５０℃でのＲＴＡにより、ＳＯＤからのリンが、リソグラフィにより形成された開口を通じてＳＯＧ内及び下側のシリコン中へ拡散した。ＳＯＧは他の領域内での拡散を阻止した。ウエハは、室温まで急速に冷却されるとともに、ＳＯＧ及びＳＯＤの両方を除去するために９０秒間ＢＯＥ中に浸漬され、その後、ドーピングプロセスを完了するためにＤＩ水を用いて十分に洗浄された。
印刷可能ヘテロ半導体素子は、本方法を使用してエポキシ（ＳＵ８；６００ｎｍ、ゲート誘電体）及びインジウムスズ酸化物（ＩＴＯ；１００ｎｍ、ゲート電極）でコーティングされたＰＥＴのプラスチック基板上に組み立てられた。エポキシは、誘電体を形成するだけではなく、印刷可能ヘテロ半導体素子の転写印刷を容易にする。Ｔｉのソース電極及びドレイン電極（１００ｎｍ）は、アライメントされたフォトリソグラフィステップ及びその後のエッチバックによりドープ接点領域上に形成された。図２９Ｂは、本技術を使用して製造されたヘテロ印刷可能半導体素子を有する幾つかのデバイスの光学画像を示している。
本発明者らは、標準的な転写ラインモデル（ＴＬＭ）を使用してドーピングレベル及び接触抵抗を評価した。特に、本発明者らは、均一にドーピングされた結晶シリコンを備え且つプラスチック基板上に印刷された印刷可能へテロ半導体素子上にある距離間隔（Ｌ）が５〜１００ミクロンで且つ幅（Ｗ）が２００ミクロンのＴｉ接触パッド間の抵抗を測定した。図３０Ａの挿入画は、接触抵抗を特徴付けるために使用される接触パッド及び印刷可能ヘテロ半導体素子の配置の画像を示している。直線電流（ｌ）対電圧曲線（Ｖ）（図示せず）は、接触がオーム接触であり且つドーピングレベルが高いことを示している。抵抗のＬへの依存度は、Ｒｔｏｔａｌ＝２ＲＣ＋（ＲＳ／Ｗ）Ｌによって表わすことができる。ここで、Ｒｔｏｔａｌ（＝Ｖ／Ｉ）は２つの接触パッド間の抵抗であり、ＲＣは接触抵抗であり、ＲＳはシート抵抗である。図３０Ａは、Ｌに応じた正規化抵抗ＲｔｏｔａｌＷのプロットを示している。ＲｔｏｔａｌＷの線形適合は、ＲＳ＝２２８±５Ω／ｓｑ及びＲＣＷ〜１．７±０．０５Ω・ｃｍを与える。正規化接触抵抗ＲＣＷは、同様の方法で処理された無ドープ印刷可能単結晶シリコン半導体素子において観察されるものよりも低い程度の大きさよりも大きい。低効率は約２．３×１０−３Ω・ｃｍであり、これは、簡単のためドーピングが１００ｎｍのドープ印刷可能シリコン半導体素子にわたって均一であると仮定した場合には１０１９／ｃｍ３のドーピングレベルに対応する。図３０Ｂは、パターニングされたＳＯＧの拡散バリア（図２９Ａの概略図参照）としての使用がドーパンドをシリコン中の所望の領域に局部集中させたことを表わす飛行時間型二次イオン質量分析（ＴＯＦ−ＳＩＭＳ）測定を示している。図３０Ｂに示される画像において、明るい赤色は、高いリン濃度を示している。
図３１Ａ〜Ｄは、エポキシ／ＩＴＯ／ＰＥＴ基板上の印刷可能コンタクトドープシリコン半導体素子を備えるトランジスタに対応する測定を示している。図３１Ａは、本発明のデバイス（Ｌ＝７μｍ、Ｗ＝２００μｍ）の電流−電圧特性をプロットしている。有効デバイス移動度（μｅｆｆ）は、標準的な電界効果トランジスタモデルの適用によって決定されるように、線形状態において〜２４０ｃｍ２／Ｖｓ及び飽和状態において〜２３０ｃｍ２／Ｖｓである。図３１Ｂは、チャンネル長が２μｍ〜９７μｍで且つチャンネル幅が２００μｍの本発明のデバイスの転写特性を示している。全てのケースにおけるＯＮ／ＯＦＦ電流比は〜１０１４である。閾値電圧は、単調にＬ＝９７μｍから２μｍに向かって、〜２Ｖから〜０Ｖへと変化する。図３１Ｃは、異なるゲート電圧におけるＬに応じた、Ｗが乗じられた、小さなドレイン電圧でのＯＮ状態で測定されたデバイスの抵抗（ＲＯＮ）を示している。各ゲート電圧でのＲＯＮＷ対Ｌの線形適合は、固有のデバイス移動度及び接触抵抗の両方に関する情報を与える。この単純なモデルにおいて、ＲＯＮは、チャンネル抵抗（Ｌに比例する）と、ソース電極及びドレイン電極に関連する合算接触抵抗との連続加算から成る。図３１Ｃは、線形適合の切片から決定されるＲＣが、評価された全てのチャンネル長におけるチャンネル抵抗と比べて無視できるほど小さいことを示している。図３１Ｃにおける挿入画は、ゲート電圧に伴う、図３１Ｃの線形適合の傾きの逆数から決定されるシートコンダクタンスの変動を示している。これらのデータに対する線形適合は、図３１Ｃの挿入画に示されるように、〜２７０ｃｍ２／Ｖｓの固有のデバイス移動度及び〜２Ｖの固有の閾値電圧を与える。
図３１Ｄは、線形状態で測定された転写特性から直接に評価された（すなわち、接触効果が差し引かれない）無ドープ印刷可能単結晶シリコン半導体素子及びコンタクトドープ印刷可能単結晶シリコン半導体素子を有するトランジスタの有効移動度μｅｆｆを比較している。無ドープデバイスの場合、μｅｆｆは、１００ミクロンから５ミクロンへのチャンネル長Ｌの減少に伴って２００ｃｍ２／Ｖｓから５０ｃｍ２／Ｖｓへと急速に減少する。接触は、〜５０ミクロンを下回るチャンネル長においてデバイス動作を支配し始める。コンタクトドープの場合、移動度は、約２７０ｃｍ２／Ｖｓであり、この範囲にわたってチャンネル長と共に＜２０％変動する。これは、図３１Ｃの挿入画から決定される固有のデバイス移動度と一致する。これらのデータは、これらのデバイスが接触抵抗の無視できる影響を示す更なる証拠を与える。本発明者らは、異なる移動度に加えて、ドープ接点を有するデバイスが、それらの特性においてより安定し且つより均一であるとともに、無ドープ接点を有するデバイスよりも処理状態に対する感度が低いことに注目している。
機械的な柔軟性は、このタイプのデバイスの重要な特性である。本発明者らは、コンタクトドープμｓ−Ｓｉトランジスタに関して、デバイスを圧縮状態及び伸張状態に置く曲げ方向で、系統的な曲げ試験を行なった。また、本発明者らは幾つかの疲労試験も行なった。実験装置の詳細が実施例６に与えられている。図３２Ａは、曲げられていない状態の値（μ０ｅｆｆ）により正規化された有効デバイス移動度の変化を歪み（曲げ半径）の関数として示している。マイナス及びプラスの歪みはそれぞれ、伸張及び圧縮に対応している。この範囲の歪み（２００ミクロン厚の基板における〜１ｃｍまでの曲げ半径に対応している）において、本発明者らは、μｅｆｆ／μ０ｅｆｆ、閾値電圧、ｏｎ／ｏｆｆ比の僅かな変化（殆どの場合、＜２０％）のみを観察した。このレベルの機械的柔軟性は、プラスチック基板上の有機トランジスタ及びａ−Ｓｉトランジスタに関して報告された機械的柔軟性に匹敵する。図３２Ｂは、デバイスにおける圧縮歪みを０％と０．９８％との間で変化させる数百の曲げサイクル（９．２ｍｍの半径まで）後における正規化された有効移動度μｅｆｆ／μ０ｅｆｆを示している。デバイスの特性の僅かな変化が観察された。すなわち、３５０サイクル後に、μｅｆｆ／μ０ｅｆｆ、閾値電圧、ｏｎ／ｏｆｆ比が２０％未満だけ変化している。これらの結果は、印刷可能なヘテロ半導体素子を備えるこのトランジスタの良好な疲労安定性を示している。
この実施例は、プラスチック基板上のトランジスタにおけるコンタクトドープ印刷可能単結晶シリコン半導体素子のためのスピンオンドーパントプロセスの有用性を実証している。スケーリング解析は、このプロセスが接触制限されないデバイスをもたらし、それにより、プラスチック基板上に高周波シリコンデバイスを製造するための本方法の適用性が実証されることを示している。この特徴をデバイスの非常に良好な機械的柔軟性及び疲労安定性と組み合わせることにより、このコンタクトドープ印刷可能ヘテロ半導体手法は、様々なフレキシブルマクロ電子システム、マイクロ電子システム及び／又はナノ電子システムへの貴重なルートとなる。
また、本発明は、印刷可能半導体素子を一連のデバイス及びデバイス構造へと集積するためのヘテロ集積方法を提供する。本発明のこの態様は、異なるクラスの材料が同じプラットフォーム上に組み立てられて相互に接続される、幅広い範囲のデバイスを形成するための製造経路を提供する。本発明のヘテロ集積方法は、ソリューション印刷及び／又は乾式転写コンタクト印刷を使用して、２つ以上の異なる材料をそれらの電気的、光学的及び／又は機械的な相互接続性確立する態様で組み合わせる。本発明の印刷可能半導体素子は、異なる半導体材料又は誘電体、導体、セラミックス、ガラス、高分子材料を含む他の種類の材料と一体化されてもよい。
この概念の１つの実施形態において、ヘテロ集積は、例えばシステムをチップ型デバイスに対して組み立てるため、異なる組成を有する半導体チップに対して印刷可能半導体素子を転写して相互に接続することを含んでいる。他の実施形態においては、複数の自立構造のデバイス及び／又はデバイス部品が、異なる種類の半導体ウエハ（例えばシリコンウエハ及びＧａＮウエハ）上に製造され、その後、受けウエハ等の同じ受け基板上に一括して集積される。更なる他の実施形態において、ヘテロ集積は、印刷可能な素子を特定の方向で組み立て且つ印刷可能な素子を集積回路を構成する他の部品と効果的に相互接続することにより１つ以上の印刷可能半導体素子を予備成形された複合集積回路中へ導入することを含んでいる。本発明のヘテロ集積方法は、ウエハボンディング方法、接着剤及び中間接着層の使用、アニーリングステップ（高温アニール及び低温アニール）、酸化物外側コーティングを剥離する処理、半導体ドーピング技術、フォトリソグラフィ、連続的な薄膜層転写による付加的な多層処理を含むがこれらに限定されない、当分野において既知であるマクロスケール及び／又はナノスケールの印刷可能半導体素子を組み立てて相互に接続するための多くの他の技術を使用してもよい。
図３３は、本発明のヘテロ集積方法を使用して製造されたシリコンウエハ（１ ０ ０）上に直接に結合された窒化ガリウムマイクロ構造を備える複合半導体構造のＳＥＭ画像を示している。図３３に示される複合半導体構造を製造するため、ＧａＮを備える印刷可能半導体素子は、誘導結合プラズマエッチングを使用してＧａＮオンシリコン（１１１）ウエハからマイクロマシン加工されるとともに、熱い（１００℃）ＫＯＨ水溶液中での異方性ウェットエッチングによりシリコンから解放された。印刷可能なＧａＮ素子は、マザーチップから取り除かれるとともに、ＰＤＭＳスタンプを使用して乾式転写コンタクト印刷により受けシリコンチップ上に印刷された。印刷可能なＧａＮ素子とシリコンチップとの間の結合は、引き付けあう分子間力によって行なわれ、したがって接着層を必要としない。図３３に示されるＳＥＭ画像は、本発明の印刷可能半導体素子及び転写印刷組立方法が異なる半導体材料をヘテロ集積できることを示している。
印刷可能半導体素子を有する高性能太陽電池の製造
本発明の目的は、フレキシブルプラスチック基板を含む様々な組成を有する大面積の基板上に太陽電池、太陽電池配列、太陽電池を有する集積電子デバイスを形成するための方法を提供することである。また、本発明の目的は、従来の高温処理方法によって製造される太陽電池に匹敵するフォトダイオード応答を示す太陽電池のＰ−Ｎ接合を行なうことができるヘテロ印刷可能半導体素子を提供することである。
太陽電池における高品質のＰ−Ｎ層界面とのＰ−Ｎ接合部を備えるヘテロ印刷可能半導体素子を形成できる本発明の印刷可能半導体素子の能力は、実験的な研究によって検証された。太陽電池は、Ｐ−Ｎ接合を形成するための２つの異なる製造経路を使用して製造され、また、これらの経路によって形成されるデバイスのフォトダイオード応答が評価された。この実施例で与えられる実験結果は、本発明の印刷可能なヘテロ半導体素子及び関連する組立方法が太陽電池における高品質なＰ−Ｎ接合を与えるのに有益であることを実証している。
図３４Ａは、印刷可能なＰ−Ｎ接合を備える太陽電池を形成するための製造経路における処理ステップを概略的に示すプロセスフローチャートを示している。図３４Ａに示されるように、単結晶シリコンウエハ等の高品質な半導体材料は、Ｐドープ半導体領域に直接に隣接して位置されるＮドープ半導体領域を形成する態様で設けられて処理される。良好な効率を示す太陽電池を製造するためには、Ｐ領域及びＮ領域が物理的に接触され且それらの間に無ドープ半導体が存在しない急な界面を有していることが好ましい。処理された半導体材料は、その後、印刷可能なＰ−Ｎ接合の物理的寸法を規定するためにパターニングされてエッチングされる。リフトオフ技術によるその後の処理は、Ｎドープ半導体層に直接に隣接するＰドープ層を有する印刷可能なＰ−Ｎ接合を備えるモノリシック構造を形成する。印刷可能なＰ−Ｎ接合は、その後、本発明の乾式転写コンタクト印刷方法又はソリューション印刷方法を使用して基板上に組み立てられる。図３４Ａに示されるように、Ｐドープ半導体層及びＮドープ半導体層上の接点（すなわち電極）は、印刷可能なＰ−Ｎ接合のリフトオフ処理前におけるモノリシック構造上への堆積によって、或いは、基板上での組み立て後における印刷可能Ｐ−Ｎ接合上への堆積によって形成される。１つの実施形態において、接点は、１つ以上の金属の気相堆積を使用して形成される。
図３４Ｂは、図３４Ａに示される製造経路によって形成された太陽電池デバイス構造の概略図を示している。ボロンドーパントを有する５ミクロン厚のＰドープ半導体層が、リンドーパントを有する２つのＮドープ半導体層と直接に接触した状態で設けられる。接点は、Ｎドープ層上及びＰ−Ｎ接合を形成するＰドープ半導体層と接触する２つ高濃度Ｐドープ層上に直接に設けられる。リンドープ接点領域及びボロンドープ接点領域の導入はシステムの接触抵抗に打ち勝つ。図３４Ｃは、図３４Ｂに示される構造を有する太陽電池デバイスの照明時に観察されるフォトダイオード応答を示す電流−バイアスのプロットを示している。図３４Ｃに示されるように、電流は、太陽電池が照明されて太陽電池にプラスのバイアスが与えられるときに生成される。
図３５Ａは、独立に印刷可能なＰ及びＮドープ半導体層を備える太陽電池を形成するための代替の製造経路における処理ステップを概略的に示すプロセスフローチャートを与えている。図３５Ａに示されるように、単結晶シリコンウエハ等の高品質半導体材料は、別個のＮドープ及びＰドープ半導体領域を形成する態様で設けられて処理される。処理された半導体材料は、その後、別個のＰドープ及びＮドープ層の物理的寸法を規定するためにパターニングされてエッチングされる。リフトオフ技術によるその後の処理は、別個に印刷可能なＰドープ半導体層及び／又は別個に印刷可能なンドープ半導体層を形成する。その後、第１のドープ半導体素子（Ｐドープ又はＮドープ）を、第１のドープ素子と接触するように異なる組成を有する第２のドープ半導体素子上に印刷することにより、Ｐ−Ｎ接合が組み立てられる。１つの実施形態において、Ｐ−Ｎ接合は、両方のＰ及びＮドープ半導体層を印刷することにより、例えば第１のドープ半導体層を基板上に印刷した後に第２のドープ半導体層を第１のドープ半導体層上に印刷することにより組み立てられる。或いは、ＰＮ接合は、第２のドープ半導体層を備える基板上に第１のドープ半導体層を印刷することにより組み立てられてもよい。これらの素子間に良好な界面を与えるＰ及びＮドープ層の任意の方向は、本発明において使用でき、第１のドープ半導体素子が第２のドープ半導体素子の上端に接触される方向を含むがこれに限定されない。
Ｎドープ印刷可能半導体素子とＰドープ印刷可能半導体素子との接合は、当分野において周知であるウエハボンディング技術（“Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ
Ｅｎｇｉｎｅｅｒｉｎｇ Ｒ”（Ｊａｎ Ｈａｉｓｍａ ａｎｄ Ｇ．Ａ．Ｃ．Ｍ．Ｓｐｉｅｒｉｎｇｓ，３７ １〜６０頁（２００２））を参照）により達成されてもよい。場合によって、Ｐ−Ｎドープ層間に高品質な界面を有するＰ−Ｎ接合を形成することを妨げる可能性がある外側酸化物層等のＰ及びＮドープ半導体層上の任意の他の絶縁層を剥離するため、Ｐ及びＮドープ半導体層は、印刷前、印刷中、印刷後に処理される。場合によって、幾つかの実施形態では、接合されるドープ半導体表面上に存在する任意の水が除去される。第１及び第２のドープ半導体素子の組み立ては、本発明のソリューション印刷方法又は乾式転写コンタクト印刷方法を使用して行なわれてもよい。場合によって、本発明のこの態様の製造経路は、Ｐ−Ｎ接合をアニーリングしてＰドープ半導体層とＮドープ半導体層との間に良好な界面を形成するステップを更に備えていてもよい。アニーリングは、Ｐ−Ｎ接合部を支持する基板を著しく損傷させない十分低い温度、例えばプラスチック基板上に組み立てられるＰ−Ｎ接合のための約２００℃よりも低い温度で行なわれることが好ましい。或いは、Ｐ−Ｎ接合は、基板とは別個の処理ステップでアニールされてもよい。この実施形態において、アニールされたＰ−Ｎ接合は、冷却できるとともに、その後、ソリューション印刷方法又は乾式転写コンタクト印刷方法により基板上に組み立てることができる。図３５Ａに示されるように、Ｐ及びＮドープ半導体層上の接点（すなわち電極）は、リフトオフ処理前における個々のドープ半導体層上への堆積によって、或いは、基板上での組み立て後における印刷可能Ｐ−Ｎ接合上への堆積によって形成されてもよい。１つの実施形態において、接点は、１つ以上の金属の気相堆積を使用して形成される。
図３５Ｂは、シリコンウエハのＰドープ半導体層の上端にＮドープ半導体層を印刷することにより形成される太陽電池デバイスの概略図を示している。Ｎドープ半導体層とＰドープ半導体層との間に高品質の界面を有するＰ−Ｎ接合を形成するために、複合構造が約１０００℃の温度までアニールされた。電気接点は、アルミニウム層の気相堆積により各ドープ半導体層の上端に直接に設けられた。図３５Ｃは、図３５Ｂに概略的に示される太陽電池の平面図のＳＥＭ画像を示している。このＳＥＭ画像は、Ｐドープ半導体層の上端に位置決めされたＮドープ半導体層を示しているとともに、各ドープ半導体層の上端のアルミニウム接点も示している。図３５Ｄは、図３５Ｃに示される太陽電池のフォトダイオード応答を明らかにする電流−バイアスのプロットを示している。図３５Ｄに示されるように、電流は、太陽電池が照明され且つ太陽電池にプラスのバイアスが与えられるときに生成される。図３５Ｅは、異なる光強度に関して図３５Ｃに示される太陽電池の照明時に観察される時間に応じた光電流のプロットを示している。
本発明の太陽電池において有用な印刷可能ドープ半導体素子及び印刷可能Ｐ−Ｎ接合等の印刷可能なヘテロ半導体素子の物理的な寸法は、多くの変数によって決まる。第１に、厚さは、単位面積当たりに入射する光子のかなりの部分がＰ−Ｎ接合によって吸収されるように十分な大きさでなければならない。したがって、Ｐ及びＮドープ層の厚さは、少なくとも部分的には、下側の半導体材料の光学的特性、例えば当該半導体材料の光吸収係数によって決まる。幾つかの有用な用途において、印刷可能なシリコン素子の厚さは約２０ミクロン〜約１００ミクロンの範囲にあり、また、ガリウムヒ素素子の厚さは約１ミクロン〜約１００ミクロンの範囲にある。第２に、幾つかのデバイス用途において、印刷可能な素子の厚さは、特定のデバイス用途においてそれらが有用な度合いの柔軟性を示すように十分に小さくなければならない。薄い（＜１００ミクロン）素子を使用すると、単結晶半導体等の脆弱な材料においてさえも柔軟性が得られるとともに、少ない原料を使用することにより製造コストが下げられる。第３に、印刷可能な素子の表面積は、多大な数の入射光子を捕捉するために大きくなければならない。
ドーパントは、スピンオンドーパンド（実施例８参照）を使用する方法を含む、明確な空間的分布の高品質なドープ半導体材料を与えることができる任意のプロセスによって半導体材料中に導入することができる。ドーパントを半導体材料中に導入する典型的な方法は、１次元、２次元、３次元でのドーパンドの空間的配分（すなわち、ドーパントが注入される半導体層の注入深さ及び面積）の制御を行なう。図３４Ａ及び図３５Ａに示される製造経路の大きな利点は、クリーンな室内条件下で且つ高温でドーパントの注入及び活性化を個別に行なうことができるという点である。しかしながら、印刷可能なドープ半導体素子及び／又はＰ−Ｎ接合のその後の製造及び組み立ては、低温で且つクリーンではない室内条件で行なわれてもよく、それにより、高いスループットで様々な基板材料上に太陽電池を製造することができる。
伸縮可能な回路及び電子デバイスの製造
本発明は、伸縮時、屈曲時又は変形時に良子な性能を得ることができる伸縮可能な電気回路、デバイス、デバイス配列を提供する。実施例２で説明した伸縮可能な半導体素子と同様に、本発明は、湾曲した内面、例えば波構造を示す湾曲した内面等を持つデバイス、デバイス配列又は回路と接触する支持面を有するフレキシブル基板を備える伸縮可能な回路及び電子デバイスを提供する。この構造的な配置において、デバイス、デバイス配列又は回路構造の湾曲した内面の少なくとも一部は、フレキシブル基板の支持面に対して結合される。しかしながら、実施例２における伸縮可能な半導体とは異なり、本発明のこの態様のデバイス、デバイス配列又は回路は、半導体、誘電体、電極、ドープ半導体及び導体等の複数の集積デバイス部品を備える複合素子である。典型的な実施形態において、約１０ミクロン未満の正味の厚さを有するフレキシブルな回路、デバイス、デバイス配列は、その少なくとも一部が周期波湾曲構造を成す複数の集積デバイス部品を備えている。
本発明の有用な実施形態では、複数の相互に接続された部品を備える自立構造の電気回路又はデバイスが提供される。電気回路又はデバイスの内面は、予め歪みが加えられた拡張状態の弾性基板と接触され且つ少なくとも部分的に結合される。歪みの事前印加は、弾性基板のロールプレス及び／又は事前湾曲を含むがこれらに限定されない当分野において既知である任意の手段によって達成され、また、弾性基板は、単一の軸に沿って拡張することにより或いは複数の軸に沿って拡張することにより予め歪みが加えられてもよい。結合は、電気回路又はデバイスの内面の少なくとも一部と予め歪みが加えられた弾性基板との間の共有結合又はファンデルワールス力により、或いは、接着剤又は中間接着層を使用することにより直接的に達成されてもよい。予め歪みが加えられた弾性基板及び電気回路又はデバイスを結合した後、弾性基板を少なくとも部分的に緩和状態へと弛緩することができ、それにより、印刷可能な半導体構造の内面が曲げられる。電気回路又はデバイスの内面の湾曲により、幾つかの有用な実施形態では周期的な或いは非周期的な波形状を成す湾曲した内面が形成される。本発明は、電気デバイス又は回路を備える全ての構成要素が周期的な或いは非周期的な波形状で存在する実施形態を含んでいる。
伸縮可能な電気回路、デバイス、デバイス配列は、その周期的な或いは非周期的な波形状により、回路又はデバイスの個々の部品に大きな歪みを生じさせることなく伸張形状又は湾曲形状に追従することができる、本発明のこの態様は、湾曲状態、伸張状態又は変形状態にあるときに、伸縮可能な電気回路、デバイス、デバイス配列の有益な電気的作用を与える。本方法によって形成される周期的な或いは非周期的な波形状は、（i）回路又はデバイスを備える集積部品の集合体の正味の厚さ、及び、（ii）集積デバイス部品を構成する材料のヤング率及び曲げ剛性等の機械的な特性に伴って変化してもよい。
図３６Ａは、伸縮可能な薄膜トランジスタの配列を形成する典型的な方法を示すプロセスフローチャートを示している。図３６Ａに示されるように、自立構造の印刷可能な薄膜トランジスタの配列は、本発明の技術を使用して設けられる。薄膜トランジスタの配列は、トランジスタの内面を露出させる態様で乾式転写コンタクト印刷方法によりＰＤＭＳ基板に対して転写される。露出された内面は、次に、拡張状態で存在する室温硬化された予め歪みが加えられたＰＤＭＳ層と接触される。予め歪みが加えられたＰＤＭＳ層のその後の完全硬化により、予め歪みが加えられたＰＤＭＳ層に対してトランジスタの内面が結合される。予め歪みが加えられたＰＤＭＳ層は、冷却することができ、また、少なくとも一部が弛緩状態をとることができる。ＰＤＭＳ層の弛緩は、配列中のトランジスタに対して周期波構造をもたらし、それにより、トランジスタを伸縮させることができるようになる。図３６Ａの挿入画は、本方法によって形成される伸縮可能な薄膜トランジスタの配列の原子間力の顕微鏡写真を示している。原子間力顕微鏡写真は、伸張状態又は変形状態で良好な電気的性能を与える周期波構造を示している。
図３６Ｂは、弛緩形態及び伸張形態における伸縮可能な薄膜トランジスタの配列の光学顕微鏡写真を示している。約２０％の正味の歪みを形成する態様で配列を伸張させても、薄膜トランジスタが破壊され或いは損傷されることはなかった。弛緩形態から歪み形態への移行は、可逆的プロセスとなるように観察された。また、図３６Ｂは、弛緩形態及び伸張形態の両方において伸縮可能な薄膜トランジスタが良好な性能を呈することを示している、ゲート電極に印加された幾つかの電位におけるドレイン電流−ドレイン電圧のプロットを示している。
印刷可能なマイクロ構造シリコン（μｓ−Ｓｉ）の大面積選択転写：フレキシブル基板上に支持された高性能薄膜トランジスタへの印刷に基づくアプローチ
本発明の方法、デバイス及びデバイス部品は、高性能集積マイクロ電子デバイス及びデバイス配列を形成するための印刷に基づく新たな製造プラットフォームを提供する。従来の処理方法を上回るマクロ電子技術及びマイクロ電子技術へのこのアプローチの利点は、様々な基板材料、物理的寸法、表面形態との適合性である。また、この印刷に基づくアプローチは、既存の高スループットの印刷機器及び技術と適合する、大面積の基板上に集積マイクロ電子デバイス及びデバイス配列を形成するための低コストな効率の高い製造経路を可能にする。
現代社会の構造を形作る高度な情報テクノロジーは、マクロ電子デバイス、すなわち、増大し続ける高い集積密度を伴うマクロ電子デバイスの使用に大きく依存している。１９５０年代後半の初期の回路（ＩＣ）、すなわち、４個未満のトランジスタを組み込む回路から、現在の最新技術のＩＣは、基本的に等しいサイズのパッケージ内に何百万個ものトランジスタを集積している。しかしながら、新たなデバイスフォームファクタ、すなわち、高いデバイス性能レベル維持しつつコストを低減しようとする試みにおいて役立つ製造方法を使用して半導体デバイスの能力が大面積の及び／又はフレキシブルな材料サポートを含む構造中に組み込まれるデバイスフォームファクタの開発に関心が高まってきている。このようなデバイス技術は、アクティブマトリクスピクセルディスプレイドライバ及びＲＦ識別タグの部品としての幅広い用途を見出すことができる。最近の報告は、このような回路、特に半導体ナノワイヤ（ＮＷ）又はネットワーク化されたナノチューブに基づく回路のモデルを構成するためのソリューション処理方法の使用について述べている。このようにして形成された機能デバイスは将来有望であるが、これらの機能デバイスは、一般に、従来の高温半導体処理手法と比べてかなり低いレベルのデバイス性能によって特徴付けられる。例えば、〜２ｃｍ２／Ｖｓから〜４０ｃｍ２／Ｖｓまでの範囲の電界効果移動度が、ソリューション処理方法を使用して形成される薄膜トランジスタ（ＴＦＴ）に関して報告されている。
１つの態様において、本発明は、超高性能ＴＦＴにおいて使用するためのシリコンオンインシュレータウエハから得られるマイクロ構造単結晶シリコン（μｓ−Ｓｉ）リボンを使用する「トップダウン」製造方法を提供する。この製造技術は、様々な有用な半導体材料に関して適合するとともに、ＧａＮ、ＩｎＰ，ＧａＡｓを含む他の工業的に有用な半導体材料にうまく適合された。
この実施例において、本発明者らは、大きな基板面積にわたるシリコンリボンの選択的な転写及び正確な位置合わせ精度を可能にする製造方法、及び、硬質な（すなわちガラス）基板及びフレキシブルなプラスチック基板の両方に対して適用可能な多目的な印刷手順を含む、この技術の実施において有用な多くの重要な処理ステップを明らかにする。本発明者らは、具体的にここでは、ＳＯＩウエハからμｓ−Ｓｉを選択的に除去した後、これらをパターニング形態でプラスチック基板上に転写するために使用できる２つの方法を報告する。便宜上、方法I（図３７Ａ）及び方法II（図３７Ｂ）と称されるプロセスは、μｓ−Ｓｉの印刷に基づくパターン転写に影響を及ぼすために異なるメカニズムの接着結合を使用する。方法Iは、成形されたＳｙｌｇａｒｄ ３６００ポリ（ジメチルシロキサン）（ＰＤＭＳ）スタンプ（Ｄｏｗ Ｃｏｒｎｉｎｇ Ｃｏｒｐ．によって提供される新しい実験的な高弾性率ＰＤＭＳ製品）とμｓ−Ｓｉ対象物との間で物理的結合を利用する。方法IIは、最近開発されたマスターレスソフトリソグラフィ技術を使用してμｓ−ＳｉをＰＤＭＳコーティングされた基板に対して化学的に結合する。
図３７Ａは、プラスチック基板上へμｓ−Ｓｉ素子をパターニングするための本発明の処理方法（方法I）を示す概略図を与えている。この実施例において、プラスチック基板は、ポリ（エチレンテレフタレート）（ＰＥＴ）シートを構成していた。ピーナッツ形状のフォトレジストパターンは、標準的なフォトリソグラフィ技術を使用してＳＯＩ基板の上端で現像される。レジストの剥離をその後に伴うプラズマエッチングは、埋設酸化物層の上端に支持されるμｓ−Ｓｉ「ピーナッツ」をもたらす。その後、μｓ−Ｓｉのダンベル端部に存在する残留酸化物層によってのみ保持されるアンダーカットされたピーナッツを与えるために、サンプルがＨＦを使用して不完全にエッチングされる。その後、ＳＯＩウエハは、所望のパターン転写の潜像に対応する特徴をもって成形される硬質な３６００ＰＤＭＳスタンプで積層される。スタンプの立ち上がった特徴形態は、ＰＤＭＳに対する強い自動接着に起因してμｓ−ＳｉがＳＯＩ表面から選択的に除去される領域に対応している。ＳＯＩウエハから剥離された後におけるスタンプは、その後、ＵＶランプを使用して部分的に硬化されたポリウレタン（ＰＵ）でコーティングされたポリ（エチレンテレフタレート）（ＰＥＴ）と接触された状態で配置される。ＰＵ接着レベル堆積させて大面積の（６００ｃｍ２）プラスチック基板にわたって均一なコーティング厚さを確保するために、バーコーティング技術が使用される。スタンプ上のμｓ−Ｓｉは、その後、プラスチックシートのＰＵコーティングされた側と接触され、その後、サンドイッチのＰＥＴ側から第２のＵＶ／オゾン露光が行なわれ、それにより、ＰＵを十分硬化させて、μｓ−Ｓｉに対するその結合を高める。プラスチック基板からスタンプを剥離することにより、マイクロ構造シリコンがＰＤＭＳから切り離され、したがって、ＰＵコーティングされた基板に対する転写が完了する。
図３７Ｂは、プラスチック基板上へμｓ−Ｓｉ素子をパターニングするための本発明の代替の処理方法（方法II）を示す概略図を与えている。この実施例において、プラスチック基板はポリ（エチレンテレフタレート）（ＰＥＴ）シートから成る。この最近報告されたデカルトランスファリソグラフィ（ＤＴＬ）技術は、空間的に変化された接着強度を与えるために光化学的に処理される平坦な変形されたＰＤＭＳスラブを使用してパターン転写を行なう。ＵＶ／オゾン（ＵＶＯ）処理は、マイクロリアクターフォトマスクを使用する従来のＳｙｌｇａｒｄ １８４ ＰＤＭＳのスラブの表面にわたってパターン化され、それにより、高い空間分解能をもってＵＶＯ変化がパターン化される。露光後、光化学的に改質されたＰＤＭＳコーティングされたＰＥＴは、ＳＯＩウエハに存在するピーナッツと接触されるとともに、７０℃まで３０分間にわたって加熱される。ＳＯＩウエハ上のピーナッツ形状の形成は、方法Ｉ（図３７参照）の同じ手順に従った。この場合、ＨＦエッチングステップ後、表面上に対するＳｉＯ２（５ｎｍ）の薄膜の気相堆積を伴った。この層は、ＰＤＭＳに対する強力な化学結合を容易にする。加熱後、ＰＤＭＳがＳＯＩから剥離され、それにより、ＰＤＭＳのＵＶＯ改質された領域に対するμｓ−Ｓｉのパターン転写が得られる。
図３８Ａは、本発明の方法において使用される所謂ピーナッツ形状のμｓ−Ｓｉ対象物の構成を示している。図３８Ａの挿入された光学画像は、犠牲ＳｉＯ２部分を残したままチャンネルの下側の埋設酸化物が除去される最適化されたＨＦエッチング状態を示している。ピーナッツ形状は、その端部が構造の本体よりも僅かに幅広いため、特に有益である。ＨＦ溶液において下側の酸化物層をエッチングする際、タイミングは、ＳｉＯ２の犠牲部分が一方の端部に残存している（図３８Ａの挿入画に見られるダンベル領域）間に中心の下側の酸化物層が完全に除去されるように最適化することができる。この残存するＳｉＯ２層は、μｓ−Ｓｉをその当初の位置に保持する。この酸化物ブリッジ層が無いと、フォトリソグラフィによりＳＯＩウエハ上に形成されるμｓ−Ｓｉの順位が損なわれ易い。図３８Ｂは、Ｓｉ対象物がＨＦ溶液内でオーバーエッチングされるときのこの順位の損失の一例を示している。図３８Ｂに示されるように、Ｓｉ対象物は、サンプルがＨＦ溶液中でオーバーエッチングされたときにＨＦ溶液中で浮き始める。方法Ｉ又は方法IIによりμｓ−ＳｉがＳＯＩウエハから除去されると、犠牲領域のエッジで破壊（割れ）が生じる。
図３８Ｃ、３８Ｄ、３８Ｅ、３８Ｆは、方法Ｉを使用して行なわれるμｓ−Ｓｉ転写の各ステップの進行を示す一連の顕微鏡写真を示している。図３８Ｃは、最適化されたアンダーカットＨＦエッチング後におけるＳＯＩウエハ上のμｓ−Ｓｉを示している。図３８Ｄは、ＰＤＭＳスタンプがμｓ−Ｓｉの一部を除去した後におけるＳＯＩウエハを示している。図３８Ｄに示されるように、ＰＤＭＳスタンプはμｓ−Ｓｉの一部を除去し、それにより、隣接領域をＳＯＩ上で無傷のままにする。ＳＯＩウエハ上の使用されていないマイクロ構造シリコン対象物は、それらの当初の位置に保持されるため、スタンプによって拾い上げることができるとともに、その後の印刷ステップ（後述する）において転写することができる。図３８Ｅは、ＰＤＭＳスタンプ上に転写されたμｓ−Ｓｉ構造を示している。μｓ−Ｓｉリボンの各端部の中心の不存在は、ＳＯＩからＰＤＭＳスタンプへのマイクロ構造シリコンの転写中に生じる破壊のパターンを浮き彫りにする。図３８Ｆは、μｓ−Ｓｉの第２の転写（この場合は、ＰＤＭＳスタンプからＰＵコーティングされたプラスチック基板への転写）における代表的な結果を示している。この場合、μｓ−Ｓｉはプラスチック上のＰＵ支持体に対して接着する。
小さなＰＤＭＳスタンプから大きなプラスチック表面に対して複数の転写が可能である。図３９Ａ及び図３９Ｂは、３６００ＰＤＭＳスタンプによるＰＵ／ＰＥＴシート上へのμｓ−Ｓｉの選択的な転写の光学画像を示している。図３９Ａに示されるように、大面積（１５×１５ｃｍ）が転写する。この場合、μｓ−Ｓｉは、８×８ｃｍスタンプを使用して複数の転写によりプラスチック基板上にまばらに転写された。画像中の各ピクセルは、図３８Ｆに示されるものと同じ形態を成しており、図３８Ｃ〜３８Ｅに関して説明した同じプロトコルに従う。図３９Ｂの挿入画は更に複雑な成形形態を示している。この場合、ピーナッツμｓ−Ｓｉ対象物から成る「ＤＡＲＰＡｍａｃｒｏＥ」文字は、図３８Ｃ〜３８Ｅに強調表示された文字よりもサイズが小さい。転写の高いパターン忠実度は、図３９Ｂに示される文字「Ａ」（挿入画像の円）を規定する対象物の品質によって示される。これらのデータは、スタンプによって直接に接触された領域だけが最終的にプラスチック基板に転写することを明らかにしている。本発明者らは、２つの理由によりこの転写が従来のＳｙｌｇａｒｄ １８４ ＰＤＭＳを使用すると難しいことに注目している。第１に、Ｓｙｌｇａｒｄ １８４は、特徴形態間の離間距離が特徴形態の高さの２０倍を越える時にたるむ。本明細書に示される実施例は、このようなデザインルールを取り入れており、したがって、低弾性率高分子を使用する高い忠実度の転写を排除する。第２に、本発明者らは、Ｓｙｌｇａｒｄ １８４が時として全てのμｓ−ＳｉピーナッツをＳＯＩウエハから拾い上げることができる十分な接着力を有しておらず、この高分子から形成されるスタンプを使用する幾つかの用途においては欠陥が観察されることも見出した。Ｄｏｗ Ｃｏｒｎｉｎｇからの３６００ＰＤＭＳは、１：２００のアスペクト比においても目立つほどたるまず、また、恐らく、より重要なことには、μｓ−Ｓｉ対象物に対するその接着力は、１８４ＰＤＭＳのそれよりも強い。
方法IIを使用して行なわれるμｓ−Ｓｉ転写の一例が図３９Ｃ及び図２９Ｄに示されている。図３９Ｃは、μｓ−Ｓｉが化学的に結合された後に転写されたＳｙｌｇａｒｄ １８４コーティングされたＰＥＴ基板の領域の光学顕微鏡写真である。この方法で転写されたμｓ−Ｓｉの高倍率画像が図３９Ｄに示されている。なお、このデモンストレーションで使用されるピーナッツの寸法は比較的小さく、リボン幅は２５μｍである。本発明者らは、興味深いことに、これらの更に小さな特徴形態がＳＯＩウエハから除去されるときに異なる破壊点を有していることを見出した。また、図３９Ｄの引き伸ばし写真においては、ＰＤＭＳ表面ももはや平坦ではないことに注目する。この理由は、ＰＤＭＳの領域が実際にＳＯＩに対して相互に転写され、それにより、パターン化されたＵＶＯ処理により活性化された接触領域中のバルク、すなわち、ＰＤＭＳがたるんでピーナッツ間のウエハ表面と接触した領域中のバルクから剥ぎ取られるという事実によるものである。
図４０Ａは、方法Ｉを使用する転写に基づいてピーナッツ形状のμｓ−Ｓｉを使用して製造されたデバイスの典型的なデバイス形状を示している。これらのデバイスを構成するため、インジウム−スズ−酸化物（ＩＴＯ）コーティングされたＰＥＴシートが基板として使用される。ＩＴＯはゲート電極としての機能を果たした。また、希釈ＳＵ−８ ５（測定されたキャパシタンス＝５．７７ｎＦ／ｃｍ２）がゲート誘電体として使用される。図４０Ｂは、様々なゲート電圧（Ｖｇ＝−２．５Ｖ〜２０Ｖ）におけるμｓ−Ｓｉ ＴＦＴのＩ−Ｖ曲線を示している。図４０Ｂに示されるように、これらのプラスチック支持されたピーナッツ状のμｓ−Ｓｉは、蓄積モードｎチャンネルトランジスタ動作を示している。図４０Ｃの挿入画に示されるように、デバイスのチャンネル長は１００μｍであり、デバイスの幅は４００μｍである。図４０Ｃは、一定のソース−ドレイン電圧（Ｖｓｄ＝１Ｖ）で測定された転写特性を示しており、有効移動度が１７３ｃｍ２／Ｖｓであったことを示している。図４０Ｃの挿入画は、本発明の実際のデバイスの光学顕微鏡写真を示している。転写特性は、閾値電圧（Ｖｔｈ）が−２．５Ｖであり、有効移動度が１７３ｃｍ２／Ｖｓであったことを示した。これらの値は、このタイプの１００ｎｍ厚のボトムゲート構造において予期された性能特性と一致する。
この実施例で説明した選択転写方法は、マイクロ構造シリコンをＳＯＩウエハからフレキシブルなマクロ電子システムへと転写するための効率的なルートを提供する。これらの技術を使用すると、従来のソリューションキャスティング方法とは異なり、マイクロ構造シリコン対象物を、正確な位置合わせ精度をもってＳＯＩマザーウエハから転写させることができるとともに、無駄を最小限に抑える方法で利用することができる。この研究で調べられた新たな３６００ＰＤＭＳの機械的特性は、特にその寸法安定性及び高い表面接着特性において、市販のＳｙｌｇａｄ １８４ ＰＤＭＳと比べて多くの重要な利点を有していることを示している。また、印刷技術も、高性能μｓ−Ｓｉ薄膜トランジスタを組み込むマクロ電子システムの構造に適合することが分かった。
実験
方法Ｉ
市販のＳＯＩウエハ（ＳＯＩＴＥＣ，ｐ型、上端Ｓｉ厚＝１００ｎｍ、抵抗率＝１３．５−２２．５ｏｈｍ−ｃｍ、１４５ｎｍ埋設酸化物層）を使用してμｓ−Ｓｉ対象物の製造を行なった。ＳＯＩウエハを所望のピーナッツ形状の幾何学的形態（中央領域長さ：２００μｍ、幅：２５μｍ、ピーナッツの直径：５０μｍ）へパターニングするためにフォトリソグラフィ（Ｓｈｉｐｌｅｙ １８０５レジスト）が使用された。その後、露出されたシリコンを除去するためにドライエッチング（Ｐｌａｓｍａｔｈｅｒｍ ＲＩＥシステム、ＳＦ６流、４０ａｃｃｍ、５０ミリトール、ＲＦ電力＝１００Ｗ、４５秒）が使用された。その後、ＨＦ（４９％）溶液中で８０秒間にわたって下側のＳｉＯ２がエッチングされた。方法Ｉの３６００ＰＤＭＳスタンプにおいて、特殊ＰＤＭＳ（Ｄｏｗ ｃｏｒｎｉｎｇ、３６００、弾性率＝８ＭＰａ）とＳｙｌｇａｒｄ １８４（Ｄｏｗ ｃｏｒｎｉｎｇ、弾性率＝１．８ＭＰａ）とが１：１の比率で混合されるとともに標準的なソフトリソグラフィパターニング方法を使用して硬化された。ＰＵ薄膜接着層（Ｎｏｒｌａｎｄ光接着剤、Ｎｏ．７３）を硬化するためにＵＶ源（オゾン活性水銀ランプ、１７３μＷ／ｃｍ２）が使用された。これらの後者の膜は、バーコーティング処理（Ｍｅｙｅｒ ｂａｒ，ＲＤ ｓｐｅｃｉａｌｔｉｅｓ）を使用してＰＥＴ基板（１８０μｍ厚、マイラー膜、Ｓｏｕｔｈｗａｌｌ ｔｅｃｈｎｏｌｏｇｉｅｓ）上にコーティングされた。
方法II
方法IIにおいて、使用されるピーナッツ形状のサイズは、方法Ｉで使用されたサイズよりも小さかった（中央領域長さ：１０μｍ、幅：２μｍ、端部の直径：５μｍ）。これらの構造を形成するため、ＲＩＥエッチング時間が２５秒まで減少された点（側壁エッチングを最小限に抑えるため）を除き、同様の製造プロトコルが使用され、また、高濃度（４９％）ＨＦ溶液中で３０秒間にわたって埋設酸化物層がエッチングされた。後者のエッチングステップ後、サンプルは、水槽中で濯がれ、オーブン内において７０℃で５分間乾燥された。その後、サンプルの上端に５０ÅＳｉＯ２層が気相堆積された（Ｔｅｍｅｓｃａｌ ＦＣ−１８００ Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｅｖａｐｏｒａｔｏｒ）。ＰＤＭＳの薄い層をＰＥＴ基板上に結合するため、ＰＵの層は、最初に１０００ｒｐｍで３０秒間にわたってＰＥＴ上にスピンキャスティングされ、その後、４分間にわたってＵＶＯ（１７３ □Ｗ／ｃｍ２）に晒された。その後、ＰＤＭＳの膜は、１０００ｒｐｍで３０秒間にわたってＰＵ上にスピンキャスティングされ、６５℃で３時間にわたって熱的に硬化された。
選択領域ソフトリソグラフィパターニング処理は、コーティングされたＰＥＴ基板のパターニングされていないＰＤＭＳ側をＵＶＯフォトマスクのパターニングされた側と接触させた状態で配置することを含んでいる。このマイクロリアクターマスクの製造は、Ｃｈｉｌｄｓらによって説明された手順に従った。パターンは、２つの互いに連結する矩形配列（１．２×０．６ｍｍ）から成っていた。その後、ＰＤＭＳには、水銀球（ＵＶＯＣＳ
Ｔ１０×１０／ＯＥＳ）から〜３ｃｍの距離を隔ててＵＶＯフォトマスクを通じて３分間にわたって光が照射された。露光後、ＰＤＭＳスタンプがＵＶＯフォトマスクから剥離され、露光されたＰＤＭＳ面がピーナッツを支持するＳＯＩウエハと接触された状態に配置された。７０℃で３０分間にわたって加熱した後、ピンセットを使用してＰＤＭＳをゆっくりと剥離し、それにより、照射領域と位置合わせされたμｓ−Ｓｉの部分を剥離した。
デバイス製造
コーティングされたＰＥＴサンプルのＩＴＯ側上において６６％（ｖ）ＳＵ−８ ２０００シンナーを有するＳＵ−８ ５が３０００ｒｐｍで３０秒間にわたって回転された。その後、ＳＵ−８エポキシがホットプレート上で〜１分間にわたって６０℃で予備硬化された。その後、その表面上にμｓ−Ｓｉを有するＰＤＭＳスタンプ（方法Ｉ）が、エポキシ層と３０秒間にわたって接触され、μｓ−Ｓｉを元のエポキシへ転写するために剥離された。その後、ＳＵ−８誘電体は、１１５℃で２分間にわたって完全に硬化されて、１０秒間にわたってＵＶに晒され、１１５℃で２分間にわたってポストベークされた。その後、チタン接点（４０ｎｍ）用の金属が電子ビーム気相堆積によって加えられた。この場合、１％ＨＦ溶液を使用したエッチングと併せて、標準的なフォトリソグラフィ法によりソース−ドレイン領域がパターニングされた。
プラスチック基板上に印刷されたＧａＡｓワイヤ配列を用いて形成される湾曲可能なＧａＡｓ金属−半導体電界効果トランジスタ
本発明の製造方法は、有用な機能デバイス及びデバイス部品へと組み立てて集積することができる材料に関して万能である。特に、本方法は、非シリコン材料を含む様々な高品質半導体材料を使用した半導体ベースのマイクロ電子デバイス及びマクロ電子デバイスの製造に適用できる。本方法の能力を実証するため、ＧａＡｓマイクロワイヤを有する湾曲可能な金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が、本方法によって製造されるとともに、それらの電気的特性及び機械的特性に関して評価された。
高品質な単結晶半導体ナノ−マイクロ構造を用いて大面積の機械的にフレキシブルなプラスチック基板上に形成された電界効果トランジスタは、ディスプレイ、センサ、医療機器、他のシステムにおける様々な用途において非常に興味深い。機械的にフレキシブルな金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のための高品質半導体材料（例えばナノワイヤ、マイクロリボン、板状体等）をプラスチック基板上に転写するために多くの手法が示されてきた。本発明の方法は、集積オームソース／ドレイン接点を有するＧａＡｓマイクロワイヤ（本発明者らがマイクロ構造ＧａＡｓ又はμｓ−ＧａＡｓと称する種類の材料）を使用して湾曲可能な金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）をプラスチック基板上に製造するのに役立つ。これらの方法において、高品質バルクＧａＡｓウエハは、マイクロ／ナノワイヤを形成する「トップダウン」製造手順のための出発材料を与える。また、エラストマースタンプを使用する転写印刷技術は、これらのワイヤの整然とした配列をプラスチック基板に組み込む。このように形成されたＭＥＳＦＥＴの電気的測定値及び機械的測定値は、良好な性能及び優れた曲げ性が本方法を使用して得られることを示している。
図４１は、エピタキシャルｎタイプチャンネル層を有する単結晶ＧａＡｓワイヤの配列及びＡｕＧｅ／ＮｉＡｕの集積オーム接点を使用するＭＥＳＦＥＴをフレキシブルプラスチック基板（ポリ（エチレンテレフタレート）（ＰＥＴ））上に製造するための主要なステップの概略図を示している。エピタキシャルＳｉ−ドープｎ型ＧａＡｓ層（４．０×１０１７／ｃｍ３の濃度、ＩＱＥ社、ベスレヘム、ペンシルベニア州）を有する（１００）半絶縁ＦａＡｓ（Ｓｉ−ＧａＡｓ）ウエハは、マイクロワイヤを形成するための原材料を与える。フォトリソグラフィ及び電子ビーム（及び／又は熱）気相堆積によるメタライゼーションは、オーム接点用の従来の多層積層体すなわちＡｕＧｅ（１２０ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（１２０ｎｍ）を備える狭い金属ストライプの配列（幅が２μｍ、間隔が１３μｍ）を形成する。Ｎ２が流れる石英チューブ内において高温（すなわち、４５０℃で１分間）でウエハをアニールすると、ｎＧａＡｓに対するオーム接点が形成される。
ＧａＡｓの

結晶方向に沿って金属ストライプを規定することにより、トップダウン製造方法を使用してマイクロワイヤ（集積オーム接点を有する）を形成することができる。図４１の処理ステップiに示されるように、金属ストライプ（３μｍ幅）の上端にフォトレジストのパターンが形成され、これらのライン間の開口が、隣接する金属ストライプ間に位置する。これらの開口により、エッチャント（Ｈ３ＰＯ４（８５重量％）：Ｈ２Ｏ２（３０重量％：Ｈ２Ｏ＝１：１３：１２の体積比）は、ＧａＡｓを異方性エッチングするためにＧａＡｓ表面へ拡散することができる。フォトレジストは、オームストライプとＧａＡｓとの間の界面を露光から保護する。異方性エッチングは、逆メサを形成するとともに、ＧａＡｓの表面に沿ってアンダーカットし、それにより、断面が三角形で且つ幅が狭いＧａＡｓワイヤがマザー基板から解放されて形成される。アンダーカットは、レジストの形状及びエッチング時間を制御することにより、ミクロン及び／又はナノメートルの長さスケールまで小さい幅を持つＧａＡｓをもたらす。各ワイヤは、結果として得られるＭＥＳＦＥＴのチャンネル長を規定する間隔で離間される２つのオームストライプを有している。図４１の処理ステップiiに示されるように、ポリ（ジメチルシロキサン）（ＰＤＭＳ）の平坦なエラストマースタンプをフォトレジストでコーティングされたＧａＡｓワイヤに対して接触させると、ＰＤＭＳの疎水性の表面とフォトレジストとの間にファンデルワールス結合が形成される。図４１の処理ステップiiiに示されるように、この相互作用により、スタンプがマザーウエハから剥離される際に、全てのＧａＡｓワイヤをウエハからＰＤＭＳの表面へと除去することができる。この転写プロセスは、リソグラフィにより規定されたワイヤの空間的構成（すなわち、アライメントされた配列）を維持する。ＧａＡｓワイヤを有するＰＤＭＳスタンプは、その後、光硬化可能な高分子の一種である液体ポリウレタン（ＰＵ、ＮＥＡ １２１、Ｎｏｒｌａｎｄ Ｐｒｏｄｕｃｔｓ社、クランベリー、ニュージャージー州）の薄い層でコーティングされたＰＥＴシートに対して積層される。
図４１の処理ステップivに示されるように、ＰＵを硬化させ、ＰＤＭＳスタンプを剥離して、Ｏ２反応性イオンエッチング（ＲＩＥ、Ｕｎｉａｘｉｓ ７９０，Ｐｌａｓｍａ−Ｔｈｅｒｍ 反応性イオンエッチングシステム）によりフォトレジストを除去すると、露出されたオームストライプがＰＵ／ＰＥＴ基板の表面上に埋め込まれて成る順序付けられたＧａＡｓワイヤが残る。転写印刷プロセスにおいて、フォトレジストは、接着層としての機能を果たすだけでなく、ＧａＡｓワイヤ及びオーム接点の表面が汚染されないようにする保護膜としての機能も果たす。図４１の処理ステップvに示されるように、ＰＵ／ＰＥＴ基板に対する更なるリソグラフィ処理により、ソース、ドレイン、ゲート電極（Ｔｉ（１５０ｎｍ）／Ａｕ（１５０ｎｍ））を形成するためにオームストライプ同士を接続する電極（２５０ｎｍＡｕ）が形成される。結果として得られるＭＥＳＦＥＴの配列は、ＰＵ／ＰＥＴシート（〜２００μｍの厚さ）及びＧａＡｓワイヤ（幅及び厚さが５μｍ未満）の曲げ性に起因して機械的にフレキシブルである。
図４２Ａは、プラスチック基板（ＰＵ／ＰＥＴ）上におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴの幾何学的構成の断面図を示す概略図を与えている。ソース／ドレイン電極は、ｎ−ＧａＡｓ層に対するオーム接点を形成している。ゲート電極は、この層に対するショットキー接点を形成している。硬化されたＰＵとＧａＡＳワイヤの側壁との間の強力な相互作用は、ワイヤをＰＵ／ＰＥＴ基板に対して結合する。この幾何学的構成においては、前述した処理手法を用いると、活性ｎ−ＧａＡｓ層（すなわちトランジスタチャンネル）は、フォトレジスト以外の任意の高分子材料とは全く接触しない。Ｔｉ／Ａｕゲート電極はｎ−ＧａＡｓ表面とのショットキー接点を形成しており、バリアによって、従来のＭＥＳＦＥＴの場合のように、相対的にマイナスの電圧（すなわち＜０．５Ｖ）を印加して、ソース電極とドレイン電極との間で電流の流れを変調させることができる。図４２Ｂは、プラスチック上における２つのＧａＡｓワイヤに基づくＭＥＳＦＥＴの代表的な画像を示しており、各ＭＥＳＦＥＴは、図４１のプロセスフローチャートにしたがって製造された１０本のＧａＡｓワイヤの配列を使用する。ワイヤは、うまくアライメントされた方向と、〜１．８μｍの均一な幅とを有している。幅が１５０μｍで且つ長さが２５０μｍのＡｕパッドは、個々のＭＥＳＦＥＴ毎にソース電極及びドレイン電極を形成するために１０本のＧａＡＳワイヤ上のオームストライプを接続する。幅が１５μｍで且つソース電極とドレイン電極との間にある５０μｍの隙間中に堆積されたＴｉ／Ａｕストライプはゲート電極を形成する。これらのストライプは、検査用の大きな金属パッドに接続する。ワイヤ上の金属とプラスチック上の金属との間のコントラストの違いは、恐らく、フォトレジストのＲＩＥエッチング中に形成されたＰＵ上の表面粗さに起因している。図４２Ｃは、数百個のトランジスタを有する２ｃｍ×２ｃｍＰＥＴシートの画像であって、当該シートの柔軟性を明らかにしている画像を示している。複数の印刷ステップ及び／又はワイヤ製造工程は、プラスチック基板上に大面積にわたってパターニングされた多数のワイヤを形成するために使用されてもよい。ＧａＡｓワイヤの幅、ソース／ドレイン電極の幅、チャンネル及びゲートの長さ等の様々なパラメータは、一連の所望の出力特性を有するＭＥＳＦＥＴを生み出すために簡単に調整される。
トランジスタのＤＣ性能は、それらの電気的特性及び機械的特性を評価するために特徴付けられた。図４３Ａ、４３Ｂ、４３Ｃは、図４２Ｂに示されたものと同様な、５０μｍのチャンネル長、１５μｍのゲート長を有するＧａＡｓ ＭＥＳＦＥＴからの結果を示している。図４３Ａは、０．５Ｖのステップを伴う０．５〜−２．０Ｖのゲート電圧における電流−電圧（ドレイン電極とソース電極との間）曲線を示している。ＩＤＳ−ＶＤＳ特性は、ｎ型ＧａＡｓ層及び標準的な技術を用いて形成された従来のウエハベースのＭＥＳＦＥＴに相当している。すなわち、ＩＤＳは高いＶＤＳの領域で飽和しており、また、ＩＤＳはゲート電圧の減少に伴って減少している。線形領域において、ＶＧＳ＝０Ｖでのチャンネル抵抗はＲｃｈａｎｎｅｌ＝６．４ｋΩである。図４３Ｂは、異なるＶＤＳで測定された本発明のＧａＡｓ ＭＥＤＦＥＴの転写特性（すなわち、ＩＤＳ対ＶＧＳ）を示している。全ての曲線は、同じゲート電圧すなわち−２．６５Ｖで最小値を有している。高いプラスゲート電圧でのＩＤＳの降下は、この形態ではショットキー接点を通じて進展するゲートからソースへの漏れ電流に起因している。図４３Ｃは、ＭＥＳＦＥＴにおいて予期される線形関係を明確に示す（ＩＤＳ）１／２−ＶＧＳとしてプロットされたＶＤＳ＝４Ｖにおける転写曲線を示している。ＩＤＳ＝０．１９ｍＡ及びＶＤＳ＝４Ｖにおけるピンチオフ電圧及びトランスコンダクタンスはそれぞれ、Ｖｐ＝２．６５Ｖ及びｇｍ０＝１６８μＳである。これらの特性は、ＰＥＴ基板上に製造されたトランジスタが従来の手法によりウエハ上に製造された一般的なＧａＡｓＭＥＳＦＥＴの作用に似ていることを示している。
機械的な柔軟性は、考慮される多くの対象用途におけるプラスチック基板上のデバイスの重要なパラメータを表わしている。本発明者らは、支持しているＰＥＴシートを曲げることによりトランジスタを検査した。図４４Ａ及び図４４Ｂは、（Ａ）曲げる前；（Ｂ）８．４ｍｍの曲げ半径まで曲げた後におけるフレキシブルＰＥＴ基板上におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴのゲート変調された電流−電圧特性を示している。これらの図は、基板が８．４ｍｍの半径すなわち２００μｍ厚の基板における１．２％の表面歪み（この場合には伸長）に対応する半径まで曲げられる前及び後におけるトランジスタの性能を比較している。結果は、トランジスタが故障することなく高い歪みに耐えることができることを示している。実際に、この場合、ＶＧＳ＝０Ｖでの飽和電流が〜２０％だけ増大する。図４４Ｃは、湾曲基板をその平坦な曲げられていない状態まで弛緩させた後におけるＧａＡｓワイヤに基づくＭＥＳＦＥＴのゲート変調された電流−電圧特性を示している。図４４Ｃと図４４Ａとを比較すると、歪みを解放した後、すなわち、基板が再び平坦になった後、トランジスタがその当初の状態の性能を回復しているのが分かる。図４４Ｄは、湾曲（異なる表面歪みを用いる）／非湾曲に関する３サイクルにおけるＶＤＳ＝４Ｖ及びＶＧＳ＝０ＶでのＩＤＳの変化を示しており、これらのＭＥＳＦＥＴが、それらの性能を大きく変化させることなく（＜２０％）、デバイスにおける引っ張り歪みを０％と１．２％との間で変化させる複数の曲げサイクルを凌いでいることを表わしている。歪みに伴って観察される系統的な変化は、機械的な歪みがＧａＡｓワイヤのエネルギレベル分布及びＧａＡｓワイヤの結晶格子の変位を引き起こすという事実に関連付けられてもよい。
この実施例は、（i）ＧａＡｓウエハ上での高温アニーリングによるオーム接点の形成、（ii）異方性化学エッチングによるこれらの集積オーム接点を有するＧａＡｓマイクロワイヤの生成、（iii）エラストマースタンプを用いたプラスチック基板に対するこれらのワイヤの乾式転写印刷、（iv）プラスチック基板上にフレキシブルなＧａＡｓＭＥＳＦＥＴを形成するための、これらのワイヤの低温処理によるプラスチック上での高品質ＭＥＳＦＥＴの製造、を伴う手法について説明している。ＧａＡｓの固有の特性（例えば高い移動度）、すなわち、短いゲート長及び真っ直ぐな経路を有するＭＥＳＦＥＴを形成してこれらのデバイスを複合回路へと集積（場合によっては、同様の手法を使用するが他の半導体を用いて形成された他のトランジスタと共に）できることは、高度な通信、空間、他のシステムのための高周波応答を達成するための使用を示している。これらのデバイスのこれらの利点及び非常に良好な機械的柔軟性は、ＧａＡｓワイヤＭＥＳＦＥＴをフレキシブルなマクロ電子システムにおいて興味深くする。
要約すると、集積オーム接点を有するＧａＡｓのマイクロ／ナノワイヤは、金属気相堆積及びパターニング、高温アニーリング、異方性化学エッチングによりバルクウエハから形成された。これらのワイヤは、プラスチックやペーパー等の様々な珍しいデバイス基板上に直接に形成できる高性能デバイスのための固有のタイプの材料を与える。特に、プラスチック基板上に低温でこれらのワイヤの組織化された配列を転写印刷すると、高品質で湾曲可能な金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が得られる。ポリ（エチレンテレフタレート）上のデバイスの電気的及び機械的な特性は、達成できるレベル性能を示す。これらの結果は、家電システム及び軍事電子システムにおける新たな用途のための高速フレキシブル基板へのこのアプローチの展望を示している。
印刷可能半導体素子を使用するデバイス構造
図４５は、プラスチック基板上のＰ型ボトムゲート薄膜トランジスタにおける本発明の典型的なデバイス構造を示す概略図を与えている。図４５に示されるように、Ｐ型ボトムゲート薄膜トランジスタは、ドープ接点領域を有するシリコン印刷可能半導体素子と、インジウムスズ酸化物ボトムゲート電極と、エポキシ誘電体層と、ソース電極及びドレイン電極とを備えている。プラスチック基板はポリ（エチレンテレフタレート）（ＰＥＴ）シートである。また、図４５には、一連のゲート電圧におけるこれらのデバイスの一般的な電流−電圧特性が示されている。
図４６は、プラスチック基板上の相補型論理ゲートにおける本発明の典型的なデバイス構造を示す概略図を与えている。図４６に示されるように、相補型論理ゲートは、Ｐ型薄膜トランジスタ及びＮ型薄膜トランジスタを備えており、各薄膜トランジスタは、印刷可能半導体素子を有するとともに、ポリ（エチレンテレフタレート）（ＰＥＴ）シート上に設けられている。
図４７は、プラスチック基板上のトップゲート薄膜トランジスタにおける本発明の典型的なデバイス構造を示す概略図を与えている。図４５に示されるように、トップゲート薄膜トランジスタは、ドープ接点領域を有するシリコン印刷可能半導体素子と、ＳｉＯ２誘電体層と、ゲート電極、ソース電極、ドレイン電極とを備えている。プラスチック基板は、薄膜トランジスタ及びその構成要素の転写及び組み立てを容易にするために薄いエポキシ層を有するポリ（エチレンテレフタレート）（ＰＥＴ）シートである。また、図４７には、一連のゲート電圧におけるこれらのデバイスの一般的な電流−電圧特性が示されている。

Claims (129)

  1. 第１の電極と、
    第２の電極と、
    前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、単一無機半導体構造を備え、約２０％以上の前記第１及び第２の電極間の充填比を与える印刷可能半導体素子と、
    を備える電気デバイス。
  2. 前記印刷可能半導体素子が、約５０％以上の前記第１及び第２の電極間の充填比を与える、請求項１に記載の電気デバイス。
  3. 前記印刷可能半導体素子が、マイクロ構造の印刷可能半導体素子又はナノ構造の印刷可能半導体素子を備える、請求項１に記載の電気デバイス。
  4. 前記印刷可能半導体素子が、
    リボンと、
    板状体と、
    柱と、
    円筒と、
    ディスクと、
    ブロックと、
    から成るグループから選択される形状を有している、請求項１に記載の電気デバイス。
  5. 少なくとも１つの更なる印刷可能半導体素子を更に備え、更なる印刷可能半導体素子が前記第１及び第２の電極と電気的に接触している、請求項１に記載の電気デバイス。
  6. 第１の電極と、
    第２の電極と、
    前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、約５００ナノメートル以上の少なくとも１つの断面寸法を有する単一無機半導体構造を備える印刷可能半導体素子と、
    を備える電気デバイス。
  7. 前記単一無機半導体構造が、約１０ナノメートル以上の厚さと、約１００ナノメートル以上の幅と、約１ミクロン以上の長さとを有している、請求項６に記載の電気デバイス。
  8. 前記単一無機半導体構造が、約１０ナノメートル〜約１００ミクロンの範囲から選択される厚さと、約１００ナノメートル〜約１ミリメートルの範囲から選択される幅と、約１ミクロン〜約１ミリメートルの範囲から選択される長さとを有している、請求項６に記載の電気デバイス。
  9. 前記単一無機半導体構造が、幅に対する長さの比が約１０以下である、請求項６に記載の電気デバイス。
  10. 前記単一無機半導体構造が、幅に対する長さの比が約１．５以下である、請求項６に記載の電気デバイス。
  11. 前記単一無機半導体構造が、幅に対する厚さの比が約０．１以下である、請求項６に記載の電気デバイス。
  12. 前記印刷可能半導体素子が、マイクロ構造の印刷可能半導体素子又はナノ構造の印刷可能半導体素子を備える、請求項６に記載の電気デバイス。
  13. 前記印刷可能半導体素子が、
    リボンと、
    板状体と、
    柱と、
    円筒と、
    ディスクと、
    ブロックと、
    から成るグループから選択される形状を有している、請求項６に記載の電気デバイス。
  14. 少なくとも１つの更なる印刷可能半導体素子を更に備え、更なる印刷可能半導体素子が前記第１及び第２の電極と電気的に接触している、請求項６に記載の電気デバイス。
  15. 第１の電極と、
    第２の電極と、
    前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、単一無機半導体構造を備え、前記無機半導体構造中の重金属不純物の濃度が原子１００万個につき１以下である印刷可能半導体素子と、
    を備える電気デバイス。
  16. 前記無機半導体構造中の重金属不純物の濃度が、原子１０億個につき１００以下である、請求項１５に記載の電気デバイス。
  17. 前記無機半導体構造が、単結晶半導体材料、多結晶半導体材料を備えている、請求項１５に記載の電気デバイス。
  18. 前記無機半導体構造がドープ結晶半導体材料を備える、請求項１５に記載の電気デバイス。
  19. 少なくとも１つの更なる印刷可能半導体素子を更に備え、更なる印刷可能半導体素子が前記第１及び第２の電極と電気的に接触している、請求項１５に記載の電気デバイス。
  20. 第１の電極と、
    第２の電極と、
    前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、前記第１の電極、前記第２の電極又はこれらの両方に対するその位置が約５０ミクロンの範囲内となるように選択される印刷可能半導体素子と、
    を備える電気デバイス。
  21. 前記第１の電極、前記第２の電極又はこれらの両方に対する前記印刷可能半導体素子の位置が約２０ミクロンの範囲内となるように選択される、請求項２０に記載の電気デバイス。
  22. 前記第１の電極、前記第２の電極又はこれらの両方に対する前記印刷可能半導体素子の位置が約５ミクロンの範囲内となるように選択される、請求項２０に記載の電気デバイス。
  23. 前記印刷可能半導体素子が第１及び第２の端部で終端する長さで延びており、前記印刷可能半導体素子の前記第１の端部が前記第１の電極から５ミクロンの範囲内に位置され、前記印刷可能半導体素子の前記第２の端部が前記第２の電極から５ミクロンの範囲内に位置されている、請求項２０に記載の電気デバイス。
  24. 前記第１及び第２の電極が、前記印刷可能半導体素子の長さの５０％よりも長い距離だけ離間されている、請求項２０に記載の電気デバイス。
  25. 少なくとも１つの更なる印刷可能半導体素子を更に備え、更なる印刷可能半導体素子が前記第１及び第２の電極と電気的に接触している、請求項２０に記載の電気デバイス。
  26. トランジスタと、
    太陽電池と、
    フォトダイオードと、
    発光ダイオードと、
    マイクロ電子機械デバイスと、
    ナノ電子機械デバイスと、
    レーザと、
    Ｐ−Ｎ接合と、
    センサと、
    メモリデバイスと、
    相補型論理回路と、
    から成るグループから選択されるデバイスを備えている、請求項２０に記載の電気デバイス。
  27. 第１の電極と、
    第２の電極と、
    それぞれが前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、それぞれが単一無機半導体構造を備え、約２０％以上の前記第１及び第２の電極間の充填比を与える複数の印刷可能半導体素子と、
    を備える電気デバイスの配列。
  28. 第１の電極と、
    第２の電極と、
    それぞれが前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、それぞれが約５００ナノメートル以上の少なくとも１つの断面寸法を有する単一無機半導体構造を備える複数の印刷可能半導体素子と、
    を備える電気デバイスの配列。
  29. 第１の電極と、
    第２の電極と、
    それぞれが前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、それぞれが単一無機半導体構造を備え、前記各無機半導体構造中の重金属不純物の濃度が原子１００万個につき１以下である複数の印刷可能半導体素子と、
    を備える電気デバイスの配列。
  30. 第１の電極と、
    第２の電極と、
    それぞれが前記第１及び第２の電極と電気的に接触した状態で位置されるとともに、前記第１の電極、前記第２の電極又はこれらの両方に対するそれぞれの位置が約５０ミクロンの範囲内となるように選択される複数の印刷可能半導体素子と、
    を備える電気デバイスの配列。
  31. 前記印刷可能半導体素子が、選択されたアライメント軸に対して略長手方向に向けられている、請求項３０に記載の電気デバイスの配列。
  32. 前記選択されたアライメント軸が、前記第１及び第２の電気接点の最も近い点を接続する軸に沿って延びている、請求項３１に記載の電気デバイスの配列。
  33. 前記第１の電極、前記第２の電極又はこれらの両方に対する前記各印刷可能半導体素子の位置が約５ミクロンの範囲内となるように選択される、請求項３０に記載の電気デバイスの配列。
  34. 前記各印刷可能半導体素子が第１及び第２の端部で終端する長さで延びており、前記印刷可能半導体素子の前記第１の端部のそれぞれが前記第１の電極から５ミクロンの範囲内に位置され、前記印刷可能半導体素子の前記第２の端部のそれぞれが前記第２の電極から５ミクロンの範囲内に位置されている、請求項３０に記載の電気デバイスの配列。
  35. 前記各印刷可能半導体素子の互いに対する位置が、約５ミクロンの範囲内となるように選択される、請求項３０に記載の電気デバイスの配列。
  36. 基板の受け面上に印刷可能半導体素子を組み立てるための方法であって、
    単一無機半導体構造を備える前記印刷可能半導体素子を設けるステップと、
    前記印刷可能半導体素子を、接触面を有するコンフォーマブルな転写デバイスと接触させ、前記接触面と前記印刷可能半導体素子との間の接触が前記印刷可能半導体素子を前記接触面に対して結合させ、それにより、前記印刷可能半導体素子がその上に配置された前記接触面が形成されるステップと、
    前記接触面上に配置された前記印刷可能半導体素子を前記基板の前記受け面と接触させるステップと、
    前記コンフォーマブルな転写デバイスの前記接触面と前記印刷可能半導体素子とを分離させ、前記印刷可能半導体素子が前記受け面上に転写され、それにより、前記基板の前記受け面上に前記印刷可能半導体素子を組み立てるステップと、
    を備える方法。
  37. 前記コンフォーマブルな転写デバイスの接触面と前記印刷可能半導体素子の外面との間でコンフォーマル接触が成される、請求項３６に記載の方法。
  38. 前記印刷可能半導体素子がその上に配置された前記接触面と前記基板の前記受け面との間でコンフォーマル接触が成される、請求項３６に記載の方法。
  39. 前記接触面上に配置された前記半導体素子が、約５ｃｍ２に等しい受け面の面積にわたって約２５ミクロン以上の配置精度をもって前記受け面の選択された領域と接触される、請求項３６に記載の方法。
  40. 前記受け面上には接着層が設けられ、前記印刷可能半導体素子が、前記基板の前記受け面に対する前記印刷可能半導体素子の転写中に前記接着層と接触される、請求項３６に記載の方法。
  41. 前記基板の前記受け面が、約１０ミクロン〜約１０メートルの範囲にわたって選択される曲率半径を有する湾曲面である、請求項３６に記載の方法。
  42. 前記コンフォーマブルな転写デバイスがエラストマースタンプを備えている、請求項３６に記載の方法。
  43. 前記印刷可能半導体素子をコンフォーマブルな転写デバイスと接触させる前記ステップ、前記接触面上に配置された前記印刷可能半導体素子を前記基板の前記受け面と接触させる前記ステップ、及び前記コンフォーマブルな転写デバイスの前記接触面と前記印刷可能半導体素子とを分離させる前記ステップが、前記印刷可能半導体素子を前記受け面上に乾式転写印刷する工程を備える、請求項３６に記載の方法。
  44. 前記印刷可能半導体素子を設ける前記ステップが、マザー基板上に選択された方向で前記半導体素子を設ける工程を備え、前記半導体素子の前記選択された方向が、前記マザー基板と前記印刷可能半導体素子とを結合するアライメント維持要素により、前記接触面との接触中に維持される、請求項３６に記載の方法。
  45. 前記接触面上に配置された前記印刷可能半導体素子を前記基板の前記受け面と接触させる前記ステップでは、デバイスが前記アライメント維持要素を解放し、それにより、前記印刷可能半導体素子が前記マザー基板から解放される、請求項４４に記載の方法。
  46. それぞれが単一無機半導体構造を備える更なる複数の印刷可能半導体素子を設けるステップと、
    前記印刷可能半導体素子を、接触面を有するコンフォーマブルな転写デバイスと接触させ、前記接触面と前記印刷可能半導体素子との間の接触が前記印刷可能半導体素子を前記接触面に対して結合させるとともに、前記印刷可能半導体素子の選択されたパターンを備える相対的な方向で前記印刷可能半導体素子がその上に配置された前記接触面を形成するステップと、
    前記接触面上に配置された前記印刷可能半導体素子を前記基板の前記受け面と接触させるステップと、
    前記コンフォーマブルな転写デバイスの前記接触面と前記印刷可能半導体素子とを分離させ、前記選択されたパターンを備える前記相対的な方向で前記印刷可能半導体素子が前記受け面上に転写されるステップと、
    を更に備える、請求項３６に記載の方法。
  47. 前記印刷可能半導体素子が、前記選択されたパターンを備える前記相対的な方向でマザー基板上に設けられ、前記相対的な方向が前記受け面に対する転写中に維持される、請求項４６に記載の方法。
  48. 前記コンフォーマブルな転写デバイスが、前記印刷可能半導体素子の全てではなく選択された印刷可能半導体素子と接触面との間でコンフォーマル接触を形成し、それにより、前記選択されたパターンを備える前記相対的な方向でその上に前記印刷可能半導体素子が配置された前記接触面を形成し、前記相対的な方向が前記受け面に対する転写中に維持される、請求項４６に記載の方法。
  49. 前記コンフォーマブルな転写デバイスの接触面上に接着材料のパターンが設けられ、接着材料の前記パターンの少なくとも一部が印刷可能半導体素子の前記選択されたパターンに対応している、請求項４６に記載の方法。
  50. 半導体素子の前記選択されたパターンが前記基板の前記受け面上に良好な忠実度で形成される、請求項４６に記載の方法。
  51. 前記コンフォーマブルな転写デバイスが、前記選択されたパターンに対応する相対位置を有する複数の接触面を有している、請求項４６に記載の方法。
  52. 前記基板がプラスチック基板である、請求項３６に記載の方法。
  53. トランジスタと、
    太陽電池と、
    フォトダイオードと、
    発光ダイオードと、
    マイクロ電子機械デバイスと、
    ナノ電子機械デバイスと、
    レーザと、
    Ｐ−Ｎ接合と、
    相補型論理回路と、
    から成るグループから選択される電気デバイスを製造するための方法を備える、請求項３６に記載の方法。
  54. 基板の受け面上に印刷可能半導体素子を組み立てるための方法であって、
    単一無機半導体構造を備える前記印刷可能半導体素子を設け、前記印刷可能半導体素子が約５００ナノメートル以上の少なくとも１つの断面寸法を有するステップと、
    前記半導体素子を溶媒中に分散させ、それにより、前記溶媒中に前記半導体素子を備える懸濁液を形成するステップと、
    前記懸濁液を前記受け面上にソリューション印刷することにより前記半導体素子を前記基板へ供給し、それにより、前記受け面上に前記半導体素子を組み立てるステップと、
    を備える方法。
  55. 前記懸濁液を前記受け面上にソリューション印刷することにより前記半導体素子を前記基板へ供給する前記ステップが、
    インクジェット印刷と、
    熱転写印刷と、
    毛管作用印刷と、
    スクリーン印刷と、
    から成るグループから選択される印刷技術を使用する、請求項５４に記載の方法。
  56. 前記半導体素子を選択された方向で前記受け面の選択された領域へと方向付けるステップを更に備える、請求項５４に記載の方法。
  57. 前記半導体素子が、静電気力、静磁気力又は音波を用いて選択された方向で前記受け面の前記選択された領域へと方向付けられる、請求項５６に記載の方法。
  58. 更なる印刷可能半導体素子を設け、前記更なる印刷可能半導体素子のそれぞれが約５００ナノメートル以上の少なくとも１つの断面寸法を有するステップと、
    前記半導体素子を前記溶媒中に分散させ、それにより、前記溶媒中に前記半導体素子を備える懸濁液を形成するステップと、
    前記懸濁液を前記受け面上にソリューション印刷することにより前記半導体素子を前記基板へ供給し、それにより、前記受け面上に前記半導体素子を組み立てるステップと、
    を更に備える、請求項５４に記載の方法。
  59. 前記半導体素子に結合する前記受け面の結合領域を設けるステップと、
    前記半導体素子を前記受け面の前記結合領域に対して結合させるステップと、
    を更に備える、請求項５４に記載の方法。
  60. 前記結合領域が親水性又は疎水性である、請求項５９に記載の方法。
  61. 前記基板がプラスチック基板である、請求項５４に記載の方法。
  62. トランジスタと、
    太陽電池と、
    フォトダイオードと、
    発光ダイオードと、
    マイクロ電子機械デバイスと、
    ナノ電子機械デバイスと、
    レーザと、
    Ｐ−Ｎ接合と、
    相補型論理回路と、
    から成るグループから選択される電気デバイスを製造するための方法を備える、請求項５４に記載の方法。
  63. 前記印刷可能半導体素子がハンドル素子を更に備え、前記方法が、前記ハンドル素子を使用して前記半導体素子を選択された方向で前記受け面の選択された領域へと方向付けることを更に備える、請求項５４に記載の方法。
  64. 印刷可能半導体素子を製造するための方法であって、
    外面を有するウエハを設け、前記ウエハが無機半導体材料を備えるステップと、
    マスクを適用することにより前記外面の選択された領域をマスキングするステップと、
    前記ウエハの前記外面をエッチングすることにより、レリーフ構造と前記ウエハの少なくとも１つの露出面とを形成し、前記レリーフ構造が１つのマスキングされた側と１つ以上のマスキングされていない側とを有するステップと、
    前記レリーフ構造の前記マスキングされていない側の少なくとも一部に対してマスクを適用するステップと、
    前記ウエハの前記露出面を少なくとも部分的にエッチングすることにより、前記印刷可能半導体素子を製造するステップと、
    を備える方法。
  65. 前記印刷可能半導体素子が、アライメント維持要素により前記ウエハに対して接続される、請求項６４に記載の方法。
  66. 誘電体層を前記外面上に堆積させるステップを更に備え、前記半導体素子が誘電体と接触する無機半導体構造を備える、請求項６４に記載の方法。
  67. 前記外面上に誘電体層を堆積させ、前記誘電体層が外側と反対側の内側を有し、前記誘電体層の前記外側が前記ウエハの前記外面と接触するステップと、
    前記誘電体層の前記外側上に導電層を堆積させるステップと、
    を更に備え、
    前記半導体素子が無機半導体構造と誘電体と電極とを備え、前記誘電体が前記結晶半導体構造と前記電極との間に位置されている、請求項６４に記載の方法。
  68. １つ以上のアライメント維持要素を介してマザーウエハに対して接続される印刷可能半導体素子を製造するための方法であって、
    外面を有する前記マザーウエハを設け、前記ウエハが無機半導体材料を備えるステップと、
    マスクを適用することにより前記外面の選択された領域をマスキングするステップと、
    前記ウエハの前記外面をエッチングすることにより、レリーフ構造と前記ウエハの少なくとも１つの露出面とを形成し、前記レリーフ構造が１つのマスキングされた側と１つ以上のマスキングされていない側とを有するステップと、
    前記ウエハの前記露出面をエッチングするステップと、
    前記レリーフ構造の完全な解放が妨げられるように前記露出面のエッチングを停止させ、それにより、１つ以上のアライメント維持要素を介してマザーウエハに対して接続される前記印刷可能半導体素子を製造するステップと、
    を備える方法。
  69. 前記印刷可能半導体素子が第１の端部及び第２の端部を有するピーナッツ形状を成し、前記アライメント維持要素が、前記印刷可能半導体素子の前記第１及び第２の端部を前記マザーウエハに対して接続する、請求項６８に記載の方法。
  70. 前記印刷可能半導体素子が第１の端部及び第２の端部を有するリボン形状を成し、前記アライメント維持要素が、前記印刷可能半導体素子の前記第１及び第２の端部を前記マザーウエハに対して接続する、請求項６８に記載の方法。
  71. 印刷可能半導体素子を製造するための方法であって、
    外面を有するウエハを設け、前記ウエハが無機半導体を備えるステップと、
    第１のマスクを適用することにより前記外面の選択された領域をマスキングするステップと、
    前記ウエハの前記外面をエッチングすることにより、複数のレリーフ構造を形成するステップと、
    前記ウエハをアニールすることにより、アニール外面を形成するステップと、
    第２のマスクを適用することにより前記アニール外面の選択された領域をマスキングするステップと、
    前記アニール外面をエッチングすることにより、前記印刷可能半導体素子を形成するステップと、
    を備える方法。
  72. 前記印刷可能半導体素子がアライメント維持要素を介して前記ウエハに対して接続される、請求項７１に記載の方法。
  73. 印刷可能半導体素子を製造するための方法であって、
    外面を有する超薄ウエハを設け、前記ウエハが無機半導体を備え且つ前記外面と直交する軸に沿う選択された厚さを有するステップと、
    マスクを適用することにより前記外面の選択された領域をマスキングするステップと、
    前記ウエハの前記外面をエッチングし、前記ウエハが前記外面と直交する前記軸に沿う前記厚さの全体にわたってエッチングされ、それにより、前記印刷可能半導体素子を形成するステップと、
    を備える方法。
  74. 単一結晶無機半導体構造と、
    前記結晶無機半導体構造に接続された少なくとも１つのハンドル素子と、
    を備える印刷可能半導体素子。
  75. 前記ハンドル素子が、磁場、電場、又は、これらの両方に対して応答する、請求項７４に記載の印刷可能半導体素子。
  76. 前記ハンドル素子が強磁性材料を備える、請求項７４に記載の印刷可能半導体素子。
  77. ２つのハンドル素子を備える、請求項７４に記載の印刷可能半導体素子。
  78. 前記単一結晶無機半導体構造が、中心軸に沿って延び且つ前記中心軸に沿って第１の端部及び第２の端部で終端するリボンであり、前記ハンドル素子が前記リボンの前記第１及び第２の端部に設けられている、請求項７４に記載の印刷可能半導体素子。
  79. 基板の受け面上に印刷可能半導体素子を組み立てるための方法であって、
    単一結晶無機半導体構造及びハンドル素子を備える前記半導体素子を設けるステップと、
    溶媒中に前記半導体素子を分散させることにより、前記溶媒中に前記半導体素子を備える懸濁液を形成するステップと、
    前記懸濁液を前記受け面上に分散させることにより前記半導体素子を前記基板に対して供給するステップと、
    磁場、電場、又は、これらの両方を与えることにより前記受け面上で前記半導体素子をアライメントし、前記磁場、電場、又は、これらの両方が前記ハンドル素子と相互に作用することにより、前記ハンド体素子を選択された位置及び方向へ移動させる力が形成され、それにより、前記受け面上に前記半導体素子を組み立てるステップと、
    を備える方法。
  80. 約５００ナノメートル以上の少なくとも１つの断面寸法を有する単一結晶無機半導体構造を備える印刷可能なＰ−Ｎ接合であって、前記結晶無機半導体構造がＮドープ領域と電気的に接触するＰドープ領域を備えているＰ−Ｎ接合。
  81. プラスチック基板により支持されるトランジスタにおいて、
    単一結晶無機半導体構造を備える印刷可能半導体素子と電気的に接触するソース電極と、
    前記印刷可能半導体素子と電気的に接触するドレイン電極と、
    前記ソース電極及びドレイン電極から分離されるゲート電極であって、前記ゲート電極に対する電位の印加が、前記印刷可能半導体素子を介したソース電極とドレイン電極との間の電子の流れに影響を与えるゲート電極と、
    を備え、
    １００ｃｍ２Ｖ−１ｓ−１以上のデバイス電界効果移動度を有しているトランジスタ。
  82. 支持面を有するフレキシブル基板と、
    湾曲した内面を有し、前記湾曲した内面の少なくとも一部が前記フレキシブル基板の前記支持面に対して結合される半導体構造と、
    を備える伸縮可能な半導体素子。
  83. 前記半導体構造が湾曲形態を成している、請求項８２に記載の伸縮可能な半導体素子。
  84. 前記結晶無機半導体構造が、前記湾曲した内面と反対側の湾曲した外面を有している、請求項８２に記載の伸縮可能な半導体素子。
  85. 前記湾曲した内面を有する前記半導体構造が歪みを受けている、請求項８２に記載の伸縮可能な半導体素子。
  86. 前記湾曲した内面が少なくとも１つの凸領域を有している、請求項８２に記載の伸縮可能な半導体素子。
  87. 前記湾曲した内面が少なくとも１つの凹領域を有している、請求項８２に記載の伸縮可能な半導体素子。
  88. 前記湾曲した内面が周期波により特徴付けられる輪郭形状を有している、請求項８２に記載の伸縮可能な半導体素子。
  89. 前記湾曲した内面が非周期波により特徴付けられる輪郭形状を有している、請求項８２に記載の伸縮可能な半導体素子。
  90. 前記半導体構造が湾曲形態のリボンを備え、このリボンが、当該リボンの全長にわたって延びる周期波により特徴付けられる輪郭形状を有している、請求項８２に記載の伸縮可能な半導体素子。
  91. 前記湾曲リボンが、約５ミクロン〜約５０ミクロンの範囲にわたって選択される幅と、約５０ナノメートル〜約５００ナノメートルにわたって選択された厚さとを有している、請求項９０に記載の伸縮可能な半導体素子。
  92. 前記湾曲した内面が、前記湾曲した内面に沿うほぼ全ての点で前記支持面に対して結合されている、請求項８２に記載の伸縮可能な半導体素子。
  93. 前記湾曲した内面が、前記湾曲した内面に沿う選択された点で前記支持面に対して結合されている、請求項８２に記載の伸縮可能な半導体素子。
  94. 前記フレキシブル基板がポリ（ジメチルシロキサン）を備えている、請求項８２に記載の伸縮可能な半導体素子。
  95. 前記フレキシブル基板が約１ミリメートルに等しい厚さを有している、請求項８２に記載の伸縮可能な半導体素子。
  96. 前記半導体構造が無機半導体材料である、請求項８２に記載の伸縮可能な半導体素子。
  97. 前記半導体構造が単結晶無機半導体材料である、請求項８２に記載の伸縮可能な半導体素子。
  98. 前記半導体構造が単結晶シリコンを備えている、請求項８２に記載の伸縮可能な半導体素子。
  99. 伸縮可能な半導体素子を形成するための方法であって、
    内面を有する印刷可能な半導体構造を設けるステップと、
    予め歪みが加えられた拡張状態の弾性基板を設け、前記弾性基板が外面を有しているステップと、
    前記印刷可能な半導体構造の前記内面の少なくとも一部を、予め歪みが加えられた拡張状態の前記弾性基板の前記外面に対して結合させるステップと、
    前記弾性基板を緩和状態まで少なくとも部分的に弛緩させることができ、弾性基板の弛緩が前記印刷可能な半導体構造の内面を湾曲させ、それにより、湾曲した内面を有する前記伸縮可能な半導体素子を形成するステップと、
    を備える方法。
  100. 予め歪みが加えられた前記弾性基板が第１の軸に沿って拡張される、請求項９９に記載の方法。
  101. 予め歪みが加えられた前記弾性基板が前記第１の軸と直交する第２の軸に沿って拡張される、請求項１００に記載の方法。
  102. 予め歪みが加えられた拡張状態の前記弾性基板が、前記弾性基板を曲げることにより形成される、請求項９９に記載の方法。
  103. 予め歪みが加えられた拡張状態の前記弾性基板が、前記弾性基板を圧延することにより形成される、請求項９９に記載の方法。
  104. 湾曲した内面を有する前記半導体をフレキシブルな受け基板に対して転写するステップを更に備える、請求項９９に記載の方法。
  105. 予め歪みが加えられた前記弾性基板の前記外面に対する前記印刷可能な半導体構造の前記内面の少なくとも一部の結合が、前記印刷可能な半導体構造と予め歪みが加えられた前記弾性基板の前記外面との間の共有結合、前記印刷可能な半導体構造と予め歪みが加えられた前記弾性基板の前記外面との間のファンデルワールス相互作用、前記印刷可能な半導体構造と予め歪みが加えられた前記弾性基板の前記外面との間の接着層によって行なわれる、請求項９９に記載の方法。
  106. 予め歪みが加えられた前記弾性基板の前記外面が、前記印刷可能な半導体構造と予め歪みが加えられた前記弾性基板の前記外面との間の結合を行なう複数の水酸基を有している、請求項９９に記載の方法。
  107. 支持面を有するフレキシブル基板と、
    湾曲した内面を有し、前記湾曲した内面の少なくとも一部が前記フレキシブル基板の前記支持面に対して結合される電気回路と、
    を備える伸縮可能な電気回路。
  108. 前記電気回路が複数の集積デバイス部品を備えている、請求項１０７に記載の伸縮可能な電気回路。
  109. 前記集積デバイス部品が、
    半導体素子と、
    誘電体素子と、
    電極と、
    導体素子と、
    ドープ半導体素子と、
    から成るグループから選択される、請求項１０７に記載の伸縮可能な電気回路。
  110. 前記電気回路が湾曲形態を成している、請求項１０７に記載の伸縮可能な電気回路。
  111. 前記湾曲した内面を有する前記電気回路が歪みを受けている、請求項１０７に記載の伸縮可能な電気回路。
  112. 前記湾曲した内面が周期波により特徴付けられる輪郭形状を有している、請求項１０７に記載の伸縮可能な電気回路。
  113. 前記湾曲した内面が非周期波により特徴付けられる輪郭形状を有している、請求項１０５に記載の伸縮可能な電気回路。
  114. 伸縮可能な電気回路を形成するための方法であって、
    内面を有する印刷可能な電気回路を設けるステップと、
    予め歪みが加えられた拡張状態の弾性基板を設け、前記弾性基板が外面を有しているステップと、
    前記印刷可能な電気回路の前記内面の少なくとも一部を、予め歪みが加えられた拡張状態の前記弾性基板の前記外面に対して結合させるステップと、
    前記弾性基板を緩和状態まで少なくとも部分的に弛緩させることができ、弾性基板の弛緩が前記印刷可能な電気回路の内面を湾曲させることで、前記内面の少なくとも１つの湾曲が形成され、それにより、前記伸縮可能な電気回路を形成するステップと、
    を備える方法。
  115. 前記電気回路が複数の集積デバイス部品を備えている、請求項１１４に記載の方法。
  116. 前記集積デバイス部品が、
    半導体素子と、
    誘電体素子と、
    電極と、
    導体素子と、
    ドープ半導体素子と、
    から成るグループから選択される、請求項１１４に記載の方法。
  117. 予め歪みが加えられた前記弾性基板が第１の軸に沿って拡張される、請求項１１４に記載の方法。
  118. 予め歪みが加えられた前記弾性基板が前記第１の軸と直交する第２の軸に沿って拡張される、請求項１１７に記載の方法。
  119. 予め歪みが加えられた拡張状態の前記弾性基板が、前記弾性基板を曲げることにより形成される、請求項１１４に記載の方法。
  120. 予め歪みが加えられた拡張状態の前記弾性基板が、前記弾性基板を圧延することにより形成される、請求項１１４に記載の方法。
  121. 湾曲した内面を有する前記印刷可能な電気回路をフレキシブルな受け基板に対して転写するステップを更に備える、請求項１１４に記載の方法。
  122. 予め歪みが加えられた前記弾性基板の前記外面に対する前記印刷可能な電気回路の前記内面の少なくとも一部の結合が、前記印刷可能な電気回路と予め歪みが加えられた前記弾性基板の前記外面との間の共有結合、前記印刷可能な電気回路と予め歪みが加えられた前記弾性基板の前記外面との間のファンデルワールス相互作用、前記印刷可能な電気回路と予め歪みが加えられた前記弾性基板の前記外面との間の接着層によって行なわれる、請求項１１４に記載の方法。
  123. 予め歪みが加えられた前記弾性基板の前記外面が、前記印刷可能な伝記回路と予め歪みが加えられた前記弾性基板の前記外面との間の結合を行なう複数の水酸基を有している、請求項１１４に記載の方法。
  124. 第１の電極と、
    第２の電極と、
    それぞれが前記第１及び第２の電極と電気的に接触した状態で位置される複数の印刷可能半導体素子と、
    を備え、
    前記印刷可能半導体素子の少なくとも１つの物理的寸法が約１０％未満変化する電気デバイスの配列。
  125. 前記印刷可能半導体素子の平均長が約１０％未満変化する、請求項１２４に記載の電気デバイスの配列。
  126. 前記印刷可能半導体素子の平均幅が約１０％未満変化する、請求項１２４に記載の電気デバイスの配列。
  127. 前記印刷可能半導体素子の平均厚さが約１０％未満変化する、請求項１２４に記載の電気デバイスの配列。
  128. ２０個を越える印刷可能半導体素子を備える、請求項１２４に記載の電気デバイスの配列。
  129. ５０個を越える印刷可能半導体素子を備える、請求項１２４に記載の電気デバイスの配列。
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