JP2005514784A - 電気機械式３トレースジャンクション装置 - Google Patents

Abstract

３トレース電気機械式回路とその利用法が解説されている。回路はナノチューブリボンまたは電気機械的要素を間に挟んだ第１及び第２導電要素を含んでいる。ナノチューブリボンは両要素の少なくとも一方とナノチューブリボンに対して与えられた電気刺激に対応して両要素の少なくとも一方側に移動する。そのような回路はセルアレイに構成することができる。両要素は垂直整合あるいは非整合とすることができる。両要素の少なくとも一方とナノチューブリボンからの電気信号を検出してセルの電気状態を判定することができる。それら状態は種々な方法で利用できる。例えば、リボンが第１導電要素側に移動すれば第１状態とし、第２要素側に移動すれば第２状態とし、両要素の中間であれば第３状態とする。それら３状態を異なる情報エンコード化に対応させることができる。電気刺激は両導電要素に提供することもでき、ナノチューブリボンを対応して移動させることができる。第１及び第２導電要素を故障耐久的に利用することもできる。

Description

関連出願の説明
本願は次の特許願に関連する。

米国特許願０９/９１５０９３「ナノチューブリボンを使用した電気機械式メモリアレイと製造方法」２００１年７月２５日出願
米国特許願０９/９１５１７３「ナノチューブ技術で構成されたセル選択回路を有した電気機械式メモリ」２００１年７月２５日出願
米国特許願０９/９１５０９５「ナノチューブ電気機械式メモリを有したハイブリッド回路」２００１年７月２５日出願
発明の背景
１．技術分野
本発明は非揮発性メモリ装置に関し、特に電気機械式ナノチューブ技術を利用した非揮発性メモリアレイに関する。

２．関連技術の説明
典型的なメモリ装置には“ＯＮ”または“ＯＦＦ”状態を備えたシングルビットメモリセルが関与する。１ビットメモリ保存は“ＯＮ”または“ＯＦＦ”条件で決定される。ビット数はそれぞれのメモリアレイのメモリセル数によって決定される。例えば、ｎ個のビットを保存する装置はｎ個のメモリセルを有する必要がある。メモリセル数を増加させるためには、メモリアレイの全体サイズを増大させるか、それぞれのメモリ要素のサイズを減少させなければならない。メモリセル密度の増加は、ミクロンサイズの要素の製造からナノメータサイズの線描まで進歩したリトグラフ技術によって達成された。

電子装置のメモリセルの重要な特徴は低コスト、高密度、低パワー、高速、及び非揮発性である。従来のメモリソリューションにはＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＤＲＡＭ、及びＳＲＡＭが含まれる。

ＲＯＭは比較的に安価であるが、書き換えができない。ＰＲＯＭは電気的にプログラムできるが１書込みサイクルだけである。ＥＰＲＯＭはＲＯＭやＰＲＯＭの読込みサイクルと較べて速い読込みサイクルを有しているが比較的に消去時間が長く、数反復読込み/書込みサイクルでの信頼性を有するだけである。ＥＥＰＲＯＭまたはフラッシュは安価であり低消費電力であるが、長い（ミリ秒）書込みサイクルであり、ＤＲＡＭやＳＲＡＭと較べて速度が遅い。フラッシュは有限数の読込み/書込みサイクルを有しており、長期間の信頼性に欠ける。ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭは全て非揮発性であり、メモリへのパワーが遮断されてもメモリセル内に保存されている情報は消去されない。

ＤＲＡＭはキャパシタとして作用するトランジスタゲートに電荷を保存するが、数ミリ秒毎の電気的な更新（リフレッシュ）を要するため、キャパシタが放電する前にメモリコンテンツを“リフレッシュ”する別回路を必要とすることでシステムデザインが複雑化している。ＳＲＡＭは更新を必要とせず、ＤＲＡＭと比較して速度が速いが密度が低く、ＤＲＡＭよりも高価である。ＳＲＡＭとＤＲＡＭは両方とも揮発性であり、メモリへのパワー供給が遮断されるとメモリセルに保存された情報が消失する。

上述の説明のように従来のメモリソリューションは全ての望ましい特徴を備えてはいない。非揮発性である現存の技術はランダムアクセスタイプではなく、低密度で高価格であり、高性能回路機能による複数の書込み能力が限定されている。一方、揮発性である現存技術はシステムデザインを複雑化しており低密度である。これらの諸欠点に対処を試みる新技術が存在する。

例えば、磁性ＲＡＭ（ＭＲＡＭ）または鉄磁性ＲＡＭ（ＦＲＡＭ）は磁性方位性または鉄電領域を利用して非揮発性メモリセルを発生させる。非揮発性を得るため、ＭＲＡＭは異方性磁気抵抗性または磁性多層構造の巨大磁性抵抗性が関与する磁気抵抗性メモリ要素を利用する。しかし、これら両タイプのメモリセルは比較的に高い抵抗性を有し、低密度である。磁性トンネルジャンクションに基く異なるＭＲＡＭメモリセルも研究されたが大スケールの商業ベースの装置には結び付いていない。

ＦＲＡＭは同様な回路構成を使用するが、情報を磁気セルではなくて薄膜鉄電気装置に保存する。この装置は外部から適用された切替え電界が取り除かれた後に電気極性を維持することで非揮発性メモリを提供する。しかし、ＦＲＡＭは大きなメモリセルを必要とし、標準半導体ＣＭＯＳ製造法との物質的共立性に欠けるため、大きなスケールの集積部材を製造することが困難である。米国特許４８５３８９３、４８８８６３０、５１９８９９４参照。

ワイヤクロスバーメモリ（ＭＷＣＭ）も提案されている。米国特許６１２８１２４、６１５９６２０、８１９８６５５参照。これらメモリ提案は分子を双安定スイッチとして利用することを考えている。２本のワイヤ（金属または半導体）は分子あるいは分子化合物の１層を間に挟んでいる。化学構造体と電気化学酸化あるいは還元が利用されて“ＯＮ”と“ＯＦＦ”の状態を発生させる。この形態のメモリは高度に特殊なワイヤジャンクションを必要とし、レドックスプロセスで見られる本来的な不安定性のために非揮発性を維持できないであろう。

近年、メモリセルとして作用するクロスバージャンクションを形成させる単壁カーボンナノチューブのごときナノサイズのワイヤを使用するメモリ装置が提案されている。ＷＯ ０１/０３２０８（ナノサイズのワイヤベース装置、アレイ及び製造法）及びトーマス・ルエッケス他の「分子計算のためのカーボンナノチューブベース非揮発性ランダムアクセスメモリ」（サイエンス誌、２８９巻、９５-９７ページ、２０００年版）参照。以降、これら装置をナノチューブワイヤクロスバーメモリ（ＮＴＷＣＭ）と呼称する。それら提案においては、他のワイヤに懸架された個々の単壁ナノチューブワイヤはメモリセルを提供する。電気信号は一方または両方のワイヤに書込まれ、それらを物理的に引き付け、あるいは反発させる。それぞれの物理的現象（引き付け、または反発）は１つの電気状態に対応する。反発したワイヤは開状回路ジャンクションとなる。引き付けられたワイヤは閉状回路状態となり、整流ジャンクションを形成する。電力がジャンクションから除かれると、ワイヤはその物理的（電気的）状態を維持し、非揮発性メモリセルを形成する。

現在のＮＴＷＣＭ技術は、メモリセルに必要な個々のナノチューブを成長させるのに制御された成長または化学的自己形成に依存する。現在の技術レベルではこれら技術は商業ベースでは採用が困難であると考えられている。さらに、それら技術は信頼性高く成長させることができるナノチューブの長さ限定のごとき固有の限定要因を含んでいる。成長したナノチューブワイヤの形状の統計的変動を制御することは困難であろう。

概要
本発明は３トレース電気機械回路とその使用方法を提供する。

本発明の１特徴によれば回路はナノチューブリボンを挟んだ第１及び第２導電要素を含んでいる。ナノチューブリボンは、少なくとも一方のそれら両要素とナノチューブリボンに適用された電気的刺激に対応してそれら要素の少なくとも一方側に移動する。

本発明の別特徴によれば、回路アレイは複数の下方導電要素と複数の下方支持構造体とを有した下方構造体と、複数の上方導電要素と複数の上方支持構造体とを有した上方構造体とを含む。複数のナノチューブリボンは下方構造体と上方構造体との間で、下方支持構造体と上方支持構造体とに接触状態で提供される。それぞれのナノチューブリボンは複数の下方導電要素と上方導電要素の長軸を横断する長軸を有している。ナノチューブリボンが導電要素を横断するそれぞれの位置は回路セルを提供し、ナノチューブリボンは少なくとも一方の両導電要素とナノチューブリボンに適用される電気的刺激に対応して回路セル内で可動である。

本発明の他の特徴によれば回路のナノチューブリボン要素はナノチューブ等の他の電気機械要素で置換できる。

本発明の別特徴によれば上方及び下方導電トレースは垂直方向にて非整合状態である。

本発明の別特徴によれば第１導電要素と第２導電要素と、それらの間に提供されたナノチューブリボンとを有した回路セルを種々な方法で電気的に刺激することができる。電気刺激は少なくとも一方の第１及び第２導電要素とナノチューブリボンとに適用され、それら要素の少なくとも一方側にナノチューブリボンを移動する。少なくとも一方の両要素とナノチューブリボンからの電気信号はセルの電気状態を決定するように検出できる。

本発明のさらに別な特徴によれば、もしリボンが第１導電要素側に移動されれば電気状態は第１状態であり、リボンが第２導電要素側に移動されれば電気状態は第２状態であり、リボンが両要素の中間であれば電気状態は第３状態である。

本発明の別特徴によれば、電気刺激は第１と第２導電要素の両方に適用され、第１及び第２導電要素は両方ともナノチューブリボンの移動を促す。

本発明の別特徴によれば、第１及び第２導電要素は故障耐久的に使用される。

詳細な説明
本発明の好適実施例は新規な電気機械回路要素とその製造方法とを提供する。特に３トレースナノチューブ技術装置が示されており、その製造方法が解説されている。３トレースの使用は、（１）さらに大きなメモリ保存及び/又は情報密度を達成する三安定論理の提供、（２）当該要素やセルのスイッチング信頼性と速度の改善、及び（３）要素またはセルの故障耐久性の改善を提供する。さらに、実施例によっては３トレースジャンクションを効果的に収納し、使用、製造及び流通を可能にする。特にハイブリッド回路の場合に効果は顕著である。

端的に言えば、本発明の好適実施例は少なくとも３つのクロスジャンクションで形成される電気機械回路を含んでいる。その１つだけが電気機械的に反応するトレースであればよい。電気機械的に反応するトレースはカーボンナノチューブ、ナノチューブロープあるいは他の適当な物質のベルトまたはワイヤで形成できるが、特定の好適実施例ではそのようなトレースを他の２トレース間に提供されたナノチューブリボンとして形成する。本明細書で使用する“トレース”とは特定の形状あるいは製造技術に限定するものではなく、一般的な導電通路のことを言う。

以下で解説するように３トレース装置はさらに多量のメモリ保存及び/又は情報密度を達成する三安定論理を可能にする。２状態以上を有することで所定の電気機械的要素はバイナリ情報以上の情報を表すのに使用できる。例えば三安定構造では１状態は０、別状態は１、及びさらに別状態は２を表す。

３トレース装置は要素の切替え安定性と速度とを向上させるためにも使用できる。例えば２トレース間に電気機械的反応性トレースを配置することで、それら２トレースは刺激され、その電気機械的反応性トレースに対して共同で作用することができる。一方のトレースを刺激して電気機械的反応性トレースを反発させ、他方を刺激して電気機械的反応性トレースを引き付けることができる。

３トレース装置は要素またはセルの故障耐久性の改善に使用が可能である。例えば、もしトレースの１つが作動不能となれば他のトレースをその代用で使用できる。あるいは、２つのトレースを一緒に使用するが、１つのトレースが使用できなくとも他のトレースが作動可能な状態であるかぎり作動継続するように回路を設計できる。

一部好適実施例では電気機械的反応性トレースを作動させるためにナノチューブリボンが使用される。その結果、それら実施例は新セットのナノチューブリボンクロスバーメモリ（ＮＴＲＣＭ）装置を構成する。本発明のＮＴＲＣＭタイプはナノチューブワイヤクロスバーメモリ（ＮＴＷＣＭ）タイプと同じ利点を享受する。すなわち、ＮＴＲＣＭの２トレースジャンクション装置は対応するＮＴＷＣＭと同様な利点を享受する。米国特許願０９/５１５０９３「ナノチューブリボンを使用した電気機械式メモリアレイと製造方法」、米国特許願０９/９１５１７３「ナノチューブ技術で製造されるセル選択回路を有した電気機械式メモリ」、及び米国特許願０９/９１５０９５参照。ＮＴＲＣＭ装置のベルト構造は望むレベルの集積度とスケール（製造装置数）での構築が容易であり、それらの形態はさらに容易に制御できると考えられる。加えて、それらナノチューブリボンの大型集積は単純であり、構造的に大量の余裕度を提供するために信頼性が高まる。

図１は例示的電気機械式メモリアレイ１００の分解図を示す。この実施例ではアレイは上方構造体１０２と下方構造体１０３との間にナノチューブリボン層１０１を含んでいる。

下方構造体１０３は、平行に提供されて上方に突出する支持体１０５間に提供された複数の平行導電トレース１０４を含んでいる。トレース１０４と支持体１０５はリボン１０１に対して垂直に提供されている。トレースと支持体はゲート酸化層１０９とシリコン基板１１０の上にアレンジされている。

上方構造体１０２は下方構造体と類似している。上方構造体１０２は、平行で下方に突出する支持体１１５間に提供された複数の平行導電トレース１１４を含んでいる。トレース１１４と支持体１１５はリボン１０１に対して垂直である。トレースと支持体はゲート酸化層１１９とシリコン基板１２０の上にアレンジされている。

上方構造体１０２と下方構造体１０３の両方に対する電気機械的反応性要素１０１はナノチューブリボンである。しかし、ナノチューブ等の他の素材でも利用できる。特定の好適実施例においてはナノチューブリボン１０１は約１８０ｎｍの幅を有しており、絶縁支持体１０２に固定される。

上方構造体１０２と下方構造体１０３に対して、トレース１０４、１１４はどのような適当な導電材料製であっても構わず、多彩な形態でアレンジできる。特定好適実施例ではｎドープシリコンでトレースが形成され、好適には約１８０ｎｍを超える幅のナノチューブベルト１０１は使用されない。

上方構造体１０２と下方構造体１０３とに対して支持体１０２と１１２は様々な材料と形態で提供できるが、好適な実施例ではスピン・オン・グラス（ＳＯＧ）のごとき絶縁材料が使用される。その好適な厚みは電極の高さと同じか、それ以上であり、好適には１００ｎｍから１ミクロン程度である。

以下で説明するように、実施例によってはリボン１０１は摩擦力により接触支持体間で保持される。別実施例ではリボンは種々な技術を利用した他の手段で保持される。ナノチューブリボン１０１は、下方支持体の上面に置かれる上方支持体によって下方支持体１０２の上面に固定される。蒸着またはスピンコーティングされた金属、半導体、または絶縁体、特にシリコン、チタン、酸化ケイ素あるいはポリアミドのごとき材料が固定力の増大に利用できる。相互摩擦力はピレンや他の化学反応種のごとき炭素成分の使用を介した共有結合のごとき化学反応の利用で増大できる。Ｒ.Ｊ.チェン他「タンパク固定のための単壁炭素ナノチューブの非共有側壁官能化」（米国化学誌、１２３巻、３８３８から３９ページ、２００１年版）と、ダイ他の応用物理誌第７７巻、３０１５から１７ページの「金属によるナノチューブ固定法及びコーティング法の例示的技術」参照。ＷＯ ０１/０３２０８参照。

リボンが対応する対面提供されたトレースと交差する際にメモリあるいは論理セルが提供される。そのようなセルの実数は本発明の理解には重要ではないが、その技術は少なくとも現代の非揮発性回路装置の規模で情報保存能力を有した装置をサポートするであろう。

図２から図４はセルの断面図であり、装置の様々な状態を図示する。たとえば、１つのセルが“ＯＮ”と“ＯＦＦ”状態をとして指定される３状態を有するように使用できる。例えば状態１０６は“ＯＦＦ”であり、状態１０７と１０８は“ＯＮ”として指定できる。

装置が状態１０６であるとき、リボン１０１は距離１１０にて導電トレース１０４及び１１４から離れている。この図ではリボンと対応トレースの両方の距離１１０が等しいように示されているが、必須ではない。この状態は従来の様々な方法で電気的に検出できる。セルが図３の状態１０７にあるとき、リボンはトレース１０４の方向に反っている。セルが図４の状態１０８のときにはリボンはトレース１１４の方向に反っている。このアレンジで“ＯＦＦ”状態は開状回路であるリボン-トレースジャンクションに対応し、アドレス処理によりその状態はリボン１０１またはトレース１０４上で検出できる。“ＯＮ”状態であるとき、リボン-トレースジャンクションは導電性の整流ジャンクションとなり（例えばショットキーまたはＰＮ）、アドレス処理によりリボン１０１あるいはトレース１０４で検出できる。

支持体１０２間の距離が約１８０ｎｍである実施例では絶縁支持体１０２上面からベルト１０１が電極１０４あるいは１１４に接触する反りポジションまでの距離１１０は約５から５０ｎｍ程度とすべきである。この分離距離１１０の大きさはメモリ装置の電気機械式スイッチ能力に対応するものとなるように設計される。５から５０ｎｍの分離距離はカーボンナノチューブ製のリボン１０１を利用する実施例では好適であり、反るナノチューブの変形エネルギーと密着エネルギーとの間の特定相互作用力の反映である。他の材料では別の分離距離でも利用できる。

これら状態間の切替え処理はナノチューブベルトまたはワイヤ１０１とその関連する導電トレース１０４、１１４に対する電圧の適用によって達成される。スイッチング力は静電引力と、ナノチューブリボンと電極との間の反発力との相互作用により決定される。

実施例によっては“ＯＦＦ”状態と“ＯＮ”状態の抵抗値間に高い比の値が存在する。“ＯＦＦ”状態と“ＯＮ”状態の抵抗値の相違はジャンクションの状態を読み取る手段を提供する。１手法においては“読み取り電流”がナノチューブベルトまたは電極に適用され、ジャンクションの電圧はトレース上の“検出アンプ”で決定される。読み取りは非破壊的である。すなわちセルはその状態を維持し、半導体ＤＲＡＭでのごとき書き戻し操作は不要である。

前述のごとく、好適実施例の３トレースジャンクションはそれ自身の利点を備えている。三安定性メモリセルを利用することでさらに多量の情報が特定のセルで保存される。さらに、たとえ１つの“ＯＮ”状態のみが利用されようとも３トレースジャンクションは電気機械的反応性トレース１０１を移動させる力を適用するために２つの導電性トレースを協調的に使用することで切替え速度を増加させる。加えて、増加した信頼性と故障耐久性はそれぞれのセル内の２つの導電トレースの存在による余裕度で提供される。２つの導電トレースのそれぞれは別々に使用されて電気機械的反応性トレースを移動させる力を提供し、２つの導電トレースのそれぞれは２つの交互“ＯＮ”状態の一方に対する“コンタクト”として機能する。よって一方の導電トレースの故障はジャンクション性能全体を故障させない。さらに上方構造体１０２と下方構造体１０３の間にリボン１０１を配置することでリボンは効果的にシールされ、保護される。これでパッケージ化と移送が可能となり、ナノチューブ技術アレイをハイブリッド回路のごとき他の回路やシステムに容易に組み入れさせる。電気構造体の横方向形態の特性によって積み重ねが可能なメモリ層の製造と種々な相互接続が可能となる。

図５はＮＴＲＣＭ装置１００の実施例の製造方法を示す。第１中間構造体５００は前記の特許願で開示されているように提供される。構造体５００はゲート誘電層５０４（二酸化ケイ素等）と複数の支持体５０８を含んだ絶縁支持層５０６（スピン・オン・グラス等）を有したシリコン基板５０２を含んでいる。この場合、支持体５０８はパターン処理された絶縁材料の列で形成される。しかし、複数の柱のごとき他のアレンジでもよい。

導電トレース５１０は支持体５０８間で延びる。これら導電電極はｎドープシリコンや金属とシリコン層を含んだ組み合わせ材料層から製造できる。導電性電極用の利用可能な素材は銅、チタン、タングステン、プラチナ等の金属またはシリコン等の半導体であり、標準的な製造ラインで利用できるものである。この例の場合、トレース５１０は支持体５０８と接触しているが、非方形断面を特徴とするもののような他の形状（三角形、台形等）のアレンジでもよい。

犠牲層５１８は導電トレース５１０上に提供され、支持体５０８の上面と同一平面５２０を提供する。この同一面は、主として１ナノチューブ厚である単壁カーボンナノチューブ（ＳＷＮＴ）の不織布の成長を促す。

実施例によっては、ナノチューブ膜が最初に表面５２０上で成長され、例えばフォトリトグラフとエッチングでパターン処理され、リボン層５２２（図１の１０１）を提供する。不織ナノチューブ布のリボンは同一面５２０上に提供され、下側のトレース５１０と（例えば垂直に）交差する。得られた中間構造体５２４は前述の下方構造体１０２であるが、構造体５２４が犠牲層５１８を含んでいる点が異なる。

下方中間構造体５２４は多くの方法で製造できる。幾つかは前述の特許文献で紹介されている。加えて、以下で解説する下方アレイ上に搭載させる類似構造体の別方法で製造できる。

上方構造体５２６を別体として製造し、中間構造体５４０を提供するためにパターン処理されたカーボンナノチューブ膜層５２２上に載置することもできる。下方中間構造体５２４と同様に、上方中間構造体５２６は複数の支持体５３０を含んだ絶縁支持層５２８（例えばＳＯＧ）を含む。図示の実施例では支持体５３０はパターン処理された絶縁材料で成るが、下方構造体と同様に複数の柱を含んだもののごとき多くのアレンジが可能である。さらに絶縁支持体も様々な材料で製造することが可能である。

導電トレース５３２は第２セットの犠牲層５３４によってナノチューブから分離されており、支持体５３０間に提供されている。導電トレース５３２は支持体５３０と接触しているように図示されているが、中間構造体５００の導電トレース５１０のように他のアレンジでも可能である。ゲート誘電層５３６と導電グラウンド層５３８は支持体５３０とトレース５３２の上に搭載される。

懸架する三安定ナノチューブジャンクション５４４を有した目的構造体５４２を製造するため、下方犠牲層５１８と上方犠牲層５３４はそれぞれ、酸や塩基を含んだ湿潤または乾燥化学チャント等を使用して中間構造体５４０から除去する必要がある。

上方アレイ５２６の製造方法を詳細に解説する前に、製造方法と製品の特徴を簡単に解説する。リトグラフパターン処理のごとき従来技術を利用して様々な成長、パターン処理及びエッチング処理が実行される。現在、これら技術は約１８０ｎｍから１３０ｎｍ程度のサイズ（例えばリボン１０１の幅）を実現するが、部品のサイズは将来の製造法において利用可能な技術によってさらに小さくすることができよう。

さらに、ナノチューブリボンは上方アレイの構築前に設置されるので、上方アレイの材料の選択肢が増える。特に下方電極材料の選択はナノチューブ成長工程の高温に耐える物質に限定されるが、上方電極の材料の選択はそれほど規制されない。

またさらに、相互連結製造法は従来技術によって標準メッキ手法とＣＭＯＳロジックを使用し、またはナノ電気機械式アドレス手法を使用して適用できる。そのようなアドレス手法は三安定ナノ電気機械式アドレスロジックスキームを利用しても行うことができる。

上方中間構造体５２６を製造する３方法は図６Ａと図６Ｂ、図７Ａと図７Ｂ、図８Ａと図８Ｂに関して解説されている。

図６Ａと図６Ｂは３トレース構造体５４２の１製造法を示す。下方中間構造体５２４は前述の技術で提供される。犠牲層６０２（約１０から２０ｎｍ高）とｎドープシリコン層６０４がＣＶＤ法、スパッタリング、メッキ等で追加される。

導電トレース６１０を提供するため、フォトレジスト層が層６０４にスピンコートされ、その後に感光されて現像され、下側の支持体５０８真上に孔部を提供する。

続いて反応性イオンエッチング（ＲＩＥ）等が使用され、電極と犠牲層６０４、６０２をエッチングし、孔部６０８を形成させ、下側の電極５１０真上に位置する上層電極６１０を提供する。図６Ｂで示すように、孔部６０８はスピン・オン・グラス（ＳＯＧ）またはポリイミドのごとき絶縁物質の同一面層６０９で充填及び被膜される。絶縁層６０９はＲＩＥあるいはプラズマ法でバックエッチングされ、電極６１０と同一面とされ、同一面６１６を形成する。ゲート誘電層６２０が同一面６１６上に提供され、電極６１０を上方導電グラウンド層６２２と分離する。この層６２２はメモリ構造体全体をカバーする密閉シールの追加的な目的を叶える。

得られた中間構造体５４０はさらに処理され、下方犠牲層５１８と上方犠牲層５３４はそれぞれ除去されて構造体５４２を図５で説明したように提供する。

図７Ａと図７Ｂは３トレース構造体５４２の別な製造法を示す。下方中間構造体５２４は図５に関して説明したように提供される。犠牲層７０２（約１０から２０ｎｍ高）を、中間構造体７００を製造するために、例えばチタンのごとき自己補足的な材料が関与する選択的ＣＶＤを利用して下側の犠牲層５１８の直上に成長させることができる。得られた孔部７０４はスピン・オン・グラス（ＳＯＧ）またはポリイミドのごとき絶縁物質の同一面層７０８で充填及び被膜される。絶縁層７０８はＲＩＥあるいはプラズマでバックエッチングされ、上方犠牲層７０２と上方導電性電極７２４が意図する全高と等しい高さ７１０とされる。フォトレジスト層は層７９８上にスピンコートされ、その後に感光されてリトグラフで現像され、下側の電極５１０直上に孔部が提供される。

図７Ｂで示すように、反応性イオンエッチング（ＲＩＥ）等が使用されて上方支持層７０８がエッチングされ、孔部７１４が提供され、上方支持体７１６が提供される。孔部７１４はｎドープシリコンや他の適当な電極形成材料で成る同一面層で充填されて被膜される。この層はＲＩＥやプラズマでバックエッチングされ、支持層７２２の残り部分と同一高７１０とされ、中間体７１８が提供される。上方電極７２４の上面と支持体７２２は同一面７２６を形成する。ゲート誘電層７３０は中間構造体７１８の上面に提供され、上方電極７２４を上方電気グラウンド層７３２（例えばシリコン）から分離する。これはゲート誘電層の上面に加えられる。それで前述のごとき構造体５４０が提供される。層７３２は全メモリ構造体の気密シールカバーを提供する。

得られた中間構造体５４０は処理され、下方犠牲層５１８と上方犠牲層５３４はそれぞれ除去されて、図５のごとき構造体５４２が提供される。

図８Ａと図８Ｂは３トレース構造体５４２の別な製造法を示す。中間構造体７００が前述のように提供される。孔部７０４はｎドープシリコンまたは他の電極形成材料で充填され、同一面８０４が形成される。電極層８０４はＲＩＥまたはプラズマでバックエッチングされ、高さ７１０と同じ高さとされる。フォトレジスト層は層８０４上でスピンコートされ、感光されてリトグラフで現像され、下側の支持体５０８の直上に孔部８０８の提供が開始する。

図８Ｂで示すように、反応性イオンエッチング（ＲＩＥ）等が利用されて孔部８０８を完成し、上方電極が提供される。中間構造体８０６の孔部８０８は例えばＳＯＧまたはポリイミドで成る平面絶縁層で充填されてカバーされる。その絶縁層はＲＩＥまたはプラズマでバックエッチングされ、高さ７１０が上方犠牲層７０２と上方シリコン電極７２４の全高と等しい支持体７２２が形成される。その結果、同一面７２６を有した中間構造体７１８が前述のごとくに得られる。基板７１８はゲート誘電層と上方電気グラウンド層を加えることで基板７２８となる。

得られた中間構造体５４０はさらに処理され、下方犠牲層５１８と上方犠牲層５３４はそれぞれ除去されて構造体５４２が図５で解説したごとくに得られる。

本発明の他の実施態様では上方電極は下方電極直上には位置せず、下方電極に対して“ずれた”状態にて提供される（例えば半分幅）。この方法は犠牲層の除去に特定の技術を利用する。

図９は“シフト”されたＮＴＲＣＭ装置の製造方法を示す。第１中間構造体５００が前述のごとくに提供される。構造体５００はその上面にパターン処理されたナノチューブリボン５２２を有する中間構造体５２４に変換される。上部絶縁支持体９０２は下方支持体５０８上に提供され、上方支持体９０２と同じ高さの上方犠牲層９０４はリボン５２２上に提供されるが、下方犠牲層５１８と整合状態であり、同一面９０６を提供する。上方犠牲層９０４と上方支持体９０２の高さは下方犠牲層５１８とほぼ同じ高さであり、例えば平均で１０から２０ｎｍである。上方支持体９０２と上方犠牲層９０４は対応する下方層と同じ材料で提供できるが、それ以外の材料でもよい。

ｎ型シリコン電極の導電トレース９０８あるいは他の適当な材料は同一面９０６の上に下方導電トレース５１０と平行となり、少なくとも一部がトレース５１０と整合するように提供される。得られた中間構造体９００の完成した上方アレイ９１０は上方支持体９０２、上方犠牲層９０４、及び上方電極９０８を含む。中間構造体９００の上方導電トレース９０８は下方電極トレース５１０の直上には提供されず、下方トレース５１０に対して少々ずれている（例えば半幅程度）。

目的構造体９１２の自由懸架三安定ナノチューブジャンクション９１４を準備するため、下方犠牲層５１８と上方犠牲層９０４は酸または塩基を含有した湿潤または乾燥化学エチャントを使用して除去される。

上方トレース９０８は下方支持体５０８と下方電極５１０のものに類似した方形横断面と幅を有しているが、上方トレース９０８の形状も幅もそれらパラメータには限定されない。例えば台形や三角形のごとき異なる断面形状で、さらに狭かったり広い幅の断面でもよい。さらに、下方アレイ５２４の材料の選択は、材料がカーボンナノチューブやナノチューブ布の成長条件（例えば高温）に適応するものであるように限定されるが、上方アレイ９１０はナノチューブ成長後に構築されるためにさらに広い材料選択肢が上方支持体９０２、上方犠牲層９０４及び上方電極９０８に対して可能となる。例えば、ポリイミドのように比較的に低温でのみ安定する材料では、他のポリマーや低融点金属（例えばアルミ）が上方アレイ９１０に使用できる。

図１０から図１２はシフトされた上方電極を有したセルの断面図であり、様々な装置の状態を図示する。上述の実施例と同様に、状態には“ＯＮ”と“ＯＦＦ”状態のような意味が与えられる。または非バイナリコード処理に割り当てられる。例えば、図１０は“ＯＦＦ”状態として指定されるジャンクションを示し、図１１と図１２は“ＯＮ”状態として指定されるジャンクションを示す。これらの状態の説明は図２から図４のものと同じである。

図１３Ａと図１３Ｂは３トレース構造体９１２に対する１製造法を示す。下方中間構造体５２４は前述の技術で構築される。下方犠牲層５１８とほぼ同一高の支持層１３０２が搭載されて中間構造体１３００が提供される。層１３０２はフォトリトグラフとエッチング技術でパターン処理され、支持体９０２が製造されて中間構造体１３０４の孔部１３０６が提供される。

孔部１３０６は同一面犠牲層で充填され、ＲＩＥまたは他のエッチング技術でバックエッチングされ、犠牲層９０４は上方支持体９０２と同一高となり、同一面９０６が形成される。中間構造体１３１０は同一面９０６上に形成されたｎ型シリコン等の電極材料層を有し、ＲＩＥ等のフォトリトグラフやエッチング技術でパターン処理され、導電性電極トレース９０８や中間構造体９００を形成する。

上方犠牲層９０４と下方犠牲層５１８は図９で解説したように除去され、目的構造体９１２の自由懸架三安定ナノチューブジャンクション９１４が形成される。

図１４Ａと図１４Ｂは３トレース構造体９１２の別製造法を解説する。中間構造体５２４が提供され、下方犠牲層５１８と同じ高さの上方犠牲層１４０２の表面への蒸着で中間構造体１４００に変換される。この犠牲層はリトグラフとエッチングでパターン処理され、中間構造体１４０４の孔部１４０８で分離された犠牲層線１４０６が形成される。

孔部１４０８は支持材料の平面で充填され、犠牲層線９０４と同じ高さにバックエッチングされて同一面９０６が形成され、中間構造体１３１０が形成される。中間構造体１３１０は図１３Ｂで解説したように中間構造体９００に変換される。上方犠牲層９０４と下方犠牲層５１８は除去されて自由懸架三３安定ナノチューブジャンクション９１４を含んだ目的構造体９１２が形成される。

図１５は３トレース構造体９１２の別製造法を示す。まず、支持層９０２（約１０から２０ｎｍ高）が、例えば、チタンや二酸化ケイ素のごとき材料が関与する選択的ＣＶＤ法を利用して下方支持体５０８直上に下方構造体５２４の上面で選択的に成長される。得られた中間構造体１３０４は図１３Ｂに関して解説したように中間構造体１３１０、中間構造体９００及び最終的に目的構造体９１２に変換される。

図１６は３トレース構造体９１２の別製造法を示す。犠牲層９０４は下方アレイ５２４上に選択的に提供され、中間構造体１４０４が形成される。中間構造体１４０４は中間構造体１３１０と９００を介して目的構造体９１２に図１４Ｂで解説したように変換される。

図１７は３トレース構造体９１２の別製造法を示す。中間構造体５２４が提供される。下方犠牲層５１８と同一材料で提供された犠牲層１４０２と電極層１７０２が提供されて構造体１７００が形成される。電極層１７０２はリトグラフとＲＩＥでパターン処理され、電極線９０８が形成される。その後に上方犠牲層と下方犠牲層の露出部分がＲＩＥで除去され、中間構造体１７０６が形成される。残りの犠牲材料１７０８は電極線９０８の下側のみに存在する。犠牲材料が除去されたところで自由懸架ナノチューブリボンは所定の自由懸架長を有したジャンクション１７０１を形成する。図示の実施例（アレイ要素は可能な限り小型化）ではパターン処理で使用されたリトグラフの解像度限界の約半分のものである。

自由懸架三安定ジャンクションを形成するには、下方電極５１０直上に残る犠牲材料の部分１７１２が除去される。このことは、下方絶縁支持体５０８直上に残る犠牲材料１７１４との比較において、この犠牲材料１７１２のさらに速い異なる溶解性を利用することで達成される。下方電極の真上の犠牲材料１７１２は速く溶解する。なぜなら、それは下方支持体５０８の真上の残りの犠牲層の部分１７１４よりもエチャントに対してアクセス性が高いからである。その結果、エチャントを適用し、適当なタイミングでエッチング処理を停止することで自由懸架三安定ナノチューブジャンクション９１４を有した目的構造体１７１６が製造される。

図１８Ａと図１８Ｂは３トレース構造体９１２のさらに別製造法を示す。中間構造体１８００は犠牲層１８０２と電極材料層１７０２を中間構造体５２４に蒸着させることで製造される。上方犠牲層１８０２は下方犠牲層５１８とは異なるエッチング特性の材料で提供される。

電極材料層１７０２はパターン処理されて中間構造体１８０４の電極線９０８が形成される。その後、電極９０８間の犠牲層１８０２の露出領域はＲＩＥで除去され、図１８Ｂの中間構造体１８０６が形成される。続いて下方犠牲層５１８がエッチングで除去され、中間構造体１８０８が形成される。下方電極５１０直上の上方犠牲層の残り部分１８１０は、下方支持体５０８の直上の犠牲材料の支持体１８１２との比較でさらに高い異なる溶解性を利用して除去される。下方電極直上の犠牲材料１８１０は下方支持体の直上の犠牲材料１８１２よりも容易にアクセスするため、下方電極の直上の材料は速くエッチングされる。よって、エチャントを適用し、適当なタイミングでエッチングプロセスを停止すると、目的構造体１８１４の自由懸架三安定ジャンクション９１４が提供される。
追加実施例
一般的に、前述のサイズは近年の製造技術に関して説明されたものである。それらより小型または大型のものも本発明の想定内である。

前述の目的構造体と製造法は本発明の範囲を限定しない。図１で示すように続く金属被覆処理によってアドレス用電極を三安定ジャンクションのアレイに追加することもできる。個別ワイヤ形態あるいはベルト形態であろうが、他の実施例もナノチューブ技術を使用でき、金属被覆電極やＣＭＯＳアドレスロジック（図示せず）の代わりにメモリセルのアドレス処理を実行させることもできる。操作の読込みまたは書込みのためにメモリセルを選択させるそのようなナノチューブ技術の使用は、ナノチューブのシステムデザインでの応用性を拡張し、さらに高いレベルのシステムデザインに有利な機能性を加えるであろう。たとえば、メモリとアドレス処理の両方に対するこのナノチューブ技術利用法のもとで、メモリ構造は最後のメモリアドレスとメモリコンテンツを非揮発性の状態で保存できよう。

別セットの実施例では前述のナノチューブリボンの代わりに別材料が使用できよう。もちろん、リボンの場合よりも弱点が多いが、個別のナノチューブがリボンの代わりに利用できる。さらに、電気機械式スイッチ操作に適した電子的及び機械的特性を備えた他の材料も利用できよう。それら材料はカーボンナノチューブに類似した特徴を有するであろうが、異なり、低減された強度を有するであろう。品質的に利用できる材料においては、その強度と接着エネルギーは双安定性または三安定性に適した範囲のものでなければならず、必要な電気機械スイッチ特性が許容範囲内の耐久性を有するものでなければならない。

他の実施例は金属または半導体トレースの上面のｎドープシリコンで成る追加電極を特徴とする。追加電極とはＯＮ状態で整流ジャンクションを提供し、複数の電流通路を提供するものである。

本発明の実施態様はクロスバーアレイの電気クロストーク発生（すなわち複数の電流通路）を防止する一般的に受け容れられ、使用される方法をも利用できる。トンネルバリヤはオーム的ＯＮ状態の形成を防止するため、静電的リトグラフにより製造された電極の上部に加えることができる。そのような実施態様の場合はゼロバイアス電圧では漏電が発生せず、バリヤに打ち克ち、クロスするトレース間でトンネル効果を提供するために大きな数の電荷キャリヤに対して小バイアス電圧が適用されなければならないであろう。

追加実施態様では、電気機械式スイッチ要素と電極面との間の相互作用を変化させるイオン力、共有結合力その他の力の利用によって接着力を増加させる方法を利用することができる。そのような方法は双安定性と三安定性の範囲をジャンクション内で拡張させるのに利用できる。

別実施例はナノチューブをピレンのごとき平面結合炭化水素で官能化させることで製造できる。これら炭化水素はリボン内でナノチューブ間の内部接着を増強できる。

さらに、前述の多くの利点は、２電極間に提供された電気機械的反応性要素を有した構造の“サンドイッチタイプ”を利用しない実施態様でも達成される。例えば、電気機械的反応性要素の一方側に提供された２つの平行なトレースは故障耐久性等を改善させることができる。

さらに、実施態様によっては犠牲層を除去するために犠牲層に開口部を提供するシフトされた上方トレースが使用された。他の方法は、例えば、上方トレースをそのような開口部を提供するように形状化することでそのような開口部の提供に使用できよう。

本発明の範囲は前述の実施例に限定されない。それら実施例の改良は本発明の範囲内である。

図１は本発明の実施例に基くナノチューブベルトクロスバーメモリ装置を図示する。 図２は本発明の実施例に基くメモリセルの３状態を示す。 図３は本発明の実施例に基くメモリセルの３状態を示す。 図４は本発明の実施例に基くメモリセルの３状態を示す。 図５は本発明の実施例に基く電気機械装置の例示的形成プロセスを示す。 図６は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図７は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図８は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図９は本発明の実施例に基く電気機械装置の例示的形成プロセスを示す。 図１０は本発明の実施例に基くメモリセルの３状態を示す。 図１１は本発明の実施例に基くメモリセルの３状態を示す。 図１２は本発明の実施例に基くメモリセルの３状態を示す。 図１３は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図１４は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図１５は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図１６は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図１７は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。 図１８は本発明の実施例に基く電気機械装置のさらに特殊な形成プロセスを示す。

Claims (45)

1. 回路であって、
   第１導電要素と、
   第２導電要素と、
   第１導電要素と第２導電要素との間に提供されたナノチューブリボンと、
   を含んで構成され、ナノチューブリボンは第１導電要素と第２導電要素の少なくとも一方とナノチューブリボンに適用された電気刺激に対応して第１導電要素と第２導電要素の少なくとも一方側に移動できることを特徴とする回路。
2. 第１導電要素と第２導電要素とナノチューブリボンは長軸を有しており、ナノチューブリボンの長軸は第１導電要素と第２導電要素の長軸と高さするように提供されていることを特徴とする請求項１記載の回路。
3. 第１導電要素と第２導電要素は平行であることを特徴とする請求項２記載の回路。
4. ナノチューブリボンの長軸は第１導電要素と第２導電要素の長軸と直交することを特徴とする請求項３記載の回路。
5. 両導電要素はドープされたシリコントレースであることを特徴とする請求項１記載の回路。
6. ナノチューブリボンはナノチューブの不織布であることを特徴とする請求項１記載の回路。
7. ナノチューブリボンはナノチューブの単層であることを特徴とする請求項１記載の回路。
8. 回路アレイであって、
   複数の下方導電要素と複数の下方支持体とを有した下方構造体と、
   複数の上方導電要素と複数の上方支持体とを有した上方構造体と、
   上下両構造体間に提供され、両構造体と接触状態にある複数のナノチューブリボンと、
   を含んで構成され、各ナノチューブボンは複数の上下導電要素の長軸と交差する長軸を有しており、各ナノチューブリボンと各導電要素との交差部は回路セルを提供し、両導電要素の少なくとも一方とナノチューブリボンに適用される電気刺激に対応してナノチューブリボンは回路セル内で可動であることを特徴とする回路アレイ。
9. 上方支持体は下方支持体と垂直整合であることを特徴とする請求項８記載の回路アレイ。
10. 上方導電要素は下方導電要素と垂直整合であることを特徴とする請求項８記載の回路アレイ。
11. 上方導電要素は下方導電要素と非垂直整合であることを特徴とする請求項８記載の回路アレイ。
12. 下方導電要素は下方支持体間に提供され、上方導電要素は少なくとも幅の一部を上方支持体上に配置し、少なくとも幅の異なる部分を上方支持体から突出させていることを特徴とする請求項８記載の回路アレイ。
13. 上方導電要素と下方導電要素は平行であり、ナノチューブリボンは両導電要素と直交することを特徴とする請求項８記載の回路アレイ。
14. 上方導電要素の突出縁部は対応する下方導電要素上で半幅分だけ広がることを特徴とする請求項１２記載の回路アレイ。
15. 上下導電要素は同一幅と同一長であることを特徴とする請求項８記載の回路アレイ。
16. 上方支持体は絶縁材料製であることを特徴とする請求項８記載の回路アレイ。
17. 下方支持体は絶縁材料製であることを特徴とする請求項８記載の回路アレイ。
18. 下方支持体は下方構造体の主表面から突出した絶縁材料の列であることを特徴とする請求項８記載の回路アレイ。
19. 下方支持体は下方構造体の主表面から突出した絶縁材料の柱であることを特徴とする請求項８記載の回路アレイ。
20. 上方支持体は上方構造体の主表面から突出した絶縁材料の列であることを特徴とする請求項８記載の回路アレイ。
21. 上方支持体は上方構造体の主表面から突出した絶縁材料の柱であることを特徴とする請求項８記載の回路アレイ。
22. 下方導電要素は隣接する下方支持体と接触していることを特徴とする請求項８記載の回路アレイ。
23. 上方導電要素は隣接する上方支持体と接触していることを特徴とする請求項８記載の回路アレイ。
24. 下方導電要素は隣接する下方支持体から分離されていることを特徴とする請求項８記載の回路アレイ。
25. 上方導電要素は隣接する上方支持体から分離されているいることを特徴とする請求項８記載の回路アレイ。
26. 上方構造体はゲート誘電層を含んでいることを特徴とする請求項８記載の回路アレイ。
27. 下方構造体はゲート誘電層を含んでいることを特徴とする請求項８記載の回路アレイ。
28. 上方導電体はドープされたシリコン製であることを特徴とする請求項８記載の回路アレイ。
29. 下方導電体はドープされたシリコン製であることを特徴とする請求項８記載の回路アレイ。
30. 上方導電体はスピン・オン・グラス製であることを特徴とする請求項８記載の回路アレイ。
31. 下方導電体はスピン・オン・グラス製であることを特徴とする請求項８記載の回路アレイ。
32. 上方導電体は窒化ケイ素製であることを特徴とする請求項８記載の回路アレイ。
33. 下方導電体は窒化ケイ素製であることを特徴とする請求項８記載の回路アレイ。
34. 上方導電体はポリイミド製であることを特徴とする請求項８記載の回路アレイ。
35. 上方導電体は低融点金属製であることを特徴とする請求項８記載の回路アレイ。
36. 回路であって、
    第１導電要素と、
    第２導電要素と、
    第１導電要素と第２導電要素との間に提供された電気機械的反応性要素と、
    を含んで構成され、ナノチューブリボンは第１導電要素と第２導電要素の少なくとも一方とナノチューブリボンに適用された電気刺激に対応して第１導電要素と第２導電要素の少なくとも一方側に移動できることを特徴とする回路。
37. 電気機械的反応性要素はナノチューブであることを特徴とする請求項３６記載の回路。
38. 回路アレイであって、
    複数の下方導電要素と複数の下方支持体とを有した下方構造体と、
    複数の上方導電要素と複数の上方支持体とを有した上方構造体と、
    上下両構造体間に提供され、両構造体と接触状態にある複数の電気機械的反応性要素と、
    を含んで構成され、各電気機械的反応性要素は複数の上下導電要素の長軸と交差する長軸を有しており、各電気機械的反応性要素と各導電要素との交差部は回路セルを提供し、両導電要素の少なくとも一方と電気機械的反応性要素に適用される電気刺激に対応して電気機械的反応性要素は回路セル内で可動であることを特徴とする回路アレイ。
39. 電気機械的反応性要素はナノチューブであることを特徴とする請求項３８記載の回路アレイ。
40. 第１導電要素と、第２導電要素と、両導電要素間に提供されたナノチューブリボンとを有した回路セルを利用する方法であって、
    第１導電要素と第２導電要素の少なくとも一方とナノチューブリボンに対して電気刺激を適用し、ナノチューブリボンを両導電要素の少なくとも一方側に移動させるステップと、
    両導電要素の少なくとも一方とナノチューブリボンからの電気信号を検出して回路セルの電気状態を判定するステップと、
    を含んで成る方法。
41. ナノチューブリボンが第１導電要素側に移動すれば電気状態は第１状態であり、ナノチューブリボンが第２導電要素側に移動すれば電気状態は第２状態であり、ナノチューブリボンが両導電要素間に存在すれば電気状態は第３状態であり、第１、第２及び第３状態はそれぞれ異なる情報コード化に対応することを特徴とする請求項４０記載の方法。
42. 電気刺激は第１及び第２導電要素の両方に適用され、両要素はナノチューブリボンを移動させることを特徴とする請求項４０記載の方法。
43. 第１及び第２導電要素は故障耐久的に利用されることを特徴とする請求項４０記載の方法。
44. 電気刺激はナノチューブリボンを第１又は第２導電要素と電気的に接触する位置に移動させることを特徴とする請求項４０記載の方法。
45. 回路セルはベース-２メモリセルとして使用されることを特徴とする請求項４０記載の方法。
    

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