DE3816002A1 - Hochleistungs-mos-feldeffekttransistor sowie integrierte steuerschaltung hierfuer - Google Patents

Description

Die Erfindung bezieht sich auf einen Hochleistungs-MOS-Feld­ effekttransistor der im Oberbegriff des Patentanspruchs 1 ge­ nannten Art sowie auf eine integrierte Steuerschaltung hierfür.

Die Erfindung bezieht sich weiterhin insbesondere auf eine neu­ artige Struktur für eine integrierte Leistungsschaltung, bei der sowohl die Drain- als auch die Source-Bereiche auf eine hohe Spannung bezüglich des Chip-Substrates gelegt werden können, um die Verwendung der Schaltung als hochspannungsseitiger Schalter zu ermöglichen.

Es sind integrierte Leistungsschaltungen bekannt, bei denen ein Leistungs-MOS-Feldeffekttransistor und eine Signalverarbeitungs­ schaltung zur Steuerung des Leistungs-MOS-Feldeffekttransistors in dem gleichen Chip oder Halbleiterplättchen integriert sind. Derartige integrierte Leistungsschaltungen werden für erdseitige Schaltanwendungen verwendet. Unter "erdseitige Schaltanwen­ dungen" wird eine Anwendung verstanden, bei der die Source- Elektrode des MOS-Feldeffekttransistors ungefähr auf dem glei­ chen Potential wie das Substrat des Halbleiterplättchens gehal­ ten wird, während die Drain-Elektrode auf einem relativ hohen Potential gegenüber dem Substrat liegen kann, beispielsweise auf einem Potential von 100 Volt oder mehr. Die integrierte Steuer­ schaltung kann typischerweise vom CMOS-Typ sein, die bei einer niedrigen Spannung, beispielsweise bei 15 Volt oder weniger ge­ genüber dem Substrat betrieben wird. Diese Steuerschaltung kann in einfacher Weise in das Substrat integriert werden, das sich auf Erdpotential befindet.

Es gibt viele Anwendungen für Leistungshalbleiterschalterbau­ teile, bei denen das Halbleiterbauteil auf das spannungsseitige Ende gelegt wird. Bei diesen Schaltungsanwendungen ist der Halb­ leiterschalter zwischen dem Hochspannungseingangspotential und der Last angeschaltet. Entsprechend befinden sich sowohl die Source- als auch die Drain-Elektroden des Leistungs-MOS-Feld­ effekttransistorbauteils auf einem hohen oder Netzpotential. Bei Anwendungen, bei denen das Netzspannungspotential oberhalb von 200 Volt liegt, war es unmöglich, eine geerdete Steuerschaltung in das gleiche Substrat zu integrieren, weil das Substrat ledig­ lich eine Spannungsdifferenz von 100 Volt oder weniger gegenüber der Source-Elektrode aufweisen kann. Wenn die Source-Elektrode eine größere Spannungsdifferenz als 100 Volt gegenüber dem Sub­ strat aufweist, so würden Lawinendurchbrüche, Durchgriffdurch­ brüche oder Abschnüreffekte auftreten, wenn das MOS-Feld­ effekttransistorbauteil eingeschaltet wird. Die integrierten Schaltungsbauteile sind jedoch üblicherweise Niederspannungs- MOS-Feldeffekttransistorteile, die in der Nähe des Erdpotentials betrieben werden müssen, damit sie mit dem Rest der Schaltung in Verbindung stehen können, die sich außerhalb des Chips befindet. Entsprechend werden diskret aufgebaute Leistungs-MOS-Feldeffekt­ transistoren mit getrennten, außerhalb des Chips angeordneten Steuereinrichtungen für hochliegende Schalteranwendungen ver­ wendet.

Der Erfindung liegt die Aufgabe zugrunde, einen Hochleistungs- MOS-Feldeffekttransistor sowie eine integrierte Steuerschaltung hierfür zu schaffen, bei dem alle Bauteile auf dem gleichen Chip angeordnet sein können.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Erfindungsgemäß wird ein neuartiger mit lateraler Leitfähigkeit arbeitender Leistungs-MOS-Feldeffekttransistor für hochliegende Schalteranwendungen geschaffen, der zwei übereinander angeordne­ te Oberflächenfeldverringerungsschichten mit jeweils gesteuerten Ladungsdichten verwendet, um eine Feldbelastungsverringerung an der Oberfläche des Chips sicherzustellen, wenn das Bauteil abge­ schaltet ist, und um eine Hochspannungsisolation des Source- Bereiches von dem Substrat des Chips sicherzustellen, wenn das Bauteil eingeschaltet ist, wobei dennoch eine ausreichende un­ verarmte Ladung verbleibt, um die Leitung des Laststromes zu ermöglichen. Eine Niederspannungsschaltung kann in das Substrat integriert und so angeordnet werden, daß sie ihren Potentialpe­ gel mit der Änderung der Source-Spannung von der niedrigen Spannung im abgeschalteten Zustand des Bauteils zur hohen Spannung beim eingeschalteten Zustand des Bauteils ändert.

Im einzelnen ist erfindungsgemäß ein erster Oberflächenfeldver­ ringerungsbereich über einem Substrat ausgebildet. Die in dem ersten Bereich enthaltene Ladung (Ladungsdichte) liegt zwischen 1,5×10¹²-2,0×10¹² Ionen/cm². Ein Drain-Bereich vom gleichen Leitfähigkeitstyp und ein mit seitlichem Abstand ange­ ordneter Hauptbereich (der in manchen Fällen als Basis- oder Kanalbereich bezeichnet wird) mit entgegengesetztem Leitfähig­ keitstyp sind in dem ersten Oberflächenfeldverringerungsbereich ausgebildet. Ein Source-Bereich ist in dem Kanalbereich ausge­ bildet, um einen Kanal zu bilden, der durch eine Gate-Elektrode invertiert werden kann, die mit Abstand oberhalb des Kanals angeordnet ist.

Ein zweiter Oberflächenfeldverringerungsbereich mit gegenüber dem ersten Oberflächenfeldverringerungsbereich entgegengesetztem Leitfähigkeitstyp wird dann beispielsweise durch Implantations- und Eintreibschritte in der Oberfläche des ersten Feldver­ ringerungsbereiches ausgebildet und lateral zwischen dem Haupt­ bereich und den Drain-Bereichen angeordnet. Der zweite Ober­ flächenfeldverringerungsbereich weist eine Ladungsdichte von ungefähr 1×10¹² Ionen/cm² auf.

Diese neuartige Stuktur ermöglicht die Verwendung des Chips für hochliegende Schaltanwendungen aus zwei Gründen. Erstens können der Hauptbereich und der Source-Bereich auf ungefähr Netz­ spannungspotential, beispielsweise bis zu 600 Volt, gegenüber dem geerdeten Substrat gelegt werden. Zweitens können der Haupt­ bereich und der Source-Bereich auf ein Potential nahe des Substratpotentials gelegt werden und dennoch 600 Volt gegenüber dem Drain-Bereich widerstehen. Der Grund hierfür ist folgender: Der erste Oberflächen-Feldverringerungsbereich, der vertikal zwischen dem zweiten Feldverringerungsbereich und dem Substrat angeordnet ist, weist eine derartige Ladungsdichte (beispiels­ weise 2×10¹² Ionen/cm²) auf, daß er vollständig vor einem Lawinendurchbruch verarmt wird, weil er von seiner Oberseite her durch den zweiten Bereich und von seiner Unterseite her von dem Substrat aus verarmt wird. Der obere zweite Oberflächenfeld­ verringerungsbereich wird auf einem Potential festgehalten, das nahe dem des Hauptbereichs liegt. Dies bedeutet, daß die Haupt­ bereichs-/Drain-Grenzschicht bei der Verarmung einen Durchgriff auf den zweiten Oberflächenfeldverringerungsbereich bewirkt, sodaß ihr Potential auf ein Potential festgelegt wird, das dem des Hauptbereichs angenähert ist. Wenn jedoch sowohl der Haupt­ bereich als auch die Drain-Bereiche eine hohe Spannung gegenüber dem Substrat aufweisen (wenn das Bauteil eingeschaltet ist), so wird der erste Oberflächenfeldverringerungsbereich lediglich von einer Seite her verarmt. Die Ladungsdichte von 2×10¹² Ionen/cm² ist in diesem Falle hoch genug, um eine vollständige Verarmung zu verhindern und es wird ein Durchgriffs-Durchbruch von dem Hauptbereich zum Substrat verhindert, wobei gleichzeitig eine ausreichende nicht verarmte Ladung geschaffen wird, um einen einen niedrigen Widerstand aufweisenden Leitungspfad von der Source-Elektrode zur Drain-Elektrode über den ersten lateralen Oberflächenfeldverringerungsbereich zu bilden.

Die Verwendung eines Oberflächenfeldverringerungsbereiches ist aus der Literaturstelle "High Voltage, High Current Lateral Devices", H.M.V. Vaes und J.A. Appels, IEDM 1980, Seiten 87-89 bekannt. Diese Literaturstelle beschreibt jedoch nicht die An­ wendung der Oberflächenfeldverringerungstheorien auf hochliegen­ de oder hochspannungsseitige MOS-Leistungsfeldeffekttransistoren.

Eine integrierte Steuerschaltung wie zum Beispiel eine Steuer­ schaltung vom 15-Volt-CMOS-Typ ist in das gleiche Chipsubstrat integriert, um die Gate-Elektrode des MOS-Leistungsfeldeffekt­ transistorbauteils zu steuern. Die CMOS-Steuerschaltung kann ein oder mehrere Abschnitte einschließen, die in ein oder mehrere Bereiche des Substrates integriert sind, die in geeig­ neter Weise von der Haupt-Leistungsstruktur isoliert sind. Eine geeignete Pegelschieberschaltung wird verwendet, um den Gate- Spannungspegel mit der Source-Elektrodenspannung zu verschieben.

Bei einer ersten Ausführungsform der Erfindung fließt der Strom auf einem Pfad, der sich lateral durch einen Inversions­ kanal und dann vertikal nach unten und seitlich in der gleichen Richtung unter den zweiten Oberflächenfeldverringerungsbereich in Richtung auf den Drain-Bereich erstreckt.

Bei einer zweiten Ausführungsform der Erfindung ist der Strom­ pfad von dem Source-Bereich ein einspringender Weg, der eine erste laterale Komponente in einer Richtung, eine vertikale Komponente und dann einen lateralen Pfad aufweist, der sich in entgegengesetzter Richtung unter den Hauptbereich und in Rich­ tung auf den Drain-Bereich erstreckt. Diese letztere Aus­ führungsform vergrößert die Widerstandsfähigkeit, weil ein Lawinendurchbruchsstrom nicht unter den Source-Bereich fließt, sodaß der parasitäre NPN-Bereich nicht aktiv wird.

Die gleiche grundlegende Siliziumstruktur kann außerdem dazu verwendet werden, um ein hochliegendes oder umtenliegendes Hochspannungs-P-Kanalbauteil, einen hochliegenden oder unten­ liegenden P-Kanaltransistor vom bipolaren Typ mit isolierter Gate-Elektrode und einen untenliegenden N-Kanaltransistor vom bipolaren Typ mit isolierter Gate-Elektrode zu bilden. Bei einer weiteren Ausführungsform ermöglicht die Erfindung die Ausfüh­ rung einer monolithischen Hochspannungs-Brückenschaltung, die aus der Kombination eines bipolaren PMOS-Transistors mit isolierter Gate-Elektrode und eines bipolaren NMOS-Transistors mit isolier­ ter Gate-Elektrode besteht.

Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.

In der Zeichnung zeigen:

Fig. 1 ein Schaltbild eines bekannten untenliegenden Schalters,

Fig. 2 ein Schaltbild eines bekannten hochliegenden Schalters,

Fig. 3 ein Schaltbild eines bekannten Brückentreibers, wobei die Steuerbauteile in Blockschaltbildform dargestellt sind,

Fig. 4 ein Schaltbild einer gut bekannten Gegenwirkungs- Konverterschaltung, wobei die Steuerbauteile in Blockschaltbildform dargestellt sind,

Fig. 5 eine stark vergrößerte und schematische Draufsicht auf einen Chip gemäß einer Ausführungsform der Erfindung, wobei die Drain- und Source-Elektroden in ineinander verschränkter Form dargestellt sind,

Fig. 6 eine Querschnittsansicht eines Teils der Fig. 5 entlang der Schnittlinie 6-6 nach Fig. 5

Fig. 7 bis 12 eine stark vergröberte und vergrößerte Ansicht eines Halbleiterplättchens zur Erläuterung der Herstellungs­ schritte für das Bauteil nach den Fig. 5 und 6,

Fig. 13 eine der Fig. 6 ähnliche Ansicht, die jedoch eine zweite Ausführungsform der Erfindung zeigt.

Wie dies weiter oben erwähnt wurde, ermöglicht es die vorliegende Erfindung, Niederspannungssteuerschaltungen in den gleichen Chip zu integrieren, der einen Leistungs-MOS-Feldeffekttran­ sistorabschnitt enthält, wobei sowohl die Source- als auch die Drain-Bereiche ein hohes Potentential annehmen können. Um An­ wendungen zu erläutern, bei denen dies auftreten kann, und um die Ausdrücke "untenliegendes Schalten" und "hochliegendes Schalten" besser erläutern zu können, sind Beispiele für diese beiden Fälle in den Fig. 1 bzw. 2 gezeigt.

Bei dem untenliegenden Schalter nach Fig. 1 ist eine Last (20) zwischen einer Spannungsquelle (V+) und einem Leistungs-MOS- Feldeffekttransistor (21) eingeschaltet.

Der Leistungs-MOS-Feldeffekttransistor (21) weist eine übliche Drain-Elektrode, eine Source-Elektrode und eine Gate-Elektrode auf, die mit den Buchstaben D, S bzw. G bezeichnet sind. Der Leistungs-MOS-Feldeffekttransistor (21) kann ein N-Kanalbauteil vom Anreicherungstyp sein. Die Drain-Elektrode ist mit der Last (20) verbunden, während die Source-Elektrode mit niedrigem Potential oder Erde verbunden ist. Um Leistung an die Last an­ zulegen, wird der Leistungs-MOS-Feldeffekttransistor (21) dadurch eingeschaltet, daß ein geeignetes Potential, beispiels­ weise 10 Volt gegenüber Erde, an die Gate-Elektrode angelegt wird. Das Bauteil leitet dann und das Potential der Drain-Elek­ trode sinkt von der Spannnung (V+) auf eine relativ niedrige Spannung oberhalb der Source-Spannung ab. Damit liegt bei dem untenliegenden Schalter nach Fig. 1 die Source-Elektrode immer ungefähr auf Erdpotential, und lediglich das Potential der Drain-Elektrode steigt auf eine hohe Spannung an.

Die Source-Elektrode des Leistungs-MOS-Feldeffekttransistors (21) ist mit dem Chip-Substrat verbunden. Daher ist es möglich, eine Niederspannungs-Steuerschaltung in das gleiche Substrat zu integrieren und sie von dem Leistungsabschnitt zu isolieren, wenn dies erwünscht ist. Derartige integrierte Leistungsschal­ tungen sind bekannt. Derartige Bauteile können jedoch nicht bei hochliegenden Schalteranwendungen verwendet werden, wie sie beispielsweise in Fig. 2 gezeigt sind. In Fig. 2 ist das hoch­ liegende Schalterbauteil in Verbindung mit der Last (20) und dem gleichen Leistungs-MOS-Feldeffekttransistor (21) nach Fig. 1 gezeigt. Wenn eine Spannung an die Gate-Elektrode angelegt wird, die ungefähr 10 Volt höher als die Spannung der Source-Elektrode ist, so schaltet sich der MOS-Feldeffekttransistor ein. Hierbei steigt die Source-Spannung auf einen Wert an, der nahezu gleich der Spannung (V+) ist. Daher liegen bei der Anordnung nach Fig. 2 sowohl die Drain-Elektrode als auch die Source-Elektrode auf einem hohen Potential. Weil die Source-Elektrode üblicherweise mit dem Substrat verbunden ist, nimmt das Substrat ebenfalls ein hohes Potential an. Entsprechend kann eine Niederspannungs- Steuerschaltung nicht in das gleiche Substrat integriert werden, das den Leistungs-MOS-Feldeffekttransistor (21) trägt, weil diese Steuerschaltung nicht ohne weiteres von außerhalb des Chips angeordneten Eingangsschaltungen isoliert werden kann.

Wie dies noch zu erkennen sein wird, wird erfindungsgemäß ein neuartiger Leistungsabschnitt für integrierte Leistungsschal­ tungen geschaffen, bei denen sowohl der Drain-Bereich als auch der Source-Bereich von dem Substrat isoliert sind, sodaß das Substrat auf niedrigem Potential liegen kann, selbst wenn sowohl die Drain- als auch die Source-Bereiche bei einer Anwendung mit hochliegendem Schalter auf hohes Potential gebracht werden. Weil das Substrat auf einem niedrigen Potential liegt, können Nieder­ spannungssteuerschaltungen ohne weiteres in das gleiche Substrat integriert werden.

Fig. 3 zeigt eine typische Anwendung, die sowohl einen hoch­ liegenden Schalter als auch einen untenliegenden Schalter für einen Halbbrücken-Leistungsausgang zeigt, wie dies in der Technik gut bekannt ist. In Fig. 3 sind daher zwei Leistungs- MOS-Feldeffekttransistoren (22 und 23) gezeigt, die jeweils identisch zu den Leistungs-MOS-Feldeffekttransistoren (21) nach den Fig. 1 und 2 sind, jedoch in Serie geschaltet sind, um eine Hälfte einer Vollwegbrücke zu bilden. Eine erste Ansteuerschal­ tung (24), die als hochliegende Ansteuerschaltung bezeichnet wird, ist mit der Gate-Elektrode des MOS-Feldeffekttransistors (22) verbunden, während eine als untenliegende Ansteuerschal­ tung bezeichnete Ansteuerschaltung (25) mit der Gate-Elektrode des Leistungs-MOS-Feldeffekttransistors (23) verbunden ist. Eine Pegelschieberschaltung (26) ist mit der hochliegenden Ansteuer­ schaltung (24) verbunden, um die Gate-Elektroden-Ansteuerung von dem auf Erde bezogenen Eingangspegel auf einen schwimmenden, auf die Source-Elektrode bezogenen Pegel zu verschieben. Diese Pegelverschiebung erfolgte üblicherweise unter Verwendung von diskreten Hochspannungsbauteilen oder unter Verwendung eines Trenntransformators.

Die Ausgangsspannung an der Gate-Elektrode des hochliegenden MOS-Feldeffekttransistors (22) beträgt von 505-515 Volt für eine Anwendung, bei der (V+) beispielsweise ungefähr 500 Volt beträgt. Ein Bootstrap-Kondensator (27) wird verwendet, um eine Spannung zur Ansteuerung der Gate-Elektrode zu liefern, die auf einer Spannung liegt, die höher als die der Source-Elektrode des Bauteils (22) ist. Eine Diode (27 a) lädt den Bootstrap-Kondensa­ tor (27) auf den Niederspannungs-Versorgungspegel auf, wenn das Potential der Source-Elektrode des MOS-Feldeffekttransistors (22) auf Erdpotential absinkt. Wenn die Source-Elektrode auf ein hohes Potential ansteigt, so steigt das Potential des Kondensa­ tors (27) gleichzeitig an. Die Ausgangsspannung der untenliegen­ den Ansteuerschaltung (25) sollte im Bereich von 5-15 Volt liegen, um den untenliegenden MOS-Feldeffekttransitor (23) zu steuern. Es ist möglich, die untenliegende Ansteuerschaltung (25) in das Chip-Substrat zu integrieren, das den Leistungs- MOS-Feldeffekttransistorabschnitt (23) enthält, weil die Substrat- und Source-Bereiche auf Erdpotential liegen. Die Source-Elektrode und das Substrat des hochliegenden MOS-Feld­ effekttransistors (22) steigen jedoch auf das Potential von ungefähr den 500 Volt der Spannungsquelle (V+) an, sodaß eine Niederspannungs-Ansteuerschaltung nicht in dieses Substrat in­ tegriert werden kann. Als Ergebnis werden Brückentreiber, wie sie beispielsweise in Fig. 3 dargestellt sind, üblicherweise als Hybrid-Bauteile mit diskreten Leistungs-MOS-Feldeffekttransis­ toren für die Bauteile (22 und 23) und mit getrennten Schaltun­ gen (24 und 25) für deren Steuerung hergestellt.

Fig. 4 zeigt ein weiteres Beispiel einer hochliegenden Leis­ tungs-MOS-Feldeffekttransistoranwendung. In Fig. 4 ist ein Gegenwirkungskonverter von gut bekannter Form gezeigt, bei dem ein Leistungs-MOS-Feldeffekttransistor (21) in der hochliegenden Weise gemäß Fig. 2 zwischen einer Spannungsquelle (V+), bei­ spielsweise 500 Volt, und der Last (20) eingeschaltet ist. Bei der Gegenwirkungs-Konverterschaltung ist weiterhin eine Diode (30) und ein Filter vorgesehen, das aus einer Drossel (31) und einem Kondensator (32) besteht. Eine Niederspannungs-Steuer­ schaltung (33) ist mit der Gate-Elektrode des MOS-Feldeffekt­ transistors verbunden, um dessen Leitfähigkeitszustand zu steuern, wie dies noch näher erläutert wird. Die Steuerschaltung kann vom CMOS-Typ sein und beispielsweise bei 15 Volt betrieben werden. Diese Schaltung kann die Funktionen einer Temperatur­ überwachung, einer Selbststartsteuerung, einer Tastverhältnis­ steuerung, einer Unterspannungsschutzschaltung und irgendeine andere Funktion einschließen, die für die Steuerschaltung irgendeines typischen Konverters oder Wandlers erwünscht ist. Alle diese Funktionen können in die Niederspannungs-Steuerschal­ tung (33) integriert werden.

Die Ausgangsspannung des Konverters kann beispielsweise 15 Volt +/-15% betragen und der Ausgangsstrom kann bis zu ungefähr 1A erreichen. Diese Konverter werden derart betrieben, daß der Leistungs-MOS-Feldeffekttransistor (21) mit einem vorgegebenen Tastverhältnis ein- und ausgeschaltet wird, sodaß bei seinem leitenden Zustand ein Strom von dem Ausgang des Bauteils über die Drossel (31) an die Last (20) für eine vorgegebene einstellbare Periode fließt, um eine konstante Ausgangsspannung aufrecht zu erhalten. Am Ende der Periode wird der Leistungs- MOS-Feldeffekttransostor (21) abgeschaltet, doch fließt ein Strom weiter durch die Drossel (31) und durch die Diode (30), die eine Freilaufdiode bildet. Die Größe der der Last zugeführ­ ten Ausgangspannung ist eine Funktion des Tastverhältnisses. Wenn beispielsweise die Eingangsspannung 300 Volt beträgt und die Ausgangsspannung 15 Volt beträgt, so sollte das Tastverhält­ nis auf ungefähr 5% eingestellt werden. Derartige Schaltungen arbeiten mit einem Wirkungsgrad von 60-70%.

Bisher war es bei üblichen Leistungs-MOS-Feldeffekttransistoren unmöglich, die CMOS-Steuerschaltung (33) nach Fig. 4 in das Substrat des Leistungs-MOS-Feldeffekttransistors (21) zu inte­ grieren. Dies ergibt sich daraus, daß das Substrat auf dem Potential der Source-Elektrode liegt und daß bei der Schaltung nach Fig. 4 sowohl die Drain-Elektrode als auch die Source- Elektrode ein Potential aufweisen, das fast auf die volle Spannung (V+) der Eingangsschaltung ansteigt.

Wie dies im folgenden beschrieben wird, weist die Ausführungs­ form der Erfindung einen Leistungs-MOS-Feldeffekttransistor­ abschnitt auf, bei dem sowohl die Source- als auch die Drain- Bereiche von dem Substrat des Chips isoliert sind, sodaß das Substrat bei Hochspannungsanwendungen (bei denen die Netz­ spannung größer als ungefähr 200 Volt ist) auf Erdpotential sowohl gegenüber den Drain- als auch den Source-Bereichen liegen kann. Entsprechend kann die Steuerschaltung (33), die eine Niederspannungs-Steuerschaltung ist, in das gleiche Substrat integriert werden, um eine neuartige integrierte Leistungs­ schaltung für hochliegende Schalteranwendungen zu schaffen.

Ein Ausführungsbeispiel dieses neuartigen Bauteils ist in den Fig. 5 und 6 gezeigt. Fig. 5 zeigt schematisch eine Geometrie, die ein integriertes Leistungshalbleiterplättchen oder Chip (40) annehmen kann. Im einzelnen zeigt die Anordnung nach Fig. 5 die integrierte Leistungsschaltung unter Verwendung einer ineinander verschränkten Geometrie für die Drain-Elektrode (41) und die Source-Elektrode (42). Diese Elektroden sind lediglich schema­ tisch dargestellt und es ist verständlich, daß eine große Viel­ zahl von ineinander verschränkten Fingern, beispielsweise 20 Fingern verwendet werden kann. Es können auch andere Geometrien verwendet werden, um die Grundgedanken der vorliegenden Erfin­ dung zu verwirklichen, wie dies anhand der Beschreibung der Fig. 6 noch näher erkennbar wird.

Irgendeine gewünschte integrierte Steuerschaltung kann in das Halbleiterplättchen (40) integriert werden. Diese integrierte Niederspannungs-Steuerschaltung ist schematisch als die Schaltung (43) nach Fig. 5 dargestellt, die elektrisch von den anderen Schaltungen und von den Source- und Drain-Elektroden des Leistungsbauteils isoliert ist. Weiterhin ist schematisch ein Hochspannungspegelschieber und eine Ansteuerschaltung (44) für die Gate-Elektrode des Leistungs-Feldeffekttransistors gezeigt, die auf ein Potential oberhalb der Netzspannung gebracht werden muß, um den leitfähigen Zustand des Leistungsbauteils aufrecht zu erhalten. Weil das Halbleiterplättchen oder Substrat immer mit dem niedrigsten oder Erdpotential verbunden ist, ist es mög­ lich, die Niederspannungssteuerschaltung in das Substrat (44) zu integrieren.

Fig. 6 zeigt die neuartigen Grenzschichtmuster, die in dem Halbleiterplättchen nach Fig. 5 verwendet werden, für die drei Finger, die entlang der Schnittlinie 6-6 nach Fig. 5 sichtbar sind.

Wie dies aus Fig. 6 zu erkennen ist, ist das Haupt-Chip-Substrat das P(-)-Substrat (40). Auf dem P(-)-Substrat (40) ist eine epitaxiale N(-)-Schicht (48) abgeschieden, die die verschiedenen Grenzschichten des neuartigen Leistungs-MOS-Feldeffekttransis­ tors vom lateralen Leitfähigkeitstyp aufnimmt. Die Schicht (48) bildet den ersten Oberflächenfeldverringerungsbereich, der ein­ gangs erwähnt wurde, und sie weist eine Ladungsdichte von 1,5×10¹²-2×10¹² Ionen/cm² , vorzugsweise 2,0×10¹² Ionen/ cm² auf.

In dem in Fig. 6 gezeigten Schnitt sind tiefe P(+) Isolations­ bereiche dargestellt, die den in Fig. 6 dargestellten Leistungs­ abschnitt von den integrierten Steuerabschnitten trennen, die in dem gleichen Halbleiterplättchen und in dem gleichen epitaxial abgeschiedenen Bereich (48) ausgebildet sind, der auch den Leistungsabschnitt aufnimmt.

Ein Hauptbereich (53) ist in der Schicht (48) ausgebildet und weist den charakteristischen vertieften P(+)-Mittelkörperab­ schnitt auf, der die Sperrspannung verbessert und das Einschal­ ten der parasitären bipolaren Transistoren verhindert. Der Hauptbereich (53) wird in manchen Fällen als Basisbereich be­ zeichnet, und zwar aufgrund des parasitären NPN-Transistors, der dieser Struktur eigen ist. Der P(+)-Hauptbereich erstreckt sich zu beiden Seiten hin zu eine niedrigere Leitfähigkeit auf­ weisenden P(-)-Bereichen (54 und 55). Ein Paar von N(+)-Source- Streifenbereichen (56 und 57) ist in dem Hauptbereich (53) ausgebildet und weist eine Selbstausrichtung mit den eine ge­ ringere Tiefe aufweisenden P(-)-Bereichen des P(+)-Basisberei­ ches auf. Der Abstand zwischen den Außenkanten der Source- Bereiche (51 und 59) und den Außenkanten der Bereiche (54 und 55) bildet Oberflächenkanäle, die durch eine geeignete Gate- Struktur invertiert werden können.

Eine Source-Elektrode (42) ist an der Oberfläche des Halbleiter­ plättchens mit Source-Bereichen (56 und 57) und dem Mittelbe­ reich des Kanalbereiches (52) verbunden. Die Oberflächenkanäle (54 und 55) weisen darüberliegende Gate-Oxydschichten (61 bzw. 62) und leitende Polysilizium-Elektroden (63 und 64) auf, die über den Gate-Oxydbereichen (61 und 62) liegen. Eine Silox­ schicht (65-66) (mit Phosphor dotiertes Siliziumdioxyd) liegt über den Gate-Oxyden (61 und 62) und den sich hiervon er­ streckenden Feldoxyden, um die Source- und Kanal-Struktur zu vervollständigen.

Zwei Drain-Elektroden (61) sind symmetrisch mit seitlichem Ab­ stand von der in der Mitte liegenden Source (42) angeordnet. Jede Drain-Elektrode (41) ist elektrisch mit N(+)-Diffusions- oder Drain-Bereichen (70) in der Schicht (48) verbunden.

Gemäß einem wesentlichen Merkmal der Erfindung sind zwei P(-) Oberflächenfeldverringerungsbereiche (71) in dem ersten Ober­ flächenfeldverringerungsbereich (48) zwischen den Kanälen (54 und 55) und jeweiligen der Drain-Streifen (70) ausgebildet. Die Bereiche (71) weisen jeweils eine Ladungsdichte von vorzugs­ weise 1×10¹² Ionen/cm² auf. Der laterale Abstand zwischen den Bereichen (53 und 71) muß sehr klein sein, vorzugsweise kleiner als 10 Mikron, und gut gesteuert sein. Ein zu kleiner Abstand schnürt den zur Verfügung stehenden Leitfähigkeitsraum ab. Ein zu großer Abstand ruft einen vorzeitigen Lawinendurch­ bruch hervor. Der Abstand kann zwischen 2-8 Mikron liegen und beträgt vorzugsweise 5 Mikron.

Die Struktur des Halbleiterplättchens nach Fig. 6 wird durch P(-)-Bereiche (80 und 81) vervollständigt, die sich von den Grenzschichtisolationen (50 und 51) aus erstrecken. Substrat­ elektroden (82 und 83) sind mit den P(+)-Diffusionen (50 und 51) verbunden und weisen das gleiche Potential wie die Substratelek­ trode (84) an der Unterseite des Halbleiterplättchens (40) auf. Die Bereiche (80 und 81) stellen eine richtige laterale Ver­ teilung des elektrischen Feldes von den Drain-Bereichen (70) zu den geerdeten Elektroden (82 und 83) sicher. Das Feldoxyd (90) liegt über den Bereichen (80 und 81), und Silox-Streifen (91, 92, 93 und 94) (die Segmente eines gemeinsamen Steifens sind) sind in der in Fig. 6 dargestellten Weise aufgebracht.

Die Struktur des neuartigen Leistungsabschnittes gemäß Fig. 6 ermöglicht die Integration von Niederspannungssteuerschaltungen, Hochspannungs-Pegelschieberschaltungen und Gate-Ansteuerschaltun­ gen in das gleiche Substrat, das den Leistungsabschnitt enthält. Die Steuerbauteile sind in das Niederspannungsubstrat (48) in irgendeinem Bereich integriert, der von dem Leistungsabschnitt isoliert oder getrennt ist, wie dies in Fig. 5 gezeigt ist. Entsprechend kann das neuartige integrierte Leistungs-Halblei­ terplättchen nach den Fig. 5 und 6 für hochliegende Schalteran­ wendungen verwendet werden. Es ist zu erkennen, daß die gleiche Technologie für allgemeine Leistungs-MOS-Feldeffekttransistor­ anwendungen verwendet werden könnte, doch liegt die Neuartigkeit in der Möglichkeit, ein hochliegendes Schalten auszuführen, weil sowohl die Source- als auch die Drain-Bereiche mit einer hohen Spannung bezüglich des Substrates (4) betrieben werden können.

Das Bauteil nach den Fig. 5 und 6 ist vom N-Kanal-Anreicherungs­ typ und weist sowohl vertikale als auch laterale Komponenten des stromleitenden Pfades auf. Wenn im Betrieb das Bauteil einge­ schaltet werden soll, so wird eine geeignete Spannung von bei­ spielsweise 0-10 Volt an die Polysilizium-Gate-Elektroden (63 und 64) angelegt. Hierdurch werden die Oberflächenkanäle (54 und 55) invertiert und es wird ein stromleitender Pfad von den Drain-Bereichen (70) unter die P(-)-Bereiche und dann in Vertikalrichtung nach oben durch den Bereich zwischen dem Hauptbereich (53) und den benachbarten Seiten der Bereiche (71) durch die Oberflächenkanäle (54 und 55) zu den Source-Bereichen (56 und 57) und zur Source-Elektrode (42) gebildet.

Bei einer hochliegenden Schalteranwendung kann die Drain- Elektrode direkt mit einer Spannungsquelle von ungefähr 500 Volt in einer Schaltung verbunden werden, die typischerweise von dem in Fig. 4 gezeigten Typ ist. Die Source-Elektrode (42) kann direkt mit einer Last verbunden werden. Wenn der Leistungs- MOS-Feldeffekttransistor-Abschnitt einschaltet, steigt das Potential der Source-Elektrode angenähert auf die 500 Volt der Drain-Elektrode abzüglich des Spannungsabfalls des sich von der Drain-Elektrode zur Source-Elektrode erstreckenden Strompfades durch das Substrat (48) an. Die Steuerschaltung zum Einschalten des Bauteils kann eine 15 Volt-CMOS-Schaltung sein, wie bei­ spielsweise die Schaltung (43) nach Fig. 5, die direkt in einen Grenzschicht-isolierten Bereich der Epitaxialschicht (48) integriert ist, die lediglich 15 Volt über Erdpotential liegt. Das Ausgangssignal dieser Schaltung muß dann über die 500 Volt mit Hilfe eines Pegelschiebers umgesetzt werden, um die Gate- Elektrode auf ein Potential oberhalb des Drain-Potentials anzuheben.

Betriebsweise des Bauteils nach Fig. 6

Die Art und Weise, wie die Oberflächenfeldverringerungsbereiche (48 und 71) zusammenwirken, um die Verwendung des Bauteils für hochliegende Schaltanwendungen zu ermöglichen, ist wie folgt:

Es sei zunächst angenommen, daß das Bauteil eingeschaltet ist. In diesem Fall liegen die Drain-Bereiche auf der Netzspannung, beispielsweise 500 Volt, während die Source-Bereiche (56 und 57) auf einem Potential von 500 Volt abzüglich des Spannungsabfalls liegen, der durch den Widerstand zwischen der Drain- und der Source-Elektrode hervorgerufen wird. Ein Verarmungsbereich breitet sich dann lediglich von dem P(-)-Substrat (40) aus. Wie dies gut bekannt ist, beträgt die Ladung, die auf jeder Seite irgendeiner Grenzschicht in Silizium verarmt wird, wenn das kritische Feld erreicht wird, ungefähr 1×10¹² Ionen/cm². Bei 500 Volt erreicht der Verarmungsbereich oder der Sperrschicht­ bereich nicht den Boden des Hauptbereichs (53) und eine nicht verarmte Schicht mit einer Ladungskonzentration von 1×10¹² Ionen/cm² verbleibt zwischen dem Verarmungsbereich, der sich von dem P(-)-Substrat (40) aus erstreckt, und den Unter­ seiten der Bereiche (53 und 71), sodaß laterale Leitungspfade zu den Drain-Bereichen unterhalb der Bereiche (71) gebildet werden. Es tritt kein Durchbruch von dem Hauptbereich (53) zum P(-)- Substrat (40) auf, weil der Verarmungsbereich den Bereich (53) nicht erreicht. Daher kann die Source-Elektrode auf einer hohen Spannung gegenüber dem Substrat liegen, wenn das Bauteil einge­ schaltet ist. Es sei bemerkt, daß die Struktur im eingeschalte­ ten Zustand einem lateralen JFET ähnelt, der aus dem P(-)- Bereich (40), dem N(-)-Bereich (48) und den P(-)-Bereichen (71) besteht, der lediglich von dem unteren P(-)-Bereich (40) eingeschnürt wird.

Als nächstes sei das Bauteil nach Fig. 6 bei entfernter Gate- Spannung und im abgeschalteten Zustand betrachtet. Die Source- Elektroden (56 und 57) und das Substrat liegen ungefähr auf Erdpotential, während die Drain-Bereiche (70) auf Netzspannungs­ potential liegen, das 500 Volt betragen kann. Der erste Feld­ verringerungsoberflächenbereich (48) ist nunmehr von beiden Seiten aus verarmt, nämlich von dem P(-)-Substrat (48) und den P(-)-Bereichen (71). Damit verarmt der Bereich (48) vollständig 1×10¹² Ionen/cm² von beiden Seiten, das heißt insgesamt 2×10¹² Ionen/cm². In ähnlicher Weise sind die P(-)-Bereiche (71) vollständig verarmt, wodurch eine Feldverringerung an der Oberfläche des Bauteils und nahe an Lawinendurchbruchsbedingun­ gen an der Grenzschicht zwischen dem P(-)-Substrat (40) und der Schicht (48) hervorgerufen wird.

Im einzelnen verarmt der N(-)-Bereich (48) von dem P(+)-Bereich (53) in Richtung auf die P(-)-Bereiche (71). Bei einer ziemlich niedrigen Spannung erreicht die Verarmung die Bereiche (71), sodaß deren Potential in die Nähe des Potentials des Bereiches (53) gebracht wird. Wenn dies erreicht ist, beginnt die Ver­ armung an der Grenzschicht zwischen den Bereichen (71 und 48), während sie gleichzeitig an der Grenzschicht zwischen dem Bereich (48) und dem Substrat (40) auftritt. Die gesamte Dotierung in den Bereichen (51 und 48) ist so bemessen, daß beide kurz vor Erreichen des kritischen Feldes an der Grenz­ schicht zwischen dem P(-)-Substrat und der N(-)-epi-Schicht (48) vollständig verarmt sind. Daher werden die Oberflächenfelder in der Nähe der Sperrgrenzschichten verringert, sodaß das kritische Feld in der Silizium-Hauptmasse erreicht wird, bevor es an der Oberfläche erreicht wird.

Die P(-)-Bereiche (71 und 48) ermöglichen die Verwendung von einen niedrigeren spezifischen Widerstand aufweisendem epitaxia­ lem Material, während eine hohe Sperrspannung beibehalten wird. Daher ist für ein vorgegebenes Bauteil der Einschaltwiderstand geringer.

Die Fig. 7-12 zeigen ein Verfahren, nach dem das neuartige Bauteil nach Fig. 6 hergestellt werden kann. Wie im Fall der Fig. 6 sind alle Abmessungen stark verzerrt und übertrieben, um die neuartigen Merkmale der beschriebenen Ausführungsform besser erläutern zu können.

Fig. 7 zeigt das Ausgangsplättchen für das Bauteil als P(-)- Substrat, das beispielsweise 0,63 mm (25 mil) dick sein kann und einen spezifischen Widerstand von 25 Ohm-cm aufweisen kann. Eine Vielzahl von Halbleiterplättchen wird üblicherweise zur glei­ chen Zeit hergestellt, beispielsweise in einer Halbleiterplatte mit einem Durchmesser von 12,7 cm. Eine phosphordotierte N(-)- Epitaxialschicht (48) mit einer Stärke von 20 Mikrometern und einem spezifischen Widerstand von 2,6 Ohm-cm wird mit Hilfe geeigneter Epitaxial-Techniken auf dem Substrat (40) ausgebildet.

Das Halbleiterplättchen (7) wird zunächst in geeigneter Weise gereinigt und mit einem Siliziumoxydüberzug mit einer Dicke von ungefähr 5000 Ångström oxidiert. Die Oxydschicht wird dann mit einer Maske versehen und geätzt, um Fenster zu bilden, die die Bildung der P(+)-Isolationsbereiche (50 und 51) nach Fig. 8 ermöglichen. Die Isolationsringe (50 und 51) weisen eine Tiefe von ungefähr 25 Mikrometern auf, und sie können mit Hilfe einer Bordiffusion über ungefähr 16 Stunden bei 1200 Grad Celsius gebildet werden, und zwar so lange, bis der spezifische Ober­ flächenwiderstand ungefähr 10 Ohm pro Quadrat beträgt.

Danach wird, wie dies in Fig. 9 gezeigt ist, ein zweiter Maskierungs- und Ätzschritt ausgeführt, um die Feldverringe­ rungs-Oberflächenimplantation der Bereiche (71, 80 und 81) herzustellen. Dies wird mit Hilfe einer Bor-Implantation mit einer Gesamtdosis von ungefähr 5×10¹² durchgeführt, worauf ein Eintreibvorgang für ungefähr 5 Stunden bei 1200 Grad Celsius folgt. Am Ende des Eintreibvorganges sollte der Flächenwider­ stand ungefähr 10 000 Ohm pro Quadrat betragen und die Tiefe der P(-)-Bereiche (71) sollte ungefähr 5 Mikrometer sein.

Danach wird ein Feldoxyd (110) bis zu einer Dicke von ungefähr 1,1 Mikrometern aufgewachsen. Ein Teil der Bor-Implantation geht in dieses Oxyd hinein verloren. Unabhängig davon, welches Ver­ fahren für die Ausbildung für die Ausbildung des Feldverringe­ rungsoberflächenbereiches (71) verwendet wird, sollte bei der bevorzugten Ausführungsform die abschließende Ladung in diesen Bereichen ungefähr 1×10¹² Ionen/cm² betragen. Das Oxid (110) wird dann mit einer Maske abgedeckt und geätzt, worauf eine Bor-Implantation ausgeführt wird, um den P(+)-Bereich (52) zu bilden, der zu dem vertieften Teil des Hauptbereichs (53) nach Fig. 6 wird. Die bei diesem Schritt verwendete Bor-Implantation weist eine Dosis von 3×10¹⁴ auf, worauf ein Bor-Eintreibvor­ gang über zwei Stunden bei ungefähr 1050 Grad Celsius folgt.

Danach wird ein vierter Maskierschritt ausgeführt, bei dem Oxyd von den aktiven Bereichen entfernt wird. Das heißt, daß das Oxyd von den Flächen zwischen den P(-)-Bereichen (80 und 70) einerseits und (70 und 81) andererseits und von der Fläche zwischen den aufeinander gerichteten Kanten der Oberflächen­ feldverringerungsbereiche (70) entfernt wird. Danach erfolgt ein Gate-Oxydationsschritt, bei dem ein Gateoxyd mit einer Stärke von 800 Ångström aufgewachsen wird, worauf die Abschei­ dung von Polysilizium folgt.

Eine Polysilizium-Ätzung und eine Oxyd-Ätzung werden in einem fünften Maskierungsschritt ausgeführt um die Struktur nach Fig. 11 zu bilden. In Fig. 11 sind die Gate-Oxydsegmente (61 und 62), die Polysilizium-Gate-Elektroden (63 und 64) und die Feldoxydstreifen (111-114) gezeigt, die Segmente einer gemein­ samen Oxydbahn sind, die geätzt wurde.

In einem sechsten Maskierungsschritt wird eine Photoabdeck- Implantationsmaske gebildet, um die Ausbildung eines Hauptbe­ reiches zur Bildung der Kanalbereiche (54 und 55) zu ermög­ lichen. Hierbei wird eine Bor-Implantation mit einer Dosis von 7×10³ mit einem Diffusionseintreibvorgang für ungefähr 60 Minuten bei 1175 Grad Celsius verwendet. Das Plättchen wird dann oxidiert, um ungefähr 1800 Ångström zur Oxydbeschichtung hinzuzufügen.

Die N(+)-Source-Bereiche (56 und 57) werden dann durch einen Maskierungs- und Ätzschritt gebildet, auf den ein Arsen- Implantationsschritt mit einer Dosis von 5×10¹⁵ folgt, an den sich ein Eintreibvorgang für zwei Stunden bei 975 Grad Celsius anschließt, um die N(+)-Kanäle (56 und 57) gemäß Fig. 12 zu bilden.

Danach wird ein geeignetes Zwischenschicht-Dielektrikum auf das Bauteil nach Fig. 12 aufgebracht, wodurch sich die Struktur nach Fig. 6 ergibt. Nachfolgend wird ein Kontaktmasken- Ätzschritt ausgeführt, um die Kontaktbereiche freizulegen, und Aluminium mit einer Stärke von einem Mikrometer wird über das geätzte Muster abgeschieden.

Ein neunter Maskierungsschritt wird ausgeführt, um den erforder­ lichen Aluminium-Ätzvorgang durchzuführen, wodurch die Kontakt­ kissen gebildet werden, worauf wiederum eine Silox-Kratzschutz­ abscheidung erfolgt. Eine abschließende und zehnte Maske wird dazu verwendet, einen Silox-Ätzvorgang durchzuführen.

Fig. 13 zeigt eine Querschnittsansicht des Grenzschichtmusters einer zweiten Ausführungsform der Erfindung. Das Bauteil nach Fig. 13 wird mit einer Topologie ausgeführt, die ähnlich der in Fig. 5 gezeigten ist, wobei die Fig. 13 eine Querschnittsansicht ähnlich der nach Fig. 6 darstellt.

Das Bauteil nach Fig. 13 unterscheidet sich von dem nach Fig. 6 dadurch, daß es einen modifizierten lateralen Strompfad zu den Drain-Bereichen aufweist, wodurch, wie dies noch näher erläutert wird, das Fließen eines Lawinendurchbruchsstroms unterhalb der N(+)-Source-Bereiche vermieden wird, sodaß der parasitäre bipolare NPN-Transistor nicht aktiv wird. Hierdurch wird die Widerstandsfähigkeit des Bauteils vergrößert. Ein weiterer Vorteil der Struktur nach Fig. 13 gegenüber der nach Fig. 6 besteht darin, daß sich das Gate-Oxyd nicht über den Drain- Driftbereich erstreckt und eine Stufe nach oben auf ein Feldoxyd aufweist.

In der folgenden Beschreibung der Fig. 13 sind die Bauteile, die im wesentlichen identisch zu den anhand der Fig. 6 beschriebenen Bauteilen sind, mit den gleichen Bezugsziffern bezeichnet. Weiterhin wird die neuartige Verwendung von zwei Feldverringe­ rungsoberflächenbereichen (48 und 71) mit unterschiedlichen Ladungskonzentrationen beibehalten, um die weiter oben beschrie­ benen Vorteile zu erzielen, die die Verwendung des Bauteils bei hochliegenden Schaltanwendungen ermöglichen.

Der Hauptbereich (53) nach Fig. 6 ist bei der Ausführungsform nach Fig. 13 in Form von zwei getrennten mit Abstand angeordne­ ten Kanalbereichen (200 bzw. 201) ausgebildet. Jeder Kanalbe­ reich weist einen vertieften P(+)-Bereich und einen flacheren P(-)-Bereich auf, in dem der Inversionskanal durch die Source- Bereiche (56 bzw. 57) ausgebildet ist. Im Hinblick auf diese Abänderung ist es nunmehr möglich, eine ebene einfache Gate- Oxydschicht (202) unterhalb der Polysilizium-Gate-Elektrode (203) zu verwenden. Daher ist die Herstellung des Bauteils einfacher als die des Bauteils nach Fig. 6.

Die Konfiguration des Gates in Fig. 13 trägt zu einer Verringe­ rung der Drift der Bauteileigenschaften bei, insbesondere hinsichtlich des Lawinendurchbruchswertes und der Stabilität des Bauteiles über die Zeit. Bei der Ausführungsform nach Fig. 6 ergibt sich ein starkes Feld, das eingefangene Ladungen in dem Gate-Bereich hervorrufen kann, wodurch die Feldverteilung in dem Silizium und entsprechend die Lawinendurchbruchsspannung geändert wird. Dieser Zustand wird bei der Ausführungsform nach Fig. 13 im wesentlichen dadurch beseitigt, daß die starken Felder an dem Gateoxyd verringert werden.

Ein wesentlicher Vorteil wird bei der Ausführungsform nach Fig. 13 durch die Auftrennung der Hauptbereiche in zwei ge­ trennte Bereiche (200 und 201) erzielt. Diese Struktur modifiziert den Strompfad von den Inversionskanälen in den P(-)-Bereichen zu den links- und rechtsgelegenen Drain-Bereichen (70). Diese Strompfade sind durch die Pfeile (210 bzw. 211) dargestellt, die Strompfade mit einspringenden Biegungen zeigen. Bei dieser Art von Struktur fließt der Lawinendurchbruchsstrom, der in den mit X und Y bezeichneten Bereichen fließt, nicht unter die N(+)-Source-Bereiche (56 und 57). Entsprechend schal­ ten die parasitären bipolaren NPN-Transistoren, die aus der Source (56), dem P(-)-Bereich der Basis (200) und dem Bereich (48) sowie der Source (57), dem P(-)-Bereich der Basis (201) und dem Bereich (48) bestehen, nicht ein und werden auch nicht aktiv. Hierdurch ergibt sich eine verbesserte Widerstandsfähig­ keit des Bauteils verglichen mit dem nach Fig. 6.

Die Feldverringerungsoberflächenbereiche (71) nach Fig. 6 finden sich auch in dem Bauteil nach Fig. 13 und tragen die gleiche Bezugsziffer, obwohl bei der Ausführungsform nach Fig. 13 die Bereiche (71) um die P(+)-Kanalbereiche (200 bzw. 201) in Berührung stehen. Ihre Funktionen sind jedoch identisch zu denen, wie sie anhand der Fig. 6 beschrieben wurden.

Bei der Herstellung der Ausführungsform nach Fig. 13 war das P(-)-Substrat (40) ein monokristallines Siliziumplättchen mit einem spezifischen Widerstand von 25 Ohm/cm für ein Bauteil, das eine Durchbruchsspannung von 550-600 Volt haben sollte. Der N(-)-Bereich (48) war ein Material mit 2,5 Ohm/cm und einer Dicke von ungefähr 20 Mikrometern. Die P(-)-Bereiche (71, 80 und 81) hatten jeweils eine Tiefe von ungefähr 3 Mikrometern. Die P(+)-Bereiche (200 und 201) hatten eine Tiefe von 4 Mikro­ metern an ihren tiefsten Punkten und eine Tiefe von ungefähr 3 Mikrometern an ihren flacheren Randbereichen. Der Abstand zwischen benachbarten Kanalbereichen (200 und 201) beträgt vorzugsweise ungefähr 5 Mikrometer. Die Breite jedes der Bereiche (200 und 201) betrug ungefähr 8 Mikrometer, und die Breite jedes der P(-)-Bereiche (71, 80 und 81) betrug ungefähr 50 Mikrometer. Jeder Drain-Bereich (70) hatte eine Tiefe von ungefähr 0,8 Mikrometern und eine Breite von 5-15 Mikrometern. Die Drain-Bereiche (70) sind von ihren benachbarten P(-)- Bereichen (71) durch einen Spalt von ungefähr 2-3 Mikron getrennt. Bei der Ausbildung der Bereiche (71) wird eine Ionen­ implantationsdosis von ungefähr 5×10¹² verwendet. Diese Dosis wird auf ungefähr 1×10¹² in weiteren Schritten verringert, in denen Oxyde aufgewachsen werden, sowie aufgrund einer kompensierenden Ladung vom N-Typ. Die P(-)-Bereiche der Kanalbereiche (200 und 201) werden durch eine Ionenimplantation unter Verwendung einer Dosis von ungefähr 7×10¹³ gebildet. Das Gateoxyd (202) weist eine Dicke von ungefähr 800 Ångström auf.

Ein weiterer Vorteil der Ausführungsform nach Fig. 13 besteht darin, daß der Abstand zwischen den Kanalbereichen (200 und 201), der ungefähr 5 Mikrometer beträgt, vollständig verarmt wird, wenn sich das Bauteil in seinem Sperrzustand befindet. Daher tritt keine elektrische Feldbeanspruchung in dem Bereich in der Nähe des Randes des Polysilizium-Gates (203) auf. Entsprechend tritt kein Lawinendurchbruch in diesem sehr kritischen Bereich auf.

Claims (16)

1. Feldeffekttransistor mit einem Substrat aus monokristallinem Halbleitermaterial, dadurch gekennzeichnet, daß eine erste Schicht (48) von einem ersten Leitfähigkeitstyp über dem Substrat (40) ausgebildet ist und einen ersten Feldverringerungsoberflächenbereich bildet, daß ein Hauptbereich (53) vom entgegengesetzten Leitfähigkeitstyp in der dem Substrat (40) entgegengesetzten Oberfläche der ersten Schicht (48) ausgebildet ist, daß ein Source-Bereich (56, 57) vom ersten Leitfähigkeitstyp in der Oberfläche der ersten Schicht (48) und in dem Hauptbereich (53) ausgebildet ist, daß der Source-Bereich (56, 57) mit Abstand von dem Rand des Hauptbereichs (53) angeordnet ist und einen Oberflächenkanal (54, 55) an der Oberfläche des Substrates (40) bildet, daß ein Gate-Oxyd (61, 62) und eine Gate-Elektrode (63, 64) oberhalb des Oberflächenkanals (54, 55) ausgebildet sind, daß ein Drain-Bereich (70) vom ersten Leitfähigkeitstyp in der Oberfläche der ersten Schicht (48) mit lateralem Abstand von dem Hauptbereich (53) ausgebildet ist, daß ein zweiter Bereich (71) vom entgegengesetzten Leitfähigkeitstyp in der Oberfläche des Substrates (50) ausgebildet und zwischen dem Hauptbereich (53) und dem Drain-Bereich (70) eingefügt ist und einen zweiten Oberflächenfeldverringerungsbereich bildet, sodaß der Stromfluß von dem Oberflächenkanal (54, 55) eine vertikale Komponente von der Oberfläche bis zu einer Tiefe größer als die Tiefe des zweiten Oberflächenfeldverringerungs­ bereiches (71) und eine laterale Komponente unterhalb dieses zweiten Oberflächenfeldverringerungsbereiches aufweist, daß der erste Bereich (48) eine Gesamtladungsdichte aufweist, die angenähert gleich der Ladung ist, die sowohl von der Oberseite als auch der Unterseite des ersten Bereiches verarmt wird, wenn das Bauteil abgeschaltet ist und das Feld in dem ersten Bereich gerade kleiner als das kritische Feld ist, und daß der zweite Bereich (71) eine Gesamtladungsdichte von angenähert 1×10¹² Ionen/cm² aufweist.

2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß eine mit der Gate-Elektrode verbundene Niederspannungs- Steuerschaltung (43) in das Substrat (40) integriert und elektrisch von dem Potential der Source- und Drain-Bereiche isoliert ist, und daß das Substrat (40) ein niedriges Potential bezüglich des Potentials aufweist, das im Betrieb an die Drain- und Source-Bereiche angelegt ist.

3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Source-Elektrode (42) und eine Drain-Elektrode (41) über der Oberfläche ausgebildet sind, daß die Source-Elektrode (42) mit den Basis- und Source- Bereichen (53, 56, 57) verbunden ist, und daß die Drain-Elektrode (41) mit dem Drain-Bereich (70) verbunden ist.

4. Feldeffekttransistor nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß der zweite Bereich (71) eine Tiefe aufweist, die ungefähr gleich oder größer als die Tiefe des Drain-Bereiches (70) und größer als die Tiefe des Source-Bereiches (56, 57) ist.

5. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Hauptbereich (53) aus ersten und zweiten mit Abstand angeordneten Segmenten besteht, auf denen jeweils ein jeweiliges Segment des Source-Bereiches ausgebildet ist, und daß der Drain- Bereich erste und zweite mit lateralem Abstand angeordnete Segmente umfaßt, die mit lateralem Abstand außerhalb der ersten und zweiten Hauptbereichs-Segmente angeordnet sind, sodaß die laterale Komponente des Stromflusses zwei jeweilige Pfade unterhalb der beiden Hauptbereichssegmente einschließt.

6. Feldeffekttransistor nach einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß das Substrat (40) vom zweiten Leitfähigkeitstyp ist.

7. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gesamtladung in dem ersten Bereich (48) zwischen 1,5×10¹² Ionen/cm² und 2×10¹² Ionen/cm² liegt.

8. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Hauptbereich und die Source- und Drain-Bereiche langgestreckt sind und parallel zueinander verlaufen.

9. Feldeffekttransistor nach Anspruch 8, dadurch gekennzeichnet, daß ein zweiter Drain-Bereich und ein dritter Oberflächenfeldverringerungsbereich vorgesehen sind, die jeweils langgestreckt sind und parallel zu den Drain- Bereichen und den zweiten Bereichen verlaufen, daß der Hauptbereich symmetrisch zwischen den zweiten und dritten Bereichen und mit Abstand hiervon angeordnet ist, und daß der Drain-Bereich und die zweiten Drain-Bereiche symmetrisch lateral außerhalb der zweiten bzw. dritten Bereiche angeordnet sind.

10. Feldeffekttransistor nach einem der Ansprüche 7-9, dadurch gekennzeichnet, daß die Gesamtladung in dem Oberflächenfeldverringerungsbereich 2×10¹² beträgt.

11. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Source- und Drain-Bereiche im Betrieb ein Potential von mehr als ungefähr 100 Volt gegenüber dem Substratpotential erreichen können.

12. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Substrat vom zweiten Leitfähigkeitstyp ist.

13. Leistungs-MOS-Feldeffekttransistor-Chip mit einem Leistungsabschnitt und einer Niederspannungs-Steuerschaltung, die in den Chip integriert sind, dadurch gekennzeichnet, daß der Leistungsabschnitt einen mit einer Source-Elektrode verbundenen Source-Bereich, einen Hauptbereich, der den Sorce-Bereich enthält und einen invertierbaren Kanal hiermit bildet, einen Drain-Bereich, der mit Abstand von dem Kanalbereich angeordnet und mit einer Drain-Elektrode verbunden ist, eine Gate-Isolierschicht, die oberhalb des invertierbaren Kanals angeordnet ist, und eine Gate-Elektrode umfaßt, die auf der Gate-Isolierschicht angeordnet ist, daß die Source-, Haupt- und Drain-Bereiche in der Oberfläche eines ersten Halbleiterbereiches ausgebildet sind, und daß ein zweiter Bereich mit einem von dem der Source- und Drain-Bereiche abweichenden Leitfähigkeitstyp in der Oberfläche des ersten Bereiches ausgebildet und zwischen den Drain- und Source-Bereichen angeordnet ist, wobei der erste Bereich eine Ladungskonzentration von 1,5×10¹² bis 2×10¹² Ionen/cm² aufweist.

14. Bauteil nach Anspruch 13, dadurch gekennzeichnet, daß der zweite Bereich eine Ladungskonzentration von ungefähr 1×10¹² Ionen/cm² aufweist.

15. Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Gate ein Polysilizium-Gate ist, das in einer einzigen flachen Ebene angeordnet ist.

16. Feldeffekttransistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gesamtladung in dem ersten Bereich zwischen 1,5×10¹² Ionen/cm² und 2×10¹² Ionen/cm² liegt.