微软雅黑, 'Microsoft YaHei';">最近最火的技术莫过于，华为重磅突破：1.4纳米芯片的空间折叠技术，本文借用华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲中的图片科普下这项技术。这张图的主题是“芯片互连技术（Interconnection of Chips）”。它系统地展示了随着半导体技术的发展，芯片之间的封装与连接方式是如何演进的。

整张图的核心线索是中间那根红色的箭头——触点间距（Pitch）的不断缩小。间距越小，单位面积内能容纳的连接线就越多，这意味着芯片间的数据传输带宽更大、延迟更低、功耗更小。

以下是对图中各个模块的详细解读：

1. 左侧：真实的芯片物理截面 (Chip Cross-section)

这一部分通过显微剖面图，向我们展示了芯片内部及封装互连的几种关键物理结构，自上而下包括：FEOL & BEOL：

FEOL（前道工序）是底层的晶体管等器件；BEOL（后道工序）是芯片内部的金属布线层。

ubump（微凸块）：用于高密度、短距离的芯片间连接。

TSV（硅通孔）：贯穿整个硅片的垂直通道，是实现 3D 芯片堆叠（让芯片像盖楼一样垂直相连）的关键技术。C4 凸块：相对较大的传统倒装焊料球，通常用于将芯片连接到封装基板上。

2. 右侧：互连技术的演进路线（按间距划分）

图表的右半部分将互连技术及其对应的应用场景，按照 Pitch（间距）的缩小分为了三个主要阶段：

第一阶段：传统封装时代（Pitch：1000-100um）

技术 (PCB & MCM)：多芯片模块（MCM）。芯片（Die）通过 C4 凸块连接到基板（Substrate），基板再通过 BGA 锡球连接到主板（PCB）上。

特点：连接间距较大，属于传统的 2D 封装，通信带宽和密度受限。

第二阶段：2.5D 高级封装时代（Pitch：50-25um）

技术 (Fan-out 扇出型封装)：引入了中介层（Interposer）或硅桥接器（Bridge）。多个裸片通过更密集的$mu$bump连接到中介层上，实现高密度的数据交换。

对应应用 (下排图示)：

Chiplet（小芯片）：将原本巨大的一块单片逻辑芯片拆分成多个小模块，通过这种技术拼接在一起，提高良率并降低成本。这个我们之前有文章《中国智能汽车芯片的新希望 - Chiplet》介绍。

HBM3/HBM3E（高带宽内存）：将多层 DRAM 存储芯片（Die 0 到 Die N）通过TSV技术垂直打通并堆叠在逻辑控制芯片上，极大提升了内存带宽。

第三阶段：3D 异构集成时代（Pitch：10um 甚至更小）

技术 (Hybrid Bonding 混合键合)：这是目前最前沿的互连技术。它彻底抛弃了凸块（bump），直接将两块芯片表面的铜焊盘在分子层面对齐并压合在一起（如右上角 HB 放大图所示）。

对应应用 (下排图示)：

Cache Stacking（缓存堆叠）：能够将大容量的 SRAM 缓存直接“贴”在逻辑芯片（CPU/GPU）的正上方。

Chip Group（复杂芯片组）：结合 2.5D 和 3D 技术，将逻辑核心、接口、缓存、内存完全异构集成在一起，形成超级芯片。

总结：

这张图完整勾勒了芯片行业为了延续摩尔定律所采取的“接力赛”：当单颗芯片在 2D 平面上缩小晶体管越来越困难时，业界正在通过缩小互连间距和向 3D 垂直空间堆叠的方式，来持续提升芯片的整体性能，这也就是华为重磅突破：1.4纳米芯片采用的空间折叠技术。

主要信息来源：2026 IEEE国际电路与系统研讨会 (ISCAS 2026)华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲

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       原文标题 : 一图看懂华为重磅突破：1.4纳米芯片的空间折叠技术