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WO2025177134A1 - Method for manufacturing semiconductor device, and semiconductor device - Google Patents

Method for manufacturing semiconductor device, and semiconductor device

Info

Publication number
WO2025177134A1
WO2025177134A1 PCT/IB2025/051676 IB2025051676W WO2025177134A1 WO 2025177134 A1 WO2025177134 A1 WO 2025177134A1 IB 2025051676 W IB2025051676 W IB 2025051676W WO 2025177134 A1 WO2025177134 A1 WO 2025177134A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
region
metal oxide
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/IB2025/051676
Other languages
French (fr)
Japanese (ja)
Inventor
島行徳
肥塚純一
神長正美
熊倉佳代
渡邊正寛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of WO2025177134A1 publication Critical patent/WO2025177134A1/en
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
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    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
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    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
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    • H—ELECTRICITY
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    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40—Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a manufacturing method thereof.
  • One embodiment of the present invention relates to a transistor and a manufacturing method thereof.
  • One embodiment of the present invention relates to a display device including a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components with chips housed in packages are examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.
  • transistors containing transistors are widely used in electronic devices. For example, in display devices, pixel size can be reduced and resolution can be increased by reducing the area occupied by transistors. For this reason, there is a demand for miniaturized transistors.
  • Devices requiring high-definition display devices such as those for virtual reality (VR), augmented reality (AR), substitutional reality (SR), and mixed reality (MR), are being actively developed.
  • VR virtual reality
  • AR augmented reality
  • SR substitutional reality
  • MR mixed reality
  • EL organic electroluminescence
  • LEDs Light Emitting Diodes
  • Patent Document 1 discloses a high-definition display device that uses organic EL elements.
  • An object of one embodiment of the present invention is to provide a semiconductor device having a transistor with high on-state current. Another object is to provide a semiconductor device having a transistor with high field-effect mobility. Another object is to provide a semiconductor device having a micro-sized transistor. Another object is to provide a semiconductor device having a transistor with a short channel length. Another object is to provide a semiconductor device having a transistor with favorable electrical characteristics. Another object is to provide a semiconductor device that operates at high speed. Another object is to provide a semiconductor device that occupies a small area. Another object is to provide a semiconductor device with low wiring resistance. Another object is to provide a semiconductor device or display device with low power consumption. Another object is to provide a highly reliable transistor, semiconductor device, or display device.
  • Another object is to provide a high-resolution display device. Another object is to provide a manufacturing method for the above-described transistor, semiconductor device, or display device. Another object is to provide a manufacturing method for a highly productive transistor, semiconductor device, or display device. Another object is to provide a novel transistor, semiconductor device, or display device, or a manufacturing method thereof.
  • One embodiment of the present invention is a method for manufacturing a semiconductor device, including: forming a crystalline metal oxide film over a layer; forming a mask layer over a first region of the metal oxide film; supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element; and removing the second region by etching to expose a surface of the layer; the first element is a noble gas; the concentration of the first element in the second region is greater than or equal to 1 ⁇ 10 atoms/cm and less than or equal to 1 ⁇ 10 atoms/cm; and the layer has a region that overlaps with the second region and contains the first element.
  • One embodiment of the present invention is a method for manufacturing a semiconductor device, including: forming a crystalline metal oxide film over a layer; forming a mask layer over a first region of the metal oxide film; supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element; performing heat treatment to diffuse impurities from the first region to the second region; and removing the second region by etching to expose a surface of the layer; the first element is a noble gas; and the concentration of the first element in the second region is 1 ⁇ 10 atoms/cm or more and 1 ⁇ 10 atoms/cm or less .
  • the temperature of the heat treatment is preferably 200°C or higher and 450°C or lower.
  • the impurity is preferably one or more selected from hydrogen, carbon, and hydrocarbons.
  • the metal oxide film preferably contains indium.
  • a transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching to control conduction or non-conduction.
  • transistor includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
  • source and drain may be interchangeable when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, the terms “source” and “drain” may be used interchangeably in this specification.
  • the source and drain of a transistor may also be referred to as the source terminal and drain terminal, or the source electrode and drain electrode, as appropriate depending on the situation.
  • Gate and back gate are interchangeable. Therefore, in this specification, the terms “gate” and “back gate” can be used interchangeably. Note that the names of the gate and back gate of a transistor can be appropriately changed to gate electrode and back gate electrode, etc., depending on the situation.
  • connection includes, as an example, “electrical connection.”
  • electrical connection is sometimes used to define the connection relationship between circuit elements as a physical entity.
  • electrical connection includes “direct connection” and “indirect connection.”
  • a and B are directly connected means that A and B are connected without the intervention of a circuit element (e.g., a transistor, a switch, etc.; note that wiring is not a circuit element).
  • a and B are indirectly connected means that A and B are connected via one or more circuit elements.
  • on-current refers to the drain current (also referred to as Id) when a transistor is in the on state (also referred to as the conductive state).
  • the on state refers to a state in which the voltage between the gate and source (gate voltage, also referred to as Vg or Vgs) is equal to or greater than the threshold voltage (also referred to as Vth) for an n-channel transistor, and a state in which it is equal to or less than the threshold voltage for a p-channel transistor.
  • off-state current refers to the leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or cut-off state).
  • the off state refers to a state in which the voltage between the gate and source is lower than the threshold voltage for an n-channel transistor, and higher than the threshold voltage for a p-channel transistor.
  • parallel refers to a state in which two lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. This includes cases in which the angle is between -5 degrees and 5 degrees, inclusive.
  • approximately parallel refers to a state in which two lines are arranged at an angle of between -30 degrees and 30 degrees, inclusive.
  • Perpendicular refers to a state in which two lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. This includes cases in which the angle is between 85 degrees and 95 degrees, inclusive.
  • approximately perpendicular refers to a state in which two lines are arranged at an angle of between 60 degrees and 120 degrees, inclusive.
  • top surface shapes that match or roughly match means that at least a portion of the contours of stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or outside the lower layer; in these cases, the term "top surface shapes that match or roughly match” may also be used. Furthermore, when the top surface shapes match or roughly match, it can also be said that "the edges match or roughly match” or “the edges are aligned or roughly aligned.”
  • a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined relative to the substrate surface or the surface on which the structure is to be formed.
  • the angle between the inclined side and the substrate surface or the surface on which the structure is to be formed is sometimes referred to as the taper angle.
  • step discontinuity refers to the phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (e.g., a step, etc.).
  • an island-like metal oxide layer refers to a state in which the metal oxide layer is physically separated from the adjacent metal oxide layer.
  • a device fabricated using a metal mask or FMM fine metal mask, high-resolution metal mask
  • a device with an MM (metal mask) structure a device with an MML (metal maskless) structure.
  • MML structure devices can be manufactured without using a metal mask, they can exceed the upper limit of resolution resulting from the alignment accuracy of the metal mask.
  • MML structure devices can eliminate the need for equipment related to metal mask manufacturing and the metal mask cleaning process.
  • MML structure devices are suitable for mass production because they enable low manufacturing costs.
  • SBS Side By Side
  • the SBS structure allows the materials and configuration to be optimized for each light-emitting element, broadening the range of material and configuration options and making it easier to improve brightness and reliability.
  • holes or electrons may be referred to as "carriers.”
  • the hole injection layer or electron injection layer may be referred to as a "carrier injection layer”
  • the hole transport layer or electron transport layer may be referred to as a “carrier transport layer”
  • the hole block layer or electron block layer may be referred to as a “carrier block layer.”
  • the above-mentioned carrier injection layer, carrier transport layer, and carrier block layer may not always be clearly distinguishable.
  • one layer may have the functions of two or three of the carrier injection layer, carrier transport layer, and carrier block layer.
  • a light-emitting element has an EL layer between a pair of electrodes (a first electrode and a second electrode).
  • the light-emitting element has a first electrode, an EL layer on the first electrode, and a second electrode on the EL layer.
  • the EL layer has at least a light-emitting layer.
  • layers (also referred to as functional layers) included in the EL layer include a light-emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier block layer (a hole block layer and an electron block layer).
  • a light-receiving element (also referred to as a light-receiving device) has at least an active layer that functions as a photoelectric conversion layer between a pair of electrodes.
  • one of the first electrode and the second electrode may be referred to as a pixel electrode, and the other as a common electrode.
  • FIG. 10 A cross-sectional view of a semiconductor device 10 according to one embodiment of the present invention is shown in FIG.
  • the semiconductor device 10 includes a layer 31 and a metal oxide layer 21 on the layer 31.
  • the metal oxide layer 21 has a region that contacts the top surface of the layer 31.
  • the metal oxide layer 21 can be applied to, for example, one or more of a semiconductor layer of a transistor, an electrode of a transistor, an electrode of a capacitor, and wiring.
  • metal oxides contained in the metal oxide layer 21 include indium oxide (also referred to as indium oxide), gallium oxide (also referred to as gallium oxide), and zinc oxide (also referred to as zinc oxide).
  • the crystallinity of the metal oxide contained in the metal oxide layer 21 is not particularly limited.
  • the metal oxide layer 21 can be amorphous, single crystalline, microcrystalline, polycrystalline, or a mixture of two or more of these metal oxides.
  • a metal oxide exhibiting semiconductor characteristics (also referred to as an oxide semiconductor (OS)) is used for the metal oxide layer 21.
  • OS transistors Transistors using an oxide semiconductor (hereinafter also referred to as OS transistors) have extremely high field-effect mobility compared to transistors using amorphous silicon.
  • OS transistors have significantly low off-state current and can retain charge accumulated in a capacitor connected in series with the transistor for a long period of time.
  • the use of an OS transistor can reduce the power consumption of a semiconductor device.
  • using a crystalline metal oxide layer 21 as the semiconductor layer is preferable because it can suppress deterioration of the transistor characteristics.
  • a transistor using silicon in the channel formation region may be referred to as a Si transistor.
  • the oxide semiconductor an oxide containing indium and zinc can be used. By including zinc, the oxide semiconductor can have high crystallinity, resulting in a highly reliable transistor. Furthermore, the oxide semiconductor can be an oxide containing one or more elements selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element having a high bond energy with oxygen, such as a metal element or a metalloid element having a higher bond energy with oxygen than indium.
  • the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from gallium, aluminum, tin, and yttrium, and even more preferably one or more of gallium, aluminum, and tin.
  • metal elements and metalloid elements may be collectively referred to as "metal elements,” and the term “metal elements” used in this specification and the like may also include metalloid elements.
  • oxide semiconductors include indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), indium tin oxide (In-Sn oxide, also referred to as ITO), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium tungsten oxide (In-W oxide, also referred to as IWO), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), and aluminum zinc oxide (Al-Zn oxide).
  • In-Zn oxide also referred to as IZO (registered trademark)
  • ITO indium titanium oxide
  • In-Ga oxide indium gallium oxide
  • In-W oxide also referred to as IWO
  • IWO indium gallium aluminum oxide
  • In-Ga-Al oxide indium gallium tin oxide
  • Examples of usable materials include indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as AZO), indium tin zinc oxide (In-Sn-Zn oxide, also referred to as ITZO (registered trademark)), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as IGZTO), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also referred to as IGAZO, IGZAO, or IAGZO).
  • examples of usable materials include indium tin oxide containing silicon (ITSO), gallium tin oxide (Ga-Sn oxide), and aluminum tin oxide (Al-Sn oxide).
  • Increasing the content of element M in the metal oxide allows the metal oxide to have a wide band gap. Furthermore, by suppressing the formation of oxygen vacancies ( VO ) in the metal oxide, carrier generation due to oxygen vacancies ( VO ) is suppressed, and a shift in the threshold voltage of the transistor can be suppressed. This reduces the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage (Vg) is 0 V, enabling a normally-off transistor. Furthermore, a transistor with a small off-current can be obtained. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, improving reliability.
  • a conductive metal oxide also called an oxide conductor (OC)
  • OC oxide conductor
  • oxide conductors examples include indium oxide, zinc oxide, In-Sn oxide (ITO), In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide (also known as silicon-containing ITO or ITSO), zinc oxide doped with gallium, and In-Ga-Zn oxide.
  • Oxide conductors containing indium are particularly preferred due to their high conductivity.
  • a metal oxide that has become an electric conductor can be called an oxide conductor.
  • a method for manufacturing a semiconductor device includes providing a mask layer over a first region of the metal oxide film that will become metal oxide layer 21, and supplying a first element using the mask layer as a mask (this can also be referred to as adding or implanting the first element).
  • This allows the first element to be supplied to a second region of the metal oxide film that does not overlap with the mask layer.
  • Supplying the first element to the second region reduces the crystallinity of the second region, thereby increasing the etching rate of the second region.
  • the second region is then removed by etching, leaving the first region, which allows metal oxide layer 21 to be formed. Supplying the first element to the second region, which will be removed later, facilitates processing of the metal oxide film and improves the productivity of semiconductor devices.
  • the mask layer can be made of either or both organic and inorganic materials.
  • a resist mask can be suitably used as the mask layer.
  • the first element it is preferable to use one or more of boron, aluminum, indium, carbon, silicon, germanium, tin, phosphorus, arsenic, antimony, magnesium, calcium, titanium, copper, zinc, tungsten, molybdenum, tantalum, hafnium, cerium, and noble gases (helium, neon, argon, krypton, xenon, etc.).
  • the first element is not limited to the elements listed above, but can also be one or more of the following: first transition elements (3d transition elements, 3d transition metals), second transition elements (4d transition elements, 4d transition metals), third transition elements (5d transition elements, 5d transition metals), alkaline earth metal elements, and elements included in the rare earth elements.
  • the first element has a large mass number. When the mass number is large, the collision energy when the first element is supplied to the metal oxide film increases, and the crystallinity of the metal oxide film can be reduced more efficiently. It is also preferable that the first element has a large atomic radius. This allows the first element supplied to the metal oxide film to cause greater disorder in the atomic arrangement of the metal oxide film, and the crystallinity of the metal oxide film can be reduced more efficiently. For these reasons, it is preferable to use a noble gas as the first element. Argon is particularly suitable for use as the first element.
  • Ion implantation equipment is also used to manufacture Si transistors, such as transistors with low temperature polysilicon (LTPS) in the semiconductor layer (hereinafter referred to as LTPS transistors), so it is advantageous because it can reuse equipment from existing LTPS production lines and does not require new capital investment. This reduces the initial capital investment costs associated with manufacturing semiconductor devices.
  • LTPS transistors transistors with low temperature polysilicon
  • a gas containing the first element can be used as the source gas.
  • argon gas can be used as the source gas.
  • a mixed gas of a gas containing the first element and another gas can be used.
  • the source material used to supply the first element is not limited to a gas; a solid or liquid can also be heated and vaporized and used.
  • the method for supplying the first element is not limited to the above-mentioned method, and for example, plasma treatment can also be used.
  • the impurity element can be supplied by generating plasma in a gas atmosphere containing the impurity element to be supplied and performing the plasma treatment.
  • Devices that can be used to generate the plasma include dry etching devices, ashing devices, plasma CVD devices, and high-density plasma CVD devices.
  • an insulating layer can be used for layer 31 or part of layer 31.
  • the insulating layer can function, for example, as a gate insulating layer, an interlayer insulating layer, or a base insulating layer of the transistor, or as part of any of these.
  • the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum evaporation, pulsed laser deposition (PLD), and atomic layer deposition (ALD).
  • CVD methods include plasma enhanced chemical vapor deposition (PECVD, also known as plasma CVD) and thermal CVD.
  • PECVD plasma enhanced chemical vapor deposition
  • thermal CVD is metal organic chemical vapor deposition (MOCVD).
  • FIG. 1A A flow of the method for manufacturing the semiconductor device 10 is shown in Fig. 2.
  • Cross-sectional views of the semiconductor device in the process of manufacturing are shown in Fig. 3A to Fig. 3D.
  • a metal oxide film 21f which will become the metal oxide layer 21, is formed on layer 31 (step S11 in FIG. 2, FIG. 3A).
  • the metal oxide film 21f is provided in contact with the upper surface of layer 31.
  • the configuration of layer 31 can be seen in the description above.
  • the metal oxide film 21f is preferably formed by sputtering using a metal oxide target.
  • the metal oxide film 21f is preferably formed by ALD.
  • the ALD method makes it easy to control the film formation rate, allowing thin films to be formed with a high yield. Therefore, ALD is suitable for use when the metal oxide film 21f is thin. Furthermore, because ALD has high coverage, the metal oxide film 21f can be formed with high coverage even if the surface on which the metal oxide film 21f is to be formed is uneven.
  • CVD can also be used to form the metal oxide film 21f.
  • the metal oxide film 21f be a dense film with as few defects as possible. It is also preferable that the metal oxide film 21f be a high-purity film with as little impurities containing hydrogen (e.g., water and hydrogen) as possible reduced. It is particularly preferable to use a crystalline metal oxide film as the metal oxide film 21f.
  • the substrate temperature during formation of the metal oxide film 21f is preferably between room temperature (e.g., 25°C) and 250°C, more preferably between room temperature and 200°C, and even more preferably between room temperature and 140°C.
  • room temperature e.g. 25°C
  • setting the substrate temperature between room temperature and 140°C is preferable as this increases productivity.
  • by forming the metal oxide film at room temperature or without heating the substrate it is possible to reduce crystallinity.
  • In-Ga-Zn oxide when forming In-Ga-Zn oxide, three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc.
  • two precursors can be used: a precursor containing indium and a precursor containing gallium and zinc.
  • aluminum-containing precursors examples include aluminum chloride and trimethylaluminum.
  • the acceleration energy for supplying element 75 it is preferable to set the acceleration energy for supplying element 75 so that the concentration of element 75 is highest in metal oxide film 21f or at or near the interface between metal oxide film 21f and layer 31.
  • Increasing the amount of element 75 supplied to the interface between metal oxide film 21f and layer 31 or near the interface can damage the metal oxide film 21f at or near the interface, resulting in the formation of an altered layer between metal oxide film 21f and layer 31.
  • the altered layer caused by damage may have a faster etching rate in wet etching than the metal oxide film 21f.
  • the etchant may penetrate into the altered layer, removing it and lifting off the metal oxide film 21f. This may result in the metal oxide film 21f being easier to remove, even if the metal oxide film 21f has high crystallinity.
  • the productivity of the semiconductor device may be reduced.
  • the concentration of the first element in region 21D within the aforementioned range, the etching rate of region 21D can be increased and the productivity of semiconductor devices can be improved. It is preferable to set the acceleration energy and dose amount so that the concentration of element 75 in region 21D falls within the aforementioned range. Note that the concentration of element 75 in region 21D is not limited to the aforementioned range.
  • the element 75 is also supplied to a region of the layer 31 that does not overlap with the resist mask 90, forming a region 31D having the element 75.
  • the region 31D is provided in a region of the layer 31 that overlaps with the region 21D.
  • the region 31D is located near the interface with the region 21D.
  • the region 31D preferably includes a region where the concentration of the element 75 is 1 ⁇ 10 19 atoms/cm 3 or more and 1 ⁇ 10 23 atoms/cm 3 or less, further 1 ⁇ 10 20 atoms/cm 3 or more and 1 ⁇ 10 23 atoms/cm 3 or less, or further 1 ⁇ 10 21 atoms/cm 3 or more and 1 ⁇ 10 23 atoms/cm 3 or less.
  • the acceleration energy for supplying the element 75 it is preferable to set the acceleration energy for supplying the element 75 so that the concentration of the element 75 is highest in the metal oxide film 21f or at the interface between the metal oxide film 21f and the layer 31 or near the interface. Therefore, it is preferable that the concentration of element 75 in region 31D increases toward region 21D (here, the upper surface side of layer 31). Note that the concentration of element 75 in region 31D is not limited to the above-mentioned range. Furthermore, there are cases where the concentration of the first element in layer 31 is below the lower detection limit. In this case, it can be said that layer 31 does not have region 31D.
  • region 21D is removed, leaving region 21N, forming metal oxide layer 21 (step S41 in Figure 2, Figure 3D).
  • the removal of the region 21D can be suitably performed by wet etching or dry etching, or both.
  • a chemical solution containing oxalic acid or a chemical solution containing phosphoric acid, acetic acid, and nitric acid (also referred to as PAN) can be used as an etchant for the wet etching.
  • PAN nitric acid
  • CH4 gas and Ar gas can be used as an etching gas for the dry etching.
  • the region 21D has low crystallinity and a fast etching rate, so it can be removed by etching.
  • the region 21N has high crystallinity and a slow etching rate, so it remains during the etching process for the region 21D.
  • a resist mask 90 is provided on the region 21N during the removal of the region 21D, damage to the region 21N can be suppressed.
  • the resist mask 90 is removed (step S51 in FIG. 2, FIG. 10A).
  • the resist mask 90 can be removed by either or both wet etching and dry etching. Using wet etching is preferable because it can prevent damage to the metal oxide layer 21.
  • a semiconductor device 10 of one embodiment of the present invention can be manufactured.
  • a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.
  • ⁇ Production Method Example 2> A manufacturing method of the semiconductor device 10 different from the manufacturing method shown in the above-described ⁇ Manufacturing Method Example 1> will be described. A flow of the manufacturing method of the semiconductor device 10 is shown in Figure 4. Cross-sectional views of the semiconductor device during manufacturing are shown in Figures 5A to 5F.
  • the first element is supplied to metal oxide film 21f to form region 21D (step S31 in FIG. 4, FIG. 5D).
  • Region 31D is also formed in layer 31. Regions 21D and 31D are provided in positions that do not overlap either resist mask 90 or mask layer 23.
  • supplying element 75 please refer to the description of step S31 in the above-mentioned ⁇ Fabrication Method Example 1>.
  • semiconductor device 10C, semiconductor device 10D, or semiconductor device 10E can be fabricated.
  • step S31 in FIG. 6, FIG. 7A the resist mask 90 is removed.
  • step S51 in the above-mentioned ⁇ Fabrication Method Example 1> please refer to the description of step S51 in the above-mentioned ⁇ Fabrication Method Example 1>.
  • a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.
  • the semiconductor device 20 includes a transistor 100 and an insulating layer 110.
  • the semiconductor device 20 is provided on an insulating surface.
  • Figure 10B and other figures show a configuration in which the semiconductor device 10 is provided on a substrate 102 having an insulating surface. Note that an insulating film can also be provided on the substrate 102, and the semiconductor device 10 can be provided on the insulating film.
  • Conductive layer 112a is provided on substrate 102, insulating layer 110 is provided on conductive layer 112a, and conductive layer 112b is provided on insulating layer 110. Insulating layer 110 contacts conductive layer 112a and conductive layer 112b and has a region sandwiched between them. Conductive layer 112a has a region overlapping with conductive layer 112b via insulating layer 110. Insulating layer 110 has an opening 141 that reaches conductive layer 112a. It can also be said that conductive layer 112a is exposed in opening 141. Conductive layer 112b has an opening 143 in the region overlapping with conductive layer 112a. Opening 143 is provided in the region overlapping with opening 141.
  • the opening 141 in the insulating layer 110 and the opening 143 in the conductive layer 112b are given different reference numerals, but these openings can be collectively referred to as a single opening.
  • the insulating layer 110 and the conductive layer 112b can be said to have openings that reach the conductive layer 112a.
  • the semiconductor layer 108 is provided so as to cover the openings 141 and 143.
  • the semiconductor layer 108 has a region in contact with the top surface of the conductive layer 112a and the side surface of the insulating layer 110 in the opening 141, and a region in contact with the side surface of the conductive layer 112b in the opening 143. Furthermore, the semiconductor layer 108 preferably has a region in contact with the top surface of the conductive layer 112b.
  • the semiconductor layer 108 has a shape that follows the shapes of the top and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the insulating layer 110 can be an inorganic insulating layer, an organic insulating layer, or both. Examples of materials that can be used for the organic insulating layer include acrylic resin and polyimide resin.
  • the insulating layer 110 preferably has one or more inorganic insulating layers. Examples of materials that can be used for the inorganic insulating layer include oxides, nitrides, oxynitrides, and nitride oxides. Examples of oxides include silicon oxide, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, cerium oxide, gallium zinc oxide, and hafnium aluminate.
  • the insulating layer 110 has a region in contact with the semiconductor layer 108.
  • a metal oxide is used for the semiconductor layer 108
  • the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108 contains oxygen.
  • One or more of an oxide and an oxynitride can be suitably used for the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108.
  • the semiconductor layer 108 When a metal oxide is used for the semiconductor layer 108, it is preferable that at least a part of a region of the insulating layer 110 in contact with the semiconductor layer 108 releases oxygen when heated. As a result, oxygen is supplied from the insulating layer 110 to the semiconductor layer 108, and oxygen vacancies ( VO ) and VOH in the semiconductor layer 108 can be reduced.
  • the channel length of the transistor 100 can be controlled by the thickness of the insulating layer 110 provided between the conductive layers 112a and 112b. Therefore, transistors with channel lengths shorter than the minimum exposure dimension of the exposure equipment used to manufacture the transistors can be manufactured with high precision. Furthermore, the variation in characteristics between multiple transistors 100 is also reduced. This stabilizes the operation of the semiconductor device 20, improving its reliability. Furthermore, reduced variation in transistor characteristics increases the degree of freedom in circuit design, allowing the operating voltage of the semiconductor device to be lowered. Therefore, the power consumption of the semiconductor device can be reduced.
  • FIG. 10B and other figures show an example in which the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 cover the openings 141 and 143, one embodiment of the present invention is not limited to this.
  • a step may be formed between the insulating layer 110 and the conductive layer 112b and the conductive layer 112a, and the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 may be provided along the step.
  • the insulating layer 106 preferably includes one or more inorganic insulating layers.
  • the insulating layer 106 can be formed using any of the materials listed for the insulating layer 110.
  • the insulating layer 106 has regions in contact with the semiconductor layer 108, the conductive layer 112b, the conductive layer 104, and the insulating layer 110.
  • a metal oxide is used for the semiconductor layer 108, it is preferable to use any of the oxides and oxynitrides described above for at least the film that is in contact with the semiconductor layer 108 among the films that constitute the insulating layer 106.
  • the insulating layer 106 has a single-layer structure, silicon oxide, silicon oxynitride, or aluminum oxide can be suitably used for the insulating layer 106.
  • a material with a high relative dielectric constant also called a high-k material
  • examples of high-k materials that can be used for the insulating layer 106 include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
  • the insulating layer 106 has a single-layer structure, but this is not a limitation of one embodiment of the present invention.
  • the insulating layer 106 can also have a stacked structure of two or more layers.
  • Transistor 100B differs mainly from transistor 100 shown in Figure 10B etc. in that insulating layer 106 has a stacked structure.
  • Figure 12A etc. shows a configuration in which insulating layer 106 has a two-layer structure consisting of insulating layer 106a and insulating layer 106b on insulating layer 106a.
  • the insulating layer on the semiconductor layer 108 side preferably contains oxide or oxynitride.
  • the insulating layer 106a can be preferably made of one or more of silicon oxide, silicon oxynitride, and aluminum oxide.
  • This layer can also be said to function as a barrier film.
  • a layer functioning as a barrier film it is possible to prevent metal components contained in the conductive layer 104 and impurities (e.g., water and hydrogen) contained in layers formed over the transistor 100 from diffusing to the semiconductor layer 108 through the insulating layer 106.
  • impurities e.g., water and hydrogen
  • oxygen contained in the semiconductor layer 108 from diffusing to the conductive layer 104 through the insulating layer 106. This prevents oxygen vacancies ( VO ) from being formed in the semiconductor layer 108.
  • the layer functioning as a barrier film is preferably made of one or more of the above-described nitrides and nitride oxides. Alternatively, it is also possible to use one or more of oxides and oxynitrides, for example, aluminum oxide.
  • FIGS. 13A and 13B show examples of a configuration different from semiconductor device 20A.
  • 13A and 13B are cross-sectional views of semiconductor device 20B.
  • FIG. 10A For a top view of semiconductor device 20B, refer to FIG. 10A.
  • FIG. 13A is a cross-sectional view of the cut surface taken along dashed line A1-A2 in FIG. 10A
  • FIG. 13B is a cross-sectional view of the cut surface taken along dashed line B1-B2 in FIG. 10A.
  • An enlarged view of FIG. 13A is shown in FIG. 13C.
  • Semiconductor device 20B includes transistor 100B and insulating layer 110.
  • Figures 13A to 13C show an example in which the mask layer 23 shown in embodiment 1 is applied to part of insulating layer 106 of transistor 100B.
  • the insulating layer 106 has an insulating layer 106a and an insulating layer 106b on the insulating layer 106a.
  • the mask layer 23 shown in embodiment 1 can be applied to the insulating layer 106a.
  • the description of the mask layer 23 can be referred to.
  • silicon oxynitride can be suitably used for each of the insulating layer 106a and the insulating layer 106b.
  • the insulating layer 106a and the insulating layer 106b can be made of the same material. Alternatively, different materials can be used for these layers.
  • Insulating layer 106a coincide or roughly coincide with the edges of semiconductor layer 108.
  • Insulating layer 106b is provided to cover insulating layer 106a, semiconductor layer 108, conductive layer 112b, and insulating layer 110.
  • Insulating layer 106b has areas that contact the top and side surfaces of insulating layer 106a, the side surfaces of semiconductor layer 108, the top and side surfaces of conductive layer 112b, and the top surface of insulating layer 110.
  • conductive layer 112b and conductive layer 104 are electrically insulated from each other, preventing them from shorting out.
  • the insulating layer 106 has a stacked structure of two layers, but one embodiment of the present invention is not limited to this.
  • the insulating layer 106 can also have a stacked structure of three or more layers.
  • Insulating layer 110 has insulating layer 110a, insulating layer 110b on insulating layer 110a, insulating layer 110c on insulating layer 110b, insulating layer 110d on insulating layer 110c, and insulating layer 110e on insulating layer 110d.
  • Insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e can each be made of the materials listed for insulating layer 110.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110c functions as a channel formation region.
  • the insulating layer 110c preferably contains oxygen, and preferably uses one or more of the oxides and oxynitrides described above. Specifically, one or both of silicon oxide and silicon oxynitride can be preferably used for the insulating layer 110c.
  • a material that releases oxygen when heat is applied for the insulating layer 110c it is more preferable to use a material that releases oxygen when heat is applied for the insulating layer 110c.
  • the insulating layer 110c releases oxygen, thereby supplying oxygen to the semiconductor layer 108.
  • oxygen vacancies VO
  • VOH in the channel formation region can be reduced. Therefore, a highly reliable transistor can be obtained, exhibiting favorable electrical characteristics.
  • Insulating layer 110b is provided between insulating layer 110c and conductive layer 112a.
  • Insulating layer 110d is provided between insulating layer 110c and conductive layer 112b. It is preferable that insulating layer 110b and insulating layer 110d each release a small amount of impurities (e.g., water and hydrogen). Furthermore, it is preferable that insulating layer 110b and insulating layer 110d each be impermeable to substances (e.g., atoms, molecules, and ions). It can also be said that insulating layer 110b and insulating layer 110d function as a barrier film. Specifically, it is preferable that insulating layer 110b and insulating layer 110d each be impermeable to impurities. This prevents impurities contained in insulating layer 110b and insulating layer 110d from diffusing into the channel formation region. This results in a transistor that exhibits good electrical characteristics and is highly reliable.
  • a barrier film refers to a film with barrier properties.
  • Barrier properties refer to one or both of the following: a function to make it difficult for a target substance to diffuse, thereby preventing the substance from permeating the film (also known as low permeability), and a function to capture or fix the substance (also known as gettering).
  • the conductive layer 112a functions as a source electrode and the conductive layer 112b functions as a drain electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110e a low-resistance region, a high electric field is less likely to occur near the drain region, which suppresses the generation of hot carriers and transistor degradation.
  • the amount of hydrogen released can be adjusted by varying the film formation conditions for insulating layer 110a and insulating layer 110b. Specifically, one or more of the film formation power (film formation power density), film formation pressure, film formation gas type, film formation gas flow rate ratio, film formation temperature, and distance between the substrate and electrode can be made different between insulating layer 110a and insulating layer 110b. For example, by making the film formation power density of insulating layer 110a lower than the film formation power density of insulating layer 110b, the hydrogen content in insulating layer 110a can be made higher than the hydrogen content in insulating layer 110b. This increases the amount of hydrogen released from insulating layer 110a due to heat applied to it.
  • Insulating layer 110e preferably has a region with a higher hydrogen content than insulating layer 110d. It is more preferable that insulating layer 110d has a higher film density than insulating layer 110e.
  • insulating layer 110d and insulating layer 110e please refer to the descriptions regarding insulating layer 110b and insulating layer 110a.
  • region 110D can be provided in insulating layer 110e.
  • region 110D can be provided in insulating layer 110e and insulating layer 110d.
  • region 110D can be provided in insulating layer 110e, insulating layer 110d, and insulating layer 110c. There are no particular limitations on the area in which region 110D is provided.
  • the insulating layer 110 is shown as having a five-layer stacked structure, but one embodiment of the present invention is not limited to this.
  • the insulating layer 110 preferably has at least the insulating layer 110c. It is also possible to have a structure that does not include one or more of the insulating layer 110a, the insulating layer 110b, the insulating layer 110d, and the insulating layer 110e.
  • the insulating layer 110 can also have a stacked structure of two, three, four, or six or more layers. Alternatively, the insulating layer 110 can have a single-layer structure.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide used in the semiconductor layer 108. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, it is possible to create a semiconductor device that combines excellent electrical characteristics and high reliability.
  • the metal oxide preferably contains indium.
  • Indium oxide can be suitably used as the metal oxide.
  • indium oxide for the semiconductor layer 108, a transistor with a large on-state current can be obtained.
  • the metal oxide is an In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is equal to or greater than the atomic ratio of the element M.
  • the atomic ratio of In in the In-M-Zn oxide can be less than the atomic ratio of the element M.
  • the element M is preferably one or more of the above elements, and more preferably one or more selected from aluminum, gallium, tin, and yttrium.
  • the crystal grain boundaries may become recombination centers, trapping carriers and reducing the on-state current of the transistor.
  • the surface of the semiconductor layer 108 may become more uneven. This increases the step on the surface on which a layer (e.g., the insulating layer 106) formed on the semiconductor layer 108 is formed, and defects such as discontinuities or voids may occur in the layer.
  • a metal oxide with a composition that easily results in a polycrystalline structure is used for the semiconductor layer 108, it is preferable to include an element that inhibits crystallization.
  • the coverage of a layer (e.g., the insulating layer 106) formed on the semiconductor layer 108 can be improved, preventing defects such as discontinuities or voids in the layer.
  • indium tin oxide containing silicon is less likely to form a polycrystalline structure, making it suitable for use in the semiconductor layer 108.
  • the silicon content (the ratio of the number of silicon atoms to the sum of the numbers of atoms of all contained metal elements) is preferably 1% to 20%, more preferably 3% to 20%, even more preferably 3% to 15%, and even more preferably 5% to 15%.
  • indium tin oxide containing silicon (ITSO) is used for the semiconductor layer 108, it is preferable that it be crystalline. Note that the semiconductor layer 108 may have amorphous regions or may be amorphous.
  • Metal oxides that do not contain element M can be applied to the semiconductor layer 108.
  • the metal oxide is an In-Zn oxide
  • the atomic ratio of In be equal to or greater than the atomic ratio of Zn. Increasing the atomic ratio of indium in the metal
  • the composition of the semiconductor layer 108 can be analyzed using, for example, energy dispersive X-ray spectrometry (EDX), X-ray photoelectron spectroscopy (XPS), inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma atomic emission spectrometry (ICP-AES).
  • EDX energy dispersive X-ray spectrometry
  • XPS X-ray photoelectron spectroscopy
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma atomic emission spectrometry
  • a combination of these techniques can be used for analysis. It is preferable to separate the peaks in the spectrum obtained by analysis and identify and quantify the elements. Note that for elements with low content, the actual content may differ from the content obtained by analysis due to the influence of analytical precision. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content, it may be difficult to quantify the
  • the metal oxide layer can be preferably formed by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide layer may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide layer may decrease to approximately 50% of the content in the sputtering target.
  • the semiconductor layer 108 preferably uses a crystalline metal oxide.
  • crystalline metal oxide structures include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a nanocrystalline (nc) structure.
  • CAAC c-axis aligned crystal
  • nc nanocrystalline
  • CAAC-OS or nc-OS for the semiconductor layer 108.
  • CAAC-OS has multiple layered crystals.
  • the c-axes of the crystals are oriented in the normal direction to the surface on which the semiconductor layer 108 is formed.
  • the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the surface on which the semiconductor layer 108 is formed.
  • the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the top surface of the conductive layer 112b in a region in contact with the top surface of the conductive layer 112b, and layered crystals parallel or approximately parallel to the side surface of the conductive layer 112b in a region in contact with the side surface of the conductive layer 112b.
  • the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the side surface of the insulating layer 110, which is the surface on which the semiconductor layer 108 is formed, in the opening 141.
  • the layered crystals of the semiconductor layer 108 are formed parallel or approximately parallel to the channel length direction of the transistor 100, thereby enabling the transistor to have a large on-state current.
  • the density of defect states in the channel formation region can be reduced.
  • a metal oxide with low crystallinity it is possible to create a transistor that can pass a large current.
  • the substrate temperature during formation can be adjusted, for example, by the temperature of the stage on which the substrate is placed during formation. Furthermore, the higher the oxygen flow rate ratio of the deposition gas used for formation, or the oxygen partial pressure in the processing chamber, the more crystalline the metal oxide that can be formed.
  • a metal oxide When a metal oxide is used for the semiconductor layer 108, it is preferable to reduce the VOH in the channel formation region as much as possible to make it highly purified intrinsic or substantially highly purified intrinsic.
  • it is important to remove impurities such as water and hydrogen from the metal oxide (sometimes referred to as dehydration or dehydrogenation treatment) and to supply oxygen to the metal oxide to repair oxygen vacancies ( V0 ).
  • Using a metal oxide with sufficiently reduced impurities such as V0H in the channel formation region of a transistor can provide stable electrical characteristics. Supplying oxygen to a metal oxide to repair oxygen vacancies ( V0 ) is sometimes referred to as oxygen-adding treatment.
  • the carrier concentration of the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3 , further preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the channel formation region is not limited, but can be, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the region of the semiconductor layer 108 in contact with the conductive layer 112a functions as one of the source and drain regions of the transistor 100, and the region in contact with the conductive layer 112b functions as the other.
  • the source and drain regions have lower electrical resistance than the channel formation region.
  • the source and drain regions can also be said to have a higher carrier concentration and a higher oxygen defect density than the channel formation region.
  • OS transistors exhibit little change in electrical characteristics due to radiation exposure, meaning they have high radiation resistance, making them suitable for use in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation.
  • OS transistors can be used favorably in pixel circuits of X-ray flat panel detectors.
  • OS transistors can be used favorably in semiconductor devices used in outer space.
  • radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).
  • the semiconductor layer 108 may include a layered material that functions as a semiconductor.
  • a layered material is a general term for a group of materials that have a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds.
  • Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity.
  • Examples of the layered material include graphene, silicene, and chalcogenides.
  • Chalcogenides are compounds containing chalcogen (an element belonging to Group 16).
  • Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • MoS 2 molybdenum sulfide
  • MoSe 2 molybdenum selenide
  • MoTe 2 moly MoTe 2
  • tungsten sulfide typically WS 2
  • the semiconductor layer 108 can have a stacked structure having two or more metal oxide layers.
  • the two or more metal oxide layers in the semiconductor layer 108 can have the same or approximately the same composition.
  • they can be formed using the same sputtering target, for example, thereby reducing manufacturing costs. If the two or more metal oxide layers in the semiconductor layer 108 have the same or approximately the same composition, the boundaries (interfaces) between these metal oxide layers may not be clearly visible.
  • the top surface shapes of openings 141 and 143 are not limited and may be, for example, a circle, an ellipse, a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, or other polygonal shape, or shapes with rounded corners.
  • the polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees).
  • the top surface shapes of openings 141 and 143 are preferably circular. By making the top surface shapes of the openings circular, the processing accuracy during the formation of the openings can be improved, allowing for the formation of openings of minute sizes. Note that, in this specification and other figures, "circular" is not limited to a perfect circle.
  • the top surface shape of opening 141 refers to the shape of the top surface edge of insulating layer 110 on the opening 141 side. Furthermore, the top surface shape of opening 143 refers to the shape of the bottom surface edge of conductive layer 112b on the opening 143 side.
  • the top surface shapes of openings 141 and 143 can be the same or approximately the same.
  • the bottom surface edge of conductive layer 112b on the opening 143 side be the same or approximately the same as the top surface edge of insulating layer 110 on the opening 141 side.
  • the bottom surface of conductive layer 112b refers to the surface on the insulating layer 110 side.
  • the top surface of insulating layer 110 refers to the surface on the conductive layer 112b side.
  • the top surface shapes of openings 141 and 143 can also be configured to not be the same. When the top surface shapes of openings 141 and 143 are circular, openings 141 and 143 can also be concentric. Alternatively, openings 141 and 143 can be configured not to be concentric.
  • the channel length L100 of transistor 100 is indicated by a dashed double-headed arrow.
  • the channel length L100 of transistor 100 corresponds to the length of the side surface of insulating layer 110c facing opening 141 in a cross-sectional view.
  • the channel length L100 is determined by the thickness T110c of insulating layer 110c and the angle ⁇ 110 between the side surface of insulating layer 110c facing opening 141 and the surface on which insulating layer 110c is to be formed (here, the top surface of insulating layer 110b). Therefore, the channel length L100 can be set to a value smaller than the minimum exposure dimension of the exposure tool, enabling the realization of a fine-sized transistor.
  • the channel length L100 can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and can be less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the channel length L100 can be 100 nm or more and 1 ⁇ m or less.
  • the on-state current of the transistor 100 can be increased.
  • the transistor 100 By using the transistor 100, a circuit capable of high-speed operation can be manufactured. Furthermore, the area occupied by the circuit can be reduced. Therefore, a small-sized semiconductor device can be obtained. For example, when the semiconductor device of one embodiment of the present invention is applied to a large display device or a high-resolution display device, even if the number of wirings is increased, signal delay in each wiring can be reduced, and display unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be narrowed.
  • the channel length L100 can be controlled by adjusting the thickness T110c and angle ⁇ 110 of the insulating layer 110c.
  • the thickness T110c of the insulating layer 110c can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and can be less than 3 ⁇ m, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, 1.2 ⁇ m or less, 1 ⁇ m or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.
  • the angle ⁇ 110 is 90 degrees or less, the smaller the angle ⁇ 110, the longer the channel length L100 can be, and the larger the angle ⁇ 110, the shorter the channel length L100 can be.
  • the shape of the side surface of the insulating layer 110 on the opening 141 side is shown as straight in a cross-sectional view, but this is not a limitation of one embodiment of the present invention.
  • the shape of the side surface of the insulating layer 110 on the opening 141 side can be curved.
  • the side surface can have both straight and curved regions.
  • the conductive layer 112b is not provided inside the opening 141. Specifically, it is preferable that the conductive layer 112b does not have a region in contact with the side surface of the insulating layer 110 on the opening 141 side. If the conductive layer 112b is also provided inside the opening 141, the channel length L100 of the transistor 100 becomes shorter than the length of the side surface of the insulating layer 110c, which may make it difficult to control the channel length L100. Therefore, it is preferable that the top shape of the opening 143 matches the top shape of the opening 141, or that the opening 143 encompasses the opening 141 in a top view (also referred to as a plan view).
  • the width D141 of the opening 141 is indicated by a two-dot chain line with a double arrow.
  • Figure 15A shows an example in which the top surface shape of the opening 141 is circular.
  • the width D141 corresponds to the diameter of the circle
  • the channel width W100 of the transistor 100 is the length of the circumference of the circle.
  • the channel width W100 is ⁇ x D141. In this way, when the top surface shape of the opening 141 is circular, a transistor with a smaller channel width W100 can be achieved compared to other shapes.
  • the width D141 of the opening 141 may vary in the depth direction.
  • the width D141 of the opening 141 may be, for example, the average value of the diameter at the highest point, the diameter at the lowest point, and the diameter at the midpoint between these three points of the insulating layer 110c (or insulating layer 110) in a cross-sectional view.
  • the diameter of the opening 141 may be, for example, any of the diameters at the highest point, the diameter at the lowest point, or the diameter at the midpoint between these three points of the insulating layer 110c (or insulating layer 110) in a cross-sectional view.
  • the width D141 of the opening 141 is equal to or greater than the minimum exposure dimension of the exposure device.
  • the width D141 can be, for example, 200 nm or greater, 300 nm or greater, 400 nm or greater, or 500 nm or greater, and less than 5 ⁇ m, 4.5 ⁇ m or less, 4 ⁇ m or less, 3.5 ⁇ m or less, 3 ⁇ m or less, 2.5 ⁇ m or less, 2 ⁇ m or less, 1.5 ⁇ m or less, or 1 ⁇ m or less.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110c functions as a channel formation region
  • one embodiment of the present invention is not limited to this.
  • the region of the semiconductor layer 108 in contact with the insulating layer 110b may also function as a channel formation region.
  • the region in contact with the insulating layer 110d may also function as a channel formation region.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each have a single-layer structure or a stacked structure of two or more layers.
  • Examples of materials that can be used for the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 include, for example, one or more of chromium, copper, aluminum, gold, silver, zinc, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, and niobium, and alloys containing one or more of the above metals.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each be preferably made of a conductive material with low electrical resistivity, including one or more of copper, silver, gold, and aluminum. Copper or aluminum is particularly preferred because of its excellent mass productivity.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each be made of an oxide conductor.
  • the conductive layers 112a, 112b, and 104 can each have a stacked structure of a conductive film containing the oxide conductor (metal oxide) described above and a conductive film containing a metal or alloy. By using a conductive film containing a metal or alloy, wiring resistance can be reduced.
  • Conductive layer 112a, conductive layer 112b, and conductive layer 104 can each be a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti). Using a Cu-X alloy film allows processing by wet etching, reducing manufacturing costs.
  • X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti.
  • the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can be made of the same material. Alternatively, at least one of these layers can be made of a different material.
  • the conductive layer 112a and the conductive layer 112b each have a region in contact with the semiconductor layer 108.
  • an oxide semiconductor is used for the semiconductor layer 108
  • a metal that is easily oxidized e.g., aluminum
  • an insulating oxide e.g., aluminum oxide
  • conductive layer 112a and conductive layer 112b it is preferable to use, for example, titanium, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, or oxide containing lanthanum and nickel. These are preferable because they are conductive materials that are resistant to oxidation or materials that maintain low electrical resistance even when oxidized. Note that when conductive layer 112a or conductive layer 112b has a stacked structure, it is preferable to use a conductive material that is resistant to oxidation at least for the layer in contact with semiconductor layer 108.
  • the conductive layer 112a and the conductive layer 112b can each be made of the oxide conductors described above. Specifically, oxide conductors such as indium oxide, zinc oxide, ITO, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide containing silicon, and zinc oxide doped with gallium can be used.
  • oxide conductors such as indium oxide, zinc oxide, ITO, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide containing silicon, and zinc oxide doped with gallium can be used.
  • Substrate 102 Although there are no significant limitations on the material of the substrate 102, it is necessary that the material have at least heat resistance sufficient to withstand subsequent heat treatment.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or a resin substrate can be used as the substrate 102.
  • a substrate on which a semiconductor element is provided can be used as the substrate 102.
  • a substrate on which an insulating film is formed on the surface can be used as the substrate 102.
  • the shape of the substrate 102 is not particularly limited, and can be, for example, circular or rectangular.
  • a flexible substrate can be used as the substrate 102, and the transistor 100 and the like can be formed directly on the flexible substrate.
  • a peeling layer can be provided between the substrate 102 and the transistor 100 and the like. By providing the peeling layer, after a semiconductor device is partially or entirely completed on the substrate, it can be separated from the substrate 102 and transferred to another substrate. In this case, the transistor 100 and the like can also be transferred to a substrate with low heat resistance or a flexible substrate.
  • FIG. 17A and 17B are cross-sectional views of a semiconductor device 20D according to one embodiment of the present invention.
  • FIG. 10A For a top view of the semiconductor device 20D, refer to FIG. 10A.
  • FIG. 17A is a cross-sectional view of a cut surface taken along dashed dotted line A1-A2 in FIG. 10A
  • FIG. 17B is a cross-sectional view of a cut surface taken along dashed dotted line B1-B2 in FIG. 10A .
  • Semiconductor device 20D has a transistor 100, an insulating layer 110, and an insulating layer 109.
  • Semiconductor device 20D differs mainly from semiconductor device 20C shown in Figure 13A etc. in that it has an insulating layer 109 between the substrate 102 and the conductive layer 112a.
  • An insulating layer 109 is provided on the substrate 102, a conductive layer 112a is provided on the insulating layer 109, and an insulating layer 110 is provided on the conductive layer 112a.
  • the insulating layer 109 has regions that contact the bottom surface of the conductive layer 112a and the bottom surface of the insulating layer 110.
  • the conductive layer 112a has regions that contact the insulating layer 109 and the insulating layer 110, respectively, and are sandwiched between them.
  • the insulating layer 110 has regions that contact the top and side surfaces of the conductive layer 112a, the top surface of the insulating layer 109, the side surfaces of the semiconductor layer 108, the bottom surface of the conductive layer 112b, and the bottom surface of the insulating layer 106.
  • the insulating layer 109 is preferably made of a material that releases impurities (e.g., water and hydrogen) that reduce the electrical resistance of the semiconductor layer 108.
  • the insulating layer 109 can be made of the same material that can be used for the insulating layer 110a and the insulating layer 110e.
  • silicon nitride or silicon nitride oxide can be suitably used for the insulating layer 109.
  • the element M in the first metal oxide, the element M in the second metal oxide, and the element M in the third metal oxide may be the same as one another, or some or all of them may be different.
  • each of the elements M may be the same as the element M contained in the other metal oxide, or some or all of them may be different.
  • the semiconductor layers 108a, 108b, and 108c each have crystallinity.
  • the crystallinity of the semiconductor layer 108b formed thereon can be increased.
  • the semiconductor layer 108b has crystallinity
  • the crystallinity of the semiconductor layer 108c formed thereon can be increased.
  • the band gap of the third metal oxide is preferably larger than the band gap of the first metal oxide.
  • the semiconductor layer 108a has regions in contact with the conductive layers 112a and 112b, which function as a source electrode and a drain electrode.
  • the band gap of the first metal oxide in the semiconductor layer 108a smaller than the band gap of the third metal oxide, the contact resistance between the semiconductor layer 108a and the conductive layer 112a and the contact resistance between the semiconductor layer 108a and the conductive layer 112b can be reduced. Therefore, a transistor with a large on-state current can be obtained.
  • the difference between the band gap of the first metal oxide and the band gap of the third metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the conduction band minimum of the third metal oxide is preferably closer to the vacuum level than the conduction band minimum of the first metal oxide.
  • the electron affinity of the third metal oxide is preferably smaller than the electron affinity of the first metal oxide.
  • the content of element M in the third metal oxide is preferably higher than the content of element M in the first metal oxide. This allows the band gap of the third metal oxide to be larger than the band gap of the first metal oxide.
  • the first metal oxide, second metal oxide, and third metal oxide are In-M-Zn oxides
  • the second metal oxide may be configured to not contain the element M.
  • the second metal oxide may be an In-Zn oxide
  • the first and third metal oxides may be In-M-Zn oxides.
  • FIG. 18A shows an example in which the semiconductor layer 108 has a three-layer structure of semiconductor layers 108a, 108b, and 108c
  • one embodiment of the present invention is not limited to this.
  • a structure without one or both of the semiconductor layers 108a and 108c is also possible.
  • the semiconductor layer 108 can have a two-layer structure of semiconductor layers 108a and 108b.
  • the semiconductor layer 108 can have a two-layer structure of semiconductor layers 108b and 108c.
  • the semiconductor layer 108 can have a stacked structure of four or more layers.
  • the metal oxide layer 21 shown in embodiment 1 is applied to a VFET, but one aspect of the present invention is not limited to this.
  • the metal oxide layer 21 can also be applied to a planar transistor.
  • FIG. 19A is a top view of a semiconductor device 20F according to one embodiment of the present invention
  • FIG. 19B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 19A
  • FIG. 19C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG.
  • Transistor 200A has an insulating layer 202 on substrate 102, and a semiconductor layer 203 on insulating layer 202. It also has an insulating layer 204 on insulating layer 202 and semiconductor layer 203. It also has a conductive layer 205 on insulating layer 204. The semiconductor layer 203 and conductive layer 205 have an overlapping region with insulating layer 204 interposed therebetween.
  • the metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 203.
  • the semiconductor layer 203 the descriptions regarding the metal oxide layer 21 and the semiconductor layer 108 can be referred to.
  • the insulating layer 202 which is the surface on which the semiconductor layer 203 is formed, corresponds to layer 31 described in Embodiment 1.
  • the insulating layer 202 has a region 202D containing the first element. Region 202D is located in a region of the insulating layer 202 that does not overlap with the semiconductor layer 203. For region 202D, the description regarding region 31D can be referred to.
  • the length of channel formation region 203Q in the X direction is the channel length L of transistor 200A (see Figure 19B).
  • the length of channel formation region 203Q in the Y direction is the channel width W of transistor 200A (see Figure 19C).
  • An insulating layer 209 is provided on the insulating layer 206 and the conductive layer 208 (conductive layer 208a and conductive layer 208b).
  • FIGS. 20A to 20C show examples of configurations different from those shown in FIGS. 19A to 19C.
  • FIG. 20A is a top view of a semiconductor device 20G according to one embodiment of the present invention.
  • FIG. 19B is a cross-sectional view of the cut surface taken along dashed dotted line A1-A2 in FIG. 19A
  • FIG. 19C is a cross-sectional view of the cut surface taken along dashed dotted line A3-A4.
  • Transistor 200B differs from transistor 200A mainly in that it includes a conductive layer 219 between the substrate 102 and the insulating layer 202.
  • the conductive layer 219 functions as the backgate electrode of transistor 200B.
  • the conductive layer 219 is provided in a position overlapping with the channel formation region 203Q.
  • the conductive layer 219 extends beyond the edge of the channel formation region 203Q.
  • the insulating layer 202 functions as a backgate insulating layer for transistor 200B.
  • FIG. 21A is a top view of a semiconductor device 20H according to one embodiment of the present invention
  • FIG. 21B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 21A
  • FIG. 21C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG.
  • Transistor 200C includes semiconductor layer 520a disposed on substrate 102, semiconductor layer 520b disposed on semiconductor layer 520a, conductive layers 542a and 542b disposed spaced apart from each other on semiconductor layer 520b, insulating layer 580 disposed on conductive layers 542a and 542b with an opening formed between conductive layers 542a and 542b, conductive layer 560 disposed in the opening, and insulating layer 550 disposed between semiconductor layer 520b, conductive layers 542a and 542b, and insulating layer 580. As shown in Figures 21B and 21C, the top surface of conductive layer 560 is substantially flush with the top surfaces of insulating layers 550 and 580. Semiconductor layers 520a and 520b may sometimes be collectively referred to as semiconductor layer 520. The conductive layers 542a and 542b may be collectively referred to as conductive layers 542.
  • the conductive layer 560 functions as the gate electrode of the transistor, and the conductive layers 542a and 542b function as source and drain electrodes, respectively.
  • the conductive layer 560 is formed so as to be embedded in the opening of the insulating layer 580 and the region sandwiched between the conductive layers 542a and 542b.
  • the positions of the conductive layers 560, 542a, and 542b are selected in a self-aligned manner with respect to the opening of the insulating layer 580. That is, in the transistor 200C, the gate electrode can be positioned between the source and drain electrodes in a self-aligned manner. Therefore, the conductive layer 560 can be formed without providing an alignment margin, which allows the area occupied by the transistor 200C to be reduced. This reduces the area occupied by the semiconductor device. Furthermore, the integration density of the semiconductor device can be increased.
  • Insulating layers 522, 554, and 574 may preferably be insulating layers that have the function of suppressing the diffusion of hydrogen (e.g., at least one of hydrogen atoms, hydrogen molecules, etc.). For example, insulating layers 522, 554, and 574 may preferably be insulating layers that have lower hydrogen permeability than insulating layers 524, 550, and 580. In addition, insulating layers 522 and 554 may preferably be insulating layers that have the function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.). For example, insulating layers 522 and 554 may preferably be insulating layers that have lower oxygen permeability than insulating layers 524, 550, and 580.
  • hydrogen e.g., at least one of hydrogen atoms, hydrogen molecules, etc.
  • insulating layers 522, 554, and 574 may preferably be insulating layers that have lower hydrogen permeability than insulating layers 524, 550, and
  • the height of the top surface of the conductive layer 545 and the height of the top surface of the insulating layer 581 can be approximately the same.
  • the transistor 200C shows a structure in which the first conductive layer of the conductive layer 545 and the second conductive layer of the conductive layer 545 are stacked, the present invention is not limited to this.
  • the conductive layer 545 may be provided as a single layer or a stacked structure of three or more layers. When the structure has a stacked structure, it may be distinguished by assigning an ordinal number to the order of formation.
  • the conductive layer 505 should be larger than the channel formation region in the semiconductor layer 520.
  • the conductive layer 505 should extend to a region outside the end of the semiconductor layer 520 that intersects with the channel width direction.
  • the conductive layer 505 and the conductive layer 560 should overlap with an insulating layer interposed between them on the outside of the side surface of the semiconductor layer 520 in the channel width direction.
  • the insulating layer 514 may be formed using an insulating material that functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 200C from the substrate side. Therefore, the insulating layer 514 may be formed using an insulating material that has a function of preventing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N2O , NO, and NO2 ), and copper atoms (through which the impurities are less likely to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N2O , NO, and NO2 ), and copper atoms (through which the impurities are less likely to permeate).
  • the insulating layer 514 may be formed using an insulating material that has a function of preventing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, and the like) (through which the oxygen is less likely to permeate).
  • oxygen for example, at least one of oxygen atoms, oxygen molecules, and the like
  • the insulating layer 524 in contact with the semiconductor layer 520 preferably contains excess oxygen.
  • the insulating layer 524 can be made of silicon oxide, silicon oxynitride, or the like, as appropriate.
  • the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b may be thinner than the thickness of the other regions. It is preferable that the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b be set to a thickness that allows sufficient diffusion of the oxygen.
  • the insulating layer 522 is made of a material that functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 200C from the substrate side.
  • the insulating layer 522 is made of a material that has lower hydrogen permeability than the insulating layer 524.
  • a material for the insulating layer 522 that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) (that is, that is difficult for the oxygen to permeate).
  • a material with lower oxygen permeability than the insulating layer 524 is used for the insulating layer 522.
  • the insulating layer 522 has a function of suppressing the diffusion of oxygen and impurities, which can reduce the amount of oxygen diffusing from the semiconductor layer 520 toward the substrate. Furthermore, it can suppress the conductive layer 505 from reacting with oxygen contained in the insulating layer 524 or the semiconductor layer 520.
  • the insulating layer 522 may be an insulating layer containing oxide of one or both of the insulating materials aluminum and hafnium.
  • insulating layers containing oxide of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxide containing aluminum and hafnium (hafnium aluminate).
  • the insulating layer 522 functions as a layer that suppresses the release of oxygen from the semiconductor layer 520 and the intrusion of impurities such as hydrogen from the periphery of the transistor 200C into the semiconductor layer 520.
  • the insulating layer 522 may have a three-layer structure in which silicon nitride, silicon oxide, and aluminum oxide are stacked in this order.
  • the insulating layer 522 may be a single layer or a multilayer insulating layer containing a so-called high-k material, such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate ( SrTiO3 ), or (Ba,Sr) TiO3 (BST).
  • a so-called high-k material such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate ( SrTiO3 ), or (Ba,Sr) TiO3 (BST).
  • each of insulating layer 522 and insulating layer 524 can have a stacked structure of two or more layers. In this case, they are not limited to stacked structures made of the same material, and can also have stacked structures made of different materials.
  • Semiconductor layer 520 has semiconductor layer 520a and semiconductor layer 520b on semiconductor layer 520a. By having semiconductor layer 520a below semiconductor layer 520b, it is possible to suppress the diffusion of impurities from structures formed below semiconductor layer 520a into semiconductor layer 520b.
  • the content of element M in semiconductor layer 520a is preferably higher than the content of element M in semiconductor layer 520b.
  • a conductive layer 542 (conductive layer 542a and conductive layer 542b) functioning as a source electrode and a drain electrode is provided over the semiconductor layer 520b.
  • the conductive layer 542 may be made of a conductive material that is not easily oxidized or that maintains its conductivity even when it absorbs oxygen.
  • the region of the semiconductor layer 520 in contact with the conductive layer 542 functions as the source region or drain region of the transistor 200C.
  • the region between the conductive layer 542a and the conductive layer 542b is formed to overlap the opening of the insulating layer 580. This allows the conductive layer 560 to be positioned in a self-aligned manner between the conductive layer 542a and the conductive layer 542b.
  • the insulating layer 550 functions as a gate insulating layer.
  • the insulating layer 550 is disposed in contact with the upper surface of the semiconductor layer 520b.
  • the insulating layer 550 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, or silicon oxide with vacancies.
  • silicon oxide or silicon oxynitride is used as the insulating layer 550.
  • the metal oxide prevents oxygen from diffusing from the insulating layer 550 to the conductive layer 560. This prevents oxidation of the conductive layer 560 due to oxygen contained in the insulating layer 550.
  • the conductive layer 560a may be a conductive layer having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), copper atoms, etc.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), copper atoms, etc.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the conductive layer 560a has the function of suppressing oxygen diffusion, which prevents the conductive layer 560b from being oxidized by the oxygen contained in the insulating layer 550. This prevents the conductivity of the conductive layer 560b from decreasing.
  • Examples of conductive materials that can be used to suppress oxygen diffusion include tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductive layer 560b may be made of a conductive material containing tungsten, copper, or aluminum as its main component. Furthermore, since the conductive layer 560 also functions as wiring, it is preferable to use a conductive layer with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component may be used. Furthermore, the conductive layer 560b may have a layered structure, for example, a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the insulating layer 554 is made of an insulating material that prevents impurities such as water or hydrogen from entering the transistor 200C from the insulating layer 580 side.
  • the insulating layer 554 is made of an insulating material that has lower hydrogen permeability than the insulating layer 524.
  • the insulating layer 554 is provided in contact with the top and side surfaces of the conductive layer 542a, the top and side surfaces of the conductive layer 542b, the side surfaces of the semiconductor layers 520a and 520b, and the top surface of the insulating layer 524.
  • This configuration prevents hydrogen contained in the insulating layer 580 from entering the semiconductor layer 520 from the top or side surfaces of the conductive layer 542a, the conductive layer 542b, the semiconductor layer 520a, the semiconductor layer 520b, and the insulating layer 524.
  • an insulating material that has the function of suppressing the diffusion of oxygen e.g., at least one of oxygen atoms, oxygen molecules, etc.
  • oxygen is less likely to permeate
  • an insulating material with lower oxygen permeability than insulating layer 580 or insulating layer 524 is used as insulating layer 554.
  • the insulating layer 554 can be formed by sputtering.
  • oxygen can be added to the insulating layer 524 near the region in contact with the insulating layer 554. This allows oxygen to be supplied from this region into the semiconductor layer 520 through the insulating layer 524.
  • the insulating layer 554 has the function of suppressing upward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 to the insulating layer 580.
  • the insulating layer 522 has the function of suppressing downward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 toward the substrate. In this way, oxygen is supplied to the channel formation region of the semiconductor layer 520. This reduces oxygen vacancies in the semiconductor layer 520 and suppresses the transistor from becoming normally on.
  • an insulating layer containing oxides of one or both of aluminum and hafnium is formed.
  • examples of insulating layers containing oxides of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • the insulating layer 580 is provided over the insulating layer 524, the semiconductor layer 520, and the conductive layer 542 with the insulating layer 554 interposed therebetween.
  • the insulating layer 580 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, or silicon oxide with vacancies. Silicon oxide and silicon oxynitride are particularly suitable because they are thermally stable. Materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are particularly suitable because they can easily form regions containing oxygen that is released by heating.
  • insulating layer 574 is made of an insulating material that functions as a barrier film that prevents impurities such as water or hydrogen from entering insulating layer 580 from above.
  • insulating layer 574 for example, an insulating material that can be used for insulating layer 514, insulating layer 554, etc. is used.
  • Figures 21A to 21C show an example in which an insulating layer 581 that functions as an interlayer film is provided on the insulating layer 574.
  • an insulating material with a reduced concentration of impurities such as water or hydrogen is used for the insulating layer 581.
  • Conductive layers 545a and 545b are disposed in openings formed in insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554. Conductive layer 545a and conductive layer 545b are disposed opposite each other with conductive layer 560 sandwiched therebetween. Note that the height of the top surfaces of conductive layer 545a and conductive layer 545b may be flush with the top surface of insulating layer 581.
  • Insulating layer 541a is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545a is formed in contact with its side surface.
  • Conductive layer 542a is located on at least a portion of the bottom of the opening, and conductive layer 545a is in contact with conductive layer 542a.
  • insulating layer 541b is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545b is formed in contact with its side surface.
  • Conductive layer 542b is located on at least a portion of the bottom of the opening, and conductive layer 545b is in contact with conductive layer 542b.
  • the conductive layers 545a and 545b may be formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductive layers 545a and 545b may each have a stacked structure of two or more layers.
  • a conductive layer that has the function of suppressing the diffusion of impurities such as water or hydrogen may be used for the conductive layers in contact with the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542, the insulating layer 554, the insulating layer 580, the insulating layer 574, and the insulating layer 581.
  • impurities such as water or hydrogen
  • a conductive layer that has the function of suppressing the diffusion of impurities such as water or hydrogen may be used for the conductive layers in contact with the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542, the insulating layer 554, the insulating layer 580, the insulating layer 574, and the insulating layer 581.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is used.
  • oxygen contained in the insulating layer 580 can be prevented from being absorbed by the conductive layer 545a and the conductive layer
  • the insulating layer 541a and the insulating layer 541b can be, for example, an insulating layer that can be used for the insulating layer 554, etc. Because the insulating layer 541a and the insulating layer 541b are provided in contact with the insulating layer 554, impurities such as water or hydrogen from the insulating layer 580, etc., can be prevented from entering the semiconductor layer 520 through the conductive layer 545a and the conductive layer 545b. Furthermore, oxygen contained in the insulating layer 580 can be prevented from being absorbed by the conductive layer 545a and the conductive layer 545b.
  • FIG. 22A is a top view of a semiconductor device 20I according to one embodiment of the present invention
  • FIG. 22B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 22A
  • FIG. 22C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG. 22A
  • FIG. 22D is a cross-sectional view taken along dashed dotted line A5-A6 in FIG.
  • Semiconductor device 20I has a transistor 200D.
  • Figure 22B is a cross-sectional view of transistor 200D in the channel length direction.
  • Figures 22C and 22D are cross-sectional views of transistor 200D in the channel width direction.
  • Transistor 200D has a conductive layer 505 (conductive layer 505a and conductive layer 505b) embedded in insulating layer 816, an insulating layer 521 on insulating layer 816 and conductive layer 505, an insulating layer 522 on insulating layer 521, an insulating layer 524 on insulating layer 522, a semiconductor layer 520 (semiconductor layer 520a and semiconductor layer 520b) on insulating layer 524, conductive layer 542a (conductive layer 542a1 and conductive layer 542a2) and conductive layer 542b (conductive layer 542b1 and conductive layer 542b2) on semiconductor layer 520, an insulating layer 871a on conductive layer 542a, an insulating layer 871b on conductive layer 542b, an insulating layer 850 on semiconductor layer 520, and a conductive layer 560 (conductive layer 560a and conductive layer 560b) on insulating layer 850.
  • conductive layer 505 conductive layer 505
  • the metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 520.
  • the semiconductor layer 520 the descriptions regarding the metal oxide layer 21 and the semiconductor layer 108 can be referred to.
  • the insulating layer 524 which is the surface on which the semiconductor layer 520 is formed, corresponds to layer 31 described in Embodiment 1.
  • the insulating layer 524 has a region 524D containing the first element. Region 524D is located in a region of the insulating layer 524 that does not overlap with the semiconductor layer 520. For region 524D, the description regarding region 31D can be referred to.
  • a neutral NO2 molecule since a neutral NO2 molecule has a lone electron, it can be measured by ESR. Also, since the nuclear spin of 14N is 1, the peak of the ESR signal related to 14N is split into three. In this case, the split width of the ESR signal is the hyperfine coupling constant.
  • the plasma treatment can be performed without exposing the surface of the insulating film 110cf to the atmosphere.
  • a PECVD apparatus is used to form the insulating film 110cf, it is preferable to perform the plasma treatment in the PECVD apparatus. This can improve productivity.
  • an N 2 O plasma treatment can be performed continuously.
  • film 139 is removed ( Figure 23E).
  • wet etching is preferably used. Using wet etching can prevent the insulating film 110cf from being etched when film 139 is removed. This prevents the thickness of insulating film 110cf from becoming thin, and allows the thickness of insulating layer 110c to be made uniform.
  • the process of supplying oxygen to the insulating film 110cf is not limited to the above-mentioned method.
  • oxygen radicals, oxygen atoms, oxygen atomic ions, or oxygen molecular ions can be supplied to the insulating film 110cf by ion implantation or plasma treatment.
  • oxygen can be supplied to the insulating film 110cf through the film. It is preferable to remove the film after supplying oxygen.
  • insulating film 110df which will become insulating layer 110d
  • insulating film 110ef which will become insulating layer 110e
  • Sputtering can be suitably used to form insulating film 110df.
  • the description regarding the formation of insulating film 110bf and insulating layer 109 can be referenced for the formation of insulating film 110df and insulating film 110ef, so a detailed description will be omitted.
  • a conductive film 112bf which will become the conductive layer 112b, is formed on the insulating film 110ef ( Figure 24B). Sputtering can be suitably used to form the conductive film 112bf.
  • conductive layer 112B is removed to form conductive layer 112b having opening 143.
  • Wet etching can be suitably used to form conductive layer 112b.
  • Opening 141 is provided in an area overlapping opening 143.
  • the formation of opening 141 exposes conductive layer 112a. Dry etching can be suitably used to form insulating layer 110.
  • Opening 141 can be formed, for example, using the resist mask used to form opening 143. Specifically, a resist mask is formed on conductive layer 112B, and opening 143 is formed by removing a portion of conductive layer 112B using the resist mask. Opening 141 can also be formed by removing a portion of insulating film 110bf, insulating film 110cf, and insulating film 110df using the resist mask. Opening 141 can also be formed using a resist mask different from the resist mask used to form opening 143.
  • a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143 ( Figure 25A).
  • the metal oxide film 108f is provided in contact with the top and side surfaces of the conductive layer 112b, the top and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.
  • the metal oxide film 108f corresponds to the metal oxide film 21f described in Embodiment 1.
  • the metal oxide film 21f please refer to the description of the metal oxide film 21f.
  • Oxygen gas is preferably used when the metal oxide film 108f is formed.
  • oxygen gas oxygen can be suitably supplied into the insulating layer 110.
  • oxygen can be suitably supplied into the insulating layer 110c.
  • oxygen can be supplied to the semiconductor layer 108 in a later step, and oxygen vacancies and VOH in the semiconductor layer 108 can be reduced.
  • a resist mask 180 is formed on the metal oxide film 108f ( Figure 25B).
  • the resist mask 180 is provided in the region where the semiconductor layer 108 will be provided.
  • the resist mask 180 corresponds to the resist mask 90 described in embodiment 1.
  • element 75 is supplied to metal oxide film 108f using resist mask 180 as a mask ( Figure 25C).
  • Element 75 is supplied to areas of metal oxide film 21f that do not overlap with resist mask 180, forming region 108D.
  • Figure 25C schematically shows with dashed arrows how element 75 is supplied to metal oxide film 108f.
  • Region 108D corresponds to region 21D shown in embodiment 1.
  • the description of region 21D can be referenced.
  • the description of embodiment 1 can be referenced.
  • the concentration of element 75 in region 108D is preferably within the range mentioned above for region 21D. This allows the crystallinity of region 21D to be low. However, the concentration of element 75 in region 108D is not limited to the range mentioned above.
  • the first element is also supplied to the regions of the insulating layer 110 and the conductive layer 112b that do not overlap with the resist mask 180, forming regions 110D and 112bD.
  • Regions 110D and 112bD correspond to region 31D described in embodiment 1.
  • the description of region 31D can be referenced.
  • region 108D is removed to form semiconductor layer 108 ( Figure 26A).
  • the region of metal oxide film 108f that overlaps with resist mask 180 (corresponding to region 21N in embodiment 1) remains and becomes semiconductor layer 108.
  • For information on removing region 108D please refer to the description regarding the removal of region 21D.
  • a portion of the conductive layer 112b in an area that does not overlap with the semiconductor layer 108 may be etched and become thinner.
  • a portion of the insulating layer 110 in an area that does not overlap with either the semiconductor layer 108 or the conductive layer 112b may be etched and become thinner.
  • insulating layer 110d may be removed by etching, exposing the surface of insulating layer 110c. Note that when etching the metal oxide film 108f, using a material with a high selectivity for insulating layer 110d can prevent the thickness of insulating layer 110d from becoming thinner.
  • Heat treatment can remove water and hydrogen contained in the semiconductor layer 108 or adsorbed to the surface. Heat treatment can also improve the film quality of the semiconductor layer 108 (for example, reducing defects or increasing crystallinity).
  • Heat treatment can also supply oxygen from the insulating layer 110c to the semiconductor layer 108. In this case, it is more preferable to perform heat treatment before processing into the semiconductor layer 108.
  • heat treatment please refer to the above description, and a detailed explanation will be omitted.
  • the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110 ( Figure 26C).
  • the insulating layer 106 can be formed by, for example, PECVD, sputtering, or ALD.
  • the insulating layer 106 When an oxide semiconductor is used for the semiconductor layer 108, the insulating layer 106 preferably functions as a barrier film that suppresses oxygen diffusion.
  • the insulating layer 106 has the function of suppressing oxygen diffusion, which suppresses oxygen from diffusing from above the insulating layer 106 to the conductive layer 104, thereby suppressing oxidation of the conductive layer 104. As a result, a transistor exhibiting favorable electrical characteristics and high reliability can be obtained.
  • the substrate temperature during the formation of the insulating layer 106 is preferably 180° C. or higher and 450° C. or lower, more preferably 200° C. or higher and 450° C. or lower, further preferably 250° C. or higher and 450° C. or lower, further preferably 300° C. or higher and 450° C. or lower, and further preferably 300° C. or higher and 400° C. or lower.
  • the substrate temperature during the formation of the insulating layer 106 By setting the substrate temperature during the formation of the insulating layer 106 within the above range, defects in the insulating layer 106 can be reduced and oxygen release from the semiconductor layer 108 can be suppressed. Therefore, a transistor with good electrical characteristics and high reliability can be obtained.
  • Plasma treatment can be performed on the surface of the semiconductor layer 108 before forming the insulating layer 106.
  • This plasma treatment can reduce impurities such as water adsorbed to the surface of the semiconductor layer 108.
  • impurities at the interface between the semiconductor layer 108 and the insulating layer 106 can be reduced, resulting in a highly reliable transistor.
  • This is particularly suitable when the surface of the semiconductor layer 108 is exposed to the air between the formation of the semiconductor layer 108 and the formation of the insulating layer 106.
  • the plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, nitrous oxide, argon, or the like, for example. It is also preferable that the plasma treatment and the formation of the insulating layer 106 be performed consecutively without exposure to the air.
  • the conductive layer 104 is formed on the insulating layer 106 ( Figures 17A and 17B).
  • the conductive film that becomes the conductive layer 104 can be formed by, for example, sputtering, thermal CVD (including MOCVD), or ALD.
  • semiconductor device 20C of one embodiment of the present invention can be manufactured.
  • the semiconductor layer 108 is formed using the manufacturing method illustrated in the flowchart of FIG. 2 has been described here, one embodiment of the present invention is not limited to this.
  • the manufacturing methods illustrated in the flowcharts of FIGS. 4, 6, and 8 can also be applied.
  • the manufacturing method illustrated in the flowcharts of FIGS. 2, 4, 6, and 8 can also be applied to the formation of the conductive layer.
  • the display device of this embodiment can be a high-resolution display device or a large display device. Therefore, the display device of this embodiment can be used in electronic devices with relatively large screens, such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as the display unit of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • electronic devices with relatively large screens such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as the display unit of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.
  • the display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in the display unit of wristwatch-type and bracelet-type information terminals (wearable devices), as well as in the display unit of wearable devices that can be worn on the head, such as VR devices such as head-mounted displays (HMDs) and eyeglass-type AR devices.
  • wearable devices such as watchable devices
  • VR devices such as head-mounted displays (HMDs) and eyeglass-type AR devices.
  • the semiconductor device of one embodiment of the present invention can be used in a display device or a module including the display device.
  • modules including the display device include a module in which a connector such as a flexible printed circuit (hereinafter referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.
  • Sensor types include, for example, capacitance type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure-sensitive type.
  • Capacitive sensing methods include, for example, surface capacitance sensing and projected capacitance sensing. Projected capacitance sensing methods also include, for example, self-capacitance sensing and mutual capacitance sensing. Mutual capacitance sensing is preferred because it enables simultaneous multi-point detection.
  • FIG. 27 shows a perspective view of the display device 50A.
  • Display device 50A has a configuration in which substrate 152 and substrate 151 are bonded together.
  • substrate 152 is indicated by a dashed line.
  • connection portion 140 is provided on the outside of the display portion 162.
  • the connection portion 140 can be provided along one or more sides of the display portion 162. There may be one or more connection portions 140.
  • Figure 27 shows an example in which the connection portion 140 is provided so as to surround the four sides of the display portion 162.
  • the connection portion 140 connects the common electrode of the display element to the conductive layer, and can supply a potential to the common electrode.
  • the circuit portion 164 has, for example, a scanning line driver circuit (also called a gate driver).
  • the circuit portion 164 may also have both a scanning line driver circuit and a signal line driver circuit (also called a source driver).
  • the conductive layer 165 has the function of supplying signals and power to the display portion 162 and the circuit portion 164.
  • the signals and power are input to the conductive layer 165 from the outside via the FPC 172, or are input to the conductive layer 165 from the IC 173.
  • Figure 27 shows an example in which an IC 173 is provided on a substrate 151 using the COG method.
  • an IC having a scanning line driver circuit or a signal line driver circuit, or both, can be used as the IC 173.
  • the display device 50A and the display module may be configured without an IC.
  • the IC may also be mounted on an FPC using a COF method or the like.
  • a semiconductor device of one embodiment of the present invention can be applied to, for example, one or both of the display portion 162 and the circuit portion 164 of the display device 50A.
  • An oxide semiconductor (OS) can be suitably used for a channel formation region of a transistor included in the display device.
  • OS oxide semiconductor
  • the semiconductor device of one embodiment of the present invention can be used for both the display portion 162 and the circuit portion 164, that is, all of the transistors included in the display device can be OS transistors. By using OS transistors for all of the transistors included in the display device in this way, it is possible to achieve an effect of reducing manufacturing costs.
  • a semiconductor device of one embodiment of the present invention when a semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, resulting in a high-resolution display device.
  • a semiconductor device of one embodiment of the present invention when a semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (e.g., one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced, resulting in a display device with a narrow frame.
  • the semiconductor device of one embodiment of the present invention since the semiconductor device of one embodiment of the present invention has favorable electrical characteristics, its use in a display device can improve the reliability of the display device.
  • the display unit 162 is the area in the display device 50A that displays images, and has a plurality of periodically arranged pixels 201.
  • Figure 27 shows an enlarged view of one pixel 201.
  • pixel arrangements there are no particular limitations on the pixel arrangement in the display device of this embodiment, and various methods can be applied. Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.
  • the pixel 201 shown in Figure 27 has a sub-pixel 11R that emits red light, a sub-pixel 11G that emits green light, and a sub-pixel 11B that emits blue light. Note that there is no particular limit to the number of sub-pixels that one pixel may have.
  • Each of the sub-pixels 11R, 11G, and 11B has a display element and a circuit that controls the driving of the display element.
  • a variety of elements can be used as display elements, including liquid crystal elements and light-emitting elements.
  • Other elements that can be used include shutter-type or optical interference-type MEMS (Micro Electro Mechanical Systems) elements, as well as display elements that use microcapsule, electrophoresis, electrowetting, or electronic liquid powder (registered trademark) methods.
  • QLEDs Quantantum-dot LEDs, which use a light source and color conversion technology using quantum dot materials, may also be used.
  • Display devices that use liquid crystal elements include, for example, transmissive liquid crystal display devices, reflective liquid crystal display devices, and semi-transmissive liquid crystal display devices.
  • Modes that can be used in display devices using liquid crystal elements include, for example, vertical alignment (VA) mode, FFS (Fringe Field Switching) mode, IPS (In-Plane Switching) mode, TN (Twisted Nematic) mode, and ASM (Axially Symmetrically Aligned Micro-cell) mode.
  • VA modes include OCB (Opticaly Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, AFLC (Anti-Ferroelectric Liquid Crystal) mode, ECB (Electrically Controlled Birefringence) mode, and guest-host mode.
  • VA modes include MVA (Multi-Domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, and ASV (Advanced Super View) mode.
  • Liquid crystal materials that can be used in liquid crystal elements include, for example, thermotropic liquid crystals, low-molecular-weight liquid crystals, polymer liquid crystals, polymer-dispersed liquid crystals (PDLC), polymer network liquid crystals (PNLC), ferroelectric liquid crystals, and antiferroelectric liquid crystals.
  • these liquid crystal materials exhibit cholesteric phases, smectic phases, cubic phases, chiral nematic phases, isotropic phases, blue phases, and other phases.
  • either positive-type or negative-type liquid crystals can be used as liquid crystal materials, and the type can be selected depending on the application mode or design.
  • light-emitting elements include self-luminous light-emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers. Examples of LEDs that can be used include mini LEDs and micro LEDs.
  • Examples of light-emitting materials that light-emitting elements contain include fluorescent materials, phosphorescent materials, thermally activated delayed fluorescence (TADF) materials, and inorganic compounds (quantum dot materials, etc.).
  • fluorescent materials phosphorescent materials
  • TADF thermally activated delayed fluorescence
  • inorganic compounds quantum dot materials, etc.
  • the light-emitting element can emit light in a variety of colors, including infrared, red, green, blue, cyan, magenta, yellow, or white. Furthermore, the color purity can be improved by providing the light-emitting element with a microcavity structure.
  • one electrode functions as an anode and the other electrode functions as a cathode.
  • the display device of one embodiment of the present invention may be a top-emission type that emits light in the direction opposite to the substrate on which the light-emitting elements are formed, a bottom-emission type that emits light toward the substrate on which the light-emitting elements are formed, or a dual-emission type that emits light from both sides.
  • Figure 28A shows an example of a cross section of the display device 50A, with a portion of the area including the FPC 172, a portion of the circuit section 164, a portion of the display section 162, a portion of the connection section 140, and a portion of the area including the end portion cut away.
  • the display device 50A shown in FIG. 28A has transistors 205D, 205R, 205G, and 205B, light-emitting elements 130R, 130G, and 130B between substrates 151 and 152.
  • Light-emitting element 130R is a display element included in sub-pixel 11R that emits red light
  • light-emitting element 130G is a display element included in sub-pixel 11G that emits green light
  • light-emitting element 130B is a display element included in sub-pixel 11B that emits blue light.
  • the display device 50A uses an SBS structure.
  • the SBS structure allows the materials and configuration to be optimized for each light-emitting element, increasing the freedom in material and configuration selection and making it easier to improve brightness and reliability.
  • the display device 50A is a top-emission type.
  • a top-emission type allows transistors and other components to be arranged overlapping the light-emitting region of the light-emitting element, thereby enabling a higher pixel aperture ratio than a bottom-emission type.
  • transistors 205D, 205R, 205G, and 205B each have a conductive layer 104 that functions as a gate, an insulating layer 106 that functions as a gate insulating layer, conductive layers 112a and 112b that function as a source and drain, a semiconductor layer 108 containing metal oxide, and an insulating layer 110.
  • the same hatching pattern is applied to multiple layers obtained by processing the same conductive film.
  • the transistors included in the display device of this embodiment are not limited to the transistors of one embodiment of the present invention.
  • the display device may include a combination of a transistor of one embodiment of the present invention and a transistor having another structure.
  • the display device of this embodiment may have, for example, one or more of a planar transistor, a staggered transistor, and an inverted staggered transistor.
  • the transistors included in the display device of this embodiment may be either top-gate or bottom-gate transistors.
  • gates may be provided above and below a semiconductor layer in which a channel is formed.
  • an OS transistor When the transistor operates in the saturation region, an OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as the driving transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, and the amount of current flowing to the light-emitting element can be controlled. This allows for a greater number of gray levels to be achieved in the pixel circuit.
  • an OS transistor can pass a more stable current (saturation current) than a Si transistor, even when the source-drain voltage gradually increases. Therefore, by using an OS transistor as a driving transistor, a stable current can be passed to a light-emitting element, even when the current-voltage characteristics of the light-emitting element vary. In other words, when an OS transistor operates in the saturation region, the source-drain current hardly changes even when the source-drain voltage is changed, thereby stabilizing the light-emitting luminance of the light-emitting element.
  • the transistors in the circuit unit 164 and the transistors in the display unit 162 may have the same structure or different structures.
  • the multiple transistors in the circuit unit 164 may all have the same structure, or there may be two or more types.
  • the multiple transistors in the display unit 162 may all have the same structure, or there may be two or more types.
  • All of the transistors in the display portion 162 may be OS transistors, all of the transistors in the display portion 162 may be Si transistors, or some of the transistors in the display portion 162 may be OS transistors and the rest may be Si transistors.
  • LTPS transistor For example, by using both an LTPS transistor and an OS transistor in the display portion 162, a display device with low power consumption and high driving capability can be realized.
  • a configuration in which an LTPS transistor and an OS transistor are combined is sometimes referred to as LTPO.
  • a more suitable example is a configuration in which an OS transistor is used as a transistor that functions as a switch for controlling conduction/non-conduction between wirings, and an LTPS transistor is used as a transistor for controlling current.
  • one of the transistors included in the display unit 162 functions as a transistor for controlling the current flowing to the light-emitting element, and can also be called a driving transistor.
  • One of the source and drain of the driving transistor is connected to the pixel electrode of the light-emitting element. It is preferable to use an LTPS transistor as the driving transistor. This allows the current flowing to the light-emitting element in the pixel circuit to be increased.
  • another of the transistors in the display portion 162 functions as a switch for controlling pixel selection/deselection and can also be called a selection transistor.
  • the gate of the selection transistor is connected to a gate line, and one of the source and drain is connected to a source line (signal line). It is preferable to use an OS transistor as the selection transistor. This allows the gradation of the pixel to be maintained even when the frame frequency is significantly low (for example, 1 fps or less), and therefore power consumption can be reduced by stopping the driver when displaying a still image.
  • the insulating layer 218 preferably functions as a protective layer for the transistor.
  • the insulating layer 218 is preferably made of a material that does not easily diffuse impurities such as water and hydrogen. This allows the insulating layer 218 to function as a barrier film. With this structure, it is possible to effectively prevent impurities from diffusing into the transistor from the outside, thereby improving the reliability of the display device.
  • the insulating layer 218 preferably has one or more inorganic insulating layers.
  • the insulating layer 218 can be made of the same materials that can be used for the insulating layer 110.
  • the insulating layer 235 preferably functions as a planarization layer, and is preferably an organic insulating film.
  • Materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, and precursors of these resins.
  • the insulating layer 235 may have a laminated structure of an organic insulating film and an inorganic insulating film.
  • the outermost layer of the insulating layer 235 preferably functions as an etching protection layer. This prevents recesses from being formed in the insulating layer 235 during processing of the pixel electrodes 111R, 111G, 111B, etc.
  • Light-emitting elements 130R, 130G, and 130B are provided on insulating layer 235.
  • the light-emitting element 130R has a pixel electrode 111R on the insulating layer 235, an EL layer 113R on the pixel electrode 111R, and a common electrode 115 on the EL layer 113R.
  • the light-emitting element 130R shown in Figure 28A emits red light (R).
  • the EL layer 113R has a light-emitting layer that emits red light.
  • the light-emitting element 130G has a pixel electrode 111G on the insulating layer 235, an EL layer 113G on the pixel electrode 111G, and a common electrode 115 on the EL layer 113G.
  • the light-emitting element 130G shown in Figure 28A emits green light (G).
  • the EL layer 113G has a light-emitting layer that emits green light.
  • the light-emitting element 130B has a pixel electrode 111B on the insulating layer 235, an EL layer 113B on the pixel electrode 111B, and a common electrode 115 on the EL layer 113B.
  • the light-emitting element 130B shown in Figure 28A emits blue light (B).
  • the EL layer 113B has a light-emitting layer that emits blue light.
  • the ends of each of the pixel electrodes 111R, 111G, and 111B are covered with an insulating layer 237.
  • the insulating layer 237 functions as a partition wall.
  • the insulating layer 237 can be formed in a single layer structure or a stacked layer structure using one or both of an inorganic insulating material and an organic insulating material.
  • the materials that can be used for the insulating layer 218 and the insulating layer 235 can be used for the insulating layer 237.
  • the insulating layer 237 can electrically insulate the pixel electrode and the common electrode.
  • the insulating layer 237 can also electrically insulate adjacent light-emitting elements.
  • the insulating layer 237 is provided at least in the display unit 162.
  • the insulating layer 237 may be provided not only in the display unit 162, but also in the connection unit 140 and the circuit unit 164.
  • the insulating layer 237 may also be provided up to the edge of the display device 50A.
  • the common electrode 115 is a continuous film provided in common to the light-emitting elements 130R, 130G, and 130B.
  • the common electrode 115 shared by multiple light-emitting elements is connected to a conductive layer 123 provided in the connection portion 140. It is preferable to use a conductive layer formed from the same material and in the same process as the pixel electrodes 111R, 111G, and 111B for the conductive layer 123.
  • a conductive film that transmits visible light is used for the pixel electrode and the common electrode, whichever electrode is used for extracting light. Furthermore, a conductive film that reflects visible light is preferably used for the electrode that is not used for extracting light.
  • a conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted.
  • the light emitted from the EL layer may be reflected by the reflective layer and extracted from the display device.
  • ITO indium tin oxide
  • ITSO In-Si-Sn oxide
  • I-Zn oxide indium zinc oxide
  • In-W-Zn oxide In-W-Zn oxide
  • aluminum-containing alloys aluminum alloys
  • Al-Ni-La aluminum-containing alloys
  • Ag-Pd-Cu silver-magnesium alloys and silver-palladium-copper alloys
  • Such materials include elements belonging to Group 1 or 2 of the periodic table (e.g., lithium, cesium, calcium, strontium) not listed above, rare earth metals such as europium and ytterbium, alloys containing appropriate combinations of these, and graphene.
  • the light transmittance of the transparent electrode is 40% or more.
  • the visible light reflectance of the semi-transmissive/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less.
  • the visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less.
  • the electrical resistivity of these electrodes is preferably 1 ⁇ 10 ⁇ 2 ⁇ cm or less.
  • EL layers 113R, 113G, and 113B are each arranged in an island shape.
  • the edges of adjacent EL layers may overlap as shown in Figure 28A, but this is not limited to this. In other words, adjacent EL layers may not overlap and may be separated from each other.
  • a display device may have both areas where adjacent EL layers overlap and areas where adjacent EL layers do not overlap and are separated from each other.
  • EL layers 113R, 113G, and 113B each have at least a light-emitting layer.
  • the light-emitting layer contains one or more light-emitting materials.
  • a material that emits light of a color such as blue, purple, blue-purple, green, yellow-green, yellow, orange, or red is used as appropriate.
  • a material that emits near-infrared light can also be used as the light-emitting material.
  • the light-emitting layer may contain one or more organic compounds (host materials, assist materials, etc.) in addition to the light-emitting substance (guest material).
  • the one or more organic compounds one or both of a substance with high hole-transporting properties (hole-transporting material) and a substance with high electron-transporting properties (electron-transporting material) can be used.
  • a bipolar substance a substance with high electron-transporting and hole-transporting properties
  • TADF material a substance with high electron-transporting and hole-transporting properties
  • the light-emitting layer preferably contains, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material, which are a combination that easily forms an exciplex.
  • This configuration allows for efficient emission using Exciplex-Triple Energy Transfer (ExTET), which is the transfer of energy from the exciplex to the light-emitting material (phosphorescent material).
  • ExTET Exciplex-Triple Energy Transfer
  • a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest-energy absorption band of the light-emitting material energy transfer becomes smooth and light emission can be achieved efficiently.
  • This configuration simultaneously enables high efficiency, low-voltage operation, and a long lifespan for the light-emitting element.
  • the EL layer can have one or more of the following: a layer containing a substance with high hole-injecting properties (hole injection layer), a layer containing a hole-transporting material (hole transport layer), a layer containing a substance with high electron-blocking properties (electron blocking layer), a layer containing a substance with high electron-injecting properties (electron injection layer), a layer containing an electron-transporting material (electron transport layer), and a layer containing a substance with high hole-blocking properties (hole blocking layer).
  • the EL layer may contain one or both of a bipolar substance and a TADF material.
  • Either low-molecular-weight compounds or high-molecular-weight compounds can be used for the light-emitting element, and it may also contain inorganic compounds.
  • the layers that make up the light-emitting element can be formed by methods such as vapor deposition (including vacuum vapor deposition), transfer, printing, inkjet, and coating.
  • a light-emitting element may have either a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units).
  • the light-emitting unit has at least one light-emitting layer.
  • a tandem structure is a configuration in which multiple light-emitting units are connected in series via a charge-generating layer. When a voltage is applied between a pair of electrodes, the charge-generating layer has the function of injecting electrons into one of the two light-emitting units and holes into the other.
  • a tandem structure can result in a light-emitting element that is capable of emitting high-brightness light. Furthermore, a tandem structure can reduce the current required to achieve the same brightness compared to a single structure, thereby improving reliability.
  • a tandem structure can also be called a stacked structure.
  • EL layer 113R has a structure including multiple light-emitting units that emit red light
  • EL layer 113G has a structure including multiple light-emitting units that emit green light
  • EL layer 113B has a structure including multiple light-emitting units that emit blue light.
  • a protective layer 131 is provided on light-emitting elements 130R, 130G, and 130B.
  • Protective layer 131 and substrate 152 are bonded via adhesive layer 142.
  • Substrate 152 is provided with a light-shielding layer 117.
  • a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting elements.
  • the space between substrate 152 and substrate 151 is filled with adhesive layer 142, and a solid sealing structure is applied.
  • the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied.
  • adhesive layer 142 may be provided so as not to overlap the light-emitting elements.
  • the space may be filled with a resin different from that of adhesive layer 142, which is provided in a frame shape.
  • the protective layer 131 is provided at least on the display unit 162, and is preferably provided so as to cover the entire display unit 162.
  • the protective layer 131 is preferably provided so as to cover not only the display unit 162, but also the connection unit 140 and the circuit unit 164.
  • the protective layer 131 is also preferably provided up to the edge of the display device 50A.
  • the connection unit 197 an area where the protective layer 131 is not provided is generated in order to connect the FPC 172 and the conductive layer 166.
  • the protective layer 131 can have a single layer structure or a laminated structure of two or more layers. Furthermore, the conductivity of the protective layer 131 is not important.
  • the protective layer 131 can be made of at least one of an insulating film, a semiconductor film, and a conductive film.
  • the protective layer 131 has an inorganic film, which prevents the common electrode 115 from being oxidized and prevents impurities (such as moisture and oxygen) from entering the light-emitting elements, thereby suppressing deterioration of the light-emitting elements and improving the reliability of the display device.
  • the protective layer 131 has one or more inorganic insulating layers.
  • the protective layer 131 can be made of a material that can be used for the insulating layer 110.
  • the protective layer 131 be made of a nitride or nitride oxide, and it is more preferable that the protective layer 131 be made of a nitride.
  • the protective layer 131 may also be an inorganic film containing ITO, In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, IGZO, or the like. It is preferable that the inorganic film has high resistance, specifically, a higher resistance than the common electrode 115.
  • the inorganic film may further contain nitrogen.
  • the protective layer 131 be highly transparent to visible light.
  • ITO, IGZO, and aluminum oxide are preferable because they are inorganic materials that are highly transparent to visible light.
  • the protective layer 131 can be, for example, a stacked structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film, or a stacked structure of an aluminum oxide film and an IGZO film on the aluminum oxide film. Using such a stacked structure can prevent impurities (water, oxygen, etc.) from penetrating into the EL layer.
  • the protective layer 131 may have an organic film.
  • the protective layer 131 may have both an organic film and an inorganic film.
  • organic films that can be used for the protective layer 131 include the organic insulating films that can be used for the insulating layer 235.
  • connection portion 197 is provided in the region of substrate 151 where substrate 152 does not overlap.
  • conductive layer 165 is connected to FPC 172 via conductive layer 166 and connection layer 242.
  • conductive layer 165 is a conductive layer obtained by processing the same conductive film as conductive layer 112b.
  • conductive layer 166 is a conductive layer obtained by processing the same conductive film as pixel electrodes 111R, 111G, and 111B.
  • the connection portion between conductive layer 165 and conductive layer 166 can have the same structure as the connection portion between pixel electrode 111 and conductive layer 112b.
  • Figure 28A shows an example in which an opening is provided in the upper layer of conductive layer 165, and conductive layer 166 contacts the upper surface of conductive layer 165 through this opening.
  • the conductive layer 166 is exposed on the upper surface of connection portion 197. This allows the connection portion 197 and FPC 172 to be connected via the connection layer 242.
  • the display device 50A is a top-emission type. Light emitted by the light-emitting elements is emitted toward the substrate 152. It is preferable to use a material that is highly transparent to visible light for the substrate 152.
  • the pixel electrodes 111R, 111G, and 111B contain a material that reflects visible light, and the opposing electrode (common electrode 115) contains a material that transmits visible light.
  • a colored layer such as a color filter may be provided on the surface of substrate 152 facing substrate 151 or on protective layer 131. By providing a color filter over the light-emitting element, the color purity of the light emitted from the pixel can be increased.
  • the colored layer is a colored layer that selectively transmits light in a specific wavelength range and absorbs light in other wavelength ranges.
  • a red (R) color filter that transmits light in the red wavelength range
  • a green (G) color filter that transmits light in the green wavelength range
  • a blue (B) color filter that transmits light in the blue wavelength range
  • Each colored layer can be made of one or more of metal materials, resin materials, pigments, and dyes.
  • the colored layers are formed in the desired positions using methods such as printing, inkjet printing, and etching using photolithography.
  • optical components can be disposed on the outer surface of the substrate 152 (the surface opposite to the substrate 151).
  • optical components include a polarizing plate, a retardation plate, a light diffusion layer (such as a diffusion film), an anti-reflection layer, and a light-collecting film.
  • the outer surface of the substrate 152 may be provided with a surface protection layer, such as an antistatic film to prevent dust adhesion, a water-repellent film to prevent dirt adhesion, a hard coat film to prevent scratches during use, or an impact-absorbing layer.
  • a glass layer or a silica layer SiOx layer
  • SiOx layer silica layer
  • DLC diamond-like carbon
  • aluminum oxide aluminum oxide
  • polyester-based materials polycarbonate-based materials, etc.
  • surface protection layer It is preferable to use a material with high transmittance to visible light for the surface protection layer. It is also preferable to use a material with high hardness for the surface protection layer.
  • Substrate 151 and substrate 152 can each be made of glass, quartz, ceramics, sapphire, resin, metal, alloy, semiconductor, or the like.
  • a light-transmitting material is used for the substrate on the side from which light from the light-emitting element is extracted.
  • Using a flexible material for substrate 151 and substrate 152 increases the flexibility of the display device, enabling a flexible display to be realized.
  • a polarizing plate may also be used for at least one of substrate 151 and substrate 152.
  • Substrates 151 and 152 can each be made of polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, cellulose nanofiber, etc. At least one of substrates 151 and 152 may be made of glass thick enough to provide flexibility.
  • a substrate with high optical isotropy has low birefringence (it can also be said that the amount of birefringence is small).
  • films with high optical isotropy include triacetyl cellulose (TAC, also known as cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.
  • the adhesive layer 142 can be made of various curable adhesives, such as photo-curable adhesives (e.g., UV-curable), reactive curable adhesives, thermosetting adhesives, and anaerobic adhesives.
  • curable adhesives include epoxy resin, acrylic resin, silicone resin, phenolic resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin.
  • Materials with low moisture permeability, such as epoxy resin are particularly preferred. Two-component resins may also be used. Adhesive sheets, etc. may also be used.
  • connection layer 242 can be made of an anisotropic conductive film (ACF), anisotropic conductive paste (ACP), or the like.
  • ACF anisotropic conductive film
  • ACP anisotropic conductive paste
  • FIG. 28B shows an example of a cross section of the display unit 162 of the display device 50B.
  • the display device 50B differs from the display device 50A mainly in that a light-emitting element having a common EL layer 113 and a colored layer (such as a color filter) are used for each subpixel of each color.
  • the configuration shown in FIG. 28B can be combined with the region including the FPC 172, the circuit portion 164, the stacked structure from the substrate 151 to the insulating layer 235 of the display unit 162, the connection portion 140, and the end portion configuration shown in FIG. 28A. Note that in the following description of the display device, descriptions of parts similar to those of the display device described above may be omitted.
  • the display device 50B shown in Figure 28B has light-emitting elements 130R, 130G, and 130B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.
  • the light-emitting element 130R has a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 115 on the EL layer 113.
  • the light emitted by the light-emitting element 130R is extracted as red light to the outside of the display device 50B via the colored layer 132R.
  • Light-emitting element 130G has a pixel electrode 111G, an EL layer 113 on pixel electrode 111G, and a common electrode 115 on EL layer 113.
  • the light emitted by light-emitting element 130G is extracted as green light to the outside of display device 50B via colored layer 132G.
  • Light-emitting element 130B has a pixel electrode 111B, an EL layer 113 on pixel electrode 111B, and a common electrode 115 on EL layer 113.
  • the light emitted by light-emitting element 130B is extracted as blue light to the outside of display device 50B via colored layer 132B.
  • Light-emitting elements 130R, 130G, and 130B each share an EL layer 113 and a common electrode 115.
  • a configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps compared to a configuration in which a different EL layer is provided for each subpixel of each color.
  • the light-emitting elements 130R, 130G, and 130B shown in FIG. 28B emit white light.
  • the white light emitted by the light-emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, thereby obtaining light of the desired color.
  • a light-emitting element that emits white light preferably includes two or more light-emitting layers.
  • the light-emitting layers are selected so that the emitted colors of the two light-emitting layers are complementary to each other.
  • the emitted colors of the three or more light-emitting layers can be combined to form a configuration in which the light-emitting element as a whole emits white light.
  • the EL layer 113 preferably has, for example, a light-emitting layer having a light-emitting material that emits blue light, and a light-emitting layer having a light-emitting material that emits visible light with a wavelength longer than blue.
  • the EL layer 113 preferably has, for example, a light-emitting layer that emits yellow light, and a light-emitting layer that emits blue light.
  • the EL layer 113 preferably has, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.
  • a tandem structure is preferably used for light-emitting elements that emit white light.
  • a two-tier tandem structure having a light-emitting unit that emits yellow light and a light-emitting unit that emits blue light
  • a two-tier tandem structure having a light-emitting unit that emits red and green light and a light-emitting unit that emits blue light
  • a three-tier tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green, or green light, and a light-emitting unit that emits blue light
  • a three-tier tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green, or green light, and red light, and a light-emitting unit that emits blue light, etc.
  • the number of stacked light-emitting units and the order of colors can be, from the anode side, a two-layer structure of B and light-emitting unit X, a two-layer structure of B and light-emitting unit X, a three-layer structure of B, Y, and B, or a three-layer structure of B, X, and B.
  • the number of stacked light-emitting layers in light-emitting unit X and the order of colors can be, from the anode side, a two-layer structure of R and Y, a two-layer structure of R and G, a two-layer structure of G and R, a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R. Furthermore, another layer can be provided between the two light-emitting layers.
  • a light-emitting element configured to emit white light may also emit light of a specific wavelength, such as red, green, or blue, with the intensity increased.
  • the light-emitting elements 130R, 130G, and 130B shown in FIG. 28B emit blue light.
  • the EL layer 113 has one or more light-emitting layers that emit blue light.
  • the blue light emitted by the light-emitting element 130B can be extracted.
  • the sub-pixel 11R that emits red light and the sub-pixel 11G that emits green light by providing a color conversion layer between the light-emitting element 130R or light-emitting element 130G and the substrate 152, the blue light emitted by the light-emitting element 130R or light-emitting element 130G can be converted into light with a longer wavelength, allowing red or green light to be extracted. Furthermore, it is preferable to provide a colored layer 132R between the color conversion layer and the substrate 152 on the light-emitting element 130R, and a colored layer 132G between the color conversion layer and the substrate 152 on the light-emitting element 130G.
  • Part of the light emitted by the light-emitting element may be transmitted directly without being converted by the color conversion layer.
  • the color conversion layer By extracting light that has passed through the color conversion layer via the colored layer, light other than the desired color is absorbed by the colored layer, thereby increasing the color purity of the light emitted by the sub-pixel.
  • the display device 50C shown in FIG. 29 differs from the display device 50B mainly in that it is a bottom-emission type display device.
  • Light emitted by the light-emitting element is emitted toward the substrate 151. It is preferable to use a material that is highly transparent to visible light for the substrate 151. On the other hand, the translucency of the material used for the substrate 152 does not matter.
  • the light-emitting element 130R which overlaps the colored layer 132R, has a pixel electrode 111R, an EL layer 113, and a common electrode 115.
  • the light-emitting element 130G overlapping the colored layer 132G has a pixel electrode 111G, an EL layer 113, and a common electrode 115.
  • Pixel electrodes 111R, 111G, and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115. In bottom-emission display devices, metals with low electrical resistivity can be used for the common electrode 115, which prevents voltage drops caused by the electrical resistance of the common electrode 115 and achieves high display quality.
  • the transistor of one embodiment of the present invention can be miniaturized and its occupation area can be reduced, so that the pixel aperture ratio can be increased or the pixel size can be reduced in a bottom-emission display device.
  • display unit 162 has one or both of an imaging function and a sensing function in addition to an image display function. For example, instead of displaying an image using all of the sub-pixels of display device 50D, some sub-pixels can emit light as a light source, other sub-pixels can perform light detection, and the remaining sub-pixels can display the image.
  • the display device 50D can capture images using the light-receiving element.
  • the image sensor can be used to capture images for personal authentication using fingerprints, palm prints, irises, pulse patterns (including vein patterns and artery patterns), faces, etc.
  • the light-receiving element 130S has a pixel electrode 111S on an insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 115 on the functional layer 113S.
  • Light Lin is incident on the functional layer 113S from outside the display device 50D.
  • the ends of the pixel electrode 111S are covered by an insulating layer 237.
  • the common electrode 115 is a continuous film provided in common to the light receiving element 130S, the light emitting element 130R (not shown), the light emitting element 130G, and the light emitting element 130B.
  • the common electrode 115 shared by the light emitting element and the light receiving element is connected to the conductive layer 123 provided in the connection portion 140.
  • the functional layer 113S may further include a layer other than the active layer, which may contain a material with high hole transport properties, a material with high electron transport properties, or a bipolar material. Furthermore, without being limited to the above, the functional layer 113S may further include a layer containing a material with high hole injection properties, a hole blocking material, a material with high electron injection properties, or an electron blocking material. For example, the materials that can be used in the light-emitting elements described above can be used for the functional layer 113S.
  • the light-receiving element can be made of either a low-molecular-weight compound or a high-molecular-weight compound, and may also contain inorganic compounds.
  • the layers that make up the light-receiving element can be formed by methods such as vapor deposition (including vacuum vapor deposition), transfer, printing, inkjet, and coating.
  • the display device 50D shown in Figures 30B and 30C has, between the substrate 151 and the substrate 152, a layer 353 having a light-receiving element, a circuit layer 355, and a layer 357 having a light-emitting element.
  • Layer 353 includes, for example, light receiving element 130S.
  • Layer 357 includes, for example, light emitting elements 130R, 130G, and 130B.
  • Circuit layer 355 has a circuit that drives the light-receiving element and a circuit that drives the light-emitting element.
  • Circuit layer 355 has, for example, transistors 205R, 205G, and 205B.
  • circuit layer 355 can be provided with one or more of the following: switches, capacitors, resistors, wiring, and terminals.
  • Figure 30B shows an example in which light receiving element 130S is used as a touch sensor. As shown in Figure 30B, light emitted by a light emitting element in layer 357 is reflected by a finger 352 that touches display device 50D, and the light receiving element in layer 353 detects the reflected light. This makes it possible to detect that finger 352 has touched display device 50D.
  • Figure 30C shows an example in which the light receiving element 130S is used as a non-contact sensor. As shown in Figure 30C, light emitted by a light emitting element in layer 357 is reflected by a finger 352 that is close to (i.e., not in contact with) the display device 50D, and the light receiving element in layer 353 detects the reflected light.
  • ⁇ Display device 50E> 31A is an example of a display device employing an MML (metal maskless) structure, i.e., the display device 50E has light-emitting elements fabricated without using a fine metal mask.
  • MML metal maskless
  • a display device is composed of three types of light-emitting elements - one that emits blue light, one that emits green light, and one that emits red light - the deposition of the light-emitting layer and processing using lithography can be repeated three times to form three types of island-shaped light-emitting layers.
  • Devices with an MML structure can be manufactured without using a metal mask, which allows them to exceed the upper limit of resolution imposed by the alignment accuracy of the metal mask. Furthermore, when devices are manufactured without using a metal mask, the equipment required for manufacturing the metal mask and the process of cleaning the metal mask are unnecessary. Furthermore, since the same or similar equipment as that used to manufacture transistors can be used for lithography processing, there is no need to introduce special equipment to manufacture devices with an MML structure. In this way, the MML structure makes it possible to keep manufacturing costs low, making it suitable for mass production of devices.
  • a so-called stripe arrangement in which the R, G, and B sub-pixels are each arranged in one direction can be used, making it possible to realize a high-resolution display device (for example, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, or 5000 ppi or more).
  • the layered structure from the substrate 151 to the insulating layer 235, and the layered structure from the protective layer 131 to the substrate 152 are the same as those in the display device 50A, and therefore will not be described here.
  • light-emitting elements 130R, 130G, and 130B are provided on insulating layer 235.
  • Light-emitting element 130R has a conductive layer 124R on insulating layer 235, a conductive layer 126R on conductive layer 124R, a layer 133R on conductive layer 126R, a common layer 114 on layer 133R, and a common electrode 115 on common layer 114.
  • the light-emitting element 130R shown in Figure 31A emits red light (R).
  • Layer 133R has a light-emitting layer that emits red light.
  • layer 133R and common layer 114 can be collectively referred to as an EL layer.
  • one or both of conductive layer 124R and conductive layer 126R can be referred to as a pixel electrode.
  • Light-emitting element 130G has a conductive layer 124G on insulating layer 235, a conductive layer 126G on conductive layer 124G, a layer 133G on conductive layer 126G, a common layer 114 on layer 133G, and a common electrode 115 on common layer 114.
  • Light-emitting element 130G shown in Figure 31A emits green light (G).
  • Layer 133G has a light-emitting layer that emits green light.
  • layer 133G and common layer 114 can be collectively referred to as an EL layer.
  • one or both of conductive layer 124G and conductive layer 126G can be referred to as a pixel electrode.
  • Light-emitting element 130B has a conductive layer 124B on insulating layer 235, a conductive layer 126B on conductive layer 124B, a layer 133B on conductive layer 126B, a common layer 114 on layer 133B, and a common electrode 115 on common layer 114.
  • Light-emitting element 130B shown in Figure 31A emits blue light (B).
  • Layer 133B has a light-emitting layer that emits blue light.
  • layer 133B and common layer 114 can be collectively referred to as an EL layer.
  • one or both of conductive layer 124B and conductive layer 126B can be referred to as a pixel electrode.
  • Layers 133R, 133G, and 133B are spaced apart from one another. By providing an island-shaped EL layer for each light-emitting element, leakage current between adjacent light-emitting elements can be suppressed. This prevents unintended light emission due to crosstalk, resulting in a display device with extremely high contrast.
  • layers 133R, 133G, and 133B are all shown to have the same thickness, but this is not limited to this. The thicknesses of layers 133R, 133G, and 133B may be different.
  • the conductive layer 124R is connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layer 106, the insulating layer 218, and the insulating layer 235.
  • the conductive layer 124G is connected to the conductive layer 112b of the transistor 205G
  • the conductive layer 124B is connected to the conductive layer 112b of the transistor 205B.
  • Conductive layers 124R, 124G, and 124B are formed to cover openings formed in insulating layer 235.
  • Layer 128 is embedded in the recesses of conductive layers 124R, 124G, and 124B, respectively.
  • Layer 128 has the function of planarizing the recesses of conductive layers 124R, 124G, and 124B.
  • Conductive layers 126R, 126G, and 126B which are connected to conductive layers 124R, 124G, and 124B, are provided on conductive layers 124R, 124G, and 124B and layer 128. Therefore, the areas overlapping with the recesses of conductive layers 124R, 124G, and 124B can also be used as light-emitting areas, increasing the aperture ratio of the pixel. It is preferable to use a conductive layer that functions as a reflective electrode for conductive layer 124R and conductive layer 126R.
  • Layer 128 may be an insulating layer or a conductive layer.
  • Various inorganic insulating materials, organic insulating materials, and conductive materials can be used for layer 128 as appropriate. It is particularly preferable for layer 128 to be formed using an insulating material, and it is particularly preferable for layer 128 to be formed using an organic insulating material.
  • the organic insulating materials that can be used for insulating layer 237 described above can be used for layer 128.
  • the end of conductive layer 126R may be aligned with the end of conductive layer 124R, or may cover the side surface of the end of conductive layer 124R. It is preferable that the end of each of conductive layer 124R and conductive layer 126R have a tapered shape. Specifically, it is preferable that the end of each of conductive layer 124R and conductive layer 126R have a tapered shape with a taper angle greater than 0 degrees and less than 90 degrees. When the end of the pixel electrode has a tapered shape, layer 133R provided along the side surface of the pixel electrode has an inclined portion. By tapering the side surface of the pixel electrode, it is possible to improve the coverage of the EL layer provided along the side surface of the pixel electrode.
  • a common layer 114 is provided on layers 133R, 133G, 133B, and insulating layers 125 and 127, and a common electrode 115 is provided on common layer 114.
  • Common layer 114 and common electrode 115 are each continuous films provided in common to multiple light-emitting elements.
  • the insulating layer 237 shown in Figure 28A and other figures is not provided between the conductive layer 126R and the layer 133R.
  • the display device 50E does not have an insulating layer (also called a partition, bank, spacer, etc.) that contacts the pixel electrode and covers the upper edge of the pixel electrode. This allows the distance between adjacent light-emitting elements to be extremely narrow. This allows for a high-definition or high-resolution display device. Furthermore, a mask for forming the insulating layer is not required, which reduces the manufacturing cost of the display device.
  • layers 133R, 133G, and 133B each have an emissive layer. It is preferable that layers 133R, 133G, and 133B each have an emissive layer and a carrier transport layer (electron transport layer or hole transport layer) on the emissive layer. Alternatively, it is preferable that layers 133R, 133G, and 133B each have an emissive layer and a carrier block layer (hole block layer or electron block layer) on the emissive layer. Alternatively, it is preferable that layers 133R, 133G, and 133B each have an emissive layer, a carrier block layer on the emissive layer, and a carrier transport layer on the carrier block layer.
  • a carrier transport layer and a carrier block layer on the light-emitting layer prevents the light-emitting layer from being exposed to the outermost surface, thereby preventing the light-emitting layer from being exposed to the atmosphere. This reduces damage to the light-emitting layer and improves the reliability of the light-emitting element.
  • the common layer 114 and the common electrode 115 are provided over layers 133R, 133G, and 133B, the insulating layer 125, and the insulating layer 127.
  • a step is generated between the region where the pixel electrode and the island-shaped EL layer are provided and the region where the pixel electrode and the island-shaped EL layer are not provided (the region between the light-emitting elements).
  • the insulating layer 125 and the insulating layer 127 can flatten the step, thereby improving the coverage of the common layer 114 and the common electrode 115. Therefore, poor connection due to disconnection of the step can be suppressed.
  • the step can be suppressed from locally thinning the common electrode 115, thereby suppressing an increase in electrical resistance.
  • the upper surface of the insulating layer 127 has a shape with high flatness.
  • the upper surface of the insulating layer 127 may have at least one of a flat surface, a convex curved surface, and a concave curved surface.
  • the upper surface of the insulating layer 127 has a convex curved shape with a large radius of curvature.
  • the insulating layer 125 can have a single layer structure or a stacked structure of two or more layers. It is preferable that the insulating layer 125 have one or more inorganic insulating layers.
  • the insulating layer 125 can be made of the same material as the insulating layer 110. Aluminum oxide is particularly preferable because it has a high etching selectivity with respect to the EL layer and protects the EL layer during the formation of the insulating layer 127.
  • an inorganic insulating film such as an aluminum oxide film, hafnium oxide film, or silicon oxide film formed by the ALD method as the insulating layer 125, it is possible to form an insulating layer 125 with few pinholes and excellent protection of the EL layer.
  • the insulating layer 125 may also have a stacked structure of a film formed by the ALD method and a film formed by the sputtering method.
  • the insulating layer 125 may have a stacked structure of an aluminum oxide film formed by the ALD method and a silicon nitride film formed by the sputtering method.
  • the insulating layer 125 preferably functions as a barrier film against at least one of water and oxygen.
  • the insulating layer 125 preferably has a function of suppressing the diffusion of at least one of water and oxygen.
  • the insulating layer 125 also preferably has a function of capturing or fixing (gettering) at least one of water and oxygen.
  • the insulating layer 125 functions as a barrier film, making it possible to prevent the intrusion of impurities (typically at least one of water and oxygen) that can diffuse into each light-emitting element from the outside. This configuration makes it possible to provide highly reliable light-emitting elements, and even more so, highly reliable display devices.
  • impurities typically at least one of water and oxygen
  • the insulating layer 127 provided on the insulating layer 125 functions to flatten the large unevenness of the insulating layer 125 formed between adjacent light-emitting elements. In other words, the presence of the insulating layer 127 has the effect of improving the flatness of the surface on which the common electrode 115 is formed.
  • the insulating layer 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins.
  • the insulating layer 127 may also be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin.
  • PVA polyvinyl alcohol
  • a photoresist may also be used as the photosensitive resin. Either a positive-type material or a negative-type material may be used as the photosensitive resin.
  • the insulating layer 127 may be made of a material that absorbs visible light. By having the insulating layer 127 absorb the light emitted from the light-emitting element, it is possible to prevent light from leaking from the light-emitting element to an adjacent light-emitting element via the insulating layer 127 (stray light). This improves the display quality of the display device. Furthermore, since the display quality can be improved without using a polarizing plate in the display device, it is possible to make the display device lighter and thinner.
  • Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, light-absorbing resin materials (such as polyimide), and resin materials that can be used in color filters (color filter materials). Resin materials that are layered or mixed with two or more color filter materials are particularly preferable, as they can enhance the visible light blocking effect. Mixing color filter materials with three or more colors in particular makes it possible to create a black or nearly black resin layer.
  • ⁇ Display device 50F> 31B shows an example of a cross section of the display unit 162 of the display device 50F.
  • the display device 50F differs from the display device 50E mainly in that a colored layer (such as a color filter) is provided in each subpixel of each color.
  • the configuration shown in FIG. 31B can be combined with the region including the FPC 172, the circuit unit 164, the stacked structure from the substrate 151 to the insulating layer 235 of the display unit 162, the connection unit 140, and the configuration of the end portion shown in FIG. 31A.
  • the display device 50F shown in Figure 31B has light-emitting elements 130R, 130G, and 130B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.
  • the light emitted by light-emitting element 130R is extracted as red light to the outside of display device 50F via colored layer 132R.
  • the light emitted by light-emitting element 130G is extracted as green light to the outside of display device 50F via colored layer 132G.
  • the light emitted by light-emitting element 130B is extracted as blue light to the outside of display device 50F via colored layer 132B.
  • Each of the light-emitting elements 130R, 130G, and 130B has a layer 133. These three layers 133 are formed using the same material and in the same process. Furthermore, these three layers 133 are spaced apart from one another. By providing an island-shaped EL layer for each light-emitting element, it is possible to suppress leakage current between adjacent light-emitting elements. This makes it possible to prevent unintended light emission due to crosstalk, and to realize a display device with extremely high contrast.
  • the light-emitting elements 130R, 130G, and 130B shown in Figure 31B emit white light.
  • the white light emitted by the light-emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, thereby obtaining light of the desired color.
  • the light-emitting elements 130R, 130G, and 130B shown in FIG. 31B emit blue light.
  • layer 133 has one or more light-emitting layers that emit blue light.
  • the blue light emitted by light-emitting element 130B can be extracted.
  • sub-pixel 11R that emits red light and sub-pixel 11G that emits green light by providing a color conversion layer between light-emitting element 130R or light-emitting element 130G and substrate 152, the blue light emitted by light-emitting element 130R or light-emitting element 130G can be converted into light with a longer wavelength, allowing red or green light to be extracted.
  • a display device 50G shown in FIG. 32 differs from the display device 50F mainly in that it is a bottom-emission type display device.
  • FIG. 32 shows an example in which the light-shielding layer 117 is provided on the substrate 151, the insulating layer 153 is provided on the light-shielding layer 117, and transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153.
  • transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153.
  • colored layers 132R, 132G, and 132B are provided on the insulating layer 218, and an insulating layer 235 is provided on the colored layers 132R, 132G, and 132B.
  • the light-emitting element 130R which overlaps the colored layer 132R, has a conductive layer 124R, a conductive layer 126R, a layer 133, a common layer 114, and a common electrode 115.
  • Transistors 205D, 205R, and 205G, a connection portion 197, a spacer 224, and the like are provided on the substrate 151.
  • Transistor 205D is provided in the circuit portion 164, and transistors 205R and 205G are provided in the display portion 162.
  • the conductive layers 112b of transistors 205R and 205G function as pixel electrodes of the liquid crystal element 60.
  • Transistors 205D, 205R, and 205G each have a conductive layer 112a, a semiconductor layer 108, an insulating layer 106, a conductive layer 104, and a conductive layer 112b.
  • the conductive layer 112a functions as one of a source electrode and a drain electrode
  • the conductive layer 112b functions as the other of the source electrode and the drain electrode.
  • the conductive layer 104 functions as a gate electrode.
  • a part of the insulating layer 106 functions as a gate insulating layer.
  • the liquid crystal element 60 has a conductive layer 112b, a conductive layer 263, and a liquid crystal 262 sandwiched between them.
  • Conductive layer 264 is provided on substrate 151 and is located on the same plane as conductive layer 112a.
  • Conductive layer 264 has an area that overlaps conductive layer 112b via insulating layer 110 (insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e).
  • a storage capacitor is formed by conductive layer 112b, conductive layer 264, and the insulating layer 110 between them. It is preferable to have one or more insulating layers between conductive layer 112b and conductive layer 264, and one or two of the insulating layers 110 may be removed by etching.
  • an insulating layer 225 is provided covering the colored layers 132R, 132G and the light-shielding layer 117.
  • the insulating layer 225 may also function as a planarizing layer.
  • the insulating layer 225 makes the surface of the conductive layer 263 roughly flat, thereby ensuring a uniform alignment state of the liquid crystal 262.
  • an alignment film (not shown) for controlling the alignment of the liquid crystal 262 can be provided on the surfaces of the conductive layer 263, the insulating layer 218, etc. that come into contact with the liquid crystal 262.
  • Conductive layer 112b and conductive layer 263 transmit visible light.
  • a transmissive liquid crystal device can be used. For example, if a backlight is placed on the substrate 152 side, light from the backlight polarized by polarizer 260a passes through substrate 152, conductive layer 263, liquid crystal 262, conductive layer 112b, and substrate 151 before reaching polarizer 260b. At this time, the orientation of liquid crystal 262 can be controlled by applying a voltage between conductive layer 112b and conductive layer 263, thereby controlling the optical modulation of light. In other words, the intensity of light emitted via polarizer 260b can be controlled. Furthermore, light outside a specific wavelength range of the incident light is absorbed by the colored layer, so the extracted light exhibits a red color, for example.
  • a linear polarizer may be used as polarizer 260b, but a circular polarizer can also be used.
  • a circular polarizer can be made by laminating a linear polarizer and a quarter-wave retardation plate.
  • a circular polarizer for polarizer 260b it is possible to suppress external light reflection.
  • polarizer 260b a circular polarizer may also be used for polarizer 260a, or a normal linear polarizer may be used.
  • the desired contrast can be achieved by adjusting the cell gap, orientation, drive voltage, etc. of the liquid crystal element used in liquid crystal element 60 depending on the type of polarizer used for polarizers 260a and 260b.
  • the conductive layer 263 is connected to the conductive layer 166b provided on the substrate 151 side at the connection portion 140 by the connector 223. This allows a potential or signal to be supplied to the conductive layer 263 from the FPC or IC arranged on the substrate 151 side.
  • the configuration shown in Figure 33 shows an example in which the conductive layer 166b is formed using the same material and in the same process as the conductive layer 112b.
  • conductive particles can be used as the connectors 223.
  • the conductive particles can be resin or silica particles coated with a metal material. Nickel or gold is preferable as the metal material, as this reduces contact resistance. It is also preferable to use particles coated with two or more layers of metal materials, such as nickel coated with gold. It is also preferable to use a material that undergoes elastic or plastic deformation as the connectors 223. In this case, the conductive particles may be crushed vertically, as shown in Figure 33. This increases the contact area between the connectors 223 and the conductive layer to which they are connected, reducing contact resistance and preventing problems such as poor connections.
  • the connectors 223 are preferably arranged so that they are covered by the adhesive layer 144. For example, it is preferable to disperse the connectors 223 in the adhesive layer 144 before it hardens.
  • connection portion 197 is provided in an area near the edge of the substrate 151. At the connection portion 197, the conductive layer 166a is connected to the FPC 172 via the connection layer 242.
  • the configuration shown in Figure 33 shows an example in which the conductive layer 166a is formed using the same material and in the same process as the conductive layer 112b.
  • ⁇ Display device 50I> 34 is a liquid crystal display device in the FFS mode.
  • the display device 50I differs from the display device 50H mainly in the configuration of the liquid crystal element 60.
  • a conductive layer 263 that functions as a common electrode of the liquid crystal element 60 is provided over the insulating layer 110, and an insulating layer 261 is provided over the conductive layer 263. Furthermore, a conductive layer 112b that functions as the other of the source and drain electrodes of the transistor and as a pixel electrode of the liquid crystal element 60 is provided over the insulating layer 261. An insulating layer 218 is provided over the conductive layer 112b.
  • the insulating layer 261 has a region 261D containing a first element. Region 261D corresponds to region 31D described in Embodiment 1.
  • the conductive layer 112b has a comb-like shape or a shape with slits in a plan view.
  • the conductive layer 263 is arranged to overlap the conductive layer 112b. In addition, in the area overlapping the colored layer, there is a region on the conductive layer 263 where the conductive layer 112b is not arranged.
  • Capacitance is formed by stacking conductive layer 112b and conductive layer 263 with insulating layer 261 between them. This eliminates the need to form a separate capacitive element, and increases the aperture ratio of the pixel.
  • both the conductive layer 112b and the conductive layer 263 may have a comb-like top surface.
  • the conductive layer 112b and the conductive layer 263 partially overlap. This allows the capacitance between the conductive layer 112b and the conductive layer 263 to be used as a storage capacitance, eliminating the need for a separate capacitor element and increasing the aperture ratio of the display device.
  • the electronic devices of this embodiment include a display device according to one embodiment of the present invention in their display portions.
  • the display device according to one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, the display device can be used in the display portions of a variety of electronic devices.
  • the semiconductor device of one embodiment of the present invention can also be applied to portions other than the display portion of electronic devices.
  • using the semiconductor device of one embodiment of the present invention in a control portion of an electronic device is preferable because it enables low power consumption.
  • Electronic devices include, for example, electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
  • the electronic device of this embodiment can have a variety of functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read programs or data recorded on a recording medium, etc.
  • the electronic device of one embodiment of the present invention may have a function of wireless communication with an earphone 750.
  • the earphone 750 has a communication unit (not shown) and has a wireless communication function.
  • the earphone 750 can receive information (e.g., audio data) from the electronic device using the wireless communication function.
  • the electronic device 700A shown in FIG. 35A has a function of transmitting information to the earphone 750 using the wireless communication function.
  • the electronic device 800A shown in FIG. 35C has a function of transmitting information to the earphone 750 using the wireless communication function.
  • the electronic device 800B shown in FIG. 35D has an earphone unit 827.
  • the earphone unit 827 and the control unit 824 can be configured to be connected to each other by wire.
  • Part of the wiring connecting the earphone unit 827 and the control unit 824 may be located inside the housing 821 or the attachment unit 823.
  • the earphone unit 827 and the attachment unit 823 may also have magnets. This allows the earphone unit 827 to be fixed to the attachment unit 823 by magnetic force, making storage easier and preferable.
  • An electronic device can transmit information to earphones via wired or wireless communication.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, and a light source 6508.
  • the display portion 6502 has a touch panel function.
  • Figure 36B is a schematic cross-sectional view of the housing 6501, including the end portion on the microphone 6506 side.
  • the display panel 6511, optical member 6512, and touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • Digital signage 7300 or digital signage 7400 can also be made to run a game using the screen of information terminal 7311 or information terminal 7411 as the operating means (controller). This allows an unspecified number of users to simultaneously participate in and enjoy the game.
  • FIG 37C is a perspective view showing a tablet terminal 9103.
  • the tablet terminal 9103 is capable of executing various applications, such as mobile phone calls, e-mail, document browsing and creation, music playback, internet communication, and computer games.
  • the tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front of the housing 9000, operation keys 9005 as operation buttons on the side of the housing 9000, and a connection terminal 9006 on the bottom.
  • sample A and a comparative sample (Ref) were obtained.
  • Sample A and the comparative sample (Ref) were sliced using a focused ion beam (FIB), and the cross sections were observed using a scanning transmission electron microscope (STEM).
  • FIB focused ion beam
  • STEM scanning transmission electron microscope
  • FIG. 38 shows STEM images of the cross sections of the comparative sample (Ref) and sample A.
  • FIG. 38 is a transmission electron (TE) image at a magnification of 300,000 times.
  • FIG. 38 also shows the sample name and the argon (Ar) supply conditions. Note that the supply conditions for the comparative sample (Ref), in which argon was not supplied, are marked with "-”.
  • the glass substrate is marked with "Glass”
  • the metal oxide film indium oxide film
  • InO x the carbon coating film provided as a protective film for cross-sectional observation is marked with "C.”
  • samples B1 to B8, C1 to C8, D1 to D8, and comparative samples (Ref-1 and Ref-2) each having a metal oxide film were prepared.
  • the first element was supplied to the indium oxide films of Samples B1 to B8, Samples C1 to C8, and Samples D1 to D8.
  • the first element was supplied by ion implantation at a dose of 5 ⁇ 10 15 ions/cm 2.
  • the first element was not supplied to the comparative samples (Ref-1 and Ref-2).
  • boron was supplied as the first element.
  • a mixed gas of B2H6 gas and H2 gas was used as the source gas.
  • the mixed gas used had a B2H6 gas concentration of 15 vol %.
  • phosphorus was supplied as the first element.
  • a mixed gas of PH3 gas and H2 gas was used as the source gas.
  • the mixed gas used had a PH3 gas concentration of 20 vol %.
  • argon was supplied as the first element.
  • Argon gas was used as the source gas.
  • the acceleration voltage when supplying the first element was different for Samples B1 to B8, Samples C1 to C8, and Samples D1 to D8.
  • the acceleration voltage was 10 kV for Samples B1, B2, C1, C2, D1, and D2.
  • the acceleration voltage was 20 kV for Samples B3, B4, C3, C4, D3, and D4.
  • the acceleration voltage was 30 kV for Samples B5, B6, C5, C6, D5, and D6.
  • the acceleration voltage was 40 kV for Samples B7, B8, C7, C8, D7, and D8.
  • Sample B1, Sample B3, Sample B5, Sample B7, Sample C1, Sample C3, Sample C5, Sample C7, Sample D1, Sample D3, Sample D5, Sample D7, and the comparative sample (Ref-1) were subjected to wet etching.
  • Oxalic acid was used as the etchant.
  • the temperature of the oxalic acid was 60°C, and the treatment time was 60 seconds.
  • Sample B2, Sample B4, Sample B6, Sample B8, Sample C2, Sample C4, Sample C6, Sample C8, Sample D2, Sample D4, Sample D6, Sample D8, and the comparative sample (Ref-2) were not subjected to wet etching.
  • samples B1 to B8, C1 to C8, D1 to D8, and comparison samples (Ref-1, Ref-2) were obtained.
  • Sample B1, Sample B3, Sample B5, Sample B7, Sample C1, Sample C3, Sample C5, Sample C7, Sample D1, Sample D3, Sample D5, Sample D7, and the comparative sample (Ref-1) were sliced using a focused ion beam (FIB), and the cross sections were observed using a scanning transmission electron microscope (STEM).
  • FIB focused ion beam
  • STEM scanning transmission electron microscope
  • FIG. 39A shows a STEM image of the cross section of the comparative sample (Ref-1).
  • FIG. 39B shows STEM images of the cross sections of samples B1, B3, B5, and B7.
  • FIG. 40A shows STEM images of the cross sections of samples C1, C3, C5, and C7.
  • FIG. 40B shows STEM images of the cross sections of samples D1, D3, D5, and D7.
  • FIGS. 39A to 40B are transmission electron (TE) images at a magnification of 300,000 times. In FIGS. 39A to 40B, the sample name, source gas, and acceleration voltage are shown.
  • the glass substrate is labeled “Glass”
  • the indium oxide film is labeled “InO x ”
  • the carbon coating film provided as a protective film for cross-sectional observation is labeled "C.”
  • samples in which an indium oxide (InO x ) film was not observed are marked with a circle ( ⁇ )
  • samples in which an indium oxide (InO x ) film was observed are marked with a cross ( ⁇ ).
  • the ⁇ -2 ⁇ scan method a type of out-of-plane method, was used for the XRD measurements.
  • the ⁇ -2 ⁇ scan method measures X-ray diffraction intensity by varying the angle of incidence of the X-rays and setting the angle of the detector opposite the X-ray source to the same angle of incidence.
  • the ⁇ -2 ⁇ scan method is sometimes called the powder method.
  • FIG. 41A shows the XRD measurement results for the comparative sample (Ref-2).
  • FIG. 41B shows the XRD measurement results for samples B2, B4, B6, and B8.
  • FIG. 42A shows the XRD measurement results for samples C2, C4, C6, and C8.
  • FIG. 42B shows the XRD measurement results for samples D2, D4, D6, and D8.
  • the horizontal axis represents the diffraction angle 2 ⁇
  • the vertical axis represents the intensity of the diffracted X-rays.
  • FIGS. 41A to 42B conditions under which an indium oxide film was not observed after wet etching are marked with a circle ( ⁇ ), and conditions under which an indium oxide film was observed are marked with an ⁇ (x).
  • the concentration of the first element in the depth direction of the sample was calculated using simulation software.
  • Figure 43A shows the correlation between the acceleration voltage when supplying the first element and the ion concentration.
  • the horizontal axis represents the acceleration voltage
  • the vertical axis represents the ion concentration.
  • the ion concentration is shown as the number of ions in the indium oxide film per unit area when viewed from above.
  • the number of ions is the total number of ions at depths of 0 nm to 20 nm in the simulation, that is, the total number of ions from the top surface to the bottom surface of the indium oxide film.
  • Figure 43B shows the correlation between the acceleration voltage when supplying the first element and the peak intensity in the XRD measurement.
  • the horizontal axis represents the acceleration voltage
  • the vertical axis represents the peak intensity in the XRD measurement.
  • the acceleration voltage so that the ion concentration in the metal oxide film becomes high (for example, about 1 ⁇ 10 15 ions/cm 2 or more).

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Abstract

Provided is a method for manufacturing a semiconductor device that has a transistor having a large on-current. This method for manufacturing a semiconductor device includes: forming a crystalline metal oxide film on a layer; forming a mask layer on a first region of the metal oxide film; supplying a first element to the metal oxide film using the mask layer as a mask, thereby forming, on the metal oxide film, a second region that does not overlap the mask layer and contains the first element; and removing the second region by etching, thereby exposing the surface of the layer. The first element is a noble gas. The concentration of the first element in the second region is 1 × 1019 atoms/cm3 to 1 × 1023 atoms/cm3. The layer has a region that overlaps the second region and that contains the first element.

Description

半導体装置の作製方法、及び半導体装置Method for manufacturing semiconductor device and semiconductor device

　本発明の一態様は、半導体装置、及びその作製方法に関する。本発明の一態様は、トランジスタ、及びその作製方法に関する。本発明の一態様は、半導体装置を有する表示装置に関する。 One embodiment of the present invention relates to a semiconductor device and a manufacturing method thereof. One embodiment of the present invention relates to a transistor and a manufacturing method thereof. One embodiment of the present invention relates to a display device including a semiconductor device.

　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野として、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、またはそれらの製造方法を一例として挙げることができる。 Note that one embodiment of the present invention is not limited to the above technical field. Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.

　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。 In this specification, a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components with chips housed in packages are examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.

　トランジスタを有する半導体装置は、電子機器に広く適用されている。例えば、表示装置において、トランジスタの占有面積を小さくすることで、画素サイズを縮小でき、精細度を高めることができる。そのため、微細なトランジスタが求められている。 Semiconductor devices containing transistors are widely used in electronic devices. For example, in display devices, pixel size can be reduced and resolution can be increased by reducing the area occupied by transistors. For this reason, there is a demand for miniaturized transistors.

　高精細な表示装置が要求される機器として、例えば、仮想現実（ＶＲ：Ｖｉｒｔｕａｌ　Ｒｅａｌｉｔｙ）、拡張現実（ＡＲ：Ａｕｇｍｅｎｔｅｄ　Ｒｅａｌｉｔｙ）、代替現実（ＳＲ：Ｓｕｂｓｔｉｔｕｔｉｏｎａｌ　Ｒｅａｌｉｔｙ）、及び、複合現実（ＭＲ：Ｍｉｘｅｄ　Ｒｅａｌｉｔｙ）向けの機器が、盛んに開発されている。 Devices requiring high-definition display devices, such as those for virtual reality (VR), augmented reality (AR), substitutional reality (SR), and mixed reality (MR), are being actively developed.

　表示装置として、例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、または発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を有する発光装置が開発されている。 As display devices, for example, light-emitting devices using organic electroluminescence (EL) elements or light-emitting diodes (LEDs: Light Emitting Diodes) have been developed.

　特許文献１には、有機ＥＬ素子を用いた、高精細な表示装置が開示されている。 Patent Document 1 discloses a high-definition display device that uses organic EL elements.

国際公開第２０１６／０３８５０８号International Publication No. 2016/038508

　本発明の一態様は、オン電流の大きいトランジスタを有する半導体装置を提供することを課題の一とする。または、電界効果移動度の高いトランジスタを有する半導体装置を提供することを課題の一とする。または、微細なサイズのトランジスタを有する半導体装置を提供することを課題の一とする。または、チャネル長の短いトランジスタを有する半導体装置を提供することを課題の一とする。または、電気特性が良好なトランジスタを有する半導体装置を提供することを課題の一とする。または、高速に動作する半導体装置を提供することを課題の一とする。または、占有面積の小さい半導体装置を提供することを課題の一とする。または、配線抵抗の低い半導体装置を提供することを課題の一とする。または、消費電力の低い半導体装置または表示装置を提供することを課題の一とする。または、信頼性の高いトランジスタ、半導体装置、または表示装置を提供することを課題の一とする。または、高精細の表示装置を提供することを課題の一とする。または、前述のトランジスタ、半導体装置または表示装置の作製方法を提供することを課題の一とする。または、生産性の高いトランジスタ、半導体装置または表示装置の作製方法を提供することを課題の一とする。または、新規なトランジスタ、半導体装置、表示装置、またはこれらの作製方法を提供することを課題の一とする。 An object of one embodiment of the present invention is to provide a semiconductor device having a transistor with high on-state current. Another object is to provide a semiconductor device having a transistor with high field-effect mobility. Another object is to provide a semiconductor device having a micro-sized transistor. Another object is to provide a semiconductor device having a transistor with a short channel length. Another object is to provide a semiconductor device having a transistor with favorable electrical characteristics. Another object is to provide a semiconductor device that operates at high speed. Another object is to provide a semiconductor device that occupies a small area. Another object is to provide a semiconductor device with low wiring resistance. Another object is to provide a semiconductor device or display device with low power consumption. Another object is to provide a highly reliable transistor, semiconductor device, or display device. Another object is to provide a high-resolution display device. Another object is to provide a manufacturing method for the above-described transistor, semiconductor device, or display device. Another object is to provide a manufacturing method for a highly productive transistor, semiconductor device, or display device. Another object is to provide a novel transistor, semiconductor device, or display device, or a manufacturing method thereof.

　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not preclude the existence of other problems. One embodiment of the present invention does not necessarily have to solve all of these problems. Problems other than these may be extracted from the description in the specification, drawings, and claims.

　本発明の一態様は、層上に、結晶性を有する金属酸化物膜を形成し、金属酸化物膜の第１の領域上に、マスク層を形成し、マスク層をマスクに、金属酸化物膜に第１の元素を供給することにより、金属酸化物膜にマスク層と重ならず、かつ第１の元素を有する第２の領域を形成し、第２の領域をエッチングにより除去することにより、層の表面を露出させ、第１の元素は、貴ガスであり、第２の領域における第１の元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下であり、層は、第２の領域と重なり、かつ第１の元素を含む領域を有する、半導体装置の作製方法である。 One embodiment of the present invention is a method for manufacturing a semiconductor device, including: forming a crystalline metal oxide film over a layer; forming a mask layer over a first region of the metal oxide film; supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element; and removing the second region by etching to expose a surface of the layer; the first element is a noble gas; the concentration of the first element in the second region is greater than or equal to 1× 10 atoms/cm and less than or equal to 1 × 10 atoms/cm; and the layer has a region that overlaps with the second region and contains the first element.

　本発明の一態様は、層上に、結晶性を有する金属酸化物膜を形成し、金属酸化物膜の第１の領域上に、マスク層を形成し、マスク層をマスクに、金属酸化物膜に第１の元素を供給することにより、金属酸化物膜にマスク層と重ならず、かつ第１の元素を有する第２の領域を形成し、加熱処理を行うことにより、第１の領域から第２の領域に不純物を拡散させ、第２の領域をエッチングにより除去することにより、層の表面を露出させ、第１の元素は、貴ガスであり、第２の領域における第１の元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下であり、層は、第２の領域と重なり、かつ第１の元素を含む領域を有する、半導体装置の作製方法である。 One embodiment of the present invention is a method for manufacturing a semiconductor device, including: forming a crystalline metal oxide film over a layer; forming a mask layer over a first region of the metal oxide film; supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element; performing heat treatment to diffuse impurities from the first region to the second region; and removing the second region by etching to expose a surface of the layer; the first element is a noble gas; and the concentration of the first element in the second region is 1× 10 atoms/cm or more and 1× 10 atoms/cm or less .

　前述の半導体装置の作製方法において、加熱処理の温度は、２００℃以上４５０℃以下であることが好ましい。 In the above-described method for manufacturing a semiconductor device, the temperature of the heat treatment is preferably 200°C or higher and 450°C or lower.

　前述の半導体装置の作製方法において、不純物は、水素、炭素、及び炭化水素の中から選ばれるいずれか一または複数であることが好ましい。 In the above-described method for manufacturing a semiconductor device, the impurity is preferably one or more selected from hydrogen, carbon, and hydrocarbons.

　前述の半導体装置の作製方法において、金属酸化物膜は、インジウムを有することが好ましい。 In the above-described method for manufacturing a semiconductor device, the metal oxide film preferably contains indium.

　前述の半導体装置の作製方法において、金属酸化物膜は、インジウムと、ガリウム、亜鉛及びスズの中から選ばれるいずれか一または複数と、を有することが好ましい。 In the above-described method for manufacturing a semiconductor device, the metal oxide film preferably contains indium and one or more elements selected from gallium, zinc, and tin.

　前述の半導体装置の作製方法において、第１の元素は、アルゴン、クリプトン及びキセノンの中から選ばれるいずれか一または複数であることが好ましい。 In the above-described method for manufacturing a semiconductor device, the first element is preferably one or more selected from argon, krypton, and xenon.

　前述の半導体装置の作製方法において、第１の元素は、アルゴンであることが好ましい。 In the above-described method for manufacturing a semiconductor device, the first element is preferably argon.

　前述の半導体装置の作製方法において、第１の元素の供給は、イオン注入法を用いることが好ましい。 In the above-described method for manufacturing a semiconductor device, the first element is preferably supplied by ion implantation.

　本発明の一態様は、トランジスタと、第１の絶縁層と、を有する半導体装置である。トランジスタは、第１の導電層と、第２の導電層と、金属酸化物層と、を有する。第１の絶縁層は、第１の導電層上に位置する。第２の導電層は、第１の絶縁層上に位置する。第２の導電層及び第１の絶縁層は、第１の導電層に達する開口部を有する。金属酸化物層は、第１の導電層の上面、第１の絶縁層の側面、並びに第２の導電層の上面及び側面と接する領域を有する。第１の絶縁層は、金属酸化物層と重なる第１の領域と、金属酸化物層と重ならない第２の領域と、を有する。第２の領域は、第１の元素を有する。第２の領域における第１の元素の濃度は、第１の領域における第１の元素の濃度より高い。第１の元素は、アルゴン、クリプトン及びキセノンの中から選ばれるいずれか一または複数である。 One aspect of the present invention is a semiconductor device having a transistor and a first insulating layer. The transistor has a first conductive layer, a second conductive layer, and a metal oxide layer. The first insulating layer is located on the first conductive layer. The second conductive layer is located on the first insulating layer. The second conductive layer and the first insulating layer have an opening that reaches the first conductive layer. The metal oxide layer has a region in contact with the upper surface of the first conductive layer, the side surface of the first insulating layer, and the upper surface and side surface of the second conductive layer. The first insulating layer has a first region that overlaps with the metal oxide layer and a second region that does not overlap with the metal oxide layer. The second region contains a first element. The concentration of the first element in the second region is higher than the concentration of the first element in the first region. The first element is one or more selected from argon, krypton, and xenon.

　前述の半導体装置において、第２の領域は、第２の導電層と重ならないことが好ましい。 In the aforementioned semiconductor device, it is preferable that the second region does not overlap with the second conductive layer.

　前述の半導体装置において、第２の絶縁層を有することが好ましい。第１の導電層及び第１の絶縁層は、第２の絶縁層上に位置することが好ましい。第１の絶縁層は、第３の絶縁層と、第３の絶縁層上の第４の絶縁層と、を有することが好ましい。第２の絶縁層は、窒素を有することが好ましい。第３の絶縁層は、窒素を有することが好ましい。第４の絶縁層は、酸素を有することが好ましい。 The aforementioned semiconductor device preferably has a second insulating layer. The first conductive layer and the first insulating layer are preferably located on the second insulating layer. The first insulating layer preferably has a third insulating layer and a fourth insulating layer on the third insulating layer. The second insulating layer preferably contains nitrogen. The third insulating layer preferably contains nitrogen. The fourth insulating layer preferably contains oxygen.

　本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置を提供できる。または、電界効果移動度の高いトランジスタを有する半導体装置を提供できる。または、微細なサイズのトランジスタを有する半導体装置を提供できる。または、チャネル長の短いトランジスタを有する半導体装置を提供できる。または、電気特性が良好なトランジスタを有する半導体装置を提供できる。または、高速に動作する半導体装置を提供できる。または、占有面積の小さい半導体装置を提供できる。または、配線抵抗の低い半導体装置を提供できる。または、消費電力の低い半導体装置または表示装置を提供できる。または、信頼性の高いトランジスタ、半導体装置、または表示装置を提供できる。または、高精細の表示装置を提供できる。または、前述のトランジスタ、半導体装置または表示装置の作製方法を提供できる。または、生産性の高いトランジスタ、半導体装置または表示装置の作製方法を提供できる。または、新規なトランジスタ、半導体装置、表示装置、またはこれらの作製方法を提供できる。 One embodiment of the present invention can provide a semiconductor device having a transistor with high on-state current. Or a semiconductor device having a transistor with high field-effect mobility. Or a semiconductor device having a micro-sized transistor. Or a semiconductor device having a transistor with a short channel length. Or a semiconductor device having a transistor with favorable electrical characteristics. Or a semiconductor device that operates at high speed. Or a semiconductor device with a small occupation area. Or a semiconductor device with low wiring resistance. Or a semiconductor device or display device with low power consumption. Or a highly reliable transistor, semiconductor device, or display device. Or a high-resolution display device. Or a manufacturing method for the above-described transistor, semiconductor device, or display device. Or a highly productive manufacturing method for a transistor, semiconductor device, or display device. Or a novel transistor, semiconductor device, or display device, or a manufacturing method thereof, can be provided.

　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not preclude the existence of other effects. One embodiment of the present invention does not necessarily have to have all of these effects. It is possible to extract other effects from the description in the specification, drawings, and claims.

図１Ａ乃至図１Ｆは、半導体装置の一例を示す断面図である。
図２は、半導体装置の作製方法の一例を示すフローチャートである。
図３Ａ乃至図３Ｄは、半導体装置の作製方法の一例を示す断面図である。
図４は、半導体装置の作製方法の一例を示すフローチャートである。
図５Ａ乃至図５Ｆは、半導体装置の作製方法の一例を示す断面図である。
図６は、半導体装置の作製方法の一例を示すフローチャートである。
図７Ａ及び図７Ｂは、半導体装置の作製方法の一例を示す断面図である。
図８は、半導体装置の作製方法の一例を示すフローチャートである。
図９は、半導体装置の作製方法の一例を示す断面図である。
図１０Ａは、半導体装置の一例を示す上面図である。図１０Ｂ及び図１０Ｃは、半導体装置の一例を示す断面図である。
図１１Ａ乃至図１１Ｄは、半導体装置の一例を示す斜視図である。
図１２Ａ乃至図１２Ｃは、半導体装置の一例を示す断面図である。
図１３Ａ乃至図１３Ｃは、半導体装置の一例を示す断面図である。
図１４Ａ及び図１４Ｂは、半導体装置の一例を示す断面図である。
図１５Ａは、半導体装置の一例を示す上面図である。図１５Ｂは、半導体装置の一例を示す断面図である。
図１６Ａ乃至図１６Ｃは、半導体装置の一例を示す断面図である。
図１７Ａ及び図１７Ｂは、半導体装置の一例を示す断面図である。
図１８Ａ乃至図１８Ｃは、半導体装置の一例を示す断面図である。
図１９Ａ乃至図１９Ｃは、トランジスタの構成例を説明する図である。
図２０Ａ乃至図２０Ｃは、トランジスタの構成例を説明する図である。
図２１Ａ乃至図２１Ｃは、トランジスタの構成例を説明する図である。
図２２Ａ乃至図２２Ｄは、半導体装置の構成例を示す図である。
図２３Ａ乃至図２３Ｅは、半導体装置の作製方法の一例を示す断面図である。
図２４Ａ乃至図２４Ｄは、半導体装置の作製方法の一例を示す断面図である。
図２５Ａ乃至図２５Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２６Ａ乃至図２６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２７は、表示装置の一例を示す斜視図である。
図２８Ａ及び図２８Ｂは、表示装置の一例を示す断面図である。
図２９は、表示装置の一例を示す断面図である。
図３０Ａ乃至図３０Ｃは、表示装置の一例を示す断面図である。
図３１Ａ及び図３１Ｂは、表示装置の一例を示す断面図である。
図３２は、表示装置の一例を示す断面図である。
図３３は、表示装置の一例を示す断面図である。
図３４は、表示装置の一例を示す断面図である。
図３５Ａ乃至図３５Ｄは、電子機器の一例を示す図である。
図３６Ａ乃至図３６Ｆは、電子機器の一例を示す図である。
図３７Ａ乃至図３７Ｇは、電子機器の一例を示す図である。
図３８は、実施例に係る試料のＳＴＥＭ像である。
図３９Ａ及び図３９Ｂは、実施例に係る試料のＳＴＥＭ像である。
図４０Ａ及び図４０Ｂは、実施例に係る試料のＳＴＥＭ像である。
図４１Ａ及び図４１Ｂは、実施例に係る試料のＸＲＤ測定結果を示す図である。
図４２Ａ及び図４２Ｂは、実施例に係る試料のＸＲＤ測定結果を示す図である。
図４３Ａは、実施例に係るイオン濃度を示す図である。図４３Ｂは、実施例に係る試料のＸＲＤ測定結果を示す図である。図４３Ｃは、実施例に係るイオン濃度とＸＲＤ測定結果との相関を示す図である。 1A to 1F are cross-sectional views showing an example of a semiconductor device.
FIG. 2 is a flowchart showing an example of a method for manufacturing a semiconductor device.
3A to 3D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
FIG. 4 is a flowchart showing an example of a method for manufacturing a semiconductor device.
5A to 5F are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
FIG. 6 is a flowchart showing an example of a method for manufacturing a semiconductor device.
7A and 7B are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
FIG. 8 is a flowchart showing an example of a method for manufacturing a semiconductor device.
9A to 9C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
10A is a top view illustrating an example of a semiconductor device, and FIGS. 10B and 10C are cross-sectional views illustrating the example of the semiconductor device.
11A to 11D are perspective views showing an example of a semiconductor device.
12A to 12C are cross-sectional views showing an example of a semiconductor device.
13A to 13C are cross-sectional views showing an example of a semiconductor device.
14A and 14B are cross-sectional views showing an example of a semiconductor device.
15A and 15B are a top view and a cross-sectional view illustrating an example of a semiconductor device.
16A to 16C are cross-sectional views showing an example of a semiconductor device.
17A and 17B are cross-sectional views showing an example of a semiconductor device.
18A to 18C are cross-sectional views showing an example of a semiconductor device.
19A to 19C illustrate examples of transistor structures.
20A to 20C illustrate examples of the structure of a transistor.
21A to 21C are diagrams illustrating examples of the structure of a transistor.
22A to 22D are diagrams showing configuration examples of a semiconductor device.
23A to 23E are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
24A to 24D are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
25A to 25C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
26A to 26C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
FIG. 27 is a perspective view showing an example of a display device.
28A and 28B are cross-sectional views showing an example of a display device.
FIG. 29 is a cross-sectional view showing an example of a display device.
30A to 30C are cross-sectional views showing an example of a display device.
31A and 31B are cross-sectional views showing an example of a display device.
FIG. 32 is a cross-sectional view showing an example of a display device.
FIG. 33 is a cross-sectional view showing an example of a display device.
FIG. 34 is a cross-sectional view showing an example of a display device.
35A to 35D are diagrams showing an example of an electronic device.
36A to 36F are diagrams showing an example of an electronic device.
37A to 37G are diagrams showing an example of an electronic device.
FIG. 38 is an STEM image of a sample according to the example.
39A and 39B are STEM images of a sample according to the example.
40A and 40B are STEM images of the sample according to the example.
41A and 41B are diagrams showing the results of XRD measurement of the sample according to the example.
42A and 42B are diagrams showing the results of XRD measurement of the sample according to the example.
43A is a diagram showing ion concentrations according to an example, FIG. 43B is a diagram showing XRD measurement results of samples according to an example, and FIG. 43C is a diagram showing the correlation between ion concentrations and XRD measurement results according to an example.

　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。 Embodiments will be described in detail using the drawings. However, the present invention is not limited to the following description, and those skilled in the art will readily understand that various changes in form and details may be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments shown below.

　以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。 In the configuration of the invention described below, the same parts or parts with similar functions will be denoted by the same reference numerals in different drawings, and repeated explanations will be omitted. Furthermore, when referring to similar functions, the same hatching pattern may be used and no particular reference numeral may be assigned.

　図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。 In order to facilitate understanding, the position, size, and range of each component shown in the drawings may not represent the actual position, size, and range. Therefore, the disclosed invention is not necessarily limited to the position, size, and range disclosed in the drawings.

　本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、または、構成要素の順序（例えば、工程順、または積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、または特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。 In this specification, the ordinal numbers "first" and "second" are used for convenience and do not limit the number of components or the order of the components (e.g., process order or stacking order). Furthermore, the ordinal numbers used for components in one part of this specification may not match the ordinal numbers used for those components in other parts of this specification or in the claims.

　本明細書および図面等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付して記載する場合がある。また、識別用の符号を付した複数の要素に共通の事柄を説明するとき、または、それらを区別する必要がないときには、識別用の符号を付さずに記載する場合がある。 In this specification and drawings, when the same reference numeral is used for multiple elements, and particularly when it is necessary to distinguish between them, an identifying symbol such as "_1", "[n]", or "[m, n]" may be added to the reference numeral. In addition, when explaining matters common to multiple elements that have been assigned identifying symbols, or when it is not necessary to distinguish between them, the elements may be described without the identifying symbol.

　「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。 The words "film" and "layer" can be interchangeable in some cases or depending on the situation. For example, the term "conductive layer" can be changed to the term "conductive film." Or, for example, the term "insulating film" can be changed to the term "insulating layer."

　トランジスタは半導体素子の一種であり、電流または電圧を増幅する機能、及び、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を含む。 A transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching to control conduction or non-conduction. In this specification, the term "transistor" includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).

　「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、または回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。なお、トランジスタのソース及びドレインの呼称については、ソース端子及びドレイン端子、またはソース電極及びドレイン電極等、状況に応じて適切に言い換えることができる。 The functions of "source" and "drain" may be interchangeable when transistors of different polarity are used, or when the direction of current changes during circuit operation. For this reason, the terms "source" and "drain" may be used interchangeably in this specification. The source and drain of a transistor may also be referred to as the source terminal and drain terminal, or the source electrode and drain electrode, as appropriate depending on the situation.

　「ゲート」と「バックゲート」は入れ替えることができる。このため、本明細書等においては、「ゲート」と「バックゲート」の用語は、入れ替えて用いることができるものとする。なお、トランジスタのゲート及びバックゲートの呼称については、ゲート電極及びバックゲート電極等、状況に応じて適切に言い換えることができる。 "Gate" and "back gate" are interchangeable. Therefore, in this specification, the terms "gate" and "back gate" can be used interchangeably. Note that the names of the gate and back gate of a transistor can be appropriately changed to gate electrode and back gate electrode, etc., depending on the situation.

　本明細書における「接続」は、一例として、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために「電気的接続」と表現する場合がある。また、「電気的接続」は、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、ＡとＢとが回路素子（例えば、トランジスタ、スイッチなど。なお、配線は回路素子ではない。）を介さずに接続されていることを言う。一方、「ＡとＢとが間接的に接続されている」とは、ＡとＢとが一つ以上の回路素子を介して接続されていることを言う。 In this specification, "connection" includes, as an example, "electrical connection." Note that the term "electrical connection" is sometimes used to define the connection relationship between circuit elements as a physical entity. Furthermore, "electrical connection" includes "direct connection" and "indirect connection." "A and B are directly connected" means that A and B are connected without the intervention of a circuit element (e.g., a transistor, a switch, etc.; note that wiring is not a circuit element). On the other hand, "A and B are indirectly connected" means that A and B are connected via one or more circuit elements.

　例えば、ＡとＢとを含む回路が動作していると仮定した場合において、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、物として「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがあっても、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがあれば、「ＡとＢとが間接的に接続されている」と規定することが出来る。 For example, assuming that a circuit including A and B is operating, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can be defined that "A and B are indirectly connected" as objects. Furthermore, even if there is a time during the operation of the circuit when no electrical signal exchange or electrical potential interaction occurs between A and B, if there is a time during the operation of the circuit when an electrical signal exchange or electrical potential interaction occurs between A and B, then it can still be defined that "A and B are indirectly connected."

　「ＡとＢとが間接的に接続されている」場合の例として、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合がある。一方で、「ＡとＢとが間接的に接続されている」とは言えない場合の例として、ＡからＢまでの経路に絶縁物が介在する場合がある。具体的には、ＡとＢの間に容量素子が接続されている場合、ＡとＢの間にトランジスタのゲート絶縁膜などが介在している場合などがある。よって、「トランジスタのゲート（Ａ）と、トランジスタのソースまたはドレイン（Ｂ）とは、間接的に接続されている」とは言えない。 An example of a case where "A and B are indirectly connected" is when A and B are connected via the source and drain of one or more transistors. On the other hand, an example of a case where it cannot be said that "A and B are indirectly connected" is when an insulator is present in the path from A to B. Specifically, this would be the case when a capacitive element is connected between A and B, or when a transistor gate insulating film or the like is present between A and B. Therefore, it cannot be said that "the gate (A) of the transistor and the source or drain (B) of the transistor are indirectly connected."

　「ＡとＢとが間接的に接続されている」と言えない場合の別の例として、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタと他のトランジスタの間のノードに、電源、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。 Another example of a case where it cannot be said that "A and B are indirectly connected" is when multiple transistors are connected via their sources and drains to the path from A to B, and a constant potential V is supplied to a node between one transistor and another from a power supply, GND, etc.

　本明細書等において、特に断りがない場合、オン電流とは、トランジスタがオン状態（導通状態ともいう）にあるときのドレイン電流（Ｉｄとも記す）をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ゲート電圧、ＶｇまたはＶｇｓとも記す）がしきい値電圧（Ｖｔｈとも記す）以上である状態、ｐチャネル型トランジスタでは、しきい値電圧以下である状態をいう。 Unless otherwise specified, in this specification, on-current refers to the drain current (also referred to as Id) when a transistor is in the on state (also referred to as the conductive state). Unless otherwise specified, the on state refers to a state in which the voltage between the gate and source (gate voltage, also referred to as Vg or Vgs) is equal to or greater than the threshold voltage (also referred to as Vth) for an n-channel transistor, and a state in which it is equal to or less than the threshold voltage for a p-channel transistor.

　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧がしきい値電圧よりも低い状態、ｐチャネル型トランジスタでは、しきい値電圧よりも高い状態をいう。 Unless otherwise specified, in this specification, off-state current refers to the leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or cut-off state). Unless otherwise specified, the off state refers to a state in which the voltage between the gate and source is lower than the threshold voltage for an n-channel transistor, and higher than the threshold voltage for a p-channel transistor.

　本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。 In this specification, "parallel" refers to a state in which two lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. This includes cases in which the angle is between -5 degrees and 5 degrees, inclusive. "Approximately parallel" refers to a state in which two lines are arranged at an angle of between -30 degrees and 30 degrees, inclusive. "Perpendicular" refers to a state in which two lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. This includes cases in which the angle is between 85 degrees and 95 degrees, inclusive. "Approximately perpendicular" refers to a state in which two lines are arranged at an angle of between 60 degrees and 120 degrees, inclusive.

　本明細書等において、構成要素の上面形状とは、上面視（平面視ともいう）における当該構成要素の輪郭形状を指す。また、上面視とは、当該構成要素の被形成面、または当該構成要素が形成される支持体（例えば、基板）の表面の法線方向から見ることを指す。 In this specification, the top surface shape of a component refers to the contour shape of the component when viewed from above (also referred to as a plan view). Furthermore, a top view refers to a view from the normal direction of the surface on which the component is formed, or the surface of the support (e.g., substrate) on which the component is formed.

　本明細書等において「上面形状が一致または概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置すること、または上層が下層の外側に位置することもあり、この場合も「上面形状が一致または概略一致」という場合がある。また、上面形状が一致または概略一致している場合、「端部が一致または概略一致」、もしくは「端部が揃っている、または概略揃っている」ということもできる。 In this specification, "top surface shapes that match or roughly match" means that at least a portion of the contours of stacked layers overlap. For example, this includes cases where the upper and lower layers are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the upper layer may be located inside the lower layer, or outside the lower layer; in these cases, the term "top surface shapes that match or roughly match" may also be used. Furthermore, when the top surface shapes match or roughly match, it can also be said that "the edges match or roughly match" or "the edges are aligned or roughly aligned."

　本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状を指す。また、傾斜した側面と基板面または被形成面とがなす角を、テーパ角ということがある。 In this specification, a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined relative to the substrate surface or the surface on which the structure is to be formed. The angle between the inclined side and the substrate surface or the surface on which the structure is to be formed is sometimes referred to as the taper angle.

　本明細書等において、段切れとは、層、膜、または電極が、被形成面の形状（例えば段差など）に起因して分断される現象を示す。 In this specification, "step discontinuity" refers to the phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (e.g., a step, etc.).

　本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。例えば、島状の金属酸化物層とは、当該金属酸化物層と、隣り合う金属酸化物層とが、物理的に分離されている状態であることを示す。 In this specification, the term "island-like" refers to a state in which two or more layers made of the same material and formed in the same process are physically separated. For example, an island-like metal oxide layer refers to a state in which the metal oxide layer is physically separated from the adjacent metal oxide layer.

　本明細書等において、メタルマスク、またはＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、またはＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。なお、ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、ＭＭＬ構造のデバイスは、メタルマスクの製造に係る設備およびメタルマスクの洗浄工程を不要にすることができる。また、ＭＭＬ構造のデバイスは、製造コストを低く抑えることが可能となるため、大量生産に適している。 In this specification, etc., a device fabricated using a metal mask or FMM (fine metal mask, high-resolution metal mask) may be referred to as a device with an MM (metal mask) structure. Also, in this specification, etc., a device fabricated without using a metal mask or FMM may be referred to as a device with an MML (metal maskless) structure. Note that, because MML structure devices can be manufactured without using a metal mask, they can exceed the upper limit of resolution resulting from the alignment accuracy of the metal mask. Furthermore, MML structure devices can eliminate the need for equipment related to metal mask manufacturing and the metal mask cleaning process. Furthermore, MML structure devices are suitable for mass production because they enable low manufacturing costs.

　本明細書等では、発光波長が異なる発光素子（発光デバイス）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ　Ｂｙ　Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の幅が広がり、輝度の向上及び信頼性の向上を図ることが容易となる。 In this specification, a structure in which different light-emitting layers are created for light-emitting elements (light-emitting devices) with different emission wavelengths is sometimes referred to as an SBS (Side By Side) structure. The SBS structure allows the materials and configuration to be optimized for each light-emitting element, broadening the range of material and configuration options and making it easier to improve brightness and reliability.

　本明細書等において、正孔または電子を、「キャリア」といって示す場合がある。例えば、発光素子における正孔注入層または電子注入層を「キャリア注入層」といい、正孔輸送層または電子輸送層を「キャリア輸送層」といい、正孔ブロック層または電子ブロック層を「キャリアブロック層」という場合がある。なお、上述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つまたは３つの機能を兼ねる場合がある。 In this specification and the like, holes or electrons may be referred to as "carriers." For example, in a light-emitting element, the hole injection layer or electron injection layer may be referred to as a "carrier injection layer," the hole transport layer or electron transport layer may be referred to as a "carrier transport layer," and the hole block layer or electron block layer may be referred to as a "carrier block layer." Note that the above-mentioned carrier injection layer, carrier transport layer, and carrier block layer may not always be clearly distinguishable. Furthermore, one layer may have the functions of two or three of the carrier injection layer, carrier transport layer, and carrier block layer.

　本明細書等において、発光素子は、一対の電極（第１の電極及び第２の電極）間にＥＬ層を有する。発光素子は、第１の電極と、第１の電極上のＥＬ層と、ＥＬ層上の第２の電極と、を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）として、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）などが挙げられる。本明細書等において、受光素子（受光デバイスともいう）は、一対の電極間に少なくとも光電変換層として機能する活性層を有する。本明細書等では、第１の電極及び第２の電極の一方を画素電極と記し、他方を共通電極と記すことがある。 In this specification, a light-emitting element has an EL layer between a pair of electrodes (a first electrode and a second electrode). The light-emitting element has a first electrode, an EL layer on the first electrode, and a second electrode on the EL layer. The EL layer has at least a light-emitting layer. Here, layers (also referred to as functional layers) included in the EL layer include a light-emitting layer, a carrier injection layer (a hole injection layer and an electron injection layer), a carrier transport layer (a hole transport layer and an electron transport layer), and a carrier block layer (a hole block layer and an electron block layer). In this specification, a light-receiving element (also referred to as a light-receiving device) has at least an active layer that functions as a photoelectric conversion layer between a pair of electrodes. In this specification, one of the first electrode and the second electrode may be referred to as a pixel electrode, and the other as a common electrode.

（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置、及び半導体装置の作製方法について、図１Ａ乃至図９を用いて説明する。 (Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention and a method for manufacturing the semiconductor device will be described with reference to FIGS.

＜構成例＞
　本発明の一態様である半導体装置について、説明する。半導体装置１０の断面図を、図１Ａに示す。 <Configuration example>
A cross-sectional view of a semiconductor device 10 according to one embodiment of the present invention is shown in FIG.

　半導体装置１０は、層３１と、層３１上の金属酸化物層２１と、を有する。金属酸化物層２１は、層３１の上面と接する領域を有する。 The semiconductor device 10 includes a layer 31 and a metal oxide layer 21 on the layer 31. The metal oxide layer 21 has a region that contacts the top surface of the layer 31.

　金属酸化物層２１は、例えば、トランジスタの半導体層、トランジスタの電極、容量素子の電極、及び配線の一以上に適用することができる。金属酸化物層２１が有する金属酸化物として、例えば、酸化インジウム（インジウム酸化物とも記す）、酸化ガリウム（ガリウム酸化物とも記す）、及び酸化亜鉛（亜鉛酸化物とも記す）が挙げられる。金属酸化物層２１が有する金属酸化物の結晶性は特に限定されない。金属酸化物層２１には、非晶質、単結晶、微結晶もしくは多結晶、またはこれらの２以上が混在する金属酸化物を用いることができる。 The metal oxide layer 21 can be applied to, for example, one or more of a semiconductor layer of a transistor, an electrode of a transistor, an electrode of a capacitor, and wiring. Examples of metal oxides contained in the metal oxide layer 21 include indium oxide (also referred to as indium oxide), gallium oxide (also referred to as gallium oxide), and zinc oxide (also referred to as zinc oxide). The crystallinity of the metal oxide contained in the metal oxide layer 21 is not particularly limited. The metal oxide layer 21 can be amorphous, single crystalline, microcrystalline, polycrystalline, or a mixture of two or more of these metal oxides.

　金属酸化物層２１をトランジスタの半導体層に適用する場合、金属酸化物層２１には半導体特性を示す金属酸化物（酸化物半導体（ＯＳ：Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともいう）を用いる。酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタとも記す）は、非晶質シリコンを用いたトランジスタと比較して電界効果移動度が極めて高い。また、ＯＳトランジスタは、オフ電流が著しく小さく、当該トランジスタと直列に接続された容量に蓄積した電荷を長期間に亘って保持することが可能である。また、ＯＳトランジスタを適用することで、半導体装置の消費電力を低減することができる。また、半導体層として、結晶性を有する金属酸化物層２１を用いると、トランジスタ特性の劣化を抑制できるため好ましい。なお、チャネル形成領域にシリコンを用いたトランジスタを、Ｓｉトランジスタと記す場合がある。 When the metal oxide layer 21 is used as the semiconductor layer of a transistor, a metal oxide exhibiting semiconductor characteristics (also referred to as an oxide semiconductor (OS)) is used for the metal oxide layer 21. Transistors using an oxide semiconductor (hereinafter also referred to as OS transistors) have extremely high field-effect mobility compared to transistors using amorphous silicon. In addition, OS transistors have significantly low off-state current and can retain charge accumulated in a capacitor connected in series with the transistor for a long period of time. Furthermore, the use of an OS transistor can reduce the power consumption of a semiconductor device. Furthermore, using a crystalline metal oxide layer 21 as the semiconductor layer is preferable because it can suppress deterioration of the transistor characteristics. Note that a transistor using silicon in the channel formation region may be referred to as a Si transistor.

　酸化物半導体として、インジウムを含む酸化物を用いることが好ましい。また、酸化物半導体のインジウムの含有率が高いことがより好ましい。インジウムの含有率が高い酸化物半導体をトランジスタの半導体層に用いることにより、オン電流の大きいトランジスタとすることができる。例えば、酸化物半導体として酸化インジウムを好適に用いることができる。 It is preferable to use an oxide containing indium as the oxide semiconductor. It is more preferable that the oxide semiconductor have a high indium content. By using an oxide semiconductor with a high indium content for the semiconductor layer of a transistor, the transistor can have a large on-state current. For example, indium oxide can be suitably used as the oxide semiconductor.

　酸化物半導体として、インジウムと、亜鉛と、を含む酸化物を用いることができる。亜鉛を含むことにより、結晶性の高い酸化物半導体とすることができ、信頼性の高いトランジスタとすることができる。また、酸化物半導体は、インジウム、元素Ｍ及び亜鉛の中から選ばれる一または二以上を含む酸化物を用いることができる。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、ガリウム、アルミニウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウム、アルミニウム、及びスズの一種または複数種がさらに好ましい。これらの元素は、酸素との結合エネルギーが高い上、インジウムまたは亜鉛とイオン半径が同程度であるため、より好ましい。また、スズは４価であることから、キャリア移動度を高めることができ、より好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。 As the oxide semiconductor, an oxide containing indium and zinc can be used. By including zinc, the oxide semiconductor can have high crystallinity, resulting in a highly reliable transistor. Furthermore, the oxide semiconductor can be an oxide containing one or more elements selected from indium, element M, and zinc. The element M is a metal element or a metalloid element having a high bond energy with oxygen, such as a metal element or a metalloid element having a higher bond energy with oxygen than indium. Specific examples of the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony. The element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from gallium, aluminum, tin, and yttrium, and even more preferably one or more of gallium, aluminum, and tin. These elements are more preferred because they have a high bond energy with oxygen and an ionic radius similar to that of indium or zinc. Tin is also more preferred because it is tetravalent and can increase carrier mobility. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the term "metal elements" used in this specification and the like may also include metalloid elements.

　酸化物半導体として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）とも記す）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯとも記す）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムタングステン酸化物（Ｉｎ−Ｗ酸化物、ＩＷＯとも記す）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物、ＩＴＺＯ（登録商標）とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ、ＩＧＺＡＯ、またはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物（ＩＴＳＯとも記す）、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。 Examples of oxide semiconductors include indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), indium tin oxide (In-Sn oxide, also referred to as ITO), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium tungsten oxide (In-W oxide, also referred to as IWO), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), and aluminum zinc oxide (Al-Zn oxide). Examples of usable materials include indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as AZO), indium tin zinc oxide (In-Sn-Zn oxide, also referred to as ITZO (registered trademark)), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as IGZTO), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also referred to as IGAZO, IGZAO, or IAGZO). Alternatively, examples of usable materials include indium tin oxide containing silicon (ITSO), gallium tin oxide (Ga-Sn oxide), and aluminum tin oxide (Al-Sn oxide).

　なお、酸化物半導体は、インジウムに代えて、または、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有する構成とすることができる。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。 Note that the oxide semiconductor can have one or more metal elements with higher periodic numbers in the periodic table, instead of or in addition to indium. The greater the overlap between the orbitals of metal elements, the greater the carrier conduction in the metal oxide. Therefore, the presence of a metal element with a higher periodic number can sometimes improve the field-effect mobility of a transistor. Examples of metal elements with higher periodic numbers include metal elements belonging to the fifth period and the sixth period. Specific examples of such metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.

　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。また、オン電流の大きいトランジスタを実現できる。 By increasing the ratio of the number of indium atoms to the sum of the number of atoms of all metal elements contained in the metal oxide, the field-effect mobility of the transistor can be increased. It is also possible to realize a transistor with a large on-state current.

　本明細書等において、含有される全ての金属元素の原子数の和に対するインジウムの原子数の割合を、インジウムの含有率と記す場合がある。他の金属元素においても同様である。元素Ｍとして複数の元素を有する場合は、含有される全ての金属元素の原子数の和に対する元素Ｍの原子数の割合の和を、元素Ｍの含有率とすることができる。 In this specification, the ratio of the number of indium atoms to the sum of the numbers of atoms of all contained metal elements may be referred to as the indium content. The same applies to other metal elements. When multiple elements are contained as element M, the sum of the ratios of the number of atoms of element M to the sum of the numbers of atoms of all contained metal elements can be taken as the content of element M.

　金属酸化物における亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。 Increasing the zinc content in the metal oxide results in a highly crystalline metal oxide, which can suppress the diffusion of impurities in the metal oxide. This suppresses fluctuations in the transistor's electrical characteristics and improves reliability.

　金属酸化物における元素Ｍの含有率を高くすることにより、バンドギャップの大きい金属酸化物とすることができる。また、金属酸化物に酸素欠損（ＶＯ）が形成されることが抑制されることにより、酸素欠損（ＶＯ）に起因するキャリア生成が抑制され、トランジスタのしきい値電圧がシフトすることを抑制できる。これにより、ゲート電圧（Ｖｇ）が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）を小さくすることができ、ノーマリオフのトランジスタとすることができる。また、オフ電流が小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。 Increasing the content of element M in the metal oxide allows the metal oxide to have a wide band gap. Furthermore, by suppressing the formation of oxygen vacancies ( VO ) in the metal oxide, carrier generation due to oxygen vacancies ( VO ) is suppressed, and a shift in the threshold voltage of the transistor can be suppressed. This reduces the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage (Vg) is 0 V, enabling a normally-off transistor. Furthermore, a transistor with a small off-current can be obtained. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, improving reliability.

　金属酸化物層２１を電極または配線に適用する場合、金属酸化物層２１には導電性を有する金属酸化物（酸化物導電体（ＯＣ：Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）ともいう）を用いる。 When the metal oxide layer 21 is used as an electrode or wiring, a conductive metal oxide (also called an oxide conductor (OC)) is used for the metal oxide layer 21.

　酸化物導電体として、例えば、酸化インジウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物（ＩＴＯ）、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物（シリコンを含むＩＴＯ、ＩＴＳＯともいう）、ガリウムを添加した酸化亜鉛、及びＩｎ−Ｇａ−Ｚｎ酸化物が挙げられる。特にインジウムを含む酸化物導電体は、導電性が高いため好ましい。 Examples of oxide conductors include indium oxide, zinc oxide, In-Sn oxide (ITO), In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn-Si oxide (also known as silicon-containing ITO or ITSO), zinc oxide doped with gallium, and In-Ga-Zn oxide. Oxide conductors containing indium are particularly preferred due to their high conductivity.

　半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。 When oxygen vacancies are created in a metal oxide with semiconducting properties and hydrogen is added to these oxygen vacancies, a donor level is formed near the conduction band. As a result, the metal oxide becomes more conductive and becomes an electric conductor. A metal oxide that has become an electric conductor can be called an oxide conductor.

　金属酸化物層２１は、例えば、金属酸化物層２１となる金属酸化物膜を成膜し、当該金属酸化物膜を所望の形状に加工することにより形成できる。金属酸化物膜の加工には、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。 The metal oxide layer 21 can be formed, for example, by depositing a metal oxide film that will become the metal oxide layer 21 and then processing the metal oxide film into the desired shape. The metal oxide film can be processed using either or both wet etching and dry etching.

　ここで、金属酸化物膜に用いる材料によっては、金属酸化物膜のエッチング速度が遅い場合がある。特に、金属酸化物膜に結晶性が高い材料を用いると、金属酸化物膜のエッチング速度が極端に遅くなり、金属酸化物層２１への加工が困難になる場合がある。 Depending on the material used for the metal oxide film, the etching rate of the metal oxide film may be slow. In particular, if a highly crystalline material is used for the metal oxide film, the etching rate of the metal oxide film may become extremely slow, making it difficult to process into the metal oxide layer 21.

　そこで、本発明の一態様である半導体装置の作製方法においては、金属酸化物膜の金属酸化物層２１となる第１の領域上にマスク層を設け、当該マスク層をマスクに、第１の元素を供給する（第１の元素を添加する、または第１の元素を注入する、ということもできる）。これにより、金属酸化物膜のマスク層と重ならない第２の領域に第１の元素が供給される。第２の領域に第１の元素が供給されることにより、第２の領域の結晶性が低下し、第２の領域のエッチング速度を速くすることができる。そして、第２の領域をエッチングにより除去することにより、第１の領域が残存し、金属酸化物層２１を形成することができる。このように、後に除去する第２の領域に第１の元素を供給することにより、金属酸化物膜の加工が容易となり、半導体装置の生産性を高めることができる。 In one embodiment of the present invention, a method for manufacturing a semiconductor device includes providing a mask layer over a first region of the metal oxide film that will become metal oxide layer 21, and supplying a first element using the mask layer as a mask (this can also be referred to as adding or implanting the first element). This allows the first element to be supplied to a second region of the metal oxide film that does not overlap with the mask layer. Supplying the first element to the second region reduces the crystallinity of the second region, thereby increasing the etching rate of the second region. The second region is then removed by etching, leaving the first region, which allows metal oxide layer 21 to be formed. Supplying the first element to the second region, which will be removed later, facilitates processing of the metal oxide film and improves the productivity of semiconductor devices.

　マスク層として、有機材料及び無機材料の一方または双方を用いることができる。マスク層として、例えば、レジストマスクを好適に用いることができる。 The mask layer can be made of either or both organic and inorganic materials. For example, a resist mask can be suitably used as the mask layer.

　第１の元素として、ホウ素、アルミニウム、インジウム、炭素、シリコン、ゲルマニウム、スズ、リン、ヒ素、アンチモン、マグネシウム、カルシウム、チタン、銅、亜鉛、タングステン、モリブデン、タンタル、ハフニウム、セリウム、及び貴ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン等）のうち一種または複数種を用いることが好ましい。 As the first element, it is preferable to use one or more of boron, aluminum, indium, carbon, silicon, germanium, tin, phosphorus, arsenic, antimony, magnesium, calcium, titanium, copper, zinc, tungsten, molybdenum, tantalum, hafnium, cerium, and noble gases (helium, neon, argon, krypton, xenon, etc.).

　第１の元素として、上記の元素に限られず、第一遷移元素（３ｄ遷移元素、３ｄ遷移金属）、第二遷移元素（４ｄ遷移元素、４ｄ遷移金属）、第三遷移元素（５ｄ遷移元素、５ｄ遷移金属）、アルカリ土類金属元素、及び、希土類元素に含まれる元素のうち、一種または複数種を用いることができる。 The first element is not limited to the elements listed above, but can also be one or more of the following: first transition elements (3d transition elements, 3d transition metals), second transition elements (4d transition elements, 4d transition metals), third transition elements (5d transition elements, 5d transition metals), alkaline earth metal elements, and elements included in the rare earth elements.

　第１の元素は、質量数が大きいことが好ましい。質量数が大きいと、金属酸化物膜への第１の元素の供給の際の衝突エネルギーが大きくなり、金属酸化物膜の結晶性をより効率的に低下させることができる。また、第１の元素は、原子半径が大きいことが好ましい。これにより、金属酸化物膜に供給された第１の元素により、金属酸化物膜の原子配列の乱れが大きくなり、金属酸化物膜の結晶性をより効率的に低下させることができる。以上のことから、第１の元素として、貴ガスを用いることが好ましい。第１の元素として、特にアルゴンを好適に用いることができる。 It is preferable that the first element has a large mass number. When the mass number is large, the collision energy when the first element is supplied to the metal oxide film increases, and the crystallinity of the metal oxide film can be reduced more efficiently. It is also preferable that the first element has a large atomic radius. This allows the first element supplied to the metal oxide film to cause greater disorder in the atomic arrangement of the metal oxide film, and the crystallinity of the metal oxide film can be reduced more efficiently. For these reasons, it is preferable to use a noble gas as the first element. Argon is particularly suitable for use as the first element.

　第１の元素の供給には、イオン注入法を好適に用いることができる。イオン注入法は、イオンの加速エネルギー及びドーズ量により、深さ方向の濃度プロファイルを高い精度で制御することができる。加速エネルギーは、イオン注入の際の加速電圧で調整することができる。また、原料ガスをイオン化し、当該イオンを質量分離して供給するイオン注入法を用いることで、特定の質量のイオンを供給でき、供給される不純物元素の純度を高めることができる。または、イオンを質量分離せずに供給するイオン注入法を用いることで、生産性を高めることができる。本明細書等において、特に断りがない場合、質量分離の有無は限定されない。なお、イオンを質量分離して供給する方法をイオン注入法、イオンを質量分離せずに供給する方法をイオンドーピング法と呼ぶ場合もある。 Ion implantation is a suitable method for supplying the first element. Ion implantation allows for highly accurate control of the concentration profile in the depth direction by adjusting the ion acceleration energy and dose. The acceleration energy can be adjusted by adjusting the acceleration voltage during ion implantation. Furthermore, by using an ion implantation method in which a source gas is ionized and the ions are mass-separated before supply, ions of a specific mass can be supplied, thereby increasing the purity of the supplied impurity element. Alternatively, by using an ion implantation method in which ions are supplied without mass separation, productivity can be improved. Unless otherwise specified, the presence or absence of mass separation is not a limitation in this specification. Note that a method in which ions are mass-separated before supplying them is sometimes called an ion implantation method, and a method in which ions are supplied without mass separation is sometimes called an ion doping method.

　イオン注入装置は、半導体層に低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）を有するトランジスタ（以下、ＬＴＰＳトランジスタとも記す）などのＳｉトランジスタの製造にも用いられるため、既存のＬＴＰＳ製造ラインの装置を流用することができ、新たな設備投資を必要としないため好ましい。これにより、半導体装置の製造に係る、初期の設備投資費用を安くすることができる。 Ion implantation equipment is also used to manufacture Si transistors, such as transistors with low temperature polysilicon (LTPS) in the semiconductor layer (hereinafter referred to as LTPS transistors), so it is advantageous because it can reuse equipment from existing LTPS production lines and does not require new capital investment. This reduces the initial capital investment costs associated with manufacturing semiconductor devices.

　原料ガスとして、第１の元素を含むガスを用いることができる。第１の元素としてアルゴンを用いる場合、原料ガスとしてアルゴンガスを用いることができる。または、第１の元素を含むガスと、他のガスとの混合ガスを用いることもできる。なお、第１の元素の供給に用いる原料は気体に限られず、固体または液体を加熱して気化させて用いることもできる。 A gas containing the first element can be used as the source gas. When argon is used as the first element, argon gas can be used as the source gas. Alternatively, a mixed gas of a gas containing the first element and another gas can be used. Note that the source material used to supply the first element is not limited to a gas; a solid or liquid can also be heated and vaporized and used.

　なお、第１の元素の供給は前述の方法に限定されず、例えば、プラズマ処理を用いることもできる。プラズマ処理を用いる場合、供給する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を供給することができる。上記プラズマを発生させる装置として、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。第１の元素を加速させて供給することにより、金属酸化物膜への第１の元素の供給の際の衝突エネルギーが大きくなり、金属酸化物膜の結晶性をより効果的に低くすることができ、好ましい。 Note that the method for supplying the first element is not limited to the above-mentioned method, and for example, plasma treatment can also be used. When plasma treatment is used, the impurity element can be supplied by generating plasma in a gas atmosphere containing the impurity element to be supplied and performing the plasma treatment. Devices that can be used to generate the plasma include dry etching devices, ashing devices, plasma CVD devices, and high-density plasma CVD devices. By accelerating and supplying the first element, the collision energy when the first element is supplied to the metal oxide film increases, which makes it possible to more effectively reduce the crystallinity of the metal oxide film, which is preferable.

　金属酸化物層２１にインジウムの含有率が高い材料（例えば、酸化インジウム）を用いる場合、金属酸化物膜の結晶性が高いことにより、金属酸化物膜のエッチング速度が極端に遅く、エッチングが困難となる場合がある。そこで、金属酸化物膜の金属酸化物層２１となる第１の領域上にマスク層を形成し、マスク層をマスクに、イオン注入法を用いてアルゴンを金属酸化物膜に供給する。これにより、金属酸化物膜のマスク層と重ならない第２の領域にアルゴンが供給され、第２の領域の結晶性が低くなる。そして、第２の領域をエッチングにより除去することにより、金属酸化物層２１を形成することができる。インジウムの含有率が高い材料を有する金属酸化物層２１をトランジスタの半導体層に用いることにより、オン電流の大きいトランジスタとすることができる。また、高速で動作する半導体装置とすることもできる。 When a material with a high indium content (e.g., indium oxide) is used for the metal oxide layer 21, the high crystallinity of the metal oxide film can make the etching rate of the metal oxide film extremely slow, making etching difficult. Therefore, a mask layer is formed on the first region of the metal oxide film that will become the metal oxide layer 21, and argon is supplied to the metal oxide film using the mask layer as a mask using ion implantation. This supplies argon to the second region of the metal oxide film that does not overlap with the mask layer, reducing the crystallinity of the second region. The second region is then removed by etching to form the metal oxide layer 21. Using the metal oxide layer 21, which contains a material with a high indium content, as the semiconductor layer of a transistor can result in a transistor with a large on-state current. It can also be used to produce a semiconductor device that operates at high speed.

　金属酸化物層２１は、層３１の上面と接する領域を有する。層３１は、金属酸化物層２１の被形成面ということができる。層３１の構成は特に限定されず、例えば、層３１が複数の層を有する構成とすることができる。また、層３１を構成する層のうち２以上の層が金属酸化物層２１と接する構成とすることができる。層３１、及び層３１を構成する各層の導電性は特に限定されず、例えば、絶縁層、半導体層または導電層とすることができる。なお、図１Ａ等の断面図では層３１の上面が平坦である構成例を示しているが、本発明の一態様はこれに限られない。例えば、層３１が溝（スリット）を有し、当該溝に沿って金属酸化物層２１が設けられる構成とすることができる。 Metal oxide layer 21 has a region in contact with the top surface of layer 31. Layer 31 can be referred to as the surface on which metal oxide layer 21 is formed. The configuration of layer 31 is not particularly limited, and for example, layer 31 can have multiple layers. Furthermore, layer 31 can have a configuration in which two or more of the layers constituting layer 31 are in contact with metal oxide layer 21. The conductivity of layer 31 and each layer constituting layer 31 is not particularly limited, and can be, for example, an insulating layer, a semiconductor layer, or a conductive layer. Note that while the cross-sectional views such as FIG. 1A show an example configuration in which the top surface of layer 31 is flat, one embodiment of the present invention is not limited thereto. For example, layer 31 can have grooves (slits), and metal oxide layer 21 can be provided along the grooves.

　金属酸化物層２１をトランジスタの半導体層として用いる場合、層３１または層３１の一部に絶縁層を用いることができる。当該絶縁層は、例えば、トランジスタのゲート絶縁層、層間絶縁層もしくは下地絶縁層、またはこれらの一部として機能することができる。 When metal oxide layer 21 is used as a semiconductor layer of a transistor, an insulating layer can be used for layer 31 or part of layer 31. The insulating layer can function, for example, as a gate insulating layer, an interlayer insulating layer, or a base insulating layer of the transistor, or as part of any of these.

　層３１は、金属酸化物層２１と接する領域３１Ｎを有する。また、層３１は、金属酸化物層２１と接しない領域３１Ｄを有する。領域３１Ｄは、第１の元素を有する。領域３１Ｄは、層３１の上面及びその近傍に位置する。領域３１Ｄは、金属酸化物膜に第１の元素を供給する際にマスク層に覆われない領域であり、金属酸化物膜の第２の領域に第１の元素が供給されるとともに、領域３１Ｄにも第１の元素が供給される。なお、層３１に、領域３１Ｄが設けられない構成とすることもできる。 Layer 31 has region 31N that contacts metal oxide layer 21. Layer 31 also has region 31D that does not contact metal oxide layer 21. Region 31D contains a first element. Region 31D is located on the top surface of layer 31 and in its vicinity. Region 31D is a region that is not covered by the mask layer when the first element is supplied to the metal oxide film, and the first element is supplied to region 31D as well as to the second region of the metal oxide film. Note that layer 31 may also be configured without region 31D.

　図１Ａに示す構成と異なる構成例を、図１Ｂ乃至図１Ｆに示す。 Examples of configurations different from the configuration shown in Figure 1A are shown in Figures 1B to 1F.

　図１Ｂは、半導体装置１０Ａの断面図である。半導体装置１０Ａは、領域３１Ｄの上面の高さが、領域３１Ｎの上面の高さと異なる点で、前述の半導体装置１０と主に異なる。図１Ｂは、領域３１Ｄの上面の高さが、領域３１Ｎの上面の高さより低い例を示している。例えば、金属酸化物膜の第２の領域を除去する際、領域３１Ｄの一部もエッチングされ、領域３１Ｄの上面の高さが低くなる場合がある。または、図１Ｃに示す半導体装置１０Ｂのように、領域３１Ｄを除去し、領域３１Ｄが残存しない構成とすることもできる。 Figure 1B is a cross-sectional view of semiconductor device 10A. Semiconductor device 10A differs from the semiconductor device 10 described above primarily in that the height of the upper surface of region 31D is different from the height of the upper surface of region 31N. Figure 1B shows an example in which the height of the upper surface of region 31D is lower than the height of the upper surface of region 31N. For example, when removing the second region of the metal oxide film, part of region 31D may also be etched, lowering the height of the upper surface of region 31D. Alternatively, region 31D may be removed so that no region 31D remains, as in semiconductor device 10B shown in Figure 1C.

　図１Ｄは、半導体装置１０Ｃの断面図である。半導体装置１０Ｃは、金属酸化物層２１上にマスク層２３を有する点で、前述の半導体装置１０と主に異なる。マスク層２３は、金属酸化物層２１の上面と接する領域を有する。図１Ｄは、マスク層２３の端部が、金属酸化物層２１の端部と一致する例を示している。 Figure 1D is a cross-sectional view of semiconductor device 10C. Semiconductor device 10C differs from the semiconductor device 10 described above primarily in that it has a mask layer 23 on the metal oxide layer 21. The mask layer 23 has an area that contacts the top surface of the metal oxide layer 21. Figure 1D shows an example in which the edge of the mask layer 23 coincides with the edge of the metal oxide layer 21.

　金属酸化物層２１となる金属酸化物膜上にマスク層２３となるマスク膜を形成し、マスク膜上にレジストマスクを形成する。レジストマスクをマスクに、マスク膜を加工し、マスク層２３を形成する。また、レジストマスクをマスクに、第１の元素を金属酸化物膜に供給し、金属酸化物膜に第２の領域を形成する。そして、第２の領域を除去することにより、金属酸化物層２１を形成する。これにより、マスク層２３の端部を、金属酸化物層２１の端部と一致または概略一致させることができる。なお、マスク層２３の端部が、金属酸化物層２１の端部と一致しない構成とすることもできる。金属酸化物膜とレジストマスクとの間にマスク層２３を設けることにより、金属酸化物膜がレジストマスクと接しないため、金属酸化物膜の表面に、レジストマスク由来の有機物が付着することを抑制できる。なお、レジストマスクを第１のマスク層、マスク層２３を第２のマスク層ということができる。第１のマスク層に有機材料、第２のマスク層に無機材料を好適に用いることができる。 A mask film that will become mask layer 23 is formed on the metal oxide film that will become metal oxide layer 21, and a resist mask is formed on the mask film. Using the resist mask as a mask, the mask film is processed to form mask layer 23. Using the resist mask as a mask, a first element is supplied to the metal oxide film to form a second region in the metal oxide film. The second region is then removed to form metal oxide layer 21. This allows the edges of mask layer 23 to coincide or roughly coincide with the edges of metal oxide layer 21. It is also possible for the edges of mask layer 23 to not coincide with the edges of metal oxide layer 21. By providing mask layer 23 between the metal oxide film and the resist mask, the metal oxide film does not come into contact with the resist mask, thereby preventing organic matter from the resist mask from adhering to the surface of the metal oxide film. The resist mask can be referred to as the first mask layer, and mask layer 23 as the second mask layer. An organic material can be suitably used for the first mask layer, and an inorganic material can be suitably used for the second mask layer.

　マスク層２３として、無機材料を用いることができる。また、マスク層２３の導電性は特に限定されず、例えば、絶縁層、半導体層または導電層とすることができる。金属酸化物層２１をトランジスタの半導体層として用いる場合、マスク層２３に絶縁層を用いることができる。マスク層２３は、例えば、トランジスタのゲート絶縁層、層間絶縁層もしくは下地絶縁層、またはこれらの一部として機能することができる。 An inorganic material can be used for the mask layer 23. Furthermore, the conductivity of the mask layer 23 is not particularly limited, and it can be, for example, an insulating layer, a semiconductor layer, or a conductive layer. When the metal oxide layer 21 is used as a semiconductor layer of a transistor, an insulating layer can be used for the mask layer 23. The mask layer 23 can function, for example, as a gate insulating layer, an interlayer insulating layer, or a base insulating layer of a transistor, or as part of any of these.

　図１Ｅは、半導体装置１０Ｄの断面図である。半導体装置１０Ｄは、領域３１Ｄの上面の高さが、領域３１Ｎの上面の高さと異なる点で、前述の半導体装置１０Ｃと主に異なる。図１Ｅは、領域３１Ｄの上面の高さが、領域３１Ｎの上面の高さより低い例を示している。例えば、金属酸化物膜の第２の領域を除去する際、領域３１Ｄの一部もエッチングされ、領域３１Ｄの上面の高さが低くなる場合がある。または、図１Ｆに示す半導体装置１０Ｅのように、領域３１Ｄを除去し、領域３１Ｄが残存しない構成とすることもできる。 Figure 1E is a cross-sectional view of semiconductor device 10D. Semiconductor device 10D differs from the aforementioned semiconductor device 10C primarily in that the height of the upper surface of region 31D is different from the height of the upper surface of region 31N. Figure 1E shows an example in which the height of the upper surface of region 31D is lower than the height of the upper surface of region 31N. For example, when removing the second region of the metal oxide film, part of region 31D may also be etched, lowering the height of the upper surface of region 31D. Alternatively, region 31D may be removed so that no region 31D remains, as in semiconductor device 10E shown in Figure 1F.

　本発明の一態様の半導体装置の作製方法について、説明する。 A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described.

　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。ＣＶＤ法には、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、またはプラズマＣＶＤとも記す）法、及び、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。 The thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum evaporation, pulsed laser deposition (PLD), and atomic layer deposition (ALD). CVD methods include plasma enhanced chemical vapor deposition (PECVD, also known as plasma CVD) and thermal CVD. One type of thermal CVD method is metal organic chemical vapor deposition (MOCVD).

　半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。 The thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using wet film-forming methods such as spin coating, dipping, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife printing, slit coating, roll coating, curtain coating, or knife coating.

　半導体装置を構成する薄膜を加工する際には、リソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工することができる。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成することができる。 When processing the thin films that make up semiconductor devices, methods such as lithography can be used. Alternatively, thin films can be processed using methods such as nanoimprinting, sandblasting, and lift-off. Furthermore, island-shaped thin films can be directly formed using film-forming methods that use a shielding mask such as a metal mask.

　リソグラフィ法として、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。 There are two typical lithography methods. One is to form a resist mask on the thin film to be processed, process the thin film by etching or other methods, and then remove the resist mask. The other is to form a photosensitive thin film, then expose and develop it to process it into the desired shape.

　リソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行うこともできる。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いることができる。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。 In lithography, the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. Other light sources that can be used include ultraviolet light, KrF laser light, and ArF laser light. Exposure can also be performed using immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as light for exposure. Electron beams can also be used instead of light for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferred because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.

　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、及びサンドブラスト法の一または複数を用いることができる。 Etching of the thin film can be performed using one or more of dry etching, wet etching, and sandblasting.

＜作製方法例１＞
　ここでは、図１Ａに示す半導体装置１０の作製方法の一例を説明する。半導体装置１０の作製方法のフローを、図２に示す。作製中の半導体装置の断面図を、図３Ａ乃至図３Ｄに示す。 <Production Method Example 1>
Here, an example of a method for manufacturing the semiconductor device 10 shown in Fig. 1A will be described. A flow of the method for manufacturing the semiconductor device 10 is shown in Fig. 2. Cross-sectional views of the semiconductor device in the process of manufacturing are shown in Fig. 3A to Fig. 3D.

　まず、層３１上に、金属酸化物層２１となる金属酸化物膜２１ｆを成膜する（図２のステップＳ１１、図３Ａ）。金属酸化物膜２１ｆは、層３１の上面に接して設けられる。層３１の構成については、前述の記載を参照できる。 First, a metal oxide film 21f, which will become the metal oxide layer 21, is formed on layer 31 (step S11 in FIG. 2, FIG. 3A). The metal oxide film 21f is provided in contact with the upper surface of layer 31. The configuration of layer 31 can be seen in the description above.

　金属酸化物膜２１ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。または、金属酸化物膜２１ｆは、ＡＬＤ法により形成することが好ましい。ＡＬＤ法は成膜速度を制御しやすいため、厚さが薄い膜を歩留り良く形成できる。したがって、金属酸化物膜２１ｆの厚さが薄い場合はＡＬＤ法を好適に用いることができる。また、ＡＬＤ法は被覆性が高いため、金属酸化物膜２１ｆの被形成面に凹凸がある場合であっても被覆性高く金属酸化物膜２１ｆを形成することができる。スパッタリング法、及びＡＬＤ法に代わり、金属酸化物膜２１ｆの形成にＣＶＤ法を用いることもできる。 The metal oxide film 21f is preferably formed by sputtering using a metal oxide target. Alternatively, the metal oxide film 21f is preferably formed by ALD. The ALD method makes it easy to control the film formation rate, allowing thin films to be formed with a high yield. Therefore, ALD is suitable for use when the metal oxide film 21f is thin. Furthermore, because ALD has high coverage, the metal oxide film 21f can be formed with high coverage even if the surface on which the metal oxide film 21f is to be formed is uneven. Instead of sputtering or ALD, CVD can also be used to form the metal oxide film 21f.

　金属酸化物膜２１ｆは、可能な限り欠陥の少ない緻密な膜とすることが好ましい。また、金属酸化物膜２１ｆは、可能な限り水素元素を含む不純物（例えば、水及び水素）が低減され、高純度の膜であることが好ましい。特に、金属酸化物膜２１ｆとして、結晶性を有する金属酸化物膜を用いることが好ましい。 It is preferable that the metal oxide film 21f be a dense film with as few defects as possible. It is also preferable that the metal oxide film 21f be a high-purity film with as little impurities containing hydrogen (e.g., water and hydrogen) as possible reduced. It is particularly preferable to use a crystalline metal oxide film as the metal oxide film 21f.

　金属酸化物膜２１ｆを形成する際に、酸素ガスを用いることが好ましい。これにより、金属酸化物膜２１ｆ中の酸素欠損（ＶＯ）を低減できる。 It is preferable to use oxygen gas when forming the metal oxide film 21f, as this can reduce oxygen vacancies ( VO ) in the metal oxide film 21f.

　金属酸化物膜２１ｆの形成に、酸素ガスと、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）と、を混合させて用いることができる。なお、金属酸化物膜を形成する際の成膜ガス全体に占める酸素ガスの流量の割合（以下、酸素流量比とも記す）、または成膜装置の処理室内の酸素分圧が高いほど、金属酸化物膜２１ｆの結晶性を高めることができる。結晶性の高い金属酸化物層２１をトランジスタの半導体層に用いる場合、信頼性の高いトランジスタを実現できる。一方、酸素流量比または酸素分圧が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができ、オン電流が大きいトランジスタとすることができる。 To form the metal oxide film 21f, a mixture of oxygen gas and an inert gas (e.g., helium gas, argon gas, xenon gas, etc.) can be used. Note that the higher the ratio of the flow rate of oxygen gas to the total film-forming gas when forming the metal oxide film (hereinafter also referred to as the oxygen flow rate ratio) or the oxygen partial pressure in the processing chamber of the film-forming apparatus, the higher the crystallinity of the metal oxide film 21f. When a highly crystalline metal oxide layer 21 is used as the semiconductor layer of a transistor, a highly reliable transistor can be realized. On the other hand, the lower the oxygen flow rate ratio or oxygen partial pressure, the lower the crystallinity and the higher the electrical conductivity of the metal oxide film, resulting in a transistor with a large on-current.

　ここで、酸素流量比または酸素分圧が高いと金属酸化物膜が多結晶構造となる場合がある。多結晶構造の金属酸化物膜の場合、結晶粒界が再結合中心となり、キャリアが捕獲されることにより、トランジスタのオン電流が小さくなってしまう場合がある。したがって、金属酸化物膜２１ｆが多結晶構造とならないよう、それぞれの酸素流量比または酸素分圧を調整することが好ましい。金属酸化物膜の組成によって多結晶構造へのなりやすさが異なるため、金属酸化物膜２１ｆの組成に応じて酸素流量比または酸素分圧を調整することが好ましい。ただし、本発明の一態様はこれに限定されず、多結晶構造の金属酸化物を用いることができる。多結晶構造の金属酸化物膜の結晶粒界が、トランジスタ特性に影響を与えない場合においては、結晶性が低い金属酸化物を用いたトランジスタよりも多結晶構造の金属酸化物を用いたトランジスタは信頼性を高くすることができる。 Here, if the oxygen flow rate ratio or oxygen partial pressure is high, the metal oxide film may become polycrystalline. In the case of a polycrystalline metal oxide film, the grain boundaries become recombination centers, which may capture carriers and reduce the on-state current of the transistor. Therefore, it is preferable to adjust the oxygen flow rate ratio or oxygen partial pressure so that the metal oxide film 21f does not become polycrystalline. Since the likelihood of the metal oxide film becoming polycrystalline varies depending on the composition of the metal oxide film, it is preferable to adjust the oxygen flow rate ratio or oxygen partial pressure depending on the composition of the metal oxide film 21f. However, one embodiment of the present invention is not limited to this, and a polycrystalline metal oxide can also be used. In cases where the grain boundaries of a polycrystalline metal oxide film do not affect the transistor characteristics, a transistor using a polycrystalline metal oxide can have higher reliability than a transistor using a metal oxide with low crystallinity.

　金属酸化物膜を形成する際の基板温度が高いほど、結晶性が高く、緻密な金属酸化物膜とすることができる。これにより、信頼性の高いトランジスタとすることができる。一方、基板温度が低いほど、結晶性が低く、電気伝導性の高い金属酸化物膜とすることができる。これにより、オン電流が大きいトランジスタとすることができる。 The higher the substrate temperature when forming the metal oxide film, the higher the crystallinity and density of the resulting metal oxide film. This allows for a highly reliable transistor. On the other hand, the lower the substrate temperature, the lower the crystallinity and electrical conductivity of the resulting metal oxide film. This allows for a transistor with a large on-state current.

　金属酸化物膜２１ｆの形成時の基板温度は、室温（例えば、２５℃）以上２５０℃以下が好ましく、室温以上２００℃以下がより好ましく、室温以上１４０℃以下がさらに好ましい。例えば、基板温度を、室温以上１４０℃以下とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または基板を加熱しない状態で、金属酸化物膜を形成することにより、結晶性を低くすることができる。 The substrate temperature during formation of the metal oxide film 21f is preferably between room temperature (e.g., 25°C) and 250°C, more preferably between room temperature and 200°C, and even more preferably between room temperature and 140°C. For example, setting the substrate temperature between room temperature and 140°C is preferable as this increases productivity. Furthermore, by forming the metal oxide film at room temperature or without heating the substrate, it is possible to reduce crystallinity.

　なお、基板温度が高いと金属酸化物膜が多結晶構造となる場合がある。金属酸化物膜２１ｆに用いる材料の組成に応じて、基板温度を異ならせることが好ましい。 Note that if the substrate temperature is too high, the metal oxide film may take on a polycrystalline structure. It is preferable to vary the substrate temperature depending on the composition of the material used for the metal oxide film 21f.

　ＡＬＤ法を用いる場合、熱ＡＬＤ法、またはＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）等の成膜方法を用いることが好ましい。熱ＡＬＤ法は、極めて高い被覆性を示すため好ましい。ＰＥＡＬＤ法は、高い被覆性を示すことに加え、低温成膜が可能であるため好ましい。 When using the ALD method, it is preferable to use a film formation method such as thermal ALD or PEALD (Plasma Enhanced ALD). The thermal ALD method is preferred because it exhibits extremely high coating properties. The PEALD method is preferred because it not only exhibits high coating properties but also allows for low-temperature film formation.

　金属酸化物膜は、例えば、構成する金属元素を含むプリカーサと、酸化剤と、を用いてＡＬＤ法により形成することができる。 Metal oxide films can be formed, for example, by the ALD method using a precursor containing the constituent metal elements and an oxidizing agent.

　例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する場合には、インジウムを含むプリカーサ、ガリウムを含むプリカーサ、及び亜鉛を含むプリカーサの、３つのプリカーサを用いることができる。または、インジウムを含むプリカーサと、ガリウム及び亜鉛を含むプリカーサの２つのプリカーサを用いることもできる。 For example, when forming In-Ga-Zn oxide, three precursors can be used: a precursor containing indium, a precursor containing gallium, and a precursor containing zinc. Alternatively, two precursors can be used: a precursor containing indium and a precursor containing gallium and zinc.

　インジウムを含むプリカーサとして、例えば、トリエチルインジウム、トリメチルインジウム、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）インジウム、シクロペンタジエニルインジウム、塩化インジウム（ＩＩＩ）、（３−（ジメチルアミノ）プロピル）ジメチルインジウム、及び［１，１，１−トリメチル−Ｎ−（トリメチルシリル）アミド］−インジウムが挙げられる。 Examples of indium-containing precursors include triethylindium, trimethylindium, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)indium, cyclopentadienylindium, indium(III) chloride, (3-(dimethylamino)propyl)dimethylindium, and [1,1,1-trimethyl-N-(trimethylsilyl)amido]-indium.

　ガリウムを含むプリカーサとして、例えば、トリメチルガリウム、トリエチルガリウム、三塩化ガリウム、トリス（ジメチルアミド）ガリウム（ＩＩＩ）、ガリウム（ＩＩＩ）アセチルアセトナート、トリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）ガリウム、ジメチルクロロガリウム、及びジエチルクロロガリウムが挙げられる。 Gallium-containing precursors include, for example, trimethylgallium, triethylgallium, gallium trichloride, tris(dimethylamido)gallium(III), gallium(III) acetylacetonate, tris(2,2,6,6-tetramethyl-3,5-heptanedionate)gallium, dimethylchlorogallium, and diethylchlorogallium.

　アルミニウムを含むプリカーサとして、例えば、塩化アルミニウム、及びトリメチルアルミニウムが挙げられる。 Examples of aluminum-containing precursors include aluminum chloride and trimethylaluminum.

　スズを含むプリカーサとして、例えば、塩化スズ（ＩＶ）、及びテトラキス（ジメチルアミド）スズが挙げられる。 Examples of tin-containing precursors include tin(IV) chloride and tetrakis(dimethylamido)tin.

　亜鉛を含むプリカーサとして、例えば、ジメチル亜鉛、ジエチル亜鉛、ビス（２，２，６，６−テトラメチル−３，５−ヘプタンジオン酸）亜鉛、及び塩化亜鉛が挙げられる。 Examples of zinc-containing precursors include dimethylzinc, diethylzinc, zinc bis(2,2,6,6-tetramethyl-3,5-heptanedionate), and zinc chloride.

　酸化剤として、例えば、オゾン、酸素、及び水が挙げられる。 Oxidizing agents include, for example, ozone, oxygen, and water.

　得られる膜の組成を制御する方法として、原料ガスの種類、原料ガスの流量比、原料ガスを流す時間、及び原料ガスを流す順番の一または複数を調整することが挙げられる。これらを調整することにより、金属酸化物膜２１ｆの組成を制御することができる。また、これらを調整することで、組成が連続して変化する金属酸化物膜２１ｆを形成することもできる。 Methods for controlling the composition of the resulting film include adjusting one or more of the type of source gas, the flow rate ratio of the source gas, the time for which the source gas is flowed, and the order in which the source gas is flowed. By adjusting these, the composition of the metal oxide film 21f can be controlled. Furthermore, by adjusting these, it is also possible to form a metal oxide film 21f whose composition changes continuously.

　金属酸化物膜２１ｆを成膜する前に、層３１の表面に吸着した水、水素、及び有機物等を脱離させるための処理を行うことが好ましい。例えば、減圧雰囲気にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気でプラズマ処理を行うことができる。また、当該処理の後、層３１の表面を大気に暴露することなく、連続して金属酸化物膜２１ｆを成膜することがより好ましい。 Before depositing metal oxide film 21f, it is preferable to perform a process to remove water, hydrogen, organic substances, etc. adsorbed on the surface of layer 31. For example, heat treatment can be performed at a temperature of 70°C or higher and 200°C or lower in a reduced pressure atmosphere. Alternatively, plasma treatment can be performed in an oxygen-containing atmosphere. Furthermore, after this treatment, it is more preferable to deposit metal oxide film 21f continuously without exposing the surface of layer 31 to the atmosphere.

　なお、金属酸化物層２１を積層構造とする場合には、先に形成する金属酸化物膜を成膜した後に、その表面を大気に曝すことなく連続して、次の金属酸化物膜を成膜することが好ましい。 If the metal oxide layer 21 has a laminated structure, it is preferable to deposit a subsequent metal oxide film immediately after depositing the previous metal oxide film without exposing the surface to the atmosphere.

　金属酸化物層２１を積層構造とする場合には、金属酸化物層２１を構成する全ての層を同じ成膜方法（例えば、スパッタリング法またはＡＬＤ法）で形成することができる。または、層によって異なる成膜方法を用いることもできる。例えば、第１の金属酸化物層をスパッタリング法で成膜し、第２の金属酸化物層をＡＬＤ法で成膜することができる。 When the metal oxide layer 21 has a laminated structure, all of the layers that make up the metal oxide layer 21 can be formed using the same film formation method (for example, sputtering or ALD). Alternatively, different film formation methods can be used for each layer. For example, the first metal oxide layer can be formed using sputtering, and the second metal oxide layer can be formed using ALD.

　続いて、金属酸化物膜２１ｆ上にレジストマスク９０を形成する（図２のステップＳ２１、図３Ｂ）。金属酸化物層２１を設ける領域に、レジストマスク９０を設ける。レジストマスク９０は、感光性の樹脂を塗布し、露光及び現像を行うことで形成することができる。レジストマスク９０は、ポジ型のレジスト材料またはネガ型のレジスト材料を用いることができる。 Next, a resist mask 90 is formed on the metal oxide film 21f (step S21 in FIG. 2, FIG. 3B). The resist mask 90 is provided in the area where the metal oxide layer 21 is to be formed. The resist mask 90 can be formed by applying a photosensitive resin, exposing it to light, and developing it. The resist mask 90 can be made of a positive resist material or a negative resist material.

　続いて、レジストマスク９０をマスクに、第１の元素を金属酸化物膜２１ｆに供給する（図２のステップＳ３１、図３Ｃ）。ここでは、元素７５を金属酸化物膜２１ｆに供給する。元素７５として、前述の第１の元素を用いることができる。金属酸化物膜２１ｆのレジストマスク９０と重ならない領域に元素７５が供給され、領域２１Ｄが形成される。図３Ｃは、金属酸化物膜２１ｆへ元素７５が供給される様子を破線の矢印で模式的に示している。 Next, using resist mask 90 as a mask, a first element is supplied to metal oxide film 21f (step S31 in FIG. 2, FIG. 3C). Here, element 75 is supplied to metal oxide film 21f. The first element described above can be used as element 75. Element 75 is supplied to areas of metal oxide film 21f that do not overlap with resist mask 90, forming region 21D. FIG. 3C uses dashed arrows to schematically show how element 75 is supplied to metal oxide film 21f.

　元素７５の供給における加速エネルギー及びドーズ量は、元素７５の種類、金属酸化物膜２１ｆの組成、膜密度、及び厚さを考慮して、設定することが好ましい。深さ方向の元素７５の濃度は、例えば、ソフトを用いてシミュレーションを行うことができる。シミュレーションソフトとして、例えば、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ　ｏｆ　Ｉｏｎ　ｉｎ　Ｍａｔｔｅｒ）、及びＳＲＩＭ（Ｓｔｏｐｐｉｎｇ　ａｎｄ　Ｒａｎｇｅ　ｏｆ　Ｉｏｎｓ　ｉｎ　Ｍａｔｔｅｒ）が挙げられる。これらは、モンテカルロ法によりイオン注入過程をシミュレーションするソフトである。シミュレーションのパラメータとして、供給される不純物元素の種類（具体的には、イオンの種類）、被注入層の組成及び膜密度、並びに加速エネルギーを用いることができる。 The acceleration energy and dose amount when supplying element 75 are preferably set taking into consideration the type of element 75, the composition, film density, and thickness of metal oxide film 21f. The concentration of element 75 in the depth direction can be simulated using software, for example. Examples of simulation software include TRIM (Transport of Ion in Matter) and SRIM (Stopping and Range of Ions in Matter). These are software that simulate the ion implantation process using the Monte Carlo method. The type of impurity element supplied (specifically, the type of ion), the composition and film density of the implanted layer, and the acceleration energy can be used as simulation parameters.

　領域２１Ｄに供給される元素７５の量は多いことが好ましい。つまり、領域２１Ｄにおける元素７５の濃度は高いことが好ましい。領域２１Ｄに供給する元素７５の量を多くすることにより、領域２１Ｄの結晶性をより効率的に低くすることができる。上面視における単位面積あたりの領域２１Ｄ中のイオン数（以下、イオン濃度とも記す）は、１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下が好ましく、さらには１×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下が好ましく、さらには５×１０１４ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下が好ましく、さらには１×１０１５ｉｏｎｓ／ｃｍ２以上１×１０１７ｉｏｎｓ／ｃｍ２以下が好ましい。イオン数は、金属酸化物膜２１ｆ（領域２１Ｄ）における上面から下面までのイオン数の総数である。イオン数は、例えば、シミュレーションにより算出することができる。領域２１Ｄにおけるイオン濃度が前述の範囲となるように、加速エネルギー及びドーズ量を設定することが好ましい。なお、領域２１Ｄにおけるイオン濃度は、前述の範囲に限定されない。 It is preferable that the amount of element 75 supplied to region 21D is large. In other words, it is preferable that the concentration of element 75 in region 21D is high. By increasing the amount of element 75 supplied to region 21D, the crystallinity of region 21D can be more efficiently reduced. The number of ions in region 21D per unit area in a top view (hereinafter also referred to as ion concentration) is preferably 1×10 13 ions/cm 2 or more and 1×10 17 ions/cm 2 or less, more preferably 1×10 14 ions/cm 2 or more and 1×10 17 ions/cm 2 or less, still more preferably 5×10 14 ions/cm 2 or more and 1×10 17 ions/cm 2 or less, and still more preferably 1×10 15 ions/cm 2 or more and 1×10 17 ions/cm 2 or less. The number of ions is the total number of ions from the top surface to the bottom surface of the metal oxide film 21f (region 21D). The number of ions can be calculated, for example, by simulation. It is preferable to set the acceleration energy and the dose amount so that the ion concentration in region 21D falls within the aforementioned range. Note that the ion concentration in region 21D is not limited to the aforementioned range.

　金属酸化物膜２１ｆ中、または金属酸化物膜２１ｆと層３１との界面もしくは界面近傍における元素７５の濃度が最も高くなるように、元素７５の供給における加速エネルギーを設定することが好ましい。金属酸化物膜２１ｆと層３１との界面及び界面付近に供給される元素７５の量を多くすることにより、これらの界面及び界面付近の金属酸化物膜２１ｆにダメージが加わり、金属酸化物膜２１ｆと層３１との間に変質層が生じる場合がある。ダメージにより生じた変質層は、金属酸化物膜２１ｆと比較して、ウェットエッチングにおいてエッチング速度が速くなる場合がある。また、ウェットエッチングにおいて、変質層にエッチャントが入り込み、変質層が除去されることにより、金属酸化物膜２１ｆがリフトオフされる場合がある。これにより、金属酸化物膜２１ｆの結晶性が高くても、金属酸化物膜２１ｆを除去しやすくなる効果を奏する場合がある。 It is preferable to set the acceleration energy for supplying element 75 so that the concentration of element 75 is highest in metal oxide film 21f or at or near the interface between metal oxide film 21f and layer 31. Increasing the amount of element 75 supplied to the interface between metal oxide film 21f and layer 31 or near the interface can damage the metal oxide film 21f at or near the interface, resulting in the formation of an altered layer between metal oxide film 21f and layer 31. The altered layer caused by damage may have a faster etching rate in wet etching than the metal oxide film 21f. Furthermore, during wet etching, the etchant may penetrate into the altered layer, removing it and lifting off the metal oxide film 21f. This may result in the metal oxide film 21f being easier to remove, even if the metal oxide film 21f has high crystallinity.

　領域２１Ｄは、元素７５の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下、さらには１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下、さらには１×１０２１ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。例えば、第１の元素としてアルゴンを用いる場合、領域２１Ｄはアルゴンの濃度が前述の範囲である領域を含むことが好ましい。供給する元素７５の量が少ないと、領域２１Ｄの結晶性が高く、エッチング速度が遅くなることにより、領域２１Ｄのエッチングが困難になってしまう恐れがある。一方、供給する第１の元素の量が多いと、半導体装置の生産性が低くなってしまう場合がある。領域２１Ｄにおける第１の元素の濃度を前述の範囲とすることにより、領域２１Ｄのエッチング速度を速くするとともに、半導体装置の生産性を高めることができる。領域２１Ｄにおける元素７５の濃度が前述の範囲となるように、加速エネルギー及びドーズ量を設定することが好ましい。なお、領域２１Ｄにおける元素７５の濃度は、前述の範囲に限定されない。 Preferably, region 21D includes a region where the concentration of element 75 is 1×10 19 atoms/cm 3 or more and 1×10 23 atoms/cm 3 or less, further 1×10 20 atoms/cm 3 or more and 1 ×10 23 atoms/cm 3 or less, further 1×10 21 atoms/cm 3 or more and 1×10 23 atoms/cm 3 or less. For example, when argon is used as the first element, region 21D preferably includes a region where the argon concentration is in the above-mentioned range. If the amount of element 75 supplied is small, the crystallinity of region 21D will be high, and the etching rate will be slow, which may make etching of region 21D difficult. On the other hand, if the amount of first element supplied is large, the productivity of the semiconductor device may be reduced. By setting the concentration of the first element in region 21D within the aforementioned range, the etching rate of region 21D can be increased and the productivity of semiconductor devices can be improved. It is preferable to set the acceleration energy and dose amount so that the concentration of element 75 in region 21D falls within the aforementioned range. Note that the concentration of element 75 in region 21D is not limited to the aforementioned range.

　領域２１Ｄに元素７５が供給されることにより、結晶性が低下し、領域２１Ｄのエッチング速度を速くすることができる。そして、領域２１Ｄをエッチングにより除去することにより、領域２１Ｎが残存し、金属酸化物層２１を形成することができる。このように、後に除去する領域２１Ｄに元素７５を供給することにより、金属酸化物膜２１ｆの加工が容易となり、半導体装置の生産性を高めることができる。 By supplying element 75 to region 21D, the crystallinity is reduced, and the etching rate of region 21D can be increased. Then, by removing region 21D by etching, region 21N remains, and metal oxide layer 21 can be formed. In this way, by supplying element 75 to region 21D, which will be removed later, processing of metal oxide film 21f becomes easier, and the productivity of semiconductor devices can be improved.

　領域２１Ｄの結晶性は、領域２１Ｎの結晶性より低いことが好ましい。金属酸化物膜２１ｆの結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行うこともできる。 The crystallinity of region 21D is preferably lower than that of region 21N. The crystallinity of metal oxide film 21f can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, analysis can be performed by combining multiple of these techniques.

　元素７５の供給の際、金属酸化物膜２１ｆのレジストマスク９０と重なる領域２１Ｎに、元素７５ができるだけ供給されないように、レジストマスク９０に用いる材料及び厚さ、並びに元素７５の供給処理の条件を決定することが好ましい。これにより、領域２１Ｎにおける元素７５の濃度を低くすることができる。領域２１Ｄは後に除去される。一方、領域２１Ｎが残存し、金属酸化物層２１となる。領域２１Ｎにおける元素７５の濃度を低くすることにより、領域２１Ｎ（後の金属酸化物層２１）の純度を高めることができる。 When supplying element 75, it is preferable to determine the material and thickness used for resist mask 90, as well as the conditions for the supply process of element 75, so that as little element 75 as possible is supplied to region 21N of metal oxide film 21f that overlaps with resist mask 90. This allows the concentration of element 75 in region 21N to be low. Region 21D is later removed. Meanwhile, region 21N remains and becomes metal oxide layer 21. By reducing the concentration of element 75 in region 21N, the purity of region 21N (later metal oxide layer 21) can be increased.

　領域２１Ｄにおける元素７５の濃度は、高いことが好ましい。一方、領域２１Ｎにおける元素７５の濃度は、低いことが好ましい。領域２１Ｎにおける元素７５の濃度は、領域２１Ｄにおける第１の元素より低いことが好ましい。領域２１Ｎにおける元素７５の濃度は、領域２１Ｄにおける元素７５の濃度の５×１０−１倍以下であることが好ましく、さらには１×１０−１倍以下であることが好ましく、さらには１×１０−２倍以下であることが好ましい。領域２１Ｎにおける元素７５の濃度を低くすることにより、信頼性の高いトランジスタとすることもできる。なお、領域２１Ｎにおける元素７５の濃度は、前述の範囲に限定されない。 The concentration of element 75 in region 21D is preferably high. On the other hand, the concentration of element 75 in region 21N is preferably low. The concentration of element 75 in region 21N is preferably lower than the concentration of the first element in region 21D. The concentration of element 75 in region 21N is preferably 5×10 −1 times or less, more preferably 1×10 −1 times or less, and even more preferably 1×10 −2 times or less, of the concentration of element 75 in region 21D. Reducing the concentration of element 75 in region 21N can also result in a highly reliable transistor. Note that the concentration of element 75 in region 21N is not limited to the above-mentioned range.

　金属酸化物膜２１ｆ、金属酸化物層２１及び層３１における第１の元素の濃度の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ、またはＥＳＣＡ：Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ　ｆｏｒ　Ｃｈｅｍｉｃａｌ　Ａｎａｌｙｓｉｓ）を用いることができる。ＸＰＳ分析を用いる場合には、試料の表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。 To analyze the concentration of the first element in metal oxide film 21f, metal oxide layer 21, and layer 31, for example, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectrometry (XPS, or ESCA, Electron Spectrometry for Chemical Analysis) can be used. When using XPS analysis, the concentration distribution in the depth direction can be determined by combining ion sputtering from the front or back side of the sample with XPS analysis.

　層３１のレジストマスク９０と重ならない領域にも元素７５が供給され、元素７５を有する領域３１Ｄが形成される。領域３１Ｄは、層３１の領域２１Ｄと重なる領域に設けられる。領域３１Ｄは、領域２１Ｄとの界面近傍にする。領域３１Ｄは、元素７５の濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下、さらには１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下、さらには１×１０２１ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。前述したように、金属酸化物膜２１ｆ中、または金属酸化物膜２１ｆと層３１との界面もしくは界面近傍における元素７５の濃度が最も高くなるように、元素７５の供給における加速エネルギーを設定することが好ましい。したがって、領域３１Ｄにおける元素７５の濃度は、領域２１Ｄ側（ここでは、層３１の上面側）になるほど高くなることが好ましい。なお、領域３１Ｄにおける元素７５の濃度は、前述の範囲に限定されない。また、層３１において、第１の元素の濃度が検出下限未満となる場合がある。この場合、層３１が領域３１Ｄを有さないということもできる。 The element 75 is also supplied to a region of the layer 31 that does not overlap with the resist mask 90, forming a region 31D having the element 75. The region 31D is provided in a region of the layer 31 that overlaps with the region 21D. The region 31D is located near the interface with the region 21D. The region 31D preferably includes a region where the concentration of the element 75 is 1×10 19 atoms/cm 3 or more and 1×10 23 atoms/cm 3 or less, further 1×10 20 atoms/cm 3 or more and 1×10 23 atoms/cm 3 or less, or further 1×10 21 atoms/cm 3 or more and 1×10 23 atoms/cm 3 or less. As described above, it is preferable to set the acceleration energy for supplying the element 75 so that the concentration of the element 75 is highest in the metal oxide film 21f or at the interface between the metal oxide film 21f and the layer 31 or near the interface. Therefore, it is preferable that the concentration of element 75 in region 31D increases toward region 21D (here, the upper surface side of layer 31). Note that the concentration of element 75 in region 31D is not limited to the above-mentioned range. Furthermore, there are cases where the concentration of the first element in layer 31 is below the lower detection limit. In this case, it can be said that layer 31 does not have region 31D.

　続いて、領域２１Ｄを除去する。これにより、領域２１Ｎが残存し、金属酸化物層２１が形成される（図２のステップＳ４１、図３Ｄ）。 Next, region 21D is removed, leaving region 21N, forming metal oxide layer 21 (step S41 in Figure 2, Figure 3D).

　領域２１Ｄの除去は、ウェットエッチング法及びドライエッチング法の一方または双方を好適に用いることができる。ウェットエッチングのエッチャントとして、例えば、シュウ酸を含む薬液、またはリン酸、酢酸及び硝酸を含む薬液（ＰＡＮとも記す）を用いることができる。ドライエッチングのエッチングガスとして、例えば、ＣＨ４ガスとＡｒガスとを用いることができる。領域２１Ｄは結晶性が低く、エッチング速度が速いため、エッチングで除去することができる。一方、領域２１Ｎは結晶性が高く、エッチング速度が遅いため、領域２１Ｄのエッチング処理において残存する。また、領域２１Ｄの除去の際、領域２１Ｎ上にはレジストマスク９０が設けられているため、領域２１Ｎにダメージが加わることを抑制できる。 The removal of the region 21D can be suitably performed by wet etching or dry etching, or both. For example, a chemical solution containing oxalic acid or a chemical solution containing phosphoric acid, acetic acid, and nitric acid (also referred to as PAN) can be used as an etchant for the wet etching. For example, CH4 gas and Ar gas can be used as an etching gas for the dry etching. The region 21D has low crystallinity and a fast etching rate, so it can be removed by etching. On the other hand, the region 21N has high crystallinity and a slow etching rate, so it remains during the etching process for the region 21D. Furthermore, since a resist mask 90 is provided on the region 21N during the removal of the region 21D, damage to the region 21N can be suppressed.

　続いて、レジストマスク９０を除去する（図２のステップＳ５１、図１０Ａ）。レジストマスク９０を除去は、ウェットエッチング法及びドライエッチング法の一方または双方を好適に用いることができる。ウェットエッチング法を用いることにより、金属酸化物層２１にダメージが加わることを抑制でき、好ましい。 Next, the resist mask 90 is removed (step S51 in FIG. 2, FIG. 10A). The resist mask 90 can be removed by either or both wet etching and dry etching. Using wet etching is preferable because it can prevent damage to the metal oxide layer 21.

　以上の工程により、本発明の一態様の半導体装置１０を作製することができる。 Through the above steps, a semiconductor device 10 of one embodiment of the present invention can be manufactured.

　なお、前述のステップＳ４１において、領域３１Ｄの一部をエッチングにより除去し、領域３１Ｄの上面の高さを低くすることができる。これにより、半導体装置１０Ａを作製することができる。または、領域３１Ｄを除去することにより、半導体装置１０Ｂを作製することができる。 In addition, in the aforementioned step S41, a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.

＜作製方法例２＞
　前述の＜作製方法例１＞に示す半導体装置１０の作製方法と異なる作製方法について、説明する。半導体装置１０の作製方法のフローを、図４に示す。作製中の半導体装置の断面図を、図５Ａ乃至図５Ｆに示す。 <Production Method Example 2>
A manufacturing method of the semiconductor device 10 different from the manufacturing method shown in the above-described <Manufacturing Method Example 1> will be described. A flow of the manufacturing method of the semiconductor device 10 is shown in Figure 4. Cross-sectional views of the semiconductor device during manufacturing are shown in Figures 5A to 5F.

　まず、層３１上に、金属酸化物層２１となる金属酸化物膜２１ｆを成膜する（図４のステップＳ１１、図３Ａ）。金属酸化物膜２１ｆの形成については、前述の＜作製方法例１＞のステップＳ１１に係る記載を参照できる。 First, a metal oxide film 21f, which will become the metal oxide layer 21, is formed on layer 31 (step S11 in FIG. 4, FIG. 3A). For the formation of the metal oxide film 21f, please refer to the description of step S11 in the above-mentioned <Manufacturing Method Example 1>.

　続いて、金属酸化物膜２１ｆ上に、マスク層２３となるマスク膜２３ｆを成膜する（図４のステップＳ１２、図５Ａ）。マスク膜２３ｆは、金属酸化物膜２１ｆの上面に接して設けられる。 Next, a mask film 23f, which will become the mask layer 23, is formed on the metal oxide film 21f (step S12 in FIG. 4, FIG. 5A). The mask film 23f is provided in contact with the upper surface of the metal oxide film 21f.

　マスク膜２３ｆの成膜は、例えば、ＰＥＣＶＤ法、スパッタリング法またはＡＬＤ法を好適に用いることができる。金属酸化物膜２１ｆに接して設けられるマスク膜２３ｆは、金属酸化物膜２１ｆへのダメージが少ない方法を用いて成膜されることが好ましい。マスク膜２３ｆの成膜は、例えば、ＰＥＣＶＤ法またはＡＬＤ法を好適に用いることができる。マスク層２３に絶縁層を用いる場合、例えば、マスク膜２３ｆとしてＰＥＣＶＤ法を用いて酸化窒化シリコン膜を成膜することができる。 The mask film 23f can be formed by, for example, PECVD, sputtering, or ALD. The mask film 23f that is provided in contact with the metal oxide film 21f is preferably formed using a method that causes minimal damage to the metal oxide film 21f. The mask film 23f can be formed by, for example, PECVD or ALD. When an insulating layer is used for the mask layer 23, a silicon oxynitride film can be formed as the mask film 23f by, for example, PECVD.

　続いて、マスク膜２３ｆ上にレジストマスク９０を形成する（図４のステップＳ２１、図５Ｂ）。レジストマスク９０の形成については、前述の＜作製方法例１＞のステップＳ２１に係る記載を参照できる。 Next, a resist mask 90 is formed on the mask film 23f (step S21 in FIG. 4, FIG. 5B). For the formation of the resist mask 90, please refer to the description of step S21 in the above-mentioned <Fabrication Method Example 1>.

　続いて、レジストマスク９０をマスクに、マスク膜２３ｆを加工し、マスク層２３を形成する（図４のステップＳ２２、図５Ｃ）。これにより、金属酸化物膜２１ｆのレジストマスク９０と重ならない領域が露出する。マスク膜２３ｆの加工は、ウェットエッチング法及びドライエッチング法の一方または双方を用いることができる。 Next, using the resist mask 90 as a mask, the mask film 23f is processed to form the mask layer 23 (step S22 in FIG. 4, FIG. 5C). This exposes the areas of the metal oxide film 21f that do not overlap with the resist mask 90. The mask film 23f can be processed using either or both wet etching and dry etching.

　続いて、レジストマスク９０をマスクに、第１の元素を金属酸化物膜２１ｆに供給し、領域２１Ｄを形成する（図４のステップＳ３１、図５Ｄ）。また、層３１に領域３１Ｄが形成される。領域２１Ｄ及び領域３１Ｄは、レジストマスク９０及びマスク層２３のいずれとも重ならない位置に設けられる。元素７５の供給については、前述の＜作製方法例１＞のステップＳ３１に係る記載を参照できる。 Subsequently, using resist mask 90 as a mask, the first element is supplied to metal oxide film 21f to form region 21D (step S31 in FIG. 4, FIG. 5D). Region 31D is also formed in layer 31. Regions 21D and 31D are provided in positions that do not overlap either resist mask 90 or mask layer 23. For details about supplying element 75, please refer to the description of step S31 in the above-mentioned <Fabrication Method Example 1>.

　続いて、領域２１Ｄを除去する。これにより、領域２１Ｎが残存し、金属酸化物層２１が形成される（図４のステップＳ４１、図５Ｅ）。領域２１Ｄの除去については、前述の＜作製方法例１＞のステップＳ４１に係る記載を参照できる。 Subsequently, region 21D is removed. This leaves region 21N, forming metal oxide layer 21 (step S41 in FIG. 4, FIG. 5E). For details on removing region 21D, please refer to the description of step S41 in the above-mentioned <Fabrication Method Example 1>.

　続いて、レジストマスク９０を除去する（図４のステップＳ５１、図５Ｆ）。レジストマスク９０の除去については、前述の＜作製方法例１＞のステップＳ５１に係る記載を参照できる。なお、金属酸化物層２１にマスク層２３が設けられているため、レジストマスク９０の除去において、金属酸化物層２１にダメージが加わることを抑制できる。したがって、レジストマスク９０の除去方法の選択の幅を広げることができる。 Next, the resist mask 90 is removed (step S51 in FIG. 4, FIG. 5F). For details on removing the resist mask 90, please refer to the description of step S51 in the above-mentioned <Fabrication Method Example 1>. Note that, because the mask layer 23 is provided on the metal oxide layer 21, damage to the metal oxide layer 21 can be suppressed when removing the resist mask 90. This allows for a wider range of options for removing the resist mask 90.

　続いて、マスク層２３を除去する（図４のステップＳ６１、図１０Ａ）。これにより、金属酸化物層２１の上面が露出する。 Next, the mask layer 23 is removed (step S61 in Figure 4, Figure 10A). This exposes the top surface of the metal oxide layer 21.

　マスク層２３の除去は、ウェットエッチング法及びドライエッチング法の一方または双方を好適に用いることができる。ウェットエッチング法を用いることにより、金属酸化物層２１にダメージが加わることを抑制でき、好ましい。 The mask layer 23 can be removed by either or both wet etching and dry etching. Wet etching is preferable because it minimizes damage to the metal oxide layer 21.

　以上の工程により、本発明の一態様の半導体装置１０を作製することができる。 Through the above steps, a semiconductor device 10 of one embodiment of the present invention can be manufactured.

　なお、前述のステップＳ４１において、領域３１Ｄの一部をエッチングにより除去し、領域３１Ｄの上面の高さを低くすることができる。これにより、半導体装置１０Ａを作製することができる。または、領域３１Ｄを除去することにより、半導体装置１０Ｂを作製することができる。 In addition, in the aforementioned step S41, a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.

　ステップＳ６１を行わず、マスク層２３を残存させることにより、半導体装置１０Ｃ、半導体装置１０Ｄまたは半導体装置１０Ｅを作製することができる。 By skipping step S61 and leaving the mask layer 23, semiconductor device 10C, semiconductor device 10D, or semiconductor device 10E can be fabricated.

＜作製方法例３＞
　前述の＜作製方法例１＞及び＜作製方法例２＞に示す半導体装置１０の作製方法と異なる作製方法について、説明する。半導体装置１０の作製方法のフローを、図６に示す。作製中の半導体装置の断面図を、図７Ａ及び図７Ｂに示す。 <Production Method Example 3>
A manufacturing method of the semiconductor device 10 different from the manufacturing methods shown in the above-described <Manufacturing Method Example 1> and <Manufacturing Method Example 2> will be described. A flow of the manufacturing method of the semiconductor device 10 is shown in Figure 6. Cross-sectional views of the semiconductor device during manufacturing are shown in Figures 7A and 7B.

　＜作製方法例２＞に示すステップＳ１１乃至ステップＳ３１と同様に、第１の元素の供給まで行う（図６のステップＳ１１乃至ステップＳ３１、図３Ａ、及び図５Ａ乃至図５Ｄ）。 Similar to steps S11 to S31 shown in <Fabrication Method Example 2>, steps up to the supply of the first element are performed (steps S11 to S31 in Figure 6, Figure 3A, and Figures 5A to 5D).

　続いて、レジストマスク９０を除去する（図６のステップＳ３１、図７Ａ）。レジストマスク９０の除去については、前述の＜作製方法例１＞のステップＳ５１に係る記載を参照できる。 Next, the resist mask 90 is removed (step S31 in FIG. 6, FIG. 7A). For details on removing the resist mask 90, please refer to the description of step S51 in the above-mentioned <Fabrication Method Example 1>.

　続いて、領域２１Ｄを除去する。これにより、領域２１Ｎが残存し、金属酸化物層２１が形成される（図６のステップＳ４１、図７Ｂ）。領域２１Ｄの除去については、前述の＜作製方法例１＞のステップＳ４１に係る記載を参照できる。 Subsequently, region 21D is removed. This leaves region 21N, forming metal oxide layer 21 (step S41 in FIG. 6, FIG. 7B). For details on removing region 21D, please refer to the description of step S41 in the above-mentioned <Fabrication Method Example 1>.

　レジストマスク９０は、ステップＳ３１の元素７５の供給においてマスクとして機能する。レジストマスク９０にも元素７５が供給されることにより、レジストマスク９０が有する材料に炭化及び架橋が生じ、レジストマスク９０が除去しづらくなる場合がある。また、レジストマスク９０を残存させたまま、ステップＳ４１でドライエッチング法を用いて金属酸化物層２１を形成する場合、レジストマスク９０がドライエッチングのプラズマ雰囲気に曝されることにより、レジストマスク９０がさらに除去しづらくなる場合がある。その場合は、元素７５の供給（ステップＳ３１）の後にレジストマスク９０を除去し（ステップＳ３２）、そして金属酸化物層２１を形成（ステップＳ４１）することが好ましい。 The resist mask 90 functions as a mask when element 75 is supplied in step S31. Supplying element 75 to the resist mask 90 may cause carbonization and crosslinking in the material of the resist mask 90, making the resist mask 90 difficult to remove. Furthermore, if the metal oxide layer 21 is formed using dry etching in step S41 while the resist mask 90 remains, the resist mask 90 may become even more difficult to remove when exposed to the plasma atmosphere of the dry etching. In this case, it is preferable to remove the resist mask 90 (step S32) after supplying element 75 (step S31), and then form the metal oxide layer 21 (step S41).

　続いて、マスク層２３を除去する（図６のステップＳ６１、図１０Ａ）。これにより、金属酸化物層２１の上面が露出する。マスク層２３の除去については、前述の＜作製方法例２＞のステップＳ６１に係る記載を参照できる。 Next, the mask layer 23 is removed (step S61 in FIG. 6, FIG. 10A). This exposes the upper surface of the metal oxide layer 21. For details on removing the mask layer 23, please refer to the description of step S61 in the above-mentioned <Fabrication Method Example 2>.

　以上の工程により、本発明の一態様の半導体装置１０を作製することができる。 Through the above steps, a semiconductor device 10 of one embodiment of the present invention can be manufactured.

　なお、前述のステップＳ４１において、領域３１Ｄの一部をエッチングにより除去し、領域３１Ｄの上面の高さを低くすることができる。これにより、半導体装置１０Ａを作製することができる。または、領域３１Ｄを除去することにより、半導体装置１０Ｂを作製することができる。 In addition, in the aforementioned step S41, a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.

　ステップＳ６１を行わず、マスク層２３を残存させることにより、半導体装置１０Ｃ、半導体装置１０Ｄまたは半導体装置１０Ｅを作製することができる。 By skipping step S61 and leaving the mask layer 23, semiconductor device 10C, semiconductor device 10D, or semiconductor device 10E can be fabricated.

＜作製方法例４＞
　前述の＜作製方法例１＞乃至＜作製方法例３＞に示す半導体装置１０の作製方法と異なる作製方法について、説明する。半導体装置１０の作製方法のフローを、図８に示す。作製中の半導体装置の断面図を、図９に示す。 <Production Method Example 4>
A manufacturing method of the semiconductor device 10 that is different from the manufacturing methods shown in the above-described <Manufacturing Method Example 1> to <Manufacturing Method Example 3> will be described. A flow of the manufacturing method of the semiconductor device 10 is shown in FIG. 8. A cross-sectional view of the semiconductor device during manufacturing is shown in FIG.

　＜作製方法例３＞に示すステップＳ１１乃至ステップＳ３２と同様に、レジストマスク９０の除去まで行う（図８のステップＳ１１乃至ステップＳ３２、図３Ａ、図５Ａ乃至図５Ｄ、及び図７Ａ）。 Similar to steps S11 to S32 in <Fabrication Method Example 3>, steps up to removal of the resist mask 90 are performed (steps S11 to S32 in Figure 8, Figures 3A, 5A to 5D, and Figure 7A).

　続いて、加熱処理を行う（図８のステップＳ３３、図９）。加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、または酸素を含む雰囲気として、乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いることができる。なお、当該雰囲気における水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、金属酸化物膜２１ｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。 Next, a heat treatment is performed (step S33 in FIG. 8, FIG. 9). The heat treatment temperature is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, and even more preferably 350°C or higher and 400°C or lower. The heat treatment can be performed in an atmosphere containing one or more of a noble gas, nitrogen, or oxygen. Dry air (CDA: Clean Dry Air) can be used as the nitrogen-containing atmosphere or the oxygen-containing atmosphere. Note that it is preferable that the hydrogen, water, and other contaminants contained in the atmosphere be as low as possible. It is preferable to use a high-purity gas with a dew point of -60°C or lower, preferably -100°C or lower, as the atmosphere. Using an atmosphere with as low a hydrogen, water, and other contaminants as possible can prevent hydrogen, water, and other contaminants from being incorporated into the metal oxide film 21f as much as possible. Heat treatment can be performed using an oven, rapid thermal annealing (RTA) device, etc. Using an RTA device can shorten the heat treatment time.

　加熱処理により、領域２１Ｎに含まれる不純物（例えば、水素、炭素、及び炭化水素）が領域２１Ｄに拡散し、領域２１Ｎにおける不純物濃度を低減することができる。また、領域２１Ｄにおける不純物濃度が増加する。図９では、領域２１Ｎに含まれる不純物が領域２１Ｄに拡散する様子を破線の矢印で模式的に示している。領域２１Ｎと比較して、領域２１Ｄは元素７５の供給により酸素欠損（ＶＯ）の量が多い。また、酸素欠損（ＶＯ）に水素が入った欠陥（以下、ＶＯＨとも記す）が生じる。金属酸化物中において、ＶＯＨは安定に存在しうる。したがって、領域２１Ｄに拡散した不純物は、領域２１Ｄに捕獲（ゲッタリングともいう）される。また、領域２１Ｄはゲッタリングサイトとして機能するともいえる。これにより、領域２１Ｎ（後の金属酸化物層２１）の不純物濃度を低減することができ、領域２１Ｎの純度を高めることができる。 By the heat treatment, impurities (e.g., hydrogen, carbon, and hydrocarbons) contained in the region 21N diffuse into the region 21D, thereby reducing the impurity concentration in the region 21N. Furthermore, the impurity concentration in the region 21D increases. In FIG. 9 , the dashed arrows schematically show the diffusion of impurities contained in the region 21N into the region 21D. Compared to the region 21N, the region 21D has a larger amount of oxygen vacancies ( VO ) due to the supply of element 75. Furthermore, defects in which hydrogen enters the oxygen vacancies ( VO ) (hereinafter also referred to as VOH ) occur. In metal oxides, VOH can exist stably. Therefore, the impurities diffused into the region 21D are captured (also referred to as gettering) by the region 21D. The region 21D can also function as a gettering site. This reduces the impurity concentration in the region 21N (later the metal oxide layer 21) and increases the purity of the region 21N.

　なお、領域２１Ｄに供給される第１の元素の量が少ないと、加熱処理により領域２１Ｄの結晶性が高くなる場合がある。結晶性が高くなることにより、領域２１Ｄの除去が困難になってしまう恐れがある。領域２１Ｄに供給する第１の元素の量を多くすることにより、加熱処理による結晶化を抑制することができる。領域２１Ｄにおける第１の元素の量を前述の範囲とすることがより好ましい。 Note that if the amount of the first element supplied to region 21D is small, the crystallinity of region 21D may increase as a result of the heat treatment. This increased crystallinity may make it difficult to remove region 21D. By increasing the amount of the first element supplied to region 21D, crystallization due to the heat treatment can be suppressed. It is more preferable to keep the amount of the first element in region 21D within the aforementioned range.

　続いて、領域２１Ｄを除去する。これにより、領域２１Ｎが残存し、金属酸化物層２１が形成される（図６のステップＳ４１、図７Ｂ）。領域２１Ｄの除去については、前述の＜作製方法例１＞のステップＳ４１に係る記載を参照できる。 Subsequently, region 21D is removed. This leaves region 21N, forming metal oxide layer 21 (step S41 in FIG. 6, FIG. 7B). For details on removing region 21D, please refer to the description of step S41 in the above-mentioned <Fabrication Method Example 1>.

　続いて、マスク層２３を除去する（図６のステップＳ６１、図１０Ａ）。これにより、金属酸化物層２１の上面が露出する。マスク層２３の除去については、前述の＜作製方法例２＞のステップＳ６１に係る記載を参照できる。 Next, the mask layer 23 is removed (step S61 in FIG. 6, FIG. 10A). This exposes the upper surface of the metal oxide layer 21. For details on removing the mask layer 23, please refer to the description of step S61 in the above-mentioned <Fabrication Method Example 2>.

　以上の工程により、本発明の一態様の半導体装置１０を作製することができる。 Through the above steps, a semiconductor device 10 of one embodiment of the present invention can be manufactured.

　なお、前述のステップＳ４１において、領域３１Ｄの一部をエッチングにより除去し、領域３１Ｄの上面の高さを低くすることができる。これにより、半導体装置１０Ａを作製することができる。または、領域３１Ｄを除去することにより、半導体装置１０Ｂを作製することができる。 In addition, in the aforementioned step S41, a portion of region 31D can be removed by etching to lower the height of the upper surface of region 31D. This allows semiconductor device 10A to be fabricated. Alternatively, semiconductor device 10B can be fabricated by removing region 31D.

　ステップＳ６１を行わず、マスク層２３を残存させることにより、半導体装置１０Ｃ、半導体装置１０Ｄまたは半導体装置１０Ｅを作製することができる。 By skipping step S61 and leaving the mask layer 23, semiconductor device 10C, semiconductor device 10D, or semiconductor device 10E can be fabricated.

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。 This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.

（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置について、図１０乃至図２６を用いて説明する。ここでは、実施の形態１に示した金属酸化物層を、トランジスタの半導体層に適用する構成例について、説明する。なお、金属酸化物層を適用できるトランジスタの構造は特に限定されない。 (Embodiment 2)
In this embodiment, a semiconductor device of one embodiment of the present invention will be described with reference to FIGS. 10 to 26. Here, a structure example in which the metal oxide layer described in Embodiment 1 is applied to a semiconductor layer of a transistor will be described. Note that there is no particular limitation on the structure of a transistor to which the metal oxide layer can be applied.

＜構成例１＞
　半導体装置２０の上面図（平面図ともいう）を、図１０Ａに示す。図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１０Ｂに示し、一点鎖線Ｂ１−Ｂ２における切断面の断面図を図１０Ｃに示す。なお、図１０Ａにおいて、半導体装置２０の構成要素の一部（ゲート絶縁層等）を省略している。半導体装置の上面図については、以降の図面においても図１０Ａと同様に、構成要素の一部を省略する。半導体装置２０の斜視図を、図１１Ａ乃至図１１Ｄに示す。図１１Ｂは、図１１Ａに示す一点鎖線Ｃ１−Ｃ２における切断面を示している。図１１Ｃでは、図１１Ａに示す絶縁層を透過させ、輪郭を破線で示している。同様に、図１１Ｄでは、図１１Ｂに示す絶縁層を透過させ、輪郭を破線で示している。 <Configuration Example 1>
FIG. 10A shows a top view (also referred to as a plan view) of the semiconductor device 20. FIG. 10B shows a cross-sectional view of the cut surface taken along dashed dotted line A1-A2 in FIG. 10A , and FIG. 10C shows a cross-sectional view of the cut surface taken along dashed dotted line B1-B2. Note that some components of the semiconductor device 20 (such as a gate insulating layer) are omitted in FIG. 10A . As with FIG. 10A , some components are also omitted in the top views of the semiconductor device in subsequent drawings. FIGS. 11A to 11D show perspective views of the semiconductor device 20. FIG. 11B shows a cross-sectional view taken along dashed dotted line C1-C2 in FIG. 11A . In FIG. 11C , the insulating layer shown in FIG. 11A is transparent, and its outline is indicated by a dashed line. Similarly, in FIG. 11D , the insulating layer shown in FIG. 11B is transparent, and its outline is indicated by a dashed line.

　半導体装置２０は、トランジスタ１００と、絶縁層１１０と、を有する。半導体装置２０は、絶縁表面上に設けられる。図１０Ｂ等では、半導体装置１０が絶縁表面を有する基板１０２上に設けられる構成を示している。なお、基板１０２上に絶縁膜を設け、当該絶縁膜上に半導体装置１０を設けることもできる。 The semiconductor device 20 includes a transistor 100 and an insulating layer 110. The semiconductor device 20 is provided on an insulating surface. Figure 10B and other figures show a configuration in which the semiconductor device 10 is provided on a substrate 102 having an insulating surface. Note that an insulating film can also be provided on the substrate 102, and the semiconductor device 10 can be provided on the insulating film.

　トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１２ａと、導電層１１２ｂと、を有する。導電層１０４は、ゲート電極として機能する。絶縁層１０６の一部は、ゲート絶縁層として機能する。導電層１１２ａはソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは他方として機能する。半導体層１０８のうち、ソース電極とドレイン電極との間において、ゲート絶縁層を介してゲート電極と重なる領域がチャネル形成領域として機能する。また、半導体層１０８のうち、ソース電極と接する領域はソース領域として機能し、ドレイン電極と接する領域はドレイン領域として機能する。半導体層１０８において、チャネル形成領域は、ソース領域とドレイン領域との間に位置する。 The transistor 100 has a conductive layer 104, an insulating layer 106, a semiconductor layer 108, a conductive layer 112a, and a conductive layer 112b. The conductive layer 104 functions as a gate electrode. A part of the insulating layer 106 functions as a gate insulating layer. The conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112b functions as the other. A region of the semiconductor layer 108 that overlaps with the gate electrode via the gate insulating layer between the source electrode and the drain electrode functions as a channel formation region. Furthermore, a region of the semiconductor layer 108 that is in contact with the source electrode functions as a source region, and a region that is in contact with the drain electrode functions as a drain region. In the semiconductor layer 108, the channel formation region is located between the source region and the drain region.

　基板１０２上に導電層１１２ａが設けられ、導電層１１２ａ上に絶縁層１１０が設けられ、絶縁層１１０上に導電層１１２ｂが設けられる。絶縁層１１０は、導電層１１２ａ及び導電層１１２ｂと接し、これらに挟持される領域を有する。導電層１１２ａは、絶縁層１１０を介して導電層１１２ｂと重なる領域を有する。絶縁層１１０は、導電層１１２ａに達する開口部１４１を有する。開口部１４１において、導電層１１２ａが露出するともいえる。導電層１１２ｂは、導電層１１２ａと重なる領域に開口部１４３を有する。開口部１４３は、開口部１４１と重なる領域に設けられる。なお、図１０Ａ等では絶縁層１１０が有する開口部１４１と、導電層１１２ｂが有する開口部１４３に異なる符号を付しているが、これらの開口部をまとめて１つの開口部ということができる。つまり、絶縁層１１０及び導電層１１２ｂは、導電層１１２ａに達する開口部を有するということができる。 Conductive layer 112a is provided on substrate 102, insulating layer 110 is provided on conductive layer 112a, and conductive layer 112b is provided on insulating layer 110. Insulating layer 110 contacts conductive layer 112a and conductive layer 112b and has a region sandwiched between them. Conductive layer 112a has a region overlapping with conductive layer 112b via insulating layer 110. Insulating layer 110 has an opening 141 that reaches conductive layer 112a. It can also be said that conductive layer 112a is exposed in opening 141. Conductive layer 112b has an opening 143 in the region overlapping with conductive layer 112a. Opening 143 is provided in the region overlapping with opening 141. Note that in Figure 10A and other figures, the opening 141 in the insulating layer 110 and the opening 143 in the conductive layer 112b are given different reference numerals, but these openings can be collectively referred to as a single opening. In other words, the insulating layer 110 and the conductive layer 112b can be said to have openings that reach the conductive layer 112a.

　半導体層１０８は、開口部１４１及び開口部１４３を覆うように設けられる。半導体層１０８は、開口部１４１において導電層１１２ａの上面及び絶縁層１１０の側面と接する領域を有し、開口部１４３において導電層１１２ｂの側面と接する領域を有する。さらに、半導体層１０８は、導電層１１２ｂの上面と接する領域を有することが好ましい。半導体層１０８は、導電層１１２ｂの上面及び側面、絶縁層１１０の側面、並びに導電層１１２ａの上面の形状に沿った形状を有する。 The semiconductor layer 108 is provided so as to cover the openings 141 and 143. The semiconductor layer 108 has a region in contact with the top surface of the conductive layer 112a and the side surface of the insulating layer 110 in the opening 141, and a region in contact with the side surface of the conductive layer 112b in the opening 143. Furthermore, the semiconductor layer 108 preferably has a region in contact with the top surface of the conductive layer 112b. The semiconductor layer 108 has a shape that follows the shapes of the top and side surfaces of the conductive layer 112b, the side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a.

　半導体層１０８に、実施の形態１で示した金属酸化物層２１を適用することができる。また、半導体層１０８の被形成面である絶縁層１１０、導電層１１２ａ及び導電層１１２ｂが、実施の形態１に示した層３１に相当する。 The metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 108. Furthermore, the insulating layer 110, conductive layer 112a, and conductive layer 112b, which are the surfaces on which the semiconductor layer 108 is formed, correspond to layer 31 described in Embodiment 1.

　絶縁層１１０、導電層１１２ａ及び導電層１１２ｂの半導体層１０８と接しない領域に、第１の元素が供給される。図１０Ｂ等では、絶縁層１１０が第１の元素を含む領域１１０Ｄを有し、導電層１１２ｂが第１の元素を含む領域１１２ｂＤを有する例を示している。領域１１０Ｄは、絶縁層１１０の半導体層１０８及び導電層１１２ｂのいずれとも接しない領域に位置する。領域１１２ｂＤは、導電層１１２ｂの半導体層１０８と接しない領域に位置する。領域１１０Ｄ及び領域１１２ｂＤについては、実施の形態１に示した領域３１Ｄに係る記載を参照できる。なお、導電層１１２ｂにおける第１の元素の濃度が検出下限未満となる場合がある。この場合、導電層１１２ｂが領域１１２ｂＤを有さないということもできる。絶縁層１１０についても同様である。 The first element is supplied to regions of the insulating layer 110, conductive layer 112a, and conductive layer 112b that are not in contact with the semiconductor layer 108. Figure 10B and other figures show an example in which the insulating layer 110 has a region 110D containing the first element, and the conductive layer 112b has a region 112bD containing the first element. Region 110D is located in a region of the insulating layer 110 that is not in contact with either the semiconductor layer 108 or the conductive layer 112b. Region 112bD is located in a region of the conductive layer 112b that is not in contact with the semiconductor layer 108. For region 110D and region 112bD, refer to the description of region 31D in Embodiment 1. Note that the concentration of the first element in the conductive layer 112b may be below the lower detection limit. In this case, it can be said that the conductive layer 112b does not have region 112bD. The same applies to the insulating layer 110.

　なお、領域１１０Ｄの厚さ（絶縁層１１０において第１の元素が検出される領域の厚さともいえる）と、領域１１２ｂＤの厚さ（導電層１１２ｂにおいて第１の元素が検出される領域の厚さともいえる）とは異なる場合がある。元素の供給（例えば、イオン注入）において、元素の種類によって阻止能の高さが異なるため、元素が供給される層の組成によって元素が供給される深さ（ここでは、領域１１０Ｄの厚さ及び領域１１２ｂＤの厚さに相当）が異なる。また、層の膜密度が高いと、阻止能が高くなり、元素が供給される深さが浅くなる。したがって、絶縁層１１０に用いる材料と、導電層１１２ｂに用いる材料が異なる場合、領域１１０Ｄの厚さと領域１１２ｂＤの厚さとが異なる。例えば、領域１１０Ｄの厚さは、領域１１２ｂＤの厚さより厚くなる。 Note that the thickness of region 110D (which can also be considered the thickness of the region in insulating layer 110 where the first element is detected) may differ from the thickness of region 112bD (which can also be considered the thickness of the region in conductive layer 112b where the first element is detected). When an element is supplied (e.g., by ion implantation), the stopping power varies depending on the type of element, and therefore the depth to which the element is supplied (here, this corresponds to the thickness of region 110D and the thickness of region 112bD) varies depending on the composition of the layer to which the element is supplied. Furthermore, a high layer density increases the stopping power and reduces the depth to which the element is supplied. Therefore, if the material used for insulating layer 110 is different from the material used for conductive layer 112b, the thickness of region 110D will differ from the thickness of region 112bD. For example, region 110D will be thicker than region 112bD.

　絶縁層１１０として、無機絶縁層及び有機絶縁層の一方または双方を用いることができる。有機絶縁層に用いることができる材料として、例えば、アクリル樹脂、及びポリイミド樹脂が挙げられる。絶縁層１１０は、１層以上の無機絶縁層を有することが好ましい。無機絶縁層に用いることができる材料として、例えば、酸化物、窒化物、酸化窒化物、及び窒化酸化物が挙げられる。酸化物として、例えば、酸化シリコン、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、酸化セリウム、ガリウム亜鉛酸化物、及び、ハフニウムアルミネートが挙げられる。窒化物として、例えば、窒化シリコン、及び窒化アルミニウムが挙げられる。酸化窒化物として、例えば、酸化窒化シリコン、酸化窒化アルミニウム、酸化窒化ガリウム、酸化窒化イットリウム、及び、酸化窒化ハフニウムが挙げられる。窒化酸化物として、例えば、窒化酸化シリコン、及び窒化酸化アルミニウムが挙げられる。 The insulating layer 110 can be an inorganic insulating layer, an organic insulating layer, or both. Examples of materials that can be used for the organic insulating layer include acrylic resin and polyimide resin. The insulating layer 110 preferably has one or more inorganic insulating layers. Examples of materials that can be used for the inorganic insulating layer include oxides, nitrides, oxynitrides, and nitride oxides. Examples of oxides include silicon oxide, aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, cerium oxide, gallium zinc oxide, and hafnium aluminate. Examples of nitrides include silicon nitride and aluminum nitride. Examples of oxynitrides include silicon oxynitride, aluminum oxynitride, gallium oxynitride, yttrium oxynitride, and hafnium oxynitride. Examples of nitride oxides include silicon nitride oxide and aluminum nitride oxide.

　なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。 In this specification, an oxynitride refers to a material whose composition contains more oxygen than nitrogen. An oxynitride refers to a material whose composition contains more nitrogen than oxygen.

　絶縁層１１０は、半導体層１０８と接する領域を有する。半導体層１０８に金属酸化物を用いる場合、半導体層１０８と絶縁層１１０との界面特性を向上させるため、絶縁層１１０における半導体層１０８と接する領域の少なくとも一部は酸素を有することが好ましい。具体的には、絶縁層１１０における半導体層１０８のチャネル形成領域と接する領域は、酸素を有することが好ましい。絶縁層１１０における半導体層１０８のチャネル形成領域と接する領域に、酸化物及び酸化窒化物の一以上を好適に用いることができる。 The insulating layer 110 has a region in contact with the semiconductor layer 108. When a metal oxide is used for the semiconductor layer 108, it is preferable that at least a portion of the region of the insulating layer 110 in contact with the semiconductor layer 108 contains oxygen in order to improve the interfacial characteristics between the semiconductor layer 108 and the insulating layer 110. Specifically, it is preferable that the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108 contains oxygen. One or more of an oxide and an oxynitride can be suitably used for the region of the insulating layer 110 in contact with the channel formation region of the semiconductor layer 108.

　半導体層１０８に金属酸化物を用いる場合、絶縁層１１０における半導体層１０８と接する領域の少なくとも一部は熱が加わることにより酸素を放出することが好ましい。これにより、絶縁層１１０から半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損（ＶＯ）、及びＶＯＨを低減することができる。 When a metal oxide is used for the semiconductor layer 108, it is preferable that at least a part of a region of the insulating layer 110 in contact with the semiconductor layer 108 releases oxygen when heated. As a result, oxygen is supplied from the insulating layer 110 to the semiconductor layer 108, and oxygen vacancies ( VO ) and VOH in the semiconductor layer 108 can be reduced.

　トランジスタ１００のゲート絶縁層として機能する絶縁層１０６は、開口部１４１及び開口部１４３を覆うように設けられる。絶縁層１０６は、半導体層１０８、導電層１１２ｂ、及び絶縁層１１０上に設けられる。絶縁層１０６は、半導体層１０８の上面及び側面、導電層１１２ｂの上面及び側面、並びに絶縁層１１０の上面と接する領域を有する。絶縁層１０６は、絶縁層１１０の上面、導電層１１２ｂの上面及び側面、半導体層１０８の上面及び側面、並びに導電層１１２ａの上面の形状に沿った形状を有する。 The insulating layer 106, which functions as a gate insulating layer for the transistor 100, is provided to cover the openings 141 and 143. The insulating layer 106 is provided on the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110. The insulating layer 106 has regions in contact with the top and side surfaces of the semiconductor layer 108, the top and side surfaces of the conductive layer 112b, and the top surface of the insulating layer 110. The insulating layer 106 has a shape that follows the shapes of the top surface of the insulating layer 110, the top and side surfaces of the conductive layer 112b, the top and side surfaces of the semiconductor layer 108, and the top surface of the conductive layer 112a.

　トランジスタ１００のゲート電極として機能する導電層１０４は、絶縁層１０６上に設けられ、絶縁層１０６の上面と接する領域を有する。導電層１０４は、絶縁層１０６を介して、半導体層１０８と重なる領域を有する。導電層１０４は、絶縁層１０６の上面の形状に沿った形状を有する。 The conductive layer 104, which functions as the gate electrode of the transistor 100, is provided on the insulating layer 106 and has a region in contact with the top surface of the insulating layer 106. The conductive layer 104 has a region that overlaps with the semiconductor layer 108 via the insulating layer 106. The conductive layer 104 has a shape that follows the shape of the top surface of the insulating layer 106.

　トランジスタ１００は、被形成面である基板１０２の表面に対してソース電極とドレイン電極とが異なる高さに位置し、基板１０２の表面に対して垂直方向、または概略垂直方向にドレイン電流が流れる。トランジスタ１００において、縦方向にドレイン電流が流れるということもできる。そのため、本発明の一態様のトランジスタは、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型トランジスタ、縦型チャネルトランジスタ、縦チャネル型トランジスタなどとも呼ぶことができる。 In the transistor 100, the source electrode and drain electrode are located at different heights relative to the surface of the substrate 102, which is the surface on which they are formed, and a drain current flows perpendicular to or approximately perpendicular to the surface of the substrate 102. It can also be said that the drain current flows vertically in the transistor 100. Therefore, the transistor of one embodiment of the present invention can also be called a VFET (Vertical Field Effect Transistor), a vertical transistor, a vertical channel transistor, a vertical channel transistor, or the like.

　本発明の一態様のトランジスタは、ソース電極、半導体層、及びドレイン電極を、重ねて設けることができるため、半導体層を平面状に配置した、いわゆるプレナー型のトランジスタと比較して、占有面積を大幅に縮小できる。 In a transistor according to one embodiment of the present invention, the source electrode, semiconductor layer, and drain electrode can be provided in a stacked manner, and therefore the area occupied can be significantly reduced compared to a so-called planar transistor in which the semiconductor layer is arranged in a planar shape.

　導電層１１２ａと導電層１１２ｂの間に設けられる絶縁層１１０の厚さで、トランジスタ１００のチャネル長を制御することができる。したがって、トランジスタの作製に用いる露光装置の露光の最小寸法よりも短いチャネル長を有するトランジスタを精度高く作製できる。また、複数のトランジスタ１００間の特性ばらつきも低減される。よって、半導体装置２０の動作が安定し、信頼性を高めることができる。また、トランジスタの特性ばらつきが減ると、回路設計の自由度が高くなり、半導体装置の動作電圧を低くすることができる。よって、半導体装置の消費電力を低減できる。 The channel length of the transistor 100 can be controlled by the thickness of the insulating layer 110 provided between the conductive layers 112a and 112b. Therefore, transistors with channel lengths shorter than the minimum exposure dimension of the exposure equipment used to manufacture the transistors can be manufactured with high precision. Furthermore, the variation in characteristics between multiple transistors 100 is also reduced. This stabilizes the operation of the semiconductor device 20, improving its reliability. Furthermore, reduced variation in transistor characteristics increases the degree of freedom in circuit design, allowing the operating voltage of the semiconductor device to be lowered. Therefore, the power consumption of the semiconductor device can be reduced.

　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、配線として機能することができ、トランジスタ１００はこれらの配線が重なる領域に設けることができる。つまり、トランジスタ１００及び配線を有する回路において、トランジスタ１００及び配線の占有面積を縮小することができる。したがって、回路の占有面積を縮小することができ、小型の半導体装置とすることができる。 The conductive layers 112a, 112b, and 104 can each function as wiring, and the transistor 100 can be provided in a region where these wirings overlap. That is, in a circuit including the transistor 100 and wiring, the area occupied by the transistor 100 and wiring can be reduced. Therefore, the area occupied by the circuit can be reduced, resulting in a compact semiconductor device.

　例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。 For example, when a semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, resulting in a high-resolution display device. Furthermore, when a semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (e.g., one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced, resulting in a display device with a narrow frame.

　なお、図１０Ｂ等では、半導体層１０８、絶縁層１０６及び導電層１０４が開口部１４１及び開口部１４３を覆う例を示しているが、本発明の一態様はこれに限られない。絶縁層１１０及び導電層１１２ｂと、導電層１１２ａとによって段差が形成され、当該段差に沿って半導体層１０８、絶縁層１０６及び導電層１０４が設けられる構成とすることができる。 Note that although FIG. 10B and other figures show an example in which the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 cover the openings 141 and 143, one embodiment of the present invention is not limited to this. A step may be formed between the insulating layer 110 and the conductive layer 112b and the conductive layer 112a, and the semiconductor layer 108, the insulating layer 106, and the conductive layer 104 may be provided along the step.

［絶縁層１０６］
　絶縁層１０６は、１層以上の無機絶縁層を有することが好ましい。絶縁層１０６は、絶縁層１１０で挙げた材料を用いることができる。 [Insulating layer 106]
The insulating layer 106 preferably includes one or more inorganic insulating layers. The insulating layer 106 can be formed using any of the materials listed for the insulating layer 110.

　絶縁層１０６は、半導体層１０８、導電層１１２ｂ、導電層１０４及び絶縁層１１０と接する領域を有する。半導体層１０８に金属酸化物を用いる場合、絶縁層１０６を構成する膜のうち、少なくとも半導体層１０８と接する膜には、前述の酸化物及び酸化窒化物のいずれかを用いることが好ましい。絶縁層１０６が単層構造の場合、絶縁層１０６には、酸化シリコン、酸化窒化シリコンまたは酸化アルミニウムを好適に用いることができる。 The insulating layer 106 has regions in contact with the semiconductor layer 108, the conductive layer 112b, the conductive layer 104, and the insulating layer 110. When a metal oxide is used for the semiconductor layer 108, it is preferable to use any of the oxides and oxynitrides described above for at least the film that is in contact with the semiconductor layer 108 among the films that constitute the insulating layer 106. When the insulating layer 106 has a single-layer structure, silicon oxide, silicon oxynitride, or aluminum oxide can be suitably used for the insulating layer 106.

　なお、微細なトランジスタにおいて、ゲート絶縁層の厚さが薄くなると、リーク電流が大きくなってしまう場合がある。ゲート絶縁層に、比誘電率の高い材料（ｈｉｇｈ−ｋ材料ともいう）を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。絶縁層１０６に用いることができるｈｉｇｈ−ｋ材料として、例えば、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物が挙げられる。 In miniaturized transistors, if the thickness of the gate insulating layer becomes thin, leakage current may increase. Using a material with a high relative dielectric constant (also called a high-k material) for the gate insulating layer enables the transistor to operate at a lower voltage while maintaining the physical film thickness. Examples of high-k materials that can be used for the insulating layer 106 include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.

　図１０Ｂ等では絶縁層１０６を単層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１０６を２層以上の積層構造とすることができる。 In Figure 10B and other figures, the insulating layer 106 has a single-layer structure, but this is not a limitation of one embodiment of the present invention. The insulating layer 106 can also have a stacked structure of two or more layers.

　本発明の一態様である半導体装置２０Ａの断面図を、図１２Ａ及び図１２Ｂに示す。半導体装置２０Ａの上面図は、図１０Ａを参照できる。図１２Ａは、図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１２Ｂは、図１０Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図である。図１２Ａの拡大図を、図１２Ｃに示す。 FIGS. 12A and 12B show cross-sectional views of a semiconductor device 20A according to one embodiment of the present invention. For a top view of the semiconductor device 20A, refer to FIG. 10A. FIG. 12A is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 10A, and FIG. 12B is a cross-sectional view taken along dashed dotted line B1-B2 in FIG. 10A. An enlarged view of FIG. 12A is shown in FIG. 12C.

　半導体装置２０Ａは、トランジスタ１００Ａと、絶縁層１１０と、を有する。トランジスタ１００Ｂは、絶縁層１０６が積層構造を有する点で、図１０Ｂ等に示すトランジスタ１００と主に異なる。図１２Ａ等は、絶縁層１０６が絶縁層１０６ａと、絶縁層１０６ａ上の絶縁層１０６ｂとの２層構造を有する構成を示している。 Semiconductor device 20A has a transistor 100A and an insulating layer 110. Transistor 100B differs mainly from transistor 100 shown in Figure 10B etc. in that insulating layer 106 has a stacked structure. Figure 12A etc. shows a configuration in which insulating layer 106 has a two-layer structure consisting of insulating layer 106a and insulating layer 106b on insulating layer 106a.

　絶縁層１０６を積層構造とする場合、半導体層１０８側の絶縁層（ここでは、絶縁層１０６ａ）は酸化物または酸化窒化物を有することが好ましい。絶縁層１０６ａは、例えば、酸化シリコン、酸化窒化シリコンまたは酸化アルミニウムの一以上を好適に用いることができる。 When the insulating layer 106 has a stacked structure, the insulating layer on the semiconductor layer 108 side (here, insulating layer 106a) preferably contains oxide or oxynitride. For example, the insulating layer 106a can be preferably made of one or more of silicon oxide, silicon oxynitride, and aluminum oxide.

　絶縁層１０６を構成する層の一以上に、物質が透過しにくい材料を用いることが好ましい。当該層は、バリア膜として機能するともいえる。バリア膜として機能する層を設けることにより、導電層１０４に含まれる金属成分、及びトランジスタ１００上に形成される層に含まれる不純物（例えば、水及び水素）が、絶縁層１０６を介して、半導体層１０８に拡散することを抑制できる。さらに、半導体層１０８に含まれる酸素が、絶縁層１０６を介して、導電層１０４側に拡散することを抑制できる。これにより、半導体層１０８に酸素欠損（ＶＯ）が形成されることを抑制できる。また、半導体層１０８に含まれる酸素によって導電層１０４が酸化され、導電層１０４の電気抵抗が高くなることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。バリア膜として機能する当該層は、前述の窒化物及び窒化酸化物のいずれか一つまたは複数を用いることが好ましい。または、当該層として酸化物及び酸化窒化物のいずれか一つまたは複数を用いることもでき、例えば、酸化アルミニウムを好適に用いることができる。 It is preferable to use a material that is difficult for substances to permeate for at least one of the layers constituting the insulating layer 106. This layer can also be said to function as a barrier film. By providing a layer functioning as a barrier film, it is possible to prevent metal components contained in the conductive layer 104 and impurities (e.g., water and hydrogen) contained in layers formed over the transistor 100 from diffusing to the semiconductor layer 108 through the insulating layer 106. Furthermore, it is possible to prevent oxygen contained in the semiconductor layer 108 from diffusing to the conductive layer 104 through the insulating layer 106. This prevents oxygen vacancies ( VO ) from being formed in the semiconductor layer 108. Furthermore, it is possible to prevent the conductive layer 104 from being oxidized by oxygen contained in the semiconductor layer 108, which would increase the electrical resistance of the conductive layer 104. As a result, a transistor exhibiting good electrical characteristics and high reliability can be obtained. The layer functioning as a barrier film is preferably made of one or more of the above-described nitrides and nitride oxides. Alternatively, it is also possible to use one or more of oxides and oxynitrides, for example, aluminum oxide.

　絶縁層１０６を積層構造とする場合、例えば、絶縁層１０６ａに酸化窒化シリコンを用い、絶縁層１０６ｂに窒化シリコンを用いることができる。または、絶縁層１０６ａに酸化窒化シリコンを用い、絶縁層１０６ｂに酸化アルミニウムを用いることができる。または、絶縁層１０６ａに酸化アルミニウムを用い、絶縁層１０６ｂに酸化窒化シリコンを用いることができる。または、絶縁層１０６ａに酸化アルミニウムを用い、絶縁層１０６ｂに窒化シリコンを用いることができる。 When the insulating layer 106 has a layered structure, for example, silicon oxynitride can be used for the insulating layer 106a and silicon nitride can be used for the insulating layer 106b. Alternatively, silicon oxynitride can be used for the insulating layer 106a and aluminum oxide can be used for the insulating layer 106b. Alternatively, aluminum oxide can be used for the insulating layer 106a and silicon oxynitride can be used for the insulating layer 106b. Alternatively, aluminum oxide can be used for the insulating layer 106a and silicon nitride can be used for the insulating layer 106b.

　半導体装置２０Ａと異なる構成例を、図１３Ａ及び図１３Ｂに示す。図１３Ａ及び図１３Ｂは半導体装置２０Ｂの断面図である。半導体装置２０Ｂの上面図は、図１０Ａを参照できる。図１３Ａは、図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１３Ｂは、図１０Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図である。図１３Ａの拡大図を、図１３Ｃに示す。 FIGS. 13A and 13B show examples of a configuration different from semiconductor device 20A. 13A and 13B are cross-sectional views of semiconductor device 20B. For a top view of semiconductor device 20B, refer to FIG. 10A. FIG. 13A is a cross-sectional view of the cut surface taken along dashed line A1-A2 in FIG. 10A, and FIG. 13B is a cross-sectional view of the cut surface taken along dashed line B1-B2 in FIG. 10A. An enlarged view of FIG. 13A is shown in FIG. 13C.

　半導体装置２０Ｂは、トランジスタ１００Ｂと、絶縁層１１０と、を有する。図１３Ａ乃至図１３Ｃは、トランジスタ１００Ｂの絶縁層１０６の一部に、実施の形態１で示したマスク層２３を適用した例を示している。 Semiconductor device 20B includes transistor 100B and insulating layer 110. Figures 13A to 13C show an example in which the mask layer 23 shown in embodiment 1 is applied to part of insulating layer 106 of transistor 100B.

　絶縁層１０６は、絶縁層１０６ａと、絶縁層１０６ａ上の絶縁層１０６ｂと、を有する。絶縁層１０６ａに、実施の形態１で示したマスク層２３を適用することができる。絶縁層１０６ａについては、マスク層２３に係る記載を参照できる。絶縁層１０６ａ及び絶縁層１０６ｂはそれぞれ、例えば、酸化窒化シリコンを好適に用いることができる。なお、絶縁層１０６ａ及び絶縁層１０６ｂは同じ材料を用いることができる。または、これらに異なる材料を用いることができる。 The insulating layer 106 has an insulating layer 106a and an insulating layer 106b on the insulating layer 106a. The mask layer 23 shown in embodiment 1 can be applied to the insulating layer 106a. For the insulating layer 106a, the description of the mask layer 23 can be referred to. For example, silicon oxynitride can be suitably used for each of the insulating layer 106a and the insulating layer 106b. Note that the insulating layer 106a and the insulating layer 106b can be made of the same material. Alternatively, different materials can be used for these layers.

　絶縁層１０６ａの端部は、半導体層１０８の端部と一致または概略一致する。絶縁層１０６ｂは、絶縁層１０６ａ、半導体層１０８、導電層１１２ｂ及び絶縁層１１０を覆うように設けられる。絶縁層１０６ｂは、絶縁層１０６ａの上面及び側面、半導体層１０８の側面、導電層１１２ｂの上面及び側面、並びに絶縁層１１０の上面と接する領域を有する。絶縁層１０６ｂを設けることにより、導電層１１２ｂと導電層１０４とが電気的に絶縁され、これらがショートすることを抑制できる。 The edges of insulating layer 106a coincide or roughly coincide with the edges of semiconductor layer 108. Insulating layer 106b is provided to cover insulating layer 106a, semiconductor layer 108, conductive layer 112b, and insulating layer 110. Insulating layer 106b has areas that contact the top and side surfaces of insulating layer 106a, the side surfaces of semiconductor layer 108, the top and side surfaces of conductive layer 112b, and the top surface of insulating layer 110. By providing insulating layer 106b, conductive layer 112b and conductive layer 104 are electrically insulated from each other, preventing them from shorting out.

　ここでは、絶縁層１０６が２層の積層構造を有する例を示したが、本発明の一態様はこれに限られない。絶縁層１０６を３層以上の積層構造とすることもできる。 Here, an example is shown in which the insulating layer 106 has a stacked structure of two layers, but one embodiment of the present invention is not limited to this. The insulating layer 106 can also have a stacked structure of three or more layers.

　なお、ここで示した絶縁層１０６の構成は、他の構成例にも適用できる。 Note that the configuration of the insulating layer 106 shown here can also be applied to other configuration examples.

［絶縁層１１０］
　絶縁層１１０は積層構造を有することが好ましい。本発明の一態様である半導体装置２０Ｃの断面図を、図１４Ａ及び図１４Ｂに示す。半導体装置２０Ｃの上面図は、図１０Ａを参照できる。図１４Ａは、図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１４Ｂは、図１０Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図である。図１０Ａの拡大図を、図１５Ａに示す。図１４Ａの拡大図を、図１５Ｂに示す。 [Insulating layer 110]
The insulating layer 110 preferably has a stacked-layer structure. Cross-sectional views of a semiconductor device 20C according to one embodiment of the present invention are shown in FIGS. 14A and 14B . For a top view of the semiconductor device 20C, refer to FIG. 10A . FIG. 14A is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 10A , and FIG. 14B is a cross-sectional view taken along dashed-dotted line B1-B2 in FIG. 10A . An enlarged view of FIG. 10A is shown in FIG. 15A . An enlarged view of FIG. 14A is shown in FIG. 15B .

　半導体装置２０Ｃは、トランジスタ１００と、絶縁層１１０と、を有する。図１４Ａ等では、絶縁層１１０が、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃと、絶縁層１１０ｃ上の絶縁層１１０ｄと、絶縁層１１０ｄ上の絶縁層１１０ｅと、を有する例を示している。絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ及び絶縁層１１０ｅはそれぞれ、絶縁層１１０で挙げた材料を用いることができる。 Semiconductor device 20C has a transistor 100 and an insulating layer 110. Figure 14A and other figures show an example in which insulating layer 110 has insulating layer 110a, insulating layer 110b on insulating layer 110a, insulating layer 110c on insulating layer 110b, insulating layer 110d on insulating layer 110c, and insulating layer 110e on insulating layer 110d. Insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e can each be made of the materials listed for insulating layer 110.

　半導体層１０８の絶縁層１１０ｃと接する領域は、チャネル形成領域として機能する。絶縁層１１０ｃは酸素を有することが好ましく、前述の酸化物及び酸化窒化物のいずれか一つまたは複数を用いることが好ましい。具体的には、絶縁層１１０ｃには、酸化シリコン及び酸化窒化シリコンの一方または双方を好適に用いることができる。 The region of the semiconductor layer 108 in contact with the insulating layer 110c functions as a channel formation region. The insulating layer 110c preferably contains oxygen, and preferably uses one or more of the oxides and oxynitrides described above. Specifically, one or both of silicon oxide and silicon oxynitride can be preferably used for the insulating layer 110c.

　絶縁層１１０ｃには、熱が加わることにより酸素を放出する材料を用いるとより好ましい。半導体装置２０の作製工程中に加わる熱により、絶縁層１１０ｃが酸素を放出することで、半導体層１０８に酸素を供給することができる。絶縁層１１０ｃから半導体層１０８、特に半導体層１０８のチャネル形成領域に酸素を供給することで、酸素欠損（ＶＯ）が修復され、酸素欠損（ＶＯ）を低減することができる。また、チャネル形成領域のＶＯＨを低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 It is more preferable to use a material that releases oxygen when heat is applied for the insulating layer 110c. When heat is applied during the manufacturing process of the semiconductor device 20, the insulating layer 110c releases oxygen, thereby supplying oxygen to the semiconductor layer 108. By supplying oxygen from the insulating layer 110c to the semiconductor layer 108, particularly to the channel formation region of the semiconductor layer 108, oxygen vacancies ( VO ) can be repaired and reduced. Furthermore, VOH in the channel formation region can be reduced. Therefore, a highly reliable transistor can be obtained, exhibiting favorable electrical characteristics.

　例えば、酸素を含む雰囲気における加熱処理、または、酸素を含む雰囲気におけるプラズマ処理を行うことで、絶縁層１１０ｃに酸素を供給することができる。また、絶縁層１１０ｃの上面に、スパッタリング法により、酸素を含む雰囲気で膜を形成することで酸素を供給することができる。その後、当該膜を除去することができる。 For example, oxygen can be supplied to the insulating layer 110c by performing heat treatment in an oxygen-containing atmosphere or plasma treatment in an oxygen-containing atmosphere. Alternatively, oxygen can be supplied by forming a film on the top surface of the insulating layer 110c by sputtering in an oxygen-containing atmosphere. The film can then be removed.

　絶縁層１１０ｃは、スパッタリング法、またはＰＥＣＶＤ法などの成膜方法で形成することが好ましい。特に、成膜ガスに水素元素を含むガス（例えば、水素ガス及びアンモニアガス）を用いない方法で形成することで、水素の含有量の極めて少ない膜とすることができる。絶縁層１１０ｃの形成は、スパッタリング法を特に好適に用いることができる。これにより、チャネル形成領域に水素が供給されることを抑制し、トランジスタ１００の電気特性を安定にすることができる。 The insulating layer 110c is preferably formed by a deposition method such as sputtering or PECVD. In particular, by forming the insulating layer 110c by a method that does not use a gas containing hydrogen elements (e.g., hydrogen gas or ammonia gas) as a deposition gas, a film with an extremely low hydrogen content can be obtained. Sputtering is particularly suitable for forming the insulating layer 110c. This can prevent hydrogen from being supplied to the channel formation region, stabilizing the electrical characteristics of the transistor 100.

　絶縁層１１０ｂは、絶縁層１１０ｃと導電層１１２ａとの間に設けられる。絶縁層１１０ｄは、絶縁層１１０ｃと導電層１１２ｂの間に設けられる。絶縁層１１０ｂ及び絶縁層１１０ｄはそれぞれ、自身から放出される不純物（例えば、水及び水素）の量が少ないことが好ましい。さらに、絶縁層１１０ｂ及び絶縁層１１０ｄはそれぞれ、物質（例えば、原子、分子及びイオン）が透過しにくいことが好ましい。絶縁層１１０ｂ及び絶縁層１１０ｄは、バリア膜として機能するともいえる。具体的には、絶縁層１１０ｂ及び絶縁層１１０ｄはそれぞれ、不純物が透過しにくいことが好ましい。これにより、絶縁層１１０ｂ及び絶縁層１１０ｄに含まれる不純物が、チャネル形成領域に拡散することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 Insulating layer 110b is provided between insulating layer 110c and conductive layer 112a. Insulating layer 110d is provided between insulating layer 110c and conductive layer 112b. It is preferable that insulating layer 110b and insulating layer 110d each release a small amount of impurities (e.g., water and hydrogen). Furthermore, it is preferable that insulating layer 110b and insulating layer 110d each be impermeable to substances (e.g., atoms, molecules, and ions). It can also be said that insulating layer 110b and insulating layer 110d function as a barrier film. Specifically, it is preferable that insulating layer 110b and insulating layer 110d each be impermeable to impurities. This prevents impurities contained in insulating layer 110b and insulating layer 110d from diffusing into the channel formation region. This results in a transistor that exhibits good electrical characteristics and is highly reliable.

　絶縁層１１０ｂ及び絶縁層１１０ｄはそれぞれ、酸素が透過しにくい材料を用いることが好ましい。これにより、絶縁層１１０ｃに含まれる酸素が、絶縁層１１０ｂを介して導電層１１２ａ側に拡散することを抑制できる。同様に、絶縁層１１０ｃに含まれる酸素が、絶縁層１１０ｄを介して導電層１１２ｂ側に拡散することを抑制できる。これにより、絶縁層１１０ｃから半導体層１０８のチャネル形成領域へ供給される酸素の量が増え、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。また、絶縁層１１０ｃに含まれる酸素によって導電層１１２ａが酸化され、導電層１１２ａの電気抵抗が高くなることを抑制できる。同様に、絶縁層１１０ｃに含まれる酸素によって導電層１１２ｂが酸化され、導電層１１２ｂの電気抵抗が高くなることを抑制できる。したがって、オン電流の大きいトランジスタとすることができる。 The insulating layer 110b and the insulating layer 110d are preferably made of a material that is less permeable to oxygen. This can prevent oxygen contained in the insulating layer 110c from diffusing toward the conductive layer 112a through the insulating layer 110b. Similarly, this can prevent oxygen contained in the insulating layer 110c from diffusing toward the conductive layer 112b through the insulating layer 110d. This increases the amount of oxygen supplied from the insulating layer 110c to the channel formation region of the semiconductor layer 108, thereby reducing oxygen vacancies ( VO ) and VOH in the channel formation region. Therefore, a transistor exhibiting favorable electrical characteristics and high reliability can be obtained. Furthermore, this can prevent the conductive layer 112a from being oxidized by the oxygen contained in the insulating layer 110c, thereby preventing an increase in the electrical resistance of the conductive layer 112a. Similarly, this can prevent the conductive layer 112b from being oxidized by the oxygen contained in the insulating layer 110c, thereby preventing an increase in the electrical resistance of the conductive layer 112b. Therefore, a transistor with a large on-state current can be obtained.

　なお、本明細書等において、バリア膜とは、バリア性を有する膜を指す。バリア性とは、対象とする物質が拡散しづらく、それにより当該物質が膜を透過することを抑制する機能（透過性が低いともいう）、及び、当該物質を、捕獲、または固着する（ゲッタリングともいう）機能の一方または双方を指すものとする。 In this specification, a barrier film refers to a film with barrier properties. Barrier properties refer to one or both of the following: a function to make it difficult for a target substance to diffuse, thereby preventing the substance from permeating the film (also known as low permeability), and a function to capture or fix the substance (also known as gettering).

　バリア膜として機能する絶縁層１１０ｂ及び絶縁層１１０ｄにはそれぞれ、例えば、アルミニウム及びハフニウムの一方または双方を有する酸化物、マグネシウムを有する酸化物、ガリウムを有する酸化物、シリコンを有する窒化物、及びシリコンを有する窒化酸化物の一または複数を用いることができる。具体的には、絶縁層１１０ｂ及び絶縁層１１０ｄにはそれぞれ、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンの一または複数を好適に用いることができる。なお、絶縁層１１０ｂと絶縁層１１０ｄは同じ材料を用いることができる。または、絶縁層１１０ｂと絶縁層１１０ｄは異なる材料を用いることができる。 Insulating layer 110b and insulating layer 110d, which function as barrier films, can each be made of one or more of the following materials: oxide containing one or both of aluminum and hafnium, oxide containing magnesium, oxide containing gallium, nitride containing silicon, and nitride oxide containing silicon. Specifically, insulating layer 110b and insulating layer 110d can each be made of one or more of aluminum oxide, hafnium oxide, hafnium aluminate, magnesium oxide, gallium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide. Insulating layer 110b and insulating layer 110d can be made of the same material. Alternatively, insulating layer 110b and insulating layer 110d can be made of different materials.

　絶縁層１１０ｄに酸化物または酸化窒化物を用いることにより、絶縁層１１０ｄ（または絶縁層１１０ｄとなる絶縁膜）を形成する際に、絶縁層１１０ｃ（または絶縁層１１０ｃとなる絶縁膜）に酸素を供給することができる。 By using an oxide or oxynitride for insulating layer 110d, oxygen can be supplied to insulating layer 110c (or the insulating film that will become insulating layer 110c) when forming insulating layer 110d (or the insulating film that will become insulating layer 110d).

　本明細書等において、異なる材料とは、構成元素の一部もしくは全てが異なる材料、または構成元素が同じで組成が異なる材料をいう。 In this specification, "different materials" refers to materials in which some or all of the constituent elements are different, or materials in which the constituent elements are the same but the composition is different.

　絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ及び絶縁層１１０ｅの一以上を積層構造とすることができる。 One or more of insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e may have a stacked structure.

　絶縁層１１０ｄを積層構造とする場合、絶縁層１１０ｄを構成する各層は絶縁層１１０ｄで挙げた材料を用いることができる。絶縁層１１０ｃ側に設けられる層には酸化物または酸化窒化物を好適に用いることができる。より具体的には、絶縁層１１０ｃ側に設けられる層に、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、酸化マグネシウム、酸化ガリウム、及びガリウム亜鉛酸化物の一または複数を特に好適に用いることができる。絶縁層１１０ｃ側に設けられる層に酸化物または酸化窒化物を用いることにより、当該層（または当該層となる膜）を形成する際に、絶縁層１１０ｃ（または絶縁層１１０ｃとなる絶縁膜）に酸素を供給することができ、好ましい。絶縁層１１０ｄは、例えば、酸化物または酸化窒化物を有する第１の膜と、第１の膜上の窒化物または窒化酸化物を有する第２の膜との積層構造とすることができる。より具体的には、絶縁層１１０ｄは、例えば、酸化アルミニウム膜と、当該酸化アルミニウム膜上の窒化シリコン膜の積層構造とすることができる。 When insulating layer 110d has a stacked structure, the layers constituting insulating layer 110d can be made of the materials listed for insulating layer 110d. Oxide or oxynitride can be suitably used for the layer provided on insulating layer 110c. More specifically, one or more of aluminum oxide, hafnium oxide, hafnium aluminate, magnesium oxide, gallium oxide, and gallium zinc oxide can be particularly suitably used for the layer provided on insulating layer 110c. Using oxide or oxynitride for the layer provided on insulating layer 110c is preferable because oxygen can be supplied to insulating layer 110c (or the insulating film that will become insulating layer 110c) when forming that layer (or the film that will become that layer). Insulating layer 110d can have a stacked structure, for example, of a first film having oxide or oxynitride and a second film having nitride or nitride oxide on the first film. More specifically, insulating layer 110d can have a stacked structure, for example, of an aluminum oxide film and a silicon nitride film on the aluminum oxide film.

　絶縁層１１０ａは、基板１０２及び導電層１１２ａと、絶縁層１１０ｂとの間に設けられる。絶縁層１１０ａは、導電層１１２ａを覆うように設けられる。絶縁層１１０ａは、導電層１１２ａの上面及び側面、基板１０２の上面、並びに半導体層１０８の側面と接する領域を有する。 Insulating layer 110a is provided between substrate 102 and conductive layer 112a and insulating layer 110b. Insulating layer 110a is provided to cover conductive layer 112a. Insulating layer 110a has regions in contact with the top and side surfaces of conductive layer 112a, the top surface of substrate 102, and the side surfaces of semiconductor layer 108.

　絶縁層１１０ｅは、導電層１１２ｂ及び絶縁層１０６と、絶縁層１１０ｄとの間に設けられる。絶縁層１１０ｅは、絶縁層１１０ｄの上面、導電層１１２ｂの下面、絶縁層１０６の下面、及び半導体層１０８の側面と接する領域を有する。 Insulating layer 110e is provided between insulating layer 110d and conductive layer 112b and insulating layer 106. Insulating layer 110e has regions in contact with the upper surface of insulating layer 110d, the lower surface of conductive layer 112b, the lower surface of insulating layer 106, and the side surface of semiconductor layer 108.

　絶縁層１１０ａ及び絶縁層１１０ｅはそれぞれ、半導体層１０８の電気抵抗を低くする不純物（例えば、水及び水素）を放出する材料を用いることがより好ましい。これにより、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ａと接する領域（ソース領域及びドレイン領域の一方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。同様に、絶縁層１１０ｅに不純物を放出する材料を用いることで、半導体層１０８の絶縁層１１０ｅと接する領域を低抵抗領域とすることができる。半導体層１０８は、導電層１１２ｂと接する領域（ソース領域及びドレイン領域の他方）とチャネル形成領域との間に、低抵抗領域を有する構成とすることができる。低抵抗領域は、ドレイン電界を緩和するためのバッファ領域として機能することができる。なお、これらの低抵抗領域が、ソース領域またはドレイン領域として機能してもよい。 It is more preferable that the insulating layer 110a and the insulating layer 110e each use a material that releases impurities (e.g., water and hydrogen) that reduce the electrical resistance of the semiconductor layer 108. This allows the region of the semiconductor layer 108 in contact with the insulating layer 110a to be a low-resistance region. The semiconductor layer 108 can be configured to have a low-resistance region between the region in contact with the conductive layer 112a (one of the source and drain regions) and the channel formation region. Similarly, by using a material that releases impurities for the insulating layer 110e, the region of the semiconductor layer 108 in contact with the insulating layer 110e can be configured to be a low-resistance region. The semiconductor layer 108 can be configured to have a low-resistance region between the region in contact with the conductive layer 112b (the other of the source and drain regions) and the channel formation region. The low-resistance region can function as a buffer region for alleviating the drain electric field. Note that these low-resistance regions may also function as source or drain regions.

　ドレイン領域とチャネル形成領域との間に低抵抗領域を設けることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。例えば、導電層１１２ａがドレイン電極として機能し、導電層１１２ｂがソース電極として機能する場合、半導体層１０８の絶縁層１１０ａと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。導電層１１２ａがソース電極として機能し、導電層１１２ｂがドレイン電極として機能する場合、半導体層１０８の絶縁層１１０ｅと接する領域を低抵抗領域とすることにより、ドレイン領域近傍に高い電界が生じにくくなり、ホットキャリアの発生を抑制し、トランジスタの劣化を抑制することができる。 By providing a low-resistance region between the drain region and the channel formation region, a high electric field is less likely to occur near the drain region, which suppresses the generation of hot carriers and transistor degradation. For example, when the conductive layer 112a functions as a drain electrode and the conductive layer 112b functions as a source electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110a a low-resistance region, a high electric field is less likely to occur near the drain region, which suppresses the generation of hot carriers and transistor degradation. When the conductive layer 112a functions as a source electrode and the conductive layer 112b functions as a drain electrode, by making the region of the semiconductor layer 108 in contact with the insulating layer 110e a low-resistance region, a high electric field is less likely to occur near the drain region, which suppresses the generation of hot carriers and transistor degradation.

　半導体層１０８の絶縁層１１０ａと接する領域がソース領域またはドレイン領域として機能する場合、半導体層１０８のソース領域からゲート電極までの距離と、ドレイン領域からゲート電極までの距離をより均一にすることができる。これにより、チャネル形成領域にかかるゲート電極の電界をより均一にすることができる。 If the region of the semiconductor layer 108 in contact with the insulating layer 110a functions as a source region or a drain region, the distance from the source region of the semiconductor layer 108 to the gate electrode and the distance from the drain region to the gate electrode can be made more uniform. This makes it possible to make the electric field of the gate electrode applied to the channel formation region more uniform.

　絶縁層１１０ｂは自身から放出される不純物の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、不純物が絶縁層１１０ｂ及び絶縁層１１０ｃを介して、半導体層１０８のチャネル形成領域に拡散することを抑制できる。同様に、絶縁層１１０ｄは自身から放出される不純物の量が少なく、かつ不純物が透過しにくいことが好ましい。これにより、不純物が絶縁層１１０ｄ及び絶縁層１１０ｃを介して、半導体層１０８のチャネル形成領域に拡散することを抑制できる。これにより、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 It is preferable that the insulating layer 110b emits a small amount of impurities and is difficult for impurities to penetrate. This prevents impurities from diffusing into the channel formation region of the semiconductor layer 108 via the insulating layers 110b and 110c. Similarly, it is preferable that the insulating layer 110d emits a small amount of impurities and is difficult for impurities to penetrate. This prevents impurities from diffusing into the channel formation region of the semiconductor layer 108 via the insulating layers 110d and 110c. This allows for a transistor that exhibits good electrical characteristics and is highly reliable.

　半導体層１０８に金属酸化物を用いる場合、絶縁層１１０ａ及び絶縁層１１０ｅが放出する不純物は水素を含むとより好ましい。水素は、金属酸化物の金属原子と結合する酸素と反応して水になり、酸素欠損（ＶＯ）が形成される。さらに、酸素欠損（ＶＯ）に水素が入った欠陥（ＶＯＨ）はドナーとして機能し、キャリアである電子が生成される。これにより、半導体層１０８の絶縁層１１０ａと接する領域、及び絶縁層１１０ｅと接する領域のキャリア濃度が高くなり、電気抵抗を低くすることができる。 When a metal oxide is used for the semiconductor layer 108, the impurities released from the insulating layer 110a and the insulating layer 110e preferably include hydrogen. The hydrogen reacts with oxygen that bonds to metal atoms in the metal oxide to form water, forming an oxygen vacancy ( VO ). Furthermore, a defect ( VOH ) in which hydrogen enters the oxygen vacancy ( VO ) functions as a donor, generating electrons, which serve as carriers. This increases the carrier concentration in the region of the semiconductor layer 108 that contacts the insulating layer 110a and the region that contacts the insulating layer 110e, thereby reducing electrical resistance.

　絶縁層１１０ａは、絶縁層１１０ｂより水素の含有量が多い領域を有することが好ましい。絶縁層１１０の水素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ）を用いることができる。 It is preferable that insulating layer 110a has a region with a higher hydrogen content than insulating layer 110b. The hydrogen content of insulating layer 110 can be analyzed using, for example, secondary ion mass spectrometry (SIMS).

　絶縁層１１０ａと絶縁層１１０ｂで、成膜条件を異ならせることで、放出される水素の量を調整することができる。具体的には、絶縁層１１０ａと絶縁層１１０ｂで、形成時の成膜電力（成膜電力密度）、成膜圧力、成膜ガス種、成膜ガス流量比、成膜温度、及び基板と電極との間の距離のいずれか一または複数を互いに異ならせることができる。例えば、絶縁層１１０ａの成膜電力密度を、絶縁層１１０ｂの成膜電力密度よりも小さくすることで、絶縁層１１０ａ中の水素の含有量を、絶縁層１１０ｂ中の水素の含有量よりも多くすることができる。これにより、絶縁層１１０ａに加わる熱により自身から放出される水素の量を多くすることができる。 The amount of hydrogen released can be adjusted by varying the film formation conditions for insulating layer 110a and insulating layer 110b. Specifically, one or more of the film formation power (film formation power density), film formation pressure, film formation gas type, film formation gas flow rate ratio, film formation temperature, and distance between the substrate and electrode can be made different between insulating layer 110a and insulating layer 110b. For example, by making the film formation power density of insulating layer 110a lower than the film formation power density of insulating layer 110b, the hydrogen content in insulating layer 110a can be made higher than the hydrogen content in insulating layer 110b. This increases the amount of hydrogen released from insulating layer 110a due to heat applied to it.

　絶縁層１１０ａの形成に用いる成膜ガスにおける水素の含有量は、絶縁層１１０ｂの形成に用いる成膜ガスにおける水素の含有量より多いことが好ましい。具体的には、絶縁層１１０ａ及び絶縁層１１０ｂとして、ＰＥＣＶＤ法を用いて窒化シリコン膜または窒化酸化シリコン膜を形成する場合、絶縁層１１０ａの形成に用いる成膜ガス全体に対するアンモニアガスの流量の割合（以下、アンモニア流量比とも記す）は、絶縁層１１０ｂの形成に用いる成膜ガスのアンモニア流量比より高いことが好ましい。アンモニア流量比が高い条件で絶縁層１１０ａを形成することにより、絶縁層１１０ａ中の水素の含有量を多くすることができる。また、絶縁層１１０ａに加わる熱により自身から放出される水素の量を多くすることができる。 The hydrogen content in the deposition gas used to form insulating layer 110a is preferably higher than the hydrogen content in the deposition gas used to form insulating layer 110b. Specifically, when silicon nitride films or silicon nitride oxide films are formed as insulating layer 110a and insulating layer 110b using the PECVD method, the ratio of the flow rate of ammonia gas to the total deposition gas used to form insulating layer 110a (hereinafter also referred to as the ammonia flow ratio) is preferably higher than the ammonia flow rate ratio of the deposition gas used to form insulating layer 110b. By forming insulating layer 110a under conditions with a high ammonia flow ratio, the hydrogen content in insulating layer 110a can be increased. Furthermore, the amount of hydrogen released from insulating layer 110a due to heat applied to it can be increased.

　絶縁層１１０ｂの膜密度は、絶縁層１１０ａの膜密度より高いとより好ましい。これにより、絶縁層１１０ａに含まれる水素が、絶縁層１１０ｂ及び絶縁層１１０ｃを介して、半導体層１０８のチャネル形成領域に拡散することを抑制できる。膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、またはＸ線反射率法（ＸＲＲ：Ｘ−Ｒａｙ　Ｒｅｆｌｅｃｔｉｖｉｔｙ）を用いることができる。膜密度の違いは、断面の透過電子顕微鏡（ＴＥＭ）像で評価できる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ：Ｔｒａｎｓｍｉｔｔｅｄ　Ｅｌｅｃｔｒｏｎ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像において、絶縁層１１０ａと比較して、絶縁層１１０ｂは濃い（暗い）像となる場合がある。なお、絶縁層１１０ａと絶縁層１１０ｂに同じ材料を適用する場合であっても、膜密度が異なるため、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察することができる場合がある。 It is preferable that the film density of insulating layer 110b be higher than that of insulating layer 110a. This prevents hydrogen contained in insulating layer 110a from diffusing into the channel formation region of semiconductor layer 108 via insulating layers 110b and 110c. Film density can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-ray Reflectivity (XRR). Differences in film density can sometimes be evaluated using cross-sectional transmission electron microscope (TEM) images. In TEM observation, a high film density results in a darker transmitted electron (TE) image, whereas a low film density results in a lighter transmitted electron (TE) image. Therefore, in a transmission electron (TE) image, insulating layer 110b may appear darker than insulating layer 110a. Even if the same material is used for insulating layers 110a and 110b, the film densities are different, and the boundary between them may be observed as a difference in contrast in a cross-sectional TEM image.

　絶縁層１１０ｅは、絶縁層１１０ｄより水素の含有量が多い領域を有することが好ましい。絶縁層１１０ｄの膜密度は、絶縁層１１０ｅの膜密度より高いとより好ましい。絶縁層１１０ｄ及び絶縁層１１０ｅについては、絶縁層１１０ｂ及び絶縁層１１０ａに係る記載を参照できる。 Insulating layer 110e preferably has a region with a higher hydrogen content than insulating layer 110d. It is more preferable that insulating layer 110d has a higher film density than insulating layer 110e. For details about insulating layer 110d and insulating layer 110e, please refer to the descriptions regarding insulating layer 110b and insulating layer 110a.

　導電層１１２ｂ、絶縁層１１０及びその近傍の拡大図を、図１６Ａ乃至図１６Ｃに示す。図１６Ａに示すように、領域１１０Ｄが絶縁層１１０ｅに設けられる構成とすることができる。または、図１６Ｂに示すように、領域１１０Ｄが絶縁層１１０ｅ及び絶縁層１１０ｄに設けられる構成とすることができる。または、図１６Ｃに示すように、領域１１０Ｄが絶縁層１１０ｅ、絶縁層１１０ｄ及び絶縁層１１０ｃに設けられる構成とすることができる。領域１１０Ｄが設けられる範囲は特に限定されない。 Enlarged views of the conductive layer 112b, the insulating layer 110, and their vicinity are shown in Figures 16A to 16C. As shown in Figure 16A, region 110D can be provided in insulating layer 110e. Alternatively, as shown in Figure 16B, region 110D can be provided in insulating layer 110e and insulating layer 110d. Alternatively, as shown in Figure 16C, region 110D can be provided in insulating layer 110e, insulating layer 110d, and insulating layer 110c. There are no particular limitations on the area in which region 110D is provided.

　ここでは絶縁層１１０を５層の積層構造で示しているが、本発明の一態様はこれに限られない。絶縁層１１０は少なくとも絶縁層１１０ｃを有することが好ましい。絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｄ及び絶縁層１１０ｅの一以上を有さない構成とすることもできる。絶縁層１１０を２層、３層、４層、または６層以上の積層構造とすることができる。または、絶縁層１１０を単層構造とすることができる。 Here, the insulating layer 110 is shown as having a five-layer stacked structure, but one embodiment of the present invention is not limited to this. The insulating layer 110 preferably has at least the insulating layer 110c. It is also possible to have a structure that does not include one or more of the insulating layer 110a, the insulating layer 110b, the insulating layer 110d, and the insulating layer 110e. The insulating layer 110 can also have a stacked structure of two, three, four, or six or more layers. Alternatively, the insulating layer 110 can have a single-layer structure.

　なお、ここで絶縁層１１０の構成は、他の構成例にも適用できる。 Note that the configuration of the insulating layer 110 here can also be applied to other configuration examples.

［半導体層１０８］
　半導体層１０８に用いることができる金属酸化物について、具体的に説明する。 [Semiconductor layer 108]
Metal oxides that can be used for the semiconductor layer 108 will be specifically described.

　半導体層１０８に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。 The electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide used in the semiconductor layer 108. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, it is possible to create a semiconductor device that combines excellent electrical characteristics and high reliability.

　前述したように、金属酸化物はインジウムを有することが好ましい。金属酸化物として酸化インジウムを好適に用いることができる。半導体層１０８に酸化インジウムを用いることにより、オン電流の大きいトランジスタとすることができる。 As mentioned above, the metal oxide preferably contains indium. Indium oxide can be suitably used as the metal oxide. By using indium oxide for the semiconductor layer 108, a transistor with a large on-state current can be obtained.

　金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：１：９、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１、Ｉｎ：Ｍ：Ｚｎ＝１０：１：３、Ｉｎ：Ｍ：Ｚｎ＝１０：１：４、Ｉｎ：Ｍ：Ｚｎ＝１０：１：６、Ｉｎ：Ｍ：Ｚｎ＝１０：１：７、Ｉｎ：Ｍ：Ｚｎ＝１０：１：８、Ｉｎ：Ｍ：Ｚｎ＝５：２：５、Ｉｎ：Ｍ：Ｚｎ＝１０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝２０：１：１０、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、及び、これらの近傍の組成が挙げられる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流、または電界効果移動度を高めることができる。 When the metal oxide is an In-M-Zn oxide, it is preferable that the atomic ratio of In in the In-M-Zn oxide is equal to or greater than the atomic ratio of the element M. Examples of atomic ratios of metal elements in such In-M-Zn oxides include In:M:Zn = 1:1:1, In:M:Zn = 1:1:1.2, In:M:Zn = 2:1:3, In:M:Zn = 3:1:1, In:M:Zn = 3:1:2, In:M:Zn = 4:2:3, In:M:Zn = 4:2:4.1, In:M:Zn = 5:1:3, In:M:Zn = 5:1:6, In:M:Zn = 5:1:7, In:M:Zn = 5:1:8, In:M Examples of suitable compositions include In:M:Zn = 5:1:9, In:M:Zn = 6:1:6, In:M:Zn = 10:1:1, In:M:Zn = 10:1:3, In:M:Zn = 10:1:4, In:M:Zn = 10:1:6, In:M:Zn = 10:1:7, In:M:Zn = 10:1:8, In:M:Zn = 5:2:5, In:M:Zn = 10:1:10, In:M:Zn = 20:1:10, In:M:Zn = 40:1:10, and compositions in the vicinity of these. Note that a composition in the vicinity includes a range of ±30% of the desired atomic ratio. Increasing the atomic ratio of indium in the metal oxide can increase the on-state current or field-effect mobility of the transistor.

　Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は元素Ｍの原子数比未満とすることもできる。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比として、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：３、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、及びこれらの近傍の組成が挙げられる。金属酸化物中のＭの原子数の割合を大きくすることで、酸素欠損（ＶＯ）の生成を抑制することができる。 The atomic ratio of In in the In-M-Zn oxide can be less than the atomic ratio of the element M. Examples of atomic ratios of metal elements in such In-M-Zn oxides include In:M:Zn = 1:3:2, In:M:Zn = 1:3:3, In:M:Zn = 1:3:4, In:M:Zn = 1:3:6, and compositions close to these. By increasing the proportion of M atoms in the metal oxide, the generation of oxygen vacancies ( VO ) can be suppressed.

　なお、元素Ｍとして複数の元素を有する場合は、これらの原子数比の和を元素Ｍの原子数比とすることができる。 In addition, when element M contains multiple elements, the sum of the atomic ratios of these elements can be used as the atomic ratio of element M.

　半導体層１０８にインジウムの含有率が高い材料を用いることで、トランジスタのオン電流、または電界効果移動度を高めることができる。さらに、元素Ｍを有することで、酸素欠損（ＶＯ）の生成を抑制することができる。元素Ｍの含有率（含有される全ての金属元素の原子数の和に対する元素Ｍの原子数の割合）は、０．１％以上２５％以下が好ましく、さらには０．１％以上２０％以下が好ましく、さらには０．１％以上１０％以下が好ましく、さらには０．１％以上８％以下が好ましく、さらには０．１％以上６％以下が好ましく、さらには０．１％以上４％以下が好ましい。これにより、電気特性が良好なトランジスタとすることができる。例えば、Ｉｎ：Ｍ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を用いることが好ましい。元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましい。具体的には、Ｉｎ：Ｓｎ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を好適に用いることができる。または、Ｉｎ：Ａｌ：Ｚｎ＝４０：１：１０、及びその近傍の金属酸化物を好適に用いることができる。 By using a material with a high indium content for the semiconductor layer 108, the on-state current or field-effect mobility of the transistor can be increased. Furthermore, the presence of the element M can suppress the generation of oxygen vacancies ( VO ). The content of the element M (the ratio of the number of atoms of the element M to the sum of the numbers of atoms of all contained metal elements) is preferably 0.1% to 25% or less, more preferably 0.1% to 20% or less, even more preferably 0.1% to 10% or less, still more preferably 0.1% to 8% or less, even more preferably 0.1% to 6% or less, and still more preferably 0.1% to 4% or less. This allows for a transistor with excellent electrical characteristics. For example, it is preferable to use a metal oxide of In:M:Zn=40:1:10 or a metal oxide in the vicinity thereof. The element M is preferably one or more of the above elements, and more preferably one or more selected from aluminum, gallium, tin, and yttrium. Specifically, metal oxides of In:Sn:Zn=40:1:10 and the like can be preferably used, or metal oxides of In:Al:Zn=40:1:10 and the like can be preferably used.

　ここで、半導体層１０８に多結晶構造の金属酸化物を用いると、結晶粒界が再結合中心となり、キャリアが捕獲されることにより、トランジスタのオン電流が小さくなってしまう場合がある。また、半導体層１０８に多結晶構造の金属酸化物を用いると、半導体層１０８表面の凹凸が大きくなる場合がある。これにより、半導体層１０８上に形成される層（例えば、絶縁層１０６）の被形成面の段差が大きくなり、該層に段切れまたは鬆といった不具合が発生する場合がある。半導体層１０８に多結晶構造になりやすい組成の金属酸化物を用いる場合、結晶化を阻害する元素を含むことが好ましい。これにより、半導体層１０８が多結晶構造となることが抑制され、オン電流の大きいトランジスタとすることができる。また、半導体層１０８上に形成される層（例えば、絶縁層１０６）の被覆性を高めることができ、当該層に段切れまたは鬆といった不具合が発生することを抑制できる。 Here, if a polycrystalline metal oxide is used for the semiconductor layer 108, the crystal grain boundaries may become recombination centers, trapping carriers and reducing the on-state current of the transistor. Furthermore, if a polycrystalline metal oxide is used for the semiconductor layer 108, the surface of the semiconductor layer 108 may become more uneven. This increases the step on the surface on which a layer (e.g., the insulating layer 106) formed on the semiconductor layer 108 is formed, and defects such as discontinuities or voids may occur in the layer. When a metal oxide with a composition that easily results in a polycrystalline structure is used for the semiconductor layer 108, it is preferable to include an element that inhibits crystallization. This prevents the semiconductor layer 108 from becoming polycrystalline, resulting in a transistor with a large on-state current. Furthermore, the coverage of a layer (e.g., the insulating layer 106) formed on the semiconductor layer 108 can be improved, preventing defects such as discontinuities or voids in the layer.

　例えば、インジウムスズ酸化物（ＩＴＯ）と比較して、シリコンを含むインジウムスズ酸化物（ＩＴＳＯ）は多結晶構造になりづらいため、半導体層１０８に好適に用いることができる。ＩＴＳＯを用いる場合、シリコンの含有率（含有される全ての金属元素の原子数の和に対するシリコンの原子数の割合）は、１％以上２０％以下が好ましく、さらには３％以上２０％以下が好ましく、さらには３％以上１５％以下が好ましく、さらには５％以上１５％以下が好ましい。金属元素の原子数比として、例えば、Ｉｎ：Ｓｎ：Ｓｉ＝４５：５：４、Ｉｎ：Ｓｎ：Ｓｉ＝９５：５：８、及びこれらの近傍の金属酸化物を好適に用いることができる。半導体層１０８にシリコンを含むインジウムスズ酸化物（ＩＴＳＯ）を用いる場合、結晶性を有することが好ましい。なお、半導体層１０８は、非晶質の領域を有してもよく、非晶質であってもよい。 For example, compared to indium tin oxide (ITO), indium tin oxide containing silicon (ITSO) is less likely to form a polycrystalline structure, making it suitable for use in the semiconductor layer 108. When ITSO is used, the silicon content (the ratio of the number of silicon atoms to the sum of the numbers of atoms of all contained metal elements) is preferably 1% to 20%, more preferably 3% to 20%, even more preferably 3% to 15%, and even more preferably 5% to 15%. Suitable atomic ratios of metal elements include, for example, In:Sn:Si = 45:5:4, In:Sn:Si = 95:5:8, and metal oxides in the vicinity thereof. When indium tin oxide containing silicon (ITSO) is used for the semiconductor layer 108, it is preferable that it be crystalline. Note that the semiconductor layer 108 may have amorphous regions or may be amorphous.

　半導体層１０８に元素Ｍを含まない金属酸化物を適用することができる。当該金属酸化物がＩｎ−Ｚｎ酸化物の場合、金属元素の原子数比として、例えば、Ｉｎ：Ｚｎ＝１：１、Ｉｎ：Ｚｎ＝２：１、Ｉｎ：Ｚｎ＝１：２、Ｉｎ：Ｚｎ＝３：１、Ｉｎ：Ｚｎ＝３：２、Ｉｎ：Ｚｎ＝２：３、Ｉｎ：Ｚｎ＝４：１、Ｉｎ：Ｚｎ＝４：３、Ｉｎ：Ｚｎ＝５：１、Ｉｎ：Ｚｎ＝５：２、Ｉｎ：Ｚｎ＝５：３、Ｉｎ：Ｚｎ＝５：４、Ｉｎ：Ｚｎ＝５：６、Ｉｎ：Ｚｎ＝５：７、Ｉｎ：Ｚｎ＝５：８、Ｉｎ：Ｚｎ＝５：９、Ｉｎ：Ｚｎ＝７：１、Ｉｎ：Ｚｎ＝１０：１、Ｉｎ：Ｚｎ＝１０：３、Ｉｎ：Ｚｎ＝１０：７、及びこれらの近傍の組成が挙げられる。さらに、Ｉｎの原子数比はＺｎの原子数比以上であるとより好ましい。金属酸化物中のインジウムの原子数比を大きくすることで、トランジスタのオン電流または電界効果移動度を高めることができる。 Metal oxides that do not contain element M can be applied to the semiconductor layer 108. When the metal oxide is an In-Zn oxide, the atomic ratio of the metal elements can be, for example, In:Zn=1:1, In:Zn=2:1, In:Zn=1:2, In:Zn=3:1, In:Zn=3:2, In:Zn=2:3, In:Zn=4:1, In:Zn=4:3, In:Zn=5:1, In:Zn=5:2, In:Zn=5:3, In:Zn=5:4, In:Zn=5:6, In:Zn=5:7, In:Zn=5:8, In:Zn=5:9, In:Zn=7:1, In:Zn=10:1, In:Zn=10:3, In:Zn=10:7, and compositions close to these. Furthermore, it is more preferable that the atomic ratio of In be equal to or greater than the atomic ratio of Zn. Increasing the atomic ratio of indium in the metal oxide can increase the on-state current or field-effect mobility of the transistor.

　半導体層１０８の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行うこともできる。分析によって得られたスペクトルのピーク分離を行い、元素の同定及び定量を行うことが好ましい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が実際の含有率より低くなる、元素Ｍの含有率の定量が困難となる、または元素Ｍが検出下限未満となる場合がある。 The composition of the semiconductor layer 108 can be analyzed using, for example, energy dispersive X-ray spectrometry (EDX), X-ray photoelectron spectroscopy (XPS), inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma atomic emission spectrometry (ICP-AES). Alternatively, a combination of these techniques can be used for analysis. It is preferable to separate the peaks in the spectrum obtained by analysis and identify and quantify the elements. Note that for elements with low content, the actual content may differ from the content obtained by analysis due to the influence of analytical precision. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content, it may be difficult to quantify the content of element M, or element M may be below the detection limit.

　金属酸化物層の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物層をスパッタリング法で形成する場合、形成後の金属酸化物層の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物層における含有率が、スパッタリングターゲットにおける含有率の５０％程度にまで減少する場合がある。 The metal oxide layer can be preferably formed by sputtering or atomic layer deposition (ALD). When forming a metal oxide layer by sputtering, the composition of the formed metal oxide layer may differ from the composition of the sputtering target. In particular, the zinc content in the formed metal oxide layer may decrease to approximately 50% of the content in the sputtering target.

　半導体層１０８は、結晶性を有する金属酸化物を用いることが好ましい。結晶性を有する金属酸化物の構造として、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造、多結晶構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物を用いることにより、半導体層１０８中の欠陥準位密度を低減でき、信頼性の高い半導体装置を実現できる。 The semiconductor layer 108 preferably uses a crystalline metal oxide. Examples of crystalline metal oxide structures include a CAAC (c-axis aligned crystal) structure, a polycrystalline structure, and a nanocrystalline (nc) structure. By using a crystalline metal oxide, the density of defect states in the semiconductor layer 108 can be reduced, resulting in a highly reliable semiconductor device.

　半導体層１０８は、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いることが好ましい。 It is preferable to use CAAC-OS or nc-OS for the semiconductor layer 108.

　ＣＡＡＣ−ＯＳは、複数の層状結晶を有する。当該結晶のｃ軸は、被形成面の法線方向に配向している。半導体層１０８は、被形成面に対して平行または概略平行な層状結晶を有することが好ましい。例えば、半導体層１０８は、導電層１１２ｂの上面と接する領域においては当該上面に対して平行または概略平行な層状結晶を有し、導電層１１２ｂの側面と接する領域においては当該側面に対して平行または概略平行な層状結晶を有することが好ましい。特に、半導体層１０８は、開口部１４１において、被形成面である絶縁層１１０の側面に対して平行または概略平行な層状結晶を有することが好ましい。このような構成とすることにより、トランジスタ１００のチャネル長方向に対して、半導体層１０８の層状結晶が平行または概略平行に形成されるため、オン電流の大きいトランジスタとすることができる。 CAAC-OS has multiple layered crystals. The c-axes of the crystals are oriented in the normal direction to the surface on which the semiconductor layer 108 is formed. The semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the surface on which the semiconductor layer 108 is formed. For example, the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the top surface of the conductive layer 112b in a region in contact with the top surface of the conductive layer 112b, and layered crystals parallel or approximately parallel to the side surface of the conductive layer 112b in a region in contact with the side surface of the conductive layer 112b. In particular, the semiconductor layer 108 preferably has layered crystals parallel or approximately parallel to the side surface of the insulating layer 110, which is the surface on which the semiconductor layer 108 is formed, in the opening 141. With this structure, the layered crystals of the semiconductor layer 108 are formed parallel or approximately parallel to the channel length direction of the transistor 100, thereby enabling the transistor to have a large on-state current.

　チャネル形成領域に結晶性が高い金属酸化物を用いることで、チャネル形成領域中の欠陥準位密度を低減できる。一方、結晶性の低い金属酸化物を用いることで、大きな電流を流すことができるトランジスタを実現することができる。 By using a metal oxide with high crystallinity in the channel formation region, the density of defect states in the channel formation region can be reduced. On the other hand, by using a metal oxide with low crystallinity, it is possible to create a transistor that can pass a large current.

　金属酸化物の形成時の基板温度が高いほど、結晶性の高い金属酸化物を形成することができる。形成時の基板温度は、例えば、形成時に基板が置かれるステージの温度により調整できる。また、形成に用いる成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、結晶性の高い金属酸化物を形成することができる。 The higher the substrate temperature during metal oxide formation, the more crystalline the metal oxide that can be formed. The substrate temperature during formation can be adjusted, for example, by the temperature of the stage on which the substrate is placed during formation. Furthermore, the higher the oxygen flow rate ratio of the deposition gas used for formation, or the oxygen partial pressure in the processing chamber, the more crystalline the metal oxide that can be formed.

　半導体層１０８に金属酸化物を用いる場合、チャネル形成領域のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある）と、金属酸化物に酸素を供給して酸素欠損（ＶＯ）を修復することが重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。なお、金属酸化物に酸素を供給して酸素欠損（ＶＯ）を修復することを、加酸素化処理と記す場合がある。 When a metal oxide is used for the semiconductor layer 108, it is preferable to reduce the VOH in the channel formation region as much as possible to make it highly purified intrinsic or substantially highly purified intrinsic. To obtain a metal oxide with sufficiently reduced VOH , it is important to remove impurities such as water and hydrogen from the metal oxide (sometimes referred to as dehydration or dehydrogenation treatment) and to supply oxygen to the metal oxide to repair oxygen vacancies ( V0 ). Using a metal oxide with sufficiently reduced impurities such as V0H in the channel formation region of a transistor can provide stable electrical characteristics. Supplying oxygen to a metal oxide to repair oxygen vacancies ( V0 ) is sometimes referred to as oxygen-adding treatment.

　半導体層１０８に金属酸化物を用いる場合、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域のキャリア濃度の下限値について限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。 When a metal oxide is used for the semiconductor layer 108, the carrier concentration of the channel formation region is preferably 1×10 18 cm −3 or less, more preferably less than 1×10 17 cm −3 , further preferably less than 1×10 16 cm −3 , further preferably less than 1×10 13 cm −3 , and further preferably less than 1×10 12 cm −3 . Note that the lower limit of the carrier concentration of the channel formation region is not limited, but can be, for example, 1×10 −9 cm −3 .

　半導体層１０８の導電層１１２ａと接する領域は、トランジスタ１００のソース領域及びドレイン領域の一方として機能し、導電層１１２ｂと接する領域は他方として機能する。ソース領域及びドレイン領域は、チャネル形成領域と比較して電気抵抗が低い領域である。ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い領域、酸素欠陥密度が高い領域ともいえる。 The region of the semiconductor layer 108 in contact with the conductive layer 112a functions as one of the source and drain regions of the transistor 100, and the region in contact with the conductive layer 112b functions as the other. The source and drain regions have lower electrical resistance than the channel formation region. The source and drain regions can also be said to have a higher carrier concentration and a higher oxygen defect density than the channel formation region.

　ＯＳトランジスタは、放射線照射による電気特性の変動が小さい、つまり放射線に対する耐性が高いため、放射線が入射しうる環境においても好適に用いることができる。ＯＳトランジスタは、放射線に対する信頼性が高いともいえる。例えば、Ｘ線のフラットパネルディテクタの画素回路に、ＯＳトランジスタを好適に用いることができる。また、ＯＳトランジスタは、宇宙空間で使用する半導体装置に好適に用いることができる。放射線として、電磁放射線（例えば、Ｘ線、及びガンマ線）、及び粒子放射線（例えば、アルファ線、ベータ線、陽子線、及び中性子線）が挙げられる。 OS transistors exhibit little change in electrical characteristics due to radiation exposure, meaning they have high radiation resistance, making them suitable for use in environments where radiation may be present. It can also be said that OS transistors have high reliability against radiation. For example, OS transistors can be used favorably in pixel circuits of X-ray flat panel detectors. Furthermore, OS transistors can be used favorably in semiconductor devices used in outer space. Examples of radiation include electromagnetic radiation (e.g., X-rays and gamma rays) and particle radiation (e.g., alpha rays, beta rays, proton rays, and neutron rays).

　半導体層１０８は、半導体として機能する層状物質を有してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流が大きいトランジスタを提供することができる。 The semiconductor layer 108 may include a layered material that functions as a semiconductor. A layered material is a general term for a group of materials that have a layered crystal structure. A layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds. Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, it is possible to provide a transistor with a high on-current.

　上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタのチャネル形成領域として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。 Examples of the layered material include graphene, silicene, and chalcogenides. Chalcogenides are compounds containing chalcogen (an element belonging to Group 16). Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides. Specific examples of transition metal chalcogenides that can be used as the channel formation region of a transistor include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ) , hafnium selenide (typically HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).

　半導体層１０８は、２以上の金属酸化物層を有する積層構造とすることができる。半導体層１０８が有する２以上の金属酸化物層の組成が互いに同じ、または概略同じ構成とすることができる。組成が同じ金属酸化物層の積層構造とすることで、例えば、同じスパッタリングターゲットを用いて形成できるため、製造コストを削減できる。半導体層１０８が有する２以上の金属酸化物層の組成が同じ、または概略同じである場合、これらの金属酸化物層の境界（界面）を明確に確認できない場合がある。 The semiconductor layer 108 can have a stacked structure having two or more metal oxide layers. The two or more metal oxide layers in the semiconductor layer 108 can have the same or approximately the same composition. By using a stacked structure of metal oxide layers with the same composition, they can be formed using the same sputtering target, for example, thereby reducing manufacturing costs. If the two or more metal oxide layers in the semiconductor layer 108 have the same or approximately the same composition, the boundaries (interfaces) between these metal oxide layers may not be clearly visible.

［開口部１４１、開口部１４３］
　開口部１４１、及び開口部１４３の上面形状に限定はなく、それぞれ、例えば、円形、楕円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形などの多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形は、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図１０Ａ等に示すように、開口部１４１、及び開口部１４３の上面形状は、それぞれ、円形であることが好ましい。開口部の上面形状を円形とすることにより、開口部を形成する際の加工精度を高めることができ、微細なサイズの開口部を形成することができる。なお、本明細書等において、円形とは真円に限定されない。 [Opening 141, Opening 143]
The top surface shapes of openings 141 and 143 are not limited and may be, for example, a circle, an ellipse, a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, or other polygonal shape, or shapes with rounded corners. The polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees). As shown in FIG. 10A and other figures, the top surface shapes of openings 141 and 143 are preferably circular. By making the top surface shapes of the openings circular, the processing accuracy during the formation of the openings can be improved, allowing for the formation of openings of minute sizes. Note that, in this specification and other figures, "circular" is not limited to a perfect circle.

　本明細書等において、開口部１４１の上面形状とは、絶縁層１１０の開口部１４１側の上面端部の形状を指す。また、開口部１４３の上面形状とは、導電層１１２ｂの開口部１４３側の下面端部の形状を指す。 In this specification, the top surface shape of opening 141 refers to the shape of the top surface edge of insulating layer 110 on the opening 141 side. Furthermore, the top surface shape of opening 143 refers to the shape of the bottom surface edge of conductive layer 112b on the opening 143 side.

　図１０Ａ等に示すように、開口部１４１の上面形状と開口部１４３の上面形状とは互いに一致、または概略一致させることができる。このとき、図１０Ｂ及び図１０Ｃ等に示すように、導電層１１２ｂの開口部１４３側の下面端部は、絶縁層１１０の開口部１４１側の上面端部と一致、または概略一致することが好ましい。導電層１１２ｂの下面とは、絶縁層１１０側の面を指す。絶縁層１１０の上面とは、導電層１１２ｂ側の面を指す。なお、開口部１４１の上面形状と開口部１４３の上面形状とは互いに一致しない構成とすることもできる。なお、開口部１４１と開口部１４３の上面形状が円形であるとき、開口部１４１と開口部１４３とを同心円状とすることもできる。または、開口部１４１と開口部１４３とを同心円状でない構成とすることもできる。 As shown in Figure 10A and other figures, the top surface shapes of openings 141 and 143 can be the same or approximately the same. In this case, as shown in Figures 10B and 10C and other figures, it is preferable that the bottom surface edge of conductive layer 112b on the opening 143 side be the same or approximately the same as the top surface edge of insulating layer 110 on the opening 141 side. The bottom surface of conductive layer 112b refers to the surface on the insulating layer 110 side. The top surface of insulating layer 110 refers to the surface on the conductive layer 112b side. The top surface shapes of openings 141 and 143 can also be configured to not be the same. When the top surface shapes of openings 141 and 143 are circular, openings 141 and 143 can also be concentric. Alternatively, openings 141 and 143 can be configured not to be concentric.

　トランジスタ１００のチャネル長及びチャネル幅について、図１５Ａ及び図１５Ｂを用いて説明する。 The channel length and channel width of transistor 100 will be explained using Figures 15A and 15B.

　図１５Ｂでは、トランジスタ１００のチャネル長Ｌ１００を破線の両矢印で示している。トランジスタ１００のチャネル長Ｌ１００は、断面視における絶縁層１１０ｃの開口部１４１側の側面の長さに相当する。つまり、チャネル長Ｌ１００は、絶縁層１１０ｃの厚さＴ１１０ｃ、及び絶縁層１１０ｃの開口部１４１側の側面と絶縁層１１０ｃの被形成面（ここでは、絶縁層１１０ｂの上面）とのなす角の角度θ１１０で決まる。したがって、チャネル長Ｌ１００を露光装置の露光の最小寸法よりも小さな値とすることができ、微細なサイズのトランジスタを実現することができる。具体的には、従来のフラットパネルディスプレイの量産用の露光装置（例えば、最小寸法２μｍまたは１．５μｍ程度）では実現できなかった、極めて短いチャネル長のトランジスタを実現することができる。また、最先端のＬＳＩ技術で用いられる極めて高額な露光装置を用いることなく、チャネル長が１０ｎｍ未満のトランジスタを実現することもできる。 In Figure 15B, the channel length L100 of transistor 100 is indicated by a dashed double-headed arrow. The channel length L100 of transistor 100 corresponds to the length of the side surface of insulating layer 110c facing opening 141 in a cross-sectional view. In other words, the channel length L100 is determined by the thickness T110c of insulating layer 110c and the angle θ110 between the side surface of insulating layer 110c facing opening 141 and the surface on which insulating layer 110c is to be formed (here, the top surface of insulating layer 110b). Therefore, the channel length L100 can be set to a value smaller than the minimum exposure dimension of the exposure tool, enabling the realization of a fine-sized transistor. Specifically, it is possible to realize a transistor with an extremely short channel length that could not be realized using conventional exposure tools used in the mass production of flat panel displays (e.g., minimum dimensions of approximately 2 μm or 1.5 μm). Furthermore, it is possible to realize a transistor with a channel length of less than 10 nm without using the extremely expensive exposure tools used in cutting-edge LSI technology.

　チャネル長Ｌ１００は、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。例えば、チャネル長Ｌ１００を、１００ｎｍ以上１μｍ以下とすることもできる。 The channel length L100 can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and can be less than 3 μm, 2.5 μm or less, 2 μm or less, 1.5 μm or less, 1.2 μm or less, 1 μm or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less. For example, the channel length L100 can be 100 nm or more and 1 μm or less.

　チャネル長Ｌ１００を短くすることにより、トランジスタ１００のオン電流を大きくすることができる。トランジスタ１００を用いることにより、高速動作が可能な回路を作製することができる。さらには回路の占有面積を縮小することが可能となる。したがって、小型の半導体装置とすることができる。例えば、本発明の一態様の半導体装置を大型の表示装置、または高精細な表示装置に適用する際、配線数が増加した場合においても、各配線における信号遅延を低減することができ、表示ムラを抑制することができる。また、回路の占有面積を縮小できるため、表示装置の額縁を狭くすることができる。 By shortening the channel length L100, the on-state current of the transistor 100 can be increased. By using the transistor 100, a circuit capable of high-speed operation can be manufactured. Furthermore, the area occupied by the circuit can be reduced. Therefore, a small-sized semiconductor device can be obtained. For example, when the semiconductor device of one embodiment of the present invention is applied to a large display device or a high-resolution display device, even if the number of wirings is increased, signal delay in each wiring can be reduced, and display unevenness can be suppressed. Furthermore, since the area occupied by the circuit can be reduced, the frame of the display device can be narrowed.

　絶縁層１１０ｃの厚さＴ１１０ｃ及び角度θ１１０を調整することにより、チャネル長Ｌ１００を制御することができる。 The channel length L100 can be controlled by adjusting the thickness T110c and angle θ110 of the insulating layer 110c.

　絶縁層１１０ｃの厚さＴ１１０ｃは、例えば、５ｎｍ以上、７ｎｍ以上、または１０ｎｍ以上であって、３μｍ未満、２．５μｍ以下、２μｍ以下、１．５μｍ以下、１．２μｍ以下、１μｍ以下、５００ｎｍ以下、３００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、または２０ｎｍ以下とすることができる。 The thickness T110c of the insulating layer 110c can be, for example, 5 nm or more, 7 nm or more, or 10 nm or more, and can be less than 3 μm, 2.5 μm or less, 2 μm or less, 1.5 μm or less, 1.2 μm or less, 1 μm or less, 500 nm or less, 300 nm or less, 200 nm or less, 100 nm or less, 50 nm or less, 30 nm or less, or 20 nm or less.

　なお、角度θ１１０が９０度以下において、角度θ１１０が小さいほど、チャネル長Ｌ１００を長くすることができ、角度θ１１０が大きいほど、チャネル長Ｌ１００を短くすることができる。 Note that when the angle θ110 is 90 degrees or less, the smaller the angle θ110, the longer the channel length L100 can be, and the larger the angle θ110, the shorter the channel length L100 can be.

　図１５Ｂ等では、角度θ１１０を９０度未満で示しているが、本発明の一態様はこれに限られない。角度θ１１０を９０度または概略９０度とすることができる。これにより、トランジスタ１００のチャネル長Ｌ１００を短くすることができる。 In Figure 15B and other figures, the angle θ110 is shown as being less than 90 degrees, but this is not a limitation of one embodiment of the present invention. The angle θ110 can be set to 90 degrees or approximately 90 degrees. This allows the channel length L100 of the transistor 100 to be shortened.

　図１０Ｂ等では、断面視において、絶縁層１１０の開口部１４１側の側面の形状が直線である構成を示しているが、本発明の一態様はこれに限られない。断面視において、絶縁層１１０の開口部１４１側の側面の形状を曲線にすることができる。または、側面の形状が直線である領域と曲線である領域の双方を有する構成とすることもできる。 In Figure 10B and other figures, the shape of the side surface of the insulating layer 110 on the opening 141 side is shown as straight in a cross-sectional view, but this is not a limitation of one embodiment of the present invention. In a cross-sectional view, the shape of the side surface of the insulating layer 110 on the opening 141 side can be curved. Alternatively, the side surface can have both straight and curved regions.

　ここで、導電層１１２ｂは、開口部１４１の内側に設けないことが好ましい。具体的には、導電層１１２ｂは、絶縁層１１０の開口部１４１側の側面と接する領域を有さないことが好ましい。導電層１１２ｂを開口部１４１の内側にも設ける場合、トランジスタ１００のチャネル長Ｌ１００が絶縁層１１０ｃの側面の長さより短くなり、チャネル長Ｌ１００の制御が困難になってしまう場合がある。したがって、開口部１４３の上面形状が開口部１４１の上面形状と一致、または、上面視（平面視ともいう）において開口部１４３が開口部１４１を包含することが好ましい。 Here, it is preferable that the conductive layer 112b is not provided inside the opening 141. Specifically, it is preferable that the conductive layer 112b does not have a region in contact with the side surface of the insulating layer 110 on the opening 141 side. If the conductive layer 112b is also provided inside the opening 141, the channel length L100 of the transistor 100 becomes shorter than the length of the side surface of the insulating layer 110c, which may make it difficult to control the channel length L100. Therefore, it is preferable that the top shape of the opening 143 matches the top shape of the opening 141, or that the opening 143 encompasses the opening 141 in a top view (also referred to as a plan view).

　図１５Ａ及び図１５Ｂでは、開口部１４１の幅Ｄ１４１を二点鎖線の両矢印で示している。図１５Ａでは、開口部１４１の上面形状が円形である例を示す。このとき、幅Ｄ１４１は当該円の直径に相当し、トランジスタ１００のチャネル幅Ｗ１００は当該円の円周の長さとなる。すなわち、チャネル幅Ｗ１００は、π×Ｄ１４１となる。このように、開口部１４１の上面形状が円形であると、他の形状に比べて、チャネル幅Ｗ１００の小さいトランジスタを実現できる。 In Figures 15A and 15B, the width D141 of the opening 141 is indicated by a two-dot chain line with a double arrow. Figure 15A shows an example in which the top surface shape of the opening 141 is circular. In this case, the width D141 corresponds to the diameter of the circle, and the channel width W100 of the transistor 100 is the length of the circumference of the circle. In other words, the channel width W100 is π x D141. In this way, when the top surface shape of the opening 141 is circular, a transistor with a smaller channel width W100 can be achieved compared to other shapes.

　開口部１４１の幅Ｄ１４１は、深さ方向で変化する場合がある。開口部１４１の幅Ｄ１４１として、例えば、断面視における絶縁層１１０ｃ（または絶縁層１１０）の最も高い位置の径、最も低い位置の径、及びこれらの中間点の位置の径の３つの平均値を用いることができる。または、開口部１４１の径として、例えば、断面視における絶縁層１１０ｃ（または絶縁層１１０）の最も高い位置の径、最も低い位置の径、またはこれらの中間点の位置の径の、いずれかの径を用いることもできる。 The width D141 of the opening 141 may vary in the depth direction. The width D141 of the opening 141 may be, for example, the average value of the diameter at the highest point, the diameter at the lowest point, and the diameter at the midpoint between these three points of the insulating layer 110c (or insulating layer 110) in a cross-sectional view. Alternatively, the diameter of the opening 141 may be, for example, any of the diameters at the highest point, the diameter at the lowest point, or the diameter at the midpoint between these three points of the insulating layer 110c (or insulating layer 110) in a cross-sectional view.

　リソグラフィ法を用いて開口部１４１を形成する場合、開口部１４１の幅Ｄ１４１は露光装置の露光の最小寸法以上となる。幅Ｄ１４１は、例えば、２００ｎｍ以上、３００ｎｍ以上、４００ｎｍ以上、または、５００ｎｍ以上であって、５μｍ未満、４．５μｍ以下、４μｍ以下、３．５μｍ以下、３μｍ以下、２．５μｍ以下、２μｍ以下、１．５μｍ以下、または１μｍ以下とすることができる。 When forming the opening 141 using lithography, the width D141 of the opening 141 is equal to or greater than the minimum exposure dimension of the exposure device. The width D141 can be, for example, 200 nm or greater, 300 nm or greater, 400 nm or greater, or 500 nm or greater, and less than 5 μm, 4.5 μm or less, 4 μm or less, 3.5 μm or less, 3 μm or less, 2.5 μm or less, 2 μm or less, 1.5 μm or less, or 1 μm or less.

　なお、ここでは半導体層１０８の絶縁層１１０ｃと接する領域がチャネル形成領域として機能する構成を例に挙げて説明したが、本発明の一態様はこれに限られない。半導体層１０８の絶縁層１１０ｂと接する領域もチャネル形成領域として機能してもよい。同様に、絶縁層１１０ｄと接する領域もチャネル形成領域として機能してもよい。 Note that although the example described here is a structure in which the region of the semiconductor layer 108 in contact with the insulating layer 110c functions as a channel formation region, one embodiment of the present invention is not limited to this. The region of the semiconductor layer 108 in contact with the insulating layer 110b may also function as a channel formation region. Similarly, the region in contact with the insulating layer 110d may also function as a channel formation region.

［導電層１１２ａ、導電層１１２ｂ、導電層１０４］
　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、単層構造、または２層以上の積層構造とすることができる。導電層１１２ａ、導電層１１２ｂ、及び導電層１０４に用いることができる材料として、それぞれ、例えば、クロム、銅、アルミニウム、金、銀、亜鉛、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルト、モリブデン、及びニオブの一または複数、並びに前述した金属の一または複数を成分とする合金が挙げられる。導電層１１２ａ、導電層１１２ｂ、及び導電層１０４には、それぞれ、銅、銀、金、及びアルミニウムのうち一または複数を含む、電気抵抗率の低い導電材料を好適に用いることができる。特に、銅またはアルミニウムは量産性に優れるため好ましい。 [Conductive layer 112a, conductive layer 112b, conductive layer 104]
The conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each have a single-layer structure or a stacked structure of two or more layers. Examples of materials that can be used for the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 include, for example, one or more of chromium, copper, aluminum, gold, silver, zinc, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt, molybdenum, and niobium, and alloys containing one or more of the above metals. The conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each be preferably made of a conductive material with low electrical resistivity, including one or more of copper, silver, gold, and aluminum. Copper or aluminum is particularly preferred because of its excellent mass productivity.

　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４にはそれぞれ、酸化物導電体を用いることができる。 The conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can each be made of an oxide conductor.

　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、前述の酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜と、の積層構造とすることができる。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。 The conductive layers 112a, 112b, and 104 can each have a stacked structure of a conductive film containing the oxide conductor (metal oxide) described above and a conductive film containing a metal or alloy. By using a conductive film containing a metal or alloy, wiring resistance can be reduced.

　導電層１１２ａ、導電層１１２ｂ、及び導電層１０４はそれぞれ、Ｃｕ−Ｘ合金膜（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、またはＴｉ）を適用することもできる。Ｃｕ−Ｘ合金膜を用いることで、ウェットエッチング法により加工できるため、製造コストを削減できる。 Conductive layer 112a, conductive layer 112b, and conductive layer 104 can each be a Cu-X alloy film (X is Mn, Ni, Cr, Fe, Co, Mo, Ta, or Ti). Using a Cu-X alloy film allows processing by wet etching, reducing manufacturing costs.

　なお、導電層１１２ａ、導電層１１２ｂ、及び導電層１０４は互いに同じ材料を用いることができる。または、これらの少なくとも一つに異なる材料を用いることもできる。 Note that the conductive layer 112a, the conductive layer 112b, and the conductive layer 104 can be made of the same material. Alternatively, at least one of these layers can be made of a different material.

　導電層１１２ａ及び導電層１１２ｂはそれぞれ、半導体層１０８と接する領域を有する。半導体層１０８に酸化物半導体を用いる場合、導電層１１２ａまたは導電層１１２ｂに酸化されやすい金属（例えば、アルミニウム）を用いると、導電層１１２ａまたは導電層１１２ｂと半導体層１０８との間に絶縁性の酸化物（例えば、酸化アルミニウム）が形成され、これらの導通を妨げる恐れがある。そのため、導電層１１２ａ及び導電層１１２ｂには、酸化されにくい導電材料、酸化されても電気抵抗が低く保たれる導電材料、または酸化物導電体を用いることが好ましい。 The conductive layer 112a and the conductive layer 112b each have a region in contact with the semiconductor layer 108. When an oxide semiconductor is used for the semiconductor layer 108, if a metal that is easily oxidized (e.g., aluminum) is used for the conductive layer 112a or the conductive layer 112b, an insulating oxide (e.g., aluminum oxide) may be formed between the conductive layer 112a or the conductive layer 112b and the semiconductor layer 108, preventing electrical conduction therebetween. Therefore, it is preferable to use a conductive material that is not easily oxidized, a conductive material that maintains low electrical resistance even when oxidized, or an oxide conductor for the conductive layer 112a and the conductive layer 112b.

　導電層１１２ａ及び導電層１１２ｂには、それぞれ、例えば、チタン、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物を用いることが好ましい。これらは、酸化されにくい導電材料、または、酸化されても電気抵抗が低く保たれる材料であるため、好ましい。なお、導電層１１２ａまたは導電層１１２ｂが積層構造である場合、少なくとも半導体層１０８と接する層に、酸化されにくい導電材料を用いることが好ましい。 For conductive layer 112a and conductive layer 112b, it is preferable to use, for example, titanium, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, or oxide containing lanthanum and nickel. These are preferable because they are conductive materials that are resistant to oxidation or materials that maintain low electrical resistance even when oxidized. Note that when conductive layer 112a or conductive layer 112b has a stacked structure, it is preferable to use a conductive material that is resistant to oxidation at least for the layer in contact with semiconductor layer 108.

　導電層１１２ａ及び導電層１１２ｂには、それぞれ、前述の酸化物導電体を用いることができる。具体的には、酸化インジウム、酸化亜鉛、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、シリコンを含むＩｎ−Ｓｎ酸化物、ガリウムを添加した酸化亜鉛などの酸化物導電体を用いることができる。 The conductive layer 112a and the conductive layer 112b can each be made of the oxide conductors described above. Specifically, oxide conductors such as indium oxide, zinc oxide, ITO, In-Zn oxide, In-W oxide, In-W-Zn oxide, In-Ti oxide, In-Ti-Sn oxide, In-Sn oxide containing silicon, and zinc oxide doped with gallium can be used.

　導電層１１２ａ及び導電層１１２ｂにはそれぞれ、窒化物導電体を用いることもできる。窒化物導電体として、例えば、窒化タンタル、及び窒化チタンが挙げられる。また、導電層１０４に、前述の窒化物導電体を用いることができる。 Nitride conductors can also be used for conductive layer 112a and conductive layer 112b. Examples of nitride conductors include tantalum nitride and titanium nitride. Furthermore, the aforementioned nitride conductors can also be used for conductive layer 104.

［基板１０２］
　基板１０２の材質に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコン、または炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、石英基板、サファイア基板、セラミック基板、または樹脂基板を、基板１０２として用いることができる。また、基板１０２として、半導体素子が設けられている基板を用いることができる。基板１０２として、表面に絶縁膜が形成された基板を用いることができる。なお、基板１０２の形状は特に限定されず、例えば、円形または角形とすることができる。 [Substrate 102]
Although there are no significant limitations on the material of the substrate 102, it is necessary that the material have at least heat resistance sufficient to withstand subsequent heat treatment. For example, a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, or a resin substrate can be used as the substrate 102. Alternatively, a substrate on which a semiconductor element is provided can be used as the substrate 102. Alternatively, a substrate on which an insulating film is formed on the surface can be used as the substrate 102. The shape of the substrate 102 is not particularly limited, and can be, for example, circular or rectangular.

　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成することができる。または、基板１０２とトランジスタ１００等の間に剥離層を設けることができる。剥離層を設けることにより、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載することができる。その際、トランジスタ１００等を耐熱性の低い基板、または可撓性基板にも転載できる。 A flexible substrate can be used as the substrate 102, and the transistor 100 and the like can be formed directly on the flexible substrate. Alternatively, a peeling layer can be provided between the substrate 102 and the transistor 100 and the like. By providing the peeling layer, after a semiconductor device is partially or entirely completed on the substrate, it can be separated from the substrate 102 and transferred to another substrate. In this case, the transistor 100 and the like can also be transferred to a substrate with low heat resistance or a flexible substrate.

　以下では、前述の構成例と一部の構成が異なる半導体装置の構成例について、説明する。なお、以下では、前述の構成例と重複する部分は説明を省略する場合がある。また、以下で示す図面において、前述の構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。 The following describes an example configuration of a semiconductor device that differs in some respects from the previously described example configuration. Note that the following description may omit portions that overlap with the previously described example configuration. Furthermore, in the drawings shown below, portions that have the same function as the previously described example configuration are indicated with the same hatching pattern and may not be assigned reference numerals.

　なお、ここで示した絶縁層１０６の構成は、他の構成例にも適用できる。 Note that the configuration of the insulating layer 106 shown here can also be applied to other configuration examples.

＜構成例２＞
　本発明の一態様である半導体装置２０Ｄの断面図を、図１７Ａ及び図１７Ｂに示す。半導体装置２０Ｄの上面図は、図１０Ａを参照できる。図１７Ａは、図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１７Ｂは、図１０Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図である。 <Configuration Example 2>
17A and 17B are cross-sectional views of a semiconductor device 20D according to one embodiment of the present invention. For a top view of the semiconductor device 20D, refer to FIG. 10A. FIG. 17A is a cross-sectional view of a cut surface taken along dashed dotted line A1-A2 in FIG. 10A , and FIG. 17B is a cross-sectional view of a cut surface taken along dashed dotted line B1-B2 in FIG. 10A .

　半導体装置２０Ｄは、トランジスタ１００と、絶縁層１１０と、絶縁層１０９と、を有する。半導体装置２０Ｄは、基板１０２と導電層１１２ａとの間に絶縁層１０９を有する点で、図１３Ａ等に示す半導体装置２０Ｃと主に異なる。 Semiconductor device 20D has a transistor 100, an insulating layer 110, and an insulating layer 109. Semiconductor device 20D differs mainly from semiconductor device 20C shown in Figure 13A etc. in that it has an insulating layer 109 between the substrate 102 and the conductive layer 112a.

　基板１０２上に絶縁層１０９が設けられ、絶縁層１０９上に導電層１１２ａが設けられ、導電層１１２ａ上に絶縁層１１０が設けられる。絶縁層１０９は、導電層１１２ａの下面及び絶縁層１１０の下面と接する領域を有する。導電層１１２ａは、絶縁層１０９及び絶縁層１１０のそれぞれと接し、これらに挟持される領域を有する。絶縁層１１０は、導電層１１２ａの上面及び側面、絶縁層１０９の上面、半導体層１０８の側面、導電層１１２ｂの下面、並びに絶縁層１０６の下面と接する領域を有する。 An insulating layer 109 is provided on the substrate 102, a conductive layer 112a is provided on the insulating layer 109, and an insulating layer 110 is provided on the conductive layer 112a. The insulating layer 109 has regions that contact the bottom surface of the conductive layer 112a and the bottom surface of the insulating layer 110. The conductive layer 112a has regions that contact the insulating layer 109 and the insulating layer 110, respectively, and are sandwiched between them. The insulating layer 110 has regions that contact the top and side surfaces of the conductive layer 112a, the top surface of the insulating layer 109, the side surfaces of the semiconductor layer 108, the bottom surface of the conductive layer 112b, and the bottom surface of the insulating layer 106.

　絶縁層１０９は、半導体層１０８の電気抵抗を低くする不純物（例えば、水及び水素）を放出する材料を用いることが好ましい。絶縁層１０９は、絶縁層１１０ａ及び絶縁層１１０ｅに用いることができる材料を用いることができる。絶縁層１０９は、例えば、窒化シリコンまたは窒化酸化シリコンを好適に用いることができる。 The insulating layer 109 is preferably made of a material that releases impurities (e.g., water and hydrogen) that reduce the electrical resistance of the semiconductor layer 108. The insulating layer 109 can be made of the same material that can be used for the insulating layer 110a and the insulating layer 110e. For example, silicon nitride or silicon nitride oxide can be suitably used for the insulating layer 109.

　絶縁層１０９から放出される不純物は、導電層１１２ａの絶縁層１０９と接する領域に拡散する。また、導電層１１２ａに拡散した不純物は、半導体層１０８の導電層１１２ａと接する領域に拡散する。これにより、半導体層１０８の導電層１１２ａと接する領域、つまりソース領域及びドレイン領域の一方の電気抵抗を低くすることができる。したがって、オン電流の大きいトランジスタとすることができ、高速に動作する半導体装置とすることができる。 Impurities released from the insulating layer 109 diffuse into the region of the conductive layer 112a that contacts the insulating layer 109. Furthermore, the impurities diffused into the conductive layer 112a diffuse into the region of the semiconductor layer 108 that contacts the conductive layer 112a. This reduces the electrical resistance of the region of the semiconductor layer 108 that contacts the conductive layer 112a, i.e., one of the source and drain regions. This allows for a transistor with a large on-state current and a semiconductor device that operates at high speed.

　半導体層１０８に金属酸化物を用いる場合、絶縁層１０９が放出する不純物は水素を含むとより好ましい。絶縁層１０９から導電層１１２ａを介して半導体層１０８に拡散した水素により、半導体層１０８の導電層１１２ａと接する領域のキャリア濃度が高くなり、ソース領域及びドレイン領域の一方の電気抵抗を低くすることができる。 When a metal oxide is used for the semiconductor layer 108, it is more preferable that the impurities released by the insulating layer 109 include hydrogen. Hydrogen diffused from the insulating layer 109 to the semiconductor layer 108 via the conductive layer 112a increases the carrier concentration in the region of the semiconductor layer 108 that contacts the conductive layer 112a, thereby reducing the electrical resistance of one of the source and drain regions.

　絶縁層１０９は、導電層１１２ａの電気抵抗を低くする不純物を放出する材料を用いるとより好ましい。これにより、導電層１１２ａの電気抵抗を低くすることができる。例えば、導電層１１２ａに金属酸化物を用いる場合、当該不純物は水素を含むとより好ましい。これにより、導電層１１２ａのキャリア濃度が高くなり、電気抵抗を低くすることができる。また、導電層１１２ａは配線として機能することができ、配線抵抗の低い半導体装置とすることができる。なお、導電層１１２ａの電気抵抗を低くする不純物は、半導体層１０８の電気抵抗を低くする不純物と同じであってもよく、異なってもよい。 The insulating layer 109 is preferably made of a material that emits impurities that reduce the electrical resistance of the conductive layer 112a. This can reduce the electrical resistance of the conductive layer 112a. For example, when a metal oxide is used for the conductive layer 112a, the impurities preferably contain hydrogen. This increases the carrier concentration of the conductive layer 112a, reducing the electrical resistance. The conductive layer 112a can also function as wiring, resulting in a semiconductor device with low wiring resistance. Note that the impurities that reduce the electrical resistance of the conductive layer 112a may be the same as or different from the impurities that reduce the electrical resistance of the semiconductor layer 108.

　導電層１１２ａに用いることができる材料は前述の通りである。なお、導電層１１２ａは不純物を透過しやすいことがより好ましい。導電層１１２ａは不純物を吸着しにくいことがより好ましい。 The materials that can be used for the conductive layer 112a are as described above. It is more preferable that the conductive layer 112a be easily permeable to impurities. It is more preferable that the conductive layer 112a be less likely to adsorb impurities.

　絶縁層１１０ｂは、絶縁層１０９の上面、並びに導電層１１２ａの上面及び側面と接する領域を有する。これにより、絶縁層１０９及び導電層１１２ａに含まれる不純物が、絶縁層１１０ｃを介して、半導体層１０８のチャネル形成領域に拡散することを抑制できる。 Insulating layer 110b has regions that contact the top surface of insulating layer 109 and the top and side surfaces of conductive layer 112a. This prevents impurities contained in insulating layer 109 and conductive layer 112a from diffusing into the channel formation region of semiconductor layer 108 via insulating layer 110c.

　絶縁層１０９は、絶縁層１１０ｂより水素の含有量が多い領域を有することが好ましい。絶縁層１１０ｂの膜密度は、絶縁層１０９の膜密度より高いことが好ましい。絶縁層１０９については、絶縁層１１０ａ及び絶縁層１１０ｅに係る記載を参照することができる。 The insulating layer 109 preferably has a region with a higher hydrogen content than the insulating layer 110b. The film density of the insulating layer 110b is preferably higher than the film density of the insulating layer 109. For the insulating layer 109, the descriptions regarding the insulating layer 110a and the insulating layer 110e can be referred to.

　なお、絶縁層１０９から放出された不純物が、導電層１１２ａ、並びに半導体層１０８のソース領域及びドレイン領域の一方を介して、チャネル形成領域に拡散する場合がある。しかしながら、少なくとも半導体層１０８の絶縁層１１０ｃと接する領域には絶縁層１１０ｃから酸素が供給されるため、チャネル形成領域の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。これにより、しきい値電圧がシフトすることが抑制され、小さいカットオフ電流と、大きいオン電流が両立したトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した半導体装置とすることができる。 Note that impurities released from the insulating layer 109 may diffuse into the channel formation region through the conductive layer 112a and one of the source region and the drain region of the semiconductor layer 108. However, oxygen is supplied from the insulating layer 110c to at least the region of the semiconductor layer 108 in contact with the insulating layer 110c, so that oxygen vacancies ( VO ) and VOH in the channel formation region can be reduced. This suppresses a shift in threshold voltage, and a transistor with both a small cutoff current and a large on-current can be obtained. Therefore, a semiconductor device with both low power consumption and high performance can be obtained.

　図１７Ａ等では、絶縁層１１０が絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ及び絶縁層１１０ｅの４層構造を有する構成を示しているが、本発明の一態様はこれに限られない。例えば、絶縁層１１０が絶縁層１１０ａ、絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ及び絶縁層１１０ｅを有する構成とすることができる。または、絶縁層１１０が絶縁層１１０ｂ、絶縁層１１０ｃ及び絶縁層１１０ｄを有する構成とすることができる。 In Figure 17A and other figures, the insulating layer 110 has a four-layer structure including insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e, but one embodiment of the present invention is not limited to this. For example, the insulating layer 110 can have insulating layer 110a, insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e. Alternatively, the insulating layer 110 can have insulating layer 110b, insulating layer 110c, and insulating layer 110d.

　なお、ここで示した絶縁層１０９の構成は、他の構成例にも適用できる。 Note that the configuration of the insulating layer 109 shown here can also be applied to other configuration examples.

＜構成例３＞
　本発明の一態様である半導体装置２０Ｅの断面図を、図１８Ａに示す。半導体装置２０Ｅの上面図は、図１０Ａを参照できる。図１８Ａは、図１０Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図である。 <Configuration Example 3>
18A is a cross-sectional view of a semiconductor device 20E according to one embodiment of the present invention. For a top view of the semiconductor device 20E, refer to FIG. 10A. FIG. 18A is a cross-sectional view of a cut surface taken along dashed dotted line A1-A2 in FIG. 10A.

　半導体装置２０Ｅは、トランジスタ１００Ｄと、絶縁層１１０と、を有する。トランジスタ１００Ｄは、半導体層１０８が積層構造を有する点で、図１７Ａ等に示すトランジスタ１００と主に異なる。 The semiconductor device 20E includes a transistor 100D and an insulating layer 110. The transistor 100D differs mainly from the transistor 100 shown in FIG. 17A etc. in that the semiconductor layer 108 has a stacked structure.

　図１８Ａは、半導体層１０８が半導体層１０８ａと、半導体層１０８ａ上の半導体層１０８ｂと、半導体層１０８ｂ上の半導体層１０８ｃとの３層構造を有する構成を示している。 FIG. 18A shows a configuration in which the semiconductor layer 108 has a three-layer structure consisting of a semiconductor layer 108a, a semiconductor layer 108b on semiconductor layer 108a, and a semiconductor layer 108c on semiconductor layer 108b.

　半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃはそれぞれ、半導体層１０８で挙げた材料を用いることができる。半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃはそれぞれ、半導体特性を示す金属酸化物を有することが好ましい。 The semiconductor layer 108a, the semiconductor layer 108b, and the semiconductor layer 108c can each be made of the materials listed for the semiconductor layer 108. It is preferable that the semiconductor layer 108a, the semiconductor layer 108b, and the semiconductor layer 108c each contain a metal oxide that exhibits semiconducting properties.

　半導体層１０８ａが有する第１の金属酸化物、半導体層１０８ｂが有する第２の金属酸化物、及び半導体層１０８ｃが有する第３の金属酸化物のバンドギャップはそれぞれ、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。 The band gap of each of the first metal oxide in the semiconductor layer 108a, the second metal oxide in the semiconductor layer 108b, and the third metal oxide in the semiconductor layer 108c is preferably 2.0 eV or more, and more preferably 2.5 eV or more.

　第１の金属酸化物のバンドギャップは、第２の金属酸化物のバンドギャップより大きいことが好ましい。第３の金属酸化物のバンドギャップは、第２の金属酸化物のバンドギャップより大きいことが好ましい。半導体層１０８ｂが、半導体層１０８ｂよりもバンドギャップの大きい半導体層１０８ａと半導体層１０８ｃに挟持され、埋め込みチャネルの構成とすることができる。これにより、半導体層１０８において、主な電流経路は半導体層１０８ｂとなる。 The band gap of the first metal oxide is preferably larger than the band gap of the second metal oxide. The band gap of the third metal oxide is preferably larger than the band gap of the second metal oxide. Semiconductor layer 108b can be sandwiched between semiconductor layers 108a and 108c, which have larger band gaps than semiconductor layer 108b, to form a buried channel. As a result, the main current path in semiconductor layer 108 is semiconductor layer 108b.

　第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましく、さらには０．５ｅＶ以上が好ましい。第３の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましく、さらには０．５ｅＶ以上が好ましい。 The difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, even more preferably 0.3 eV or more, and even more preferably 0.5 eV or more. The difference between the band gap of the third metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, even more preferably 0.3 eV or more, and even more preferably 0.5 eV or more.

　第１の金属酸化物の伝導帯下端は、第２の金属酸化物の伝導帯下端より真空準位に近いことが好ましい。第３の金属酸化物の伝導帯下端は、第２の金属酸化物の伝導帯下端より真空準位に近いことが好ましい。言い換えると、第１の金属酸化物の電子親和力は、第２の金属酸化物の電子親和力より小さいことが好ましい。第３の金属酸化物の電子親和力は、第２の金属酸化物の電子親和力より小さいことが好ましい。 The conduction band minimum of the first metal oxide is preferably closer to the vacuum level than the conduction band minimum of the second metal oxide. The conduction band minimum of the third metal oxide is preferably closer to the vacuum level than the conduction band minimum of the second metal oxide. In other words, the electron affinity of the first metal oxide is preferably smaller than the electron affinity of the second metal oxide. The electron affinity of the third metal oxide is preferably smaller than the electron affinity of the second metal oxide.

　第１の金属酸化物、第２の金属酸化物及び第３の金属酸化物のバンドギャップの評価には、分光光度計による光学評価、分光エリプソメトリ、フォトルミネッセンス法、Ｘ線光電子分光法（ＸＰＳ、またはＥＳＣＡ）、またはＸ線吸収微細構造（ＸＡＦＳ：Ｘ−ｒａｙ　Ａｂｓｏｒｐｔｉｏｎ　Ｆｉｎｅ　Ｓｔｒｕｃｔｕｒｅ）を用いることができる。または、これらの手法を複数組み合わせて分析を行うこともできる。電子親和力または伝導帯下端は、真空準位と価電子帯上端のエネルギーとの差であるイオン化ポテンシャルと、バンドギャップから求めることができる。イオン化ポテンシャルの評価には、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。 The band gaps of the first metal oxide, second metal oxide, and third metal oxide can be evaluated using optical evaluation with a spectrophotometer, spectroscopic ellipsometry, photoluminescence, X-ray photoelectron spectroscopy (XPS or ESCA), or X-ray absorption fine structure (XAFS). Alternatively, analysis can be performed by combining multiple of these techniques. The electron affinity or conduction band minimum can be determined from the ionization potential, which is the energy difference between the vacuum level and the top of the valence band, and the band gap. The ionization potential can be evaluated using, for example, ultraviolet photoelectron spectroscopy (UPS).

　絶縁層１１０と半導体層１０８の界面及びその近傍には、不純物または欠陥に起因するトラップ準位が形成されうる。当該不純物として、開口部１４１を形成する際に用いるエッチャントまたはエッチングガスの残留成分、及び開口部１４１を形成する際に絶縁層１１０の側面に付着する導電層１１２ａ及び導電層１１２ｂの成分が挙げられる。半導体層１０８ｂと絶縁層１１０の間に半導体層１０８ａを設けることにより、半導体層１０８ｂと当該トラップ準位を遠ざけることができる。 Trap levels due to impurities or defects can form at and near the interface between the insulating layer 110 and the semiconductor layer 108. Examples of such impurities include residual components of the etchant or etching gas used to form the opening 141, and components of the conductive layers 112a and 112b that adhere to the side surfaces of the insulating layer 110 when forming the opening 141. By providing the semiconductor layer 108a between the semiconductor layer 108b and the insulating layer 110, the semiconductor layer 108b can be kept away from the trap levels.

　絶縁層１０６と半導体層１０８の界面及びその近傍には、絶縁層１０６の形成の際にダメージが加わる場合がある。これにより、絶縁層１０６と半導体層１０８の界面及びその近傍にトラップ準位が形成されうる。半導体層１０８ｂと絶縁層１０６の間に半導体層１０８ｃを設けることにより、半導体層１０８ｂと当該トラップ準位を遠ざけることができる。 Damage may occur at the interface between the insulating layer 106 and the semiconductor layer 108 and its vicinity when the insulating layer 106 is formed. This can result in the formation of trap levels at the interface between the insulating layer 106 and the semiconductor layer 108 and its vicinity. By providing the semiconductor layer 108c between the semiconductor layer 108b and the insulating layer 106, it is possible to distance the semiconductor layer 108b from the trap levels.

　半導体層１０８の主な電流経路である半導体層１０８ｂを、半導体層１０８ａ及び半導体層１０８ｃで挟持することにより、半導体層１０８ｂの界面及び界面近傍のトラップ準位を少なくすることができる。これにより、オン電流が大きく、かつ信頼性の高いトランジスタとすることができる。したがって、高速動作と高い信頼性が両立した半導体装置とすることができる。 By sandwiching semiconductor layer 108b, which is the main current path of semiconductor layer 108, between semiconductor layers 108a and 108c, it is possible to reduce trap levels at and near the interface of semiconductor layer 108b. This allows for a transistor with a large on-state current and high reliability. Therefore, it is possible to provide a semiconductor device that combines high-speed operation with high reliability.

　第１の金属酸化物の組成は、第２の金属酸化物の組成と異なることが好ましい。第３の金属酸化物の組成は、第２の金属酸化物の組成と異なることが好ましい。金属酸化物の組成を異ならせることで、バンドギャップを調整することができる。具体的には、第１の金属酸化物における元素Ｍの含有率、及び第３の金属酸化物における元素Ｍの含有率はそれぞれ、第２の金属酸化物における元素Ｍの含有率より高いことが好ましい。これにより、第１の金属酸化物のバンドギャップ、及び第３の金属酸化物のバンドギャップをそれぞれ、第２の金属酸化物のバンドギャップより大きくすることができる。 The composition of the first metal oxide is preferably different from the composition of the second metal oxide. The composition of the third metal oxide is preferably different from the composition of the second metal oxide. By varying the compositions of the metal oxides, the band gap can be adjusted. Specifically, the content of element M in the first metal oxide and the content of element M in the third metal oxide are preferably higher than the content of element M in the second metal oxide. This allows the band gap of the first metal oxide and the band gap of the third metal oxide to be larger than the band gap of the second metal oxide.

　第２の金属酸化物におけるインジウムの含有率は、第１の金属酸化物におけるインジウムの含有率、及び第３の金属酸化物におけるインジウムの含有率のそれぞれより高いことが好ましい。これにより、オン電流が大きいトランジスタとすることができる。 The indium content in the second metal oxide is preferably higher than the indium content in the first metal oxide and the indium content in the third metal oxide. This allows for a transistor with a large on-state current.

　例えば、第１の金属酸化物及び第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とする場合、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝４０：１：１０［原子数比］またはその近傍の組成とすることができる。または、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１０：１：１０［原子数比］またはその近傍の組成とすることができる。または、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１０：１：４０［原子数比］またはその近傍の組成とすることができる。元素Ｍとして、ガリウム、アルミニウム、及びスズの一または複数を用いることが特に好ましい。なお、第１の金属酸化物における元素Ｍ、第２の金属酸化物における元素Ｍ、及び第３の金属酸化物における元素Ｍは互いに同じであってもよく、一部または全てが異なってもよい。また、第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物の一以上が複数の元素Ｍを有する場合、当該元素Ｍの各元素が他の金属酸化物が有する元素Ｍと同じであってもよく、一部または全てが異なってもよい。 For example, when the first metal oxide and the second metal oxide are In-M-Zn oxides, the first metal oxide can have a composition of In:M:Zn = 1:1:1 [atomic ratio] or thereabout, and the second metal oxide can have a composition of In:M:Zn = 40:1:10 [atomic ratio] or thereabout. Alternatively, the first metal oxide can have a composition of In:M:Zn = 1:1:1 [atomic ratio] or thereabout, and the second metal oxide can have a composition of In:M:Zn = 10:1:10 [atomic ratio] or thereabout. Alternatively, the first metal oxide can have a composition of In:M:Zn = 1:1:1 [atomic ratio] or thereabout, and the second metal oxide can have a composition of In:M:Zn = 10:1:40 [atomic ratio] or thereabout. It is particularly preferable to use one or more of gallium, aluminum, and tin as the element M. The element M in the first metal oxide, the element M in the second metal oxide, and the element M in the third metal oxide may be the same as one another, or some or all of them may be different. Furthermore, when one or more of the first metal oxide, the second metal oxide, and the third metal oxide contain multiple elements M, each of the elements M may be the same as the element M contained in the other metal oxide, or some or all of them may be different.

　より具体的には、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｓｎ：Ｚｎ＝４０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｓｎ：Ｚｎ＝１０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｓｎ：Ｚｎ＝１０：１：４０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。 More specifically, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout, the second metal oxide can preferably have a composition of In:Sn:Zn = 40:1:10 [atomic ratio] or thereabout, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout. Alternatively, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout, the second metal oxide can preferably have a composition of In:Sn:Zn = 10:1:10 [atomic ratio] or thereabout, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout. Alternatively, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or a composition close to that, the second metal oxide can preferably have a composition of In:Sn:Zn = 10:1:40 [atomic ratio] or a composition close to that, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or a composition close to that.

　第２の金属酸化物が元素Ｍを含まない構成とすることができる。例えば、第２の金属酸化物をＩｎ−Ｚｎ酸化物とし、第１の金属酸化物及び第３の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることができる。具体的には、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｚｎ＝１：４［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成を好適に用いることができる。 The second metal oxide may be configured to not contain the element M. For example, the second metal oxide may be an In-Zn oxide, and the first and third metal oxides may be In-M-Zn oxides. Specifically, the first metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout, the second metal oxide may have an In:Zn=4:1 (atomic ratio) or a composition thereabout, and the third metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout. Alternatively, the first metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout, the second metal oxide may have an In:Zn=1:1 (atomic ratio) or a composition thereabout, and the third metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout. Alternatively, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or a composition close to that, the second metal oxide can preferably have a composition of In:Zn = 1:4 [atomic ratio] or a composition close to that, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or a composition close to that.

　半導体層１０８ｂの厚さは、半導体層１０８ａの厚さより厚く、かつ半導体層１０８ｃの厚さより厚いことが好ましい。主な電流経路である半導体層１０８ｂの厚さを厚くすることにより、オン電流の大きいトランジスタとすることができる。しかしながら、厚さが厚すぎる場合、半導体層１０８ｂ中の酸素欠損（ＶＯ）及びＶＯＨの量が、絶縁層１１０から供給される酸素によって修復される酸素欠損（ＶＯ）及びＶＯＨの量よりも多くなる恐れがある。半導体層１０８ｂの厚さは、１ｎｍ以上５０ｎｍ以下が好ましく、さらには３ｎｍ以上３０ｎｍ以下が好ましく、さらには３ｎｍ以上２０ｎｍ以下が好ましく、さらには５ｎｍ以上２０ｎｍ以下が好ましく、さらには５ｎｍ以上１５ｎｍ以下が好ましい。 The thickness of the semiconductor layer 108b is preferably thicker than the thickness of the semiconductor layer 108a and thicker than the thickness of the semiconductor layer 108c. By increasing the thickness of the semiconductor layer 108b, which is the main current path, a transistor with a large on-state current can be obtained. However, if the thickness is too thick, the amount of oxygen vacancies ( VO ) and VOH in the semiconductor layer 108b may be greater than the amount of oxygen vacancies ( VO ) and VOH repaired by oxygen supplied from the insulating layer 110. The thickness of the semiconductor layer 108b is preferably 1 nm to 50 nm, more preferably 3 nm to 30 nm, further preferably 3 nm to 20 nm, further preferably 5 nm to 20 nm, and further preferably 5 nm to 15 nm.

　半導体層１０８ｃの厚さは、半導体層１０８ａの厚さより厚いことが好ましい。半導体層１０８ｃの厚さを厚くすることにより、絶縁層１０６と半導体層１０８の界面及びその近傍に形成されうるトラップ準位と半導体層１０８ｂを遠ざけることができる。また、絶縁層１０６の形成の際に半導体層１０８ｂにダメージが加わることを抑制することができる。半導体層１０８ｃの厚さが厚すぎると、ゲート電極として機能する導電層１０４と、半導体層１０８ｂとの距離が長くなり、オン電流が小さくなってしまう場合がある。半導体層１０８ｃの厚さは、１ｎｍ以上３０ｎｍ以下が好ましく、さらには１ｎｍ以上２０ｎｍ以下が好ましく、さらには１ｎｍ以上１０ｎｍ以下が好ましく、さらには２ｎｍ以上１０ｎｍ以下が好ましい。 The thickness of the semiconductor layer 108c is preferably thicker than the thickness of the semiconductor layer 108a. Increasing the thickness of the semiconductor layer 108c can distance the semiconductor layer 108b from trap levels that may be formed at the interface between the insulating layer 106 and the semiconductor layer 108 and in the vicinity thereof. This also prevents damage to the semiconductor layer 108b during the formation of the insulating layer 106. If the thickness of the semiconductor layer 108c is too thick, the distance between the conductive layer 104, which functions as a gate electrode, and the semiconductor layer 108b increases, which may result in a small on-state current. The thickness of the semiconductor layer 108c is preferably 1 nm to 30 nm, more preferably 1 nm to 20 nm, even more preferably 1 nm to 10 nm, and even more preferably 2 nm to 10 nm.

　絶縁層１１０に含まれる酸素は、半導体層１０８ａを介して、半導体層１０８ｂに供給される。したがって、半導体層１０８ａは酸素が透過しやすいことが好ましい。半導体層１０８ａの厚さを半導体層１０８ｃの厚さより薄くすることにより、絶縁層１１０に含まれる酸素を、効率的に半導体層１０８ｂに供給することができる。これにより、主な電流経路である半導体層１０８ｂ中の酸素欠損（ＶＯ）及びＶＯＨを低減することができる。半導体層１０８ａの厚さが薄すぎると、絶縁層１１０と半導体層１０８の界面及び界面近傍のトラップ準位と、主な電流経路である半導体層１０８ｂとの距離が短くなり、オン電流が小さくなってしまう場合がある。また、信頼性が悪化してしまう場合がある。半導体層１０８ａの厚さは、０．１ｎｍ以上１０ｎｍ以下が好ましく、さらには０．３ｎｍ以上５ｎｍ以下が好ましく、さらには０．５ｎｍ以上５ｎｍ以下が好ましく、さらには０．５ｎｍ以上３ｎｍ以下が好ましい。 Oxygen contained in the insulating layer 110 is supplied to the semiconductor layer 108b through the semiconductor layer 108a. Therefore, it is preferable that the semiconductor layer 108a be easily permeable to oxygen. By making the thickness of the semiconductor layer 108a thinner than the thickness of the semiconductor layer 108c, oxygen contained in the insulating layer 110 can be efficiently supplied to the semiconductor layer 108b. This reduces oxygen vacancies ( VO ) and VOH in the semiconductor layer 108b, which are the main current path. If the thickness of the semiconductor layer 108a is too thin, the distance between the interface between the insulating layer 110 and the semiconductor layer 108 and the trap levels at or near the interface and the semiconductor layer 108b, which is the main current path, becomes shorter, which may result in a smaller on-state current. Furthermore, reliability may be reduced. The thickness of the semiconductor layer 108a is preferably 0.1 nm to 10 nm, more preferably 0.3 nm to 5 nm, even more preferably 0.5 nm to 5 nm, and even more preferably 0.5 nm to 3 nm.

　半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃはそれぞれ、結晶性を有するとより好ましい。半導体層１０８ａが結晶性を有することにより、その上に形成される半導体層１０８ｂの結晶性を高めることができる場合がある。同様に、半導体層１０８ｂが結晶性を有することにより、その上に形成される半導体層１０８ｃの結晶性を高めることができる場合がある。 It is more preferable that the semiconductor layers 108a, 108b, and 108c each have crystallinity. When the semiconductor layer 108a has crystallinity, the crystallinity of the semiconductor layer 108b formed thereon can be increased. Similarly, when the semiconductor layer 108b has crystallinity, the crystallinity of the semiconductor layer 108c formed thereon can be increased.

　第１の金属酸化物のバンドギャップと第３の金属酸化物のバンドギャップが異なる構成とすることができる。 The band gap of the first metal oxide and the band gap of the third metal oxide can be different.

　第３の金属酸化物のバンドギャップは、第１の金属酸化物のバンドギャップより大きいことがより好ましい。ゲート電極として機能する導電層１０４側に位置する半導体層１０８ｃにバンドギャップが大きい材料を用いることにより、半導体層１０８ｃ中、及び半導体層１０８ｃとゲート絶縁層（ここでは、絶縁層１０６）の界面にキャリアが生成及び誘起されることが抑制されるため、信頼性の高いトランジスタとすることができる。例えば、トランジスタに入射した光によって半導体層１０８ｃ中及びその界面にキャリアが生成及び誘起されることが抑制されるため、光に対するトランジスタの電気特性の変動を抑制することができる。 The band gap of the third metal oxide is preferably larger than the band gap of the first metal oxide. By using a material with a large band gap for the semiconductor layer 108c located on the conductive layer 104 side that functions as the gate electrode, carriers are prevented from being generated and induced in the semiconductor layer 108c and at the interface between the semiconductor layer 108c and the gate insulating layer (the insulating layer 106 in this case), resulting in a highly reliable transistor. For example, carriers are prevented from being generated and induced in the semiconductor layer 108c and at its interface due to light incident on the transistor, thereby suppressing fluctuations in the electrical characteristics of the transistor in response to light.

　半導体層１０８ａは、ソース電極及びドレイン電極として機能する導電層１１２ａ及び導電層１１２ｂと接する領域を有する。半導体層１０８ａが有する第１の金属酸化物のバンドギャップを第３の金属酸化物のバンドギャップより小さくすることにより、半導体層１０８ａと導電層１１２ａとの接触抵抗、及び半導体層１０８ａと導電層１１２ｂとの接触抵抗をそれぞれ小さくすることができる。したがって、オン電流の大きいトランジスタとすることができる。 The semiconductor layer 108a has regions in contact with the conductive layers 112a and 112b, which function as a source electrode and a drain electrode. By making the band gap of the first metal oxide in the semiconductor layer 108a smaller than the band gap of the third metal oxide, the contact resistance between the semiconductor layer 108a and the conductive layer 112a and the contact resistance between the semiconductor layer 108a and the conductive layer 112b can be reduced. Therefore, a transistor with a large on-state current can be obtained.

　第１の金属酸化物のバンドギャップと第３の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましい。第３の金属酸化物の伝導帯下端は、第１の金属酸化物の伝導帯下端より真空準位に近いことが好ましい。言い換えると、第３の金属酸化物の電子親和力は、第１の金属酸化物の電子親和力より小さいことが好ましい。 The difference between the band gap of the first metal oxide and the band gap of the third metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more. The conduction band minimum of the third metal oxide is preferably closer to the vacuum level than the conduction band minimum of the first metal oxide. In other words, the electron affinity of the third metal oxide is preferably smaller than the electron affinity of the first metal oxide.

　第３の金属酸化物における元素Ｍの含有率は、第１の金属酸化物における元素Ｍの含有率より高いことが好ましい。これにより、第３の金属酸化物のバンドギャップを、第１の金属酸化物のバンドギャップより大きくすることができる。 The content of element M in the third metal oxide is preferably higher than the content of element M in the first metal oxide. This allows the band gap of the third metal oxide to be larger than the band gap of the first metal oxide.

　第１の金属酸化物、第２の金属酸化物及び第３の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とする場合、例えば、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝４０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成とすることができる。または、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成とすることができる。 When the first metal oxide, second metal oxide, and third metal oxide are In-M-Zn oxides, for example, the first metal oxide can have a composition of In:M:Zn = 1:1:1 [atomic ratio] or a composition thereabout, the second metal oxide can have a composition of In:M:Zn = 40:1:10 [atomic ratio] or a composition thereabout, and the third metal oxide can have a composition of In:M:Zn = 1:3:4 [atomic ratio] or a composition thereabout. Alternatively, the first metal oxide can have a composition of In:M:Zn = 1:1:1 [atomic ratio] or a composition thereabout, the second metal oxide can have a composition of In:M:Zn = 10:1:10 [atomic ratio] or a composition thereabout, and the third metal oxide can have a composition of In:M:Zn = 1:3:4 [atomic ratio] or a composition thereabout.

　より具体的には、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｓｎ：Ｚｎ＝４０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｓｎ：Ｚｎ＝１０：１：１０［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成を好適に用いることができる。 More specifically, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout, the second metal oxide can preferably have a composition of In:Sn:Zn = 40:1:10 [atomic ratio] or thereabout, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:3:4 [atomic ratio] or thereabout. Alternatively, the first metal oxide can preferably have a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or thereabout, the second metal oxide can preferably have a composition of In:Sn:Zn = 10:1:10 [atomic ratio] or thereabout, and the third metal oxide can preferably have a composition of In:Ga:Zn = 1:3:4 [atomic ratio] or thereabout.

　第２の金属酸化物が元素Ｍを含まない構成とすることができる。例えば、第２の金属酸化物をＩｎ−Ｚｎ酸化物とし、第１の金属酸化物及び第３の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることができる。具体的には、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成を好適に用いることができる。または、第１の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、第３の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］またはその近傍の組成を好適に用いることができる。 The second metal oxide may be configured to not contain the element M. For example, the second metal oxide may be an In-Zn oxide, and the first and third metal oxides may be In-M-Zn oxides. Specifically, the first metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout, the second metal oxide may have an In:Zn=4:1 (atomic ratio) or a composition thereabout, and the third metal oxide may have an In:Ga:Zn=1:3:4 (atomic ratio) or a composition thereabout. Alternatively, the first metal oxide may have an In:Ga:Zn=1:1:1 (atomic ratio) or a composition thereabout, the second metal oxide may have an In:Zn=1:1 (atomic ratio) or a composition thereabout, and the third metal oxide may have an In:Ga:Zn=1:3:4 (atomic ratio) or a composition thereabout.

　図１８Ａでは、半導体層１０８が半導体層１０８ａ、半導体層１０８ｂ及び半導体層１０８ｃの３層構造を有する例を示しているが、本発明の一態様はこれに限られない。例えば、半導体層１０８ａ及び半導体層１０８ｃの一方または双方を有さない構成とすることができる。具体的には、図１８Ｂに示すように、半導体層１０８が半導体層１０８ａと半導体層１０８ｂの２層構造を有する構成とすることができる。または、図１８Ｃに示すように、半導体層１０８が半導体層１０８ｂと半導体層１０８ｃの２層構造を有する構成とすることができる。または、半導体層１０８が４層以上の積層構造を有する構成とすることもできる。 Although FIG. 18A shows an example in which the semiconductor layer 108 has a three-layer structure of semiconductor layers 108a, 108b, and 108c, one embodiment of the present invention is not limited to this. For example, a structure without one or both of the semiconductor layers 108a and 108c is also possible. Specifically, as shown in FIG. 18B, the semiconductor layer 108 can have a two-layer structure of semiconductor layers 108a and 108b. Alternatively, as shown in FIG. 18C, the semiconductor layer 108 can have a two-layer structure of semiconductor layers 108b and 108c. Alternatively, the semiconductor layer 108 can have a stacked structure of four or more layers.

　なお、ここで示した半導体層１０８の構成は、他の構成例にも適用できる。 Note that the configuration of the semiconductor layer 108 shown here can also be applied to other configuration examples.

　ここでは、実施の形態１に示した金属酸化物層２１をＶＦＥＴに適用する構成例を示したが、本発明の一態様はこれに限定されない。金属酸化物層２１をプレナー型のトランジスタに適用することもできる。 Here, a configuration example has been shown in which the metal oxide layer 21 shown in embodiment 1 is applied to a VFET, but one aspect of the present invention is not limited to this. The metal oxide layer 21 can also be applied to a planar transistor.

＜構成例４＞
　本発明の一態様である半導体装置２０Ｆの上面図を、図１９Ａに示す。図１９Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図１９Ｂに示し、一点鎖線Ａ３−Ａ４における切断面の断面図を図１９Ｃに示す。 <Configuration Example 4>
19A is a top view of a semiconductor device 20F according to one embodiment of the present invention, FIG. 19B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 19A , and FIG. 19C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG.

　半導体装置２０Ｆは、トランジスタ２００Ａを有する。トランジスタ２００Ａは、基板１０２上に絶縁層２０２を有し、絶縁層２０２上に半導体層２０３を有する。また、絶縁層２０２及び半導体層２０３の上に絶縁層２０４を有する。また、絶縁層２０４の上に導電層２０５を有する。半導体層２０３と導電層２０５は、絶縁層２０４を介して互いに重なる領域を有する。 Semiconductor device 20F has a transistor 200A. Transistor 200A has an insulating layer 202 on substrate 102, and a semiconductor layer 203 on insulating layer 202. It also has an insulating layer 204 on insulating layer 202 and semiconductor layer 203. It also has a conductive layer 205 on insulating layer 204. The semiconductor layer 203 and conductive layer 205 have an overlapping region with insulating layer 204 interposed therebetween.

　半導体層２０３に、実施の形態１で示した金属酸化物層２１を適用することができる。半導体層２０３については、金属酸化物層２１及び半導体層１０８に係る記載を参照できる。また、半導体層２０３の被形成面である絶縁層２０２が、実施の形態１に示した層３１に相当する。絶縁層２０２は、第１の元素を含む領域２０２Ｄを有する。領域２０２Ｄは、絶縁層２０２の半導体層２０３と重ならない領域に位置する。領域２０２Ｄについては、領域３１Ｄに係る記載を参照できる。 The metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 203. For the semiconductor layer 203, the descriptions regarding the metal oxide layer 21 and the semiconductor layer 108 can be referred to. Furthermore, the insulating layer 202, which is the surface on which the semiconductor layer 203 is formed, corresponds to layer 31 described in Embodiment 1. The insulating layer 202 has a region 202D containing the first element. Region 202D is located in a region of the insulating layer 202 that does not overlap with the semiconductor layer 203. For region 202D, the description regarding region 31D can be referred to.

　半導体層２０３は、領域２０３Ｐ、チャネル形成領域２０３Ｑ及び領域２０３Ｒを有する。領域２０３Ｐは、ソース領域及びドレイン領域の一方として機能する。領域２０３Ｒは、ソース領域及びドレイン領域の他方として機能する。半導体層２０３において、導電層２０５と重なる領域がチャネル形成領域２０３Ｑとして機能する。よって、導電層２０５はトランジスタ２００Ａのゲート電極として機能する。また、絶縁層２０４はトランジスタ２００Ａのゲート絶縁層として機能する。 The semiconductor layer 203 has a region 203P, a channel formation region 203Q, and a region 203R. The region 203P functions as one of the source region and the drain region. The region 203R functions as the other of the source region and the drain region. In the semiconductor layer 203, the region overlapping with the conductive layer 205 functions as the channel formation region 203Q. Therefore, the conductive layer 205 functions as the gate electrode of the transistor 200A. Furthermore, the insulating layer 204 functions as the gate insulating layer of the transistor 200A.

　チャネル形成領域２０３ＱのＸ方向の長さがトランジスタ２００Ａのチャネル長Ｌである（図１９Ｂ参照）。また、チャネル形成領域２０３ＱのＹ方向の長さがトランジスタ２００Ａのチャネル幅Ｗである（図１９Ｃ参照）。 The length of channel formation region 203Q in the X direction is the channel length L of transistor 200A (see Figure 19B). The length of channel formation region 203Q in the Y direction is the channel width W of transistor 200A (see Figure 19C).

　絶縁層２０４及び導電層２０５の上に絶縁層２０６を有する。また、半導体層２０３の領域２０３Ｐと重なる領域において、絶縁層２０４及び絶縁層２０６に開口部２０７ａが設けられている。また、半導体層２０３の領域２０３Ｒと重なる領域において、絶縁層２０４及び絶縁層２０６に開口部２０７ｂが設けられている。 An insulating layer 206 is provided on the insulating layer 204 and the conductive layer 205. Furthermore, an opening 207a is provided in the insulating layer 204 and the insulating layer 206 in a region overlapping with the region 203P of the semiconductor layer 203. Furthermore, an opening 207b is provided in the insulating layer 204 and the insulating layer 206 in a region overlapping with the region 203R of the semiconductor layer 203.

　開口部２０７ａを覆うように導電層２０８ａが設けられ、開口部２０７ｂを覆うように導電層２０８ｂが設けられている。導電層２０８ａは開口部２０７ａの底部において半導体層２０３の領域２０３Ｐと接続する。また、導電層２０８ｂは開口部２０７ｂの底部において半導体層２０３の領域２０３Ｒと接続する。よって、導電層２０８ａはトランジスタ２００Ａのソース電極及びドレイン電極の一方として機能し、導電層２０８ｂはトランジスタ２００Ａのソース電極及びドレイン電極の他方として機能する。 Conductive layer 208a is provided to cover opening 207a, and conductive layer 208b is provided to cover opening 207b. Conductive layer 208a is connected to region 203P of semiconductor layer 203 at the bottom of opening 207a. Conductive layer 208b is connected to region 203R of semiconductor layer 203 at the bottom of opening 207b. Therefore, conductive layer 208a functions as one of the source and drain electrodes of transistor 200A, and conductive layer 208b functions as the other of the source and drain electrodes of transistor 200A.

　絶縁層２０６及び導電層２０８（導電層２０８ａ及び導電層２０８ｂ）の上に絶縁層２０９が設けられている。 An insulating layer 209 is provided on the insulating layer 206 and the conductive layer 208 (conductive layer 208a and conductive layer 208b).

　図１９Ａ乃至図１９Ｃに示す構成と異なる構成例を、図２０Ａ乃至図２０Ｃに示す。図２０Ａは、本発明の一態様である半導体装置２０Ｇの上面図である。図１９Ｂは、図１９Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図であり、図１９Ｃは、一点鎖線Ａ３−Ａ４における切断面の断面図である。 FIGS. 20A to 20C show examples of configurations different from those shown in FIGS. 19A to 19C. FIG. 20A is a top view of a semiconductor device 20G according to one embodiment of the present invention. FIG. 19B is a cross-sectional view of the cut surface taken along dashed dotted line A1-A2 in FIG. 19A, and FIG. 19C is a cross-sectional view of the cut surface taken along dashed dotted line A3-A4.

　半導体装置２０Ｇは、トランジスタ２００Ｂを有する。トランジスタ２００Ｂは、基板１０２と絶縁層２０２の間に導電層２１９を有する点が、トランジスタ２００Ａと主に異なる。導電層２１９はトランジスタ２００Ｂのバックゲート電極として機能する。導電層２１９は、チャネル形成領域２０３Ｑと重なる位置に設けられる。また、導電層２１９は、チャネル形成領域２０３Ｑの端部を越えて延在することが好ましい。すなわち、導電層２１９でチャネル形成領域２０３Ｑを覆うことが好ましい。導電層２１９でチャネル形成領域２０３Ｑを覆うことで、トランジスタの外部で生じる電界が、チャネル形成領域に作用しにくくなる効果（電界遮蔽効果ともいう）を高めることができる。絶縁層２０２は、トランジスタ２００Ｂのバックゲート絶縁層として機能する。 Semiconductor device 20G includes transistor 200B. Transistor 200B differs from transistor 200A mainly in that it includes a conductive layer 219 between the substrate 102 and the insulating layer 202. The conductive layer 219 functions as the backgate electrode of transistor 200B. The conductive layer 219 is provided in a position overlapping with the channel formation region 203Q. Preferably, the conductive layer 219 extends beyond the edge of the channel formation region 203Q. In other words, it is preferable for the conductive layer 219 to cover the channel formation region 203Q. Covering the channel formation region 203Q with the conductive layer 219 can enhance the effect of making it difficult for an electric field generated outside the transistor to act on the channel formation region (also known as the electric field shielding effect). The insulating layer 202 functions as a backgate insulating layer for transistor 200B.

＜構成例５＞
　本発明の一態様である半導体装置２０Ｈの上面図を、図２１Ａに示す。図２１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図２１Ｂに示し、一点鎖線Ａ３−Ａ４における切断面の断面図を図２１Ｃに示す。 <Configuration Example 5>
21A is a top view of a semiconductor device 20H according to one embodiment of the present invention, FIG. 21B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 21A , and FIG. 21C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG.

　半導体装置２０Ｈは、トランジスタ２００Ｃを有する。トランジスタ２００Ｃは、基板１０２の上に配置された半導体層５２０ａと、半導体層５２０ａの上に配置された半導体層５２０ｂと、半導体層５２０ｂの上に、互いに離隔して配置された導電層５４２ａ及び導電層５４２ｂと、導電層５４２ａ及び導電層５４２ｂ上に配置され、導電層５４２ａと導電層５４２ｂの間に開口部が形成された絶縁層５８０と、開口部の中に配置された導電層５６０と、半導体層５２０ｂ、導電層５４２ａ、導電層５４２ｂ及び絶縁層５８０と、導電層５６０と、の間に配置された絶縁層５５０と、を有する。ここで、図２１Ｂ及び図２１Ｃに示すように、導電層５６０の上面は、絶縁層５５０及び絶縁層５８０の上面と略一致する。なお、半導体層５２０ａ及び半導体層５２０ｂをまとめて半導体層５２０という場合がある。また、導電層５４２ａ及び導電層５４２ｂをまとめて導電層５４２という場合がある。 Semiconductor device 20H includes transistor 200C. Transistor 200C includes semiconductor layer 520a disposed on substrate 102, semiconductor layer 520b disposed on semiconductor layer 520a, conductive layers 542a and 542b disposed spaced apart from each other on semiconductor layer 520b, insulating layer 580 disposed on conductive layers 542a and 542b with an opening formed between conductive layers 542a and 542b, conductive layer 560 disposed in the opening, and insulating layer 550 disposed between semiconductor layer 520b, conductive layers 542a and 542b, and insulating layer 580. As shown in Figures 21B and 21C, the top surface of conductive layer 560 is substantially flush with the top surfaces of insulating layers 550 and 580. Semiconductor layers 520a and 520b may sometimes be collectively referred to as semiconductor layer 520. The conductive layers 542a and 542b may be collectively referred to as conductive layers 542.

　図２１Ａ乃至図２１Ｃに示すように、絶縁層５２４、半導体層５２０ａ、半導体層５２０ｂ、導電層５４２ａ及び導電層５４２ｂと、絶縁層５８０と、の間に絶縁層５５４が配置されている。絶縁層５５４は、絶縁層５５０の側面、導電層５４２ａの上面と側面、導電層５４２ｂの上面と側面、半導体層５２０ａ及び半導体層５２０ｂの側面、並びに絶縁層５２４の上面に接する。 As shown in Figures 21A to 21C, an insulating layer 554 is disposed between the insulating layer 524, the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542a, the conductive layer 542b, and the insulating layer 580. The insulating layer 554 contacts the side surfaces of the insulating layer 550, the top and side surfaces of the conductive layer 542a, the top and side surfaces of the conductive layer 542b, the side surfaces of the semiconductor layer 520a and the semiconductor layer 520b, and the top surface of the insulating layer 524.

　半導体層５２０に、実施の形態１で示した金属酸化物層２１を適用することができる。半導体層５２０については、金属酸化物層２１及び半導体層１０８に係る記載を参照できる。また、半導体層５２０の被形成面である絶縁層５２４が、実施の形態１に示した層３１に相当する。絶縁層５２４は、第１の元素を含む領域５２４Ｄを有する。領域５２４Ｄは、絶縁層５２４の半導体層５２０と重ならない領域に位置する。領域５２４Ｄについては、領域３１Ｄに係る記載を参照できる。 The metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 520. For the semiconductor layer 520, the descriptions regarding the metal oxide layer 21 and the semiconductor layer 108 can be referred to. Furthermore, the insulating layer 524, which is the surface on which the semiconductor layer 520 is formed, corresponds to layer 31 described in Embodiment 1. The insulating layer 524 has a region 524D containing the first element. Region 524D is located in a region of the insulating layer 524 that does not overlap with the semiconductor layer 520. For region 524D, the description regarding region 31D can be referred to.

　なお、トランジスタ２００Ｃでは、チャネル形成領域とその近傍において、半導体層５２０ａ及び半導体層５２０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、単層構造又は３層以上の積層構造を設ける構成にしてもよい。また、半導体層５２０ａ及び半導体層５２０ｂのそれぞれが２層以上の積層構造を有していてもよい。 Note that while transistor 200C has been shown with a structure in which two layers, semiconductor layer 520a and semiconductor layer 520b, are stacked in the channel formation region and its vicinity, the present invention is not limited to this. For example, a single-layer structure or a stacked structure of three or more layers may be provided. Furthermore, each of semiconductor layer 520a and semiconductor layer 520b may have a stacked structure of two or more layers.

　ここで、導電層５６０は、トランジスタのゲート電極として機能し、導電層５４２ａ及び導電層５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電層５６０は、絶縁層５８０の開口部及び導電層５４２ａと導電層５４２ｂに挟まれた領域に埋め込まれるように形成される。ここで、導電層５６０、導電層５４２ａ及び導電層５４２ｂの配置は、絶縁層５８０の開口部に対して、自己整合的に選択される。つまり、トランジスタ２００Ｃにおいて、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電層５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ２００Ｃの占有面積の縮小を図ることができる。これにより、半導体装置の占有面積を低減できる。また、半導体装置の集積度を高めることができる。 Here, the conductive layer 560 functions as the gate electrode of the transistor, and the conductive layers 542a and 542b function as source and drain electrodes, respectively. As described above, the conductive layer 560 is formed so as to be embedded in the opening of the insulating layer 580 and the region sandwiched between the conductive layers 542a and 542b. Here, the positions of the conductive layers 560, 542a, and 542b are selected in a self-aligned manner with respect to the opening of the insulating layer 580. That is, in the transistor 200C, the gate electrode can be positioned between the source and drain electrodes in a self-aligned manner. Therefore, the conductive layer 560 can be formed without providing an alignment margin, which allows the area occupied by the transistor 200C to be reduced. This reduces the area occupied by the semiconductor device. Furthermore, the integration density of the semiconductor device can be increased.

　図２１Ａ乃至図２１Ｃに示すように、導電層５６０は、絶縁層５５０の内側に設けられた導電層５６０ａと、導電層５６０ａの内側に埋め込まれるように設けられた導電層５６０ｂと、を有する。また、トランジスタ２００Ｃでは、導電層５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電層５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。 As shown in Figures 21A to 21C, the conductive layer 560 has a conductive layer 560a provided inside the insulating layer 550 and a conductive layer 560b provided so as to be embedded inside the conductive layer 560a. In addition, although the conductive layer 560 in the transistor 200C has a two-layer stacked structure, the present invention is not limited to this. For example, the conductive layer 560 may have a single-layer structure or a stacked structure of three or more layers.

　トランジスタ２００Ｃは、基板１０２の上に配置された絶縁層２０２と、絶縁層２０２の上に配置された絶縁層５１４と、絶縁層５１４の上に配置された絶縁層５１６と、絶縁層５１６に埋め込まれるように配置された導電層５０５と、絶縁層５１６と導電層５０５の上に配置された絶縁層５２２と、絶縁層５２２の上に配置された絶縁層５２４と、を有する。また、絶縁層５２４の上に半導体層５２０ａが配置される。 Transistor 200C has an insulating layer 202 disposed on substrate 102, an insulating layer 514 disposed on insulating layer 202, an insulating layer 516 disposed on insulating layer 514, a conductive layer 505 disposed so as to be embedded in insulating layer 516, an insulating layer 522 disposed on insulating layer 516 and conductive layer 505, and an insulating layer 524 disposed on insulating layer 522. In addition, a semiconductor layer 520a is disposed on insulating layer 524.

　トランジスタ２００Ｃの上に、層間膜として機能する絶縁層５７４及び絶縁層５８１が配置されている。絶縁層５７４は、導電層５６０、絶縁層５５０、絶縁層５５４及び絶縁層５８０の上面に接して配置される。 Insulating layers 574 and 581, which function as interlayer films, are arranged on transistor 200C. Insulating layer 574 is arranged in contact with the upper surfaces of conductive layer 560, insulating layer 550, insulating layer 554, and insulating layer 580.

　絶縁層５２２、絶縁層５５４及び絶縁層５７４は、水素（例えば、水素原子、水素分子等の少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２、絶縁層５５４及び絶縁層５７４として、絶縁層５２４、絶縁層５５０及び絶縁層５８０より水素透過性が低い絶縁層を用いるとよい。また、絶縁層５２２及び絶縁層５５４は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する絶縁層を用いるとよい。例えば、絶縁層５２２及び絶縁層５５４として、絶縁層５２４、絶縁層５５０及び絶縁層５８０より酸素透過性が低い絶縁層を用いるとよい。 Insulating layers 522, 554, and 574 may preferably be insulating layers that have the function of suppressing the diffusion of hydrogen (e.g., at least one of hydrogen atoms, hydrogen molecules, etc.). For example, insulating layers 522, 554, and 574 may preferably be insulating layers that have lower hydrogen permeability than insulating layers 524, 550, and 580. In addition, insulating layers 522 and 554 may preferably be insulating layers that have the function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.). For example, insulating layers 522 and 554 may preferably be insulating layers that have lower oxygen permeability than insulating layers 524, 550, and 580.

　ここで、絶縁層５２４、半導体層５２０及び絶縁層５５０は、絶縁層５２２及び絶縁層５７４によって離隔されている。ゆえに、絶縁層５７４より上層、ならびに絶縁層５２２より下層に含まれる水素等の不純物及び過剰な酸素が、絶縁層５２４、半導体層５２０及び絶縁層５５０に混入することを抑制できる。 Here, insulating layer 524, semiconductor layer 520, and insulating layer 550 are separated by insulating layer 522 and insulating layer 574. Therefore, impurities such as hydrogen and excess oxygen contained in layers above insulating layer 574 and below insulating layer 522 can be prevented from mixing into insulating layer 524, semiconductor layer 520, and insulating layer 550.

　図２１Ｂでは、トランジスタ２００Ｃと接続し、プラグとして機能する導電層５４５（導電層５４５ａ及び導電層５４５ｂ）を設ける例を示している。なお、プラグとして機能する導電層５４５の側面に接して絶縁層５４１（絶縁層５４１ａ及び絶縁層５４１ｂ）を設ける例を示している。つまり、絶縁層５５４、絶縁層５８０、絶縁層５７４及び絶縁層５８１の開口部の内壁に接して絶縁層５４１が設けられる。また、図２１Ｂでは、絶縁層５４１の側面に接して導電層５４５の第１の導電層が設けられ、さらに内側に導電層５４５の第２の導電層が設けられている。 Figure 21B shows an example in which a conductive layer 545 (conductive layer 545a and conductive layer 545b) is provided that is connected to transistor 200C and functions as a plug. Note that this example shows an example in which an insulating layer 541 (insulating layer 541a and insulating layer 541b) is provided in contact with the side surface of the conductive layer 545 that functions as a plug. That is, the insulating layer 541 is provided in contact with the inner walls of the openings of insulating layer 554, insulating layer 580, insulating layer 574, and insulating layer 581. Also, in Figure 21B, a first conductive layer of the conductive layer 545 is provided in contact with the side surface of the insulating layer 541, and a second conductive layer of the conductive layer 545 is provided further inward.

　ここで、導電層５４５の上面の高さと、絶縁層５８１の上面の高さは同程度にできる。なお、トランジスタ２００Ｃでは、導電層５４５の第１の導電層及び導電層５４５の第２の導電層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５４５を単層又は３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。 Here, the height of the top surface of the conductive layer 545 and the height of the top surface of the insulating layer 581 can be approximately the same. Note that, although the transistor 200C shows a structure in which the first conductive layer of the conductive layer 545 and the second conductive layer of the conductive layer 545 are stacked, the present invention is not limited to this. For example, the conductive layer 545 may be provided as a single layer or a stacked structure of three or more layers. When the structure has a stacked structure, it may be distinguished by assigning an ordinal number to the order of formation.

　半導体層５２０ｂは、導電層５４２と重ならない領域の膜厚が、導電層５４２と重なる領域の膜厚より薄くなる場合がある。これは、導電層５４２ａ及び導電層５４２ｂを形成する際に、半導体層５２０ｂの上面の一部を除去することにより形成される。半導体層５２０ｂの上面には、導電層５４２となる導電膜を成膜した際に、当該導電膜との界面近傍に電気抵抗の低い領域が形成される場合がある。このように、半導体層５２０ｂの上面の導電層５４２ａと導電層５４２ｂの間に位置する、電気抵抗の低い領域を除去することにより、当該領域にチャネルが形成されることを防ぐことができる。 The thickness of the semiconductor layer 520b in the region that does not overlap with the conductive layer 542 may be thinner than the thickness of the region that overlaps with the conductive layer 542. This is achieved by removing a portion of the top surface of the semiconductor layer 520b when forming the conductive layers 542a and 542b. When a conductive film that will become the conductive layer 542 is formed on the top surface of the semiconductor layer 520b, a region of low electrical resistance may be formed near the interface with the conductive film. In this way, by removing the region of low electrical resistance located between the conductive layers 542a and 542b on the top surface of the semiconductor layer 520b, it is possible to prevent a channel from being formed in that region.

　続いて、本発明の一態様の半導体装置に用いることができるトランジスタ２００Ｃの詳細な構成について説明する。 Next, the detailed structure of transistor 200C that can be used in a semiconductor device of one embodiment of the present invention will be described.

　導電層５０５は、半導体層５２０を介して導電層５６０と互いに重なる領域を有するように配置する。また、導電層５０５を絶縁層５１６に埋め込むように設けることで、導電層５０５及び絶縁層５１６の上面の凹凸が低減され、後の工程で形成される層の被覆性を高めることができる。 The conductive layer 505 is arranged so as to have an overlapping region with the conductive layer 560 via the semiconductor layer 520. Furthermore, by providing the conductive layer 505 so as to be embedded in the insulating layer 516, the unevenness of the top surfaces of the conductive layer 505 and the insulating layer 516 is reduced, thereby improving the coverage of layers formed in later processes.

　導電層５０５は、導電層５０５ａ及び導電層５０５ｂを有する。導電層５０５ａは、絶縁層５１６に設けられた開口部の底面及び側壁に接して設けられる。導電層５０５ｂは、導電層５０５ａに形成された凹部に埋め込まれるように設けられる。導電層５０５ｂの上面の高さは、導電層５０５ａの上面の高さ及び絶縁層５１６の上面の高さと略一致する。 The conductive layer 505 includes a conductive layer 505a and a conductive layer 505b. The conductive layer 505a is provided in contact with the bottom surface and sidewall of an opening provided in the insulating layer 516. The conductive layer 505b is provided so as to be embedded in a recess formed in the conductive layer 505a. The height of the upper surface of the conductive layer 505b is approximately the same as the height of the upper surface of the conductive layer 505a and the height of the upper surface of the insulating layer 516.

　導電層５０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いる。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いる。 The conductive layer 505a uses a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), copper atoms, etc. Alternatively, a conductive material that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) is used.

　導電層５０５ａに水素の拡散を低減する機能を有する導電性材料を用いることにより、導電層５０５ｂに含まれる水素等の不純物が、絶縁層５２４等を介して、半導体層５２０に拡散することを抑制できる。また、導電層５０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層５０５ｂが酸化されて導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウム等を用いることができる。したがって、導電層５０５ａとして、上記導電性材料を単層又は積層とすることができる。例えば、導電層５０５ａとして窒化チタンを用いることができる。 By using a conductive material that has the function of reducing hydrogen diffusion for the conductive layer 505a, it is possible to prevent impurities such as hydrogen contained in the conductive layer 505b from diffusing into the semiconductor layer 520 via the insulating layer 524 or the like. Furthermore, by using a conductive material that has the function of suppressing oxygen diffusion for the conductive layer 505a, it is possible to prevent the conductive layer 505b from being oxidized and its conductivity from decreasing. Examples of conductive materials that can be used to suppress oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. Therefore, the conductive layer 505a can be formed as a single layer or a stack of the above conductive materials. For example, titanium nitride can be used for the conductive layer 505a.

　導電層５０５ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。例えば、導電層５０５ｂは、タングステンを用いるとよい。導電層５６０をゲート電極として用いる場合、導電層５０５はバックゲート電極として機能する。 The conductive layer 505b may be made of a conductive material containing tungsten, copper, or aluminum as its main component. For example, the conductive layer 505b may be made of tungsten. When the conductive layer 560 is used as a gate electrode, the conductive layer 505 functions as a backgate electrode.

　導電層５０５は、半導体層５２０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図２１Ｃに示すように、導電層５０５は、半導体層５２０のチャネル幅方向と交わる端部よりも外側の領域に延在しているとよい。つまり、半導体層５２０のチャネル幅方向における側面の外側において、導電層５０５と導電層５６０が、絶縁層を介して重畳しているとよい。 The conductive layer 505 should be larger than the channel formation region in the semiconductor layer 520. In particular, as shown in Figure 21C, the conductive layer 505 should extend to a region outside the end of the semiconductor layer 520 that intersects with the channel width direction. In other words, the conductive layer 505 and the conductive layer 560 should overlap with an insulating layer interposed between them on the outside of the side surface of the semiconductor layer 520 in the channel width direction.

　上記構成を有することで、ゲート電極としての機能を有する導電層５６０の電界と、バックゲート電極としての機能を有する導電層５０５の電界によって、半導体層５２０のチャネル形成領域を取り囲むことができる。 With the above structure, the channel formation region of the semiconductor layer 520 can be surrounded by the electric field of the conductive layer 560, which functions as a gate electrode, and the electric field of the conductive layer 505, which functions as a back gate electrode.

　導電層５０５を、半導体層５２０の端部を越えて延在させて、配線として用いてもよい。ただし、これに限られることなく、導電層５０５の下に、配線として機能する導電層を設ける構成にしてもよい。 The conductive layer 505 may be extended beyond the edge of the semiconductor layer 520 and used as wiring. However, this is not limited to this, and a conductive layer that functions as wiring may also be provided below the conductive layer 505.

　絶縁層５１４として、水又は水素等の不純物が、基板側からトランジスタ２００Ｃに混入することを抑制するバリア膜として機能する絶縁性材料を用いるとよい。したがって、絶縁層５１４として、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いるとよい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いるとよい。 The insulating layer 514 may be formed using an insulating material that functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 200C from the substrate side. Therefore, the insulating layer 514 may be formed using an insulating material that has a function of preventing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (such as N2O , NO, and NO2 ), and copper atoms (through which the impurities are less likely to permeate). Alternatively, the insulating layer 514 may be formed using an insulating material that has a function of preventing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, and the like) (through which the oxygen is less likely to permeate).

　例えば、絶縁層５１４として、酸化アルミニウム又は窒化シリコン等を用いる。これにより、水又は水素等の不純物が絶縁層５１４よりも基板側からトランジスタ２００Ｃ側に拡散することを抑制できる。又は、絶縁層５２４等に含まれる酸素が、絶縁層５１４よりも基板側に、拡散することを抑制できる。 For example, aluminum oxide or silicon nitride is used as the insulating layer 514. This can prevent impurities such as water or hydrogen from diffusing from the substrate side of the insulating layer 514 toward the transistor 200C. Alternatively, it can prevent oxygen contained in the insulating layer 524, etc. from diffusing toward the substrate side of the insulating layer 514.

　層間膜として機能する絶縁層５１６、絶縁層５８０及び絶縁層５８１として、絶縁層５１４よりも誘電率が低い絶縁性材料を用いるとよい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５１６、絶縁層５８０及び絶縁層５８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコン等を適宜用いることができる。 For the insulating layer 516, insulating layer 580, and insulating layer 581, which function as interlayer films, an insulating material with a lower dielectric constant than the insulating layer 514 is preferably used. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced. For example, for the insulating layer 516, insulating layer 580, and insulating layer 581, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, silicon oxide with vacancies, or the like can be used as appropriate.

　導電層５６０をゲート電極として用いる場合、絶縁層５２２及び絶縁層５２４は、ゲート絶縁層として機能する。 When the conductive layer 560 is used as a gate electrode, the insulating layer 522 and the insulating layer 524 function as gate insulating layers.

　ここで、半導体層５２０と接する絶縁層５２４は、過剰酸素を含むとよい。例えば、絶縁層５２４は、酸化シリコン又は酸化窒化シリコン等を適宜用いることができる。酸素を含む絶縁層を半導体層５２０に接して設けることにより、半導体層５２０中の酸素欠損が低減し、トランジスタ２００Ｃの信頼性が向上する。 Here, the insulating layer 524 in contact with the semiconductor layer 520 preferably contains excess oxygen. For example, the insulating layer 524 can be made of silicon oxide, silicon oxynitride, or the like, as appropriate. By providing an insulating layer containing oxygen in contact with the semiconductor layer 520, oxygen vacancies in the semiconductor layer 520 are reduced, improving the reliability of the transistor 200C.

　図２１Ｃに示すように、絶縁層５２４は、絶縁層５５４と重ならず、且つ半導体層５２０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁層５２４において、絶縁層５５４と重ならず、且つ半導体層５２０ｂと重ならない領域の膜厚は、上記酸素を十分に拡散できる膜厚にすることが好ましい。 As shown in Figure 21C, the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b may be thinner than the thickness of the other regions. It is preferable that the thickness of the insulating layer 524 in the region that does not overlap with the insulating layer 554 and the semiconductor layer 520b be set to a thickness that allows sufficient diffusion of the oxygen.

　絶縁層５２２として、絶縁層５１４等と同様に、水又は水素等の不純物が、基板側からトランジスタ２００Ｃに混入することを抑制するバリア膜として機能する材料を用いる。例えば、絶縁層５２２として、絶縁層５２４より水素透過性が低い材料を用いる。絶縁層５２２、絶縁層５５４及び絶縁層５７４によって、絶縁層５２４、半導体層５２０及び絶縁層５５０等を囲むことにより、外方から水又は水素等の不純物がトランジスタ２００Ｃに侵入することを抑制できる。 As with the insulating layer 514, etc., the insulating layer 522 is made of a material that functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 200C from the substrate side. For example, the insulating layer 522 is made of a material that has lower hydrogen permeability than the insulating layer 524. By surrounding the insulating layer 524, the semiconductor layer 520, the insulating layer 550, etc. with the insulating layer 522, the insulating layer 554, and the insulating layer 574, it is possible to prevent impurities such as water or hydrogen from entering the transistor 200C from the outside.

　さらに、絶縁層５２２として、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）材料を用いるとよい。例えば、絶縁層５２２として、絶縁層５２４より酸素透過性が低い材料を用いる。絶縁層５２２が、酸素及び不純物の拡散を抑制する機能を有することで、半導体層５２０から基板側へ拡散する酸素を低減できる。また、導電層５０５が、絶縁層５２４又は半導体層５２０が有する酸素と反応することを抑制できる。 Furthermore, it is preferable to use a material for the insulating layer 522 that has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) (that is, that is difficult for the oxygen to permeate). For example, a material with lower oxygen permeability than the insulating layer 524 is used for the insulating layer 522. The insulating layer 522 has a function of suppressing the diffusion of oxygen and impurities, which can reduce the amount of oxygen diffusing from the semiconductor layer 520 toward the substrate. Furthermore, it can suppress the conductive layer 505 from reacting with oxygen contained in the insulating layer 524 or the semiconductor layer 520.

　絶縁層５２２として、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層を用いるとよい。アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いるとよい。このような材料を用いて絶縁層５２２を形成した場合、絶縁層５２２は、半導体層５２０からの酸素の放出及びトランジスタ２００Ｃの周辺部から半導体層５２０への水素等の不純物の混入を抑制する層として機能する。 The insulating layer 522 may be an insulating layer containing oxide of one or both of the insulating materials aluminum and hafnium. Examples of insulating layers containing oxide of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxide containing aluminum and hafnium (hafnium aluminate). When the insulating layer 522 is formed using such a material, the insulating layer 522 functions as a layer that suppresses the release of oxygen from the semiconductor layer 520 and the intrusion of impurities such as hydrogen from the periphery of the transistor 200C into the semiconductor layer 520.

　又は、これらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。例えば、絶縁層５２２として、窒化シリコンと、酸化シリコンと、酸化アルミニウムとを、この順で３層積層した構造などを用いることができる。 Alternatively, for example, aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulating layers. Alternatively, these insulating layers may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulating layers. For example, the insulating layer 522 may have a three-layer structure in which silicon nitride, silicon oxide, and aluminum oxide are stacked in this order.

　絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）等のいわゆるｈｉｇｈ−ｋ材料を含む絶縁層を単層又は積層で用いてもよい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。 The insulating layer 522 may be a single layer or a multilayer insulating layer containing a so-called high-k material, such as aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate ( SrTiO3 ), or (Ba,Sr) TiO3 (BST). As transistors become more miniaturized and highly integrated, problems such as leakage current may occur due to thinner gate insulating layers. By using a high-k material for the insulating layer that functions as the gate insulating layer, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.

　なお、絶縁層５２２及び絶縁層５２４のそれぞれを２層以上の積層構造にすることが可能である。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造にすることが可能である。 In addition, each of insulating layer 522 and insulating layer 524 can have a stacked structure of two or more layers. In this case, they are not limited to stacked structures made of the same material, and can also have stacked structures made of different materials.

　半導体層５２０は、半導体層５２０ａと、半導体層５２０ａ上の半導体層５２０ｂと、を有する。半導体層５２０ｂ下に半導体層５２０ａを有することで、半導体層５２０ａよりも下方に形成された構造物から、半導体層５２０ｂへの不純物の拡散を抑制することができる。半導体層５２０ａおける元素Ｍの含有率は、半導体層５２０ｂにおける元素Ｍの含有率より高いことが好ましい。 Semiconductor layer 520 has semiconductor layer 520a and semiconductor layer 520b on semiconductor layer 520a. By having semiconductor layer 520a below semiconductor layer 520b, it is possible to suppress the diffusion of impurities from structures formed below semiconductor layer 520a into semiconductor layer 520b. The content of element M in semiconductor layer 520a is preferably higher than the content of element M in semiconductor layer 520b.

　半導体層５２０ｂ上には、ソース電極及びドレイン電極として機能する導電層５４２（導電層５４２ａ及び導電層５４２ｂ）が設けられる。半導体層５２０ｂとして酸化物半導体を用いる場合、導電層５４２として酸化されにくい導電性材料又は、酸素を吸収しても導電性を維持する導電性材料を用いるとよい。 A conductive layer 542 (conductive layer 542a and conductive layer 542b) functioning as a source electrode and a drain electrode is provided over the semiconductor layer 520b. When an oxide semiconductor is used for the semiconductor layer 520b, the conductive layer 542 may be made of a conductive material that is not easily oxidized or that maintains its conductivity even when it absorbs oxygen.

　半導体層５２０の導電層５４２と接する領域が、トランジスタ２００Ｃのソース領域又はドレイン領域として機能する。ここで、導電層５４２ａと導電層５４２ｂの間の領域は、絶縁層５８０の開口部に重畳して形成される。これにより、導電層５４２ａと導電層５４２ｂの間に導電層５６０を自己整合的に配置できる。 The region of the semiconductor layer 520 in contact with the conductive layer 542 functions as the source region or drain region of the transistor 200C. Here, the region between the conductive layer 542a and the conductive layer 542b is formed to overlap the opening of the insulating layer 580. This allows the conductive layer 560 to be positioned in a self-aligned manner between the conductive layer 542a and the conductive layer 542b.

　絶縁層５５０は、ゲート絶縁層として機能する。絶縁層５５０は、半導体層５２０ｂの上面に接して配置する。絶縁層５５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。例えば、絶縁層５５０として、酸化シリコン又は酸化窒化シリコンを用いる。 The insulating layer 550 functions as a gate insulating layer. The insulating layer 550 is disposed in contact with the upper surface of the semiconductor layer 520b. The insulating layer 550 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, or silicon oxide with vacancies. For example, silicon oxide or silicon oxynitride is used as the insulating layer 550.

　絶縁層５５０として、絶縁層５２４と同様に、絶縁層５５０中の水又は水素等の不純物濃度が低減されている絶縁性材料を用いる。絶縁層５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とする。 As with insulating layer 524, insulating layer 550 is made of an insulating material in which the concentration of impurities such as water or hydrogen is reduced. The thickness of insulating layer 550 is 1 nm or more and 20 nm or less.

　絶縁層５５０と導電層５６０との間に金属酸化物を設けるとよい。当該金属酸化物によって、絶縁層５５０から導電層５６０への酸素拡散が抑制される。これにより、絶縁層５５０に含まれる酸素による導電層５６０の酸化を抑制できる。 It is recommended to provide a metal oxide between the insulating layer 550 and the conductive layer 560. The metal oxide prevents oxygen from diffusing from the insulating layer 550 to the conductive layer 560. This prevents oxidation of the conductive layer 560 due to oxygen contained in the insulating layer 550.

　導電層５６０は、図２１Ａ乃至図２１Ｃでは２層構造として示しているが、単層構造又は、３層以上の積層構造を用いることも可能である。 Although the conductive layer 560 is shown as a two-layer structure in Figures 21A to 21C, it is also possible to use a single-layer structure or a stacked structure of three or more layers.

　導電層５６０ａは、上述の、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２等）、銅原子等の不純物の拡散を抑制する機能を有する導電層を用いるとよい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いるとよい。 The conductive layer 560a may be a conductive layer having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), copper atoms, etc. Alternatively, a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, etc.) may be used.

　導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁層５５０に含まれる酸素により、導電層５６０ｂが酸化されることを抑制できる。これにより、導電層５６０ｂの導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、タンタル、窒化タンタル、ルテニウム又は酸化ルテニウム等を用いることができる。 The conductive layer 560a has the function of suppressing oxygen diffusion, which prevents the conductive layer 560b from being oxidized by the oxygen contained in the insulating layer 550. This prevents the conductivity of the conductive layer 560b from decreasing. Examples of conductive materials that can be used to suppress oxygen diffusion include tantalum, tantalum nitride, ruthenium, and ruthenium oxide.

　導電層５６０ｂは、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。また、導電層５６０は、配線としても機能するため、導電性が高い導電層を用いるとよい。例えば、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。 The conductive layer 560b may be made of a conductive material containing tungsten, copper, or aluminum as its main component. Furthermore, since the conductive layer 560 also functions as wiring, it is preferable to use a conductive layer with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component may be used. Furthermore, the conductive layer 560b may have a layered structure, for example, a layered structure of titanium or titanium nitride and the above-mentioned conductive material.

　図２１Ｂ及び図２１Ｃに示すように、半導体層５２０ｂの導電層５４２と重ならない領域、言い換えると、半導体層５２０のチャネル形成領域において、半導体層５２０の側面が導電層５６０で覆うように配置されている。これにより、トランジスタ２００Ｃのゲート電極としての機能する導電層５６０の電界を、半導体層５２０の側面に作用させやすくなる。よって、トランジスタ２００Ｃのオン電流を増大させ、周波数特性を向上させることができる。 As shown in Figures 21B and 21C, in the region of semiconductor layer 520b that does not overlap with conductive layer 542, in other words, in the channel formation region of semiconductor layer 520, the side surfaces of semiconductor layer 520 are covered with conductive layer 560. This makes it easier for the electric field of conductive layer 560, which functions as the gate electrode of transistor 200C, to act on the side surfaces of semiconductor layer 520. This increases the on-current of transistor 200C and improves its frequency characteristics.

　絶縁層５５４は、絶縁層５１４等と同様に、水又は水素等の不純物が、絶縁層５８０側からトランジスタ２００Ｃに混入することを抑制する絶縁性材料を用いる。例えば、絶縁層５５４として、絶縁層５２４より水素透過性が低い絶縁性材料を用いる。さらに、図２１Ｂ及び図２１Ｃに示すように、絶縁層５５４を、導電層５４２ａの上面と側面、導電層５４２ｂの上面と側面、半導体層５２０ａ及び半導体層５２０ｂの側面、並びに絶縁層５２４の上面に接して設ける。このような構成にすることで、絶縁層５８０に含まれる水素が、導電層５４２ａ、導電層５４２ｂ、半導体層５２０ａ、半導体層５２０ｂ及び絶縁層５２４の上面又は側面から半導体層５２０に侵入することを抑制できる。 Similar to the insulating layer 514, the insulating layer 554 is made of an insulating material that prevents impurities such as water or hydrogen from entering the transistor 200C from the insulating layer 580 side. For example, the insulating layer 554 is made of an insulating material that has lower hydrogen permeability than the insulating layer 524. Furthermore, as shown in Figures 21B and 21C, the insulating layer 554 is provided in contact with the top and side surfaces of the conductive layer 542a, the top and side surfaces of the conductive layer 542b, the side surfaces of the semiconductor layers 520a and 520b, and the top surface of the insulating layer 524. This configuration prevents hydrogen contained in the insulating layer 580 from entering the semiconductor layer 520 from the top or side surfaces of the conductive layer 542a, the conductive layer 542b, the semiconductor layer 520a, the semiconductor layer 520b, and the insulating layer 524.

　さらに、絶縁層５５４として、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いる。例えば、絶縁層５５４として、絶縁層５８０又は絶縁層５２４より酸素透過性が低い絶縁性材料を用いる。 Furthermore, an insulating material that has the function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms, oxygen molecules, etc.) (i.e., oxygen is less likely to permeate) is used as insulating layer 554. For example, an insulating material with lower oxygen permeability than insulating layer 580 or insulating layer 524 is used as insulating layer 554.

　半導体層５２０として酸化物半導体を用いる場合、絶縁層５５４は、スパッタリング法を用いて成膜できる。絶縁層５５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁層５２４の絶縁層５５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁層５２４を介して半導体層５２０中に酸素を供給することができる。ここで、絶縁層５５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が半導体層５２０から絶縁層５８０へ拡散することを防ぐことができる。また、絶縁層５２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が半導体層５２０から基板側へ拡散することを防ぐことができる。このようにして、半導体層５２０のチャネル形成領域に酸素が供給される。これにより、半導体層５２０の酸素欠損を低減し、トランジスタのノーマリオン化を抑制できる。 When an oxide semiconductor is used for the semiconductor layer 520, the insulating layer 554 can be formed by sputtering. By forming the insulating layer 554 by sputtering in an oxygen-containing atmosphere, oxygen can be added to the insulating layer 524 near the region in contact with the insulating layer 554. This allows oxygen to be supplied from this region into the semiconductor layer 520 through the insulating layer 524. Here, the insulating layer 554 has the function of suppressing upward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 to the insulating layer 580. Furthermore, the insulating layer 522 has the function of suppressing downward oxygen diffusion, thereby preventing oxygen from diffusing from the semiconductor layer 520 toward the substrate. In this way, oxygen is supplied to the channel formation region of the semiconductor layer 520. This reduces oxygen vacancies in the semiconductor layer 520 and suppresses the transistor from becoming normally on.

　絶縁層５５４として、例えば、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層を成膜する。なお、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁層として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることができる。 As the insulating layer 554, for example, an insulating layer containing oxides of one or both of aluminum and hafnium is formed. Note that examples of insulating layers containing oxides of one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).

　絶縁層５８０は、絶縁層５５４を介して、絶縁層５２４、半導体層５２０及び導電層５４２上に設けられる。例えば、絶縁層５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン又は空孔を有する酸化シリコン等を用いる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好適である。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコン等の材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好適である。 The insulating layer 580 is provided over the insulating layer 524, the semiconductor layer 520, and the conductive layer 542 with the insulating layer 554 interposed therebetween. For example, the insulating layer 580 can be made of silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, or silicon oxide with vacancies. Silicon oxide and silicon oxynitride are particularly suitable because they are thermally stable. Materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are particularly suitable because they can easily form regions containing oxygen that is released by heating.

　絶縁層５７４として、絶縁層５１４などと同様に、水又は水素等の不純物が、上方から絶縁層５８０に混入することを抑制するバリア膜として機能する絶縁性材料を用いる。絶縁層５７４として、例えば、絶縁層５１４、絶縁層５５４などに用いることができる絶縁性材料を用いる。 As with insulating layer 514, insulating layer 574 is made of an insulating material that functions as a barrier film that prevents impurities such as water or hydrogen from entering insulating layer 580 from above. As insulating layer 574, for example, an insulating material that can be used for insulating layer 514, insulating layer 554, etc. is used.

　図２１Ａ乃至図２１Ｃでは、絶縁層５７４の上に、層間膜として機能する絶縁層５８１を設ける例を示している。絶縁層５８１として、絶縁層５２４等と同様に、膜中の水又は水素等の不純物濃度が低減されている絶縁性材料を用いる。 Figures 21A to 21C show an example in which an insulating layer 581 that functions as an interlayer film is provided on the insulating layer 574. As with the insulating layer 524, an insulating material with a reduced concentration of impurities such as water or hydrogen is used for the insulating layer 581.

　絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４に形成された開口部に、導電層５４５ａ及び導電層５４５ｂを配置する。導電層５４５ａ及び導電層５４５ｂは、導電層５６０を挟んで対向して設ける。なお、導電層５４５ａ及び導電層５４５ｂの上面の高さは、絶縁層５８１の上面と、同一平面上としてもよい。 Conductive layers 545a and 545b are disposed in openings formed in insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554. Conductive layer 545a and conductive layer 545b are disposed opposite each other with conductive layer 560 sandwiched therebetween. Note that the height of the top surfaces of conductive layer 545a and conductive layer 545b may be flush with the top surface of insulating layer 581.

　なお、絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４の開口部の内壁に接して、絶縁層５４１ａが設けられ、その側面に接して導電層５４５ａの第１の導電層が形成されている。当該開口部の底部の少なくとも一部には導電層５４２ａが位置しており、導電層５４５ａが導電層５４２ａと接する。同様に、絶縁層５８１、絶縁層５７４、絶縁層５８０及び絶縁層５５４の開口部の内壁に接して、絶縁層５４１ｂが設けられ、その側面に接して導電層５４５ｂの第１の導電層が形成されている。当該開口部の底部の少なくとも一部には導電層５４２ｂが位置しており、導電層５４５ｂが導電層５４２ｂと接する。 Insulating layer 541a is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545a is formed in contact with its side surface. Conductive layer 542a is located on at least a portion of the bottom of the opening, and conductive layer 545a is in contact with conductive layer 542a. Similarly, insulating layer 541b is provided in contact with the inner walls of the openings of insulating layer 581, insulating layer 574, insulating layer 580, and insulating layer 554, and a first conductive layer of conductive layer 545b is formed in contact with its side surface. Conductive layer 542b is located on at least a portion of the bottom of the opening, and conductive layer 545b is in contact with conductive layer 542b.

　導電層５４５ａ及び導電層５４５ｂとして、タングステン、銅又はアルミニウムを主成分とする導電性材料を用いるとよい。また、導電層５４５ａ及び導電層５４５ｂのそれぞれは２層以上の積層構造としてもよい。 The conductive layers 545a and 545b may be formed using a conductive material containing tungsten, copper, or aluminum as a main component. The conductive layers 545a and 545b may each have a stacked structure of two or more layers.

　導電層５４５を積層構造とする場合、半導体層５２０ａ、半導体層５２０ｂ、導電層５４２、絶縁層５５４、絶縁層５８０、絶縁層５７４、絶縁層５８１と接する導電層に、水又は水素等の不純物の拡散を抑制する機能を有する導電層を用いるとよい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム又は酸化ルテニウムなどを用いる。当該導電性材料を用いることで、絶縁層５８０に含まれる酸素が導電層５４５ａ及び導電層５４５ｂに吸収されることを抑制できる。また、絶縁層５８１より上層から水又は水素等の不純物が、導電層５４５ａ及び導電層５４５ｂを通じて半導体層５２０に混入することを抑制できる。 When the conductive layer 545 has a stacked structure, a conductive layer that has the function of suppressing the diffusion of impurities such as water or hydrogen may be used for the conductive layers in contact with the semiconductor layer 520a, the semiconductor layer 520b, the conductive layer 542, the insulating layer 554, the insulating layer 580, the insulating layer 574, and the insulating layer 581. For example, tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, or ruthenium oxide is used. By using such a conductive material, oxygen contained in the insulating layer 580 can be prevented from being absorbed by the conductive layer 545a and the conductive layer 545b. Furthermore, impurities such as water or hydrogen from above the insulating layer 581 can be prevented from entering the semiconductor layer 520 through the conductive layer 545a and the conductive layer 545b.

　絶縁層５４１ａ及び絶縁層５４１ｂとして、例えば、絶縁層５５４等に用いることができる絶縁層を用いることができる。絶縁層５４１ａ及び絶縁層５４１ｂは、絶縁層５５４に接して設けられるため、絶縁層５８０等から水又は水素等の不純物が、導電層５４５ａ及び導電層５４５ｂを通じて半導体層５２０に混入することを抑制できる。また、絶縁層５８０に含まれる酸素が導電層５４５ａ及び導電層５４５ｂに吸収されることを抑制できる。 The insulating layer 541a and the insulating layer 541b can be, for example, an insulating layer that can be used for the insulating layer 554, etc. Because the insulating layer 541a and the insulating layer 541b are provided in contact with the insulating layer 554, impurities such as water or hydrogen from the insulating layer 580, etc., can be prevented from entering the semiconductor layer 520 through the conductive layer 545a and the conductive layer 545b. Furthermore, oxygen contained in the insulating layer 580 can be prevented from being absorbed by the conductive layer 545a and the conductive layer 545b.

＜構成例６＞
　本発明の一態様である半導体装置２０Ｉの上面図を、図２２Ａに示す。図２２Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図を図２２Ｂに示し、一点鎖線Ａ３−Ａ４における切断面の断面図を図２２Ｃに示し、一点鎖線Ａ５−Ａ６における切断面の断面図を図２２Ｄに示す。 <Configuration Example 6>
22A is a top view of a semiconductor device 20I according to one embodiment of the present invention, FIG. 22B is a cross-sectional view taken along dashed dotted line A1-A2 in FIG. 22A , FIG. 22C is a cross-sectional view taken along dashed dotted line A3-A4 in FIG. 22A , and FIG. 22D is a cross-sectional view taken along dashed dotted line A5-A6 in FIG.

　半導体装置２０Ｉは、トランジスタ２００Ｄを有する。図２２Ｂはトランジスタ２００Ｄのチャネル長方向の断面図である。図２２Ｃ及び図２２Ｄは、トランジスタ２００Ｄのチャネル幅方向の断面図である。 Semiconductor device 20I has a transistor 200D. Figure 22B is a cross-sectional view of transistor 200D in the channel length direction. Figures 22C and 22D are cross-sectional views of transistor 200D in the channel width direction.

　トランジスタ２００Ｄは、絶縁層８１６に埋め込まれるように設けられた導電層５０５（導電層５０５ａ及び導電層５０５ｂ）と、絶縁層８１６及び導電層５０５上の絶縁層５２１と、絶縁層５２１上の絶縁層５２２と、絶縁層５２２上の絶縁層５２４と、絶縁層５２４上の半導体層５２０（半導体層５２０ａ及び半導体層５２０ｂ）と、半導体層５２０上の、導電層５４２ａ（導電層５４２ａ１及び導電層５４２ａ２）及び導電層５４２ｂ（導電層５４２ｂ１及び導電層５４２ｂ２）と、導電層５４２ａ上の絶縁層８７１ａと、導電層５４２ｂ上の絶縁層８７１ｂと、半導体層５２０上の絶縁層８５０と、絶縁層８５０上の導電層５６０（導電層５６０ａ及び導電層５６０ｂ）と、を有する。 Transistor 200D has a conductive layer 505 (conductive layer 505a and conductive layer 505b) embedded in insulating layer 816, an insulating layer 521 on insulating layer 816 and conductive layer 505, an insulating layer 522 on insulating layer 521, an insulating layer 524 on insulating layer 522, a semiconductor layer 520 (semiconductor layer 520a and semiconductor layer 520b) on insulating layer 524, conductive layer 542a (conductive layer 542a1 and conductive layer 542a2) and conductive layer 542b (conductive layer 542b1 and conductive layer 542b2) on semiconductor layer 520, an insulating layer 871a on conductive layer 542a, an insulating layer 871b on conductive layer 542b, an insulating layer 850 on semiconductor layer 520, and a conductive layer 560 (conductive layer 560a and conductive layer 560b) on insulating layer 850.

　半導体層５２０に、実施の形態１で示した金属酸化物層２１を適用することができる。半導体層５２０については、金属酸化物層２１及び半導体層１０８に係る記載を参照できる。また、半導体層５２０の被形成面である絶縁層５２４が、実施の形態１に示した層３１に相当する。絶縁層５２４は、第１の元素を含む領域５２４Ｄを有する。領域５２４Ｄは、絶縁層５２４の半導体層５２０と重ならない領域に位置する。領域５２４Ｄについては、領域３１Ｄに係る記載を参照できる。 The metal oxide layer 21 described in Embodiment 1 can be applied to the semiconductor layer 520. For the semiconductor layer 520, the descriptions regarding the metal oxide layer 21 and the semiconductor layer 108 can be referred to. Furthermore, the insulating layer 524, which is the surface on which the semiconductor layer 520 is formed, corresponds to layer 31 described in Embodiment 1. The insulating layer 524 has a region 524D containing the first element. Region 524D is located in a region of the insulating layer 524 that does not overlap with the semiconductor layer 520. For region 524D, the description regarding region 31D can be referred to.

　絶縁層８７１ａ、８７１ｂ上には、絶縁層８７５が設けられ、絶縁層８７５上には絶縁層８８５が設けられている。絶縁層８５５、絶縁層８５０、及び導電層５６０は、絶縁層８８５及び絶縁層８７５に設けられた開口部の内部に配置されている。また、絶縁層８８５上及び導電層５６０上に絶縁層８８２が設けられている。また、絶縁層８８２上に絶縁層８８３が設けられている。また、絶縁層８１６及び導電層５０５の下に絶縁層８１５が設けられている。また、導電層５４２ａ２、導電層５４２ｂ２、絶縁層８７１ａ、絶縁層８７１ｂ、絶縁層８７５、及び絶縁層８８５と、絶縁層８５０の間に、絶縁層８５５が設けられている。 An insulating layer 875 is provided on insulating layers 871a and 871b, and an insulating layer 885 is provided on insulating layer 875. Insulating layer 855, insulating layer 850, and conductive layer 560 are disposed inside openings provided in insulating layer 885 and insulating layer 875. An insulating layer 882 is provided on insulating layer 885 and conductive layer 560. An insulating layer 883 is provided on insulating layer 882. An insulating layer 815 is provided below insulating layer 816 and conductive layer 505. An insulating layer 855 is provided between insulating layer 850 and conductive layer 542a2, conductive layer 542b2, insulating layer 871a, insulating layer 871b, insulating layer 875, and insulating layer 885.

　なお、絶縁層８１５、絶縁層８１６、導電層５０５、絶縁層５２１、絶縁層５２２、絶縁層５２４、半導体層５２０、導電層５４２ａ、導電層５４２ｂ、絶縁層８７１ａ、絶縁層８７１ｂ、絶縁層８７５、絶縁層８８５、絶縁層８５５、絶縁層８５０、導電層５６０、絶縁層８８２、及び、絶縁層８８３は、それぞれ、単層構造であってもよく、積層構造であってもよい。 Note that insulating layer 815, insulating layer 816, conductive layer 505, insulating layer 521, insulating layer 522, insulating layer 524, semiconductor layer 520, conductive layer 542a, conductive layer 542b, insulating layer 871a, insulating layer 871b, insulating layer 875, insulating layer 885, insulating layer 855, insulating layer 850, conductive layer 560, insulating layer 882, and insulating layer 883 may each have a single-layer structure or a stacked-layer structure.

　半導体層５２０は、チャネル形成領域として機能する領域を有する。また、導電層５６０は、第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁層８５０は、第１のゲート絶縁体として機能する領域を有する。また、導電層５０５は、第２のゲート電極（下側のゲート電極）として機能する領域を有する。絶縁層５２４、絶縁層５２２、及び絶縁層５２１は、それぞれ、第２のゲート絶縁体として機能する領域を有する。 The semiconductor layer 520 has a region that functions as a channel formation region. The conductive layer 560 has a region that functions as a first gate electrode (upper gate electrode). The insulating layer 850 has a region that functions as a first gate insulator. The conductive layer 505 has a region that functions as a second gate electrode (lower gate electrode). The insulating layer 524, the insulating layer 522, and the insulating layer 521 each have a region that functions as a second gate insulator.

　導電層５４２ａは、ソース電極及びドレイン電極の一方として機能する領域を有する。導電層５４２ｂは、ソース電極及びドレイン電極の他方として機能する領域を有する。 The conductive layer 542a has a region that functions as one of the source electrode and the drain electrode. The conductive layer 542b has a region that functions as the other of the source electrode and the drain electrode.

　半導体層５２０は、絶縁層５２４上の半導体層５２０ａと、半導体層５２０ａ上の半導体層５２０ｂと、を有することが好ましい。半導体層５２０ｂ下に半導体層５２０ａを有することで、半導体層５２０ａよりも下方に形成された構造物から、半導体層５２０ｂへの不純物の拡散を抑制できる。なお、半導体層５２０は半導体層５２０ｂの単層構造であってもよく、３層以上の積層構造としてもよい。 The semiconductor layer 520 preferably has a semiconductor layer 520a on the insulating layer 524 and a semiconductor layer 520b on the semiconductor layer 520a. By having the semiconductor layer 520a below the semiconductor layer 520b, it is possible to suppress the diffusion of impurities from structures formed below the semiconductor layer 520a into the semiconductor layer 520b. The semiconductor layer 520 may have a single-layer structure of the semiconductor layer 520b, or may have a stacked structure of three or more layers.

　導電層５４２ａは、導電層５４２ａ１と導電層５４２ａ２の積層構造であり、導電層５４２ｂは、導電層５４２ｂ１と導電層５４２ｂ２の積層構造である。半導体層５２０ｂに接する導電層５４２ａ１及び導電層５４２ｂ１は、金属窒化物などの酸化されにくい導電体であることが好ましい。これにより、半導体層５２０ｂに含まれる酸素によって、導電層５４２ａ及び導電層５４２ｂが過剰に酸化されることを防ぐことができる。また、導電層５４２ａ２及び導電層５４２ｂ２は、導電層５４２ａ１及び導電層５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電層５４２ａ及び導電層５４２ｂを、導電性が高い配線または電極として機能させることができる。 The conductive layer 542a has a stacked structure of conductive layers 542a1 and 542a2, and the conductive layer 542b has a stacked structure of conductive layers 542b1 and 542b2. The conductive layers 542a1 and 542b1 in contact with the semiconductor layer 520b are preferably made of a conductor that is resistant to oxidation, such as a metal nitride. This prevents the conductive layers 542a and 542b from being excessively oxidized by oxygen contained in the semiconductor layer 520b. Furthermore, the conductive layers 542a2 and 542b2 are preferably made of a conductor, such as a metal layer, that has higher conductivity than the conductive layers 542a1 and 542b1. This allows the conductive layers 542a and 542b to function as highly conductive wirings or electrodes.

　例えば、導電層５４２ａ１及び導電層５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電層５４２ａ２及び導電層５４２ｂ２として、タングステンを用いることができる。 For example, tantalum nitride or titanium nitride can be used for the conductive layers 542a1 and 542b1, and tungsten can be used for the conductive layers 542a2 and 542b2.

　絶縁層８８５及び絶縁層８７５に設けられた開口部は、導電層５４２ａ２と導電層５４２ｂ２の間の領域と重畳する。平面視において、絶縁層８８５の開口部の側面は、導電層５４２ａ２の側面、及び導電層５４２ｂ２の側面と一致または概略一致する。また、導電層５４２ａ１及び導電層５４２ｂ１の一部は、上記開口部内に突出するように形成されている。ここで、導電層５４２ａ１の上面の一部が、導電層５４２ａ２に接し、導電層５４２ｂ１の上面の一部が、導電層５４２ｂ２に接する。よって、絶縁層８５５は、上記開口部内で、導電層５４２ａ１の上面の他の一部、導電層５４２ｂ１の上面の他の一部、導電層５４２ａ２の側面、及び導電層５４２ｂ２の側面に接する。また、絶縁層８５０は、半導体層５２０の上面、導電層５４２ａ１の側面、導電層５４２ｂ１の側面、及び絶縁層８５５の側面に接する。 The openings in insulating layer 885 and insulating layer 875 overlap the region between conductive layer 542a2 and conductive layer 542b2. In a planar view, the side surfaces of the openings in insulating layer 885 coincide or approximately coincide with the side surfaces of conductive layer 542a2 and conductive layer 542b2. Furthermore, portions of conductive layer 542a1 and conductive layer 542b1 are formed to protrude into the openings. Here, a portion of the upper surface of conductive layer 542a1 contacts conductive layer 542a2, and a portion of the upper surface of conductive layer 542b1 contacts conductive layer 542b2. Therefore, within the openings, insulating layer 855 contacts another portion of the upper surface of conductive layer 542a1, another portion of the upper surface of conductive layer 542b1, the side surfaces of conductive layer 542a2, and the side surfaces of conductive layer 542b2. Furthermore, the insulating layer 850 is in contact with the top surface of the semiconductor layer 520, the side surface of the conductive layer 542a1, the side surface of the conductive layer 542b1, and the side surface of the insulating layer 855.

　絶縁層８５５は、窒化物などの酸化されにくい絶縁体であることが好ましい。絶縁層８５５は異方性エッチングを用いて、絶縁層８８５などに設けられた開口部の側壁（ここで、開口部の側壁とは、例えば、絶縁層８８５等の側面に対応する）に接して形成される。絶縁層８５５は、導電層５４２ａ２の側面、及び導電層５４２ｂ２の側面に接して形成されており、導電層５４２ａ２、及び導電層５４２ｂ２を保護する機能を有する。半導体層５２０ｂに酸素を供給するため、導電層５４２ａ１と導電層５４２ｂ１を分断した後で、絶縁層８５０を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。このとき、絶縁層８５５が、導電層５４２ａ２の側面、及び導電層５４２ｂ２の側面に接して形成されていることで、導電層５４２ａ２及び導電層５４２ｂ２が過剰に酸化されることを防ぐことができる。例えば、絶縁層８５５として、窒化シリコンを用いることができる。 The insulating layer 855 is preferably an insulator that is resistant to oxidation, such as nitride. The insulating layer 855 is formed by anisotropic etching so as to be in contact with the sidewalls of the openings (here, the sidewalls of the openings correspond, for example, to the side surfaces of the insulating layer 885) provided in the insulating layer 885 or the like. The insulating layer 855 is formed in contact with the side surfaces of the conductive layers 542a2 and 542b2 and functions to protect the conductive layers 542a2 and 542b2. To supply oxygen to the semiconductor layer 520b, heat treatment is preferably performed in an oxygen-containing atmosphere after separating the conductive layers 542a1 and 542b1 and before forming the insulating layer 850. Since the insulating layer 855 is formed in contact with the side surfaces of the conductive layers 542a2 and 542b2, excessive oxidation of the conductive layers 542a2 and 542b2 can be prevented. For example, silicon nitride can be used as the insulating layer 855.

　絶縁層８５０は、水素を捕獲または水素を固着する機能を有することが好ましい。これにより、半導体層５２０ｂのチャネル形成領域中の水素濃度を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。 The insulating layer 850 preferably has a function of capturing or fixing hydrogen. This can reduce the hydrogen concentration in the channel formation region of the semiconductor layer 520b. Therefore, VOH in the channel formation region can be reduced, and the channel formation region can be made i-type or substantially i-type.

　絶縁層８５０は、ゲート絶縁体として機能する。絶縁層８５０は、絶縁層８５５及び導電層５６０とともに、絶縁層８８５に形成された開口部に設ける。トランジスタ２００Ｄの微細化を図るにあたって、絶縁層８５０の膜厚は薄いことが好ましい。絶縁層８５０を構成する層の膜厚は、それぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁層８５０を構成する各層は、少なくとも一部において、上記のような膜厚の領域を有することが好ましい。 The insulating layer 850 functions as a gate insulator. The insulating layer 850, together with the insulating layer 855 and the conductive layer 560, is provided in an opening formed in the insulating layer 885. To miniaturize the transistor 200D, the insulating layer 850 preferably has a small thickness. The thicknesses of the layers constituting the insulating layer 850 are preferably 0.1 nm to 10 nm, more preferably 0.1 nm to 5.0 nm, more preferably 0.5 nm to 5.0 nm, more preferably 1.0 nm to less than 5.0 nm, and even more preferably 1.0 nm to 3.0 nm. It is preferable that at least a portion of each layer constituting the insulating layer 850 has a region with the above-described thickness.

　絶縁層８５０は、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。 The insulating layer 850 is preferably formed using the ALD method. ALD methods include thermal ALD, in which the reaction between a precursor and a reactant is carried out using only thermal energy, and plasma-enhanced ALD, in which a plasma-excited reactant is used. The PEALD method may be preferable because it uses plasma, allowing film formation at lower temperatures.

　絶縁層８５５の膜厚は、０．５ｎｍ以上２０ｎｍ以下が好ましく、０．５ｎｍ以上１０ｎｍ以下がより好ましく、０．５ｎｍ以上３ｎｍ以下がより好ましい。絶縁層８５５を上記のような膜厚にすることで、導電層５４２ａ２及び導電層５４２ｂ２が過剰に酸化されることを抑制できる。なお、絶縁層８５５は、少なくとも一部において、上記のような膜厚の領域を有することが好ましい。絶縁層８５５の膜厚を過剰に厚くすると、ＡＬＤ法による絶縁層８５５の成膜時間が長くなり、生産性が低下するため、絶縁層８５５の膜厚は上記の範囲程度にすることが好ましい。 The thickness of the insulating layer 855 is preferably 0.5 nm to 20 nm, more preferably 0.5 nm to 10 nm, and even more preferably 0.5 nm to 3 nm. By making the insulating layer 855 have the above thickness, excessive oxidation of the conductive layers 542a2 and 542b2 can be suppressed. Note that it is preferable that at least a portion of the insulating layer 855 has a region with the above thickness. If the insulating layer 855 is made too thick, the deposition time of the insulating layer 855 by the ALD method increases, reducing productivity. Therefore, it is preferable that the thickness of the insulating layer 855 be within the above range.

　絶縁層８１５、絶縁層５２１、絶縁層５２２、絶縁層８８２、及び絶縁層８８３は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を有することが好ましい。例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びジルコニウムを含む酸化物（ハフニウムジルコニウム酸化物）、酸化ガリウム、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁層８８３及び絶縁層５２１は、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁層８８２は、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。また、例えば、絶縁層５２２は、水素を捕獲または水素を固着する能力が高く、高誘電率（ｈｉｇｈ−ｋ）材料である、酸化ハフニウムなどを用いることが好ましい。 Insulating layer 815, insulating layer 521, insulating layer 522, insulating layer 882, and insulating layer 883 each preferably include an insulator that suppresses the diffusion of impurities such as water and hydrogen, and oxygen. For example, aluminum oxide, magnesium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium (hafnium aluminate), oxides containing hafnium and zirconium (hafnium zirconium oxide), gallium oxide, silicon nitride, or silicon nitride oxide can be used. For example, insulating layer 883 and insulating layer 521 preferably include silicon nitride, which has a high hydrogen barrier property. Furthermore, for example, insulating layer 882 preferably includes aluminum oxide, which has a high ability to capture or fix hydrogen. Furthermore, for example, insulating layer 522 preferably includes hafnium oxide, which is a high-dielectric-constant (high-k) material and has a high ability to capture or fix hydrogen.

　導電層５０５は、半導体層５２０及び導電層５６０と重なるように配置する。ここで、導電層５０５は、絶縁層８１６に形成された開口部に埋め込まれて設けることが好ましい。また、導電層５０５は、図２２Ａ及び図２２Ｃに示すように、チャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、複数のトランジスタを設ける場合に、導電層５０５は配線として機能する。 The conductive layer 505 is arranged so as to overlap with the semiconductor layer 520 and the conductive layer 560. Here, the conductive layer 505 is preferably provided by being embedded in an opening formed in the insulating layer 816. Furthermore, as shown in Figures 22A and 22C, the conductive layer 505 is preferably provided so as to extend in the channel width direction. With this configuration, when multiple transistors are provided, the conductive layer 505 functions as wiring.

　図２２Ｂ及び図２２Ｃに示すように、導電層５０５は、導電層５０５ａ及び導電層５０５ｂを有することが好ましい。導電層５０５ａは、上記開口部の底面及び側壁に接して設けられる。導電層５０５ｂは、上記開口部に沿って形成された導電層５０５ａ凹部を埋め込むように設けられる。ここで、導電層５０５の上面の高さは、絶縁層８１６の上面の高さと一致または概略一致する。 As shown in Figures 22B and 22C, the conductive layer 505 preferably includes conductive layer 505a and conductive layer 505b. The conductive layer 505a is provided in contact with the bottom surface and sidewall of the opening. The conductive layer 505b is provided so as to fill the recess in the conductive layer 505a formed along the opening. Here, the height of the upper surface of the conductive layer 505 coincides with or approximately coincides with the height of the upper surface of the insulating layer 816.

　導電層５０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電層５０５ｂに含まれる水素などの不純物が、絶縁層８１６等を介して、半導体層５２０に拡散することを防ぐことができる。また、導電層５０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層５０５ｂが酸化され、導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び、酸化ルテニウムが挙げられる。導電層５０５ａは、上記導電性材料の単層構造または積層構造とすることができる。例えば、導電層５０５ａは、窒化チタンを有することが好ましい。 By using a conductive material that has the function of reducing hydrogen diffusion for the conductive layer 505a, impurities such as hydrogen contained in the conductive layer 505b can be prevented from diffusing into the semiconductor layer 520 via the insulating layer 816 or the like. Furthermore, by using a conductive material that has the function of suppressing oxygen diffusion for the conductive layer 505a, it is possible to suppress oxidation of the conductive layer 505b and a decrease in conductivity. Examples of conductive materials that have the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide. The conductive layer 505a can have a single-layer structure or a stacked-layer structure of the above conductive materials. For example, the conductive layer 505a preferably contains titanium nitride.

　導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電層５０５ｂは、タングステンを有することが好ましい。 The conductive layer 505b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. For example, the conductive layer 505b preferably contains tungsten.

　導電層５０５は、第２のゲート電極として機能することができる。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００Ｄのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ２００ＤのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。 The conductive layer 505 can function as a second gate electrode. In this case, the threshold voltage (Vth) of the transistor 200D can be controlled by changing the potential applied to the conductive layer 505 independently of the potential applied to the conductive layer 560. In particular, applying a negative potential to the conductive layer 505 can increase the Vth of the transistor 200D and reduce its off-state current. Therefore, applying a negative potential to the conductive layer 505 can reduce the drain current when the potential applied to the conductive layer 560 is 0 V, compared to when no negative potential is applied.

　半導体層５２０と接する絶縁層５２４は、例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。これにより、絶縁層５２４から半導体層５２０に酸素を供給し、酸素欠損を低減することができる。 The insulating layer 524 in contact with the semiconductor layer 520 preferably contains, for example, silicon oxide or silicon oxynitride. This allows oxygen to be supplied from the insulating layer 524 to the semiconductor layer 520, reducing oxygen vacancies.

　なお、絶縁層５２４は、半導体層５２０と同様に、島状にすることができる。これにより、複数のトランジスタ２００Ｄを設ける場合、各トランジスタ２００Ｄが、ほぼ同程度の大きさの絶縁層５２４を有することになる。これにより、各トランジスタ２００Ｄにおいて、絶縁層５２４から半導体層５２０に供給される酸素の量が、同程度になる。よって、基板面内でトランジスタ２００Ｄの電気特性のばらつきを抑制できる。 Note that the insulating layer 524 can be island-shaped, similar to the semiconductor layer 520. As a result, when multiple transistors 200D are provided, each transistor 200D will have an insulating layer 524 of approximately the same size. As a result, the amount of oxygen supplied from the insulating layer 524 to the semiconductor layer 520 in each transistor 200D will be approximately the same. This makes it possible to suppress variation in the electrical characteristics of the transistors 200D within the substrate surface.

　導電層５４２ａ、導電層５４２ｂ、及び導電層５６０として、それぞれ、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層５４２ａ、導電層５４２ｂ、及び導電層５６０の導電率が低下することを抑制できる。 For the conductive layers 542a, 542b, and 560, it is preferable to use a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing the diffusion of oxygen. Examples of such conductive materials include conductive materials containing nitrogen and conductive materials containing oxygen. This can suppress a decrease in the conductivity of the conductive layers 542a, 542b, and 560.

　絶縁層８７１ａ及び絶縁層８７１ｂは、導電層５４２ａ２及び導電層５４２ｂ２の加工時にエッチングストッパとして機能し、導電層５４２ａ２及び導電層５４２ｂ２を保護する無機絶縁体である。また、絶縁層８７１ａ及び絶縁層８７１ｂは、導電層５４２ａ２及び導電層５４２ｂ２に接するため、導電層５４２ａ及び導電層５４２ｂを酸化させにくい、無機絶縁体であることが好ましい。絶縁層８７１ａ及び絶縁層８７１ｂは、例えば、窒化物絶縁体と、酸化物絶縁体との積層構造であることが好ましい。 Insulating layers 871a and 871b are inorganic insulators that function as etching stoppers when processing conductive layers 542a2 and 542b2, protecting conductive layers 542a2 and 542b2. Furthermore, since insulating layers 871a and 871b are in contact with conductive layers 542a2 and 542b2, they are preferably inorganic insulators that are less likely to oxidize conductive layers 542a and 542b. Insulating layers 871a and 871b preferably have a layered structure of, for example, a nitride insulator and an oxide insulator.

　導電層５６０は、導電層５６０ａと、導電層５６０ａの上に配置された導電層５６０ｂと、を有することが好ましい。例えば、導電層５６０ａは、導電層５６０ｂの底面及び側面を包むように配置されることが好ましい。このとき、導電層５６０ａとして、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電層５６０ａが酸素の拡散を抑制する機能を有することにより、絶縁層８８５などに含まれる酸素により、導電層５６０ｂが酸化されることを抑制できる。これにより、導電層５６０ｂの導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料として、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。 The conductive layer 560 preferably includes a conductive layer 560a and a conductive layer 560b disposed on top of the conductive layer 560a. For example, the conductive layer 560a is preferably disposed so as to surround the bottom and side surfaces of the conductive layer 560b. In this case, it is preferable to use a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing oxygen diffusion as the conductive layer 560a. Since the conductive layer 560a has the function of suppressing oxygen diffusion, it is possible to suppress oxidation of the conductive layer 560b due to oxygen contained in the insulating layer 885, etc. This makes it possible to suppress a decrease in the conductivity of the conductive layer 560b. Examples of conductive materials that have the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide.

　導電層５６０ｂは、導電性が高い導電体を用いることが好ましい。例えば、導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。 The conductive layer 560b is preferably made of a highly conductive conductor. For example, the conductive layer 560b can be made of a conductive material whose main component is tungsten, copper, or aluminum. The conductive layer 560b may also have a layered structure, such as a layered structure of titanium or titanium nitride and the above-mentioned conductive material.

　絶縁層８１６及び絶縁層８８５は、それぞれ、絶縁層５２２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。 It is preferable that the insulating layer 816 and the insulating layer 885 each have a lower dielectric constant than the insulating layer 522. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.

　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせることができる。 The configuration examples illustrated in this embodiment and the corresponding drawings, etc., can be combined, at least in part, with other configuration examples or drawings, etc., as appropriate.

　本発明の一態様の半導体装置の作製方法について、説明する。 A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described.

＜作製方法例＞
　ここでは、図１７Ａ及び図１７Ｂに示す半導体装置２０Ｃの作製方法の一例を、図２３Ａ乃至図２６Ｃを用いて説明する。図２３Ａ乃至図２６Ｃには、図１０Ａに示す一点鎖線Ａ１−Ａ２間の断面図と、一点鎖線Ｂ１−Ｂ２間の断面図とを並べて示す。 <Example of manufacturing method>
Here, an example of a method for manufacturing the semiconductor device 20C shown in Fig. 17A and Fig. 17B will be described with reference to Fig. 23A to Fig. 26C. Fig. 23A to Fig. 26C show a cross-sectional view taken along dashed dotted line A1-A2 and a cross-sectional view taken along dashed dotted line B1-B2 shown in Fig. 10A side by side.

　まず、基板１０２上に、絶縁層１０９を形成する。絶縁層１０９の形成は、スパッタリング法またはＰＥＣＶＤ法を好適に用いることができる。 First, an insulating layer 109 is formed on the substrate 102. The insulating layer 109 can be formed preferably by sputtering or PECVD.

　続いて、絶縁層１０９上に、導電層１１２ａとなる導電膜を形成し、当該導電膜を加工して導電層１１２ａを形成する（図２３Ａ）。当該導電膜の形成は、スパッタリング法を好適に用いることができる。 Next, a conductive film that will become conductive layer 112a is formed on insulating layer 109, and then processed to form conductive layer 112a (Figure 23A). Sputtering can be suitably used to form this conductive film.

　続いて、導電層１１２ａ上に、絶縁層１１０ｂとなる絶縁膜１１０ｂｆ、及び絶縁層１１０ｃとなる絶縁膜１１０ｃｆを形成する（図２３Ｂ）。 Next, insulating film 110bf, which will become insulating layer 110b, and insulating film 110cf, which will become insulating layer 110c, are formed on conductive layer 112a (Figure 23B).

　絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆの形成は、スパッタリング法またはＰＥＣＶＤ法を好適に用いることができる。絶縁膜１１０ｂｆを形成した後、絶縁膜１１０ｂｆの表面を大気に曝すことなく絶縁膜１１０ｃｆを形成することが好ましい。これにより、絶縁膜１１０ｂｆの表面に大気由来の不純物が付着することを抑制できる。当該不純物として、例えば、水及び有機物が挙げられる。例えば、絶縁膜１１０ｂｆを形成した後、同じ装置で連続して絶縁膜１１０ｃｆを形成することが好ましい。 The insulating films 110bf and 110cf can be preferably formed by sputtering or PECVD. After forming the insulating film 110bf, it is preferable to form the insulating film 110cf without exposing the surface of the insulating film 110bf to the atmosphere. This prevents impurities from the atmosphere from adhering to the surface of the insulating film 110bf. Examples of such impurities include water and organic matter. For example, after forming the insulating film 110bf, it is preferable to form the insulating film 110cf continuously using the same equipment.

　絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆの形成時の基板温度はそれぞれ、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆの形成時の基板温度を前述の範囲とすることで、自身から放出される不純物（例えば、水及び水素）の量を少なくすることができ、不純物が半導体層１０８に拡散することを抑制することができる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 The substrate temperature during the formation of insulating films 110bf and 110cf is preferably 180°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, and even more preferably 350°C or higher and 400°C or lower. By keeping the substrate temperature within the aforementioned range during the formation of insulating films 110bf and 110cf, the amount of impurities (e.g., water and hydrogen) released from the insulating films themselves can be reduced, and the diffusion of impurities into semiconductor layer 108 can be suppressed. This results in a transistor that exhibits good electrical characteristics and is highly reliable.

　なお、絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆは半導体層１０８より先に形成されるため、絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆの形成時に加わる熱によって半導体層１０８から酸素が脱離することを懸念する必要はない。 Note that, because the insulating films 110bf and 110cf are formed before the semiconductor layer 108, there is no need to worry about oxygen being desorbed from the semiconductor layer 108 due to the heat applied during the formation of the insulating films 110bf and 110cf.

　絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆを形成した後に、加熱処理を行うことができる。加熱処理を行うことにより、絶縁膜１１０ｂｆの膜中、並びに絶縁膜１１０ｃｆの膜中及び表面から不純物（例えば、水及び水素）を脱離させることができる。 After forming the insulating films 110bf and 110cf, heat treatment can be performed. By performing heat treatment, impurities (e.g., water and hydrogen) can be removed from the insulating film 110bf and from the film and surface of the insulating film 110cf.

　絶縁膜１１０ｃｆを形成した後、絶縁膜１１０ｃｆに酸素を供給することができる。酸素の供給方法として、例えば、イオン注入法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理として、酸素ガスを高周波電力によってプラズマ化させる装置を好適に用いることができる。ガスを高周波電力によってプラズマ化させる装置として、例えば、ＰＥＣＶＤ装置、プラズマエッチング装置及びプラズマアッシング装置が挙げられる。プラズマ処理は、酸素を含む雰囲気で行うことが好ましい。例えば、酸素、一酸化二窒素（Ｎ２Ｏ）、二酸化窒素（ＮＯ２）、一酸化炭素、及び二酸化炭素の一以上を含む雰囲気で、プラズマ処理を行うことが好ましい。酸素の供給量は、例えば、プラズマ処理における電力及び処理時間で調整することができる。 After the insulating film 110cf is formed, oxygen can be supplied to the insulating film 110cf. Examples of oxygen supply methods include ion implantation, plasma immersion ion implantation, and plasma treatment. For the plasma treatment, an apparatus that converts oxygen gas into plasma using high-frequency power can be suitably used. Examples of apparatus that convert gas into plasma using high-frequency power include a PECVD apparatus, a plasma etching apparatus, and a plasma ashing apparatus. The plasma treatment is preferably performed in an atmosphere containing oxygen. For example, the plasma treatment is preferably performed in an atmosphere containing one or more of oxygen, nitrous oxide (N 2 O), nitrogen dioxide (NO 2 ), carbon monoxide, and carbon dioxide. The amount of oxygen supplied can be adjusted, for example, by the power and treatment time of the plasma treatment.

　絶縁膜１１０ｃｆを形成した後、絶縁膜１１０ｃｆに窒素を供給することができる。窒素の供給方法は、前述の酸素の供給方法に係る記載を参照できる。窒素の供給方法として、窒素を含む雰囲気でのプラズマ処理を好適に用いることができる。例えば、窒素、一酸化二窒素（Ｎ２Ｏ）、及び二酸化窒素（ＮＯ２）の一以上を含む雰囲気で、プラズマ処理を行うことが好ましい。窒素の供給量は、例えば、プラズマ処理における電力及び処理時間で調整することができる。 After the insulating film 110cf is formed, nitrogen can be supplied to the insulating film 110cf. The nitrogen supply method can be described in the above description of the oxygen supply method. Plasma treatment in an atmosphere containing nitrogen can be suitably used as the nitrogen supply method. For example, it is preferable to perform the plasma treatment in an atmosphere containing one or more of nitrogen, dinitrogen monoxide (N 2 O), and nitrogen dioxide (NO 2 ). The amount of nitrogen supplied can be adjusted by, for example, the power and treatment time in the plasma treatment.

　絶縁層（ここでは、絶縁膜１１０ｃｆまたは後の絶縁層１１０ｃ）において、窒素と酸素との反応により、窒素酸化物（ＮＯＸ、Ｘは０よりも大きい実数）が生成する。窒素酸化物として、例えば、Ｎ２Ｏ、ＮＯ及びＮＯ２が挙げられる。絶縁層において、窒素酸化物は準位を形成し、当該準位は金属酸化物のバンドギャップ内に位置する。例えば、ＮＯ２の電荷が０の状態と−１の状態とを遷移する遷移レベルは、酸化インジウムのバンドギャップ内に位置する。そのため、窒素酸化物が、絶縁層と金属酸化物を有する半導体層との界面または界面近傍に拡散すると、当該準位が電子をトラップする。この結果、トラップされた電子が、絶縁層と半導体層の界面または界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向に大きくすることができる。これにより、ノーマリオフのトランジスタとすることができ、消費電力の低い半導体装置とすることができる。 In the insulating layer (here, the insulating film 110cf or the later insulating layer 110c), nitrogen and oxygen react to generate nitrogen oxides ( NOx , where X is a real number greater than 0). Examples of nitrogen oxides include N2O , NO, and NO2 . In the insulating layer, nitrogen oxides form levels, which are located within the band gap of the metal oxide. For example, the transition level at which NO2 transitions between a charge of 0 and a charge of -1 is located within the band gap of indium oxide. Therefore, when nitrogen oxides diffuse to the interface between the insulating layer and the semiconductor layer having the metal oxide or near the interface, the levels trap electrons. As a result, the trapped electrons remain at or near the interface between the insulating layer and the semiconductor layer, and the threshold voltage of the transistor can be increased in the positive direction. This allows a normally-off transistor to be obtained, resulting in a semiconductor device with low power consumption.

　窒素酸化物の量を多くすることにより、しきい値電圧をプラス側により大きくすることができる。しかしながら、窒素酸化物の量が多すぎるとトランジスタのゲートに正の電位（正バイアス）を与えた状態でのしきい値電圧の変動が大きくなり、信頼性が低くなってしまうおそれがある。したがって、信頼性に影響を与えない範囲の窒化酸化物の量とすることが好ましい。 Increasing the amount of nitrogen oxide makes it possible to increase the threshold voltage to the positive side. However, if the amount of nitrogen oxide is too large, the threshold voltage will fluctuate greatly when a positive potential (positive bias) is applied to the transistor gate, which could result in reduced reliability. Therefore, it is preferable to use an amount of nitrogen oxide that does not affect reliability.

　窒素酸化物の量は、例えば、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）における放出量、または電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）における電子スピン量で評価を行うことができる。ＴＤＳにおいて、ＮＯ（質量電荷比（ｍ／ｚともいう）＝３０）、Ｎ２Ｏ（ｍ／ｚ＝４４）、及びＮＯ２（ｍ／ｚ＝４６）の放出量を評価することができる。なお、ＴＤＳにおいてＮＯ２の脱離量の定量が困難な場合がある。その場合、ＮＯ及びＮ２Ｏの脱離量を評価することにより、ＮＯ２の量の多さを評価することができる。ＥＳＲにおいては、ＮＯ２に由来するＥＳＲシグナルを用いることができる。Ｎ原子は電子が７個、Ｏ原子は電子が８個存在するため、ＮＯ２分子は電子が開殻構造となる。したがって、中性のＮＯ２分子は孤立電子を有するため、ＥＳＲで測定することが可能である。また、１４Ｎはその核スピンが１であるため、１４Ｎが関与するＥＳＲシグナルのピークは３つにスプリットする。このとき、ＥＳＲシグナルのスプリット幅は超微細結合定数である。 The amount of nitrogen oxides can be evaluated, for example, by the amount released in thermal desorption spectrometry (TDS) or the amount of electron spin in electron spin resonance (ESR). In TDS, the amounts of NO (mass-to-charge ratio (m/z) = 30), N 2 O (m/z = 44), and NO 2 (m/z = 46) released can be evaluated. Note that it may be difficult to quantify the amount of NO 2 released in TDS. In such cases, the amount of NO 2 can be evaluated by evaluating the amounts of NO and N 2 O released. In ESR, the ESR signal derived from NO 2 can be used. Since the N atom has 7 electrons and the O atom has 8 electrons, the NO 2 molecule has an open-shell electron structure. Therefore, since a neutral NO2 molecule has a lone electron, it can be measured by ESR. Also, since the nuclear spin of 14N is 1, the peak of the ESR signal related to 14N is split into three. In this case, the split width of the ESR signal is the hyperfine coupling constant.

　酸素を供給する処理と、窒素を供給する処理との順番は特に限定されない。窒素を供給した後に、酸素を供給することができる。酸素を供給した後に、窒素を供給することもできる。または、同じ処理で酸素及び窒素を供給することができる。例えば、窒素及び酸素を含む雰囲気でプラズマ処理を行うことにより、酸素及び窒素を供給することができる。例えば、一酸化二窒素（Ｎ２Ｏ）を用いたプラズマ処理を行うことにより、効率的に窒素酸化物を生成することができ、好ましい。 The order of the treatment for supplying oxygen and the treatment for supplying nitrogen is not particularly limited. Oxygen can be supplied after nitrogen is supplied. Nitrogen can also be supplied after oxygen is supplied. Alternatively, oxygen and nitrogen can be supplied in the same treatment. For example, oxygen and nitrogen can be supplied by performing plasma treatment in an atmosphere containing nitrogen and oxygen. For example, performing plasma treatment using dinitrogen monoxide (N 2 O) is preferable because nitrogen oxide can be efficiently generated.

　なお、絶縁膜１１０ｃｆを形成した後、絶縁膜１１０ｃｆの表面を大気に曝すことなく当該プラズマ処理を行うことができる。例えば、絶縁膜１１０ｃｆの形成にＰＥＣＶＤ装置を用いる場合、当該ＰＥＣＶＤ装置で当該プラズマ処理を行うことが好ましい。これにより、生産性を高めることができる。具体的には、ＰＥＣＶＤ装置で絶縁膜１１０ｃｆを形成した後に、連続してＮ２Ｏプラズマ処理を行うことができる。 After the insulating film 110cf is formed, the plasma treatment can be performed without exposing the surface of the insulating film 110cf to the atmosphere. For example, when a PECVD apparatus is used to form the insulating film 110cf, it is preferable to perform the plasma treatment in the PECVD apparatus. This can improve productivity. Specifically, after the insulating film 110cf is formed in the PECVD apparatus, an N 2 O plasma treatment can be performed continuously.

　続いて、絶縁膜１１０ｃｆ上に、膜１３９を形成することが好ましい（図２３Ｄ）。膜１３９の形成は、スパッタリング法を好適に用いることができる。酸素を含む雰囲気で膜１３９を形成することにより、絶縁膜１１０ｃｆに酸素を供給することができる。図２３Ｃは、絶縁膜１１０ｃｆへ酸素が供給される様子を実線の矢印で模式的に示している。 Next, it is preferable to form film 139 on insulating film 110cf (Figure 23D). Sputtering can be suitably used to form film 139. By forming film 139 in an oxygen-containing atmosphere, oxygen can be supplied to insulating film 110cf. Figure 23C schematically shows the state in which oxygen is supplied to insulating film 110cf using solid arrows.

　膜１３９の導電性は問わない。膜１３９として、絶縁膜、半導体膜、及び導電膜の少なくとも一種を用いることができる。膜１３９として、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、インジウム酸化物、インジウムスズ酸化物（ＩＴＯ）、またはシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）を用いることができる。 The conductivity of film 139 is not important. At least one of an insulating film, a semiconductor film, and a conductive film can be used as film 139. For example, aluminum oxide, hafnium oxide, hafnium aluminate, indium oxide, indium tin oxide (ITO), or silicon-containing indium tin oxide (ITSO) can be used as film 139.

　膜１３９として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。 For the film 139, it is preferable to use an oxide material containing one or more of the same elements as the semiconductor layer 108. In particular, it is preferable to use an oxide semiconductor material that can be used for the semiconductor layer 108.

　膜１３９の形成時に、成膜装置の処理室内に導入する成膜ガスの酸素流量比、または処理室内の酸素分圧が高いほど、絶縁膜１１０ｃｆ中に供給される酸素の量を増やすことができる。酸素流量比または酸素分圧は、例えば、５０％以上１００％以下が好ましく、さらには６０％以上１００％以下が好ましく、さらには７０％以上１００％以下が好ましく、さらには８０％以上１００％以下が好ましく、さらには９０％以上１００％以下が好ましい。特に、酸素流量比を１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。 When forming film 139, the higher the oxygen flow rate ratio of the film formation gas introduced into the processing chamber of the film formation apparatus or the oxygen partial pressure within the processing chamber, the more oxygen can be supplied to insulating film 110cf. The oxygen flow rate ratio or oxygen partial pressure is, for example, preferably 50% or more and 100% or less, more preferably 60% or more and 100% or less, even more preferably 70% or more and 100% or less, even more preferably 80% or more and 100% or less, and even more preferably 90% or more and 100% or less. In particular, it is preferable to set the oxygen flow rate ratio to 100% and the oxygen partial pressure as close to 100% as possible.

　このように、酸素を含む雰囲気でスパッタリング法により膜１３９を形成することにより、膜１３９の形成時に、絶縁膜１１０ｃｆへ酸素を供給するとともに、絶縁膜１１０ｃｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｃｆに多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８に多くの酸素を供給することができる。その結果、半導体層１０８中の酸素欠損及びＶＯＨを低減することができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 By forming the film 139 by a sputtering method in an oxygen-containing atmosphere in this manner, oxygen can be supplied to the insulating film 110cf during the formation of the film 139, and oxygen desorption from the insulating film 110cf can be prevented. As a result, a large amount of oxygen can be trapped in the insulating film 110cf. Then, a large amount of oxygen can be supplied to the semiconductor layer 108 by subsequent heat treatment. As a result, oxygen vacancies and VOH in the semiconductor layer 108 can be reduced, and a highly reliable transistor can be obtained, exhibiting favorable electrical characteristics.

　膜１３９を形成した後、加熱処理を行ってもよい。膜１３９を形成した後に加熱処理を行うことで、膜１３９から絶縁膜１１０ｃｆに効果的に酸素を供給することができる。 After forming film 139, heat treatment may be performed. By performing heat treatment after forming film 139, oxygen can be effectively supplied from film 139 to insulating film 110cf.

　加熱処理の温度は、１５０℃以上基板の歪み点未満が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましく、さらには３５０℃以上４００℃以下が好ましい。加熱処理は、貴ガス、窒素または酸素の一以上を含む雰囲気で行うことができる。窒素を含む雰囲気、または酸素を含む雰囲気として、乾燥空気（ＣＤＡ）を用いることができる。なお、当該雰囲気における水素、水などの含有量が極力少ないことが好ましい。当該雰囲気として、露点が−６０℃以下、好ましくは−１００℃以下の高純度ガスを用いることが好ましい。水素、水などの含有量が極力少ない雰囲気を用いることで、絶縁膜１１０ｂｆ及び絶縁膜１１０ｃｆに水素、水などが取り込まれることを可能な限り防ぐことができる。加熱処理は、オーブン、急速加熱（ＲＴＡ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。 The heat treatment temperature is preferably 150°C or higher and lower than the strain point of the substrate, more preferably 200°C or higher and 450°C or lower, even more preferably 250°C or higher and 450°C or lower, even more preferably 300°C or higher and 450°C or lower, even more preferably 300°C or higher and 400°C or lower, and even more preferably 350°C or higher and 400°C or lower. The heat treatment can be performed in an atmosphere containing one or more of a noble gas, nitrogen, or oxygen. Dry air (CDA) can be used as the nitrogen-containing atmosphere or the oxygen-containing atmosphere. Note that it is preferable that the hydrogen, water, and other components contained in the atmosphere be kept as low as possible. It is preferable to use a high-purity gas with a dew point of -60°C or lower, preferably -100°C or lower, as the atmosphere. Using an atmosphere with as little hydrogen, water, and other components as possible can prevent hydrogen, water, and other components from being incorporated into the insulating film 110bf and the insulating film 110cf as much as possible. The heat treatment can be performed in an oven, a rapid thermal annealing (RTA) device, or the like. Using an RTA device can shorten the heat treatment time.

　膜１３９を形成した後、または前述の加熱処理の後に、さらに、膜１３９を介して絶縁膜１１０ｃｆに酸素を供給することもできる。酸素の供給方法として、例えば、イオン注入法、プラズマイマージョンイオン注入法、またはプラズマ処理を用いることができる。プラズマ処理については、前述の記載を参照できるため、詳細な説明は省略する。 After forming film 139 or after the aforementioned heat treatment, oxygen can also be supplied to insulating film 110cf via film 139. Oxygen can be supplied by, for example, ion implantation, plasma immersion ion implantation, or plasma treatment. For details about plasma treatment, please refer to the above description, and a detailed explanation will be omitted.

　続いて、膜１３９を除去する（図２３Ｅ）。膜１３９の除去方法に特に限定は無いが、ウェットエッチング法を好適に用いることができる。ウェットエッチング法を用いることで、膜１３９の除去の際に、絶縁膜１１０ｃｆがエッチングされることを抑制できる。これにより、絶縁膜１１０ｃｆの厚さが薄くなることを抑制でき、絶縁層１１０ｃの厚さを均一にすることができる。 Next, film 139 is removed (Figure 23E). There are no particular limitations on the method for removing film 139, but wet etching is preferably used. Using wet etching can prevent the insulating film 110cf from being etched when film 139 is removed. This prevents the thickness of insulating film 110cf from becoming thin, and allows the thickness of insulating layer 110c to be made uniform.

　絶縁膜１１０ｃｆに対して酸素を供給する処理は、前述の方法に限定されない。例えば、絶縁膜１１０ｃｆに対してイオン注入法、またはプラズマ処理により、酸素ラジカル、酸素原子、酸素原子イオン、または酸素分子イオンを供給する。また、絶縁膜１１０ｃｆ上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁膜１１０ｃｆに酸素を供給することができる。該膜は、酸素を供給した後に除去することが好ましい。上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、スズ、アルミニウム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、及びタングステンの１以上を有する導電膜あるいは半導体膜を用いることができる。 The process of supplying oxygen to the insulating film 110cf is not limited to the above-mentioned method. For example, oxygen radicals, oxygen atoms, oxygen atomic ions, or oxygen molecular ions can be supplied to the insulating film 110cf by ion implantation or plasma treatment. Alternatively, after forming a film that suppresses oxygen desorption on the insulating film 110cf, oxygen can be supplied to the insulating film 110cf through the film. It is preferable to remove the film after supplying oxygen. The film that suppresses oxygen desorption can be a conductive film or a semiconductor film containing one or more of indium, zinc, gallium, tin, aluminum, chromium, tantalum, titanium, molybdenum, nickel, iron, cobalt, and tungsten.

　続いて、絶縁膜１１０ｃｆ上に、絶縁層１１０ｄとなる絶縁膜１１０ｄｆ、及び、絶縁層１１０ｅとなる絶縁膜１１０ｅｆを形成する（図２４Ａ）。絶縁膜１１０ｄｆの形成は、スパッタリング法を好適に用いることができる。絶縁膜１１０ｄｆ及び絶縁膜１１０ｅｆの形成は、絶縁膜１１０ｂｆ及び絶縁層１０９の形成に係る記載を参照できるため、詳細な説明は省略する。 Next, insulating film 110df, which will become insulating layer 110d, and insulating film 110ef, which will become insulating layer 110e, are formed on insulating film 110cf (Figure 24A). Sputtering can be suitably used to form insulating film 110df. The description regarding the formation of insulating film 110bf and insulating layer 109 can be referenced for the formation of insulating film 110df and insulating film 110ef, so a detailed description will be omitted.

　続いて、絶縁膜１１０ｅｆ上に、導電層１１２ｂとなる導電膜１１２ｂｆを形成する（図２４Ｂ）。導電膜１１２ｂｆの形成は、スパッタリング法を好適に用いることができる。 Next, a conductive film 112bf, which will become the conductive layer 112b, is formed on the insulating film 110ef (Figure 24B). Sputtering can be suitably used to form the conductive film 112bf.

　続いて、導電膜１１２ｂｆを加工し、導電層１１２Ｂを形成する（図２４Ｃ）。導電層１１２Ｂは、後に導電層１１２ｂとなる。導電層１１２Ｂの形成は、例えば、ウェットエッチング法を好適に用いることができる。 Next, conductive film 112bf is processed to form conductive layer 112B (Figure 24C). Conductive layer 112B will later become conductive layer 112b. For example, wet etching can be suitably used to form conductive layer 112B.

　続いて、導電層１１２Ｂの一部を除去し、開口部１４３を有する導電層１１２ｂを形成する。導電層１１２ｂの形成は、ウェットエッチング法を好適に用いることができる。 Next, a portion of conductive layer 112B is removed to form conductive layer 112b having opening 143. Wet etching can be suitably used to form conductive layer 112b.

　続いて、絶縁膜１１０ｂｆ、絶縁膜１１０ｃｆ及び絶縁膜１１０ｄｆの一部を除去し、開口部１４１を有する絶縁層１１０を形成する（図２４Ｄ）。開口部１４１は、開口部１４３と重なる領域に設けられる。開口部１４１の形成により導電層１１２ａが露出する。絶縁層１１０の形成は、ドライエッチング法を好適に用いることができる。 Subsequently, portions of insulating films 110bf, 110cf, and 110df are removed to form insulating layer 110 having opening 141 (Figure 24D). Opening 141 is provided in an area overlapping opening 143. The formation of opening 141 exposes conductive layer 112a. Dry etching can be suitably used to form insulating layer 110.

　開口部１４１は、例えば、開口部１４３の形成に用いたレジストマスクを用いて形成することができる。具体的には、導電層１１２Ｂ上にレジストマスクを形成し、当該レジストマスクを用いて導電層１１２Ｂの一部を除去して開口部１４３を形成し、当該レジストマスクを用いて絶縁膜１１０ｂｆ、絶縁膜１１０ｃｆ及び絶縁膜１１０ｄｆの一部を除去して開口部１４１を形成することができる。開口部１４１は、開口部１４３の形成に用いたレジストマスクと異なるレジストマスクを用いて形成することもできる。 Opening 141 can be formed, for example, using the resist mask used to form opening 143. Specifically, a resist mask is formed on conductive layer 112B, and opening 143 is formed by removing a portion of conductive layer 112B using the resist mask. Opening 141 can also be formed by removing a portion of insulating film 110bf, insulating film 110cf, and insulating film 110df using the resist mask. Opening 141 can also be formed using a resist mask different from the resist mask used to form opening 143.

　続いて、開口部１４１及び開口部１４３を覆うように、半導体層１０８となる金属酸化物膜１０８ｆを形成する（図２５Ａ）。金属酸化物膜１０８ｆは、導電層１１２ｂの上面及び側面、絶縁層１１０の上面及び側面、並びに導電層１１２ａの上面に接して設けられる。金属酸化物膜１０８ｆは、実施の形態１に示した金属酸化物膜２１ｆに相当する。金属酸化物膜１０８ｆについては、金属酸化物膜２１ｆに係る記載を参照できる。 Subsequently, a metal oxide film 108f that will become the semiconductor layer 108 is formed so as to cover the openings 141 and 143 (Figure 25A). The metal oxide film 108f is provided in contact with the top and side surfaces of the conductive layer 112b, the top and side surfaces of the insulating layer 110, and the top surface of the conductive layer 112a. The metal oxide film 108f corresponds to the metal oxide film 21f described in Embodiment 1. For details about the metal oxide film 108f, please refer to the description of the metal oxide film 21f.

　金属酸化物膜１０８ｆを形成する際に、酸素ガスを用いることが好ましい。酸素ガスを用いることで、絶縁層１１０中に好適に酸素を供給することができる。例えば、絶縁層１１０ｃに酸化物または酸化窒化物を用いる場合、絶縁層１１０ｃ中に好適に酸素を供給することができる。絶縁層１１０ｃに酸素を供給することにより、後の工程で半導体層１０８に酸素が供給され、半導体層１０８中の酸素欠損及びＶＯＨを低減できる。 Oxygen gas is preferably used when the metal oxide film 108f is formed. By using oxygen gas, oxygen can be suitably supplied into the insulating layer 110. For example, when an oxide or an oxynitride is used for the insulating layer 110c, oxygen can be suitably supplied into the insulating layer 110c. By supplying oxygen to the insulating layer 110c, oxygen can be supplied to the semiconductor layer 108 in a later step, and oxygen vacancies and VOH in the semiconductor layer 108 can be reduced.

　続いて、金属酸化物膜１０８ｆ上に、レジストマスク１８０を形成する（図２５Ｂ）。レジストマスク１８０は、半導体層１０８を設ける領域に設けられる。レジストマスク１８０は、実施の形態１に示したレジストマスク９０に相当する。レジストマスク１８０については、レジストマスク９０に係る記載を参照できる。 Next, a resist mask 180 is formed on the metal oxide film 108f (Figure 25B). The resist mask 180 is provided in the region where the semiconductor layer 108 will be provided. The resist mask 180 corresponds to the resist mask 90 described in embodiment 1. For details about the resist mask 180, please refer to the description of the resist mask 90.

　続いて、レジストマスク１８０をマスクに、元素７５を金属酸化物膜１０８ｆに供給する（図２５Ｃ）。金属酸化物膜２１ｆのレジストマスク１８０と重ならない領域に元素７５が供給され、領域１０８Ｄが形成される。図２５Ｃは、金属酸化物膜１０８ｆへ元素７５が供給される様子を破線の矢印で模式的に示している。領域１０８Ｄは、実施の形態１に示した領域２１Ｄに相当する。領域１０８Ｄについては、領域２１Ｄに係る記載を参照できる。また、元素７５の供給については、実施の形態１の記載を参照できる。 Next, element 75 is supplied to metal oxide film 108f using resist mask 180 as a mask (Figure 25C). Element 75 is supplied to areas of metal oxide film 21f that do not overlap with resist mask 180, forming region 108D. Figure 25C schematically shows with dashed arrows how element 75 is supplied to metal oxide film 108f. Region 108D corresponds to region 21D shown in embodiment 1. For region 108D, the description of region 21D can be referenced. For the supply of element 75, the description of embodiment 1 can be referenced.

　領域１０８Ｄにおける元素７５の濃度は、前述の領域２１Ｄで挙げた範囲であることが好ましい。これにより、領域２１Ｄの結晶性を低くすることができる。なお、領域１０８Ｄにおける元素７５の濃度は、前述の範囲に限定されない。 The concentration of element 75 in region 108D is preferably within the range mentioned above for region 21D. This allows the crystallinity of region 21D to be low. However, the concentration of element 75 in region 108D is not limited to the range mentioned above.

　絶縁層１１０及び導電層１１２ｂのレジストマスク１８０と重ならない領域にも第１の元素が供給され、領域１１０Ｄ及び領域１１２ｂＤが形成される。領域１１０Ｄ及び領域１１２ｂＤは、実施の形態１に示した領域３１Ｄに相当する。領域１１０Ｄ及び領域１１２ｂＤについては、領域３１Ｄに係る記載を参照できる。 The first element is also supplied to the regions of the insulating layer 110 and the conductive layer 112b that do not overlap with the resist mask 180, forming regions 110D and 112bD. Regions 110D and 112bD correspond to region 31D described in embodiment 1. For region 110D and region 112bD, the description of region 31D can be referenced.

　続いて、領域１０８Ｄを除去し、半導体層１０８を形成する（図２６Ａ）。金属酸化物膜１０８ｆのレジストマスク１８０と重なる領域（実施の形態１の領域２１Ｎに相当）が残存し、半導体層１０８となる。領域１０８Ｄの除去については、領域２１Ｄの除去に係る記載を参照できる。 Subsequently, region 108D is removed to form semiconductor layer 108 (Figure 26A). The region of metal oxide film 108f that overlaps with resist mask 180 (corresponding to region 21N in embodiment 1) remains and becomes semiconductor layer 108. For information on removing region 108D, please refer to the description regarding the removal of region 21D.

　半導体層１０８の形成の際、半導体層１０８と重ならない領域の導電層１１２ｂの一部がエッチングされ、薄くなる場合がある。同様に、半導体層１０８及び導電層１１２ｂのいずれとも重ならない領域の絶縁層１１０の一部がエッチングされ、厚さが薄くなる場合がある。例えば、絶縁層１１０のうち、絶縁層１１０ｄがエッチングにより消失し、絶縁層１１０ｃの表面が露出する場合もある。なお、金属酸化物膜１０８ｆのエッチングにおいて、絶縁層１１０ｄに選択比の高い材料を用いることで、絶縁層１１０ｄの厚さが薄くなることを抑制できる。 When forming the semiconductor layer 108, a portion of the conductive layer 112b in an area that does not overlap with the semiconductor layer 108 may be etched and become thinner. Similarly, a portion of the insulating layer 110 in an area that does not overlap with either the semiconductor layer 108 or the conductive layer 112b may be etched and become thinner. For example, of the insulating layer 110, insulating layer 110d may be removed by etching, exposing the surface of insulating layer 110c. Note that when etching the metal oxide film 108f, using a material with a high selectivity for insulating layer 110d can prevent the thickness of insulating layer 110d from becoming thinner.

　続いて、レジストマスク１８０を除去する（図２６Ｂ）。これにより、半導体層１０８が露出する。 Next, the resist mask 180 is removed (Figure 26B). This exposes the semiconductor layer 108.

　レジストマスク１８０を除去した後に、加熱処理を行うことが好ましい。加熱処理により、半導体層１０８中に含まれる、または表面に吸着した水及び水素を除去することができる。また、加熱処理により、半導体層１０８の膜質が向上する（例えば、欠陥が低減する、または結晶性が高くなる）場合がある。 After removing the resist mask 180, it is preferable to perform heat treatment. Heat treatment can remove water and hydrogen contained in the semiconductor layer 108 or adsorbed to the surface. Heat treatment can also improve the film quality of the semiconductor layer 108 (for example, reducing defects or increasing crystallinity).

　加熱処理により、絶縁層１１０ｃから半導体層１０８に酸素を供給することもできる。このとき、半導体層１０８に加工する前に加熱処理を行うことがより好ましい。加熱処理については、前述の記載を参照できるため、詳細な説明は省略する。 Heat treatment can also supply oxygen from the insulating layer 110c to the semiconductor layer 108. In this case, it is more preferable to perform heat treatment before processing into the semiconductor layer 108. For details about heat treatment, please refer to the above description, and a detailed explanation will be omitted.

　なお、当該加熱処理は不要であれば行わなくてもよい。また、ここでは加熱処理は行わず、後の工程で行われる加熱処理と兼ねることもできる。また、後の工程での熱が加わる処理（例えば成膜工程）が、当該加熱処理を兼ねられる場合もある。 Note that this heat treatment does not have to be performed if it is not necessary. Alternatively, the heat treatment may not be performed here, and may be combined with a heat treatment performed in a later process. Furthermore, a process in which heat is applied in a later process (for example, a film formation process) may also serve as this heat treatment.

　続いて、半導体層１０８、導電層１１２ｂ、及び絶縁層１１０を覆って、絶縁層１０６を形成する（図２６Ｃ）。絶縁層１０６の形成は、例えば、ＰＥＣＶＤ法、スパッタリング法またはＡＬＤ法を好適に用いることができる。 Next, the insulating layer 106 is formed to cover the semiconductor layer 108, the conductive layer 112b, and the insulating layer 110 (Figure 26C). The insulating layer 106 can be formed by, for example, PECVD, sputtering, or ALD.

　半導体層１０８に酸化物半導体を用いる場合、絶縁層１０６は、酸素が拡散することを抑制するバリア膜として機能することが好ましい。絶縁層１０６が酸素の拡散を抑制する機能を有することにより、酸素が絶縁層１０６より上側から導電層１０４へ拡散することが抑制され、導電層１０４が酸化されることを抑制できる。その結果、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 When an oxide semiconductor is used for the semiconductor layer 108, the insulating layer 106 preferably functions as a barrier film that suppresses oxygen diffusion. The insulating layer 106 has the function of suppressing oxygen diffusion, which suppresses oxygen from diffusing from above the insulating layer 106 to the conductive layer 104, thereby suppressing oxidation of the conductive layer 104. As a result, a transistor exhibiting favorable electrical characteristics and high reliability can be obtained.

　ゲート絶縁層として機能する絶縁層１０６の形成時の温度を高くすることにより、欠陥の少ない絶縁層とすることができる。しかしながら、絶縁層１０６の形成時の温度が高いと半導体層１０８から酸素が脱離し、半導体層１０８中の酸素欠損及びＶＯＨが増加してしまう場合がある。絶縁層１０６の形成時の基板温度は、１８０℃以上４５０℃以下が好ましく、さらには２００℃以上４５０℃以下が好ましく、さらには２５０℃以上４５０℃以下が好ましく、さらには３００℃以上４５０℃以下が好ましく、さらには３００℃以上４００℃以下が好ましい。絶縁層１０６の形成時の基板温度を前述の範囲とすることで、絶縁層１０６の欠陥を少なくするとともに、半導体層１０８から酸素が脱離することを抑制できる。したがって、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。 By increasing the temperature during the formation of the insulating layer 106 that functions as a gate insulating layer, an insulating layer with fewer defects can be obtained. However, if the temperature during the formation of the insulating layer 106 is high, oxygen is released from the semiconductor layer 108, which may increase oxygen vacancies and VOH in the semiconductor layer 108. The substrate temperature during the formation of the insulating layer 106 is preferably 180° C. or higher and 450° C. or lower, more preferably 200° C. or higher and 450° C. or lower, further preferably 250° C. or higher and 450° C. or lower, further preferably 300° C. or higher and 450° C. or lower, and further preferably 300° C. or higher and 400° C. or lower. By setting the substrate temperature during the formation of the insulating layer 106 within the above range, defects in the insulating layer 106 can be reduced and oxygen release from the semiconductor layer 108 can be suppressed. Therefore, a transistor with good electrical characteristics and high reliability can be obtained.

　絶縁層１０６を形成する前に、半導体層１０８の表面に対してプラズマ処理を行うことができる。当該プラズマ処理により、半導体層１０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁層１０６との界面における不純物を低減でき、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁層１０６の形成までの間に半導体層１０８の表面が大気に曝される場合に好適である。プラズマ処理は、例えば、酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気で行うことができる。また、プラズマ処理と絶縁層１０６の成膜とは、大気に曝すことなく連続して行われることが好ましい。 Plasma treatment can be performed on the surface of the semiconductor layer 108 before forming the insulating layer 106. This plasma treatment can reduce impurities such as water adsorbed to the surface of the semiconductor layer 108. As a result, impurities at the interface between the semiconductor layer 108 and the insulating layer 106 can be reduced, resulting in a highly reliable transistor. This is particularly suitable when the surface of the semiconductor layer 108 is exposed to the air between the formation of the semiconductor layer 108 and the formation of the insulating layer 106. The plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, nitrous oxide, argon, or the like, for example. It is also preferable that the plasma treatment and the formation of the insulating layer 106 be performed consecutively without exposure to the air.

　続いて、絶縁層１０６上に、導電層１０４を形成する（図１７Ａ及び図１７Ｂ）。導電層１０４となる導電膜の形成は、例えば、スパッタリング法、熱ＣＶＤ法（ＭＯＣＶＤ法を含む）、またはＡＬＤ法を好適に用いることができる。 Next, the conductive layer 104 is formed on the insulating layer 106 (Figures 17A and 17B). The conductive film that becomes the conductive layer 104 can be formed by, for example, sputtering, thermal CVD (including MOCVD), or ALD.

　以上の工程により、本発明の一態様の半導体装置２０Ｃを作製することができる。 Through the above steps, semiconductor device 20C of one embodiment of the present invention can be manufactured.

　なお、ここでは半導体層１０８の形成に、図２のフローチャートに示す作製方法を用いた例を示したが、本発明の一態様はこれに限られない。図４、図６及び図８のフローチャートに示す作製方法を適用することができる。また、導電層１１２ａ、導電層１１２ｂ及び導電層１０４の一以上に金属酸化物を用いる場合、導電層の形成に図２、図４、図６及び図８のフローチャートに示す作製方法を適用することもできる。 Note that although an example in which the semiconductor layer 108 is formed using the manufacturing method illustrated in the flowchart of FIG. 2 has been described here, one embodiment of the present invention is not limited to this. The manufacturing methods illustrated in the flowcharts of FIGS. 4, 6, and 8 can also be applied. Furthermore, when a metal oxide is used for one or more of the conductive layers 112a, 112b, and 104, the manufacturing method illustrated in the flowcharts of FIGS. 2, 4, 6, and 8 can also be applied to the formation of the conductive layer.

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。 This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.

（実施の形態３）
　本実施の形態では、本発明の一態様の表示装置について、図２７乃至図３４を用いて説明する。 (Embodiment 3)
In this embodiment, a display device of one embodiment of the present invention will be described with reference to FIGS.

　本実施の形態の表示装置は、解像度の高い表示装置または大型の表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、及び、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、及び、音響再生装置の表示部に用いることができる。 The display device of this embodiment can be a high-resolution display device or a large display device. Therefore, the display device of this embodiment can be used in electronic devices with relatively large screens, such as television devices, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as the display unit of digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and sound reproduction devices.

　本実施の形態の表示装置は、高精細な表示装置とすることができる。したがって、本実施の形態の表示装置は、例えば、腕時計型、及び、ブレスレット型などの情報端末機（ウェアラブル機器）の表示部、並びに、ヘッドマウントディスプレイ（ＨＭＤ）などのＶＲ向け機器、及び、メガネ型のＡＲ向け機器などの頭部に装着可能なウェアラブル機器の表示部に用いることができる。 The display device of this embodiment can be a high-definition display device. Therefore, the display device of this embodiment can be used, for example, in the display unit of wristwatch-type and bracelet-type information terminals (wearable devices), as well as in the display unit of wearable devices that can be worn on the head, such as VR devices such as head-mounted displays (HMDs) and eyeglass-type AR devices.

　本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとして、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。 The semiconductor device of one embodiment of the present invention can be used in a display device or a module including the display device. Examples of modules including the display device include a module in which a connector such as a flexible printed circuit (hereinafter referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.

　本実施の形態の表示装置はタッチパネルとしての機能を有していてもよい。例えば、表示装置には、指などの被検知体の近接または接触を検知できる様々な検知素子（センサ素子ともいえる）を適用することができる。 The display device of this embodiment may also function as a touch panel. For example, various detection elements (also known as sensor elements) that can detect the proximity or contact of a detectable object such as a finger can be applied to the display device.

　センサの方式として、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、及び、感圧方式が挙げられる。 Sensor types include, for example, capacitance type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure-sensitive type.

　静電容量方式として、例えば、表面型静電容量方式、投影型静電容量方式がある。また、投影型静電容量方式として、例えば、自己容量方式、相互容量方式がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。 Capacitive sensing methods include, for example, surface capacitance sensing and projected capacitance sensing. Projected capacitance sensing methods also include, for example, self-capacitance sensing and mutual capacitance sensing. Mutual capacitance sensing is preferred because it enables simultaneous multi-point detection.

　タッチパネルとして、例えば、アウトセル型、オンセル型、及び、インセル型が挙げられる。なお、インセル型のタッチパネルは、表示素子を支持する基板と対向基板のうち一方または双方に、検知素子を構成する電極が設けられた構成をいう。 Touch panels include, for example, out-cell, on-cell, and in-cell types. An in-cell touch panel is one in which electrodes that make up the sensing element are provided on one or both of the substrate that supports the display element and the opposing substrate.

＜表示装置５０Ａ＞
　図２７に、表示装置５０Ａの斜視図を示す。 <Display device 50A>
FIG. 27 shows a perspective view of the display device 50A.

　表示装置５０Ａは、基板１５２と基板１５１とが貼り合わされた構成を有する。図２７では、基板１５２を破線で示している。 Display device 50A has a configuration in which substrate 152 and substrate 151 are bonded together. In Figure 27, substrate 152 is indicated by a dashed line.

　表示装置５０Ａは、表示部１６２、接続部１４０、回路部１６４、導電層１６５等を有する。図２７では表示装置５０ＡにＩＣ１７３及びＦＰＣ１７２が実装されている例を示している。そのため、図２７に示す構成は、表示装置５０Ａと、ＩＣと、ＦＰＣと、を有する表示モジュールということもできる。 The display device 50A has a display unit 162, a connection unit 140, a circuit unit 164, a conductive layer 165, etc. Figure 27 shows an example in which an IC 173 and an FPC 172 are mounted on the display device 50A. Therefore, the configuration shown in Figure 27 can also be said to be a display module having the display device 50A, an IC, and an FPC.

　接続部１４０は、表示部１６２の外側に設けられる。接続部１４０は、表示部１６２の一辺または複数の辺に沿って設けることができる。接続部１４０は、単数であっても複数であってもよい。図２７では、表示部１６２の四辺を囲むように接続部１４０が設けられている例を示す。接続部１４０では、表示素子の共通電極と、導電層とが接続されており、共通電極に電位を供給することができる。 The connection portion 140 is provided on the outside of the display portion 162. The connection portion 140 can be provided along one or more sides of the display portion 162. There may be one or more connection portions 140. Figure 27 shows an example in which the connection portion 140 is provided so as to surround the four sides of the display portion 162. The connection portion 140 connects the common electrode of the display element to the conductive layer, and can supply a potential to the common electrode.

　回路部１６４は、例えば走査線駆動回路（ゲートドライバともいう）を有する。また、回路部１６４は、走査線駆動回路及び信号線駆動回路（ソースドライバともいう）の双方を有していてもよい。 The circuit portion 164 has, for example, a scanning line driver circuit (also called a gate driver). The circuit portion 164 may also have both a scanning line driver circuit and a signal line driver circuit (also called a source driver).

　導電層１６５は、表示部１６２及び回路部１６４に信号及び電力を供給する機能を有する。当該信号及び電力は、ＦＰＣ１７２を介して外部から導電層１６５に入力される、またはＩＣ１７３から導電層１６５に入力される。 The conductive layer 165 has the function of supplying signals and power to the display portion 162 and the circuit portion 164. The signals and power are input to the conductive layer 165 from the outside via the FPC 172, or are input to the conductive layer 165 from the IC 173.

　図２７では、ＣＯＧ方式により、基板１５１にＩＣ１７３が設けられている例を示す。ＩＣ１７３には、例えば、走査線駆動回路及び信号線駆動回路のうち一方または双方を有するＩＣを適用できる。なお、表示装置５０Ａ及び表示モジュールは、ＩＣを設けない構成としてもよい。また、ＩＣを、ＣＯＦ方式等により、ＦＰＣに実装してもよい。 Figure 27 shows an example in which an IC 173 is provided on a substrate 151 using the COG method. For example, an IC having a scanning line driver circuit or a signal line driver circuit, or both, can be used as the IC 173. Note that the display device 50A and the display module may be configured without an IC. The IC may also be mounted on an FPC using a COF method or the like.

　本発明の一態様の半導体装置は、例えば、表示装置５０Ａの表示部１６２及び回路部１６４の一方または双方に適用することができる。表示装置が有するトランジスタのチャネル形成領域には酸化物半導体（ＯＳ）を好適に用いることができる。ＯＳトランジスタを用いることにより、消費電力の低い表示装置とすることができる。また、本発明の一態様である半導体装置を表示部１６２及び回路部１６４の双方に用いる、つまり表示装置が有するトランジスタの全てをＯＳトランジスタとすることもできる。このように表示装置が有するトランジスタの全てをＯＳトランジスタとすることで、製造コストを低く抑えることができるといった効果を奏する。 A semiconductor device of one embodiment of the present invention can be applied to, for example, one or both of the display portion 162 and the circuit portion 164 of the display device 50A. An oxide semiconductor (OS) can be suitably used for a channel formation region of a transistor included in the display device. By using an OS transistor, a display device with low power consumption can be obtained. Furthermore, the semiconductor device of one embodiment of the present invention can be used for both the display portion 162 and the circuit portion 164, that is, all of the transistors included in the display device can be OS transistors. By using OS transistors for all of the transistors included in the display device in this way, it is possible to achieve an effect of reducing manufacturing costs.

　例えば、本発明の一態様の半導体装置を表示装置の画素回路に適用する場合、画素回路の占有面積を縮小することができ、高精細の表示装置とすることができる。また、例えば、本発明の一態様の半導体装置を表示装置の駆動回路（例えば、ゲート線駆動回路及びソース線駆動回路の一方または双方）に適用する場合、駆動回路の占有面積を縮小することができ、狭額縁の表示装置とすることができる。また、本発明の一態様の半導体装置は、電気特性が良好であるため、表示装置に用いることで表示装置の信頼性を高めることができる。 For example, when a semiconductor device of one embodiment of the present invention is applied to a pixel circuit of a display device, the area occupied by the pixel circuit can be reduced, resulting in a high-resolution display device. Furthermore, when a semiconductor device of one embodiment of the present invention is applied to a driver circuit of a display device (e.g., one or both of a gate line driver circuit and a source line driver circuit), the area occupied by the driver circuit can be reduced, resulting in a display device with a narrow frame. Furthermore, since the semiconductor device of one embodiment of the present invention has favorable electrical characteristics, its use in a display device can improve the reliability of the display device.

　表示部１６２は、表示装置５０Ａにおける画像を表示する領域であり、周期的に配列された複数の画素２０１を有する。図２７には、１つの画素２０１の拡大図を示している。 The display unit 162 is the area in the display device 50A that displays images, and has a plurality of periodically arranged pixels 201. Figure 27 shows an enlarged view of one pixel 201.

　本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列として、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。 There are no particular limitations on the pixel arrangement in the display device of this embodiment, and various methods can be applied. Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement.

　図２７に示す画素２０１は、赤色の光を呈する副画素１１Ｒ、緑色の光を呈する副画素１１Ｇ、及び、青色の光を呈する副画素１１Ｂを有する。なお、１つの画素が有する副画素の数は特に限定されない。 The pixel 201 shown in Figure 27 has a sub-pixel 11R that emits red light, a sub-pixel 11G that emits green light, and a sub-pixel 11B that emits blue light. Note that there is no particular limit to the number of sub-pixels that one pixel may have.

　副画素１１Ｒ、１１Ｇ、１１Ｂは、それぞれ、表示素子と、当該表示素子の駆動を制御する回路と、を有する。 Each of the sub-pixels 11R, 11G, and 11B has a display element and a circuit that controls the driving of the display element.

　表示素子として、様々な素子を用いることができ、例えば、液晶素子及び発光素子が挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）を用いてもよい。 A variety of elements can be used as display elements, including liquid crystal elements and light-emitting elements. Other elements that can be used include shutter-type or optical interference-type MEMS (Micro Electro Mechanical Systems) elements, as well as display elements that use microcapsule, electrophoresis, electrowetting, or electronic liquid powder (registered trademark) methods. QLEDs (Quantum-dot LEDs), which use a light source and color conversion technology using quantum dot materials, may also be used.

　液晶素子を用いた表示装置として、例えば、透過型の液晶表示装置、反射型の液晶表示装置、及び、半透過型の液晶表示装置が挙げられる。 Display devices that use liquid crystal elements include, for example, transmissive liquid crystal display devices, reflective liquid crystal display devices, and semi-transmissive liquid crystal display devices.

　液晶素子を用いた表示装置に用いることができるモードとして、例えば、垂直配向（ＶＡ：Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、及び、ゲストホストモードが挙げられる。ＶＡモードとして、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、及び、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モードが挙げられる。 Modes that can be used in display devices using liquid crystal elements include, for example, vertical alignment (VA) mode, FFS (Fringe Field Switching) mode, IPS (In-Plane Switching) mode, TN (Twisted Nematic) mode, and ASM (Axially Symmetrically Aligned Micro-cell) mode. Examples of VA modes include OCB (Opticaly Compensated Birefringence) mode, FLC (Ferroelectric Liquid Crystal) mode, AFLC (Anti-Ferroelectric Liquid Crystal) mode, ECB (Electrically Controlled Birefringence) mode, and guest-host mode. Examples of VA modes include MVA (Multi-Domain Vertical Alignment) mode, PVA (Patterned Vertical Alignment) mode, and ASV (Advanced Super View) mode.

　液晶素子に用いることができる液晶材料として、例えば、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、及び、反強誘電性液晶が挙げられる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相、ブルー相などを示す。また、液晶材料として、ポジ型の液晶及びネガ型の液晶のどちらを用いてもよく、適用するモードまたは設計に応じて選択できる。 Liquid crystal materials that can be used in liquid crystal elements include, for example, thermotropic liquid crystals, low-molecular-weight liquid crystals, polymer liquid crystals, polymer-dispersed liquid crystals (PDLC), polymer network liquid crystals (PNLC), ferroelectric liquid crystals, and antiferroelectric liquid crystals. Depending on the conditions, these liquid crystal materials exhibit cholesteric phases, smectic phases, cubic phases, chiral nematic phases, isotropic phases, blue phases, and other phases. Furthermore, either positive-type or negative-type liquid crystals can be used as liquid crystal materials, and the type can be selected depending on the application mode or design.

　発光素子として、例えば、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、半導体レーザなどの、自発光型の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ、マイクロＬＥＤなどを用いることができる。 Examples of light-emitting elements include self-luminous light-emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers. Examples of LEDs that can be used include mini LEDs and micro LEDs.

　発光素子が有する発光物質として、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ　ａｃｔｉｖａｔｅｄ　ｄｅｌａｙｅｄ　ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。 Examples of light-emitting materials that light-emitting elements contain include fluorescent materials, phosphorescent materials, thermally activated delayed fluorescence (TADF) materials, and inorganic compounds (quantum dot materials, etc.).

　発光素子の発光色は、赤外、赤、緑、青、シアン、マゼンタ、黄、または白などとすることができる。また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。 The light-emitting element can emit light in a variety of colors, including infrared, red, green, blue, cyan, magenta, yellow, or white. Furthermore, the color purity can be improved by providing the light-emitting element with a microcavity structure.

　発光素子が有する一対の電極のうち、一方の電極は陽極として機能し、他方の電極は陰極として機能する。 Of the pair of electrodes that a light-emitting element has, one electrode functions as an anode and the other electrode functions as a cathode.

　なお、本発明の一態様の表示装置は、発光素子が形成されている基板とは反対方向に光を射出する上面射出型（トップエミッション型）、発光素子が形成されている基板側に光を射出する下面射出型（ボトムエミッション型）、両面に光を射出する両面射出型（デュアルエミッション型）のいずれであってもよい。 Note that the display device of one embodiment of the present invention may be a top-emission type that emits light in the direction opposite to the substrate on which the light-emitting elements are formed, a bottom-emission type that emits light toward the substrate on which the light-emitting elements are formed, or a dual-emission type that emits light from both sides.

　図２８Ａに、表示装置５０Ａの、ＦＰＣ１７２を含む領域の一部、回路部１６４の一部、表示部１６２の一部、接続部１４０の一部、及び、端部を含む領域の一部をそれぞれ切断したときの断面の一例を示す。 Figure 28A shows an example of a cross section of the display device 50A, with a portion of the area including the FPC 172, a portion of the circuit section 164, a portion of the display section 162, a portion of the connection section 140, and a portion of the area including the end portion cut away.

　図２８Ａに示す表示装置５０Ａは、基板１５１と基板１５２の間に、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂ、発光素子１３０Ｒ、発光素子１３０Ｇ、発光素子１３０Ｂ等を有する。発光素子１３０Ｒは、赤色の光を呈する副画素１１Ｒが有する表示素子であり、発光素子１３０Ｇは、緑色の光を呈する副画素１１Ｇが有する表示素子であり、発光素子１３０Ｂは、青色の光を呈する副画素１１Ｂが有する表示素子である。 The display device 50A shown in FIG. 28A has transistors 205D, 205R, 205G, and 205B, light-emitting elements 130R, 130G, and 130B between substrates 151 and 152. Light-emitting element 130R is a display element included in sub-pixel 11R that emits red light, light-emitting element 130G is a display element included in sub-pixel 11G that emits green light, and light-emitting element 130B is a display element included in sub-pixel 11B that emits blue light.

　表示装置５０Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。 The display device 50A uses an SBS structure. The SBS structure allows the materials and configuration to be optimized for each light-emitting element, increasing the freedom in material and configuration selection and making it easier to improve brightness and reliability.

　表示装置５０Ａは、トップエミッション型である。トップエミッション型は、トランジスタ等を発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。 The display device 50A is a top-emission type. A top-emission type allows transistors and other components to be arranged overlapping the light-emitting region of the light-emitting element, thereby enabling a higher pixel aperture ratio than a bottom-emission type.

　トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂは、いずれも基板１５１上に形成されている。これらのトランジスタは、同じ工程で作製することができる。なお、トランジスタ２０５Ｄ、トランジスタ２０５Ｒ、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂで異なる構造のトランジスタを用いてもよい。 Transistors 205D, 205R, 205G, and 205B are all formed on substrate 151. These transistors can be manufactured using the same process. Note that transistors 205D, 205R, 205G, and 205B may have different structures.

　本実施の形態では、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂには、ＯＳトランジスタを用いる例を示す。トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂには、本発明の一態様のトランジスタを用いることができる。つまり、表示装置５０Ａは、表示部１６２及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６２に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。 In this embodiment, an example in which OS transistors are used as transistors 205D, 205R, 205G, and 205B will be described. Transistors of one embodiment of the present invention can be used as transistors 205D, 205R, 205G, and 205B. That is, the display device 50A includes transistors of one embodiment of the present invention in both the display portion 162 and the circuit portion 164. By using a transistor of one embodiment of the present invention in the display portion 162, the pixel size can be reduced, leading to higher resolution. Furthermore, by using a transistor of one embodiment of the present invention in the circuit portion 164, the area occupied by the circuit portion 164 can be reduced, leading to a narrower frame. For the transistor of one embodiment of the present invention, refer to the description of the previous embodiment.

　具体的には、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂは、それぞれ、ゲートとして機能する導電層１０４、ゲート絶縁層として機能する絶縁層１０６、ソース及びドレインとして機能する導電層１１２ａ及び導電層１１２ｂ、金属酸化物を有する半導体層１０８、並びに、絶縁層１１０を有する。ここでは、同じ導電膜を加工して得られる複数の層に、同じハッチングパターンを付している。 Specifically, transistors 205D, 205R, 205G, and 205B each have a conductive layer 104 that functions as a gate, an insulating layer 106 that functions as a gate insulating layer, conductive layers 112a and 112b that function as a source and drain, a semiconductor layer 108 containing metal oxide, and an insulating layer 110. Here, the same hatching pattern is applied to multiple layers obtained by processing the same conductive film.

　なお、本実施の形態の表示装置が有するトランジスタは、本発明の一態様のトランジスタのみに限定されない。例えば、本発明の一態様のトランジスタと、他の構造のトランジスタと、を組み合わせて有していてもよい。 Note that the transistors included in the display device of this embodiment are not limited to the transistors of one embodiment of the present invention. For example, the display device may include a combination of a transistor of one embodiment of the present invention and a transistor having another structure.

　本実施の形態の表示装置は、例えば、プレナー型のトランジスタ、スタガ型のトランジスタ、逆スタガ型のトランジスタのいずれか一以上を有していてもよい。本実施の形態の表示装置が有するトランジスタは、トップゲート型またはボトムゲート型のいずれとしてもよい。または、チャネルが形成される半導体層の上下にゲートが設けられていてもよい。 The display device of this embodiment may have, for example, one or more of a planar transistor, a staggered transistor, and an inverted staggered transistor. The transistors included in the display device of this embodiment may be either top-gate or bottom-gate transistors. Alternatively, gates may be provided above and below a semiconductor layer in which a channel is formed.

　本実施の形態の表示装置は、Ｓｉトランジスタを有していてもよい。 The display device of this embodiment may also have Si transistors.

　画素回路に含まれる発光素子の発光輝度を高くする場合、発光素子に流す電流量を大きくする必要がある。そのためには、画素回路に含まれている駆動トランジスタのソース−ドレイン間電圧を高くする必要がある。ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース−ドレイン間において耐圧が高いため、ＯＳトランジスタのソース−ドレイン間には高い電圧を印加することができる。したがって、画素回路に含まれる駆動トランジスタをＯＳトランジスタとすることで、発光素子に流れる電流量を大きくし、発光素子の発光輝度を高くすることができる。 Increasing the emission luminance of a light-emitting element included in a pixel circuit requires increasing the amount of current flowing through the light-emitting element. To achieve this, the source-drain voltage of the drive transistor included in the pixel circuit must be increased. OS transistors have a higher source-drain withstand voltage than Si transistors, so a high voltage can be applied between the source and drain of an OS transistor. Therefore, by using an OS transistor as the drive transistor included in a pixel circuit, the amount of current flowing through the light-emitting element can be increased, thereby increasing the emission luminance of the light-emitting element.

　トランジスタが飽和領域で動作する場合において、ＯＳトランジスタは、Ｓｉトランジスタよりも、ゲート−ソース間電圧の変化に対して、ソース−ドレイン間電流の変化を小さくすることができる。このため、画素回路に含まれる駆動トランジスタとしてＯＳトランジスタを適用することによって、ゲート−ソース間電圧の変化によって、ソース−ドレイン間に流れる電流を細かく定めることができるため、発光素子に流れる電流量を制御することができる。このため、画素回路における階調数を多くすることができる。 When the transistor operates in the saturation region, an OS transistor can reduce the change in source-drain current in response to a change in gate-source voltage compared to a Si transistor. Therefore, by using an OS transistor as the driving transistor included in a pixel circuit, the current flowing between the source and drain can be precisely determined by changing the gate-source voltage, and the amount of current flowing to the light-emitting element can be controlled. This allows for a greater number of gray levels to be achieved in the pixel circuit.

　トランジスタが飽和領域で動作するときに流れる電流の飽和性において、ＯＳトランジスタは、ソース−ドレイン間電圧が徐々に高くなった場合においても、Ｓｉトランジスタよりも安定した電流（飽和電流）を流すことができる。そのため、ＯＳトランジスタを駆動トランジスタとして用いることで、例えば、発光素子の電流−電圧特性にばらつきが生じた場合においても、発光素子に安定した電流を流すことができる。つまり、ＯＳトランジスタは、飽和領域で動作する場合において、ソース−ドレイン間電圧を変化させても、ソース−ドレイン間電流がほぼ変化しないため、発光素子の発光輝度を安定させることができる。 In terms of the saturation of the current that flows when a transistor operates in the saturation region, an OS transistor can pass a more stable current (saturation current) than a Si transistor, even when the source-drain voltage gradually increases. Therefore, by using an OS transistor as a driving transistor, a stable current can be passed to a light-emitting element, even when the current-voltage characteristics of the light-emitting element vary. In other words, when an OS transistor operates in the saturation region, the source-drain current hardly changes even when the source-drain voltage is changed, thereby stabilizing the light-emitting luminance of the light-emitting element.

　回路部１６４が有するトランジスタと、表示部１６２が有するトランジスタは、同じ構造であってもよく、異なる構造であってもよい。回路部１６４が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。同様に、表示部１６２が有する複数のトランジスタの構造は、全て同じであってもよく、２種類以上あってもよい。 The transistors in the circuit unit 164 and the transistors in the display unit 162 may have the same structure or different structures. The multiple transistors in the circuit unit 164 may all have the same structure, or there may be two or more types. Similarly, the multiple transistors in the display unit 162 may all have the same structure, or there may be two or more types.

　表示部１６２が有するトランジスタの全てをＯＳトランジスタとしてもよく、表示部１６２が有するトランジスタの全てをＳｉトランジスタとしてもよく、表示部１６２が有するトランジスタの一部をＯＳトランジスタとし、残りをＳｉトランジスタとしてもよい。 All of the transistors in the display portion 162 may be OS transistors, all of the transistors in the display portion 162 may be Si transistors, or some of the transistors in the display portion 162 may be OS transistors and the rest may be Si transistors.

　例えば、表示部１６２にＬＴＰＳトランジスタとＯＳトランジスタとの双方を用いることで、消費電力が低く、駆動能力の高い表示装置を実現することができる。また、ＬＴＰＳトランジスタと、ＯＳトランジスタとを、組み合わせる構成をＬＴＰＯと呼称する場合がある。なお、より好適な例として、配線間の導通、非導通を制御するためのスイッチとして機能するトランジスタ等にＯＳトランジスタを適用し、電流を制御するトランジスタ等にＬＴＰＳトランジスタを適用する構成が挙げられる。 For example, by using both an LTPS transistor and an OS transistor in the display portion 162, a display device with low power consumption and high driving capability can be realized. A configuration in which an LTPS transistor and an OS transistor are combined is sometimes referred to as LTPO. A more suitable example is a configuration in which an OS transistor is used as a transistor that functions as a switch for controlling conduction/non-conduction between wirings, and an LTPS transistor is used as a transistor for controlling current.

　例えば、表示部１６２が有するトランジスタの一は、発光素子に流れる電流を制御するためのトランジスタとして機能し、駆動トランジスタとも呼ぶことができる。駆動トランジスタのソース及びドレインの一方は、発光素子の画素電極と接続される。当該駆動トランジスタには、ＬＴＰＳトランジスタを用いることが好ましい。これにより、画素回路において発光素子に流れる電流を大きくできる。 For example, one of the transistors included in the display unit 162 functions as a transistor for controlling the current flowing to the light-emitting element, and can also be called a driving transistor. One of the source and drain of the driving transistor is connected to the pixel electrode of the light-emitting element. It is preferable to use an LTPS transistor as the driving transistor. This allows the current flowing to the light-emitting element in the pixel circuit to be increased.

　一方、表示部１６２が有するトランジスタの他の一は、画素の選択、非選択を制御するためのスイッチとして機能し、選択トランジスタとも呼ぶことができる。選択トランジスタのゲートはゲート線と接続され、ソース及びドレインの一方は、ソース線（信号線）と接続される。選択トランジスタには、ＯＳトランジスタを適用することが好ましい。これにより、フレーム周波数を著しく低く（例えば１ｆｐｓ以下）しても、画素の階調を維持することができるため、静止画を表示する際にドライバを停止することで、消費電力を低減することができる。 On the other hand, another of the transistors in the display portion 162 functions as a switch for controlling pixel selection/deselection and can also be called a selection transistor. The gate of the selection transistor is connected to a gate line, and one of the source and drain is connected to a source line (signal line). It is preferable to use an OS transistor as the selection transistor. This allows the gradation of the pixel to be maintained even when the frame frequency is significantly low (for example, 1 fps or less), and therefore power consumption can be reduced by stopping the driver when displaying a still image.

　トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、２０５Ｂを覆うように、絶縁層２１８が設けられ、絶縁層２１８上に絶縁層２３５が設けられている。 An insulating layer 218 is provided to cover transistors 205D, 205R, 205G, and 205B, and an insulating layer 235 is provided on insulating layer 218.

　絶縁層２１８は、トランジスタの保護層として機能することが好ましい。絶縁層２１８には、水及び水素などの不純物が拡散しにくい材料を用いることが好ましい。これにより、絶縁層２１８をバリア膜として機能させることができる。このような構成とすることで、トランジスタに外部から不純物が拡散することを効果的に抑制でき、表示装置の信頼性を高めることができる。 The insulating layer 218 preferably functions as a protective layer for the transistor. The insulating layer 218 is preferably made of a material that does not easily diffuse impurities such as water and hydrogen. This allows the insulating layer 218 to function as a barrier film. With this structure, it is possible to effectively prevent impurities from diffusing into the transistor from the outside, thereby improving the reliability of the display device.

　絶縁層２１８は、１層以上の無機絶縁層を有することが好ましい。絶縁層２１８は、絶縁層１１０に用いることができる材料を用いることができる。 The insulating layer 218 preferably has one or more inorganic insulating layers. The insulating layer 218 can be made of the same materials that can be used for the insulating layer 110.

　絶縁層２３５は、平坦化層としての機能を有することが好ましく、有機絶縁膜が好適である。有機絶縁膜に用いることができる材料として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等が挙げられる。また、絶縁層２３５を、有機絶縁膜と、無機絶縁膜との積層構造にしてもよい。絶縁層２３５の最表層は、エッチング保護層としての機能を有することが好ましい。これにより、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂなどの加工時に、絶縁層２３５に凹部が形成されることを抑制することができる。または、絶縁層２３５には、画素電極１１１Ｒ、画素電極１１１Ｇ及び画素電極１１１Ｂなどの加工時に、凹部が設けられてもよい。なお、画素電極１１１Ｒ、画素電極１１１Ｇ及び画素電極１１１Ｂをまとめて画素電極１１１という場合がある。 The insulating layer 235 preferably functions as a planarization layer, and is preferably an organic insulating film. Materials that can be used for the organic insulating film include acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, siloxane resin, benzocyclobutene resin, phenolic resin, and precursors of these resins. Alternatively, the insulating layer 235 may have a laminated structure of an organic insulating film and an inorganic insulating film. The outermost layer of the insulating layer 235 preferably functions as an etching protection layer. This prevents recesses from being formed in the insulating layer 235 during processing of the pixel electrodes 111R, 111G, 111B, etc. Alternatively, recesses may be formed in the insulating layer 235 during processing of the pixel electrodes 111R, 111G, and 111B, etc. Note that the pixel electrodes 111R, 111G, and 111B may be collectively referred to as pixel electrodes 111.

　絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられている。 Light-emitting elements 130R, 130G, and 130B are provided on insulating layer 235.

　発光素子１３０Ｒは、絶縁層２３５上の画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３Ｒと、ＥＬ層１１３Ｒ上の共通電極１１５と、を有する。図２８Ａに示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。ＥＬ層１１３Ｒは、赤色の光を発する発光層を有する。 The light-emitting element 130R has a pixel electrode 111R on the insulating layer 235, an EL layer 113R on the pixel electrode 111R, and a common electrode 115 on the EL layer 113R. The light-emitting element 130R shown in Figure 28A emits red light (R). The EL layer 113R has a light-emitting layer that emits red light.

　発光素子１３０Ｇは、絶縁層２３５上の画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３Ｇと、ＥＬ層１１３Ｇ上の共通電極１１５と、を有する。図２８Ａに示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。ＥＬ層１１３Ｇは、緑色の光を発する発光層を有する。 The light-emitting element 130G has a pixel electrode 111G on the insulating layer 235, an EL layer 113G on the pixel electrode 111G, and a common electrode 115 on the EL layer 113G. The light-emitting element 130G shown in Figure 28A emits green light (G). The EL layer 113G has a light-emitting layer that emits green light.

　発光素子１３０Ｂは、絶縁層２３５上の画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３Ｂと、ＥＬ層１１３Ｂ上の共通電極１１５と、を有する。図２８Ａに示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。ＥＬ層１１３Ｂは、青色の光を発する発光層を有する。 The light-emitting element 130B has a pixel electrode 111B on the insulating layer 235, an EL layer 113B on the pixel electrode 111B, and a common electrode 115 on the EL layer 113B. The light-emitting element 130B shown in Figure 28A emits blue light (B). The EL layer 113B has a light-emitting layer that emits blue light.

　なお、図２８Ａでは、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂを全て同じ厚さで示すが、これに限られない。ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂのそれぞれの厚さは異なっていてもよい。例えば、ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれの発する光が強まる光路長となるように、厚さを設定することが好ましい。これにより、マイクロキャビティ構造を実現し、各発光素子から射出される光の色純度を高めることができる。 Note that while Figure 28A shows EL layers 113R, 113G, and 113B all having the same thickness, this is not limited to this. EL layers 113R, 113G, and 113B may each have a different thickness. For example, it is preferable to set the thickness of EL layers 113R, 113G, and 113B so that the optical path length is such that the light emitted by each layer is intensified. This makes it possible to realize a microcavity structure and increase the color purity of the light emitted from each light-emitting element.

　画素電極１１１Ｒは、絶縁層１０６、絶縁層２１８、及び絶縁層２３５に設けられた開口部において、トランジスタ２０５Ｒが有する導電層１１２ｂと接続されている。同様に、画素電極１１１Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと接続され、画素電極１１１Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと接続されている。 Pixel electrode 111R is connected to conductive layer 112b of transistor 205R through openings provided in insulating layer 106, insulating layer 218, and insulating layer 235. Similarly, pixel electrode 111G is connected to conductive layer 112b of transistor 205G, and pixel electrode 111B is connected to conductive layer 112b of transistor 205B.

　画素電極１１１Ｒ、１１１Ｇ、１１１Ｂのそれぞれの端部は、絶縁層２３７によって覆われている。絶縁層２３７は、隔壁として機能する。絶縁層２３７は、無機絶縁材料及び有機絶縁材料の一方または双方を用いて、単層構造または積層構造で設けることができる。絶縁層２３７には、例えば、絶縁層２１８に用いることができる材料及び絶縁層２３５に用いることができる材料を適用できる。絶縁層２３７により、画素電極と共通電極とを電気的に絶縁することができる。また、絶縁層２３７により、隣接する発光素子同士を電気的に絶縁することができる。 The ends of each of the pixel electrodes 111R, 111G, and 111B are covered with an insulating layer 237. The insulating layer 237 functions as a partition wall. The insulating layer 237 can be formed in a single layer structure or a stacked layer structure using one or both of an inorganic insulating material and an organic insulating material. For example, the materials that can be used for the insulating layer 218 and the insulating layer 235 can be used for the insulating layer 237. The insulating layer 237 can electrically insulate the pixel electrode and the common electrode. The insulating layer 237 can also electrically insulate adjacent light-emitting elements.

　絶縁層２３７は、少なくとも表示部１６２に設けられる。絶縁層２３７は、表示部１６２だけでなく、接続部１４０及び回路部１６４に設けられていてもよい。また、絶縁層２３７は、表示装置５０Ａの端部にまで設けられていてもよい。 The insulating layer 237 is provided at least in the display unit 162. The insulating layer 237 may be provided not only in the display unit 162, but also in the connection unit 140 and the circuit unit 164. The insulating layer 237 may also be provided up to the edge of the display device 50A.

　共通電極１１５は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂに共通して設けられる一続きの膜である。複数の発光素子が共通して有する共通電極１１５は、接続部１４０に設けられた導電層１２３と接続される。導電層１２３には、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂと同じ材料及び同じ工程で形成された導電層を用いることが好ましい。 The common electrode 115 is a continuous film provided in common to the light-emitting elements 130R, 130G, and 130B. The common electrode 115 shared by multiple light-emitting elements is connected to a conductive layer 123 provided in the connection portion 140. It is preferable to use a conductive layer formed from the same material and in the same process as the pixel electrodes 111R, 111G, and 111B for the conductive layer 123.

　本発明の一態様の表示装置において、画素電極と共通電極のうち、光を取り出す側の電極には、可視光を透過する導電膜を用いる。また、光を取り出さない側の電極には、可視光を反射する導電膜を用いることが好ましい。 In a display device according to one embodiment of the present invention, a conductive film that transmits visible light is used for the pixel electrode and the common electrode, whichever electrode is used for extracting light. Furthermore, a conductive film that reflects visible light is preferably used for the electrode that is not used for extracting light.

　光を取り出さない側の電極にも可視光を透過する導電膜を用いてもよい。この場合、反射層と、ＥＬ層との間に当該電極を配置することが好ましい。つまり、ＥＬ層の発光は、当該反射層によって反射されて、表示装置から取り出されてもよい。 A conductive film that transmits visible light may also be used for the electrode on the side from which light is not extracted. In this case, it is preferable to place the electrode between the reflective layer and the EL layer. In other words, the light emitted from the EL layer may be reflected by the reflective layer and extracted from the display device.

　発光素子の一対の電極を形成する材料として、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料として、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、スズ、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、ネオジムなどの金属、及びこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料として、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、Ｉｎ−Ｓｉ−Ｓｎ酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、及びＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料として、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料として、上記例示のない元素周期表の第１族または第２族に属する元素（例えば、リチウム、セシウム、カルシウム、ストロンチウム）、ユウロピウム、イッテルビウムなどの希土類金属及びこれらを適宜組み合わせて含む合金、グラフェン等が挙げられる。 Metals, alloys, electrically conductive compounds, and mixtures thereof can be used as appropriate for forming the pair of electrodes of the light-emitting element. Specific examples of such materials include metals such as aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, yttrium, and neodymium, as well as alloys containing appropriate combinations of these metals. Other examples of such materials include indium tin oxide (In-Sn oxide, also referred to as ITO), In-Si-Sn oxide (also referred to as ITSO), indium zinc oxide (In-Zn oxide), and In-W-Zn oxide. Other examples of such materials include aluminum-containing alloys (aluminum alloys), such as an alloy of aluminum, nickel, and lanthanum (Al-Ni-La), as well as silver-magnesium alloys and silver-palladium-copper alloys (Ag-Pd-Cu, also referred to as APC). Other examples of such materials include elements belonging to Group 1 or 2 of the periodic table (e.g., lithium, cesium, calcium, strontium) not listed above, rare earth metals such as europium and ytterbium, alloys containing appropriate combinations of these, and graphene.

　発光素子には、微小光共振器（マイクロキャビティ）構造が適用されていることが好ましい。したがって、発光素子が有する一対の電極の一方は、可視光に対する透過性及び反射性を有する電極（半透過・半反射電極）であることが好ましく、他方は、可視光に対する反射性を有する電極（反射電極）であることが好ましい。発光素子がマイクロキャビティ構造を有することで、発光層から得られる発光を両電極間で共振させ、発光素子から射出される光を強めることができる。 It is preferable that a micro-optical resonator (microcavity) structure be applied to the light-emitting element. Therefore, it is preferable that one of the pair of electrodes of the light-emitting element is an electrode that is transparent and reflective to visible light (semi-transparent/semi-reflective electrode), and the other is an electrode that is reflective to visible light (reflective electrode). When the light-emitting element has a microcavity structure, the light emitted from the light-emitting layer can be resonated between the two electrodes, thereby intensifying the light emitted from the light-emitting element.

　透明電極の光の透過率は、４０％以上とする。例えば、発光素子の透明電極には、可視光（波長４００ｎｍ以上７５０ｎｍ未満の光）の透過率が４０％以上である電極を用いることが好ましい。半透過・半反射電極の可視光の反射率は、１０％以上９５％以下、好ましくは３０％以上８０％以下とする。反射電極の可視光の反射率は、４０％以上１００％以下、好ましくは７０％以上１００％以下とする。また、これらの電極の電気抵抗率は、１×１０−２Ωｃｍ以下が好ましい。 The light transmittance of the transparent electrode is 40% or more. For example, it is preferable to use an electrode having a visible light (light with a wavelength of 400 nm or more and less than 750 nm) transmittance of 40% or more for the transparent electrode of the light-emitting element. The visible light reflectance of the semi-transmissive/semi-reflective electrode is 10% or more and 95% or less, preferably 30% or more and 80% or less. The visible light reflectance of the reflective electrode is 40% or more and 100% or less, preferably 70% or more and 100% or less. In addition, the electrical resistivity of these electrodes is preferably 1×10 −2 Ω cm or less.

　ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、島状に設けられている。図２８Ａでは、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｇの端部とが重なっており、隣り合うＥＬ層１１３Ｇの端部とＥＬ層１１３Ｂの端部とが重なっており、隣り合うＥＬ層１１３Ｒの端部とＥＬ層１１３Ｂの端部とが重なっている。ファインメタルマスクを用いて島状のＥＬ層を成膜する場合、図２８Ａに示すように、隣り合うＥＬ層の端部同士が重なることがあるが、これに限られない。つまり、隣り合うＥＬ層同士は重ならず、互いに離隔されていてもよい。また、表示装置において、隣り合うＥＬ層同士が重なっている領域と、隣り合うＥＬ層同士が重ならず離隔されている領域と、の双方が存在してもよい。 EL layers 113R, 113G, and 113B are each arranged in an island shape. In Figure 28A, the edges of adjacent EL layers 113R and 113G overlap, the edges of adjacent EL layers 113G and 113B overlap, and the edges of adjacent EL layers 113R and 113B overlap. When forming island-shaped EL layers using a fine metal mask, the edges of adjacent EL layers may overlap as shown in Figure 28A, but this is not limited to this. In other words, adjacent EL layers may not overlap and may be separated from each other. Furthermore, a display device may have both areas where adjacent EL layers overlap and areas where adjacent EL layers do not overlap and are separated from each other.

　ＥＬ層１１３Ｒ、１１３Ｇ、１１３Ｂは、それぞれ、少なくとも発光層を有する。発光層は、１種または複数種の発光物質を有する。発光物質として、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、または赤色などの発光色を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。 EL layers 113R, 113G, and 113B each have at least a light-emitting layer. The light-emitting layer contains one or more light-emitting materials. As the light-emitting material, a material that emits light of a color such as blue, purple, blue-purple, green, yellow-green, yellow, orange, or red is used as appropriate. Furthermore, a material that emits near-infrared light can also be used as the light-emitting material.

　発光物質として、蛍光材料、燐光材料、ＴＡＤＦ材料、及び量子ドット材料などが挙げられる。 Emitting materials include fluorescent materials, phosphorescent materials, TADF materials, and quantum dot materials.

　発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有していてもよい。１種または複数種の有機化合物として、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、またはＴＡＤＦ材料を用いてもよい。 The light-emitting layer may contain one or more organic compounds (host materials, assist materials, etc.) in addition to the light-emitting substance (guest material). As the one or more organic compounds, one or both of a substance with high hole-transporting properties (hole-transporting material) and a substance with high electron-transporting properties (electron-transporting material) can be used. Furthermore, as the one or more organic compounds, a bipolar substance (a substance with high electron-transporting and hole-transporting properties) or a TADF material can also be used.

　発光層は、例えば、燐光材料と、励起錯体を形成しやすい組み合わせである正孔輸送性材料及び電子輸送性材料と、を有することが好ましい。このような構成とすることにより、励起錯体から発光物質（燐光材料）へのエネルギー移動であるＥｘＴＥＴ（Ｅｘｃｉｐｌｅｘ−Ｔｒｉｐｌｅｔ　Ｅｎｅｒｇｙ　Ｔｒａｎｓｆｅｒ）を用いた発光を効率よく得ることができる。発光物質の最も低エネルギー側の吸収帯の波長と重なるような発光を呈する励起錯体を形成するような組み合わせを選択することで、エネルギー移動がスムーズとなり、効率よく発光を得ることができる。この構成により、発光素子の高効率、低電圧駆動、長寿命を同時に実現できる。 The light-emitting layer preferably contains, for example, a phosphorescent material and a hole-transporting material and an electron-transporting material, which are a combination that easily forms an exciplex. This configuration allows for efficient emission using Exciplex-Triple Energy Transfer (ExTET), which is the transfer of energy from the exciplex to the light-emitting material (phosphorescent material). By selecting a combination that forms an exciplex that emits light that overlaps with the wavelength of the lowest-energy absorption band of the light-emitting material, energy transfer becomes smooth and light emission can be achieved efficiently. This configuration simultaneously enables high efficiency, low-voltage operation, and a long lifespan for the light-emitting element.

　ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有することができる。その他、ＥＬ層は、バイポーラ性の物質及びＴＡＤＦ材料の一方または双方を含んでいてもよい。 In addition to the light-emitting layer, the EL layer can have one or more of the following: a layer containing a substance with high hole-injecting properties (hole injection layer), a layer containing a hole-transporting material (hole transport layer), a layer containing a substance with high electron-blocking properties (electron blocking layer), a layer containing a substance with high electron-injecting properties (electron injection layer), a layer containing an electron-transporting material (electron transport layer), and a layer containing a substance with high hole-blocking properties (hole blocking layer). Additionally, the EL layer may contain one or both of a bipolar substance and a TADF material.

　発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。 Either low-molecular-weight compounds or high-molecular-weight compounds can be used for the light-emitting element, and it may also contain inorganic compounds. The layers that make up the light-emitting element can be formed by methods such as vapor deposition (including vacuum vapor deposition), transfer, printing, inkjet, and coating.

　発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を小さくすることができるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼ぶことができる。 A light-emitting element may have either a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units). The light-emitting unit has at least one light-emitting layer. A tandem structure is a configuration in which multiple light-emitting units are connected in series via a charge-generating layer. When a voltage is applied between a pair of electrodes, the charge-generating layer has the function of injecting electrons into one of the two light-emitting units and holes into the other. A tandem structure can result in a light-emitting element that is capable of emitting high-brightness light. Furthermore, a tandem structure can reduce the current required to achieve the same brightness compared to a single structure, thereby improving reliability. A tandem structure can also be called a stacked structure.

　図２８Ａにおいて、タンデム構造の発光素子を用いる場合、ＥＬ層１１３Ｒは、赤色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｇは、緑色の光を発する発光ユニットを複数有する構造であり、ＥＬ層１１３Ｂは、青色の光を発する発光ユニットを複数有する構造であると好ましい。 In Figure 28A, when using light-emitting elements with a tandem structure, it is preferable that EL layer 113R has a structure including multiple light-emitting units that emit red light, EL layer 113G has a structure including multiple light-emitting units that emit green light, and EL layer 113B has a structure including multiple light-emitting units that emit blue light.

　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ上には保護層１３１が設けられている。保護層１３１と基板１５２は接着層１４２を介して接着されている。基板１５２には、遮光層１１７が設けられている。発光素子の封止には、例えば、固体封止構造または中空封止構造が適用できる。図２８Ａでは、基板１５２と基板１５１との間の空間が、接着層１４２で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層１４２は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層１４２とは異なる樹脂で充填してもよい。 A protective layer 131 is provided on light-emitting elements 130R, 130G, and 130B. Protective layer 131 and substrate 152 are bonded via adhesive layer 142. Substrate 152 is provided with a light-shielding layer 117. For example, a solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting elements. In Figure 28A, the space between substrate 152 and substrate 151 is filled with adhesive layer 142, and a solid sealing structure is applied. Alternatively, the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied. In this case, adhesive layer 142 may be provided so as not to overlap the light-emitting elements. Alternatively, the space may be filled with a resin different from that of adhesive layer 142, which is provided in a frame shape.

　保護層１３１は、少なくとも表示部１６２に設けられており、表示部１６２全体を覆うように設けられていることが好ましい。保護層１３１は、表示部１６２だけでなく、接続部１４０及び回路部１６４を覆うように設けられていることが好ましい。また、保護層１３１は、表示装置５０Ａの端部にまで設けられていることが好ましい。一方で、接続部１９７には、ＦＰＣ１７２と導電層１６６とを接続させるため、保護層１３１が設けられていない領域が生じる。 The protective layer 131 is provided at least on the display unit 162, and is preferably provided so as to cover the entire display unit 162. The protective layer 131 is preferably provided so as to cover not only the display unit 162, but also the connection unit 140 and the circuit unit 164. The protective layer 131 is also preferably provided up to the edge of the display device 50A. On the other hand, in the connection unit 197, an area where the protective layer 131 is not provided is generated in order to connect the FPC 172 and the conductive layer 166.

　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ上に保護層１３１を設けることで、発光素子の信頼性を高めることができる。 By providing a protective layer 131 on the light-emitting elements 130R, 130G, and 130B, the reliability of the light-emitting elements can be improved.

　保護層１３１は単層構造または２層以上の積層構造とすることができる。また、保護層１３１の導電性は問わない。保護層１３１として、絶縁膜、半導体膜、及び、導電膜の少なくとも一種を用いることができる。 The protective layer 131 can have a single layer structure or a laminated structure of two or more layers. Furthermore, the conductivity of the protective layer 131 is not important. The protective layer 131 can be made of at least one of an insulating film, a semiconductor film, and a conductive film.

　保護層１３１が無機膜を有することで、共通電極１１５が酸化されることを防止する、発光素子に不純物（水分及び酸素等）が入り込むことを抑制する、等、発光素子の劣化を抑制し、表示装置の信頼性を高めることができる。 The protective layer 131 has an inorganic film, which prevents the common electrode 115 from being oxidized and prevents impurities (such as moisture and oxygen) from entering the light-emitting elements, thereby suppressing deterioration of the light-emitting elements and improving the reliability of the display device.

　保護層１３１には、１層以上の無機絶縁層を有することが好ましい。保護層１３１は、絶縁層１１０に用いることができる材料を用いることができる。特に、保護層１３１は、窒化物または窒化酸化物を用いることが好ましく、窒化物を用いることがより好ましい。 It is preferable that the protective layer 131 has one or more inorganic insulating layers. The protective layer 131 can be made of a material that can be used for the insulating layer 110. In particular, it is preferable that the protective layer 131 be made of a nitride or nitride oxide, and it is more preferable that the protective layer 131 be made of a nitride.

　保護層１３１には、ＩＴＯ、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、またはＩＧＺＯ等を含む無機膜を用いることもできる。当該無機膜は、高抵抗であることが好ましく、具体的には、共通電極１１５よりも高抵抗であることが好ましい。当該無機膜は、さらに窒素を含んでいてもよい。 The protective layer 131 may also be an inorganic film containing ITO, In-Zn oxide, Ga-Zn oxide, Al-Zn oxide, IGZO, or the like. It is preferable that the inorganic film has high resistance, specifically, a higher resistance than the common electrode 115. The inorganic film may further contain nitrogen.

　発光素子の発光を、保護層１３１を介して取り出す場合、保護層１３１は、可視光に対する透過性が高いことが好ましい。例えば、ＩＴＯ、ＩＧＺＯ、及び、酸化アルミニウムは、それぞれ、可視光に対する透過性が高い無機材料であるため、好ましい。 When light emitted from the light-emitting element is extracted through the protective layer 131, it is preferable that the protective layer 131 be highly transparent to visible light. For example, ITO, IGZO, and aluminum oxide are preferable because they are inorganic materials that are highly transparent to visible light.

　保護層１３１として、例えば、酸化アルミニウム膜と、酸化アルミニウム膜上の窒化シリコン膜と、の積層構造、または、酸化アルミニウム膜と、酸化アルミニウム膜上のＩＧＺＯ膜と、の積層構造を用いることができる。当該積層構造を用いることで、不純物（水及び酸素等）がＥＬ層側に入り込むことを抑制できる。 The protective layer 131 can be, for example, a stacked structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film, or a stacked structure of an aluminum oxide film and an IGZO film on the aluminum oxide film. Using such a stacked structure can prevent impurities (water, oxygen, etc.) from penetrating into the EL layer.

　さらに、保護層１３１は、有機膜を有していてもよい。例えば、保護層１３１は、有機膜と無機膜の双方を有していてもよい。保護層１３１に用いることができる有機膜として、例えば、絶縁層２３５に用いることができる有機絶縁膜などが挙げられる。 Furthermore, the protective layer 131 may have an organic film. For example, the protective layer 131 may have both an organic film and an inorganic film. Examples of organic films that can be used for the protective layer 131 include the organic insulating films that can be used for the insulating layer 235.

　基板１５１の、基板１５２が重ならない領域には、接続部１９７が設けられている。接続部１９７では、導電層１６５が、導電層１６６及び接続層２４２を介してＦＰＣ１７２と接続されている。導電層１６５は、導電層１１２ｂと同じ導電膜を加工して得られた導電層である例を示す。導電層１６６は、画素電極１１１Ｒ、１１１Ｇ、１１１Ｂと同じ導電膜を加工して得られた導電層である例を示す。導電層１６５と導電層１６６との接続部には、画素電極１１１と導電層１１２ｂとの接続部と同様の構成を適用できる。具体的には、図２８Ａでは、導電層１６５の上層に開口部が設けられ、当該開口部において、導電層１６６が導電層１６５の上面と接する例を示している。接続部１９７の上面では、導電層１６６が露出している。これにより、接続部１９７とＦＰＣ１７２とを接続層２４２を介して接続することができる。 A connection portion 197 is provided in the region of substrate 151 where substrate 152 does not overlap. In connection portion 197, conductive layer 165 is connected to FPC 172 via conductive layer 166 and connection layer 242. In this example, conductive layer 165 is a conductive layer obtained by processing the same conductive film as conductive layer 112b. In this example, conductive layer 166 is a conductive layer obtained by processing the same conductive film as pixel electrodes 111R, 111G, and 111B. The connection portion between conductive layer 165 and conductive layer 166 can have the same structure as the connection portion between pixel electrode 111 and conductive layer 112b. Specifically, Figure 28A shows an example in which an opening is provided in the upper layer of conductive layer 165, and conductive layer 166 contacts the upper surface of conductive layer 165 through this opening. The conductive layer 166 is exposed on the upper surface of connection portion 197. This allows the connection portion 197 and FPC 172 to be connected via the connection layer 242.

　表示装置５０Ａは、トップエミッション型である。発光素子が発する光は、基板１５２側に射出される。基板１５２には、可視光に対する透過性が高い材料を用いることが好ましい。画素電極１１１Ｒ、１１１Ｇ、１１１Ｂは可視光を反射する材料を含み、対向電極（共通電極１１５）は可視光を透過する材料を含む。 The display device 50A is a top-emission type. Light emitted by the light-emitting elements is emitted toward the substrate 152. It is preferable to use a material that is highly transparent to visible light for the substrate 152. The pixel electrodes 111R, 111G, and 111B contain a material that reflects visible light, and the opposing electrode (common electrode 115) contains a material that transmits visible light.

　基板１５２の基板１５１側の面には、遮光層１１７を設けることが好ましい。遮光層１１７は、隣り合う発光素子の間、接続部１４０、及び、回路部１６４などに設けることができる。 It is preferable to provide a light-shielding layer 117 on the surface of substrate 152 facing substrate 151. The light-shielding layer 117 can be provided between adjacent light-emitting elements, in the connection section 140, in the circuit section 164, etc.

　基板１５２の基板１５１側の面、または、保護層１３１上に、カラーフィルタなどの着色層を設けてもよい。発光素子に重ねてカラーフィルタを設けると、画素から射出される光の色純度を高めることができる。 A colored layer such as a color filter may be provided on the surface of substrate 152 facing substrate 151 or on protective layer 131. By providing a color filter over the light-emitting element, the color purity of the light emitted from the pixel can be increased.

　着色層は特定の波長域の光を選択的に透過し、他の波長域の光を吸収する有色層である。例えば、赤色の波長域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。各着色層には、金属材料、樹脂材料、顔料、染料のうち一つまたは複数を用いることができる。着色層は、印刷法、インクジェット法、フォトリソグラフィ法を用いたエッチング方法などでそれぞれ所望の位置に形成する。 The colored layer is a colored layer that selectively transmits light in a specific wavelength range and absorbs light in other wavelength ranges. For example, a red (R) color filter that transmits light in the red wavelength range, a green (G) color filter that transmits light in the green wavelength range, and a blue (B) color filter that transmits light in the blue wavelength range can be used. Each colored layer can be made of one or more of metal materials, resin materials, pigments, and dyes. The colored layers are formed in the desired positions using methods such as printing, inkjet printing, and etching using photolithography.

　基板１５２の外側（基板１５１とは反対側の面）には各種光学部材を配置することができる。光学部材として、例えば、偏光板、位相差板、光拡散層（拡散フィルムなど）、反射防止層、及び集光フィルムが挙げられる。また、基板１５２の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜、衝撃吸収層等の表面保護層を配置してもよい。例えば、表面保護層として、ガラス層またはシリカ層（ＳｉＯｘ層）を設けることで、表面汚染及び傷の発生を抑制することができ、好ましい。また、表面保護層として、ＤＬＣ（ダイヤモンドライクカーボン）、酸化アルミニウム、ポリエステル系材料、またはポリカーボネート系材料などを用いてもよい。なお、表面保護層には、可視光に対する透過率が高い材料を用いることが好ましい。また、表面保護層には、硬度が高い材料を用いることが好ましい。 Various optical components can be disposed on the outer surface of the substrate 152 (the surface opposite to the substrate 151). Examples of optical components include a polarizing plate, a retardation plate, a light diffusion layer (such as a diffusion film), an anti-reflection layer, and a light-collecting film. Furthermore, the outer surface of the substrate 152 may be provided with a surface protection layer, such as an antistatic film to prevent dust adhesion, a water-repellent film to prevent dirt adhesion, a hard coat film to prevent scratches during use, or an impact-absorbing layer. For example, a glass layer or a silica layer ( SiOx layer) can be provided as the surface protection layer to prevent surface contamination and scratches, which is preferable. Furthermore, DLC (diamond-like carbon), aluminum oxide, polyester-based materials, polycarbonate-based materials, etc. may also be used as the surface protection layer. It is preferable to use a material with high transmittance to visible light for the surface protection layer. It is also preferable to use a material with high hardness for the surface protection layer.

　基板１５１及び基板１５２として、それぞれ、ガラス、石英、セラミックス、サファイア、樹脂、金属、合金、半導体などを用いることができる。発光素子からの光を取り出す側の基板には、該光を透過する材料を用いる。基板１５１及び基板１５２に可撓性を有する材料を用いると、表示装置の可撓性を高め、フレキシブルディスプレイを実現することができる。また、基板１５１及び基板１５２の少なくとも一方として偏光板を用いてもよい。 Substrate 151 and substrate 152 can each be made of glass, quartz, ceramics, sapphire, resin, metal, alloy, semiconductor, or the like. A light-transmitting material is used for the substrate on the side from which light from the light-emitting element is extracted. Using a flexible material for substrate 151 and substrate 152 increases the flexibility of the display device, enabling a flexible display to be realized. A polarizing plate may also be used for at least one of substrate 151 and substrate 152.

　基板１５１及び基板１５２として、それぞれ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート（ＰＣ）樹脂、ポリエーテルスルホン（ＰＥＳ）樹脂、ポリアミド樹脂（ナイロン、アラミド等）、ポリシロキサン樹脂、シクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリウレタン樹脂、ポリ塩化ビニル樹脂、ポリ塩化ビニリデン樹脂、ポリプロピレン樹脂、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂、ＡＢＳ樹脂、セルロースナノファイバー等を用いることができる。基板１５１及び基板１５２の少なくとも一方に、可撓性を有する程度の厚さのガラスを用いてもよい。 Substrates 151 and 152 can each be made of polyester resins such as polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), polyacrylonitrile resin, acrylic resin, polyimide resin, polymethyl methacrylate resin, polycarbonate (PC) resin, polyethersulfone (PES) resin, polyamide resin (nylon, aramid, etc.), polysiloxane resin, cycloolefin resin, polystyrene resin, polyamideimide resin, polyurethane resin, polyvinyl chloride resin, polyvinylidene chloride resin, polypropylene resin, polytetrafluoroethylene (PTFE) resin, ABS resin, cellulose nanofiber, etc. At least one of substrates 151 and 152 may be made of glass thick enough to provide flexibility.

　なお、表示装置に円偏光板を重ねる場合、表示装置が有する基板には、光学等方性の高い基板を用いることが好ましい。光学等方性が高い基板は、複屈折が小さい（複屈折量が小さい、ともいえる）。光学等方性が高いフィルムとして、トリアセチルセルロース（ＴＡＣ、セルローストリアセテートともいう）フィルム、シクロオレフィンポリマー（ＣＯＰ）フィルム、シクロオレフィンコポリマー（ＣＯＣ）フィルム、及びアクリルフィルム等が挙げられる。 When a circular polarizing plate is superimposed on a display device, it is preferable to use a substrate with high optical isotropy as the substrate of the display device. A substrate with high optical isotropy has low birefringence (it can also be said that the amount of birefringence is small). Examples of films with high optical isotropy include triacetyl cellulose (TAC, also known as cellulose triacetate) film, cycloolefin polymer (COP) film, cycloolefin copolymer (COC) film, and acrylic film.

　接着層１４２として、紫外線硬化型等の光硬化型接着剤、反応硬化型接着剤、熱硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。これら接着剤としてエポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シート等を用いてもよい。 The adhesive layer 142 can be made of various curable adhesives, such as photo-curable adhesives (e.g., UV-curable), reactive curable adhesives, thermosetting adhesives, and anaerobic adhesives. Examples of such adhesives include epoxy resin, acrylic resin, silicone resin, phenolic resin, polyimide resin, imide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin. Materials with low moisture permeability, such as epoxy resin, are particularly preferred. Two-component resins may also be used. Adhesive sheets, etc. may also be used.

　接続層２４２として、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｐａｓｔｅ）などを用いることができる。 The connection layer 242 can be made of an anisotropic conductive film (ACF), anisotropic conductive paste (ACP), or the like.

＜表示装置５０Ｂ＞
　図２８Ｂに、表示装置５０Ｂの表示部１６２の断面の一例を示す。表示装置５０Ｂは、各色の副画素に、共通のＥＬ層１１３を有する発光素子と、着色層（カラーフィルタなど）と、が用いられている点で、表示装置５０Ａと主に異なる。図２８Ｂに示す構成は、図２８Ａに示す、ＦＰＣ１７２を含む領域、回路部１６４、表示部１６２の基板１５１から絶縁層２３５までの積層構造、接続部１４０、及び、端部の構成と、組み合わせることができる。なお、以降の表示装置の説明では、先に説明した表示装置と同様の部分については説明を省略することがある。 <Display device 50B>
FIG. 28B shows an example of a cross section of the display unit 162 of the display device 50B. The display device 50B differs from the display device 50A mainly in that a light-emitting element having a common EL layer 113 and a colored layer (such as a color filter) are used for each subpixel of each color. The configuration shown in FIG. 28B can be combined with the region including the FPC 172, the circuit portion 164, the stacked structure from the substrate 151 to the insulating layer 235 of the display unit 162, the connection portion 140, and the end portion configuration shown in FIG. 28A. Note that in the following description of the display device, descriptions of parts similar to those of the display device described above may be omitted.

　図２８Ｂに示す表示装置５０Ｂは、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。 The display device 50B shown in Figure 28B has light-emitting elements 130R, 130G, and 130B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.

　発光素子１３０Ｒは、画素電極１１１Ｒと、画素電極１１１Ｒ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｂの外部に赤色の光として取り出される。 The light-emitting element 130R has a pixel electrode 111R, an EL layer 113 on the pixel electrode 111R, and a common electrode 115 on the EL layer 113. The light emitted by the light-emitting element 130R is extracted as red light to the outside of the display device 50B via the colored layer 132R.

　発光素子１３０Ｇは、画素電極１１１Ｇと、画素電極１１１Ｇ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｂの外部に緑色の光として取り出される。 Light-emitting element 130G has a pixel electrode 111G, an EL layer 113 on pixel electrode 111G, and a common electrode 115 on EL layer 113. The light emitted by light-emitting element 130G is extracted as green light to the outside of display device 50B via colored layer 132G.

　発光素子１３０Ｂは、画素電極１１１Ｂと、画素電極１１１Ｂ上のＥＬ層１１３と、ＥＬ層１１３上の共通電極１１５と、を有する。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｂの外部に青色の光として取り出される。 Light-emitting element 130B has a pixel electrode 111B, an EL layer 113 on pixel electrode 111B, and a common electrode 115 on EL layer 113. The light emitted by light-emitting element 130B is extracted as blue light to the outside of display device 50B via colored layer 132B.

　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、ＥＬ層１１３と、共通電極１１５と、をそれぞれ共有して有する。各色の副画素に共通のＥＬ層１１３を設ける構成は、各色の副画素にそれぞれ異なるＥＬ層を設ける構成に比べて、作製工程数の削減が可能である。 Light-emitting elements 130R, 130G, and 130B each share an EL layer 113 and a common electrode 115. A configuration in which a common EL layer 113 is provided for subpixels of each color can reduce the number of manufacturing steps compared to a configuration in which a different EL layer is provided for each subpixel of each color.

　例えば、図２８Ｂに示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。 For example, the light-emitting elements 130R, 130G, and 130B shown in FIG. 28B emit white light. The white light emitted by the light-emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, thereby obtaining light of the desired color.

　白色の光を発する発光素子は、２つ以上の発光層を含むことが好ましい。２つの発光層を用いて白色発光を得る場合、２つの発光層の発光色が補色の関係となるような発光層を選択する。例えば、第１の発光層の発光色と第２の発光層の発光色を補色の関係になるようにすることで、発光素子全体として白色発光する構成を得ることができる。また、３つ以上の発光層を用いて白色発光を得る場合、３つ以上の発光層の発光色が合わさることで、発光素子全体として白色発光する構成とすることができる。 A light-emitting element that emits white light preferably includes two or more light-emitting layers. When using two light-emitting layers to obtain white light emission, the light-emitting layers are selected so that the emitted colors of the two light-emitting layers are complementary to each other. For example, by making the emitted color of the first light-emitting layer and the emitted color of the second light-emitting layer complementary to each other, a configuration can be obtained in which the light-emitting element as a whole emits white light. Furthermore, when using three or more light-emitting layers to obtain white light emission, the emitted colors of the three or more light-emitting layers can be combined to form a configuration in which the light-emitting element as a whole emits white light.

　ＥＬ層１１３は、例えば、青色の光を発する発光物質を有する発光層、及び、青色よりも長波長の可視光を発する発光物質を有する発光層を有することが好ましい。ＥＬ層１１３は、例えば、黄色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。または、ＥＬ層１１３は、例えば、赤色の光を発する発光層、緑色の光を発する発光層、及び、青色の光を発する発光層を有することが好ましい。 The EL layer 113 preferably has, for example, a light-emitting layer having a light-emitting material that emits blue light, and a light-emitting layer having a light-emitting material that emits visible light with a wavelength longer than blue. The EL layer 113 preferably has, for example, a light-emitting layer that emits yellow light, and a light-emitting layer that emits blue light. Alternatively, the EL layer 113 preferably has, for example, a light-emitting layer that emits red light, a light-emitting layer that emits green light, and a light-emitting layer that emits blue light.

　白色の光を発する発光素子には、タンデム構造を用いることが好ましい。具体的には、黄色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、赤色と緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとを有する２段タンデム構造、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光を発する発光ユニットと、青色の光を発する発光ユニットとをこの順で有する３段タンデム構造、または、青色の光を発する発光ユニットと、黄色、黄緑色、または緑色の光と、赤色の光とを発する発光ユニットと、青色の光を発する発光ユニットと、をこの順で有する３段タンデム構造などを適用することができる。例えば、発光ユニットの積層数と色の順番として、陽極側から、Ｂ、Ｙの２段構造、Ｂと発光ユニットＸとの２段構造、Ｂ、Ｙ、Ｂの３段構造、Ｂ、Ｘ、Ｂの３段構造が挙げられ、発光ユニットＸにおける発光層の積層数と色の順番として、陽極側から、Ｒ、Ｙの２層構造、Ｒ、Ｇの２層構造、Ｇ、Ｒの２層構造、Ｇ、Ｒ、Ｇの３層構造、または、Ｒ、Ｇ、Ｒの３層構造などとすることができる。また、２つの発光層の間に他の層が設けられていてもよい。 A tandem structure is preferably used for light-emitting elements that emit white light. Specifically, a two-tier tandem structure having a light-emitting unit that emits yellow light and a light-emitting unit that emits blue light, a two-tier tandem structure having a light-emitting unit that emits red and green light and a light-emitting unit that emits blue light, a three-tier tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green, or green light, and a light-emitting unit that emits blue light, or a three-tier tandem structure having, in this order, a light-emitting unit that emits blue light, a light-emitting unit that emits yellow, yellow-green, or green light, and red light, and a light-emitting unit that emits blue light, etc. can be applied. For example, the number of stacked light-emitting units and the order of colors can be, from the anode side, a two-layer structure of B and light-emitting unit X, a two-layer structure of B and light-emitting unit X, a three-layer structure of B, Y, and B, or a three-layer structure of B, X, and B. The number of stacked light-emitting layers in light-emitting unit X and the order of colors can be, from the anode side, a two-layer structure of R and Y, a two-layer structure of R and G, a two-layer structure of G and R, a three-layer structure of G, R, and G, or a three-layer structure of R, G, and R. Furthermore, another layer can be provided between the two light-emitting layers.

　なお、マイクロキャビティ構造を適用することで、白色の光を発する構成の発光素子は、赤色、緑色、または青色などの特定の波長の光が強められて発光する場合もある。 Furthermore, by applying a microcavity structure, a light-emitting element configured to emit white light may also emit light of a specific wavelength, such as red, green, or blue, with the intensity increased.

　または、例えば、図２８Ｂに示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、ＥＬ層１１３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素１１Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素１１Ｒ及び緑色の光を呈する副画素１１Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは発光素子１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。発光素子が発する光の一部は、色変換層で変換されずにそのまま透過してしまうことがある。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。 Alternatively, for example, the light-emitting elements 130R, 130G, and 130B shown in FIG. 28B emit blue light. In this case, the EL layer 113 has one or more light-emitting layers that emit blue light. In the sub-pixel 11B that emits blue light, the blue light emitted by the light-emitting element 130B can be extracted. Furthermore, in the sub-pixel 11R that emits red light and the sub-pixel 11G that emits green light, by providing a color conversion layer between the light-emitting element 130R or light-emitting element 130G and the substrate 152, the blue light emitted by the light-emitting element 130R or light-emitting element 130G can be converted into light with a longer wavelength, allowing red or green light to be extracted. Furthermore, it is preferable to provide a colored layer 132R between the color conversion layer and the substrate 152 on the light-emitting element 130R, and a colored layer 132G between the color conversion layer and the substrate 152 on the light-emitting element 130G. Part of the light emitted by the light-emitting element may be transmitted directly without being converted by the color conversion layer. By extracting light that has passed through the color conversion layer via the colored layer, light other than the desired color is absorbed by the colored layer, thereby increasing the color purity of the light emitted by the sub-pixel.

＜表示装置５０Ｃ＞
　図２９に示す表示装置５０Ｃは、ボトムエミッション型の表示装置である点で、表示装置５０Ｂと主に相違する。 <Display device 50C>
The display device 50C shown in FIG. 29 differs from the display device 50B mainly in that it is a bottom-emission type display device.

　発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。 Light emitted by the light-emitting element is emitted toward the substrate 151. It is preferable to use a material that is highly transparent to visible light for the substrate 151. On the other hand, the translucency of the material used for the substrate 152 does not matter.

　基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図２９では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられている例を示す。また、絶縁層２１８上に、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。 It is preferable to form a light-shielding layer 117 between the substrate 151 and the transistor. Figure 29 shows an example in which the light-shielding layer 117 is provided on the substrate 151, the insulating layer 153 is provided on the light-shielding layer 117, and transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153. In addition, colored layers 132R, 132G, and 132B are provided on the insulating layer 218, and an insulating layer 235 is provided on the colored layers 132R, 132G, and 132B.

　着色層１３２Ｒと重なる発光素子１３０Ｒは、画素電極１１１Ｒと、ＥＬ層１１３と、共通電極１１５と、を有する。 The light-emitting element 130R, which overlaps the colored layer 132R, has a pixel electrode 111R, an EL layer 113, and a common electrode 115.

　着色層１３２Ｇと重なる発光素子１３０Ｇは、画素電極１１１Ｇと、ＥＬ層１１３と、共通電極１１５と、を有する。 The light-emitting element 130G overlapping the colored layer 132G has a pixel electrode 111G, an EL layer 113, and a common electrode 115.

　着色層１３２Ｂと重なる発光素子１３０Ｂは、画素電極１１１Ｂと、ＥＬ層１１３と、共通電極１１５と、を有する。 The light-emitting element 130B, which overlaps the colored layer 132B, has a pixel electrode 111B, an EL layer 113, and a common electrode 115.

　画素電極１１１Ｒ、１１１Ｇ、１１１Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に電気抵抗率の低い金属等を用いることができるため、共通電極１１５の電気抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。 Pixel electrodes 111R, 111G, and 111B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115. In bottom-emission display devices, metals with low electrical resistivity can be used for the common electrode 115, which prevents voltage drops caused by the electrical resistance of the common electrode 115 and achieves high display quality.

　本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、または、画素のサイズを小さくすることができる。 The transistor of one embodiment of the present invention can be miniaturized and its occupation area can be reduced, so that the pixel aperture ratio can be increased or the pixel size can be reduced in a bottom-emission display device.

＜表示装置５０Ｄ＞
　図３０Ａに示す表示装置５０Ｄは、受光素子１３０Ｓを有する点で、表示装置５０Ａと主に相違する。 <Display device 50D>
A display device 50D shown in FIG. 30A differs from the display device 50A mainly in that it has a light receiving element 130S.

　表示装置５０Ｄは、画素に、発光素子と受光素子を有する。表示装置５０Ｄにおいて、発光素子として有機ＥＬ素子を用い、受光素子として有機フォトダイオードを用いることが好ましい。有機ＥＬ素子及び有機フォトダイオードは、同一基板上に形成することができる。したがって、有機ＥＬ素子を用いた表示装置に有機フォトダイオードを内蔵することができる。 Display device 50D has a light-emitting element and a light-receiving element in each pixel. In display device 50D, it is preferable to use an organic EL element as the light-emitting element and an organic photodiode as the light-receiving element. The organic EL element and organic photodiode can be formed on the same substrate. Therefore, an organic photodiode can be built into a display device that uses organic EL elements.

　画素に、発光素子及び受光素子を有する表示装置５０Ｄでは、画素が受光機能を有するため、画像を表示しながら、対象物の接触または近接を検出することができる。したがって、表示部１６２は、画像表示機能に加えて、撮像機能及びセンシング機能の一方または双方を有する。例えば、表示装置５０Ｄが有する副画素全てで画像を表示するだけでなく、一部の副画素は、光源としての光を呈し、他の一部の副画素で光検出を行い、残りの副画素で画像を表示することもできる。 In display device 50D, where pixels have a light-emitting element and a light-receiving element, the pixels have a light-receiving function, so it is possible to detect contact or proximity of an object while displaying an image. Therefore, display unit 162 has one or both of an imaging function and a sensing function in addition to an image display function. For example, instead of displaying an image using all of the sub-pixels of display device 50D, some sub-pixels can emit light as a light source, other sub-pixels can perform light detection, and the remaining sub-pixels can display the image.

　したがって、表示装置５０Ｄと別に受光部及び光源を設けなくてもよく、電子機器の部品点数を削減することができる。例えば、電子機器に設けられる生体認証装置、またはスクロールなどを行うための静電容量方式のタッチパネルなどを別途設ける必要がない。したがって、表示装置５０Ｄを用いることで、製造コストが低減された電子機器を提供することができる。 Therefore, there is no need to provide a light receiving unit or light source separate from the display device 50D, reducing the number of components in the electronic device. For example, there is no need to provide a separate biometric authentication device or a capacitive touch panel for scrolling, etc., which are typically provided in the electronic device. Therefore, by using the display device 50D, it is possible to provide an electronic device with reduced manufacturing costs.

　受光素子をイメージセンサに用いる場合、表示装置５０Ｄは、受光素子を用いて、画像を撮像することができる。例えば、イメージセンサを用いて、指紋、掌紋、虹彩、脈形状（静脈形状、動脈形状を含む）、または顔などを用いた個人認証のための撮像を行うことができる。 When a light-receiving element is used as an image sensor, the display device 50D can capture images using the light-receiving element. For example, the image sensor can be used to capture images for personal authentication using fingerprints, palm prints, irises, pulse patterns (including vein patterns and artery patterns), faces, etc.

　受光素子は、タッチセンサ（ダイレクトタッチセンサともいう）または非接触センサ（ホバーセンサ、ホバータッチセンサ、タッチレスセンサともいう）などに用いることができる。タッチセンサは、表示装置と、対象物（指、手、またはペンなど）とが、直接接することで、対象物を検出できる。また、非接触センサは、対象物が表示装置に接触しなくても、当該対象物を検出することができる。 The light-receiving element can be used as a touch sensor (also called a direct touch sensor) or a non-contact sensor (also called a hover sensor, hover touch sensor, or touchless sensor). A touch sensor can detect an object (such as a finger, hand, or pen) when the object comes into direct contact with the display device. A non-contact sensor can detect an object even if the object does not come into contact with the display device.

　受光素子１３０Ｓは、絶縁層２３５上の画素電極１１１Ｓと、画素電極１１１Ｓ上の機能層１１３Ｓと、機能層１１３Ｓ上の共通電極１１５と、を有する。機能層１１３Ｓには、表示装置５０Ｄの外部から光Ｌｉｎが入射する。 The light-receiving element 130S has a pixel electrode 111S on an insulating layer 235, a functional layer 113S on the pixel electrode 111S, and a common electrode 115 on the functional layer 113S. Light Lin is incident on the functional layer 113S from outside the display device 50D.

　画素電極１１１Ｓは、絶縁層１０６、絶縁層２１８、及び絶縁層２３５に設けられた開口部において、トランジスタ２０５Ｓが有する導電層１１２ｂと接続されている。 The pixel electrode 111S is connected to the conductive layer 112b of the transistor 205S through openings provided in the insulating layer 106, the insulating layer 218, and the insulating layer 235.

　画素電極１１１Ｓの端部は、絶縁層２３７によって覆われている。 The ends of the pixel electrode 111S are covered by an insulating layer 237.

　共通電極１１５は、受光素子１３０Ｓ、発光素子１３０Ｒ（図示しない）、発光素子１３０Ｇ、及び、発光素子１３０Ｂに共通して設けられる一続きの膜である。発光素子と受光素子とが共通して有する共通電極１１５は、接続部１４０に設けられた導電層１２３と接続される。 The common electrode 115 is a continuous film provided in common to the light receiving element 130S, the light emitting element 130R (not shown), the light emitting element 130G, and the light emitting element 130B. The common electrode 115 shared by the light emitting element and the light receiving element is connected to the conductive layer 123 provided in the connection portion 140.

　機能層１１３Ｓは、少なくとも活性層（光電変換層ともいう）を有する。活性層は、半導体を含む。当該半導体として、シリコンなどの無機半導体、及び、有機化合物を含む有機半導体が挙げられる。本実施の形態では、活性層が有する半導体として、有機半導体を用いる例を示す。有機半導体を用いることで、発光層と、活性層と、を同じ方法（例えば、真空蒸着法）で形成することができ、製造装置を共通化できるため好ましい。 The functional layer 113S has at least an active layer (also called a photoelectric conversion layer). The active layer contains a semiconductor. Examples of such semiconductors include inorganic semiconductors such as silicon, and organic semiconductors containing organic compounds. In this embodiment, an example is shown in which an organic semiconductor is used as the semiconductor contained in the active layer. Using an organic semiconductor is preferable because the light-emitting layer and the active layer can be formed using the same method (for example, vacuum deposition), allowing the use of common manufacturing equipment.

　機能層１１３Ｓは、活性層以外の層として、正孔輸送性の高い物質、電子輸送性の高い物質、またはバイポーラ性の物質等を含む層をさらに有していてもよい。また、上記に限られず、正孔注入性の高い物質、正孔ブロック材料、電子注入性の高い物質、または電子ブロック材料などを含む層をさらに有していてもよい。機能層１１３Ｓには、例えば、上述の発光素子に用いることができる材料を用いることができる。 The functional layer 113S may further include a layer other than the active layer, which may contain a material with high hole transport properties, a material with high electron transport properties, or a bipolar material. Furthermore, without being limited to the above, the functional layer 113S may further include a layer containing a material with high hole injection properties, a hole blocking material, a material with high electron injection properties, or an electron blocking material. For example, the materials that can be used in the light-emitting elements described above can be used for the functional layer 113S.

　受光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。受光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。 The light-receiving element can be made of either a low-molecular-weight compound or a high-molecular-weight compound, and may also contain inorganic compounds. The layers that make up the light-receiving element can be formed by methods such as vapor deposition (including vacuum vapor deposition), transfer, printing, inkjet, and coating.

　図３０Ｂ及び図３０Ｃに示す表示装置５０Ｄは、基板１５１と基板１５２との間に、受光素子を有する層３５３、回路層３５５、及び、発光素子を有する層３５７を有する。 The display device 50D shown in Figures 30B and 30C has, between the substrate 151 and the substrate 152, a layer 353 having a light-receiving element, a circuit layer 355, and a layer 357 having a light-emitting element.

　層３５３は、例えば、受光素子１３０Ｓを有する。層３５７は、例えば、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂを有する。 Layer 353 includes, for example, light receiving element 130S. Layer 357 includes, for example, light emitting elements 130R, 130G, and 130B.

　回路層３５５は、受光素子を駆動する回路、及び、発光素子を駆動する回路を有する。回路層３５５は、例えば、トランジスタ２０５Ｒ、２０５Ｇ、２０５Ｂを有する。その他、回路層３５５には、スイッチ、容量、抵抗、配線、及び端子などのうち一つまたは複数を設けることができる。 Circuit layer 355 has a circuit that drives the light-receiving element and a circuit that drives the light-emitting element. Circuit layer 355 has, for example, transistors 205R, 205G, and 205B. In addition, circuit layer 355 can be provided with one or more of the following: switches, capacitors, resistors, wiring, and terminals.

　図３０Ｂは、受光素子１３０Ｓをタッチセンサに用いる例である。図３０Ｂに示すように、層３５７において発光素子が発した光を、表示装置５０Ｄに接触した指３５２が反射することで、層３５３における受光素子がその反射光を検出する。これにより、表示装置５０Ｄに指３５２が接触したことを検出することができる。 Figure 30B shows an example in which light receiving element 130S is used as a touch sensor. As shown in Figure 30B, light emitted by a light emitting element in layer 357 is reflected by a finger 352 that touches display device 50D, and the light receiving element in layer 353 detects the reflected light. This makes it possible to detect that finger 352 has touched display device 50D.

　図３０Ｃは、受光素子１３０Ｓを非接触センサに用いる例である。図３０Ｃに示すように、層３５７において発光素子が発した光を、表示装置５０Ｄに近接している（つまり、接触していない）指３５２が反射することで、層３５３における受光素子がその反射光を検出する。 Figure 30C shows an example in which the light receiving element 130S is used as a non-contact sensor. As shown in Figure 30C, light emitted by a light emitting element in layer 357 is reflected by a finger 352 that is close to (i.e., not in contact with) the display device 50D, and the light receiving element in layer 353 detects the reflected light.

＜表示装置５０Ｅ＞
　図３１Ａに示す表示装置５０Ｅは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置５０Ｅは、ファインメタルマスクを用いずに作製された発光素子を有する。 <Display device 50E>
31A is an example of a display device employing an MML (metal maskless) structure, i.e., the display device 50E has light-emitting elements fabricated without using a fine metal mask.

　ＭＭＬ構造が適用された表示装置が有する発光素子における島状の発光層は、発光層を一面に成膜した後、リソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細な表示装置または高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及びリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。 The island-shaped light-emitting layers in the light-emitting elements of a display device employing the MML structure are formed by depositing the light-emitting layer over one surface and then processing it using lithography. This makes it possible to realize high-definition display devices or display devices with high aperture ratios, which have been difficult to achieve until now. Furthermore, because the light-emitting layers can be created separately for each color, it is possible to realize display devices with extremely vivid images, high contrast, and high display quality. For example, if a display device is composed of three types of light-emitting elements - one that emits blue light, one that emits green light, and one that emits red light - the deposition of the light-emitting layer and processing using lithography can be repeated three times to form three types of island-shaped light-emitting layers.

　ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、メタルマスクを用いずにデバイスを作製する場合、メタルマスクの製造に係る設備、及び、メタルマスクの洗浄工程を不要にすることができる。また、リソグラフィによる加工には、トランジスタを作製する際に用いる装置と共通または同様の装置を用いることができるため、ＭＭＬ構造のデバイスを作製するために特別な装置を導入する必要はない。このように、ＭＭＬ構造は、製造コストを低く抑えることが可能となるため、デバイスの大量生産に適している。 Devices with an MML structure can be manufactured without using a metal mask, which allows them to exceed the upper limit of resolution imposed by the alignment accuracy of the metal mask. Furthermore, when devices are manufactured without using a metal mask, the equipment required for manufacturing the metal mask and the process of cleaning the metal mask are unnecessary. Furthermore, since the same or similar equipment as that used to manufacture transistors can be used for lithography processing, there is no need to introduce special equipment to manufacture devices with an MML structure. In this way, the MML structure makes it possible to keep manufacturing costs low, making it suitable for mass production of devices.

　ＭＭＬ構造が適用された表示装置では、例えば、ペンタイル配列などの特殊な画素配列を適用し疑似的に精細度を高める必要がないため、Ｒ、Ｇ、Ｂの副画素をそれぞれ一方向に配列させた、いわゆるストライプ配列で、かつ、高精細（例えば５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、または５０００ｐｐｉ以上）の表示装置を実現することができる。 In a display device that uses the MML structure, there is no need to artificially increase the resolution by using a special pixel arrangement such as a pentile arrangement. Therefore, a so-called stripe arrangement in which the R, G, and B sub-pixels are each arranged in one direction can be used, making it possible to realize a high-resolution display device (for example, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, or 5000 ppi or more).

　発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。 By providing a sacrificial layer on the light-emitting layer, damage to the light-emitting layer during the display device manufacturing process can be reduced, improving the reliability of the light-emitting element.

　エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。 By employing a film formation process using an area mask and a processing process using a resist mask, light-emitting elements can be manufactured using a relatively simple process.

　なお、基板１５１から絶縁層２３５までの積層構造、及び保護層１３１から基板１５２までの積層構造は、表示装置５０Ａと同様のため、説明を省略する。 Note that the layered structure from the substrate 151 to the insulating layer 235, and the layered structure from the protective layer 131 to the substrate 152 are the same as those in the display device 50A, and therefore will not be described here.

　図３１Ａにおいて、絶縁層２３５上に、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが設けられている。 In Figure 31A, light-emitting elements 130R, 130G, and 130B are provided on insulating layer 235.

　発光素子１３０Ｒは、絶縁層２３５上の導電層１２４Ｒと、導電層１２４Ｒ上の導電層１２６Ｒと、導電層１２６Ｒ上の層１３３Ｒと、層１３３Ｒ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図３１Ａに示す発光素子１３０Ｒは、赤色の光（Ｒ）を発する。層１３３Ｒは、赤色の光を発する発光層を有する。発光素子１３０Ｒにおいて、層１３３Ｒ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｒ及び導電層１２６Ｒのうち一方または双方を画素電極と呼ぶことができる。 Light-emitting element 130R has a conductive layer 124R on insulating layer 235, a conductive layer 126R on conductive layer 124R, a layer 133R on conductive layer 126R, a common layer 114 on layer 133R, and a common electrode 115 on common layer 114. The light-emitting element 130R shown in Figure 31A emits red light (R). Layer 133R has a light-emitting layer that emits red light. In light-emitting element 130R, layer 133R and common layer 114 can be collectively referred to as an EL layer. Furthermore, one or both of conductive layer 124R and conductive layer 126R can be referred to as a pixel electrode.

　発光素子１３０Ｇは、絶縁層２３５上の導電層１２４Ｇと、導電層１２４Ｇ上の導電層１２６Ｇと、導電層１２６Ｇ上の層１３３Ｇと、層１３３Ｇ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図３１Ａに示す発光素子１３０Ｇは、緑色の光（Ｇ）を発する。層１３３Ｇは、緑色の光を発する発光層を有する。発光素子１３０Ｇにおいて、層１３３Ｇ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｇ及び導電層１２６Ｇのうち一方または双方を画素電極と呼ぶことができる。 Light-emitting element 130G has a conductive layer 124G on insulating layer 235, a conductive layer 126G on conductive layer 124G, a layer 133G on conductive layer 126G, a common layer 114 on layer 133G, and a common electrode 115 on common layer 114. Light-emitting element 130G shown in Figure 31A emits green light (G). Layer 133G has a light-emitting layer that emits green light. In light-emitting element 130G, layer 133G and common layer 114 can be collectively referred to as an EL layer. Furthermore, one or both of conductive layer 124G and conductive layer 126G can be referred to as a pixel electrode.

　発光素子１３０Ｂは、絶縁層２３５上の導電層１２４Ｂと、導電層１２４Ｂ上の導電層１２６Ｂと、導電層１２６Ｂ上の層１３３Ｂと、層１３３Ｂ上の共通層１１４と、共通層１１４上の共通電極１１５と、を有する。図３１Ａに示す発光素子１３０Ｂは、青色の光（Ｂ）を発する。層１３３Ｂは、青色の光を発する発光層を有する。発光素子１３０Ｂにおいて、層１３３Ｂ、及び、共通層１１４をまとめてＥＬ層と呼ぶことができる。また、導電層１２４Ｂ及び導電層１２６Ｂのうち一方または双方を画素電極と呼ぶことができる。 Light-emitting element 130B has a conductive layer 124B on insulating layer 235, a conductive layer 126B on conductive layer 124B, a layer 133B on conductive layer 126B, a common layer 114 on layer 133B, and a common electrode 115 on common layer 114. Light-emitting element 130B shown in Figure 31A emits blue light (B). Layer 133B has a light-emitting layer that emits blue light. In light-emitting element 130B, layer 133B and common layer 114 can be collectively referred to as an EL layer. Furthermore, one or both of conductive layer 124B and conductive layer 126B can be referred to as a pixel electrode.

　本明細書等では、発光素子が有するＥＬ層のうち、発光素子ごとに島状に設けられた層を層１３３Ｂ、層１３３Ｇ、または層１３３Ｒと示し、複数の発光素子が共有して有する層を共通層１１４と示す。なお、本明細書等において、共通層１１４を含めず、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂを指して、島状のＥＬ層、島状に形成されたＥＬ層などと呼ぶ場合もある。また、メタルマスクを用いずに作製される発光素子は、共通層を有していなくてもよく、ＥＬ層を構成する全ての層が島状に形成されていてもよい。 In this specification, among the EL layers of a light-emitting element, layers provided in an island shape for each light-emitting element are referred to as layer 133B, layer 133G, or layer 133R, and a layer shared by multiple light-emitting elements is referred to as common layer 114. Note that in this specification, layers 133R, 133G, and 133B may be referred to as island-shaped EL layers or EL layers formed in an island shape, without including common layer 114. Furthermore, light-emitting elements manufactured without using a metal mask may not have a common layer, and all layers constituting the EL layer may be formed in an island shape.

　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。 Layers 133R, 133G, and 133B are spaced apart from one another. By providing an island-shaped EL layer for each light-emitting element, leakage current between adjacent light-emitting elements can be suppressed. This prevents unintended light emission due to crosstalk, resulting in a display device with extremely high contrast.

　なお、図３１Ａでは、層１３３Ｒ、１３３Ｇ、１３３Ｂを全て同じ厚さで示すが、これに限られない。層１３３Ｒ、１３３Ｇ、１３３Ｂのそれぞれの厚さは異なっていてもよい。 Note that in Figure 31A, layers 133R, 133G, and 133B are all shown to have the same thickness, but this is not limited to this. The thicknesses of layers 133R, 133G, and 133B may be different.

　導電層１２４Ｒは、絶縁層１０６、絶縁層２１８、及び絶縁層２３５に設けられた開口部において、トランジスタ２０５Ｒが有する導電層１１２ｂと接続されている。同様に、導電層１２４Ｇは、トランジスタ２０５Ｇが有する導電層１１２ｂと接続され、導電層１２４Ｂは、トランジスタ２０５Ｂが有する導電層１１２ｂと接続されている。 The conductive layer 124R is connected to the conductive layer 112b of the transistor 205R through openings provided in the insulating layer 106, the insulating layer 218, and the insulating layer 235. Similarly, the conductive layer 124G is connected to the conductive layer 112b of the transistor 205G, and the conductive layer 124B is connected to the conductive layer 112b of the transistor 205B.

　導電層１２４Ｒ、１２４Ｇ、１２４Ｂは、絶縁層２３５に設けられた開口部を覆うように形成される。導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部には、それぞれ、層１２８が埋め込まれている。 Conductive layers 124R, 124G, and 124B are formed to cover openings formed in insulating layer 235. Layer 128 is embedded in the recesses of conductive layers 124R, 124G, and 124B, respectively.

　層１２８は、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部を平坦化する機能を有する。導電層１２４Ｒ、１２４Ｇ、１２４Ｂ及び層１２８上には、導電層１２４Ｒ、１２４Ｇ、１２４Ｂと接続される導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられている。したがって、導電層１２４Ｒ、１２４Ｇ、１２４Ｂの凹部と重なる領域も発光領域として使用でき、画素の開口率を高めることができる。導電層１２４Ｒ及び導電層１２６Ｒに反射電極として機能する導電層を用いることが好ましい。 Layer 128 has the function of planarizing the recesses of conductive layers 124R, 124G, and 124B. Conductive layers 126R, 126G, and 126B, which are connected to conductive layers 124R, 124G, and 124B, are provided on conductive layers 124R, 124G, and 124B and layer 128. Therefore, the areas overlapping with the recesses of conductive layers 124R, 124G, and 124B can also be used as light-emitting areas, increasing the aperture ratio of the pixel. It is preferable to use a conductive layer that functions as a reflective electrode for conductive layer 124R and conductive layer 126R.

　層１２８は、絶縁層であってもよく、導電層であってもよい。層１２８には、各種無機絶縁材料、有機絶縁材料、及び導電材料を適宜用いることができる。特に、層１２８は、絶縁材料を用いて形成されることが好ましく、有機絶縁材料を用いて形成されることが特に好ましい。層１２８には、例えば前述の絶縁層２３７に用いることができる有機絶縁材料を適用することができる。 Layer 128 may be an insulating layer or a conductive layer. Various inorganic insulating materials, organic insulating materials, and conductive materials can be used for layer 128 as appropriate. It is particularly preferable for layer 128 to be formed using an insulating material, and it is particularly preferable for layer 128 to be formed using an organic insulating material. For example, the organic insulating materials that can be used for insulating layer 237 described above can be used for layer 128.

　図３１Ａでは、層１２８の上面が平坦部を有する例を示すが、層１２８の形状は、特に限定されない。層１２８の上面は、凸曲面、凹曲面、及び平面の少なくとも一つを有することができる。 Although Figure 31A shows an example in which the upper surface of layer 128 has a flat portion, the shape of layer 128 is not particularly limited. The upper surface of layer 128 can have at least one of a convex curved surface, a concave curved surface, and a flat surface.

　層１２８の上面の高さと、導電層１２４Ｒの上面の高さとは、一致または概略一致していてもよく、互いに異なっていてもよい。例えば、層１２８の上面の高さは、導電層１２４Ｒの上面の高さより低くてもよく、高くてもよい。 The height of the upper surface of layer 128 and the height of the upper surface of conductive layer 124R may be the same or approximately the same, or may be different from each other. For example, the height of the upper surface of layer 128 may be lower or higher than the height of the upper surface of conductive layer 124R.

　導電層１２６Ｒの端部は、導電層１２４Ｒの端部と揃っていてもよく、導電層１２４Ｒの端部の側面を覆っていてもよい。導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部は、テーパ形状を有することが好ましい。具体的には、導電層１２４Ｒ及び導電層１２６Ｒのそれぞれの端部はテーパ角が０度より大きく９０度未満のテーパ形状を有することが好ましい。画素電極の端部がテーパ形状を有する場合、画素電極の側面に沿って設けられる層１３３Ｒは、傾斜部を有する。画素電極の側面をテーパ形状とすることで、画素電極の側面に沿って設けられるＥＬ層の被覆性を良好にすることができる。 The end of conductive layer 126R may be aligned with the end of conductive layer 124R, or may cover the side surface of the end of conductive layer 124R. It is preferable that the end of each of conductive layer 124R and conductive layer 126R have a tapered shape. Specifically, it is preferable that the end of each of conductive layer 124R and conductive layer 126R have a tapered shape with a taper angle greater than 0 degrees and less than 90 degrees. When the end of the pixel electrode has a tapered shape, layer 133R provided along the side surface of the pixel electrode has an inclined portion. By tapering the side surface of the pixel electrode, it is possible to improve the coverage of the EL layer provided along the side surface of the pixel electrode.

　導電層１２４Ｇ、１２６Ｇ、及び、導電層１２４Ｂ、１２６Ｂについては、導電層１２４Ｒ、１２６Ｒと同様であるため詳細な説明は省略する。 Conductive layers 124G, 126G and conductive layers 124B, 126B are similar to conductive layers 124R, 126R, so detailed description will be omitted.

　導電層１２６Ｒの上面及び側面は、層１３３Ｒによって覆われている。同様に、導電層１２６Ｇの上面及び側面は、層１３３Ｇによって覆われており、導電層１２６Ｂの上面及び側面は、層１３３Ｂによって覆われている。したがって、導電層１２６Ｒ、１２６Ｇ、１２６Ｂが設けられている領域全体を、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。 The top and side surfaces of conductive layer 126R are covered by layer 133R. Similarly, the top and side surfaces of conductive layer 126G are covered by layer 133G, and the top and side surfaces of conductive layer 126B are covered by layer 133B. Therefore, the entire area where conductive layers 126R, 126G, and 126B are provided can be used as the light-emitting area for light-emitting elements 130R, 130G, and 130B, thereby increasing the aperture ratio of the pixel.

　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂそれぞれの上面の一部及び側面は、絶縁層１２５、１２７によって覆われている。層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、及び、絶縁層１２５、１２７上に、共通層１１４が設けられ、共通層１１４上に共通電極１１５が設けられている。共通層１１４及び共通電極１１５は、それぞれ、複数の発光素子に共通して設けられるひと続きの膜である。 Part of the top surface and side surfaces of layers 133R, 133G, and 133B are covered with insulating layers 125 and 127. A common layer 114 is provided on layers 133R, 133G, 133B, and insulating layers 125 and 127, and a common electrode 115 is provided on common layer 114. Common layer 114 and common electrode 115 are each continuous films provided in common to multiple light-emitting elements.

　図３１Ａにおいて、導電層１２６Ｒと層１３３Ｒとの間には、図２８Ａ等に示す絶縁層２３７が設けられていない。つまり、表示装置５０Ｅには、画素電極に接し、かつ、画素電極の上面端部を覆う絶縁層（隔壁、バンク、スペーサなどともいう）が設けられていない。そのため、隣り合う発光素子の間隔を極めて狭くすることができる。したがって、高精細、または、高解像度の表示装置とすることができる。また、当該絶縁層を形成するためのマスクも不要となり、表示装置の製造コストを削減することができる。 In Figure 31A, the insulating layer 237 shown in Figure 28A and other figures is not provided between the conductive layer 126R and the layer 133R. In other words, the display device 50E does not have an insulating layer (also called a partition, bank, spacer, etc.) that contacts the pixel electrode and covers the upper edge of the pixel electrode. This allows the distance between adjacent light-emitting elements to be extremely narrow. This allows for a high-definition or high-resolution display device. Furthermore, a mask for forming the insulating layer is not required, which reduces the manufacturing cost of the display device.

　前述の通り、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層を有する。層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層（正孔ブロック層または電子ブロック層）と、を有することが好ましい。または、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂは、それぞれ、発光層と、発光層上のキャリアブロック層と、キャリアブロック層上のキャリア輸送層と、を有することが好ましい。表示装置の作製工程中に、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの表面が大気に暴露される場合、キャリア輸送層及びキャリアブロック層の一方または双方を発光層上に設けることで、発光層が最表面に露出しないため、発光層が大気に暴露されることを抑制できる。これにより、発光層が受けるダメージを低減することができ、発光素子の信頼性を高めることができる。 As mentioned above, layers 133R, 133G, and 133B each have an emissive layer. It is preferable that layers 133R, 133G, and 133B each have an emissive layer and a carrier transport layer (electron transport layer or hole transport layer) on the emissive layer. Alternatively, it is preferable that layers 133R, 133G, and 133B each have an emissive layer and a carrier block layer (hole block layer or electron block layer) on the emissive layer. Alternatively, it is preferable that layers 133R, 133G, and 133B each have an emissive layer, a carrier block layer on the emissive layer, and a carrier transport layer on the carrier block layer. If the surfaces of layers 133R, 133G, and 133B are exposed to the atmosphere during the manufacturing process of the display device, providing one or both of a carrier transport layer and a carrier block layer on the light-emitting layer prevents the light-emitting layer from being exposed to the outermost surface, thereby preventing the light-emitting layer from being exposed to the atmosphere. This reduces damage to the light-emitting layer and improves the reliability of the light-emitting element.

　共通層１１４は、例えば電子注入層、または正孔注入層を有する。または、共通層１１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層１１４は、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂで共有されている。 The common layer 114 has, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 114 may have a stack of an electron transport layer and an electron injection layer, or a stack of a hole transport layer and a hole injection layer. The common layer 114 is shared by the light-emitting elements 130R, 130G, and 130B.

　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面は、絶縁層１２５によって覆われている。絶縁層１２７は、絶縁層１２５を介して、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面を覆っている。 The side surfaces of layers 133R, 133G, and 133B are covered by insulating layer 125. Insulating layer 127 covers the side surfaces of layers 133R, 133G, and 133B via insulating layer 125.

　層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの側面（さらには、上面の一部）が、絶縁層１２５及び絶縁層１２７の少なくとも一方によって覆われていることで、共通層１１４（または共通電極１１５）が、画素電極、及び、層１３３Ｒ、１３３Ｇ、１３３Ｂの側面と接することを抑制し、発光素子のショートを抑制することができる。これにより、発光素子の信頼性を高めることができる。 By covering the side surfaces (and even portions of the top surfaces) of layers 133R, 133G, and 133B with at least one of insulating layer 125 and insulating layer 127, the common layer 114 (or common electrode 115) is prevented from coming into contact with the pixel electrode and the side surfaces of layers 133R, 133G, and 133B, preventing short circuits in the light-emitting elements. This improves the reliability of the light-emitting elements.

　絶縁層１２５は、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂのそれぞれの側面と接する領域を有することが好ましい。絶縁層１２５が層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂと接する構成とすることで、層１３３Ｒ、層１３３Ｇ、及び層１３３Ｂの膜剥がれを防止でき、発光素子の信頼性を高めることができる。 It is preferable that insulating layer 125 has regions that contact the side surfaces of layers 133R, 133G, and 133B. By configuring insulating layer 125 to contact layers 133R, 133G, and 133B, peeling of layers 133R, 133G, and 133B can be prevented, improving the reliability of the light-emitting element.

　絶縁層１２７は、絶縁層１２５の凹部を充填するように、絶縁層１２５上に設けられる。絶縁層１２７は、絶縁層１２５の側面の少なくとも一部を覆うことが好ましい。 Insulating layer 127 is provided on insulating layer 125 so as to fill the recesses in insulating layer 125. It is preferable that insulating layer 127 cover at least a portion of the side surface of insulating layer 125.

　絶縁層１２５及び絶縁層１２７を設けることで、隣り合う島状の層の間を埋めることができるため、島状の層上に設ける層（例えばキャリア注入層、及び共通電極など）の被形成面の高低差の大きな凹凸を低減し、より平坦にすることができる。したがって、キャリア注入層及び共通電極などの被覆性を高めることができる。 By providing insulating layers 125 and 127, the gaps between adjacent island-shaped layers can be filled, reducing large unevenness in the height difference on the surface on which layers (such as the carrier injection layer and common electrode) are formed on the island-shaped layers, making it possible to make the surface flatter. This improves the coverage of the carrier injection layer, common electrode, etc.

　共通層１１４及び共通電極１１５は、層１３３Ｒ、層１３３Ｇ、層１３３Ｂ、絶縁層１２５、及び絶縁層１２７上に設けられる。絶縁層１２５及び絶縁層１２７を設ける前の段階では、画素電極及び島状のＥＬ層が設けられる領域と、画素電極及び島状のＥＬ層が設けられない領域（発光素子間の領域）と、に起因する段差が生じている。本発明の一態様の表示装置は、絶縁層１２５及び絶縁層１２７を有することで当該段差を平坦化させることができ、共通層１１４及び共通電極１１５の被覆性を向上させることができる。したがって、段切れによる接続不良を抑制することができる。また、段差によって共通電極１１５が局所的に薄膜化して電気抵抗が上昇することを抑制することができる。 The common layer 114 and the common electrode 115 are provided over layers 133R, 133G, and 133B, the insulating layer 125, and the insulating layer 127. Before the insulating layer 125 and the insulating layer 127 are provided, a step is generated between the region where the pixel electrode and the island-shaped EL layer are provided and the region where the pixel electrode and the island-shaped EL layer are not provided (the region between the light-emitting elements). In a display device of one embodiment of the present invention, the insulating layer 125 and the insulating layer 127 can flatten the step, thereby improving the coverage of the common layer 114 and the common electrode 115. Therefore, poor connection due to disconnection of the step can be suppressed. Furthermore, the step can be suppressed from locally thinning the common electrode 115, thereby suppressing an increase in electrical resistance.

　絶縁層１２７の上面はより平坦性の高い形状を有することが好ましい。絶縁層１２７の上面は、平面、凸曲面、及び、凹曲面のうち、少なくとも一つを有していてもよい。例えば、絶縁層１２７の上面は、曲率半径の大きい凸曲面形状を有することが好ましい。 It is preferable that the upper surface of the insulating layer 127 has a shape with high flatness. The upper surface of the insulating layer 127 may have at least one of a flat surface, a convex curved surface, and a concave curved surface. For example, it is preferable that the upper surface of the insulating layer 127 has a convex curved shape with a large radius of curvature.

　絶縁層１２５は、単層構造または２層以上の積層構造とすることができる。絶縁層１２５は、１層以上の無機絶縁層を有することが好ましい。絶縁層１２５は、絶縁層１１０に用いることができる材料を用いることができる。特に、酸化アルミニウムは、エッチングにおいて、ＥＬ層との選択比が高く、絶縁層１２７の形成においてＥＬ層を保護する機能を有するため好ましい。特にＡＬＤ法により形成した酸化アルミニウム膜、酸化ハフニウム膜、または酸化シリコン膜等の無機絶縁膜を絶縁層１２５に適用することで、ピンホールが少なく、ＥＬ層を保護する機能に優れた絶縁層１２５を形成することができる。また、絶縁層１２５は、ＡＬＤ法により形成した膜と、スパッタリング法により形成した膜と、の積層構造としてもよい。絶縁層１２５は、例えば、ＡＬＤ法によって形成された酸化アルミニウム膜と、スパッタリング法によって形成された窒化シリコン膜と、の積層構造であってもよい。 The insulating layer 125 can have a single layer structure or a stacked structure of two or more layers. It is preferable that the insulating layer 125 have one or more inorganic insulating layers. The insulating layer 125 can be made of the same material as the insulating layer 110. Aluminum oxide is particularly preferable because it has a high etching selectivity with respect to the EL layer and protects the EL layer during the formation of the insulating layer 127. By using an inorganic insulating film such as an aluminum oxide film, hafnium oxide film, or silicon oxide film formed by the ALD method as the insulating layer 125, it is possible to form an insulating layer 125 with few pinholes and excellent protection of the EL layer. The insulating layer 125 may also have a stacked structure of a film formed by the ALD method and a film formed by the sputtering method. For example, the insulating layer 125 may have a stacked structure of an aluminum oxide film formed by the ALD method and a silicon nitride film formed by the sputtering method.

　絶縁層１２５は、水及び酸素の少なくとも一方に対するバリア膜としての機能を有することが好ましい。絶縁層１２５は、水及び酸素の少なくとも一方の拡散を抑制する機能を有することが好ましい。また、絶縁層１２５は、水及び酸素の少なくとも一方を捕獲、または固着する（ゲッタリング）機能を有することが好ましい。 The insulating layer 125 preferably functions as a barrier film against at least one of water and oxygen. The insulating layer 125 preferably has a function of suppressing the diffusion of at least one of water and oxygen. The insulating layer 125 also preferably has a function of capturing or fixing (gettering) at least one of water and oxygen.

　絶縁層１２５が、バリア膜としての機能を有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の少なくとも一方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。 The insulating layer 125 functions as a barrier film, making it possible to prevent the intrusion of impurities (typically at least one of water and oxygen) that can diffuse into each light-emitting element from the outside. This configuration makes it possible to provide highly reliable light-emitting elements, and even more so, highly reliable display devices.

　絶縁層１２５は、不純物濃度が低いことが好ましい。これにより、絶縁層１２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層１２５において、不純物濃度を低くすることで、水及び酸素の少なくとも一方に対するバリア性を高めることができる。例えば、絶縁層１２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。 The insulating layer 125 preferably has a low impurity concentration. This prevents impurities from entering the EL layer from the insulating layer 125 and causing deterioration of the EL layer. Furthermore, by lowering the impurity concentration in the insulating layer 125, the barrier properties against at least one of water and oxygen can be improved. For example, it is desirable that the insulating layer 125 have a sufficiently low hydrogen concentration or carbon concentration, or preferably both.

　絶縁層１２５上に設けられる絶縁層１２７は、隣接する発光素子間に形成された絶縁層１２５の高低差の大きな凹凸を平坦化する機能を有する。換言すると、絶縁層１２７を有することで共通電極１１５を形成する面の平坦性を向上させる効果を奏する。 The insulating layer 127 provided on the insulating layer 125 functions to flatten the large unevenness of the insulating layer 125 formed between adjacent light-emitting elements. In other words, the presence of the insulating layer 127 has the effect of improving the flatness of the surface on which the common electrode 115 is formed.

　絶縁層１２７として、有機材料を有する絶縁層を好適に用いることができる。有機材料として、感光性の樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いることが好ましい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。 An insulating layer containing an organic material can be suitably used as insulating layer 127. It is preferable to use a photosensitive resin as the organic material, such as a photosensitive resin composition containing acrylic resin. Note that in this specification and elsewhere, acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to acrylic polymers in a broad sense.

　絶縁層１２７として、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、イミド樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、及びこれら樹脂の前駆体等を用いてもよい。また、絶縁層１２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂等の有機材料を用いてもよい。また、感光性の樹脂としてフォトレジストを用いてもよい。感光性の樹脂として、ポジ型の材料及びネガ型の材料のどちらを用いてもよい。 The insulating layer 127 may be made of acrylic resin, polyimide resin, epoxy resin, imide resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins. The insulating layer 127 may also be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral, polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin. A photoresist may also be used as the photosensitive resin. Either a positive-type material or a negative-type material may be used as the photosensitive resin.

　絶縁層１２７には可視光を吸収する材料を用いてもよい。絶縁層１２７が発光素子からの発光を吸収することで、発光素子から絶縁層１２７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。 The insulating layer 127 may be made of a material that absorbs visible light. By having the insulating layer 127 absorb the light emitted from the light-emitting element, it is possible to prevent light from leaking from the light-emitting element to an adjacent light-emitting element via the insulating layer 127 (stray light). This improves the display quality of the display device. Furthermore, since the display quality can be improved without using a polarizing plate in the display device, it is possible to make the display device lighter and thinner.

　可視光を吸収する材料として、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えばポリイミドなど）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。 Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, light-absorbing resin materials (such as polyimide), and resin materials that can be used in color filters (color filter materials). Resin materials that are layered or mixed with two or more color filter materials are particularly preferable, as they can enhance the visible light blocking effect. Mixing color filter materials with three or more colors in particular makes it possible to create a black or nearly black resin layer.

＜表示装置５０Ｆ＞
　図３１Ｂに、表示装置５０Ｆの表示部１６２の断面の一例を示す。表示装置５０Ｆは、各色の副画素に、着色層（カラーフィルタなど）が設けられている点で、表示装置５０Ｅと主に異なる。図３１Ｂに示す構成は、図３１Ａに示す、ＦＰＣ１７２を含む領域、回路部１６４、表示部１６２の基板１５１から絶縁層２３５までの積層構造、接続部１４０、及び、端部の構成と、組み合わせることができる。 <Display device 50F>
31B shows an example of a cross section of the display unit 162 of the display device 50F. The display device 50F differs from the display device 50E mainly in that a colored layer (such as a color filter) is provided in each subpixel of each color. The configuration shown in FIG. 31B can be combined with the region including the FPC 172, the circuit unit 164, the stacked structure from the substrate 151 to the insulating layer 235 of the display unit 162, the connection unit 140, and the configuration of the end portion shown in FIG. 31A.

　図３１Ｂに示す表示装置５０Ｆは、発光素子１３０Ｒ、１３０Ｇ、１３０Ｂ、赤色の光を透過する着色層１３２Ｒ、緑色の光を透過する着色層１３２Ｇ、及び、青色の光を透過する着色層１３２Ｂ等を有する。 The display device 50F shown in Figure 31B has light-emitting elements 130R, 130G, and 130B, a colored layer 132R that transmits red light, a colored layer 132G that transmits green light, and a colored layer 132B that transmits blue light.

　発光素子１３０Ｒの発光は、着色層１３２Ｒを介して表示装置５０Ｆの外部に赤色の光として取り出される。同様に、発光素子１３０Ｇの発光は、着色層１３２Ｇを介して表示装置５０Ｆの外部に緑色の光として取り出される。発光素子１３０Ｂの発光は、着色層１３２Ｂを介して表示装置５０Ｆの外部に青色の光として取り出される。 The light emitted by light-emitting element 130R is extracted as red light to the outside of display device 50F via colored layer 132R. Similarly, the light emitted by light-emitting element 130G is extracted as green light to the outside of display device 50F via colored layer 132G. The light emitted by light-emitting element 130B is extracted as blue light to the outside of display device 50F via colored layer 132B.

　発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、それぞれ、層１３３を有する。これら３つの層１３３は、同じ材料を用いて、同じ工程で形成される。また、これら３つの層１３３は、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、コントラストの極めて高い表示装置を実現できる。 Each of the light-emitting elements 130R, 130G, and 130B has a layer 133. These three layers 133 are formed using the same material and in the same process. Furthermore, these three layers 133 are spaced apart from one another. By providing an island-shaped EL layer for each light-emitting element, it is possible to suppress leakage current between adjacent light-emitting elements. This makes it possible to prevent unintended light emission due to crosstalk, and to realize a display device with extremely high contrast.

　例えば、図３１Ｂに示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、白色の光を発する。発光素子１３０Ｒ、１３０Ｇ、１３０Ｂが発する白色の光が、着色層１３２Ｒ、１３２Ｇ、１３２Ｂを透過することで、所望の色の光を得ることができる。 For example, the light-emitting elements 130R, 130G, and 130B shown in Figure 31B emit white light. The white light emitted by the light-emitting elements 130R, 130G, and 130B passes through the colored layers 132R, 132G, and 132B, thereby obtaining light of the desired color.

　または、例えば、図３１Ｂに示す発光素子１３０Ｒ、１３０Ｇ、１３０Ｂは、青色の光を発する。このとき、層１３３は、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素１１Ｂにおいては、発光素子１３０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素１１Ｒ及び緑色の光を呈する副画素１１Ｇにおいては、発光素子１３０Ｒまたは発光素子１３０Ｇと、基板１５２との間に、色変換層を設けることで、発光素子１３０Ｒまたは発光素子１３０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。さらに、発光素子１３０Ｒ上には、色変換層と基板１５２との間に着色層１３２Ｒを設け、発光素子１３０Ｇ上には、色変換層と基板１５２との間に着色層１３２Ｇを設けることが好ましい。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。 Alternatively, for example, the light-emitting elements 130R, 130G, and 130B shown in FIG. 31B emit blue light. In this case, layer 133 has one or more light-emitting layers that emit blue light. In sub-pixel 11B that emits blue light, the blue light emitted by light-emitting element 130B can be extracted. Furthermore, in sub-pixel 11R that emits red light and sub-pixel 11G that emits green light, by providing a color conversion layer between light-emitting element 130R or light-emitting element 130G and substrate 152, the blue light emitted by light-emitting element 130R or light-emitting element 130G can be converted into light with a longer wavelength, allowing red or green light to be extracted. Furthermore, it is preferable to provide a coloring layer 132R between the color conversion layer and substrate 152 on light-emitting element 130R, and a coloring layer 132G between the color conversion layer and substrate 152 on light-emitting element 130G. By extracting light that has passed through the color conversion layer via the colored layer, light other than the desired color is absorbed by the colored layer, thereby increasing the color purity of the light emitted by the sub-pixel.

＜表示装置５０Ｇ＞
　図３２に示す表示装置５０Ｇは、ボトムエミッション型の表示装置である点で、表示装置５０Ｆと主に相違する。 <Display device 50G>
A display device 50G shown in FIG. 32 differs from the display device 50F mainly in that it is a bottom-emission type display device.

　発光素子が発する光は、基板１５１側に射出される。基板１５１には、可視光に対する透過性が高い材料を用いることが好ましい。一方、基板１５２に用いる材料の透光性は問わない。 Light emitted by the light-emitting element is emitted toward the substrate 151. It is preferable to use a material that is highly transparent to visible light for the substrate 151. On the other hand, the translucency of the material used for the substrate 152 does not matter.

　基板１５１とトランジスタとの間には、遮光層１１７を形成することが好ましい。図３２では、基板１５１上に遮光層１１７が設けられ、遮光層１１７上に絶縁層１５３が設けられ、絶縁層１５３上にトランジスタ２０５Ｄ、トランジスタ２０５Ｒ（図示しない）、トランジスタ２０５Ｇ、及びトランジスタ２０５Ｂなどが設けられている例を示す。また、絶縁層２１８上に、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂが設けられ、着色層１３２Ｒ、着色層１３２Ｇ、及び着色層１３２Ｂ上に絶縁層２３５が設けられている。 It is preferable to form a light-shielding layer 117 between the substrate 151 and the transistor. Figure 32 shows an example in which the light-shielding layer 117 is provided on the substrate 151, the insulating layer 153 is provided on the light-shielding layer 117, and transistors 205D, 205R (not shown), 205G, and 205B are provided on the insulating layer 153. In addition, colored layers 132R, 132G, and 132B are provided on the insulating layer 218, and an insulating layer 235 is provided on the colored layers 132R, 132G, and 132B.

　着色層１３２Ｒと重なる発光素子１３０Ｒは、導電層１２４Ｒと、導電層１２６Ｒと、層１３３と、共通層１１４と、共通電極１１５と、を有する。 The light-emitting element 130R, which overlaps the colored layer 132R, has a conductive layer 124R, a conductive layer 126R, a layer 133, a common layer 114, and a common electrode 115.

　着色層１３２Ｇと重なる発光素子１３０Ｇは、導電層１２４Ｇと、導電層１２６Ｇと、層１３３と、共通層１１４と、共通電極１１５と、を有する。 The light-emitting element 130G, which overlaps the colored layer 132G, has a conductive layer 124G, a conductive layer 126G, a layer 133, a common layer 114, and a common electrode 115.

　着色層１３２Ｂと重なる発光素子１３０Ｂは、導電層１２４Ｂと、導電層１２６Ｂと、層１３３と、共通層１１４と、共通電極１１５と、を有する。 The light-emitting element 130B, which overlaps the colored layer 132B, has a conductive layer 124B, a conductive layer 126B, a layer 133, a common layer 114, and a common electrode 115.

　導電層１２４Ｒ、１２４Ｇ、１２４Ｂ、１２６Ｒ、１２６Ｇ、１２６Ｂには、それぞれ、可視光に対する透過性が高い材料を用いる。共通電極１１５には可視光を反射する材料を用いることが好ましい。ボトムエミッション型の表示装置では、共通電極１１５に電気抵抗率の低い金属等を用いることができるため、共通電極１１５の電気抵抗に起因する電圧降下が生じることを抑制でき、高い表示品位を実現できる。 Conductive layers 124R, 124G, 124B, 126R, 126G, and 126B are each made of a material that is highly transparent to visible light. It is preferable to use a material that reflects visible light for the common electrode 115. In bottom-emission display devices, metals with low electrical resistivity can be used for the common electrode 115, which can suppress voltage drops caused by the electrical resistance of the common electrode 115 and achieve high display quality.

　本発明の一態様のトランジスタは微細化が可能であり、占有面積を小さくできるため、ボトムエミッション構造の表示装置において、画素の開口率を高めること、または、画素のサイズを小さくすることができる。 The transistor of one embodiment of the present invention can be miniaturized and its occupation area can be reduced, so that the pixel aperture ratio can be increased or the pixel size can be reduced in a bottom-emission display device.

＜表示装置５０Ｈ＞
　図３３に示す表示装置５０Ｈは、ＶＡモードの液晶表示装置である。 <Display device 50H>
A display device 50H shown in FIG. 33 is a VA mode liquid crystal display device.

　基板１５１と基板１５２とは、接着層１４４によって貼り合わされている。また、基板１５１、基板１５２、及び接着層１４４に囲まれた領域に、液晶２６２が封止されている。基板１５２の外側の面には偏光板２６０ａが位置し、基板１５１の外側の面には、偏光板２６０ｂが位置している。また、図示しないが、偏光板２６０ａよりも外側、または偏光板２６０ｂよりも外側に、バックライトを設けることができる。 Substrate 151 and substrate 152 are bonded together by adhesive layer 144. Liquid crystal 262 is sealed in the area surrounded by substrate 151, substrate 152, and adhesive layer 144. Polarizer 260a is located on the outer surface of substrate 152, and polarizer 260b is located on the outer surface of substrate 151. Although not shown, a backlight can be provided outside polarizer 260a or polarizer 260b.

　基板１５１には、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇ、接続部１９７、スペーサ２２４などが設けられている。トランジスタ２０５Ｄは、回路部１６４に設けられるトランジスタであり、トランジスタ２０５Ｒ、２０５Ｇは、表示部１６２に設けられるトランジスタである。トランジスタ２０５Ｒ、２０５Ｇが有する導電層１１２ｂは、液晶素子６０の画素電極として機能する。 Transistors 205D, 205R, and 205G, a connection portion 197, a spacer 224, and the like are provided on the substrate 151. Transistor 205D is provided in the circuit portion 164, and transistors 205R and 205G are provided in the display portion 162. The conductive layers 112b of transistors 205R and 205G function as pixel electrodes of the liquid crystal element 60.

　基板１５２には、着色層１３２Ｒ、１３２Ｇ、遮光層１１７、絶縁層２２５、導電層２６３などが設けられている。導電層２６３は、液晶素子６０の共通電極として機能する。 The substrate 152 is provided with colored layers 132R and 132G, a light-shielding layer 117, an insulating layer 225, a conductive layer 263, and the like. The conductive layer 263 functions as a common electrode for the liquid crystal element 60.

　トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇは、それぞれ、導電層１１２ａ、半導体層１０８、絶縁層１０６、導電層１０４、及び導電層１１２ｂを有する。導電層１１２ａは、ソース電極及びドレイン電極の一方として機能し、導電層１１２ｂは、ソース電極及びドレイン電極の他方として機能する。導電層１０４は、ゲート電極として機能する。絶縁層１０６は、その一部がゲート絶縁層として機能する。 Transistors 205D, 205R, and 205G each have a conductive layer 112a, a semiconductor layer 108, an insulating layer 106, a conductive layer 104, and a conductive layer 112b. The conductive layer 112a functions as one of a source electrode and a drain electrode, and the conductive layer 112b functions as the other of the source electrode and the drain electrode. The conductive layer 104 functions as a gate electrode. A part of the insulating layer 106 functions as a gate insulating layer.

　前述の通り、本実施の形態では、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇには、ＯＳトランジスタを用いる例を示す。トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇには、本発明の一態様のトランジスタを用いることができる。つまり、表示装置５０Ｈは、表示部１６２及び回路部１６４の双方に、本発明の一態様のトランジスタを有する。表示部１６２に本発明の一態様のトランジスタを用いることで、画素サイズを縮小でき、高精細化を図ることができる。また、回路部１６４に本発明の一態様のトランジスタを用いることで、回路部１６４の占有面積を小さくでき、狭額縁化を図ることができる。本発明の一態様のトランジスタについては、先の実施の形態の記載を参照できる。 As described above, this embodiment shows an example in which OS transistors are used as the transistors 205D, 205R, and 205G. The transistors of one embodiment of the present invention can be used as the transistors 205D, 205R, and 205G. That is, the display device 50H includes transistors of one embodiment of the present invention in both the display portion 162 and the circuit portion 164. By using the transistor of one embodiment of the present invention in the display portion 162, the pixel size can be reduced, leading to higher resolution. Furthermore, by using the transistor of one embodiment of the present invention in the circuit portion 164, the area occupied by the circuit portion 164 can be reduced, leading to a narrower frame. For the transistor of one embodiment of the present invention, refer to the description of the previous embodiment.

　トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇは、絶縁層２１８に覆われている。絶縁層２１８は、トランジスタ２０５Ｄ、２０５Ｒ、２０５Ｇの保護層として機能する。 Transistors 205D, 205R, and 205G are covered with insulating layer 218. Insulating layer 218 functions as a protective layer for transistors 205D, 205R, and 205G.

　表示部１６２が有する副画素は、トランジスタと、液晶素子６０と、着色層と、を有する。例えば、赤色の光を呈する副画素は、トランジスタ２０５Ｒと、液晶素子６０と、赤色の光を透過する着色層１３２Ｒと、を有する。また、緑色の光を呈する副画素は、トランジスタ２０５Ｇと、液晶素子６０と、緑色の光を透過する着色層１３２Ｇと、を有する。図示しないが、青色の光を呈する副画素は、同様に、トランジスタと、液晶素子６０と、青色の光を透過する着色層と、を有する。 The subpixels in the display unit 162 each have a transistor, a liquid crystal element 60, and a colored layer. For example, a subpixel that emits red light has a transistor 205R, a liquid crystal element 60, and a colored layer 132R that transmits red light. A subpixel that emits green light has a transistor 205G, a liquid crystal element 60, and a colored layer 132G that transmits green light. Although not shown, a subpixel that emits blue light similarly has a transistor, a liquid crystal element 60, and a colored layer that transmits blue light.

　液晶素子６０は、導電層１１２ｂと、導電層２６３と、これらの間に挟持される液晶２６２とを有する。 The liquid crystal element 60 has a conductive layer 112b, a conductive layer 263, and a liquid crystal 262 sandwiched between them.

　基板１５１上には、導電層１１２ａと同一面上に位置する導電層２６４が設けられている。導電層２６４は、絶縁層１１０（絶縁層１１０ｂ、絶縁層１１０ｃ、絶縁層１１０ｄ及び絶縁層１１０ｅ）を介して導電層１１２ｂと重なる領域を有する。導電層１１２ｂと導電層２６４と、これらの間の絶縁層１１０により、保持容量が形成されている。なお、導電層１１２ｂと導電層２６４との間には絶縁層が一以上あることが好ましく、絶縁層１１０のうちいずれか一または二がエッチングにより除去されていてもよい。 Conductive layer 264 is provided on substrate 151 and is located on the same plane as conductive layer 112a. Conductive layer 264 has an area that overlaps conductive layer 112b via insulating layer 110 (insulating layer 110b, insulating layer 110c, insulating layer 110d, and insulating layer 110e). A storage capacitor is formed by conductive layer 112b, conductive layer 264, and the insulating layer 110 between them. It is preferable to have one or more insulating layers between conductive layer 112b and conductive layer 264, and one or two of the insulating layers 110 may be removed by etching.

　基板１５２側において、着色層１３２Ｒ、１３２Ｇ、遮光層１１７を覆って絶縁層２２５が設けられている。絶縁層２２５は、平坦化層としての機能を有していてもよい。絶縁層２２５により、導電層２６３の表面を概略平坦にできるため、液晶２６２の配向状態を均一にできる。 On the substrate 152 side, an insulating layer 225 is provided covering the colored layers 132R, 132G and the light-shielding layer 117. The insulating layer 225 may also function as a planarizing layer. The insulating layer 225 makes the surface of the conductive layer 263 roughly flat, thereby ensuring a uniform alignment state of the liquid crystal 262.

　なお、導電層２６３、及び、絶縁層２１８等において、液晶２６２と接する面には、液晶２６２の配向を制御するための配向膜（図示せず）を設けることができる。 Note that an alignment film (not shown) for controlling the alignment of the liquid crystal 262 can be provided on the surfaces of the conductive layer 263, the insulating layer 218, etc. that come into contact with the liquid crystal 262.

　導電層１１２ｂ及び導電層２６３は可視光を透過する。つまり、透過型の液晶装置とすることができる。例えばバックライトを基板１５２側に配置した場合、偏光板２６０ａにより偏光されたバックライトからの光は、基板１５２、導電層２６３、液晶２６２、導電層１１２ｂ、及び、基板１５１を透過し偏光板２６０ｂに達する。このとき、導電層１１２ｂ及び導電層２６３の間に与える電圧によって液晶２６２の配向を制御し、光の光学変調を制御することができる。すなわち、偏光板２６０ｂを介して射出される光の強度を制御することができる。また入射される光は着色層によって特定の波長領域以外の光が吸収されることにより、取り出される光は例えば赤色を呈する光となる。 Conductive layer 112b and conductive layer 263 transmit visible light. In other words, a transmissive liquid crystal device can be used. For example, if a backlight is placed on the substrate 152 side, light from the backlight polarized by polarizer 260a passes through substrate 152, conductive layer 263, liquid crystal 262, conductive layer 112b, and substrate 151 before reaching polarizer 260b. At this time, the orientation of liquid crystal 262 can be controlled by applying a voltage between conductive layer 112b and conductive layer 263, thereby controlling the optical modulation of light. In other words, the intensity of light emitted via polarizer 260b can be controlled. Furthermore, light outside a specific wavelength range of the incident light is absorbed by the colored layer, so the extracted light exhibits a red color, for example.

　ここで、偏光板２６０ｂとして直線偏光板を用いてもよいが、円偏光板を用いることもできる。円偏光板として、例えば直線偏光板と１／４波長位相差板を積層したものを用いることができる。偏光板２６０ｂに円偏光板を用いることで、外光反射を抑制することができる。 Here, a linear polarizer may be used as polarizer 260b, but a circular polarizer can also be used. For example, a circular polarizer can be made by laminating a linear polarizer and a quarter-wave retardation plate. By using a circular polarizer for polarizer 260b, it is possible to suppress external light reflection.

　なお、偏光板２６０ｂとして円偏光板を用いた場合、偏光板２６０ａにも円偏光板を用いてもよいし、通常の直線偏光板を用いることもできる。偏光板２６０ａ、偏光板２６０ｂに適用する偏光板の種類に応じて、液晶素子６０に用いる液晶素子のセルギャップ、配向、駆動電圧等を調整することで、所望のコントラストを実現することができる。 If a circular polarizer is used as polarizer 260b, a circular polarizer may also be used for polarizer 260a, or a normal linear polarizer may be used. The desired contrast can be achieved by adjusting the cell gap, orientation, drive voltage, etc. of the liquid crystal element used in liquid crystal element 60 depending on the type of polarizer used for polarizers 260a and 260b.

　導電層２６３は、接続部１４０において、基板１５１側に設けられた導電層１６６ｂと接続体２２３により接続されている。これにより、基板１５１側に配置されるＦＰＣまたはＩＣから導電層２６３に電位または信号を供給することができる。図３３に示す構成では、導電層１６６ｂが、導電層１１２ｂと同じ材料を用いて、同じ工程で形成される例を示す。 The conductive layer 263 is connected to the conductive layer 166b provided on the substrate 151 side at the connection portion 140 by the connector 223. This allows a potential or signal to be supplied to the conductive layer 263 from the FPC or IC arranged on the substrate 151 side. The configuration shown in Figure 33 shows an example in which the conductive layer 166b is formed using the same material and in the same process as the conductive layer 112b.

　接続体２２３として、例えば導電性の粒子を用いることができる。導電性の粒子として、樹脂またはシリカなどの粒子の表面を金属材料で被覆したものを用いることができる。金属材料としてニッケルまたは金を用いると接触抵抗を低減できるため好ましい。またニッケルをさらに金で被覆するなど、２種類以上の金属材料を層状に被覆させた粒子を用いることが好ましい。また接続体２２３として弾性変形、または塑性変形する材料を用いることが好ましい。このとき導電性の粒子は図３３に示すように上下方向に潰れた形状となる場合がある。こうすることで接続体２２３と、これと接続する導電層との接触面積が増大し、接触抵抗が低減できるほか、接続不良などの不具合の発生を抑制できる。接続体２２３は接着層１４４に覆われるように配置することが好ましい。例えば、硬化前の接着層１４４に接続体２２３を分散させることが好ましい。 For example, conductive particles can be used as the connectors 223. The conductive particles can be resin or silica particles coated with a metal material. Nickel or gold is preferable as the metal material, as this reduces contact resistance. It is also preferable to use particles coated with two or more layers of metal materials, such as nickel coated with gold. It is also preferable to use a material that undergoes elastic or plastic deformation as the connectors 223. In this case, the conductive particles may be crushed vertically, as shown in Figure 33. This increases the contact area between the connectors 223 and the conductive layer to which they are connected, reducing contact resistance and preventing problems such as poor connections. The connectors 223 are preferably arranged so that they are covered by the adhesive layer 144. For example, it is preferable to disperse the connectors 223 in the adhesive layer 144 before it hardens.

　基板１５１の端部に近い領域には、接続部１９７が設けられている。接続部１９７では、導電層１６６ａが接続層２４２を介してＦＰＣ１７２と接続されている。図３３に示す構成では、導電層１６６ａが、導電層１１２ｂと同じ材料を用いて、同じ工程で形成される例を示す。 A connection portion 197 is provided in an area near the edge of the substrate 151. At the connection portion 197, the conductive layer 166a is connected to the FPC 172 via the connection layer 242. The configuration shown in Figure 33 shows an example in which the conductive layer 166a is formed using the same material and in the same process as the conductive layer 112b.

＜表示装置５０Ｉ＞
　図３４に示す表示装置５０Ｉは、ＦＦＳモードの液晶表示装置である。表示装置５０Ｉは、主に、液晶素子６０の構成が表示装置５０Ｈとは異なる。 <Display device 50I>
34 is a liquid crystal display device in the FFS mode. The display device 50I differs from the display device 50H mainly in the configuration of the liquid crystal element 60.

　絶縁層１１０上に、液晶素子６０の共通電極として機能する導電層２６３が設けられ、導電層２６３上に、絶縁層２６１が設けられている。また、絶縁層２６１上に、トランジスタのソース電極及びドレイン電極の他方としての機能と、液晶素子６０の画素電極としての機能と、を有する導電層１１２ｂが設けられている。導電層１１２ｂ上には、絶縁層２１８が設けられている。絶縁層２６１は、第１の元素を含む領域２６１Ｄを有する。領域２６１Ｄは、実施の形態１に示す領域３１Ｄに相当する。 A conductive layer 263 that functions as a common electrode of the liquid crystal element 60 is provided over the insulating layer 110, and an insulating layer 261 is provided over the conductive layer 263. Furthermore, a conductive layer 112b that functions as the other of the source and drain electrodes of the transistor and as a pixel electrode of the liquid crystal element 60 is provided over the insulating layer 261. An insulating layer 218 is provided over the conductive layer 112b. The insulating layer 261 has a region 261D containing a first element. Region 261D corresponds to region 31D described in Embodiment 1.

　導電層１１２ｂは、平面視において櫛歯状の形状、またはスリットが設けられた形状を有する。また、導電層２６３は導電層１１２ｂと重ねて配置されている。また着色層と重なる領域において、導電層２６３上に導電層１１２ｂが配置されていない領域を有する。 The conductive layer 112b has a comb-like shape or a shape with slits in a plan view. The conductive layer 263 is arranged to overlap the conductive layer 112b. In addition, in the area overlapping the colored layer, there is a region on the conductive layer 263 where the conductive layer 112b is not arranged.

　導電層１１２ｂと導電層２６３とが絶縁層２６１を介して積層されることで、容量が形成される。そのため容量素子を別途形成する必要がなく、画素の開口率を高めることができる。 Capacitance is formed by stacking conductive layer 112b and conductive layer 263 with insulating layer 261 between them. This eliminates the need to form a separate capacitive element, and increases the aperture ratio of the pixel.

　なお、液晶素子６０において、導電層１１２ｂと導電層２６３との双方を、櫛歯状の上面形状としてもよい。一方で、表示装置５０Ｉに示すように、液晶素子６０において、導電層１１２ｂと導電層２６３のうち、一方のみを櫛歯状の上面形状とすることで、導電層１１２ｂと導電層２６３とが部分的に重なる構成となる。これにより、導電層１１２ｂと導電層２６３との間の容量を保持容量として用いることができ、容量素子を別途設ける必要がなく、表示装置の開口率を高めることができる。 In the liquid crystal element 60, both the conductive layer 112b and the conductive layer 263 may have a comb-like top surface. On the other hand, as shown in the display device 50I, in the liquid crystal element 60, by having only one of the conductive layer 112b and the conductive layer 263 have a comb-like top surface, the conductive layer 112b and the conductive layer 263 partially overlap. This allows the capacitance between the conductive layer 112b and the conductive layer 263 to be used as a storage capacitance, eliminating the need for a separate capacitor element and increasing the aperture ratio of the display device.

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。 This embodiment can be combined with other embodiments as appropriate.

（実施の形態４）
　本実施の形態では、本発明の一態様の電子機器について、図３５乃至図３７を用いて説明する。 (Fourth embodiment)
In this embodiment, electronic devices of one embodiment of the present invention will be described with reference to FIGS.

　本実施の形態の電子機器は、表示部に本発明の一態様の表示装置を有する。本発明の一態様の表示装置は、高精細化及び高解像度化が容易である。したがって、様々な電子機器の表示部に用いることができる。 The electronic devices of this embodiment include a display device according to one embodiment of the present invention in their display portions. The display device according to one embodiment of the present invention can easily achieve high definition and high resolution. Therefore, the display device can be used in the display portions of a variety of electronic devices.

　本発明の一態様の半導体装置は、電子機器の表示部以外に適用することもできる。例えば、電子機器の制御部等に、本発明の一態様の半導体装置を用いることで、低消費電力化が可能となり好ましい。 The semiconductor device of one embodiment of the present invention can also be applied to portions other than the display portion of electronic devices. For example, using the semiconductor device of one embodiment of the present invention in a control portion of an electronic device is preferable because it enables low power consumption.

　電子機器として、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。 Electronic devices include, for example, electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.

　特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器として、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。 In particular, since the display device of one embodiment of the present invention can achieve high resolution, it can be suitably used in electronic devices with relatively small display areas. Examples of such electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.

　本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上が好ましく、３００ｐｐｉ以上が好ましく、５００ｐｐｉ以上がより好ましく、１０００ｐｐｉ以上がより好ましく、２０００ｐｐｉ以上がより好ましく、３０００ｐｐｉ以上がより好ましく、５０００ｐｐｉ以上がより好ましく、７０００ｐｐｉ以上がさらに好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、１６：１０など様々な画面比率に対応することができる。 A display device of one embodiment of the present invention preferably has an extremely high resolution such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels). A resolution of 4K, 8K, or higher is particularly preferred. Furthermore, the pixel density (resolution) of a display device of one embodiment of the present invention is preferably 100 ppi or higher, preferably 300 ppi or higher, more preferably 500 ppi or higher, more preferably 1000 ppi or higher, more preferably 2000 ppi or higher, more preferably 3000 ppi or higher, more preferably 5000 ppi or higher, and even more preferably 7000 ppi or higher. By using a display device having either or both of high resolution and high definition, it is possible to further enhance the sense of realism and depth. Furthermore, there is no particular limitation on the screen ratio (aspect ratio) of the display device of one embodiment of the present invention. For example, the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, and 16:10.

　本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有する構成とすることができる。 The electronic device of this embodiment can be configured to include sensors (including the ability to sense, detect, or measure force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).

　本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。 The electronic device of this embodiment can have a variety of functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to execute various software (programs), a wireless communication function, a function to read programs or data recorded on a recording medium, etc.

　図３５Ａ乃至図３５Ｄを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。 An example of a wearable device that can be worn on the head will be described using Figures 35A to 35D. These wearable devices have at least one of the following functions: displaying AR content, displaying VR content, displaying SR content, and displaying MR content. By having an electronic device with the function to display at least one of AR, VR, SR, and MR content, it is possible to enhance the user's sense of immersion.

　図３５Ａに示す電子機器７００Ａ、及び、図３５Ｂに示す電子機器７００Ｂは、それぞれ、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。 Electronic device 700A shown in FIG. 35A and electronic device 700B shown in FIG. 35B each have a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of attachment units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.

　表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。 A display device according to one embodiment of the present invention can be applied to the display panel 751. Therefore, the electronic device can display images with extremely high resolution.

　電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ＡＲ表示が可能な電子機器である。 Electronic device 700A and electronic device 700B can each project an image displayed on display panel 751 onto display area 756 of optical element 753. Because optical element 753 is translucent, the user can see the image displayed in the display area superimposed on a transmitted image visible through optical element 753. Therefore, electronic device 700A and electronic device 700B are each electronic devices capable of AR display.

　電子機器７００Ａ、及び、電子機器７００Ｂには、撮像部として、前方を撮像するカメラを設けることができる。また、電子機器７００Ａ、及び、電子機器７００Ｂは、それぞれ、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。 Electronic device 700A and electronic device 700B can be provided with a camera that captures images in front of them as an imaging unit. Furthermore, electronic device 700A and electronic device 700B can each be equipped with an acceleration sensor such as a gyro sensor, thereby detecting the orientation of the user's head and displaying an image corresponding to that orientation in display area 756.

　通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。 The communication unit has a wireless communication device, which can supply video signals, etc. Note that instead of or in addition to the wireless communication device, a connector may be provided to which a cable through which a video signal and power supply potential can be connected.

　電子機器７００Ａ、及び、電子機器７００Ｂには、バッテリ（図示しない）が設けられており、無線及び有線の一方または双方によって充電することができる。 Electronic devices 700A and 700B are equipped with batteries (not shown) that can be charged wirelessly, wired, or both.

　筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行でき、スライド操作により、早送りまたは早戻しの処理を実行できる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。 The housing 721 may be provided with a touch sensor module. The touch sensor module has a function of detecting when the outer surface of the housing 721 is touched. The touch sensor module can detect tapping or sliding operations by the user and perform various processes. For example, a tapping operation can perform processes such as pausing or resuming a video, and a sliding operation can perform processes such as fast-forwarding or fast-rewinding. Furthermore, providing a touch sensor module on each of the two housings 721 can expand the range of operations available.

　タッチセンサモジュールとして、様々なタッチセンサを適用することができる。例えば、静電容量方式、抵抗膜方式、赤外線方式、電磁誘導方式、表面弾性波方式、光学方式等、種々の方式を採用することができる。特に、静電容量方式または光学方式のセンサを、タッチセンサモジュールに適用することが好ましい。 A variety of touch sensors can be used as the touch sensor module. For example, various types can be used, such as capacitance, resistive film, infrared, electromagnetic induction, surface acoustic wave, and optical types. In particular, it is preferable to use capacitance or optical sensors in the touch sensor module.

　光学方式のタッチセンサを用いる場合には、受光素子として、光電変換素子を用いることができる。光電変換素子の活性層には、無機半導体及び有機半導体の一方または双方を用いることができる。 When using an optical touch sensor, a photoelectric conversion element can be used as the light-receiving element. The active layer of the photoelectric conversion element can be made of either or both an inorganic semiconductor and an organic semiconductor.

　図３５Ｃに示す電子機器８００Ａ、及び、図３５Ｄに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。なお、図３５Ｄでは表示部８２０、通信部８２２及び撮像部８２５を省略している。 Electronic device 800A shown in FIG. 35C and electronic device 800B shown in FIG. 35D each have a pair of display units 820, a housing 821, a communication unit 822, a pair of attachment units 823, a control unit 824, a pair of image capture units 825, and a pair of lenses 832. Note that the display unit 820, communication unit 822, and image capture unit 825 are omitted from FIG. 35D.

　表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。 A display device according to one embodiment of the present invention can be applied to the display portion 820. Therefore, an electronic device capable of displaying images with extremely high resolution can be provided. This allows the user to feel a high sense of immersion.

　表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。 The display unit 820 is provided inside the housing 821 in a position that can be seen through the lens 832. Also, by displaying different images on the pair of display units 820, it is possible to perform a three-dimensional display using parallax.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。 Electronic device 800A and electronic device 800B can each be considered electronic devices for VR. A user wearing electronic device 800A or electronic device 800B can view the image displayed on display unit 820 through lens 832.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。 Electronic device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. They also preferably have a mechanism that can adjust the focus by changing the distance between lens 832 and display unit 820.

　装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図３５Ｃなどにおいては、メガネのつる（テンプルともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できる形状を有し、例えば、ヘルメット型またはバンド型の形状とすることができる。 The attachment unit 823 allows the user to wear the electronic device 800A or electronic device 800B on the head. Note that in Figure 35C and other figures, the attachment unit 823 is shaped like the temples of glasses, but is not limited to this. The attachment unit 823 has a shape that can be worn by the user, and can be shaped like a helmet or band, for example.

　撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。 The imaging unit 825 has the function of acquiring external information. Data acquired by the imaging unit 825 can be output to the display unit 820. An image sensor can be used for the imaging unit 825. Multiple cameras may also be provided to accommodate multiple angles of view, such as telephoto and wide-angle.

　なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部とも呼ぶ）を設けることもできる。すなわち、撮像部８２５は、検知部の一態様である。検知部として、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度のジェスチャー操作を可能とすることができる。 Note that while an example having an imaging unit 825 has been shown here, a distance measuring sensor (hereinafter also referred to as a detection unit) that can measure the distance to an object can also be provided. In other words, the imaging unit 825 is one aspect of the detection unit. For example, an image sensor or a distance image sensor such as a LIDAR (Light Detection and Ranging) can be used as the detection unit. By using images obtained by the camera and images obtained by the distance image sensor, more information can be obtained, enabling more precise gesture operations.

　電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有してもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。 Electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone. For example, a configuration having such a vibration mechanism can be applied to one or more of display unit 820, housing 821, and wearing unit 823. This allows users to enjoy video and audio simply by wearing electronic device 800A, without the need for separate audio equipment such as headphones, earphones, or speakers.

　電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有してもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。 Electronic device 800A and electronic device 800B may each have an input terminal. The input terminal can be connected to a cable that supplies video signals from a video output device or the like, and power for charging a battery provided within the electronic device.

　本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有してもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図３５Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。また、例えば、図３５Ｃに示す電子機器８００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。 The electronic device of one embodiment of the present invention may have a function of wireless communication with an earphone 750. The earphone 750 has a communication unit (not shown) and has a wireless communication function. The earphone 750 can receive information (e.g., audio data) from the electronic device using the wireless communication function. For example, the electronic device 700A shown in FIG. 35A has a function of transmitting information to the earphone 750 using the wireless communication function. Furthermore, for example, the electronic device 800A shown in FIG. 35C has a function of transmitting information to the earphone 750 using the wireless communication function.

　電子機器がイヤフォン部を有してもよい。図３５Ｂに示す電子機器７００Ｂは、イヤフォン部７２７を有する。例えば、イヤフォン部７２７と制御部とは、互いに有線接続されている構成とすることができる。イヤフォン部７２７と制御部とをつなぐ配線の一部は、筐体７２１または装着部７２３の内部に配置されていてもよい。 The electronic device may have an earphone unit. The electronic device 700B shown in FIG. 35B has an earphone unit 727. For example, the earphone unit 727 and the control unit may be configured to be connected to each other by wire. Part of the wiring connecting the earphone unit 727 and the control unit may be located inside the housing 721 or the attachment unit 723.

　同様に、図３５Ｄに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有してもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。 Similarly, the electronic device 800B shown in FIG. 35D has an earphone unit 827. For example, the earphone unit 827 and the control unit 824 can be configured to be connected to each other by wire. Part of the wiring connecting the earphone unit 827 and the control unit 824 may be located inside the housing 821 or the attachment unit 823. The earphone unit 827 and the attachment unit 823 may also have magnets. This allows the earphone unit 827 to be fixed to the attachment unit 823 by magnetic force, making storage easier and preferable.

　なお、電子機器は、イヤフォンまたはヘッドフォンなどを接続することができる音声出力端子を有してもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有してもよい。音声入力機構として、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。 The electronic device may have an audio output terminal to which earphones or headphones can be connected. The electronic device may also have either or both an audio input terminal and an audio input mechanism. For example, a sound collection device such as a microphone can be used as the audio input mechanism. Having an audio input mechanism in the electronic device may give it the functionality of a so-called headset.

　このように、本発明の一態様の電子機器は、メガネ型（電子機器７００Ａ、及び、電子機器７００Ｂなど）と、ゴーグル型（電子機器８００Ａ、及び、電子機器８００Ｂなど）と、のどちらも好適である。 As such, electronic devices according to one embodiment of the present invention are suitable for both eyeglass-type devices (such as electronic devices 700A and 700B) and goggle-type devices (such as electronic devices 800A and 800B).

　本発明の一態様の電子機器は、有線または無線によって、イヤフォンに情報を送信することができる。 An electronic device according to one embodiment of the present invention can transmit information to earphones via wired or wireless communication.

　図３６Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。 The electronic device 6500 shown in Figure 36A is a portable information terminal that can be used as a smartphone.

　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８を有する。表示部６５０２はタッチパネル機能を備える。 The electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, and a light source 6508. The display portion 6502 has a touch panel function.

　表示部６５０２に、本発明の一態様の表示装置を適用することができる。 The display device of one embodiment of the present invention can be applied to the display portion 6502.

　図３６Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。 Figure 36B is a schematic cross-sectional view of the housing 6501, including the end portion on the microphone 6506 side.

　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリ６５１８等が配置されている。 A translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.

　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。 The display panel 6511, optical member 6512, and touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).

　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。 In the area outside the display unit 6502, a portion of the display panel 6511 is folded back, and an FPC 6515 is connected to this folded back portion. An IC 6516 is mounted on the FPC 6515. The FPC 6515 is connected to a terminal provided on a printed circuit board 6517.

　表示パネル６５１１には本発明の一態様の表示装置を適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。 A display device according to one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Furthermore, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted thereon while keeping the thickness of the electronic device small. Furthermore, by folding back a part of the display panel 6511 and arranging a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.

　図３７Ｃ及び図３７Ｆに示す電子機器は、表示部７０００を有する、表示部７０００に、本発明の一態様の表示装置を適用することができる。 The electronic devices shown in Figures 37C and 37F have a display portion 7000, to which the display device of one embodiment of the present invention can be applied.

　図３６Ｃにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。 Figure 36C shows an example of a television device. The television device 7100 has a display unit 7000 built into a housing 7101. In this example, the housing 7101 is supported by a stand 7103.

　図３６Ｃに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、当該リモコン操作機７１１１から出力する情報を表示する表示部を有してもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。 The television set 7100 shown in FIG. 36C can be operated using operation switches provided on the housing 7101 and a separate remote control 7111. Alternatively, the display portion 7000 may be provided with a touch sensor, and the television set 7100 may be operated by touching the display portion 7000 with a finger or the like. The remote control 7111 may have a display portion that displays information output from the remote control 7111. The channel and volume can be controlled using the operation keys or touch panel provided on the remote control 7111, and the image displayed on the display portion 7000 can be controlled.

　なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間など）の情報通信を行うことも可能である。 The television device 7100 is configured to include a receiver and a modem. The receiver can receive general television broadcasts. In addition, by connecting to a wired or wireless communication network via the modem, it is possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.

　図３６Ｄに、ノート型コンピュータの一例を示す。ノート型コンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７０００が組み込まれている。 Figure 36D shows an example of a notebook computer. The notebook computer 7200 has a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, etc. The display unit 7000 is built into the housing 7211.

　図３６Ｅ及び図３６Ｆに、デジタルサイネージの一例を示す。 Figures 36E and 36F show an example of digital signage.

　図３６Ｅに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。 The digital signage 7300 shown in Figure 36E includes a housing 7301, a display unit 7000, and a speaker 7303. It may also include LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, etc.

　図３６Ｆは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。 Figure 36F shows digital signage 7400 attached to a cylindrical pillar 7401. Digital signage 7400 has a display unit 7000 that is provided along the curved surface of pillar 7401.

　表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。 The larger the display unit 7000, the more information can be provided at one time. Also, the larger the display unit 7000, the more likely it is to catch people's attention, which can increase the advertising effectiveness of, for example, advertising.

　表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。 Applying a touch panel to the display unit 7000 is preferable because it not only displays images or videos on the display unit 7000, but also allows the user to operate it intuitively. Furthermore, when used to provide information such as route information or traffic information, intuitive operation can improve usability.

　図３６Ｅ及び図３６Ｆに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。 As shown in Figures 36E and 36F, it is preferable that the digital signage 7300 or the digital signage 7400 be able to wirelessly link with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user. For example, advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411. Furthermore, the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.

　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。 Digital signage 7300 or digital signage 7400 can also be made to run a game using the screen of information terminal 7311 or information terminal 7411 as the operating means (controller). This allows an unspecified number of users to simultaneously participate in and enjoy the game.

　図３７Ａ乃至図３７Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。 The electronic device shown in Figures 37A to 37G has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including the function of sensing, detecting, or measuring force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.

　図３７Ａ乃至図３７Ｇにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。 In Figures 37A to 37G, the display device of one embodiment of the present invention can be applied to the display portion 9001.

　図３７Ａ乃至図３７Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有してもよい。また、電子機器にカメラ等を設け、静止画または動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有してもよい。 The electronic devices shown in Figures 37A to 37G have a variety of functions. For example, they may have a function to display various information (still images, videos, text images, etc.) on the display unit, a touch panel function, a function to display a calendar, date or time, etc., a function to control processing using various software (programs), a wireless communication function, a function to read and process programs or data recorded on a recording medium, etc. Note that the functions of the electronic devices are not limited to these, and they may have a variety of functions. The electronic devices may have multiple display units. They may also have a function to be equipped with a camera or the like, to take still images or videos and save them on a recording medium (external or built into the camera), to display the taken images on the display unit, etc.

　図３７Ａ乃至図３７Ｇに示す電子機器の詳細について、以下説明を行う。 The details of the electronic devices shown in Figures 37A to 37G are described below.

　図３７Ａは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字及び画像情報をその複数の面に表示することができる。図３７Ａでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メールまたはＳＮＳなどの題名、送信者名、日時、時刻、バッテリの残量、及び電波強度が挙げられる。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。 Figure 37A is a perspective view showing a mobile information terminal 9101. The mobile information terminal 9101 can be used as a smartphone, for example. The mobile information terminal 9101 may also be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like. The mobile information terminal 9101 can also display text and image information on multiple surfaces. Figure 37A shows an example in which three icons 9050 are displayed. Information 9051, indicated by a dashed rectangle, can also be displayed on another surface of the display unit 9001. Examples of information 9051 include notifications of incoming emails, SNS messages, phone calls, etc., the title of the email or SNS message, the sender's name, the date and time, the remaining battery level, and radio wave strength. Alternatively, an icon 9050 or the like may be displayed in the position where the information 9051 is displayed.

　図３７Ｂは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。 Figure 37B is a perspective view showing the mobile information terminal 9102. The mobile information terminal 9102 has the function of displaying information on three or more sides of the display unit 9001. Here, an example is shown in which information 9052, information 9053, and information 9054 are displayed on different sides. For example, a user can check information 9053 displayed in a position that can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in a breast pocket of clothes. The user can check the display without taking the mobile information terminal 9102 out of their pocket and decide, for example, whether to answer a call.

　図３７Ｃは、タブレット端末９１０３を示す斜視図である。タブレット端末９１０３は、一例として、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲーム等の種々のアプリケーションの実行が可能である。タブレット端末９１０３は、筐体９０００の正面に表示部９００１、カメラ９００２、マイクロフォン９００８、スピーカ９００３を有し、筐体９０００の側面には操作用のボタンとしての操作キー９００５、底面には接続端子９００６を有する。 Figure 37C is a perspective view showing a tablet terminal 9103. The tablet terminal 9103 is capable of executing various applications, such as mobile phone calls, e-mail, document browsing and creation, music playback, internet communication, and computer games. The tablet terminal 9103 has a display unit 9001, a camera 9002, a microphone 9008, and a speaker 9003 on the front of the housing 9000, operation keys 9005 as operation buttons on the side of the housing 9000, and a connection terminal 9006 on the bottom.

　図３７Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。 Figure 37D is a perspective view showing a wristwatch-type mobile information terminal 9200. The mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark). The display surface of the display unit 9001 is curved, allowing display along the curved display surface. The mobile information terminal 9200 can also perform hands-free calls by communicating with, for example, a wirelessly capable headset. The mobile information terminal 9200 can also perform data transmission and charging with other information terminals via the connection terminal 9006. Charging may be performed by wireless power supply.

　図３７Ｅ乃至図３７Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図３７Ｅは携帯情報端末９２０１を展開した状態、図３７Ｇは折り畳んだ状態、図３７Ｆは図３７Ｅと図３７Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。 Figures 37E to 37G are perspective views showing a foldable mobile information terminal 9201. Figure 37E is a perspective view of the mobile information terminal 9201 in an unfolded state, Figure 37G is a folded state, and Figure 37F is a perspective view of a state in the process of changing from one of Figures 37E and 37G to the other. The mobile information terminal 9201 is highly portable when folded, and has a seamless, wide display area when unfolded, allowing for excellent display visibility. The display unit 9001 of the mobile information terminal 9201 is supported by three housings 9000 connected by hinges 9055. For example, the display unit 9001 can be bent with a curvature radius of 0.1 mm or more and 150 mm or less.

　本実施の形態は、他の実施の形態と適宜組み合わせることができる。 This embodiment can be combined with other embodiments as appropriate.

　本実施例では、本発明の一態様である半導体装置に用いることができる金属酸化物膜について、評価した。 In this example, a metal oxide film that can be used in a semiconductor device that is one embodiment of the present invention was evaluated.

　本実施例では、金属酸化物膜を有する試料Ａ及び比較試料（Ｒｅｆ）を作製した。 In this example, sample A having a metal oxide film and a comparative sample (Ref) were prepared.

＜試料作製＞
　ガラス基板上に、金属酸化物膜として厚さ約２０ｎｍの酸化インジウム膜を形成した。試料Ａ及び比較試料（Ｒｅｆ）の金属酸化物膜は、原子数比がＩｎ：Ｏ＝２：３である酸化インジウムスパッタリングターゲットを用いたスパッタリング法により形成した。 <Sample preparation>
An indium oxide film having a thickness of approximately 20 nm was formed as a metal oxide film on a glass substrate. The metal oxide films of Sample A and Comparative Sample (Ref) were formed by sputtering using an indium oxide sputtering target having an atomic ratio of In:O=2:3.

　続いて、試料Ａは、金属酸化物膜に第１の元素としてアルゴンを供給した。アルゴンの供給にはイオン注入法を用い、原料ガスにはアルゴンガスを用いた。ドーズ量を５×１０１５ｉｏｎｓ／ｃｍ２、加速電圧を２０ｋＶとした。比較試料（Ｒｅｆ）には第１の元素を供給しなかった。 Subsequently, for sample A, argon was supplied as the first element to the metal oxide film. The argon was supplied by ion implantation, and argon gas was used as the source gas. The dose amount was 5×10 15 ions/cm 2 , and the acceleration voltage was 20 kV. The first element was not supplied to the comparative sample (Ref).

　続いて、試料Ａ及び比較試料（Ｒｅｆ）のウェットエッチングを行った。エッチャントとして、シュウ酸を用いた。シュウ酸の温度を６０℃とし、処理時間を６０秒とした。 Next, wet etching was performed on Sample A and the comparative sample (Ref). Oxalic acid was used as the etchant. The temperature of the oxalic acid was 60°C, and the processing time was 60 seconds.

　以上の工程により、試料Ａ及び比較試料（Ｒｅｆ）を得た。 Through the above steps, sample A and a comparative sample (Ref) were obtained.

＜断面観察＞
　続いて、試料Ａ及び比較試料（Ｒｅｆ）を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）により薄片化し、断面を走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）で観察した。 <Cross-section observation>
Subsequently, Sample A and the comparative sample (Ref) were sliced using a focused ion beam (FIB), and the cross sections were observed using a scanning transmission electron microscope (STEM).

　比較試料（Ｒｅｆ）及び試料Ａの断面のＳＴＥＭ像を、図３８に示す。図３８は、倍率３００，０００倍の透過電子（ＴＥ）像である。図３８では、試料名、及びアルゴン（Ａｒ）の供給条件も示している。なお、アルゴンを供給しなかった比較試料（Ｒｅｆ）の供給条件を“−”と記している。また、図３８では、ガラス基板を“Ｇｌａｓｓ”、金属酸化物膜（酸化インジウム膜）を“ＩｎＯＸ”、断面観察用の保護膜として設けたカーボンコーティング膜を“Ｃ”と記している。 FIG. 38 shows STEM images of the cross sections of the comparative sample (Ref) and sample A. FIG. 38 is a transmission electron (TE) image at a magnification of 300,000 times. FIG. 38 also shows the sample name and the argon (Ar) supply conditions. Note that the supply conditions for the comparative sample (Ref), in which argon was not supplied, are marked with "-". Also, in FIG. 38, the glass substrate is marked with "Glass," the metal oxide film (indium oxide film) is marked with "InO x ," and the carbon coating film provided as a protective film for cross-sectional observation is marked with "C."

　図３８に示すように、比較試料（Ｒｅｆ）は酸化インジウム（ＩｎＯＸ）膜が観察され、その厚さは約１９．８ｎｍであった。比較試料（Ｒｅｆ）の酸化インジウム膜はほとんどエッチングされないことを確認できた。一方、本発明の一態様の作製方法を適用した試料Ａは、酸化インジウム（ＩｎＯＸ）膜が観察されず、アルゴンが供給された酸化インジウム（ＩｎＯＸ）膜がウェットエッチングで除去できることを確認できた。試料Ａは、酸化インジウム膜にアルゴンを供給することにより結晶性が低くなり、エッチング速度が速くなったと考えられる。 38 , an indium oxide (InO x ) film was observed in the comparative sample (Ref), and its thickness was approximately 19.8 nm. It was confirmed that the indium oxide film of the comparative sample (Ref) was hardly etched. On the other hand, in sample A to which the fabrication method of one embodiment of the present invention was applied, no indium oxide (InO x ) film was observed, and it was confirmed that the indium oxide (InO x ) film supplied with argon could be removed by wet etching. It is considered that the crystallinity of sample A was reduced by supplying argon to the indium oxide film, and the etching rate was increased.

　本実施例では、本発明の一態様である半導体装置に用いることができる金属酸化物膜について、評価した。 In this example, a metal oxide film that can be used in a semiconductor device that is one embodiment of the present invention was evaluated.

　本実施例では、金属酸化物膜を有する試料Ｂ１乃至試料Ｂ８、試料Ｃ１乃至試料Ｃ８、試料Ｄ１乃至試料Ｄ８、及び比較試料（Ｒｅｆ−１、Ｒｅｆ−２）を作製した。 In this example, samples B1 to B8, C1 to C8, D1 to D8, and comparative samples (Ref-1 and Ref-2) each having a metal oxide film were prepared.

＜試料作製＞
　ガラス基板上に、金属酸化物膜として厚さ約２０ｎｍの酸化インジウム膜を形成した。当該金属酸化物膜は、原子数比がＩｎ：Ｏ＝２：３である酸化インジウムスパッタリングターゲットを用いたスパッタリング法により形成した。 <Sample preparation>
An indium oxide film having a thickness of approximately 20 nm was formed as a metal oxide film on a glass substrate by sputtering using an indium oxide sputtering target having an atomic ratio of In:O=2:3.

　続いて、試料Ｂ１乃至試料Ｂ８、試料Ｃ１乃至試料Ｃ８、試料Ｄ１乃至試料Ｄ８は、酸化インジウム膜に第１の元素を供給した。第１の元素の供給にはイオン注入法を用い、ドーズ量を５×１０１５ｉｏｎｓ／ｃｍ２とした。比較試料（Ｒｅｆ−１、Ｒｅｆ−２）には第１の元素を供給しなかった。 Subsequently, the first element was supplied to the indium oxide films of Samples B1 to B8, Samples C1 to C8, and Samples D1 to D8. The first element was supplied by ion implantation at a dose of 5×10 15 ions/cm 2. The first element was not supplied to the comparative samples (Ref-1 and Ref-2).

　試料Ｂ１乃至試料Ｂ８は、第１の元素としてホウ素を供給した。原料ガスにはＢ２Ｈ６ガス及びＨ２ガスの混合ガスを用いた。なお、Ｂ２Ｈ６ガスの濃度が１５ｖｏｌ％である混合ガスを用いた。 For Samples B1 to B8, boron was supplied as the first element. A mixed gas of B2H6 gas and H2 gas was used as the source gas. The mixed gas used had a B2H6 gas concentration of 15 vol %.

　試料Ｃ１乃至試料Ｃ８は、第１の元素としてリンを供給した。原料ガスにはＰＨ３ガス及びＨ２ガスの混合ガスを用いた。なお、ＰＨ３ガスの濃度が２０ｖｏｌ％である混合ガスを用いた。 For Samples C1 to C8, phosphorus was supplied as the first element. A mixed gas of PH3 gas and H2 gas was used as the source gas. The mixed gas used had a PH3 gas concentration of 20 vol %.

　試料Ｄ１乃至試料Ｄ８は、第１の元素としてアルゴンを供給した。原料ガスにはアルゴンガスを用いた。 For samples D1 to D8, argon was supplied as the first element. Argon gas was used as the source gas.

　試料Ｂ１乃至試料Ｂ８、試料Ｃ１乃至試料Ｃ８、試料Ｄ１乃至試料Ｄ８で、第１の元素の供給の際の加速電圧を異ならせた。試料Ｂ１、試料Ｂ２、試料Ｃ１、試料Ｃ２、試料Ｄ１及び試料Ｄ２は、加速電圧を１０ｋＶとした。試料Ｂ３、試料Ｂ４、試料Ｃ３、試料Ｃ４、試料Ｄ３及び試料Ｄ４は、加速電圧を２０ｋＶとした。試料Ｂ５、試料Ｂ６、試料Ｃ５、試料Ｃ６、試料Ｄ５及び試料Ｄ６は、加速電圧を３０ｋＶとした。試料Ｂ７、試料Ｂ８、試料Ｃ７、試料Ｃ８、試料Ｄ７及び試料Ｄ８は、加速電圧を４０ｋＶとした。 The acceleration voltage when supplying the first element was different for Samples B1 to B8, Samples C1 to C8, and Samples D1 to D8. The acceleration voltage was 10 kV for Samples B1, B2, C1, C2, D1, and D2. The acceleration voltage was 20 kV for Samples B3, B4, C3, C4, D3, and D4. The acceleration voltage was 30 kV for Samples B5, B6, C5, C6, D5, and D6. The acceleration voltage was 40 kV for Samples B7, B8, C7, C8, D7, and D8.

　続いて、試料Ｂ１、試料Ｂ３、試料Ｂ５、試料Ｂ７、試料Ｃ１、試料Ｃ３、試料Ｃ５、試料Ｃ７、試料Ｄ１、試料Ｄ３、試料Ｄ５、試料Ｄ７、及び比較試料（Ｒｅｆ−１）は、ウェットエッチングを行った。エッチャントとして、シュウ酸を用いた。シュウ酸の温度を６０℃とし、処理時間を６０秒とした。試料Ｂ２、試料Ｂ４、試料Ｂ６、試料Ｂ８、試料Ｃ２、試料Ｃ４、試料Ｃ６、試料Ｃ８、試料Ｄ２、試料Ｄ４、試料Ｄ６、試料Ｄ８、及び比較試料（Ｒｅｆ−２）は、ウェットエッチングを行わなかった。 Next, Sample B1, Sample B3, Sample B5, Sample B7, Sample C1, Sample C3, Sample C5, Sample C7, Sample D1, Sample D3, Sample D5, Sample D7, and the comparative sample (Ref-1) were subjected to wet etching. Oxalic acid was used as the etchant. The temperature of the oxalic acid was 60°C, and the treatment time was 60 seconds. Sample B2, Sample B4, Sample B6, Sample B8, Sample C2, Sample C4, Sample C6, Sample C8, Sample D2, Sample D4, Sample D6, Sample D8, and the comparative sample (Ref-2) were not subjected to wet etching.

　以上の工程により、試料Ｂ１乃至試料Ｂ８、試料Ｃ１乃至試料Ｃ８、試料Ｄ１乃至試料Ｄ８、及び比較試料（Ｒｅｆ−１、Ｒｅｆ−２）を得た。 Through the above steps, samples B1 to B8, C1 to C8, D1 to D8, and comparison samples (Ref-1, Ref-2) were obtained.

＜断面観察＞
　続いて、試料Ｂ１、試料Ｂ３、試料Ｂ５、試料Ｂ７、試料Ｃ１、試料Ｃ３、試料Ｃ５、試料Ｃ７、試料Ｄ１、試料Ｄ３、試料Ｄ５、試料Ｄ７、及び比較試料（Ｒｅｆ−１）を集束イオンビーム（ＦＩＢ）により薄片化し、断面を走査透過電子顕微鏡（ＳＴＥＭ）で観察した。 <Cross-section observation>
Next, Sample B1, Sample B3, Sample B5, Sample B7, Sample C1, Sample C3, Sample C5, Sample C7, Sample D1, Sample D3, Sample D5, Sample D7, and the comparative sample (Ref-1) were sliced using a focused ion beam (FIB), and the cross sections were observed using a scanning transmission electron microscope (STEM).

　比較試料（Ｒｅｆ−１）の断面のＳＴＥＭ像を、図３９Ａに示す。試料Ｂ１、試料Ｂ３、試料Ｂ５及び試料Ｂ７の断面のＳＴＥＭ像を、図３９Ｂに示す。試料Ｃ１、試料Ｃ３、試料Ｃ５及び試料Ｃ７の断面のＳＴＥＭ像を、図４０Ａに示す。試料Ｄ１、試料Ｄ３、試料Ｄ５及び試料Ｄ７の断面のＳＴＥＭ像を、図４０Ｂに示す。図３９Ａ乃至図４０Ｂは、倍率３００，０００倍の透過電子（ＴＥ）像である。図３９Ａ乃至図４０Ｂでは、試料名、原料ガス及び加速電圧を示している。また、ガラス基板を“Ｇｌａｓｓ”、酸化インジウム膜を“ＩｎＯＸ”、断面観察用の保護膜として設けたカーボンコーティング膜を“Ｃ”と記している。なお、図３９Ａ乃至図４０Ｂでは、酸化インジウム（ＩｎＯＸ）膜が観察されなかった試料に○（丸）印、観察された試料に×（バツ）印を記している。 FIG. 39A shows a STEM image of the cross section of the comparative sample (Ref-1). FIG. 39B shows STEM images of the cross sections of samples B1, B3, B5, and B7. FIG. 40A shows STEM images of the cross sections of samples C1, C3, C5, and C7. FIG. 40B shows STEM images of the cross sections of samples D1, D3, D5, and D7. FIGS. 39A to 40B are transmission electron (TE) images at a magnification of 300,000 times. In FIGS. 39A to 40B, the sample name, source gas, and acceleration voltage are shown. The glass substrate is labeled "Glass," the indium oxide film is labeled "InO x ," and the carbon coating film provided as a protective film for cross-sectional observation is labeled "C." In addition, in FIGS. 39A to 40B, samples in which an indium oxide (InO x ) film was not observed are marked with a circle (◯), and samples in which an indium oxide (InO x ) film was observed are marked with a cross (×).

　図３９Ａに示すように、比較試料（Ｒｅｆ−１）では酸化インジウム（ＩｎＯＸ）膜が観察され、その厚さは約２１．２ｎｍであった。比較試料（Ｒｅｆ−１）の酸化インジウム（ＩｎＯＸ）膜は、ウェットエッチングでほとんど除去されずに残存することを確認できた。 39A, an indium oxide (InO x ) film was observed in the comparative sample (Ref-1), and its thickness was approximately 21.2 nm. It was confirmed that the indium oxide (InO x ) film of the comparative sample (Ref-1) was hardly removed by wet etching and remained.

　図３９Ｂに示すように、第１の元素としてホウ素を供給した試料Ｂ１においては、酸化インジウム（ＩｎＯＸ）膜が観察されず、酸化インジウム（ＩｎＯＸ）膜がウェットエッチングで除去できることを確認できた。一方、試料Ｂ３、試料Ｂ５及び試料Ｂ７では酸化インジウム（ＩｎＯＸ）膜が観察された。試料Ｂ３における酸化インジウム（ＩｎＯＸ）膜の厚さは約１７．９ｎｍ、試料Ｂ５においては約１７．９ｎｍ、試料Ｂ７においては約１５．９ｎｍであった。試料Ｂ３、試料Ｂ５及び試料Ｂ７では、酸化インジウム（ＩｎＯＸ）膜がウェットエッチングで一部は除去されるものの、その多くが残存することを確認できた。 39B , in sample B1, to which boron was supplied as the first element, no indium oxide (InO x ) film was observed, confirming that the indium oxide (InO x ) film could be removed by wet etching. On the other hand, in samples B3, B5, and B7, an indium oxide (InO x ) film was observed. The thickness of the indium oxide (InO x ) film in sample B3 was approximately 17.9 nm, in sample B5 approximately 17.9 nm, and in sample B7 approximately 15.9 nm. In samples B3, B5, and B7, it was confirmed that although a portion of the indium oxide (InO x ) film was removed by wet etching, most of it remained.

　図４０Ａに示すように、第１の元素としてリンを供給した試料Ｃ１、試料Ｃ３、試料Ｃ５及び試料Ｃ７においては、酸化インジウム（ＩｎＯＸ）膜が観察されず、酸化インジウム（ＩｎＯＸ）膜がウェットエッチングで除去できることを確認できた。 As shown in FIG. 40A , in samples C1, C3, C5, and C7, in which phosphorus was supplied as the first element, no indium oxide (InO x ) film was observed, confirming that the indium oxide (InO x ) film could be removed by wet etching.

　図４０Ｂに示すように、第１の元素としてアルゴンを供給した試料Ｄ１、試料Ｄ３、試料Ｄ５及び試料Ｄ７においては、酸化インジウム（ＩｎＯＸ）膜が観察されず、酸化インジウム（ＩｎＯＸ）膜がウェットエッチングで除去できることを確認できた。なお、試料Ｄ３、試料Ｄ５及び試料Ｄ７においては、ガラス基板の表面にコントラストが異なる領域（図４０Ｂの白抜き矢印で示す領域）が観察された。第１の元素の供給によりガラス基板の表面にダメージが加わり、当該領域が生じたと考えられる。 As shown in Figure 40B, in samples D1, D3, D5, and D7, in which argon was supplied as the first element, no indium oxide (InO x ) film was observed, confirming that the indium oxide (InO x ) film could be removed by wet etching. Note that in samples D3, D5, and D7, regions with different contrast (regions indicated by white arrows in Figure 40B) were observed on the surface of the glass substrate. It is believed that these regions were created by damage to the surface of the glass substrate caused by the supply of the first element.

＜ＸＲＤ測定＞
　試料Ｂ２、試料Ｂ４、試料Ｂ６、試料Ｂ８、試料Ｃ２、試料Ｃ４、試料Ｃ６、試料Ｃ８、試料Ｄ２、試料Ｄ４、試料Ｄ６、試料Ｄ８、及び比較試料（Ｒｅｆ−２）のＸＲＤ測定を行い、結晶性を評価した。 <XRD measurement>
XRD measurements were performed on Sample B2, Sample B4, Sample B6, Sample B8, Sample C2, Sample C4, Sample C6, Sample C8, Sample D2, Sample D4, Sample D6, Sample D8, and a comparative sample (Ref-2) to evaluate their crystallinity.

　ＸＲＤ測定には、ｏｕｔ−ｏｆ−ｐｌａｎｅ法の一種であるθ−２θスキャン法を用いた。θ−２θスキャン法は、Ｘ線の入射角を変化させるとともに、Ｘ線源に対向して設けられる検出器の角度を入射角と同じにしてＸ線回折強度を測定する方法である。なお、θ−２θスキャン法は、粉末法と呼ばれる場合がある。ＸＲＤ測定は、Ｘ線源としてＣｕ−Ｋα線（λ＝０．１５４１８ｎｍ）を用い、走査範囲を２θ＝２０ｄｅｇ乃至６０ｄｅｇ、ステップ幅を０．０１ｄｅｇ、走査速度を６．０ｄｅｇ／分とした。 The θ-2θ scan method, a type of out-of-plane method, was used for the XRD measurements. The θ-2θ scan method measures X-ray diffraction intensity by varying the angle of incidence of the X-rays and setting the angle of the detector opposite the X-ray source to the same angle of incidence. The θ-2θ scan method is sometimes called the powder method. The XRD measurements used Cu-Kα radiation (λ = 0.15418 nm) as the X-ray source, with a scanning range of 2θ = 20 deg to 60 deg, a step width of 0.01 deg, and a scanning speed of 6.0 deg/min.

　比較試料（Ｒｅｆ−２）のＸＲＤ測定結果を、図４１Ａに示す。試料Ｂ２、試料Ｂ４、試料Ｂ６及び試料Ｂ８のＸＲＤ測定結果を、図４１Ｂに示す。試料Ｃ２、試料Ｃ４、試料Ｃ６及び試料Ｃ８のＸＲＤ測定結果を、図４２Ａに示す。試料Ｄ２、試料Ｄ４、試料Ｄ６及び試料Ｄ８のＸＲＤ測定結果を、図４２Ｂに示す。図４１Ａ乃至図４２Ｂにおいて、横軸に回折角度２θを示し、縦軸に回折Ｘ線の強度（Ｉｎｔｅｎｓｉｔｙ）を示す。また、２θ＝３０ｄｅｇ付近に観察されるピークは、酸化インジウム（Ｉｎ２Ｏ３）の（２２２）面に帰属されると考えられる。なお、図３９Ａ乃至図４０Ｂと同様に、図４１Ａ乃至図４２Ｂにおいても、ウェットエッチング後に酸化インジウム膜が観察されなかった条件に○（丸）印、観察された条件に×（バツ）印を記している。 FIG. 41A shows the XRD measurement results for the comparative sample (Ref-2). FIG. 41B shows the XRD measurement results for samples B2, B4, B6, and B8. FIG. 42A shows the XRD measurement results for samples C2, C4, C6, and C8. FIG. 42B shows the XRD measurement results for samples D2, D4, D6, and D8. In FIGS. 41A to 42B , the horizontal axis represents the diffraction angle 2θ, and the vertical axis represents the intensity of the diffracted X-rays. The peak observed near 2θ = 30 deg is believed to be attributed to the (222) plane of indium oxide (In 2 O 3 ). Similar to FIGS. 39A to 40B , in FIGS. 41A to 42B , conditions under which an indium oxide film was not observed after wet etching are marked with a circle (○), and conditions under which an indium oxide film was observed are marked with an × (x).

　図３９Ａ乃至図４０Ｂに示すように、第１の元素を供給しなかった比較試料（Ｒｅｆ−２）と比較して、第１の元素を供給した試料Ｂ２、試料Ｂ４、試料Ｂ６、試料Ｂ８、試料Ｃ２、試料Ｃ４、試料Ｃ６、試料Ｃ８、試料Ｄ２、試料Ｄ４、試料Ｄ６及び試料Ｄ８は、ピークの強度が低くなることを確認できた。第１の元素の供給により、結晶性が低くなったと考えられる。 As shown in Figures 39A to 40B, it was confirmed that the peak intensities of Samples B2, B4, B6, B8, C2, C4, C6, C8, D2, D4, D6, and D8, which were supplied with the first element, were lower than those of the comparative sample (Ref-2), which was not supplied with the first element. It is believed that the supply of the first element resulted in lower crystallinity.

　シミュレーションソフトを用いて、試料の深さ方向の第１の元素の濃度（より具体的には、イオンの濃度）を算出した。第１の元素の供給の際の加速電圧と、イオン濃度との相関を、図４３Ａに示す。図４３Ａにおいて、横軸は加速電圧を示し、縦軸はイオン濃度を示す。ここでは、イオン濃度として、上面視における単位面積あたりの酸化インジウム膜中のイオン数を示す。イオン数は、シミュレーションにおける深さが０ｎｍ乃至２０ｎｍでのイオン数の総数、つまり、酸化インジウム膜の上面から下面までのイオン数の総数である。 The concentration of the first element in the depth direction of the sample (more specifically, the ion concentration) was calculated using simulation software. Figure 43A shows the correlation between the acceleration voltage when supplying the first element and the ion concentration. In Figure 43A, the horizontal axis represents the acceleration voltage, and the vertical axis represents the ion concentration. Here, the ion concentration is shown as the number of ions in the indium oxide film per unit area when viewed from above. The number of ions is the total number of ions at depths of 0 nm to 20 nm in the simulation, that is, the total number of ions from the top surface to the bottom surface of the indium oxide film.

　第１の元素の供給の際の加速電圧と、ＸＲＤ測定におけるピークの強度との相関を、図４３Ｂに示す。図４３Ｂにおいて、横軸は加速電圧を示し、縦軸はＸＲＤ測定におけるピークの強度（Ｉｎｔｅｎｓｉｔｙ）を示す。ここでは、ピークの強度として、図４１Ａ乃至図４２Ｂに示した２θ＝３０ｄｅｇ付近に観察されるピークの高さを示す。 Figure 43B shows the correlation between the acceleration voltage when supplying the first element and the peak intensity in the XRD measurement. In Figure 43B, the horizontal axis represents the acceleration voltage, and the vertical axis represents the peak intensity in the XRD measurement. Here, the peak intensity is represented by the height of the peak observed near 2θ = 30 deg shown in Figures 41A to 42B.

　イオン濃度と、ＸＲＤ測定におけるピークの強度との相関を、図４３Ｃに示す。図４３Ｃにおいて、横軸は図４３Ａで示したイオン濃度を示し、縦軸は図４３Ｂに示したＸＲＤ測定におけるピークの強度（Ｉｎｔｅｎｓｉｔｙ）を示す。また、図４３Ｃでは、前述のウェットエッチングにおいて酸化インジウム膜を除去できた条件を、破線で囲っている。 Figure 43C shows the correlation between ion concentration and peak intensity in XRD measurement. In Figure 43C, the horizontal axis represents the ion concentration shown in Figure 43A, and the vertical axis represents the peak intensity in XRD measurement shown in Figure 43B. Also, in Figure 43C, the conditions under which the indium oxide film was successfully removed by the aforementioned wet etching are circled by a dashed line.

　図４３Ａ乃至図４３Ｃに示すように、酸化インジウム膜中のイオン濃度が高くなると、ＸＲＤ測定におけるピークの強度が低くなることを確認できた。また、イオン濃度が高く（例えば、約１×１０１５ｉｏｎｓ／ｃｍ２以上）なると、酸化インジウム膜をウェットエッチングで除去できることを確認できた。酸化インジウム膜に供給されるイオン数が多くなると、酸化インジウム膜の結晶性が低くなることにより、ウェットエッチングで酸化インジウム膜を除去できたと考えられる。 43A to 43C, it was confirmed that the peak intensity in the XRD measurement decreases as the ion concentration in the indium oxide film increases. It was also confirmed that the indium oxide film can be removed by wet etching when the ion concentration is high (for example, about 1×10 15 ions/cm 2 or more). It is believed that the crystallinity of the indium oxide film decreases when the number of ions supplied to the indium oxide film increases, which allows the indium oxide film to be removed by wet etching.

　以上のように、金属酸化物膜中のイオン濃度が高く（例えば、約１×１０１５ｉｏｎｓ／ｃｍ２以上）なるように、加速電圧を調整することが好ましいことが分かった。 As described above, it was found that it is preferable to adjust the acceleration voltage so that the ion concentration in the metal oxide film becomes high (for example, about 1×10 15 ions/cm 2 or more).

１０：半導体装置、１０Ａ：半導体装置、１０Ｂ：半導体装置、１０Ｃ：半導体装置、１０Ｄ：半導体装置、１０Ｅ：半導体装置、１１Ｂ：副画素、１１Ｇ：副画素、１１Ｒ：副画素、２０：半導体装置、２０Ａ：半導体装置、２０Ｂ：半導体装置、２０Ｃ：半導体装置、２０Ｄ：半導体装置、２０Ｅ：半導体装置、２０Ｆ：半導体装置、２０Ｇ：半導体装置、２０Ｈ：半導体装置、２０Ｉ：半導体装置、２１：金属酸化物層、２１Ｄ：領域、２１ｆ：金属酸化物膜、２１Ｎ：領域、２３：マスク層、２３ｆ：マスク膜、３１：層、３１Ｄ：領域、３１Ｎ：領域、５０Ａ：表示装置、５０Ｂ：表示装置、５０Ｃ：表示装置、５０Ｄ：表示装置、５０Ｅ：表示装置、５０Ｆ：表示装置、５０Ｇ：表示装置、５０Ｈ：表示装置、５０Ｉ：表示装置、６０：液晶素子、７５：元素、９０：レジストマスク、１００：トランジスタ、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｄ：トランジスタ、１０２：基板、１０４：導電層、１０６：絶縁層、１０６ａ：絶縁層、１０６ｂ：絶縁層、１０８：半導体層、１０８ａ：半導体層、１０８ｂ：半導体層、１０８ｃ：半導体層、１０８Ｄ：領域、１０８ｆ：金属酸化物膜、１０９：絶縁層、１１０：絶縁層、１１０ａ：絶縁層、１１０ｂ：絶縁層、１１０ｂｆ：絶縁膜、１１０ｃ：絶縁層、１１０ｃｆ：絶縁膜、１１０ｄ：絶縁層、１１０Ｄ：領域、１１０ｄｆ：絶縁膜、１１０ｅ：絶縁層、１１０ｅｆ：絶縁膜、１１１：画素電極、１１１Ｂ：画素電極、１１１Ｇ：画素電極、１１１Ｒ：画素電極、１１１Ｓ：画素電極、１１２ａ：導電層、１１２Ｂ：導電層、１１２ｂ：導電層、１１２ｂＤ：領域、１１２ｂｆ：導電膜、１１３：ＥＬ層、１１３Ｂ：ＥＬ層、１１３Ｇ：ＥＬ層、１１３Ｒ：ＥＬ層、１１３Ｓ：機能層、１１４：共通層、１１５：共通電極、１１７：遮光層、１２３：導電層、１２４Ｂ：導電層、１２４Ｇ：導電層、１２４Ｒ：導電層、１２５：絶縁層、１２６Ｂ：導電層、１２６Ｇ：導電層、１２６Ｒ：導電層、１２７：絶縁層、１２８：層、１３０Ｂ：発光素子、１３０Ｇ：発光素子、１３０Ｒ：発光素子、１３０Ｓ：受光素子、１３１：保護層、１３２Ｂ：着色層、１３２Ｇ：着色層、１３２Ｒ：着色層、１３３：層、１３３Ｂ：層、１３３Ｇ：層、１３３Ｒ：層、１３９：膜、１４０：接続部、１４１：開口部、１４２：接着層、１４３：開口部、１４４：接着層、１５１：基板、１５２：基板、１５３：絶縁層、１６２：表示部、１６４：回路部、１６５：導電層、１６６：導電層、１６６ａ：導電層、１６６ｂ：導電層、１７２：ＦＰＣ、１７３：ＩＣ、１８０：レジストマスク、１９７：接続部、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２００Ｄ：トランジスタ、２０１：画素、２０２：絶縁層、２０２Ｄ：領域、２０３：半導体層、２０３Ｐ：領域、２０３Ｑ：チャネル形成領域、２０３Ｒ：領域、２０４：絶縁層、２０５：導電層、２０５Ｂ：トランジスタ、２０５Ｄ：トランジスタ、２０５Ｇ：トランジスタ、２０５Ｒ：トランジスタ、２０５Ｓ：トランジスタ、２０６：絶縁層、２０７ａ：開口部、２０７ｂ：開口部、２０８：導電層、２０８ａ：導電層、２０８ｂ：導電層、２０９：絶縁層、２１８：絶縁層、２１９：導電層、２２３：接続体、２２４：スペーサ、２２５：絶縁層、２３５：絶縁層、２３７：絶縁層、２４２：接続層、２６０ａ：偏光板、２６０ｂ：偏光板、２６１：絶縁層、２６１Ｄ：領域、２６２：液晶、２６３：導電層、２６４：導電層、３５２：指、３５３：層、３５５：回路層、３５７：層、５０５：導電層、５０５ａ：導電層、５０５ｂ：導電層、５１４：絶縁層、５１６：絶縁層、５２０：半導体層、５２０ａ：半導体層、５２０ｂ：半導体層、５２１：絶縁層、５２２：絶縁層、５２４：絶縁層、５２４Ｄ：領域、５４１：絶縁層、５４１ａ：絶縁層、５４１ｂ：絶縁層、５４２：導電層、５４２ａ：導電層、５４２ｂ：導電層、５４５：導電層、５４５ａ：導電層、５４５ｂ：導電層、５５０：絶縁層、５５４：絶縁層、５６０：導電層、５６０ａ：導電層、５６０ｂ：導電層、５７４：絶縁層、５８０：絶縁層、５８１：絶縁層、７００Ａ：電子機器、７００Ｂ：電子機器、７２１：筐体、７２３：装着部、７２７：イヤフォン部、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８１５：絶縁層、８１６：絶縁層、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、８５０：絶縁層、８５５：絶縁層、８７１ａ：絶縁層、８７１ｂ：絶縁層、８７５：絶縁層、８８２：絶縁層、８８３：絶縁層、８８５：絶縁層、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、７０００：表示部、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型コンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９００１：表示部、９００２：カメラ、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１０１：携帯情報端末、９１０２：携帯情報端末、９１０３：タブレット端末、９２００：携帯情報端末、９２０１：携帯情報端末 10: semiconductor device, 10A: semiconductor device, 10B: semiconductor device, 10C: semiconductor device, 10D: semiconductor device, 10E: semiconductor device, 11B: subpixel, 11G: subpixel, 11R: subpixel, 20: semiconductor device, 20A: semiconductor device, 20B: semiconductor device, 20C: semiconductor device, 20D: semiconductor device, 20E: semiconductor device, 20F: semiconductor device, 20G: semiconductor device, 20H: semiconductor device, 20I: semiconductor device, 21: metal oxide layer, 21D: region, 21f: metal oxide film, 21N: region, 23: mask layer, 23f: mask film, 31: layer, 31D: region, 31N: region, 50A: display device, 50B: display device, 50C: display device, 50D: display device, 50E: display device, 50F: display device, 50G: display device, 50H: display device, 50I: display device, 60: liquid crystal element, 75: element, 90: resist mask, 100: transistor, 100A: transistor, 100B: transistor, 100D: transistor, 102: substrate, 104: conductive layer, 106: insulating layer, 106a: insulating layer, 106b: insulating layer, 108: semiconductor layer, 108a: semiconductor layer, 108b: semiconductor layer, 108c: semiconductor layer, 108D: region, 108f: metal oxide film, 109: insulating layer, 110: insulating layer, 110a: insulating layer, 110b: insulating layer, 110bf: insulating film, 110c: insulating layer, 110cf: insulating film, 110d: insulating layer, 110D: region, 110df: insulating film, 110e: insulating layer, 110ef: insulating film, 111: pixel electrode, 111B: pixel electrode, 111G: pixel electrode, 11R: pixel electrode, 111S: pixel electrode, 112a: conductive layer, 112B: conductive layer, 112b: conductive layer, 112bD: region, 112bf: conductive film, 113: EL layer, 113B: EL layer, 113G: EL layer, 113R: EL layer, 113S: functional layer, 114: common layer, 115: common electrode, 117: light-shielding layer, 123: conductive layer, 124B: conductive layer, 124G: conductive layer, 1 24R: conductive layer, 125: insulating layer, 126B: conductive layer, 126G: conductive layer, 126R: conductive layer, 127: insulating layer, 128: layer, 130B: light-emitting element, 130G: light-emitting element, 130R: light-emitting element, 130S: light-receiving element, 131: protective layer, 132B: colored layer, 132G: colored layer, 132R: colored layer, 133: layer, 133B: layer, 133G: layer, 133R: layer, 139 : film, 140: connection portion, 141: opening, 142: adhesive layer, 143: opening, 144: adhesive layer, 151: substrate, 152: substrate, 153: insulating layer, 162: display portion, 164: circuit portion, 165: conductive layer, 166: conductive layer, 166a: conductive layer, 166b: conductive layer, 172: FPC, 173: IC, 180: resist mask, 197: connection portion, 200A: transistor , 200B: transistor, 200C: transistor, 200D: transistor, 201: pixel, 202: insulating layer, 202D: region, 203: semiconductor layer, 203P: region, 203Q: channel formation region, 203R: region, 204: insulating layer, 205: conductive layer, 205B: transistor, 205D: transistor, 205G: transistor, 205R: transistor , 205S: transistor, 206: insulating layer, 207a: opening, 207b: opening, 208: conductive layer, 208a: conductive layer, 208b: conductive layer, 209: insulating layer, 218: insulating layer, 219: conductive layer, 223: connector, 224: spacer, 225: insulating layer, 235: insulating layer, 237: insulating layer, 242: connecting layer, 260a: polarizing plate, 260b: polarizing plate, 261: insulating Edge layer, 261D: area, 262: liquid crystal, 263: conductive layer, 264: conductive layer, 352: finger, 353: layer, 355: circuit layer, 357: layer, 505: conductive layer, 505a: conductive layer, 505b: conductive layer, 514: insulating layer, 516: insulating layer, 520: semiconductor layer, 520a: semiconductor layer, 520b: semiconductor layer, 521: insulating layer, 522: insulating layer, 524: insulating layer, 524D: area , 541: insulating layer, 541a: insulating layer, 541b: insulating layer, 542: conductive layer, 542a: conductive layer, 542b: conductive layer, 545: conductive layer, 545a: conductive layer, 545b: conductive layer, 550: insulating layer, 554: insulating layer, 560: conductive layer, 560a: conductive layer, 560b: conductive layer, 574: insulating layer, 580: insulating layer, 581: insulating layer, 700A: electronic device, 700B: electric device Child device, 721: housing, 723: wearing part, 727: earphone part, 750: earphone, 751: display panel, 753: optical member, 756: display area, 757: frame, 758: nose pad, 800A: electronic device, 800B: electronic device, 815: insulating layer, 816: insulating layer, 820: display part, 821: housing, 822: communication part, 823: wearing part, 824: control part, 8 25: imaging unit, 827: earphone unit, 832: lens, 850: insulating layer, 855: insulating layer, 871a: insulating layer, 871b: insulating layer, 875: insulating layer, 882: insulating layer, 883: insulating layer, 885: insulating layer, 6500: electronic device, 6501: housing, 6502: display unit, 6503: power button, 6504: button, 6505: speaker, 6506: microphone, 650 7: camera, 6508: light source, 6510: protective member, 6511: display panel, 6512: optical member, 6513: touch sensor panel, 6515: FPC, 6516: IC, 6517: printed circuit board, 6518: battery, 7000: display unit, 7100: television device, 7101: housing, 7103: stand, 7111: remote control device, 7200: notebook computer, 7211: housing, 7212: keyboard, 7213: pointing device, 7214: external connection port, 7300: digital signage, 7301: housing, 7303: speaker, 7311: information terminal, 7400: digital signage, 7401: pillar, 7411: information terminal, 9000: housing, 9001: display unit, 9002: camera, 90 03: Speaker, 9005: Operation keys, 9006: Connection terminal, 9007: Sensor, 9008: Microphone, 9050: Icon, 9051: Information, 9052: Information, 9053: Information, 9054: Information, 9055: Hinge, 9101: Mobile information terminal, 9102: Mobile information terminal, 9103: Tablet terminal, 9200: Mobile information terminal, 9201: Mobile information terminal

Claims (12)

　層上に、結晶性を有する金属酸化物膜を形成し、
　前記金属酸化物膜の第１の領域上に、マスク層を形成し、
　前記マスク層をマスクに、前記金属酸化物膜に第１の元素を供給することにより、前記金属酸化物膜に前記マスク層と重ならず、かつ前記第１の元素を有する第２の領域を形成し、
　前記第２の領域をエッチングにより除去することにより、前記層の表面を露出させ、
　前記第１の元素は、貴ガスであり、
　前記第２の領域における前記第１の元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下であり、
　前記層は、前記第２の領域と重なり、かつ前記第１の元素を含む領域を有する、半導体装置の作製方法。 forming a crystalline metal oxide film on the layer;
forming a mask layer on a first region of the metal oxide film;
supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element;
removing the second region by etching to expose a surface of the layer;
the first element is a noble gas;
the concentration of the first element in the second region is equal to or greater than 1×10 19 atoms/cm 3 and equal to or less than 1×10 23 atoms/cm 3 ,
The method for manufacturing a semiconductor device, wherein the layer overlaps with the second region and has a region containing the first element. 　層上に、結晶性を有する金属酸化物膜を形成し、
　前記金属酸化物膜の第１の領域上に、マスク層を形成し、
　前記マスク層をマスクに、前記金属酸化物膜に第１の元素を供給することにより、前記金属酸化物膜に前記マスク層と重ならず、かつ前記第１の元素を有する第２の領域を形成し、
　加熱処理を行うことにより、前記第１の領域から前記第２の領域に不純物を拡散させ、
　前記第２の領域をエッチングにより除去することにより、前記層の表面を露出させ、
　前記第１の元素は、貴ガスであり、
　前記第２の領域における前記第１の元素の濃度は、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２３ａｔｏｍｓ／ｃｍ３以下であり、
　前記層は、前記第２の領域と重なり、かつ前記第１の元素を含む領域を有する、半導体装置の作製方法。 forming a crystalline metal oxide film on the layer;
forming a mask layer on a first region of the metal oxide film;
supplying a first element to the metal oxide film using the mask layer as a mask to form a second region in the metal oxide film that does not overlap with the mask layer and that contains the first element;
performing a heat treatment to diffuse impurities from the first region into the second region;
removing the second region by etching to expose a surface of the layer;
the first element is a noble gas;
the concentration of the first element in the second region is equal to or greater than 1×10 19 atoms/cm 3 and equal to or less than 1×10 23 atoms/cm 3 ,
The method for manufacturing a semiconductor device, wherein the layer overlaps with the second region and has a region containing the first element. 　請求項２において、
　前記加熱処理の温度は、２００℃以上４５０℃以下である、半導体装置の作製方法。 In claim 2,
The method for manufacturing a semiconductor device, wherein the temperature of the heat treatment is 200° C. or more and 450° C. or less. 　請求項２において、
　前記不純物は、水素、炭素、及び炭化水素の中から選ばれるいずれか一または複数である、半導体装置の作製方法。 In claim 2,
The method for manufacturing a semiconductor device, wherein the impurity is one or more selected from the group consisting of hydrogen, carbon, and hydrocarbon. 　請求項１乃至請求項４のいずれか一において、
　前記金属酸化物膜は、インジウムを有する、半導体装置の作製方法。 In any one of claims 1 to 4,
The method for manufacturing a semiconductor device, wherein the metal oxide film contains indium. 　請求項１乃至請求項４のいずれか一において、
　前記金属酸化物膜は、インジウムと、ガリウム、亜鉛及びスズの中から選ばれるいずれか一または複数と、を有する、半導体装置の作製方法。 In any one of claims 1 to 4,
The method for manufacturing a semiconductor device, wherein the metal oxide film contains indium and one or more elements selected from the group consisting of gallium, zinc, and tin. 　請求項１乃至請求項４のいずれか一において、
　前記第１の元素は、アルゴン、クリプトン及びキセノンの中から選ばれるいずれか一または複数である、半導体装置の作製方法。 In any one of claims 1 to 4,
The method for manufacturing a semiconductor device, wherein the first element is one or more selected from the group consisting of argon, krypton, and xenon. 　請求項１乃至請求項４のいずれか一において、
　前記第１の元素は、アルゴンである、半導体装置の作製方法。 In any one of claims 1 to 4,
The method for manufacturing a semiconductor device, wherein the first element is argon. 　請求項１乃至請求項４のいずれか一において、
　前記第１の元素の供給は、イオン注入法を用いる、半導体装置の作製方法。 In any one of claims 1 to 4,
The method for manufacturing a semiconductor device, wherein the first element is supplied by an ion implantation method. 　トランジスタと、第１の絶縁層と、を有し、
　前記トランジスタは、第１の導電層と、第２の導電層と、金属酸化物層と、を有し、
　前記第１の絶縁層は、前記第１の導電層上に位置し、
　前記第２の導電層は、前記第１の絶縁層上に位置し、
　前記第２の導電層及び前記第１の絶縁層は、前記第１の導電層に達する開口部を有し、
　前記金属酸化物層は、前記第１の導電層の上面、前記第１の絶縁層の側面、並びに前記第２の導電層の上面及び側面と接する領域を有し、
　前記第１の絶縁層は、前記金属酸化物層と重なる第１の領域と、前記金属酸化物層と重ならない第２の領域と、を有し、
　前記第２の領域は、第１の元素を有し、
　前記第２の領域における前記第１の元素の濃度は、前記第１の領域における前記第１の元素の濃度より高く、
　前記第１の元素は、アルゴン、クリプトン及びキセノンの中から選ばれるいずれか一または複数である、半導体装置。 a transistor and a first insulating layer;
the transistor includes a first conductive layer, a second conductive layer, and a metal oxide layer;
the first insulating layer is located on the first conductive layer;
the second conductive layer is located on the first insulating layer;
the second conductive layer and the first insulating layer have an opening that reaches the first conductive layer;
the metal oxide layer has a region in contact with an upper surface of the first conductive layer, a side surface of the first insulating layer, and an upper surface and a side surface of the second conductive layer;
the first insulating layer has a first region overlapping the metal oxide layer and a second region not overlapping the metal oxide layer;
the second region has a first element;
a concentration of the first element in the second region is higher than a concentration of the first element in the first region;
The semiconductor device, wherein the first element is one or more selected from the group consisting of argon, krypton, and xenon. 　請求項１０において、
　前記第２の領域は、前記第２の導電層と重ならない、半導体装置。 In claim 10,
The second region does not overlap the second conductive layer. 　請求項１０または請求項１１において、
　第２の絶縁層を有し、
　前記第１の導電層及び前記第１の絶縁層は、前記第２の絶縁層上に位置し、
　前記第１の絶縁層は、第３の絶縁層と、前記第３の絶縁層上の第４の絶縁層と、を有し、
　前記第２の絶縁層は、窒素を有し、
　前記第３の絶縁層は、窒素を有し、
　前記第４の絶縁層は、酸素を有し、
　前記第２の絶縁層は、前記第３の絶縁層より水素濃度が高い領域を有する、半導体装置。 In claim 10 or claim 11,
a second insulating layer;
the first conductive layer and the first insulating layer are located on the second insulating layer;
the first insulating layer has a third insulating layer and a fourth insulating layer on the third insulating layer;
the second insulating layer comprises nitrogen;
the third insulating layer contains nitrogen;
the fourth insulating layer contains oxygen;
The second insulating layer has a region having a higher hydrogen concentration than the third insulating layer.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174279A (en) * 1998-12-01 2000-06-23 Nec Corp Manufacture of thin film transistor and thin film transistor manufactured thereby
JP2002313722A (en) * 2001-01-29 2002-10-25 Semiconductor Energy Lab Co Ltd Semiconductor device manufacturing method
JP2012151455A (en) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2012178493A (en) * 2011-02-28 2012-09-13 Hitachi Ltd Method for manufacturing semiconductor device and semiconductor device
WO2020003055A1 (en) * 2018-06-29 2020-01-02 株式会社半導体エネルギー研究所 Method for fabricating semiconductor device
JP2024019141A (en) * 2022-07-29 2024-02-08 株式会社半導体エネルギー研究所 Semiconductor device and method for manufacturing semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174279A (en) * 1998-12-01 2000-06-23 Nec Corp Manufacture of thin film transistor and thin film transistor manufactured thereby
JP2002313722A (en) * 2001-01-29 2002-10-25 Semiconductor Energy Lab Co Ltd Semiconductor device manufacturing method
JP2012151455A (en) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2012178493A (en) * 2011-02-28 2012-09-13 Hitachi Ltd Method for manufacturing semiconductor device and semiconductor device
WO2020003055A1 (en) * 2018-06-29 2020-01-02 株式会社半導体エネルギー研究所 Method for fabricating semiconductor device
JP2024019141A (en) * 2022-07-29 2024-02-08 株式会社半導体エネルギー研究所 Semiconductor device and method for manufacturing semiconductor device

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