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WO2025142996A1 - 光検出装置 - Google Patents

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Publication number
WO2025142996A1
WO2025142996A1 PCT/JP2024/045854 JP2024045854W WO2025142996A1 WO 2025142996 A1 WO2025142996 A1 WO 2025142996A1 JP 2024045854 W JP2024045854 W JP 2024045854W WO 2025142996 A1 WO2025142996 A1 WO 2025142996A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
contacts
substrate
wiring
floating diffusion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/045854
Other languages
English (en)
French (fr)
Inventor
泰啓 榎本
雅之 高瀬
真知子 亀谷
弘貴 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025142996A1 publication Critical patent/WO2025142996A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors

Definitions

  • This disclosure relates to a light detection device.
  • Patent Document 1 describes arranging sensor pixels and readout circuits on separate substrates.
  • Patent Document 2 describes reducing the parasitic capacitance between the through-wires extending from the floating diffusion region in the stacking direction and the through-wires extending from the gate of the transfer transistor in the stacking direction by increasing the distance between the two through-wires mentioned above using a wiring layer provided between the two stacked substrates.
  • this disclosure provides a photodetector device that can suppress variations in parasitic capacitance.
  • the first wiring layer may be connected to the corresponding third contact and may extend to a side closer to the first contact than a connection point with the corresponding third contact.
  • the two first contacts are connected to the two floating diffusion regions;
  • the first wiring layer arranged on one end side in the one direction is arranged closer to the first contact arranged on one end side in the one direction than the other first wiring layers;
  • the first wiring layer arranged on the other end side in the one direction may be arranged to a position closer to the first contact arranged on the other end side in the one direction than the other first wiring layers.
  • the device may also include two second wiring layers that are connected to the two first contacts extending from the two floating diffusion regions in the stacking direction and that are arranged along the two first wiring layers that are arranged on one end side and the other end side of the one direction.
  • the semiconductor device may further include a fourth wiring layer connected to the first contact and disposed in a direction away from the amplifying transistor in a plan view.
  • a plurality of photoelectric conversion elements each accumulating an electric charge according to the amount of incident light; a floating diffusion region shared by the plurality of photoelectric conversion elements and holding charges transferred from the plurality of photoelectric conversion elements; a plurality of transfer transistors that transfer charges stored in the plurality of photoelectric conversion elements to the floating diffusion region; a first contact extending in a stacking direction from the floating diffusion region; a plurality of second contacts extending in a stacking direction from the gates of the plurality of transfer transistors; a plurality of first wiring layers respectively connected to the plurality of second contacts; a second wiring layer disposed along at least a part of the first wiring layers among the plurality of first wiring layers and adjusting a capacitance between the plurality of first wiring layers and the first contact; A light detection device is provided.
  • the second wiring layer may be disposed in a location that reduces variation in capacitance between the plurality of first wiring layers and the first contacts.
  • the first wiring layers are arranged around the first contact, A plurality of the second wiring layers may be disposed along two or more of the first wiring layers.
  • the second wiring layer may be disposed between two adjacent first wiring layers among the plurality of first wiring layers.
  • the second wiring layer may be disposed opposite the first contact.
  • first substrate on which the photoelectric conversion element, the transfer transistor, and the floating diffusion region are disposed; a second substrate laminated on the first substrate, on which a pixel transistor is disposed for generating a pixel signal corresponding to the charge held in the floating diffusion region;
  • the first wiring layer and the second wiring layer may be disposed in a first wiring region between the first substrate and the second substrate.
  • a first insulating layer covering the first wiring layer and the second wiring layer in the first wiring region may have a higher dielectric constant than a second insulating layer covering the third wiring layer in the second wiring region.
  • the second wiring layer may transmit a boost voltage, a power supply voltage, a ground voltage, or a signal connected to a conversion efficiency switching transistor.
  • the second wiring layer may include polysilicon, tungsten (W), copper (Cu), or aluminum (Al).
  • a plurality of photoelectric conversion elements each accumulating an electric charge according to the amount of incident light; a floating diffusion region shared by the plurality of photoelectric conversion elements and holding charges transferred from the plurality of photoelectric conversion elements; a plurality of transfer transistors that transfer charges stored in the plurality of photoelectric conversion elements to the floating diffusion region; a first substrate on which the photoelectric conversion element, the transfer transistor, and the floating diffusion region are disposed; a second substrate that is stacked on the first substrate and has a pixel transistor disposed thereon, the pixel transistor being used to generate a pixel signal corresponding to the charge held in the floating diffusion region; a plurality of contacts connecting the first substrate and the second substrate; There is provided a photodetector device, in which at least one transistor constituting the pixel transistor is disposed in a position not facing the plurality of contacts in a plan view.
  • the multiple contacts may be arranged diagonally across the pixel transistor when viewed in a plan view.
  • Each of the plurality of pixels includes the photoelectric conversion element, the floating diffusion region, and the transfer transistor, the pixel transistor includes an amplification transistor, a selection transistor, a reset transistor, and a conversion efficiency switching transistor; the reset transistor and the conversion efficiency switching transistor are connected in series or in parallel;
  • the floating diffusion region may be connected to the source of the conversion efficiency switching transistor and the gate of the amplifying transistor, or may be connected to the source of the reset transistor, the drain of the conversion efficiency switching transistor, and the gate of the amplifying transistor.
  • FIG. 1 is a diagram showing a schematic configuration of a light detection device according to the present disclosure.
  • 1 is a circuit diagram of a pixel circuit according to the present disclosure.
  • FIG. 2 is a diagram showing an example of a vertical cross-sectional configuration of a light detection device according to the present disclosure.
  • FIG. 2 is a planar layout diagram of a first substrate and an intermediate layer of the photodetector according to the first embodiment.
  • FIG. 11 is a planar layout diagram of a first substrate and an intermediate layer of a photodetector according to a second embodiment.
  • FIG. 11 is a planar layout diagram of a first substrate and an intermediate layer of a photodetector according to a third embodiment.
  • FIG. 13 is a layout diagram showing a first substrate, an intermediate layer, and a second substrate of a photodetector according to a fourth embodiment in a plan view.
  • FIG. 13 is a planar layout diagram of a first substrate and an intermediate layer of a photodetector according to a fifth embodiment.
  • FIG. 13 is a layout diagram of a second substrate of the photodetector according to the fifth embodiment.
  • 10A is a cross-sectional view taken along line AA in FIG. 8
  • FIG. 10B is a cross-sectional view taken along line BB in FIG. 13 is a diagram showing parasitic capacitances between an FD wiring layer, a TG wiring layer, and an adjustment wiring layer.
  • FIG. 13 is a layout diagram of a second substrate of the photodetector according to the sixth embodiment.
  • FIG. 11 is a layout diagram of a second substrate of a photodetector according to a comparative example.
  • 18B is a cross-sectional view taken along line AA in FIG. 18A.
  • 13 is a diagram for explaining the positional relationship between an amplifying transistor and a TG contact when the amplifying transistor and the selection transistor are arranged horizontally.
  • FIG. 11 is a layout diagram of a second substrate of a photodetector according to a comparative example.
  • 18B is a cross-sectional view taken along line AA in FIG. 18A.
  • the light detection device will be described with reference to the drawings.
  • the following description will focus on the main components of the light detection device, but the light detection device may have components and functions that are not shown or described.
  • the following description does not exclude components and functions that are not shown or described.
  • FIG. 1 is a diagram showing a schematic configuration of a light detection device 1 according to the present disclosure.
  • the light detection device 1 includes three substrates, namely, a first substrate 10, a second substrate 20, and a third substrate 30.
  • the structure of the light detection device 1 is a three-dimensional structure formed by bonding together three substrates, the first substrate 10, the second substrate 20, and the third substrate 30.
  • the first substrate 10, the second substrate 20, and the third substrate 30 are stacked in the order of description.
  • the first substrate 10 is the topmost first layer
  • the second substrate 20 is the second layer
  • the third substrate 30 is the bottommost third layer.
  • the upper surface of the first substrate 10 is a light incidence surface.
  • the first substrate 10 includes a semiconductor substrate 11 and a plurality of sensor pixels 12 that perform photoelectric conversion.
  • the sensor pixels 12 will be simply referred to as pixels.
  • the semiconductor substrate 11 has a plurality of pixels 12. These pixels 12 are arranged in a matrix (two-dimensional array) within a pixel region 13 in the first substrate 10.
  • Each pixel 12 has a photoelectric conversion element and a transfer transistor, as described below.
  • a pixel circuit is connected to each pixel 12.
  • the second substrate 20 includes a semiconductor substrate 21, a pixel circuit 22 that outputs pixel signals, a plurality of pixel drive lines 23 extending in the row direction, and a plurality of vertical signal lines 24 extending in the column direction.
  • the semiconductor substrate 21 has one pixel circuit 22 for every four pixels 12. This pixel circuit 22 outputs a pixel signal based on the charge output from the pixel 12.
  • the pixel circuit 22 is also called a readout circuit.
  • the third substrate 30 includes a semiconductor substrate 31 and a logic circuit 32 that processes pixel signals.
  • the semiconductor substrate 31 includes a logic circuit 32.
  • the logic circuit 32 includes, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36.
  • the logic circuit 32 outputs the output voltage Vout for each pixel 12 to the outside.
  • a low-resistance region made of silicide such as CoSi2 or NiSi formed using a salicide (Self Aligned Silicide) process may be formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the vertical drive circuit 33 selects multiple pixels 12 in sequence, row by row.
  • the column signal processing circuit 34 performs, for example, correlated double sampling (CDS) processing on the pixel signals output from each pixel 12 in the row selected by the vertical drive circuit 33. For example, the column signal processing circuit 34 extracts the signal level of each pixel signal by performing CDS processing, and holds pixel data corresponding to the amount of light received by each pixel 12.
  • CDS correlated double sampling
  • the horizontal drive circuit 35 for example, sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside.
  • Each pixel 12 that performs phase difference detection (hereinafter, sometimes referred to as a phase difference detection pixel 12) has a photoelectric conversion element PD and a transfer transistor TR.
  • the photoelectric conversion element PD is, for example, a photodiode.
  • the pixel circuit 22 shared by the eight pixels 12 has an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and a conversion efficiency switching transistor FDG.
  • the conversion efficiency switching transistor FDG may be omitted.
  • the transistors constituting the pixel circuit 22 may be collectively referred to as pixel transistors.
  • the pixel transistors are composed of, for example, NMOS (N-type Metal Oxide Semiconductor) transistors.
  • the amplification transistor AMP and the selection transistor SEL form a source follower circuit.
  • the gate of the amplification transistor AMP is connected to two floating diffusion regions FD and to the source of the conversion efficiency switching transistor FDG.
  • the conversion efficiency switching transistor FDG is a transistor that switches the photoelectric conversion efficiency and may be omitted.
  • the drain of the conversion efficiency switching transistor FDG is connected to the source of the reset transistor RST.
  • the drain of the reset transistor RST and the drain of the amplification transistor AMP are connected to a power supply voltage node.
  • the source of the amplification transistor AMP is connected to the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is connected to a vertical signal line VSL.
  • the vertical signal lines VSL extend in the second direction (column direction) and are arranged at a predetermined interval in the first direction (row direction).
  • a current source 14 is connected to each vertical signal line VSL.
  • the two floating diffusion regions FD in each pixel circuit 22 in the Recta structure may be referred to as FD1 and FD2.
  • FIG. 3 is a diagram showing an example of a longitudinal sectional configuration (vertical sectional configuration) of the photodetector 1 according to the present disclosure.
  • the light detection device 1 is configured by stacking a first substrate 10, a second substrate 20, and a third substrate 30 in the order shown, and further includes a color filter 40 and a light receiving lens 50 on the back side (light incident surface side) of the first substrate 10.
  • a color filter 40 and a light receiving lens 50 are each provided for each pixel 12.
  • the light detection device 1 is a back-illuminated type.
  • the first substrate 10 is formed by laminating an insulating layer 46 on a semiconductor substrate 11.
  • the insulating layer 46 is also called an interlayer insulating layer.
  • the insulating layer 46 is provided in the gap between the semiconductor substrate 11 and a semiconductor substrate 21, which will be described later.
  • the semiconductor substrate 11 is composed of a silicon substrate.
  • the semiconductor substrate 11 has a p-well layer 42, for example, in a part of the surface and in its vicinity, and has a photodiode PD of a different conductivity type from the p-well layer 42 in the other region (region deeper than the p-well layer 42).
  • the p-well layer 42 is composed of a p-type semiconductor region.
  • the photodiode PD is composed of a semiconductor region of a different conductivity type (specifically, n-type) from the p-well layer 42.
  • the semiconductor substrate 11 has a floating diffusion region FD in the p-well layer 42 as a semiconductor region of a different conductivity type (specifically, n-type) from the p-well layer 42.
  • one floating diffusion region FD has four adjacent diffusion layers (floating diffusion layers) FDa and one connection layer FDb.
  • a diffusion layer FDa is provided for each photodiode PD, and the individual diffusion layers FDa of the four adjacent photodiodes PD are electrically connected by one connection layer FDb.
  • the connection layer FDb is positioned above each diffusion layer FDa so as to be in contact with each diffusion layer FDa, and is provided in the insulating layer 46.
  • This connection layer FDb is formed from the same material (e.g., polysilicon) as the transfer gate TG.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each pixel 12, and furthermore, a floating diffusion region FD and a well tap WT are shared by four pixels 12.
  • the transfer transistor TR, the floating diffusion region FD and the well tap WT are provided on the front surface side (the side opposite to the light incident surface side, the second substrate 20 side) of the semiconductor substrate 11.
  • the well tap WT is electrically connected to the p-well layer 42 (for example, a well contact formed in the p-well layer 42).
  • the color filter 40 is provided on the back surface side of the semiconductor substrate 11.
  • the color filter 40 is provided, for example, in contact with the back surface of the semiconductor substrate 11 and in a position facing the pixels 12.
  • the light receiving lens 50 is provided, for example, in contact with the back surface of the color filter 40 and in a position facing the pixels 12 via the color filter 40.
  • the second substrate 20 is formed by laminating an insulating layer 52 on a semiconductor substrate 21.
  • the insulating layer 52 is also called an interlayer insulating layer.
  • the insulating layer 52 is provided in the gap between the semiconductor substrate 21 and a semiconductor substrate 31, which will be described later.
  • the semiconductor substrate 21 is formed of a silicon substrate.
  • the second substrate 20 has one pixel circuit 22 for every four pixels 12 (see Figures 2 and 3).
  • the pixel circuits 22 are provided on the back side (first substrate 10 side) of the semiconductor substrate 21.
  • the second substrate 20 is bonded to the first substrate 10 with the back side of the semiconductor substrate 21 facing the front side of the semiconductor substrate 11. In other words, the second substrate 20 is bonded to the first substrate 10 face-to-back.
  • the second substrate 20 further includes an insulating layer 53 that penetrates the semiconductor substrate 21 in the same layer as the semiconductor substrate 21.
  • the insulating layer 53 is also called an interlayer insulating layer.
  • the insulating layer 53 is provided so as to cover the side surfaces of the through wiring 54 described below.
  • the laminate consisting of the first substrate 10 and the second substrate 20 has an interlayer insulating layer 51 including insulating layers 46, 52, and 53, and a through-wire 54 provided within the interlayer insulating layer 51.
  • the laminate has one through-wire 54 for every four pixels 12.
  • the through-wire 54 extends in the normal direction of the semiconductor substrate 21, and is provided by penetrating a portion of the interlayer insulating layer 51 including the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by the through-wire 54.
  • the through-wire 54 is, for example, a through contact for the floating diffusion region FD (FD1 to FD4).
  • FIG. 26 is a plan view showing a third example of a pixel structure applicable to the photodetector 1 according to the first to sixth embodiments.
  • the pixel structure according to the third example is called a square pixel structure.
  • each pixel 12 has a transfer transistor TR, and a TG contact TGC is arranged extending from each transfer gate of each transfer transistor TR to the intermediate layer 70.
  • the pixel circuit 22 may have a circuit configuration in which the reset transistor RST and the conversion efficiency switching transistor FDG are connected in series as shown in FIG. 16, or may have a circuit configuration in which the reset transistor RST and the conversion efficiency switching transistor FDG are connected in parallel as shown in FIG. 17.
  • the layout of the first substrate 10 is the same when the reset transistor RST and the conversion efficiency switching transistor FDG are connected in series as compared to when they are connected in parallel, but the layout of the second substrate 20 is different.
  • the pixel circuit 22 in the photodetector 1 may have a circuit configuration in which the conversion efficiency switching transistor FDG is omitted from the circuit configuration of FIG. 2, FIG. 16, or FIG. 17.
  • FIG. 29 is a layout diagram of the second substrate 20 for one pixel block shown in FIG. 28.
  • the layout in FIG. 29 is an example, and various modifications are possible.
  • FIG. 30 is a layout diagram of the photodetector 1 according to the tenth embodiment.
  • FIG. 31 is a cross-sectional view taken along line A-A' in FIG. 30.
  • the photodetector 1 includes two first contacts FDC1 that are connected to two floating diffusion regions FD spaced apart along the first direction X and extend in the stacking direction, two first wiring layers FDW that are connected to the first contacts FDC1, a second wiring layer SHW that is arranged between the two first wiring layers FDW, a plurality of second contacts FDC2 that extend in the stacking direction from the two first wiring layers FDW, and a third contact SHC that extends in the stacking direction from the second wiring layer SHW.
  • the first wiring layer FDW may be referred to as the FD wiring layer
  • the second wiring layer SHW may be referred to as the shield layer.
  • the second wiring layer SHW shield layer
  • the shield layer is provided to prevent capacitive coupling between two floating diffusion regions FD adjacent in the first direction X.
  • the floating diffusion region FD in the tenth embodiment is shared by multiple photoelectric conversion elements and holds the charges transferred from the multiple photoelectric conversion elements.
  • the photodetector 1 includes a first substrate 10, an intermediate layer 70, and a second substrate 20, which are stacked together, as in FIG. 3.
  • Two floating diffusion regions FD adjacent to each other in the first direction X are arranged in the first substrate 10.
  • the first contact FDC1, the first wiring layer FDW, and the second wiring layer SHW are arranged in the intermediate layer 70.
  • the second contact FDC2 and the third contact SHC are arranged in the second substrate 20.
  • the intermediate layer 70 may be referred to as the wiring region 70.
  • the wiring region 70 mainly wiring layers and contacts for various signals transmitted and received between the first substrate 10 and the second substrate 20 are arranged.
  • the photodetector 1 includes two or more floating diffusion regions FD arranged along the first direction X, but below, two floating diffusion regions FD adjacent to each other in the first direction X and the structure around them will be described. Similar structures are repeatedly arranged along the first direction X.
  • the two first wiring layers FDW and the second wiring layer SHW connected to the two first contacts FDC1 adjacent in the first direction X are arranged along the first direction X. More specifically, the two first wiring layers FDW and at least a portion of the second wiring layer SHW are arranged in a line along the first direction X.
  • the second wiring layer SHW is set to, for example, a predetermined voltage.
  • the predetermined voltage is arbitrary, but is, for example, a power supply voltage.
  • Two first wiring layers FDW adjacent to each other in the first direction X are electrically connected to two floating diffusion regions FD via two first contacts FDC1 extending in the stacking direction. By arranging the second wiring layer SHW between the two first wiring layers FDW, capacitive coupling between the two first wiring layers FDW can be prevented.
  • the second wiring layer SHW extends in a second direction Y intersecting the first direction X.
  • the third contact SHC extending from the second wiring layer SHW in the stacking direction may be a columnar shape extending in the stacking direction, or a wall shape extending in the stacking direction and the second direction Y. In other words, the shape of the third contact SHC is arbitrary.
  • the second wiring layer SHW is, for example, a polysilicon layer. Note that the material of the second wiring layer SHW is not limited to a polysilicon layer.
  • FIG. 32A is a diagram showing a first example of the cross-sectional shape of the third contact SHC according to the tenth embodiment
  • FIG. 32B is a diagram showing a second example of the cross-sectional shape of the third contact SHC.
  • the third contact SHC has a wall-like structure extending in the second direction Y and the stacking direction. This results in the second wiring layer SHW and the third contact SHC being disposed between two floating diffusion regions FD, two first contacts FDC1, two first wiring layers FDW, and two second contacts FDC2 that are adjacent to each other in the first direction X, thereby preventing capacitive coupling between the two floating diffusion regions FD, two first contacts FDC1, two first wiring layers FDW, and two second contacts FDC2.
  • the second example shown in FIG. 32B has multiple third contacts SHC that are connected at a distance to the second wiring layer SHW extending in the second direction Y and extend in the stacking direction. There is no limit to the number and spacing of the third contacts SHC. These third contacts SHC have a columnar structure. These third contacts SHC and the second wiring layer SHW are arranged between two floating diffusion regions FD, two first contacts FDC1, two first wiring layers FDW, and multiple second contacts FDC2 that are adjacent to each other in the first direction X. This makes it possible to prevent capacitive coupling between the two floating diffusion regions FD, two first contacts FDC1, two first wiring layers FDW, and two second contacts FDC2.
  • FIG. 33 is a layout diagram of a photodetector 1 according to a modified example of the tenth embodiment
  • FIG. 34 is a cross-sectional view along line A-A' in FIG. 33.
  • the photodetector 1 according to the modified example shown in FIGS. 33 and 34 has a different structure of the second wiring layer SHW and the third contact SHC from those in FIGS. 30 and 31.
  • Two second wiring layers SHW are arranged between two first wiring layers FDW adjacent to each other in the first direction X. These two second wiring layers SHW are electrically connected to different transfer gates TRG (TRG4 in this case) via different fourth contacts TGC. Two third contacts SHC extending in the stacking direction are connected to these two second wiring layers SHW.
  • At least a portion of the two first wiring layers FDW and the two second wiring layers SHW are arranged in a line along the first direction X.
  • the floating diffusion region FD and the transfer gate TRG are disposed on the first substrate 10.
  • the first contact FDC1 connected to the floating diffusion region FD, the first wiring layer FDW connected to the first contact FDC1, the fourth contact TGC connected to the transfer gate TRG, and the second wiring layer SHW connected to the fourth contact TGC are disposed on the intermediate layer 70.
  • the second contact FDC2 connected to the first wiring layer FDW and the third contact SHC connected to the second wiring layer SHW are disposed on the second substrate 20.
  • the second wiring layer SHW is connected to the transfer gate TRG via the fourth contact TGC, and therefore has the same potential as the transfer gate TRG.
  • the fourth contact TGC, the second wiring layer SHW (shield layer), and the third contact SHC are disposed between two floating diffusion regions FD adjacent in the first direction X, and therefore capacitive coupling between these two floating diffusion regions FD can be prevented.
  • the third contact SHC connected to the second wiring layer SHW in one modified example has, for example, the same structure and arrangement as those in FIG. 32A or FIG. 32B.
  • a second wiring layer SHW shield layer
  • a third contact SHC extending from the second wiring layer SHW in the stacking direction is arranged between two second contacts FDC2 extending from the two first wiring layers FDW in the stacking direction.
  • the second wiring layer SHW and the third contact SHC are set to, for example, a predetermined potential or the same potential as the transfer gate TRG.
  • the technology disclosed herein can be applied to a variety of products.
  • the technology disclosed herein may be realized as a device mounted on any type of moving object, such as an automobile, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc.
  • FIG. 35 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the microcomputer 12051 can also output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control

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Abstract

［課題］寄生容量のばらつきを抑制可能な光検出装置を提供する。 ［解決手段］光検出装置は、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、前記浮遊拡散領域から積層方向に延びる第１コンタクトと、前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、を備え、前記複数の第１配線層のうち、一部の前記第２コンタクトに接続される第１配線層は、その他の前記第２コンタクトに接続される第１配線よりも、前記第１コンタクトに近い場所まで延びる。

Description

光検出装置
　本開示は、光検出装置に関する。
　光検出装置の小型化と画素の高密度化を実現するために、三次元構造の光検出装置が提案されている（特許文献１、２参照）。特許文献１には、センサ画素と読出し回路を別々の基板に配置することが記載されている。特許文献２には、浮遊拡散領域から積層方向に延びる貫通配線と、転送トランジスタのゲートから積層方向に延びる貫通配線との寄生容量を低減するために、積層された２つの基板の間に設けられる配線層を利用して、上述した２つの貫通配線の距離を離して寄生容量の削減を図ることが記載されている。
国際公開２０２０／１８９４７３号 国際公開２０１９／１３０７０２号
　しかしながら、特許文献１と特許文献２では、複数の画素で一つの浮遊拡散領域を共有する場合に、複数の転送トランジスタのゲートから積層方向に延びる複数の貫通配線と、浮遊拡散領域から積層方向に延びる貫通配線との寄生容量が変動することを念頭に置いていない。
　そこで、本開示では、寄生容量のばらつきを抑制可能な光検出装置を提供するものである。
　上記の課題を解決するために、本開示によれば、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、を備え、
　前記複数の第１配線層のうち、一部の前記第２コンタクトに接続される第１配線層は、その他の前記第２コンタクトに接続される第１配線よりも、前記第１コンタクトに近い場所まで延びる、光検出装置が提供される。
　前記複数の第１配線層から積層方向に延びる複数の第３コンタクトを備え、
　前記第１配線層は、対応する前記第３コンタクトに接続されるとともに、対応する前記第３コンタクトとの接続箇所よりも前記第１コンタクトに近い側まで延びてもよい。
　前記複数の第２コンタクトのうち、少なくとも２以上の第２コンタクトは、一方向に配置されており、
　前記一方向の両側に配置された２つの前記第２コンタクトに接続される２つの前記第１配線層は、他の前記第２コンタクトに接続される前記第１配線層よりも、前記第１コンタクトに近い場所まで延びてもよい。
　前記複数の光電変換素子で共有され、前記一方向に配置される２つの前記浮遊拡散領域を備え、
　前記２つの浮遊拡散領域には、２つの前記第１コンタクトが接続され、
　前記一方向の一端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の一端側に配置される前記第１コンタクトに近い場所まで配置され、
　前記一方向の他端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の他端側に配置される前記第１コンタクトに近い場所まで配置されてもよい。
　前記２つの浮遊拡散領域から積層方向に延びる２つの前記第１コンタクトのそれぞれに接続され、前記一方向の一端側及び他端側に配置される２つの前記第１配線層に沿って配置される２つの第２配線層を備えてもよい。
　前記２つの第２配線層同士を接続する第４コンタクトを備えてもよい。
　前記浮遊拡散領域の保持電荷に応じた画素信号を生成する増幅トランジスタと、
　前記第１コンタクトに接続されるとともに、平面視で前記増幅トランジスタから遠ざかる方向に配置される第４配線層と、を備えてもよい。
　本開示によれば、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、
　前記複数の第１配線層のうち、少なくとも一部の前記第１配線層に沿って配置され、前記複数の第１配線層と前記第１コンタクトとの間の容量を調整する第２配線層と、を備える、
　光検出装置が提供される。
　前記第２配線層は、前記複数の第１配線層と前記第１コンタクトとの間の容量のばらつきが低減される箇所に配置されてもよい。
　前記複数の第１配線層は、前記第１コンタクトの周囲に配置されており、
　２以上の前記第１配線層に沿って、複数の前記第２配線層が配置されてもよい。
　前記第２配線層は、前記複数の第１配線層のうち、互いに隣り合う２つの前記第１配線層の間に配置されてもよい。
　前記第２配線層は、前記第１コンタクトに対向する箇所に配置されてもよい。
　前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、を備え、
　前記第１配線層及び前記第２配線層は、前記第１基板と前記第２基板との間の第１配線領域に配置されてもよい。
　前記第２基板の前記第１基板と反対側に配置され、第３配線層を有する第２配線領域を備え、
　前記第１配線領域における前記第１配線層及び前記第２配線層を覆う第１絶縁層の誘電率は、前記第２配線領域における前記第３配線層を覆う第２絶縁層の誘電率よりも高くてもよい。
　前記第２配線層は、昇圧電圧、電源電圧、接地電圧、又は変換効率切替トランジスタに接続される信号を伝送してもよい。
　前記第２配線層は、ポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、又はアルミニウム（Ａｌ）を含んでもよい。
　本開示によれば、それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、
　前記第１基板と前記第２基板とを接続する複数のコンタクトと、を備え、
　前記画素トランジスタを構成する少なくとも一つのトランジスタは、平面視したときに前記複数のコンタクトと対向しない場所に配置される、光検出装置が提供される。
　前記画素トランジスタの配置領域は、平面視で矩形形状であり、
　前記画素トランジスタを構成する少なくとも一つのトランジスタは、このトランジスタの配置領域のすべての辺が前記複数のコンタクトに対向しない場所に配置されてもよい。
　前記複数のコンタクトは、平面視したときに前記画素トランジスタの対角方向に配置されてもよい。
　前記浮遊拡散領域及び画素トランジスタを共有する複数の画素と、
　前記複数の画素のそれぞれは、前記光電変換素子、前記浮遊拡散領域、及び前記転送トランジスタを有し、
　前記画素トランジスタは、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、及び変換効率切替トランジスタを有し、
　前記リセットトランジスタ及び前記変換効率切替トランジスタは、直列又は並列に接続され、
　前記浮遊拡散領域は、前記変換効率切替トランジスタのソース及び前記増幅トランジスタのゲートに接続されるか、又は前記リセットトランジスタのソース、前記変換効率切替トランジスタのドレイン、及び前記増幅トランジスタのゲートに接続されてもよい。
本開示に係る光検出装置の概略構成を示す図。 本開示に係る画素回路の回路図。 本開示に係る光検出装置の縦断面構成の一例を示す図。 第１の実施形態に係る光検出装置の第１基板及び中間層を平面視したレイアウト図。 第２の実施形態に係る光検出装置の第１基板及び中間層を平面視したレイアウト図。 第３の実施形態に係る光検出装置の第１基板及び中間層を平面視したレイアウト図。 第４の実施形態に係る光検出装置の第１基板、中間層及び第２基板を平面視したレイアウト図。 第５の実施形態に係る光検出装置の第１基板及び中間層を平面視したレイアウト図。 第５の実施形態に係る光検出装置の第２基板のレイアウト図。 図１０Ａは図８のＡ－Ａ線方向の断面図、図１０Ｂは図９のＢ－Ｂ線方向の断面図。 ＦＤ配線層、ＴＧ配線層、及び調整用配線層の間の寄生容量を示す図。 第１変形例に係る調整用配線層の配置場所及び寄生容量を示す図。 第２変形例に係る調整用配線層の配置場所及び寄生容量を示す図。 調整用配線層の形状及びサイズの種々の変形例を示す図。 第３変形例に係る調整用配線層の配置場所及び寄生容量を示す図。 第５の実施形態に係る光検出装置の画素回路の回路図。 第５の実施形態の一変形例に係る光検出装置の画素回路の回路図。 第６の実施形態に係る光検出装置の第２基板のレイアウト図。 一比較例に係る光検出装置の第２基板のレイアウト図。 図１８ＡのＡ－Ａ線方向の断面図。 図１８ＢのＢ－Ｂ線方向の断面図。 増幅トランジスタと選択トランジスタを横置きした場合のレイアウト図。 増幅トラジスタと選択トランジスタを縦置きした場合のレイアウト図。 増幅トランジスタと選択トランジスタを横置きする場合の増幅トランジスタとＴＧコンタクトとの位置関係を説明する図。 増幅トランジスタと選択トランジスタを縦置きする場合の増幅トランジスタとＴＧコンタクトとの位置関係を説明する図。 プレーナ型の画素トランジスタの構造を示す斜視図。 フィン型の画素トランジスタの構造を示す斜視図。 ＧＡＡ型の画素トランジスタの構造を示す斜視図。 Ｌ型の転送トランジスタの構造を示す平面図。 第１～第６の実施形態に係る光検出装置に適用可能な画素構造の第１例を示す平面図。 第１～第６の実施形態に係る光検出装置に適用可能な画素構造の第２例を示す平面図。 第１～第６の実施形態に係る光検出装置に適用可能な画素構造の第３例を示す平面図。 リセットトランジスタと変換効率切替トランジスタを直列に接続した場合の第２基板のレイアウト図。 リセットトランジスタと変換効率切替トランジスタを並列に接続した場合の第２基板のレイアウト図。 第１～第６の実施形態に係る光検出装置に適用可能なＲｅｃｔａ構造の１画素ブロック分の画素回路の回路構成の一変形例を示す回路図。 図２８に示す１画素ブロック分の第２基板のレイアウト図。 第１０の実施形態に係る光検出装置のレイアウト図。 図３０のＡ－Ａ’線方向の断面図。 第１０の実施形態に係る第３コンタクトの横断面形状の第１例を示す図。 第３コンタクトの横断面形状の第２例を示す図。 第１０の実施形態の一変形例に係る光検出装置のレイアウト図。 図３３のＡ－Ａ’線方向の断面図。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、光検出装置の実施形態について説明する。以下では、光検出装置の主要な構成部分を中心に説明するが、光検出装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（光検出装置の概略構成）
　図１は本開示に係る光検出装置１の概略構成を示す図である。図１に示すように、光検出装置１は、３枚の基板、すなわち、第１基板１０と、第２基板２０と、第３基板３０とを備える。この光検出装置１の構造は、第１基板１０、第２基板２０および第３基板３０の３枚の基板を貼り合わせて構成された３次元構造である。第１基板１０、第２基板２０および第３基板３０は、この記載順に積層されている。第１基板１０が最上層の１層目であり、第２基板２０が２層目であり、第３基板３０が最下層の３層目である。第１基板１０の上面は光入射面である。
　第１基板１０は、半導体基板１１と、光電変換を行う複数のセンサ画素１２とを備える。以下では、センサ画素１２を単に画素と呼ぶ。半導体基板１１は、複数の画素１２を有する。これらの画素１２は、第１基板１０における画素領域１３内に行列状（二次元アレイ状）に配列される。各画素１２は、後述するように、光電変換素子と転送トランジスタを有する。各画素１２には、画素回路が接続される。
　第２基板２０は、半導体基板２１と、画素信号を出力する画素回路２２と、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを備える。半導体基板２１は、４つの画素１２ごとに１つの画素回路２２を有する。この画素回路２２は、画素１２から出力された電荷に基づく画素信号を出力する。画素回路２２は、読出回路とも呼ばれる。
　第３基板３０は、半導体基板３１と、画素信号を処理するロジック回路３２とを備える。半導体基板３１は、ロジック回路３２を有する。このロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有する。
　ロジック回路３２は、画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。なお、ロジック回路３２においては、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
　垂直駆動回路３３は、例えば、複数の画素１２を行単位で順に選択する。
　カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各画素１２から出力される画素信号に対し、相関二重サンプリング（Correlated　Double　Sampling：ＣＤＳ）処理を施す。例えば、カラム信号処理回路３４は、ＣＤＳ処理の実行により各画素信号の信号レベルを抽出し、各画素１２の受光量に応じた画素データを保持する。
　水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。
　システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
　（画素回路の一例）
　次に、本開示に係る画素回路の一例について図２を参照して説明する。図２は本開示に係る画素回路の回路図である。
　本開示に係る光検出装置１は、複数の画素１２で１つの画素回路２２を共有する。図２は、２×４＝８画素で１つの画素回路２２を共有する画素構造の一例を示す。なお、１つの画素回路２２を共有する画素１２の数は任意であり、必ずしも図２の構成である必要はない。
　図２の画素構造は、第１方向（例えば水平方向）に隣り合う２つの画素１２で位相差検出を行い、かつ２×２画素１２で１つの浮遊拡散領域（フローティングディフュージョン）ＦＤを共有し、かつ２×４画素で１つの画素回路２２を共有する。図２の画素構造は、Ｒｅｃｔａ構造と呼ばれる。
　位相差検出を行う各画素１２（以下、位相差検出画素１２と呼ぶことがある）は、光電変換素子ＰＤと転送トランジスタＴＲを有する。光電変換素子ＰＤは、例えばフォトダイオードである。
　８つの画素１２で共有される画素回路２２は、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、変換効率切替トランジスタＦＤＧと、を有する。変換効率切替トランジスタＦＤＧは省略してもよい。本明細書では、画素回路２２を構成する各トランジスタを総称して画素トランジスタと呼ぶことがある。画素トランジスタは、例えばＮＭＯＳ（N-type Metal Oxide Semiconductor）トランジスタで構成される。
　増幅トランジスタＡＭＰと選択トランジスタＳＥＬは、ソースフォロワ回路を構成する。増幅トランジスタＡＭＰのゲートには、２つの浮遊拡散領域ＦＤが接続されるとともに、変換効率切替トランジスタＦＤＧのソースが接続される。変換効率切替トランジスタＦＤＧは、光電変換効率を切り替えるトランジスタであり、省略してもよい。変換効率切替トランジスタＦＤＧのドレインには、リセットトランジスタＲＳＴのソースが接続される。リセットトランジスタＲＳＴのドレインと増幅トランジスタＡＭＰのドレインは電源電圧ノードに接続される。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続される。選択トランジスタＳＥＬのソースは垂直信号線ＶＳＬに接続される。垂直信号線ＶＳＬは、第２方向（列方向）に延びており、第１方向（行方向）に所定の間隔で配置される。各垂直信号線ＶＳＬには、電流源１４が接続される。本明細書では、Ｒｅｃｔａ構造における各画素回路２２内の２つの浮遊拡散領域ＦＤをＦＤ１、ＦＤ２と呼ぶことがある。
　（光検出装置１の断面構造）
　図３は、本開示に係る光検出装置１の縦断面構成（垂直方向の断面構成）の一例を示す図である。
　図３に示すように、光検出装置１は、第１基板１０、第２基板２０および第３基板３０をこの記載順で積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備える。カラーフィルタ４０および受光レンズ５０はそれぞれ、例えば画素１２ごとに１つずつ設けられる。つまり、光検出装置１は、裏面照射型である。
　第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成される。絶縁層４６は層間絶縁層とも呼ばれる。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられる。
　半導体基板１１は、シリコン基板で構成される。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のフォトダイオードＰＤを有する。ｐウェル層４２は、ｐ型の半導体領域で構成される。フォトダイオードＰＤは、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成される。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、浮遊拡散領域ＦＤを有する。
　図３の例では、１つの浮遊拡散領域ＦＤは、隣接する４つの拡散層（浮遊拡散層）ＦＤａと、１つの接続層ＦＤｂとを有する。拡散層ＦＤａは、フォトダイオードＰＤごとに設けられており、隣接する４つのフォトダイオードＰＤの個々の拡散層ＦＤａが１つの接続層ＦＤｂにより電気的に接続されている。接続層ＦＤｂは、各拡散層ＦＤａの上方に各拡散層ＦＤａに接触するように位置付けられ、絶縁層４６中に設けられる。この接続層ＦＤｂは、転送ゲートＴＧと同じ材料（例えば、ポリシリコン）により形成されている。
　第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲを画素１２ごとに有しており、さらに、浮遊拡散領域ＦＤおよびウェルタップＷＴを４つの画素１２で共有する。転送トランジスタＴＲ、浮遊拡散領域ＦＤおよびウェルタップＷＴは、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に設けられる。ウェルタップＷＴは、ｐウェル層４２（例えば、ｐウェル層４２に形成されたウェルコンタクト）に電気的に接続されている。
　第１基板１０は、各画素１２を分離する素子分離部４３を有する。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延伸するように形成されている。素子分離部４３は、互いに隣接する２つの画素１２の間に設けられる。素子分離部４３は、互いに隣接する画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成される。素子分離部４３は、例えば、半導体基板１１を貫通しており（フルトレンチ）、隣り合う２つ以上の画素１２の間を電気的に完全に分離する。
　カラーフィルタ４０は、半導体基板１１の裏面側に設けられる。カラーフィルタ４０は、例えば、半導体基板１１の裏面に接し、画素１２と対向する位置に設けられる。受光レンズ５０は、例えば、カラーフィルタ４０の裏面に接し、カラーフィルタ４０を介して画素１２と対向する位置に設けられる。
　第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成される。絶縁層５２は、層間絶縁層とも呼ばれる。絶縁層５２は、半導体基板２１と、後述の半導体基板３１との間隙に設けられる。半導体基板２１は、シリコン基板で構成される。
　第２基板２０は、４つの画素１２ごとに、１つの画素回路２２を有する（図２や図３参照）。画素回路２２は、半導体基板２１の裏面側（第１基板１０側）の部分に設けられる。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。
　第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有する。絶縁層５３は、層間絶縁層とも呼ばれる。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられる。
　第１基板１０および第２基板２０からなる積層体は、上述したように、絶縁層４６、絶縁層５２、及び絶縁層５３を含む層間絶縁層５１と、層間絶縁層５１内に設けられた貫通配線５４を有する。上記の積層体は、４つの画素１２ごとに、１つの貫通配線５４を有する。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁層５１のうち、絶縁層５３を含む箇所を貫通して設けられる。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。この貫通配線５４は、例えば、浮遊拡散領域ＦＤ（ＦＤ１～ＦＤ４）用の貫通コンタクトである。
　第１基板１０および第２基板２０からなる積層体は、層間絶縁層５１内に設けられた他の貫通配線（不図示）も有する。この貫通配線も、上記の貫通配線５４と同様、半導体基板２１の法線方向に延びており、層間絶縁層５１のうち、絶縁層５３と同じ構成の絶縁層を含む箇所を貫通して設けられる。第１基板１０および第２基板２０は、貫通配線によって互いに電気的に接続されている。この貫通配線は、例えば、転送ゲートＴＧ用の貫通コンタクトや、ウェルタップＷＴ用の貫通コンタクトなどである。
　第２基板２０は、例えば、絶縁層５２内に、画素回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有する。さらに、第２基板２０は、例えば、絶縁層５２上に配線層５６を有する。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素１２駆動線２３および複数の垂直信号線２４を有する。配線層５６は、さらに、例えば、絶縁層５７内に接続配線５５を浮遊拡散領域ＦＤごとに有する。接続配線５５は、浮遊拡散領域ＦＤに接続された貫通配線５４に電気的に接続されている。
　ここで、浮遊拡散領域ＦＤ用の貫通コンタクトとして機能する貫通配線５４の総数は、第１基板１０に含まれる画素１２の総数よりも少なく、例えば、浮遊拡散領域ＦＤを共有する画素１２の数が４であるため、第１基板１０に含まれる画素１２の総数の１／４倍となっている。同様に、転送ゲートＴＧ用の貫通コンタクトとして機能する貫通配線（不図示）の総数、また、ウェルタップＷＴ用の貫通コンタクトとして機能する貫通配線（不図示）の総数は、例えば、第１基板１０に含まれる画素１２の総数の１／４倍となっている。
　配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有する。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。各パッド電極５８は、例えば、画素１２駆動線２３および垂直信号線２４ごとに１つずつ設けられる。
　第３基板３０は、例えば、半導体基板３１上に層間絶縁層６１を積層して構成される。半導体基板３１は、シリコン基板で構成される。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。
　第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。この第３基板３０は、例えば、層間絶縁層６１上に配線層６２を有する。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４とを有する。各パッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。なお、パッド電極６４は、必ずしも複数でなくてもよい。
　第３基板３０および第２基板２０は、各パッド電極５８、６４同士の接合によって、互いに電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
　（第１の実施形態）
　上述したように、第１基板１０と第２基板２０の間には、絶縁層（層間絶縁層）４６が配置される。本明細書では、絶縁層４６を中間層７０と呼ぶことがある。図３に示す光検出装置１の断面構造では、中間層７０に配置されるすべての配線層７１の層高さ（以下、レイヤと呼ぶ）を同じにしている。中間層７０には、浮遊拡散領域ＦＤに電気的に接続されるＦＤ配線層ＦＤＷと、転送トランジスタＴＲの転送ゲートに電気的に接続されるＴＧ配線層（第１配線層）ＴＧＷとを含む複数種類の配線層が配置される。ＦＤ配線層ＦＤＷとＴＧ配線層ＴＧＷは、中間層７０の同一レイヤに分離して配置される。ＦＤ配線層ＦＤＷとＴＧ配線層ＴＧＷは、例えばポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、金（Ａｕ）などの導電性材料である。
　この他、中間層７０には、積層方向に延びる複数のコンタクトＣＴが配置される。コンタクトには、中間層７０の配線層から第２基板に延びるコンタクトＣＴ０と、第１基板１０から中間層７０を貫通して第２基板に延びるコンタクトＣＴ１と、第１基板１０から中間層７０の配線層まで延びるコンタクトＣＴ２とがある。本明細書では、コンタクトＣＴ０～ＣＴ２を総称してコンタクト（第３コンタクト）ＣＴと呼ぶ。本明細書では、複数のコンタクトＣＴのうち、浮遊拡散領域ＦＤと電気的に接続されるコンタクト（第１コンタクト）をＦＤＣと呼び、転送トランジスタＴＲのゲートと電気的に接続されるコンタクト（第２コンタクト）をＴＧコンタクトＴＧＣと呼ぶ。
　図４は第１の実施形態に係る光検出装置１の第１基板１０及び中間層７０を平面視したレイアウト図である。図４はＲｅｃｔａ画素構造の２×４画素１２からなる１画素ブロック分の画素領域のレイアウトを示す。１画素ブロック内には、図２に示すように、８つの転送トランジスタＴＲの８つの転送ゲートＴＲＧ０～ＴＲＧ７が設けられる。これら転送トランジスタＴＲは図３に示すように、第１基板１０に配置される。これら転送トランジスタＴＲの各ゲート（以下、転送ゲートと呼ぶ）から中間層７０までコンタクトＴＧＣ０～ＴＲＣ７が延びている。
　図４の例では、Ｒｅｃｔａ構造の８つの転送ゲートＴＲＧ０～ＴＲＧ７のうち、転送ゲートＴＲＧ０～ＴＲＧ３のコンタクトＴＧＣ０～ＴＧＣ３が第１方向Ｘに沿って配置され、転送ゲートＴＲＧ４～ＴＲＧ７のコンタクト（ＴＧコンタクトＴＧＣ）ＴＧＣ４～ＴＧＣ７が転送ゲートＴＲＧ０～ＴＲＧ３のコンタクトと第２方向Ｙに向き合うように第１方向Ｘに沿って配置される。
　中間層７０には、転送ゲートＴＲＧ０～ＴＲＧ７の各ＴＧコンタクトＴＧＣに接続される８つのＴＧ配線層ＴＧＷ０～ＴＧＷ７が配置される。また、中間層７０における１画素ブロック分の画素領域の略中央部には、第１方向Ｘに沿って並ぶ２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１が配置される。これらＦＤコンタクトＦＤＣ０、ＦＤＣ１は、第１基板１０に配置される浮遊拡散領域ＦＤに接続される。これらＦＤコンタクトＦＤＣ０、ＦＤＣ１同士は、中間層７０では分離して配置されているが、第１基板１０では電気的に接続されている。
　２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１と８つのＴＧ配線ＴＧＷ０～ＴＧＷ７との距離は必ずしも同一ではないため、２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１と８つのＴＧ配線ＴＧＷ０～ＴＧＷ７との間の寄生容量の大きさが変動する。ＦＤコンタクトＦＤＣとＴＧ配線ＴＧＷとの寄生容量が変動すると、Ｒｅｃｔａ構造では位相差検出結果にずれが生じ、デフォーカス量を精度よく検出できなくなる。また、撮像用の画素構造の場合、ＦＤコンタクトＦＤＣとＴＧ配線との寄生容量の変動により、撮像画像の画質に悪影響が生じる。
　そこで、第１の実施形態では、８つのＴＧ配線層ＴＧＷ０～ＴＧＷ７のうち、一部のＴＧコンタクトＴＧＣに接続されるＴＧ配線層ＴＧＷは、その他のＴＧコンタクトＴＧＣに接続されるＴＧ配線層ＴＧＷよりも、ＦＤコンタクトＦＤＣに近い場所まで延びている。また、各ＴＧ配線層ＴＧＷは、第２基板２０に延びるコンタクトＣＴとの接続箇所よりも、ＦＤコンタクトＦＤＣに近い側まで延びている。
　より具体的には、第１方向Ｘに並ぶ４つのＴＧコンタクトＴＧＣ０～ＴＧＣ３のうち、両端側に配置される２つのＴＧコンタクトＴＧＣ０、ＴＧＣ３にそれぞれ接続される２つのＴＧ配線層ＴＧＷは、残りの２つのＴＧコンタクトＴＧＣ１、ＴＧＣ２にそれぞれ接続される２つのＴＧ配線層ＴＧＷよりも、ＦＤコンタクトＦＤＣに近い場所まで延びている。同様に、第１方向Ｘに並ぶ４つのＴＧコンタクトＴＧＣ４～ＴＧＣ７のうち、両端側に配置される２つのＴＧコンタクトＴＧＣ４、ＴＧＣ７にそれぞれ接続される２つのＴＧ配線層ＴＧＷは、残りの２つのＴＧコンタクトＴＧＣ５、ＴＧＣ６にそれぞれ接続される２つのＴＧ配線層ＴＧＷよりも、ＦＤＣに近い場所まで延びている。これらＴＧコンタクトＴＧＣ０、ＴＧＣ３、ＴＧＣ４、ＴＧＣ７のそれぞれに接続されるＴＧ配線層ＴＧＷは、第２基板２０に延びるコンタクトＣＴ０、ＣＴ３、ＣＴ４、ＣＴ７との接続箇所よりも、ＦＤコンタクトＦＤＣに近い側まで延びている。
　図４の例では、ＴＧコンタクトＴＧＣ０、ＴＧＣ４に接続される２つのＴＧ配線層ＴＧＷ０、ＴＧＷ４は、画素ブロック内の中央部に第１方向Ｘに沿って配置される２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１のうち一方のＦＤコンタクトＦＤＣ０に沿って配置され、ＴＧコンタクトＴＧＣ３、ＴＧＣ７に接続される２つのＴＧ配線層ＴＧＷは、他方のＦＤコンタクトＦＤＣ１に沿って配置される。
　ＴＧコンタクトＴＧＣ０～ＴＧＣ３、ＴＧＣ４～ＴＣＧ７のうち、両端側に配置されるＴＧコンタクトＴＧＣ０、ＴＧＣ３、ＴＧＣ４、ＴＧＣ７に接続されるＴＧ配線層ＴＧＷを延ばしてＦＤコンタクトＦＤＣに近づける理由は、両端側のＴＧ配線層ＴＧＷは他のＴＧ配線層ＴＧＷに比べてＦＤコンタクトＦＤＣとの間の寄生容量が小さいためである。両端側のＴＧ配線層ＴＧＷをＦＤコンタクトＦＤＣの近くまで延ばすことで、各ＴＧ配線層ＴＧＷとＦＤコンタクトＦＤＣとの間の寄生容量のばらつきを抑制できる。
　なお、ＦＤコンタクトＦＤＣの配置場所によって、複数のＴＧ配線層ＴＧＷとの間の寄生容量は変化する。よって、ＦＤコンタクトＦＤＣの配置場所と複数のＴＧ配線層ＴＧＷの配置場所によって、複数のＴＧ配線層ＴＧＷのうち、ＦＤコンタクトＦＤＣにより近づけるＴＧ配線層ＴＧＷを切り替えてもよい。
　このように、第１の実施形態では、中間層７０に配置されるＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷの配置場所によって、一部のＴＧ配線層ＴＧＷをＦＤコンタクトＦＤＣの近くまで延ばすため、ＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷとの寄生容量のばらつきを抑制でき、位相差検出又は撮像画像の画質などの光検出装置１の電気特性を向上できる。より具体的には、第１方向Ｘに並ぶ複数のＴＧ配線層ＴＧＷのうち、両端側のＴＧ配線層ＴＧＷはＦＤコンタクトＦＤＣとの寄生容量がより小さくなりやすいため、両端側のＴＧ配線層ＴＧＷをＦＤコンタクトＦＤＣに近い場所まで延ばすことで、ＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷとの寄生容量のばらつきを抑制できる。
　（第２の実施形態）
　図５は第２の実施形態に係る光検出装置１の第１基板１０及び中間層７０を平面視したレイアウト図である。第２の実施形態に係る光検出装置１は、中間層７０におけるレイアウト配置を除いて、第１の実施形態と同様に構成される。第２の実施形態に係る光検出装置１の中間層７０は、図５に示すように、２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１にそれぞれ接続されるＦＤ配線層ＦＤＷ（ＦＤＷ０、ＦＤＷ１）を有する。
　ＦＤ配線層ＦＤＷは、第１方向Ｘに並ぶ４つのＴＧコンタクトＴＧＣ０～ＴＧＣ３、ＴＧＣ４～ＴＧＣ７に接続される４つのＴＧ配線層ＴＧＷ０～ＴＧＷ３、ＴＧＷ４～ＴＧＷ７のうち、ＦＤコンタクトＦＤＣとの寄生容量が最も小さいＴＧ配線層ＴＧＷの近くまで延びている。例えば、第１方向Ｘの両端側の２つのＴＧ配線層ＴＧＷ０、ＴＧＷ３、ＴＧＷ４、ＴＧＷ７とＦＤコンタクトＦＤＣ０、ＦＤＣ１との寄生容量が他のＴＧ配線層ＴＧＷとＦＤコンタクトＦＤＣとの寄生容量よりも小さい場合には、ＦＤ配線層ＦＤＷは第１方向Ｘの両端側の２つのＴＧ配線層ＴＧＷ０、ＴＧＷ３、ＴＧＷ４、ＴＧＷ７の近くまで配置される。
　また、第２の実施形態に係る光検出装置１は、図４に示す第１の実施形態に係る光検出装置１と同様に、一部のＴＧ配線層ＴＧＷ０、ＴＧＷ３、ＴＧＷ４、ＴＧＷ７をＦＤコンタクトＦＤＣの近くまで延ばしている。
　このように、第２の実施形態では、中間層７０におけるＦＤコンタクトＦＤＣにＦＤ配線層ＦＤＷを接続し、ＦＤ配線層ＦＤＷを寄生容量がより小さいＴＧ配線層ＴＧＷの近くまで延ばすため、ＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷとの寄生容量のばらつきを第１の実施形態よりも抑制できる。
　（第３の実施形態）
　図６は第３の実施形態に係る光検出装置１の第１基板１０及び中間層７０を平面視したレイアウト図である。第３の実施形態に係る光検出装置１は、２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１同士を接続するＦＤ配線層ＦＤＷ（ＦＤＷ０、ＦＤＷ１）と、これらＦＤ配線層ＦＤＷ０、ＦＤＷ１同士を接続するＦＤコンタクト（第４コンタクト）ＦＤＣとを備える。これにより、ＦＤコンタクトＦＤＣ間の寄生容量を抑制でき、２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１同士を同電位に設定できる。すなわち、ＦＤコンタクトを１本に集約でき、ＦＤ配線容量そのものを減らすことができ、画素トランジスタの配置自由度向上できる。
　また、第３の実施形態に係る光検出装置１は、図４及び図５に示す第１及び第２の実施形態に係る光検出装置１と同様に、一部のＴＧ配線層ＴＧＷをＦＤコンタクトＦＤＣの近くまで配置する。これにより、ＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつきを抑制できる。
　（第４の実施形態）
　図７は第４の実施形態に係る光検出装置１の第１基板１０、中間層７０及び第２基板２０を平面視したレイアウト図である。より詳細には、図７は、中間層７０におけるＦＤコンタクトＦＤＣ、ＦＤ配線層ＦＤＷ、ＴＧコンタクトＴＧＣ、及びＴＧ配線層ＴＧＷと、第２基板２０における画素トランジスタとを平面視したレイアウトを示す。図７には、画素トランジスタを構成する増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び変換効率切替トランジスタＦＤＧが図示される。なお、増幅トランジスタＡＭＰ以外の画素トランジスタについては、配置上の制約はない。
　図７に示す中間層７０には、２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１同士を接続するＦＤ配線層ＦＤＷ０、ＦＤＷ１（第３配線層）上に配置されて第２基板２０まで延びるＦＤコンタクトＦＤＣと、このＦＤコンタクトＦＤＣに接続されるとともに、平面視で増幅トランジスタＡＭＰから遠ざかる方向に配置されるＦＤ配線層ＦＤＷ２（第４配線層）が配置される。
　また、第４の実施形態に係る光検出装置１は、図４乃至図６に示す第１～第３の実施形態に係る光検出装置１と同様に、一部のＴＧ配線層ＴＧＷをＦＤコンタクトＦＤＣの近くまで配置する。
　このように、第４の実施形態では、ＦＤコンタクトＦＤＣから平面視で増幅トランジスタＡＭＰから遠ざかる方向にＦＤ配線層ＦＤＷを配置するため、ＦＤコンタクトＦＤＣと複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつきを抑制できる。
　（第５の実施形態）
　図８は第５の実施形態に係る光検出装置１の第１基板１０及び中間層７０を平面視したレイアウト図、図９は第５の実施形態に係る光検出装置１の第２基板２０のレイアウト図である。また、図１０Ａは図８のＡ－Ａ線方向の断面図、図１０Ｂは図９のＢ－Ｂ線方向の断面図である。
　第５の実施形態に係る光検出装置１は、第１方向Ｘに並ぶ複数のＴＧコンタクト（第２コンタクト）ＴＧＣ０～ＴＧＣ３、ＴＧＣ４～ＴＧＣ７からそれぞれ第２方向Ｙに延びる複数のＴＧ配線層ＴＧＷ０～ＴＧＷ３、ＴＧＷ４～ＴＧＷ７のうち、少なくとも一部のＴＧ配線層ＴＧＷに沿って配置されて、複数のＴＧ配線層（第１配線層）ＴＧＷ０～ＴＧＷ３、ＴＧＷ４～ＴＧＷ７とＦＤコンタクトＦＤＣ０、ＦＤＣ１との間の寄生容量を調整する調整用配線層（第２配線層）１５（１５ａ、１５ｂ）を備える。調整用配線層１５は、複数のＴＧ配線層ＴＧＷとＦＤコンタクト（第１コンタクト）ＦＤＣとの間の寄生容量のばらつきが低減される箇所に配置される。調整用配線層１５は、例えば図１０Ｂに示すように、第１基板１０と第２基板２０の間の中間層７０に配置される。
　例えば、複数のＴＧ配線層ＴＧＷ、ＦＤコンタクトＦＤＣの周囲に配置されており、２以上のＴＧ配線層ＴＧＷに沿って複数の調整用配線層１５が配置される。
　図８では、１画素ブロック内の略中央部に配置される２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１を接続するＦＤ配線層ＦＤＷ０、ＦＤＷ１に最近接の２つのＴＧ配線層ＴＧＷ１、ＴＧＷ２の間に第１調整用配線層１５ａを配置するとともに、同じくこれら２つのＦＤコンタクトＦＤＣ０、ＦＤＣ１に最近接の２つのＴＧ配線層ＴＧＷ５、ＴＷＧ６の間に第２調整用配線層１５ｂを配置する。
　図１１は、ＦＤ配線層ＦＤＷ、ＴＧ配線層ＴＧＷ、及び調整用配線層１５の間の寄生容量を示す図である。図示のように、ＦＤ配線層ＦＤＷとＴＧ配線層ＴＧＷとの間には寄生容量が発生し、ＦＤ配線層ＦＤＷとＴＧ配線層ＴＧＷとの距離によって、寄生容量の大きさが異なる。特に、ＦＤ配線層ＦＤＷにより近い場所に配置されるＴＧ配線層ＴＧＷほど、寄生容量が大きくなる。第５の実施形態では、ＦＤ配線層ＦＤＷに対向する位置に配置された２つのＴＧ配線層ＴＧＷの間に調整用配線層１５を配置する。これにより、各ＴＧ配線層ＴＧＷと調整用配線層１５の間に新たな寄生容量が生じ、その結果、ＦＤ配線層ＦＤＷと複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつきを低減できる。
　図８及び図１１では、第１方向Ｘに沿って配置される複数のＴＧ配線層ＴＧＷのうち、互いに隣り合う２つのＴＧ配線層ＴＧＷの間に調整用配線層１５を配置するが、調整用配線層１５の配置場所は、必ずしも図８及び図１１と同じである必要はなく、ＦＤ配線層ＦＤＷと複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつき具合に応じて、最適な場所に調整用配線層１５を配置するのが望ましい。
　図１０Ｂに示すように、積層方向に配置される複数の絶縁層の誘電率はそれぞれ異なる。第１基板１０と中間層７０における絶縁層の誘電率Ｋ１は、第２基板２０の中間層７０に近い側の絶縁層の誘電率Ｋ２よりも小さい値である。第２基板２０の中間層７０から遠い側の絶縁層の誘電率Ｋ３は、誘電率Ｋ１とＫ２よりも小さい値である。よって、誘電率が大きい誘電率Ｋ１又はＫ２の絶縁層の領域に調整用配線層１５を配置することで、寄生容量のばらつきを効率よく調整できる。
　図１２は第１変形例に係る調整用配線層１５の配置場所及び寄生容量を示す図である。図１２に示すように、第１変形例では、ＦＤ配線層ＦＤＷに最近接の２つのＴＧ配線層ＴＧＷに対応づけて第１調整用配線層１５ａ及び第２調整用配線層１５ｂを配置し、かつ、ＦＤ配線層ＦＤＷに最近接の２つのＴＧ配線層ＴＧＷに対応づけて第３調整用配線層１５ｃ及び第４調整用配線層１５ｄを配置する。
　第１調整用配線層１５ａ及び第２調整用配線層１５ｂは、２つのＴＧ配線層ＴＧＷの間ではなく、２つのＴＧ配線層ＴＧＷを間に挟むように配置される。同様に、第３調整用配線層１５ｃ及び第４調整用配線層１５ｄは、２つのＴＧ配線層ＴＧＷの間ではなく、２つのＴＧ配線層ＴＧＷを間に挟むように配置される。
　図１３は第２変形例に係る調整用配線層１５の配置場所及び寄生容量を示す図である。第２変形例では、第１方向Ｘに隣り合う２つのＴＧ配線層ＴＧＷの間に調整用配線層１５を配置する。図１３の例では、第１方向Ｘに配置される４つのＴＧ配線層ＴＧＷと、隣り合う２つのＴＧ配線層ＴＧＷの間に配置される３つの調整用配線層１５ａ、１５ｂ、１５ｃと、同じく第１方向Ｘに配置される４つのＴＧ配線層ＴＧＷと、隣り合う２つのＴＧ配線層ＴＧＷの間に配置される３つの調整用配線層１５ｄ、１５ｅ、１５ｆとを有する。
　図１１～図１３に示す調整用配線層１５の形状及びサイズは任意である。図１４は調整用配線層１５の形状及びサイズの種々の変形例を示す図である。図１４には、幅及び長さの異なる複数の調整用配線層１５が図示されるが、これらは一例であり、他の形状又はサイズの少なくとも一方を有する調整用配線層１５が配置されてもよい。
　図１５は第３変形例に係る調整用配線層１５の配置場所及び寄生容量を示す図である。第３変形例では、第１方向Ｘに隣り合う２つのＴＧ配線層ＴＧＷの間と、その反対側とに複数の調整用配線層１５ａ～１５ｆを配置する。
　第５の実施形態に係る調整用配線層１５は、電源電圧用配線層、接地電圧用配線層、昇圧電圧用配線層、浮遊拡散領域用配線層、又は変換効率切替信号用配線層のいずれであっても構わない。本明細書では、浮遊拡散領域用配線層と電気的に接続される調整用配線層をＳｕｂ＿ＦＤと呼ぶ。
　第５の実施形態に係る調整用配線層１５は、ポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの任意の導電材料で構成される。
　第５の実施形態に係る調整用配線層１５とＴＧ配線層ＴＧＷとの間に配置される絶縁層は、誘電率が大きいほど、寄生容量が大きくなるため、ＦＤ配線層ＦＤＷと複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつきを抑制する効果が大きくなる。
　図１６は第５の実施形態に係る光検出装置１の画素回路２２の回路図である。図１６の画素回路２２は、Ｒｅｃｔａ構造の画素回路２２である。図１６では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図１６に示すように、第５の実施形態に係る画素回路２２は、リセットトランジスタＲＳＴのソースと変換効率切替トランジスタＦＤＧのドレインとの間に接続される調整用配線層（Ｓｕｂ＿ＦＤ）１５を備える。このように、図１６の調整用配線層１５は、リセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを直列に接続する経路上に配置される。
　図１７は第５の実施形態の一変形例に係る光検出装置１の画素回路２２の回路図である。図１７の画素回路２２は、並列に接続されるリセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを備える。調整用配線層（Ｓｕｂ＿ＦＤ）１５は、変換効率切替トランジスタＦＤＧのソースに接続される。調整用配線層１５は、電源電圧ＶＤＤノードに接続可能である。
　このように、第５の実施形態では、複数のＴＧ配線層ＴＧＷの少なくとも一つに沿って調整用配線層１５を配置する。これにより、調整用配線層１５とＴＧ配線層ＴＧＷとの間に新たな寄生容量が発生し、ＦＤコンタクトＦＤＣ（ＦＤ配線層ＦＤＷ）と複数のＴＧ配線層ＴＧＷとの間の寄生容量のばらつきを抑制できる。
　（第６の実施形態）
　第６の実施形態は、第１基板１０と第２基板２０とを接続する複数のコンタクトが平面視で画素トランジスタと対向しない場所に配置されることを特徴とする。
　図１８Ａは第６の実施形態に係る光検出装置１の第２基板２０のレイアウト図、図１８Ｂは一比較例に係る光検出装置１の第２基板２０のレイアウト図である。図１８Ａと図１８Ｂでは、増幅トランジスタＡＭＰの配置領域の場所が異なる。
　図１８Ａでは、増幅トランジスタＡＭＰの配置領域がＴＧコンタクトＴＧＣと対向しないように配置される。図１８Ａの破線部は、図１８Ｂに示す一比較例に係る増幅トランジスタＡＭＰの配置領域の場所を示す。
　一比較例では、増幅トランジスタＡＭＰの配置領域がＴＧコンタクトＴＧＣと対向して配置されるため、ＡＰＭトランジスタの配置領域とＴＧコンタクトＴＧＣとの間の寄生容量が大きくなり、ＦＤコンタクトＦＤＣとＴＧ配線との寄生容量のばらつきが大きくなる。これに対して、第６の実施形態では、ＴＧコンタクトＴＧＣと対向しない場所に増幅トランジスタＡＭＰの配置領域を配置するため、ＦＤコンタクトＦＤＣとＴＧ配線との寄生容量のばらつきを抑制できる。
　図１９Ａは図１８ＡのＡ－Ａ線方向の断面図、図１９Ｂは図１８ＢのＢ－Ｂ線方向の断面図である。図１９Ａに示す本実施形態に係る増幅トランジスタＡＭＰにはＴＧコンタクトＴＧＣが対向して配置されていない。これに対して、図１９Ｂに示す一比較例に係る増幅トランジスタＡＭＰにはＴＧコンタクトＴＧＣが対向して配置されており、このＴＧコンタクトＴＧＣとの間の寄生容量が他のＴＧコンタクトＴＧＣと増幅トランジスタＡＭＰとの間の寄生容量よりも大きくなる。
　図１８ＡはＲｅｃｔａ構造の１画素ブロックのレイアウト図を示すが、１画素ブロック内の増幅トランジスタＡＭＰと選択トランジスタＳＥＬの配置方向によってレイアウトが異なる。図２０Ａは増幅トランジスタＡＭＰと選択トランジスタＳＥＬを横置きした場合のレイアウト図、図２０ＢはＡＰＭトラジスタと選択トランジスタＳＥＬを縦置きした場合のレイアウト図である。図２０Ａのレイアウトは、図１８Ａのレイアウトと基本的には同じである。ここで、横置きとは増幅トランジスタＡＭＰと選択トランジスタＳＥＬが第１方向Ｘ（水平方向）に並ぶことを指し、縦置きとは増幅トランジスタＡＭＰと選択トランジスタＳＥＬが第２方向Ｙ（垂直方向）に並ぶことを指す。
　図２０Ａと図２０Ｂのいずれの場合も、増幅トランジスタＡＭＰとＴＧコンタクトＴＧＣとが対向して配置されないため、増幅トランジスタＡＭＰといずれかのＴＧコンタクトＴＧＣとの寄生容量が他のＴＧコンタクトＴＧＣとの寄生容量よりも大きくなるおそれがなくなる。よって、ＦＤコンタクトＦＤＣと複数のＴＧ配線ＴＧＷとの寄生容量のばらつきを抑制できる。
　図２１は増幅トランジスタＡＭＰと選択トランジスタＳＥＬを横置きする場合の増幅トランジスタＡＭＰとＴＧコンタクトＴＧＣとの位置関係を説明する図である。本実施形態では、増幅トランジスタＡＭＰの矩形状の配置領域の各辺に対向する場所（図２１の「禁止」と記載された領域）にはＴＧコンタクトＴＧＣを配置しないようにする。ＴＧコンタクトＴＧＣは、増幅トランジスタＡＭＰの対角方向の領域、すなわち矩形領域の四隅に対向する領域に配置される。
　より詳細には、ＴＧコンタクトＴＧＣは、増幅トランジスタＡＭＰの矩形領域の４つの角部のうち、少なくとも一つの角部に対向する領域に配置される。
　図２２は増幅トランジスタＡＭＰと選択トランジスタＳＥＬを縦置きする場合の増幅トランジスタＡＭＰとＴＧコンタクトＴＧＣとの位置関係を説明する図である。図２２の場合も、ＴＧコンタクトＴＧＣは、増幅トランジスタＡＭＰの矩形領域の４つの角部のうち、少なくとも一つの角部に対向する領域に配置される。
　上述した説明では、増幅トランジスタＡＭＰの矩形状の配置領域の各辺に対向しないようにＴＧコンタクトＴＧＣを配置する例を説明したが、増幅トランジスタＡＭＰ以外の少なくとも一つの画素トランジスタの配置領域に対向しないようにＴＧコンタクトＴＧＣを配置してもよい。
　このように、第６の実施形態では、少なくとも一つの画素トランジスタの配置領域の各辺に対向しないようにＴＧコンタクトＴＧＣを配置することで、ＦＤコンタクトＦＤＣ複数のＴＧ配線との寄生容量のばらつきを抑制できる。
　（第７の実施形態）
　上述した第１～第６の実施形態に係る光検出装置１における画素トランジスタの構造は任意であり、種々の構造を取り得る。図２３Ａはプレーナ型の画素トランジスタの構造を示す斜視図である。プレーナ型の画素トランジスタは、ドレイン領域とソース領域は拡散領域であり、その上にゲート絶縁膜を挟んでゲート電極が配置される。ゲート電極は、ポリシリコン、金属、又は金属シリサイドなどの導電材料である。
　図２３Ｂはフィン型の画素トランジスタの構造を示す斜視図である。フィン型の画素トランジスタは、例えばＳＯＩ（Silicon On Insulator）の上に配置されるソース領域及びドレイン領域が形成される半導体層と、この半導体層に跨るように配置されるゲート電極とを有する。フィン型の画素トランジスタは、ゲート電圧をチャネルの周囲から印加するため、プレーナ型の画素トランジスタよりも低消費電力かつ動作速度の向上が図れる。
　図２３ＣはＧＡＡ（Gate-All-Around）型の画素トランジスタの構造を示す斜視図である。ＧＡＡ型の画素トランジスタでは、チャネルの全周をゲート電極で覆うため、フィン型の画素トランジスタよりも低消費電力かつ動作速度の向上が図れる。
　図２３ＤはＬ型の転送トランジスタＴＲの構造を示す平面図である。Ｌ型の転送トランジスタＴＲは、互いに直交する二方向に延びるゲート電極を有する。ゲート電極は、平面視で光電変換領域と２辺で対向するため、光電変換素子ＰＤで光電変換された電荷を効率よく収集でき、量子効率を向上できる。
　（第８の実施形態）
　上述した第１～第６の実施形態に係る光検出装置１は、種々の画素構造の画素１２に適用可能である。以下では、第１～第６の実施形態に係る光検出装置１に適用可能な代表的な画素構造の第１例～第３例を順に説明する。なお、第１～第６の実施形態に係る光検出装置１に適用可能な画素構造は、下記に示す第１～第３例に限定されない。
　図２４は第１～第６の実施形態に係る光検出装置１に適用可能な画素構造の第１例を示す平面図である。第１例に係る画素構造はＲｅｃｔａ構造と呼ばれる。Ｒｅｃｔａ構造の１画素ブロックは、図２４に示すように、第１方向Ｘ（例えば水平方向）に４画素で、第２方向Ｙ（例えば垂直方向）に２画素の計８画素を有する。第１方向Ｘに隣り合う２つの画素１２には、同色のカラーフィルタが配置されており、これら２つの画素１２は左用の位相差検出画素１２と右用の位相差検出画素１２である。８画素のうち、対角方向の４つの画素１２には緑色のカラーフィルタが配置され、残りの２つの画素１２には赤色のカラーフィルタが配置され、残りの２つの画素１２には青色のカラーフィルタが配置される。図２４では、赤色、緑色、青色のカラーフィルタをそれぞれＲ、Ｇ、Ｂと表記している。
　図２４の右側には、Ｒｅｃｔａ構造の１画素ブロック分の平面構成が拡大して図示される。Ｒｅｃｔａ構造の１画素ブロックには、第１方向Ｘの２つの画素１２と第２方向Ｙの２つの画素１２とが設けられる。これら２つの画素１２で１つの浮遊拡散領域ＦＤが共有される。Ｒｅｃｔａ構造の１画素ブロックは２×４＝８つの画素を有するため、１画素ブロックには２つの浮遊拡散領域ＦＤが設けられる。転送トランジスタＴＲは各画素１２ごとに設けられる。転送トランジスタＴＲにおける転送ゲートＴＲＧの配置領域から中間層７０に延びるＴＧコンタクトＴＧＣが設けられる。画素トランジスタは、８つの画素１２で共有される。各画素１２の画素領域の角部には、電源電圧及び接地電圧などのコンタクトＣＴが設けられる。
　図２５は第１～第６の実施形態に係る光検出装置１に適用可能な画素構造の第２例を示す平面図である。第２例に係る画素構造はＯｃｔａ構造と呼ばれる。Ｏｃｔａ構造の１画素ブロックは、第１方向Ｘに８画素で、第２方向Ｙに４画素の計３２画素を有する。第１方向Ｘに隣り合う２つの画素１２には、同色のカラーフィルタが配置されており、これら２つの画素１２は左用の位相差検出画素と右用の位相差検出画素である。３２画素は、２×４＝８画素からなる４つの小画素ブロックに分けられ、対角方向に配置される２つの小画素ブロックには緑色のカラーフィルタが配置され、残りの１つの小画素ブロックには赤色のカラーフィルタが配置され、残りの１つの小画素ブロックには青色のカラーフィルタが配置される。
　Ｏｃｔａ構造では、２×２＝４画素で１つの浮遊拡散領域ＦＤを共有する。Ｏｃｔａ構造の１画素ブロックは３２画素を有するため、１画素ブロックは８つの浮遊拡散領域ＦＤを有する。各画素１２は転送トランジスタＴＲを有し、各転送トランジスタＴＲの各転送ゲートから中間層７０に延びるＴＧコンタクトＴＧＣが配置される。
　図２６は第１～第６の実施形態に係る光検出装置１に適用可能な画素構造の第３例を示す平面図である。第３例に係る画素構造は正方画素構造と呼ばれる。正方画素構造の１画素ブロックは、４×４＝１６画素を有する。１６画素は、２×２＝４画素からなる４つの小画素ブロックに分けられ、対角方向に配置される２つの小画素ブロックには緑色のカラーフィルタが配置され、残りの１つの小画素ブロックには赤色のカラーフィルタが配置され、残りの１つの小画素ブロックには青色のカラーフィルタが配置される。
　正方画素構造では、２×２＝４画素で１つの浮遊拡散領域ＦＤを共有する。正方画素構造の１画素ブロックは１６画素を有するため、１画素ブロックは４つの浮遊拡散領域ＦＤを有する。各画素１２は転送トランジスタＴＲを有し、各転送トランジスタＴＲの各転送ゲートから中間層７０に延びるＴＧコンタクトＴＧＣが配置される。
　（第９の実施形態）
　上述した第１～第６の実施形態に係る光検出装置１がＲｅｃｔａ構造の画素１２を有する場合、画素回路２２は図１６に示すようにリセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを直列に接続した回路構成でもよいし、図１７に示すようにリセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを並列に接続した回路構成でもよい。
　リセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを直列に接続した場合と、並列に接続した場合とでは、第１基板１０のレイアウトは同一であるが、第２基板２０のレイアウトは異なる。
　図２７ＡはリセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを直列に接続した場合の第２基板２０のレイアウト図、図２７ＢはリセットトランジスタＲＳＴと変換効率切替トランジスタＦＤＧを並列に接続した場合の第２基板２０のレイアウト図である。なお、図２７Ａと第２７Ｂは第２基板２０の一例であり、種々のレイアウトの変更が可能である。
　上述した第１～第６の実施形態に係る光検出装置１における画素回路２２は、図２、図１６又は図１７の回路構成から変換効率切替トランジスタＦＤＧを省略した回路構成でもよい。
　図２８は、第１～第６の実施形態に係る光検出装置１に適用可能なＲｅｃｔａ構造の１画素ブロック分の画素回路２２の回路構成の一変形例を示す回路図である。図２８の画素回路２２は、図２から変換効率切替トランジスタＦＤＧを省略した回路構成を備える。リセットトランジスタのソースは浮遊拡散領域ＦＤに接続される。
　図２９は図２８に示す１画素ブロック分の第２基板２０のレイアウト図である。図２９のレイアウトは一例であり、種々の変更が可能である。
　（第１０の実施形態）
　光検出装置１が図３に示すように第１基板１０と第２基板２０の積層構造である場合、第１基板１０に配置される浮遊拡散領域ＦＤから第２基板２０の配線層まで延びるコンタクトの長さが長くなり、隣接する複数の浮遊拡散領域ＦＤが容量カップリングを起こし、浮遊拡散領域ＦＤの保持電荷を精度よく読み出せなくなるおそれがある。
　図３０は第１０の実施形態に係る光検出装置１のレイアウト図である。図３１は図３０のＡ－Ａ’線方向の断面図である。
　第１０の実施形態に係る光検出装置１は、第１方向Ｘに沿って離隔して配置される２つの浮遊拡散領域ＦＤのそれぞれに接続されて積層方向に延びる２つの第１コンタクトＦＤＣ１と、これら第１コンタクトＦＤＣ１に接続される２つの第１配線層ＦＤＷと、これら２つの第１配線層ＦＤＷの間に配置される第２配線層ＳＨＷと、これら２つの第１配線層ＦＤＷから積層方向に延びる複数の第２コンタクトＦＤＣ２と、第２配線層ＳＨＷから積層方向に延びる第３コンタクトＳＨＣとを備える。
　以下では、第１配線層ＦＤＷをＦＤ配線層、第２配線層ＳＨＷをシールド層と呼ぶことがある。後述するように、第２配線層ＳＨＷ（シールド層）は、第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤの容量カップリングを防止するために設けられる。
　第１０の実施形態に係る浮遊拡散領域ＦＤは、複数の光電変換素子で共有されて複数の光電変換素子から転送された電荷を保持する。
　第１０の実施形態に係る光検出装置１は、図３と同様に、積層された第１基板１０、中間層７０及び第２基板２０を備える。第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤは、第１基板１０に配置される。第１コンタクトＦＤＣ１、第１配線層ＦＤＷ、及び第２配線層ＳＨＷは中間層７０に配置される。第２コンタクトＦＤＣ２と第３コンタクトＳＨＣは第２基板２０に配置される。以下では、中間層７０を配線領域７０と呼ぶことがある。配線領域７０には、主に、第１基板１０と第２基板２０の間で送受される各種の信号の配線層及びコンタクトなどが配置される。
　なお、第１０の実施形態に係る光検出装置１は、第１方向Ｘに沿って配置される２つ以上の浮遊拡散領域ＦＤを備えるが、以下では、第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤと、その周辺の構造を説明する。同じような構造が第１方向Ｘに沿って繰り返し配置される。
　第１方向Ｘに隣り合う２つの第１コンタクトＦＤＣ１に接続される２つの第１配線層ＦＤＷと、第２配線層ＳＨＷとは、第１方向Ｘに沿って配置される。より具体的には、２つの第１配線層ＦＤＷと、第２配線層ＳＨＷの少なくとも一部とは、第１方向Ｘに沿ってライン状に配置される。
　第２配線層ＳＨＷは、例えば、所定の電圧に設定される。所定の電圧は任意であるが、例えば、電源電圧である。第１方向Ｘに隣り合う２つの第１配線層ＦＤＷは、積層方向に延びる２つの第１コンタクトＦＤＣ１を介して２つの浮遊拡散領域ＦＤに電気的に接続される。２つの第１配線層ＦＤＷの間に第２配線層ＳＨＷを配置することで、２つの第１配線層ＦＤＷ同士の容量カップリングを防止できる。
　第２配線層ＳＨＷは、図３０に示すように、第１方向Ｘに交差する第２方向Ｙに延びている。第２配線層ＳＨＷから積層方向に延びる第３コンタクトＳＨＣは、積層方向に延びる柱状でもよいし、積層方向及び第２方向Ｙに延びる壁状でもよい。すなわち、第３コンタクトＳＨＣの形状は任意である。第２配線層ＳＨＷは、例えば、ポリシリコン層である。なお、第２配線層ＳＨＷの材料はポリシリコン層には限定されない。
　図３２Ａは第１０の実施形態に係る第３コンタクトＳＨＣの横断面形状の第１例を示す図、図３２Ｂは第３コンタクトＳＨＣの横断面形状の第２例を示す図である。
　図３２Ａに示す第１例では、第３コンタクトＳＨＣは、第２方向Ｙ及び積層方向に延びる壁状の構造を有する。これにより、第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び２つの第２コンタクトＦＤＣ２の間に、第２配線層ＳＨＷ及び第３コンタクトＳＨＣが配置されることになり、２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び２つの第２コンタクトＦＤＣ２の間の容量カップリングを防止できる。
　図３２Ｂに示す第２例は、第２方向Ｙに延びる第２配線層ＳＨＷに離隔して接続されて積層方向に延びる複数の第３コンタクトＳＨＣを備える。第３コンタクトＳＨＣの本数及び間隔に制限はない。これら第３コンタクトＳＨＣは、柱状の構造を有する。これら第３コンタクトＳＨＣと第２配線層ＳＨＷは、第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び複数の第２コンタクトＦＤＣ２の間に配置される。このため、２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び２つの第２コンタクトＦＤＣ２の間の容量カップリングを防止できる。　
　図３３は第１０の実施形態の一変形例に係る光検出装置１のレイアウト図、図３４は図３３のＡ－Ａ’線方向の断面図である。図３３及び図３４に示す一変形例に係る光検出装置１は、第２配線層ＳＨＷと第３コンタクトＳＨＣの構造が図３０及び図３１とは異なる。
　第１方向Ｘに隣り合う２つの第１配線層ＦＤＷの間には、２つの第２配線層ＳＨＷが配置される。これら２つの第２配線層ＳＨＷは、互いに異なる第４コンタクトＴＧＣを介して、互いに異なる転送ゲートＴＲＧ（この場合、ＴＲＧ４）に電気的に接続される。これら２つの第２配線層ＳＨＷには、積層方向に延びる２つの第３コンタクトＳＨＣが接続される。
　このように、一変形例では、２つの第１配線層ＦＤＷと２つの第２配線層ＳＨＷの少なくとも一部とは、第１方向Ｘに沿ってライン状に配置される。
　浮遊拡散領域ＦＤと転送ゲートＴＲＧは、第１基板１０に配置される。浮遊拡散領域ＦＤに接続される第１コンタクトＦＤＣ１、第１コンタクトＦＤＣ１に接続される第１配線層ＦＤＷ、転送ゲートＴＲＧに接続される第４コンタクトＴＧＣ、第４コンタクトＴＧＣに接続される第２配線層ＳＨＷは、中間層７０に配置される。第１配線層ＦＤＷに接続される第２コンタクトＦＤＣ２と、第２配線層ＳＨＷに接続される第３コンタクトＳＨＣは、第２基板２０に配置される。
　一変形例における第２配線層ＳＨＷは、第４コンタクトＴＧＣを介して転送ゲートＴＲＧに接続されるため、転送ゲートＴＲＧと同電位になる。第４コンタクトＴＧＣ、第２配線層ＳＨＷ（シールド層）、及び第３コンタクトＳＨＣは、第１方向Ｘに隣接する２つの浮遊拡散領域ＦＤの間に配置されるため、これら２つの浮遊拡散領域ＦＤの容量カップリングを防止できる。
　一変形例における第２配線層ＳＨＷに接続される第３コンタクトＳＨＣは、例えば、図３２Ａ又は図３２Ｂと同様の構造及び配置を有する。
　このように、第１０の実施形態では、第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤに接続された２つの第１コンタクトＦＤＣ１及び２つの第１配線層ＦＤＷの間に、第２配線層ＳＨＷ（シールド層）を配置する。また、２つの第１配線層ＦＤＷから積層方向に延びる２つの第２コンタクトＦＤＣ２の間に、第２配線層ＳＨＷから積層方向に延びる第３コンタクトＳＨＣを配置する。第２配線層ＳＨＷと第３コンタクトＳＨＣは、例えば所定の電位に設定されるか、又は転送ゲートＴＲＧと同電位に設定される。第１方向Ｘに隣り合う２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び２つの第２コンタクトＦＤＣ２の間に、第２配線層ＳＨＷと第３コンタクトＳＨＣを配置することで、２つの浮遊拡散領域ＦＤ、２つの第１コンタクトＦＤＣ１、２つの第１配線層ＦＤＷ、及び２つの第２コンタクトＦＤＣ２の間の容量カップリングを防止できる。
　　＜移動体への応用例＞　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３６は、撮像部１２０３１の設置位置の例を示す図である。
　図３６では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、撮像部１２０３１に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本技術は以下のような構成を取ることができる。
　（１）それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、を備え、
　前記複数の第１配線層のうち、一部の前記第２コンタクトに接続される第１配線層は、その他の前記第２コンタクトに接続される第１配線よりも、前記第１コンタクトに近い場所まで延びる、
　光検出装置。
　（２）前記複数の第１配線層から積層方向に延びる複数の第３コンタクトを備え、
　前記第１配線層は、対応する前記第３コンタクトに接続されるとともに、対応する前記第３コンタクトとの接続箇所よりも前記第１コンタクトに近い側まで延びる、
　（１）に記載の光検出装置。
　（３）前記複数の第２コンタクトのうち、少なくとも２以上の第２コンタクトは、一方向に配置されており、
　前記一方向の両側に配置された２つの前記第２コンタクトに接続される２つの前記第１配線層は、他の前記第２コンタクトに接続される前記第１配線層よりも、前記第１コンタクトに近い場所まで延びる、
　（１）又は（２）に記載の光検出装置。
　（４）前記複数の光電変換素子で共有され、前記一方向に配置される２つの前記浮遊拡散領域を備え、
　前記２つの浮遊拡散領域には、２つの前記第１コンタクトが接続され、
　前記一方向の一端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の一端側に配置される前記第１コンタクトに近い場所まで配置され、
　前記一方向の他端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の他端側に配置される前記第１コンタクトに近い場所まで配置される、
　（３）に記載の光検出装置。
　（５）前記２つの浮遊拡散領域から積層方向に延びる２つの前記第１コンタクトのそれぞれに接続され、前記一方向の一端側及び他端側に配置される２つの前記第１配線層に沿って配置される２つの第２配線層を備える、
　（４）に記載の光検出装置。
　（６）前記２つの第２配線層同士を接続する第４コンタクトを備える、
　（５）に記載の光検出装置。
　（７）前記浮遊拡散領域の保持電荷に応じた画素信号を生成する増幅トランジスタと、
　前記第１コンタクトに接続されるとともに、平面視で前記増幅トランジスタから遠ざかる方向に配置される第４配線層と、を備える、
　（１）乃至（６）のいずれか一項に記載の光検出装置。
　（８）それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、
　前記複数の第１配線層のうち、少なくとも一部の前記第１配線層に沿って配置され、前記複数の第１配線層と前記第１コンタクトとの間の容量を調整する第２配線層と、を備える、
　光検出装置。
　（９）前記第２配線層は、前記複数の第１配線層と前記第１コンタクトとの間の容量のばらつきが低減される箇所に配置される、
　（８）に記載の光検出装置。
　（１０）前記複数の第１配線層は、前記第１コンタクトの周囲に配置されており、
　２以上の前記第１配線層に沿って、複数の前記第２配線層が配置される、
　（８）又は（９）に記載の光検出装置。
　（１１）前記第２配線層は、前記複数の第１配線層のうち、互いに隣り合う２つの前記第１配線層の間に配置される、
　（８）又は（９）に記載の光検出装置。
　（１２）前記第２配線層は、前記第１コンタクトに対向する箇所に配置される、
　（１１）に記載の光検出装置。
　（１３）前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、を備え、
　前記第１配線層及び前記第２配線層は、前記第１基板と前記第２基板との間の第１配線領域に配置される、
　（８）乃至（１２）のいずれか一項に記載の光検出装置。
　（１４）前記第２基板の前記第１基板と反対側に配置され、第３配線層を有する第２配線領域を備え、
　前記第１配線領域における前記第１配線層及び前記第２配線層を覆う第１絶縁層の誘電率は、前記第２配線領域における前記第３配線層を覆う第２絶縁層の誘電率よりも高い、
　（１３）に記載の光検出装置。
　（１５）前記第２配線層は、昇圧電圧、電源電圧、接地電圧、又は変換効率切替トランジスタに接続される信号を伝送する、
　（８）乃至（１４）のいずれか一項に記載の光検出装置。
　（１６）前記第２配線層は、ポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、又はアルミニウム（Ａｌ）を含む、（８）乃至（１５）のいずれか一項に記載の光検出装置。
　（１７）それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、
　前記第１基板と前記第２基板とを接続する複数のコンタクトと、を備え、
　前記画素トランジスタを構成する少なくとも一つのトランジスタは、平面視したときに前記複数のコンタクトと対向しない場所に配置される、
　光検出装置。
　（１８）前記画素トランジスタの配置領域は、平面視で矩形形状であり、
　前記画素トランジスタを構成する少なくとも一つのトランジスタは、このトランジスタの配置領域のすべての辺が前記複数のコンタクトに対向しない場所に配置される、
　（１７）に記載の光検出装置。
　（１９）前記複数のコンタクトは、平面視したときに前記画素トランジスタの対角方向に配置される、
　（１８）に記載の光検出装置。
　（２０）前記浮遊拡散領域及び画素トランジスタを共有する複数の画素と、
　前記複数の画素のそれぞれは、前記光電変換素子、前記浮遊拡散領域、及び前記転送トランジスタを有し、
　前記画素トランジスタは、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、及び変換効率切替トランジスタを有し、
　前記リセットトランジスタ及び前記変換効率切替トランジスタは、直列又は並列に接続され、
　前記浮遊拡散領域は、前記変換効率切替トランジスタのソース及び前記増幅トランジスタのゲートに接続されるか、又は前記リセットトランジスタのソース、前記変換効率切替トランジスタのドレイン、及び前記増幅トランジスタのゲートに接続される、
　（１）乃至（１９）のいずれか一項に記載の光検出装置。
　（２１）それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
　前記複数の光電変換素子で共有されて前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、を備える光検出装置であって、
　第１方向に離隔して配置される２つの前記浮遊拡散領域と、
　前記２つの浮遊拡散領域のそれぞれに接続されて積層方向に延びる２つの第１コンタクトと、
　前記２つの第１コンタクトにそれぞれ接続され、前記第１方向に離隔して配置される２つの第１配線層と、
　前記第１方向に沿って、前記２つの第１配線層の間に配置される第２配線層と、
　前記第１配線層から積層方向に延びる第２コンタクトと、
　前記第２配線層から積層方向に延びる第３コンタクトと、を備える、
　光検出装置。
　（２２）前記２つの第１配線層と前記第２配線層の少なくとも一部とは、前記第１方向に沿ってライン状に配置される、
　（２１）に記載の光検出装置。
　（２３）前記第１方向に沿って、前記２つの第１配線層の間に２以上の前記第２配線層が配置され、
　前記２以上の第１配線層のそれぞれには、前記第３コンタクトが接続される、
　（２１）又は（２２）に記載の光検出装置。
　（２４）前記第２配線層及び前記第３コンタクトは、所定の電位に設定される、
　（２１）乃至（２３）のいずれか一項に記載の光検出装置。
　（２５）前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
　前記転送トランジスタの転送ゲートと前記第２配線層とを接続する、積層方向に延びる第４コンタクトと、を備える、
　（２１）乃至（２４）のいずれか一項に記載の光検出装置。
　（２６）前記第２配線層は、前記第１方向に交差する第２方向に延びる、
　（２１）乃至（２５）のいずれか一項に記載の光検出装置。
　（２７）前記第３コンタクトは、積層方向に延びるとともに、前記第２方向に延びる、
　（２６）に記載の光検出装置。
　（２８）前記第２配線層の前記第２方向に沿って、離隔して配置される複数の前記第３コンタクトを備える、
　（２６）に記載の光検出装置。
　（２９）前記第１配線層又は前記第２配線層の少なくとも一方は、ポリシリコン層である、
　（２１）乃至（２８）のいずれか一項に記載の光検出装置。
　（３０）前記光電変換素子及び前記浮遊拡散領域が配置される第１基板と、
　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、
　前記第１基板及び前記第２基板の間に配置される配線領域と、を備え、
　前記２つの第１コンタクト、前記２つの第１配線層、前記２つの第１配線層、及び前記第２配線層は、前記配線領域に配置され、
　前記第２コンタクト及び前記第３コンタクトは、前記第２基板に配置される、
　（２１）乃至（２９）のいずれか一項に記載の光検出装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１　光検出装置、１０　第１基板、１１　半導体基板、１２　画素、１３　画素領域、１４　電流源、１５　調整用配線層、２０　第２基板、２１　半導体基板、２２　画素回路、２３　駆動線、２３　画素駆動線、２４　垂直信号線、３０　第３基板、３１　半導体基板、３２　ロジック回路、３３　垂直駆動回路、３４　カラム信号処理回路、３５　水平駆動回路、３６　システム制御回路、４０　カラーフィルタ、４２　ｐウェル層、４３　素子分離部、４６　絶縁層、５０　受光レンズ、５１　層間絶縁層、５２　絶縁層、５３　絶縁層、５４　貫通配線、５５　接続配線、５６　配線層、５７　絶縁層、５８　パッド電極、５９　接続部、６１　層間絶縁層、６２　配線層、６３　絶縁層、６４　パッド電極、７０　中間層、７１　配線層

Claims (20)

  1. 　それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
    　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
    　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
    　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
    　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
    　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、を備え、
    　前記複数の第１配線層のうち、一部の前記第２コンタクトに接続される第１配線層は、その他の前記第２コンタクトに接続される第１配線よりも、前記第１コンタクトに近い場所まで延びる、
    　光検出装置。
  2. 　前記複数の第１配線層から積層方向に延びる複数の第３コンタクトを備え、
    　前記第１配線層は、対応する前記第３コンタクトに接続されるとともに、対応する前記第３コンタクトとの接続箇所よりも前記第１コンタクトに近い側まで延びる、
    　請求項１に記載の光検出装置。
  3. 　前記複数の第２コンタクトのうち、少なくとも２以上の第２コンタクトは、一方向に配置されており、
    　前記一方向の両側に配置された２つの前記第２コンタクトに接続される２つの前記第１配線層は、他の前記第２コンタクトに接続される前記第１配線層よりも、前記第１コンタクトに近い場所まで延びる、
    　請求項１に記載の光検出装置。
  4. 　前記複数の光電変換素子で共有され、前記一方向に配置される２つの前記浮遊拡散領域を備え、
    　前記２つの浮遊拡散領域には、２つの前記第１コンタクトが接続され、
    　前記一方向の一端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の一端側に配置される前記第１コンタクトに近い場所まで配置され、
    　前記一方向の他端側に配置される前記第１配線層は、その他の前記第１配線層よりも、前記一方向の他端側に配置される前記第１コンタクトに近い場所まで配置される、
    　請求項３に記載の光検出装置。
  5. 　前記２つの浮遊拡散領域から積層方向に延びる２つの前記第１コンタクトのそれぞれに接続され、前記一方向の一端側及び他端側に配置される２つの前記第１配線層に沿って配置される２つの第２配線層を備える、
    　請求項４に記載の光検出装置。
  6. 　前記２つの第２配線層同士を接続する第４コンタクトを備える、
    　請求項５に記載の光検出装置。
  7. 　前記浮遊拡散領域の保持電荷に応じた画素信号を生成する増幅トランジスタと、
    　前記第１コンタクトに接続されるとともに、平面視で前記増幅トランジスタから遠ざかる方向に配置される第４配線層と、を備える、
    　請求項１に記載の光検出装置。
  8. 　それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
    　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
    　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
    　前記浮遊拡散領域から積層方向に延びる第１コンタクトと、
    　前記複数の転送トランジスタのゲートから積層方向に延びる複数の第２コンタクトと、
    　前記複数の第２コンタクトにそれぞれ接続される複数の第１配線層と、
    　前記複数の第１配線層のうち、少なくとも一部の前記第１配線層に沿って配置され、前記複数の第１配線層と前記第１コンタクトとの間の容量を調整する第２配線層と、を備える、
    　光検出装置。
  9. 　前記第２配線層は、前記複数の第１配線層と前記第１コンタクトとの間の容量のばらつきが低減される箇所に配置される、
    　請求項８に記載の光検出装置。
  10. 　前記複数の第１配線層は、前記第１コンタクトの周囲に配置されており、
    　２以上の前記第１配線層に沿って、複数の前記第２配線層が配置される、
    　請求項８に記載の光検出装置。
  11. 　前記第２配線層は、前記複数の第１配線層のうち、互いに隣り合う２つの前記第１配線層の間に配置される、
    　請求項８に記載の光検出装置。
  12. 　前記第２配線層は、前記第１コンタクトに対向する箇所に配置される、
    　請求項１１に記載の光検出装置。
  13. 　前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
    　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、を備え、
    　前記第１配線層及び前記第２配線層は、前記第１基板と前記第２基板との間の第１配線領域に配置される、
    　請求項８に記載の光検出装置。
  14. 　前記第２基板の前記第１基板と反対側に配置され、第３配線層を有する第２配線領域を備え、
    　前記第１配線領域における前記第１配線層及び前記第２配線層を覆う第１絶縁層の誘電率は、前記第２配線領域における前記第３配線層を覆う第２絶縁層の誘電率よりも高い、
    　請求項１３に記載の光検出装置。
  15. 　前記第２配線層は、昇圧電圧、電源電圧、接地電圧、又は変換効率切替トランジスタに接続される信号を伝送する、
    　請求項８に記載の光検出装置。
  16. 　前記第２配線層は、ポリシリコン、タングステン（Ｗ）、銅（Ｃｕ）、又はアルミニウム（Ａｌ）を含む、請求項８に記載の光検出装置。
  17. 　それぞれが入射光の光量に応じた電荷を蓄積する複数の光電変換素子と、
    　前記複数の光電変換素子で共有され、前記複数の光電変換素子から転送された電荷を保持する浮遊拡散領域と、
    　前記複数の光電変換素子に蓄積された電荷を前記浮遊拡散領域に転送する複数の転送トランジスタと、
    　前記光電変換素子、前記転送トランジスタ、及び前記浮遊拡散領域が配置される第１基板と、
    　前記第１基板に積層され、前記浮遊拡散領域の保持電荷に応じた画素信号を生成するのに用いられる画素トランジスタが配置される第２基板と、
    　前記第１基板と前記第２基板とを接続する複数のコンタクトと、を備え、
    　前記画素トランジスタを構成する少なくとも一つのトランジスタは、平面視したときに前記複数のコンタクトと対向しない場所に配置される、
    　光検出装置。
  18. 　前記画素トランジスタの配置領域は、平面視で矩形形状であり、
    　前記画素トランジスタを構成する少なくとも一つのトランジスタは、このトランジスタの配置領域のすべての辺が前記複数のコンタクトに対向しない場所に配置される、
    　請求項１７に記載の光検出装置。
  19. 　前記複数のコンタクトは、平面視したときに前記画素トランジスタの対角方向に配置される、
    　請求項１８に記載の光検出装置。
  20. 　前記浮遊拡散領域及び画素トランジスタを共有する複数の画素と、
    　前記複数の画素のそれぞれは、前記光電変換素子、前記浮遊拡散領域、及び前記転送トランジスタを有し、
    　前記画素トランジスタは、増幅トランジスタ、選択トランジスタ、リセットトランジスタ、及び変換効率切替トランジスタを有し、
    　前記リセットトランジスタ及び前記変換効率切替トランジスタは、直列又は並列に接続され、
    　前記浮遊拡散領域は、前記変換効率切替トランジスタのソース及び前記増幅トランジスタのゲートに接続されるか、又は前記リセットトランジスタのソース、前記変換効率切替トランジスタのドレイン、及び前記増幅トランジスタのゲートに接続される、
    　請求項１に記載の光検出装置。
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