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WO2025079254A1 - 通信装置、通信システム、通信制御方法、及びプログラム - Google Patents

通信装置、通信システム、通信制御方法、及びプログラム Download PDF

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WO2025079254A1
WO2025079254A1 PCT/JP2023/037237 JP2023037237W WO2025079254A1 WO 2025079254 A1 WO2025079254 A1 WO 2025079254A1 JP 2023037237 W JP2023037237 W JP 2023037237W WO 2025079254 A1 WO2025079254 A1 WO 2025079254A1
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WO
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array
signal
mode
partial array
partial
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PCT/JP2023/037237
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French (fr)
Inventor
栄太 小林
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H04B10/69—Electrical arrangements in the receiver

Definitions

  • a compensation circuit that compensates for crosstalk in a multicore fiber has an arithmetic unit array in which multiple arithmetic units are arranged in an array. Furthermore, the filter coefficients used in each arithmetic unit are adaptively updated, and the filter coefficients used in each arithmetic unit are different from each other. Furthermore, the distance between cores in a multicore fiber may differ depending on the position of the cores. In general, the closer the distance between cores is, the greater the effect of crosstalk. Therefore, the accuracy of the filter coefficients used in each arithmetic unit of the compensation circuit may also differ depending on the position of the arithmetic unit.
  • the number of calculators included in the calculator array is proportional to the square of the number of cores (number of input signals).
  • the number of calculators required in the compensation circuit differs depending on the number of cores included in the multicore fiber. Therefore, in order to accommodate each multicore fiber with a different number of cores, a compensation circuit dedicated to each multicore fiber is required, which increases the manufacturing costs of the communication device. Furthermore, it is possible to use part of the compensation circuit for a multicore fiber with a large number of cores to compensate for the crosstalk of a multicore fiber with a small number of cores, but in this case, there is a problem that the baud rate decreases, that is, the communication speed decreases.
  • the present disclosure has been made to solve these problems, and aims to provide a highly versatile communication device, communication system, communication control method, and program that can compensate for signals with suitable accuracy and communication speed while reducing power consumption.
  • the communication device disclosed herein comprises a first partial array comprising a part of a computing unit array in which a plurality of computing units are arranged in an array, a second partial array comprising another part of the computing unit array, a distribution means for dividing an input signal into a plurality of distribution signals, a first selection means for inputting the input signal to the first partial array or the second partial array in a first mode, and inputting the distribution signal to the first partial array and the second partial array in a second mode different from the first mode, a second selection means for inputting an output signal of the first partial array to the second partial array in the first mode, and inputting a 0 signal to the second partial array in the second mode, a combining means for combining the output signal of the first partial array and the output signal of the second partial array, a third selection means for outputting the output signal of the second partial array in the first mode, and outputting a combined signal output by the combining means in the second mode, a bit mask processing means provided for each of the computing units for performing bit mask processing
  • the communication system includes a transmitting device that generates and outputs a multiplexed signal, a transmission line that transmits each of the output multiplexed signals, and the above-mentioned communication device that receives the multiplexed signal input from the transmission line and outputs a received signal, and the communication device compensates for crosstalk imparted to the multiplexed signal transmitted by the transmission line.
  • a method in which a computer controls a communication device that includes a second selection means that inputs a 0 signal to the second partial array in the first mode, a combining means that combines the output signal of the first partial array and the output signal of the second partial array, a third selection means that outputs the output signal of the second partial array in the first mode and outputs the combined signal output by the combining means in the second mode, and a bit mask processing means that is provided for each of the arithmetic units and performs bit mask processing on the coefficients used in the arithmetic units, and the computer controls the amount of masking by the bit mask processing means.
  • the program disclosed herein causes a computer that controls a communication device comprising: a first partial array comprising a part of a arithmetic unit array in which a plurality of arithmetic units are arranged in an array; a second partial array comprising another part of the arithmetic unit array; distribution means for dividing an input signal into a plurality of distribution signals; first selection means for inputting the input signal to the first partial array or the second partial array in a first mode, and inputting the distribution signal to the first partial array and the second partial array in a second mode different from the first mode; second selection means for inputting an output signal of the first partial array to the second partial array in the first mode, and inputting a 0 signal to the second partial array in the second mode; combining means for combining the output signal of the first partial array and the output signal of the second partial array; third selection means for outputting the output signal of the second partial array in the first mode, and outputting a combined signal output by the combining means in the second mode; and bit mask processing means
  • the present disclosure provides a highly versatile communication device, communication system, communication control method, and program that can compensate for signals with suitable accuracy and communication speed while reducing power consumption.
  • FIG. 1 is a block diagram showing an example of a configuration of a communication device according to the present disclosure.
  • FIG. 13 is a diagram illustrating another example of the configuration of a communication device according to the present disclosure.
  • FIG. 1 is a cross-sectional view showing an example of a multicore fiber.
  • FIG. 2 is a diagram illustrating an example of a signal compensation circuit.
  • FIG. 2 is a diagram illustrating an example of a configuration of a first computing unit according to the present disclosure.
  • FIG. 2 is a cross-sectional view showing another example of a multicore fiber.
  • 1 is a block diagram showing an example of a configuration of a communication system according to the present disclosure.
  • FIG. 1 is a block diagram illustrating an example of a configuration of a computer according to the present disclosure.
  • FIG. 1 is a block diagram showing a configuration of a communication device 100 according to the present disclosure.
  • the communication device 100 includes an arithmetic unit array (not shown) in which a plurality of arithmetic units (not shown) are arranged in an array.
  • the arithmetic unit array performs a predetermined arithmetic process on a multiplexed signal transmitted through a transmission path in MIMO.
  • an arithmetic unit array that compensates for crosstalk imparted to a multiplexed signal is taken as an example of the arithmetic unit array.
  • the communication device according to the present invention has a configuration in which the arithmetic unit array is divided into a plurality of partial arrays in order to handle a plurality of multiplexed signals with different numbers of multiplexed signals. That is, the communication device according to the present invention uses one arithmetic unit array to perform arithmetic process on each of a plurality of multiplexed signals with different numbers of multiplexed signals.
  • the communication device 100 includes a first partial array 101, a second partial array 102, a distribution means 103, first selection means 104A, 104B, a second selection means 105, a combination means 106, a third selection means 107, and a control means 108, as shown in FIG. 1.
  • the first partial array 101 comprises a part of the arithmetic unit array
  • the second partial array 102 comprises another part of the arithmetic unit array.
  • the first partial array 101 is a circuit portion for processing an input signal S1 contained in a multiplexed signal input to the communication device 100, and comprises some arithmetic units of the arithmetic unit array.
  • the second partial array 102 is a circuit portion for processing an input signal S2 contained in a multiplexed signal input to the communication device 100, and comprises some arithmetic units of the arithmetic unit array.
  • the arithmetic unit includes a multiplier (not shown), which multiplies the signal input from the first selection means 104A, 104B by a predetermined coefficient. The value of the coefficient of the multiplier is controlled by the control means 108, which will be described later.
  • the first partial array 101 also includes a bit mask processing means 101A for each arithmetic unit
  • the second partial array 102 also includes a bit mask processing means 102A for each arithmetic unit.
  • the bit mask processing means 101A and 102A perform bit mask processing on the coefficients used in the corresponding arithmetic units.
  • the amount of masking of the coefficients by the bit mask processing means 101A and 102A is controlled by the control means 108, which will be described later.
  • the combining means 106 combines the output signal of the first partial array 101 and the output signal of the second partial array 102 to generate a combined signal.
  • the combined signal generated by the combining means 106 is input to the third selecting means 107.
  • the combining means 106 can be realized by, for example, a multiplexer.
  • the communication device 100 includes a processor, a memory, and a storage device, which are not shown in the figure.
  • the storage device stores a computer program that implements the processing of the communication method according to this embodiment.
  • the processor then loads the computer program from the storage device into the memory and executes the computer program. In this way, the processor realizes the function of the control means 108.
  • each of the control means 108 may be realized by dedicated hardware.
  • some or all of the components of each device may be realized by general-purpose or dedicated circuits, processors, etc., or a combination of these. These may be configured by a single chip, or by multiple chips connected via a bus. Some or all of the components of each device may be realized by a combination of the above-mentioned circuits, etc., and programs.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA field-programmable gate array
  • FIG. 2 is a diagram showing a configuration of a communication device 200 according to the present disclosure.
  • a multiplexed optical signal is taken as an example of a multiplexed signal.
  • a multicore fiber transmission line is taken as an example of a transmission line through which the multiplexed optical signal is transmitted.
  • the multicore fiber transmission line is a transmission line constructed using a multicore fiber.
  • FIG. 3 shows a cross-sectional view of a multicore fiber 300 as an example of a multicore fiber. As shown in FIG. 3, the multicore fiber 300 includes a clad 301 and a plurality of cores 302 embedded in the clad 301. In the example shown in FIG.
  • the distance between cores may differ depending on the positional relationship between one core 302 and another core 302. In the example shown in FIG. 3, the distance d1 between the cores 302 adjacent in the circumferential direction of the multi-core fiber 300 is shorter than the distance d2 between the cores 302 adjacent in the radial direction of the multi-core fiber 300.
  • the influence of crosstalk between the cores 302 adjacent in the circumferential direction is stronger than the influence of crosstalk between the cores 302 adjacent in the radial direction. Therefore, the accuracy required for the coefficients used by each calculator included in the calculator array differs depending on which core 302 an input signal from the corresponding calculator is processed.
  • FIG. 4 shows a case where optical signals in which x polarization and y polarization are polarization-multiplexed are input from four cores 1, 2, 3, and 4, respectively.
  • the compensation circuit 400 includes a multiplier 401 and an adder 402 as computing units.
  • the compensation circuit 400 also includes an ADC (Analog Digital Converter) 403 for converting the input x polarization and y polarization into digital signals.
  • ADC Analog Digital Converter
  • the multiplier 401 multiplies the input signals X1, X2, X3, and X4 derived from the x polarization and the input signals Y1, Y2, Y3, and Y4 derived from the y polarization by a filter coefficient.
  • the adder 402 adds each of the multiplied x-polarized input signals X1, X2, X3, and X4 to each of the multiplied y-polarized input signals Y1, Y2, Y3, and Y4.
  • the compensation circuit 400 has a configuration in which the calculators 401 and 402 are arranged in an array in a first direction and a second direction intersecting the first direction. In the example shown in FIG. 4, 64 multipliers 401 and 56 adders are arranged in an array.
  • the number of arithmetic units included in the compensation circuit 400 for an optical signal transmitted through a multicore fiber transmission line is proportional to the square of the number of cores (number of input signals) of the multicore fiber.
  • the number of arithmetic units required for the compensation circuit differs depending on the number of cores contained in the multicore fiber. Therefore, in order to accommodate each multicore fiber with a different number of cores, a compensation circuit dedicated to each multicore fiber is required.
  • part of the compensation circuit 400 for multicore fiber to compensate for crosstalk in signals transmitted through a single-mode fiber transmission line, but in this case, the baud rate will decrease, i.e., the communication speed will decrease. In other words, a single arithmetic unit array cannot handle both single-mode fiber transmission lines and multicore fiber transmission lines with the same baud rate.
  • the accuracy of the compensation in the compensation circuit 400 can be maintained high, but this results in high power consumption.
  • the communication device 200 has a configuration in which a calculator array in which a plurality of calculators are arranged in an array is divided into a plurality of partial arrays in order to handle a plurality of multiplexed optical signals having different numbers of multiplexed optical signals.
  • the calculators include a first calculator 212 and a second calculator 213. Specifically, as shown in FIG.
  • the communication device 200 includes a first partial array 201, a second partial array 202, a third partial array 203, a fourth partial array 204, distribution means 205A, 205B, a first selection means 206A, 206B, 206C, 206D, a second selection means 207A, 207B, a combining means 208A, 208B, a third selection means 209A, 209B, a control unit 210, and an ADC 211. Note that descriptions that overlap with those of the first embodiment will be omitted as appropriate.
  • a multiplexed optical signal in which x polarization and y polarization are polarization-multiplexed is input to the communication device 200.
  • the communication device 200 includes an arithmetic unit array capable of processing a maximum of two optical signals. That is, the maximum number of input signals that the communication device 200 can process is two, and the maximum number of cores of the multicore fiber that the communication device 200 can support is two.
  • the first partial array 201, the second partial array 202, the third partial array 203, and the fourth partial array 204 each comprise a different part of the arithmetic unit array.
  • the first partial array 201 and the third partial array 203 are circuit parts for processing an input signal X1 originating from the x polarization and an input signal Y1 originating from the y polarization contained in the optical signal input to the communication device 200.
  • the second partial array 202 and the fourth partial array 204 are circuit parts for processing an input signal X2 originating from the x polarization and an input signal Y2 originating from the y polarization contained in the optical signal input to the communication device 200.
  • the optical signal input to the communication device 200 is converted to a digital signal by the ADC 211.
  • the first partial array 201, the second partial array 202, the third partial array 203, and the fourth partial array 204 each include a plurality of first arithmetic units 212 and a plurality of second arithmetic units 213.
  • the first computing unit 212 includes a bit mask processing unit 212A and a multiplier 212B.
  • the bit mask processing unit 212A is provided for each multiplier 212B, and performs bit mask processing on the filter coefficient used in the corresponding multiplier 212B, functioning as a bit mask processing means.
  • the bit mask processing unit 212A performs bit mask processing on the filter coefficient using a predetermined number of bit masks.
  • the multiplier 212B performs multiplication processing on the signal input from the first selection means 206A, 206B, 206C, and 206D using the bit masked filter coefficient.
  • the value of the filter coefficient used by the multiplier 212B is adaptively updated by the control unit 210.
  • the number of bit masks used by the bit mask processing unit 212A is determined by the control unit 210. That is, the mask amount of the bit mask processing unit 212A is controlled by the control unit 210.
  • the second calculator 213 is an adder.
  • a switching signal for switching between the first mode and the second mode is input to the first selection means 206A, 206B, 206C, and 206D from the control unit 210 described later. Then, the first selection means 206A, 206B, 206C, and 206D switch between the first mode and the second mode in accordance with the switching signal.
  • the first selection means 206A, 206B, 206C, and 206D can be realized, for example, by a selector.
  • the input signals X1 and Y1 are input to the first partial array 201, and the input signals X2 and Y2 are input to the second partial array 202.
  • the input signals X1 and Y1 compensated for in the first partial array 201 are further compensated for in the second partial array 202.
  • the input signals X2 and Y2 compensated for in the second partial array 202 are further compensated for in the fourth partial array 204.
  • the input signals X1 and Y1 compensated for in the second partial array 202 are output from the third selection means 209A and 209B.
  • the input signals X2 and Y2 compensated for in the fourth partial array 204 are output from the fourth partial array 204.
  • the communication device 200 can compensate for the optical signals included in the multiplexed optical signal in the first mode.
  • the calculator array has a configuration in which 8 ⁇ 8 first calculators 212 are arranged in an array.
  • the calculator array is divided into 16 partial arrays.
  • the calculator array is divided into four partial arrays. This makes it possible to perform compensation processing for each of the multiplexed optical signals transmitted through a multicore fiber transmission line having four cores, a multicore fiber transmission line having two cores, or a single-mode fiber transmission line.
  • FIG. 8 is a block diagram showing the configuration of a computer 600 that realizes the processing of the communication device 100, 200, or the communication system 500.
  • the computer 600 includes a memory 601 and a processor 602.
  • Memory 601 is configured, for example, by a combination of volatile memory and non-volatile memory. Memory 601 is used to store programs executed by processor 602, data used for various processes, and the like.
  • the storage units (not shown) of communication devices 100 and 200 and the storage unit (not shown) of communication system 500 may be realized by memory 601. However, these may also be realized by any other storage device.
  • the processor 602 reads and executes programs from the memory 601 to perform processing for each device.
  • the processor 602 may be, for example, a microprocessor, an MPU (Micro Processor Unit), or a CPU (Central Processing Unit).
  • the processor 602 may include multiple processors.
  • the program includes instructions (or software code) that, when loaded into a computer, cause the computer to perform one or more functions described in the embodiments.
  • the program may be stored on a non-transitory computer-readable medium or tangible storage medium.
  • computer-readable medium or tangible storage medium may include random-access memory (RAM), read-only memory (ROM), flash memory, solid-state drive (SSD) or other memory technology, CD-ROM, digital versatile disc (DVD), Blu-ray® disc or other optical disk storage, magnetic cassette, magnetic tape, magnetic disk storage or other magnetic storage device.
  • the program may be transmitted on a transitory computer-readable medium or communication medium.
  • transitory computer-readable medium or communication medium may include electrical, optical, acoustic, or other forms of propagated signals.
  • the present invention has been described above with reference to the embodiments, the present invention is not limited to the above embodiments. Various modifications that can be understood by a person skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
  • the present invention can also be applied to optical communication MIMO that is not polarization-multiplexed.
  • the present invention can be applied not only to compensation processing of a multiplexed optical signal transmitted by a multicore fiber transmission line, but also to compensation processing of a multiplexed optical signal transmitted by a multimode fiber transmission line.
  • the present invention can be applied to a compensation circuit that compensates for crosstalk between modes of a multiplexed optical signal transmitted by a multimode fiber transmission line.
  • the present invention can also be applied to wireless communication MIMO.
  • the present invention can be applied to a compensation circuit that compensates for crosstalk of a multiplexed signal obtained by multiplexing radio waves having OAM (Orbital Angular Momentum).
  • OAM Organic Angular Momentum
  • a calculator array that compensates for crosstalk has been described as an example of a calculator array, but the calculator array may be any array of calculators that perform other processes.
  • a part or all of the above-described embodiments can be described as, but is not limited to, the following supplementary notes.
  • (Appendix 1) a first partial array including a part of a computing unit array in which a plurality of computing units are arranged in an array; a second partial array including another part of the arithmetic unit array; A distribution means for dividing an input signal into a plurality of distribution signals; a first selection means for inputting the input signal to the first partial array or the second partial array in a first mode, and inputting the distribution signal to the first partial array and the second partial array in a second mode different from the first mode; a second selection means for inputting an output signal of the first partial array to the second partial array in the first mode, and inputting a 0 signal to the second partial array in the second mode; a combining means for combining an output signal of the first subarray and an output signal of the second subarray; a third selection means for outputting an output signal of the second partial array in the first mode and outputting a
  • the first partial array and the second partial array have a configuration in which 2M (M is a number satisfying 1 ⁇ M ⁇ (N/2)) arithmetic units are arranged in an array in the first direction and 2M (M is a number satisfying 1 ⁇ M ⁇ (N/2)) arithmetic units are arranged in an array in the second direction.
  • 2M is a number satisfying 1 ⁇ M ⁇ (N/2)
  • the first mode is a mode in which the input signals are input in a maximum number of input signals that the communication device can process
  • the second mode is a mode in which the input signals are input in a number smaller than the maximum number of input signals.
  • a transmitting device that generates and outputs a multiplexed signal; a transmission path for transmitting each of the output multiplexed signals;
  • a communication device according to any one of claims 1 to 4, which receives a multiplexed signal input from the transmission line and outputs a received signal; Equipped with The communication device compensates for crosstalk imparted to the multiplexed signal transmitted through the transmission path.
  • Communication systems (Appendix 9) The communication system of claim 8, wherein the transmission line is a multicore fiber transmission line. (Appendix 10) 9. The communication system of claim 8, wherein the transmission line is a multimode fiber transmission line.
  • Appendix 12 a first partial array including a part of a computing unit array in which a plurality of computing units are arranged in an array; a second partial array including another part of the arithmetic unit array; A distribution means for dividing an input signal into a plurality of distribution signals; a first selection means for inputting the input signal to the first partial array or the second partial array in a first mode, and inputting the distribution signal to the first partial array and the second partial array in a second mode different from the first mode; a second selection means for inputting an output signal of the first partial array to the second partial array in the first mode, and inputting a 0 signal to the second partial array in the second mode; a combining means for combining the output signals of the first subarray and the second subarray; a third selection means for outputting an output signal of the second partial array in the first mode and for outputting
  • the first partial array and the second partial array have a configuration in which 2M (M is a number satisfying 1 ⁇ M ⁇ (N/2)) arithmetic units are arranged in an array in the first direction and 2M (M is a number satisfying 1 ⁇ M ⁇ (N/2)) arithmetic units are arranged in an array in the second direction.
  • the first mode is a mode in which the input signals are input in a maximum number of input signals that the communication device can process
  • the second mode is a mode in which the input signals are input in a number smaller than the maximum number of input signals.
  • the communication control method according to claim 12. (Appendix 16) 13. The communication control method according to claim 12, wherein the multiplexed signal is a multiplexed optical signal transmitted through a multicore fiber transmission line. (Appendix 17) 13. The communication control method according to claim 12, wherein the multiplexed signal is a multiplexed optical signal transmitted through a multimode fiber transmission line.
  • the multiplexed signal is a signal obtained by multiplexing radio waves having OAM.
  • Appendix 19 a first partial array including a part of a computing unit array in which a plurality of computing units are arranged in an array; a second partial array including another part of the arithmetic unit array; A distribution means for dividing an input signal into a plurality of distribution signals; a first selection means for inputting the input signal to the first partial array or the second partial array in a first mode, and inputting the distribution signal to the first partial array and the second partial array in a second mode different from the first mode; a second selection means for inputting an output signal of the first partial array to the second partial array in the first mode, and inputting a 0 signal to the second partial array in the second mode; a combining means for combining the output signals of the first subarray and the second subarray; a third selection means for outputting an output signal of the second partial array in the first mode and for out

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Abstract

通信装置は、第１及び第２の部分アレイと、入力信号を複数の分配信号に分割する分配手段と、入力信号又は分配信号を第１，第２の部分アレイに選択的に入力する第１の選択手段と、第１の部分アレイの出力信号又は０信号を第２の部分アレイに選択的に入力する第２の選択手段と、第１の部分アレイと第２の部分アレイとの出力信号とを結合する結合手段と、第２の部分アレイの出力信号又は結合手段が出力する結合信号を選択的に出力する第３の選択手段と、演算器毎に備えられ、演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、ビットマスク処理のマスク量を制御する制御手段を備える。

Description

通信装置、通信システム、通信制御方法、及びプログラム
　本開示は、通信装置、通信システム、通信制御方法、及びプログラムに関する。
　近年、通信速度を高速化する技術としてＭＩＭＯ（multiple-input and multiple-output）が開発されている。無線通信におけるＭＩＭＯでは、送信機と受信機の双方で複数のアンテナを用いることにより、通信速度の高速化、通信品質の向上を図っている。光通信におけるＭＩＭＯでは、マルチコアファイバ（ＭＣＦ；Multi Core Fiber）やマルチモードファイバ（ＭＭＦ；Multimode Fiber）を用いることにより、通信速度の高速化を図っている。
　マルチコアファイバでは、１つのクラッドの中に複数のコアが配置されている。１つのクラッドに配置されるコア数を多くするほど伝送量が向上し、通信速度の高速化が図れる。一方、マルチコアファイバの、特に結合型マルチコアファイバの場合、コア数が多くなるほど、コア間の距離が短くなり、クロストークが発生しやすくなる。そのため、コア間のクロストークを補償する必要がある。特許文献１には、Ｎ個の信号間のクロストークを補償するＭＩＭＯ処理部が、Ｎ×Ｎのアレイ状に並べられたＦＩＲ（Finite Impulse Response）フィルタを備え、当該ＦＩＲフィルタのフィルタ係数がＣＭＡ（Constant Modulus Algorithm）制御によって適応等化されることが記載されている。
国際公開第２０１５／０５２８９５号
　特許文献１に記載されているように、マルチコアファイバのクロストークを補償する補償回路は、複数の演算器がアレイ状に並べられた演算器アレイを有する。また、各演算器で用いられるフィルタ係数は適応的にアップデートされ、各演算器で用いられるフィルタ係数は互いに異なる。また、マルチコアファイバ内におけるコア間の距離は、コアの位置によって異なる場合がある。一般に、コア間の距離が近いほどクロストークの影響が大きくなる。そのため、補償回路の各演算器で用いられるフィルタ係数の精度も、当該演算器の位置によって異なる場合がある。
　また、演算器アレイに含まれる演算器の数は、コア数（入力信号数）の２乗に比例する。換言すれば、マルチコアファイバに含まれるコアの数に応じて、補償回路に必要となる演算器の個数は異なる。そのため、コア数の異なるマルチコアファイバのそれぞれに対応するためには、それぞれのマルチコアファイバ専用の補償回路が必要となり、通信装置の製造コストが高くなってしまう。さらに、コア数の多いマルチコアファイバ用の補償回路の一部を用いて、コア数の少ないマルチコアファイバのクロストークを補償することも考えられるが、この場合、ボーレート（Baud rate）が低下してしまう、すなわち、通信速度が低下してしまうという問題がある。
　そこで、本発明者らは、演算器アレイを複数の部分アレイに分割し、演算器アレイに入力される入力信号を分配してなる分配信号、又は入力信号の何れかをこれらの部分アレイに選択的に入力することにより、コア数の異なるマルチコアファイバに対応する新規な補償回路を発明した。
　しかしながら、上述したように、マルチコアファイバ内におけるコア間の距離は、コアの位置によって異なる場合がある。また、コア数の異なるマルチコアファイバでは、コア間の距離も異なる。当該新規な補償回路において、各演算器のフィルタ係数の精度を高くすることにより、補償回路における補償の精度を高く保つことができるが、消費電力が高くなってしまうという問題がある。
　本開示は、このような問題点を解決するためになされたものであり、消費電力を削減しつつ、好適な精度及び通信速度で信号を補償可能な、汎用性の高い通信装置、通信システム、通信制御方法、及びプログラムを提供することを目的とする。
　本開示に係る通信装置は、複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、前記演算器アレイの他の一部を備える第２の部分アレイと、入力信号を複数の分配信号に分割する分配手段と、第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、前記ビットマスク処理手段によるマスク量を制御するビットマスク制御手段と、を備える。
　本開示に係る通信システムは、多重化信号を生成して出力する送信装置と、前記出力された多重化信号をそれぞれ伝送する伝送路と、前記伝送路から入力された多重化信号を受信し、受信信号を出力する上記の通信装置と、を備え、前記通信装置は、前記伝送路によって伝送された前記多重化信号に付与されたクロストークを補償する。
　本開示に係る通信制御方法は、複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、前記演算器アレイの他の一部を備える第２の部分アレイと、入力信号を複数の分配信号に分割する分配手段と、第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、を備える通信装置を制御するコンピュータが、前記ビットマスク処理手段によるマスク量を制御する、方法である。
　本開示に係るプログラムは、複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、前記演算器アレイの他の一部を備える第２の部分アレイと、入力信号を複数の分配信号に分割する分配手段と、第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、を備える通信装置を制御するコンピュータに、前記ビットマスク処理手段によるマスク量を制御する処理を実行させる。
　本開示によれば、消費電力を削減しつつ、好適な精度及び通信速度で信号を補償可能な、汎用性の高い通信装置、通信システム、通信制御方法、及びプログラムを提供することができる。
本開示に係る通信装置の構成の一例を示すブロック図である。 本開示に係る通信装置の構成の他の一例を示す図である。 マルチコアファイバの一例を示す断面図である。 信号補償回路の一例を示す図である。 本開示に係る第１の演算器の構成の一例を示す図である。 マルチコアファイバの他の一例を示す断面図である。 本開示に係る通信システムの構成の一例を示すブロック図である。 本開示に係るコンピュータの構成の一例を示すブロック図である。
　以下では、本開示の実施形態について、図面を参照しながら詳細に説明する。各図面において、同一又は対応する要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
　＜実施形態１＞
　図１は、本開示に係る通信装置１００の構成を示すブロック図である。通信装置１００は、複数の演算器（不図示）がアレイ状に並べられた演算器アレイ（不図示）を備える。当該演算器アレイは、ＭＩＭＯにおいて、伝送路によって伝送された多重化信号に所定の演算処理を行う。実施形態１では、当該演算器アレイとして、多重化信号に付与されたクロストークを補償する演算器アレイを例に挙げて説明する。また、本願発明に係る通信装置は、多重化された信号の数が異なる複数の多重化信号に対応するため、当該演算器アレイを複数の部分アレイに分割した構成を有する。すなわち、本願発明に係る通信装置は、１つの演算器アレイを用いて、多重化された信号の数が異なる複数の多重化信号のそれぞれに対して演算処理を行う。例えば、通信装置１００は、図１に示すように、第１の部分アレイ１０１、第２の部分アレイ１０２、分配手段１０３、第１の選択手段１０４Ａ，１０４Ｂ、第２の選択手段１０５、結合手段１０６、第３の選択手段１０７、制御手段１０８を備える。
　第１の部分アレイ１０１は、演算器アレイの一部を備え、第２の部分アレイ１０２は、当該演算器アレイの他の一部を備える。第１の部分アレイ１０１は、通信装置１００に入力された多重化信号に含まれる入力信号Ｓ１を処理するための回路部分であり、演算器アレイの一部の演算器を備える。第２の部分アレイ１０２は、通信装置１００に入力された多重化信号に含まれる入力信号Ｓ２を処理するための回路部分であり、演算器アレイの他の一部の演算器を備える。具体的には、演算器には乗算器（不図示）が含まれ、当該乗算器は、第１の選択手段１０４Ａ，１０４Ｂから入力された信号に対して、所定の係数を乗算する。また、当該乗算器の係数の値は、後述する制御手段１０８によって制御される。
　また、第１の部分アレイ１０１は、演算器毎に備えられるビットマスク処理手段１０１Ａを備え、第２の部分アレイ１０２は、演算器毎に備えられるビットマスク処理手段１０２Ａを備える。ビットマスク処理手段１０１Ａ，１０２Ａは、対応する演算器において用いられる係数に対してビットマスク処理を行う。ビットマスク処理手段１０１Ａ，１０２Ａによる当該係数のマスク量は、後述する制御手段１０８によって制御される。
　分配手段１０３は、入力信号Ｓ１を複数の分配信号Ｓ１１，Ｓ１２に分割する。分配信号Ｓ１１は第１の選択手段１０４Ａに入力され、分配信号Ｓ１２は第１の選択手段１０４Ｂへ入力される。分配手段１０３は、例えば、インタリーブＡＤＣ（interleaved ADC (interleaved Analog Digital Converter)）によって実現できる。
　第１の選択手段１０４Ａは、第１のモードにおいて、入力信号Ｓ１を第１の部分アレイ１０１に入力し、第２のモードにおいて、分配信号Ｓ１１を第１の部分アレイ１０１に入力する。同様に、第１の選択手段１０４Ｂは、第１のモードにおいて、入力信号Ｓ２を第２の部分アレイ１０２に入力し、第２のモードにおいて、分配信号Ｓ１２を第２の部分アレイ１０２に入力する。ここで、第１のモードとは、通信装置１００が処理可能な最大の入力信号数の入力信号が通信装置１００に入力されるモードである。本実施形態１では、通信装置１００が処理可能な入力信号数は２である。また、第２のモードとは、通信装置１００が処理可能な最大の入力信号数よりも少ない数の入力信号が通信装置１００に入力されるモードである。本実施形態１では、通信装置１００が処理可能な入力信号数よりも少ない数は１である。すなわち、本開示に係る通信装置１００は、１つの演算器アレイを用いて、２つの入力信号Ｓ１，Ｓ２が多重化された多重化信号又は多重化されていない入力信号Ｓ１のクロストークを補償することができる。また、後述する制御手段１０８から、第１のモード及び第２のモードを切り替えるための切り替え信号が第１の選択手段１０４Ａ，１０４Ｂに入力される。そして、第１の選択手段１０４Ａ，１０４Ｂは、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第１の選択手段１０４Ａ，１０４Ｂは、例えば、セレクタによって実現できる。
　第２の選択手段１０５は、第１のモードにおいて、第１の部分アレイ１０１の出力信号を第２の部分アレイ１０２に入力し、第２のモードにおいて、０信号を第２の部分アレイ１０２に入力する。換言すれば、第２の選択手段１０５は、第２のモードにおいて第２の部分アレイ１０２に信号を入力しない。また、制御手段１０８から、第１のモード及び第２のモードを切り替えるための切り替え信号が第２の選択手段１０５に入力される。そして、第２の選択手段１０５は、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第２の選択手段１０５は、例えば、セレクタによって実現できる。
　結合手段１０６は、第１の部分アレイ１０１の出力信号と第２の部分アレイ１０２の出力信号とを結合して結合信号を生成する。結合手段１０６が生成した結合信号は、第３の選択手段１０７へ入力される。結合手段１０６は、例えば、マルチプレクサによって実現できる。
　第３の選択手段１０７は、第１のモードにおいて、第２の部分アレイ１０２の出力信号を出力し、第２のモードにおいて、結合手段１０６が出力する結合信号を出力する。また、制御手段１０８から、第１のモード及び第２のモードを切り替えるための切り替え信号が第３の選択手段１０７に入力される。そして、第３の選択手段１０７は、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第３の選択手段１０７は、例えば、セレクタによって実現できる。
　制御手段１０８は、第１のモード及び第２のモードを切り替えるための切り替え信号を第１の選択手段１０４Ａ，１０４Ｂ、第２の選択手段１０５、第３の選択手段１０７に入力する。
　また、制御手段１０８は、第３の選択手段１０７から出力される信号に基づいて、第１の部分アレイ１０１，第２の部分アレイ１０２に含まれる演算器が用いる係数を決定する。換言すれば、各演算器が用いる係数は、制御手段１０８によって適応的にアップデートされ、演算器によって異なる。
　また、制御手段１０８は、ビットマスク処理手段１０１Ａ，１０２Ａによる当該係数のマスク量を制御し、ビットマスク制御手段として機能する。具体的には、制御手段１０８は、通信装置１００における補償処理の精度が担保されるように、当該マスク量を制御する。例えば、制御手段１０８は、多重化信号において多重化された信号の数に基づいて、当該係数のマスク量を決定する。
　以上に説明した本開示に係る通信装置１００では、ビットマスク処理手段１０１Ａ，１０２Ａが、第１の部分アレイ１０１，第２の部分アレイ１０２に含まれる演算器が用いる係数をビットマスク処理する。そのため、各演算器の消費電力を削減することができる。演算器１つあたりの消費電力の削減量は小さいが、演算器アレイは多数の演算器を含むため、演算器アレイ全体としての消費電力の削減量は大きなものとなる。また、制御手段１０８が、ビットマスク処理手段１０１Ａ，１０２Ａによる当該係数のマスク量を制御する。そのため、通信装置１００における補償処理の精度が担保される。このように、通信装置１００は、消費電力を削減しつつ、好適な精度で、補償処理を行うことができる。
　また、通信装置１００が処理可能な最大の入力信号数の入力信号Ｓ１，Ｓ２が入力された場合（第１のモード）において、入力信号Ｓ１が第１の部分アレイ１０１に入力され、入力信号Ｓ２が第２の部分アレイ１０２に入力される。次いで、第１の部分アレイ１０１において補償処理された入力信号Ｓ１が第１の部分アレイ１０１から出力され、第２の部分アレイ１０２において補償処理された入力信号Ｓ２が第３の選択手段１０７から出力される。このように、通信装置１００は、第１のモードにおいて、多重化信号に含まれる入力信号Ｓ１，Ｓ２の補償処理を行うことができる。
　また、通信装置１００では、通信装置１００が処理可能な最大の入力信号数よりも少ない数の入力信号Ｓ１が入力された場合（第２のモード）において、入力信号Ｓ１が分配手段１０３によって分配信号Ｓ１１，Ｓ１２に分割され、分配信号Ｓ１１が第１の部分アレイ１０１に入力され、分配信号Ｓ１２が第２の部分アレイ１０２に入力される。次いで、第１の部分アレイ１０１において補償処理された分配信号Ｓ１１と第２の部分アレイ１０２において補償処理された分配信号Ｓ１２が結合手段１０６によって結合される。そして、結合手段１０６によって生成された結合信号が第３の選択手段１０７から出力される。このように、通信装置１００は、第２のモードにおいて、多重化されていない信号Ｓ１の補償処理を行うことができる。
　これにより、通信装置１００は、１つの演算器アレイを用いて、２つの入力信号Ｓ１，Ｓ２が多重化された多重化信号又は多重化されていない入力信号Ｓ１のクロストークを補償することができる。したがって、汎用性が高い通信装置１００を提供することができる。
　また、第２のモードにおいて、第１の部分アレイ１０１と第２の部分アレイ１０２の双方を用いて補償処理を行うため、スループットが低下することがない。したがって、通信速度を低下させることなく信号を補償可能な通信装置１００を提供することができる。
　なお、通信装置１００は、図示しない構成としてプロセッサ、メモリ及び記憶装置を備えるものである。また、当該記憶装置には、本実施形態に係る通信方法の処理が実装されたコンピュータプログラムが記憶されている。そして、当該プロセッサは、記憶装置からコンピュータプログラムを前記メモリへ読み込ませ、当該コンピュータプログラムを実行する。これにより、前記プロセッサは、制御手段１０８としての機能を実現する。
　また、制御手段１０８は、それぞれが専用のハードウェアで実現されていてもよい。また、各装置の各構成要素の一部又は全部は、汎用または専用の回路（circuitry）、プロセッサ等やこれらの組合せによって実現されてもよい。これらは、単一のチップによって構成されてもよいし、バスを介して接続される複数のチップによって構成されてもよい。各装置の各構成要素の一部又は全部は、上述した回路等とプログラムとの組合せによって実現されてもよい。また、プロセッサとして、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＦＰＧＡ（field-programmable gate array）等を用いることができる。
　また、通信装置１００の各構成要素の一部又は全部が複数の情報処理装置や回路等により実現される場合には、複数の情報処理装置や回路等は、集中配置されてもよいし、分散配置されてもよい。例えば、情報処理装置や回路等は、クライアントサーバシステム、クラウドコンピューティングシステム等、各々が通信ネットワークを介して接続される形態として実現されてもよい。また、通信装置１００の機能は、ＳａａＳ（Software as a Service）形式で提供されてもよい。
　＜実施形態２＞
　図２は、本開示に係る通信装置２００の構成を示す図である。本実施形態２では、多重化信号として、多重化光信号を例に挙げて説明する。また、当該多重化光信号が伝送される伝送路として、マルチコアファイバ伝送路を例に挙げて説明する。マルチコアファイバ伝送路とは、マルチコアファイバを用いて構築された伝送路である。図３に、マルチコアファイバの一例として、マルチコアファイバ３００の断面図を示す。マルチコアファイバ３００は、図３に示すように、クラッド３０１と、当該クラッド３０１内に埋められた複数のコア３０２を備える。図３に示す例では、４つのコア３０２がクラッド３０１内に埋められている。マルチコアファイバ３００が備えるコア３０２の数が多くなるほど伝送量が向上し、通信速度の高速化が図れる。一方、マルチコアファイバ３００のコア数が多くなるほど、コア３０２間の距離が短くなり、クロストークが発生しやすくなる。また、図３に示すように、１つのマルチコアファイバ３００内においても、一のコア３０２と他のコア３０２との位置関係によって、コア間の距離は異なる場合がある。図３に示す例では、マルチコアファイバ３００の周方向に隣り合うコア３０２間の距離ｄ１は、マルチコアファイバ３００の径方向に隣り合うコア３０２間の距離ｄ２よりも短い。すなわち、図３に示すマルチコアファイバ３００では、周方向に隣り合うコア３０２間のクロストークの影響が、径方向に隣り合うコア３０２間のクロストークの影響よりも強い。そのため、何れのコア３０２からの入力信号を処理するかによって、演算器アレイに含まれる演算器毎に、当該演算器が用いる係数に求められる精度は異なる。
　マルチコアファイバ３００のコア３０２間のクロストークを補償する補償回路４００の一例を図４に示す。図４は、４つのコア１，２，３，４から、それぞれ、ｘ偏波とｙ偏波が偏波多重された光信号が入力される場合を示している。図４に示すように、補償回路４００は、演算器として、乗算器４０１、加算器４０２を備える。また、補償回路４００は、入力されたｘ偏波とｙ偏波とをデジタル信号に変換するためのＡＤＣ（Analog Digital Converter）４０３を備える。乗算器４０１は、ｘ偏波由来の入力信号Ｘ１，Ｘ２，Ｘ３，Ｘ４及びｙ偏波由来の入力信号Ｙ１，Ｙ２，Ｙ３，Ｙ４にフィルタ係数を乗算する。また、加算器４０２は、乗算処理されたｘ偏波由来の入力信号Ｘ１，Ｘ２，Ｘ３，Ｘ４のそれぞれと乗算処理されたｙ偏波由来の入力信号Ｙ１，Ｙ２，Ｙ３，Ｙ４のそれぞれとを加算する。このように、４つのコア１，２，３，４のそれぞれの間において発生したクロストークを補償するため、補償回路４００は、第１の方向及び当該第１の方向に交差する第２の方向に演算器４０１，４０２がアレイ状に並べられた構成を有する。図４に示す例では、６４個の乗算器４０１と５６個の加算器とがアレイ状に並べられている。
　マルチコアファイバ伝送路によって伝送された光信号の補償回路４００が備える演算器の個数は、マルチコアファイバのコア数（入力信号数）の２乗に比例する。換言すれば、マルチコアファイバに含まれるコアの数に応じて、補償回路に必要となる演算器の個数は異なる。そのため、コア数の異なるマルチコアファイバのそれぞれに対応するためには、それぞれのマルチコアファイバ専用の補償回路が必要となる。
　また、マルチコアファイバ用の補償回路４００の一部を用いて、シングルモードファイバ伝送路によって伝送された信号のクロストークを補償することも考えられるが、この場合、ボーレートが低下してしまう、すなわち、通信速度が低下してしまう。換言すれば、１つの演算器アレイで、同一のボーレートのシングルモードファイバ伝送路とマルチコアファイバ伝送路との双方に対応することはできない。
　通常、光通信システムの製品化には、ＡＳＩＣ（application specific integrated circuit）で構築されたＤＳＰ（Digital Signal Processor）を必要とする。そのため、シングルモードファイバ専用の補償回路、コア数の異なるマルチコアファイバのそれぞれに専用の補償回路を搭載すると、通信装置の製造コストが高くなってしまう。
　また、補償回路４００において、各演算器４０１が用いるフィルタ係数の精度を高くすることにより、補償回路４００における補償の精度を高く保つことができるが、消費電力が高くなってしまう。
　そこで、本開示に係る通信装置２００は、多重化された光信号の数が異なる複数の多重化光信号に対応するため、複数の演算器がアレイ状に並べられた演算器アレイを複数の部分アレイに分割した構成を有する。ここで、演算器は、第１の演算器２１２及び第２の演算器２１３を含む。具体的には、本開示に係る通信装置２００は、図２に示すように、第１の部分アレイ２０１、第２の部分アレイ２０２、第３の部分アレイ２０３、第４の部分アレイ２０４、分配手段２０５Ａ，２０５Ｂ、第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄ、第２の選択手段２０７Ａ，２０７Ｂ、結合手段２０８Ａ，２０８Ｂ、第３の選択手段２０９Ａ，２０９Ｂ、制御部２１０、ＡＤＣ２１１を備える。なお、実施形態１と重複する説明については適宜省略する。
　本実施形態２では、通信装置２００に、ｘ偏波とｙ偏波が偏波多重された多重化光信号が入力される場合を例に挙げて説明する。また、通信装置２００が、最大で２つの光信号を処理可能な演算器アレイを備える場合を例に挙げて説明する。すなわち、通信装置２００が処理可能な最大の入力信号数は２であり、通信装置２００が対応可能なマルチコアファイバの最大のコア数は２である。
　第１の部分アレイ２０１、第２の部分アレイ２０２、第３の部分アレイ２０３、第４の部分アレイ２０４は、演算器アレイのそれぞれ異なる一部を備える。第１の部分アレイ２０１及び第３の部分アレイ２０３は、通信装置２００に入力された光信号に含まれるｘ偏波由来の入力信号Ｘ１及びｙ偏波由来の入力信号Ｙ１を処理するための回路部分である。第２の部分アレイ２０２及び第４の部分アレイ２０４は、通信装置２００に入力された光信号に含まれるｘ偏波由来の入力信号Ｘ２及びｙ偏波由来の入力信号Ｙ２を処理するための回路部分である。なお、通信装置２００に入力された光信号は、ＡＤＣ２１１によって、デジタル信号へ変換される。
　具体的には、第１の部分アレイ２０１、第２の部分アレイ２０２、第３の部分アレイ２０３、第４の部分アレイ２０４は、複数の第１の演算器２１２及び複数の第２の演算器２１３を備える。
　第１の演算器２１２は、図５に示すように、ビットマスク処理部２１２Ａ、乗算器２１２Ｂを備える。ビットマスク処理部２１２Ａは、乗算器２１２Ｂ毎に備えられ、対応する乗算器２１２Ｂにおいて用いられるフィルタ係数に対してビットマスク処理を行い、ビットマスク処理手段として機能する。具体的には、ビットマスク処理部２１２Ａは、所定のビットマスク数を用いて、フィルタ係数をビットマスク処理する。乗算器２１２Ｂは、ビットマスク処理されたフィルタ係数を用いて、第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄから入力される信号に乗算処理を行う。乗算器２１２Ｂが用いるフィルタ係数の値は、制御部２１０によって、適応的にアップデートされる。また、ビットマスク処理部２１２Ａが用いるビットマスク数は、制御部２１０によって決定される。すなわち、ビットマスク処理部２１２Ａのマスク量は、制御部２１０によって制御される。
　第２の演算器２１３は、加算器である。
　第１の部分アレイ２０１と第３の部分アレイ２０３は、第１の方向に連結されており、第１の部分アレイ２０１の第１の演算器２１２によって乗算処理された入力信号Ｘ１，Ｙ１が第３の部分アレイ２０３へ入力される。また、第２の部分アレイ２０２及び第４の部分アレイ２０４は、第１の方向に連結されており、第２の部分アレイ２０２の第１の演算器２１２によって乗算処理された入力信号Ｘ２，Ｙ２が第４の部分アレイ２０４へ入力される。また、第１の部分アレイ２０１と第２の部分アレイ２０２は、第２の方向に、第２の選択手段２０７Ａ，２０７Ｂを介して、連結されている。そして、第１の部分アレイ２０１の第１の演算器２１２によって乗算処理され、第２の演算器２１３によって加算処理された入力信号Ｘ１，Ｙ１が、第２の選択手段２０７Ａ，２０７Ｂを介して、第２の部分アレイ２０２へ入力される。また、第３の部分アレイ２０３と第４の部分アレイ２０４は、第２の方向に連結されている。そして、第３の部分アレイ２０３の第１の演算器２１２によって乗算処理され、第２の演算器２１３によって加算処理された入力信号Ｘ１，Ｙ１が第４の部分アレイ２０４へ入力される。
　分配手段２０５Ａは、入力信号Ｘ１を複数の分配信号Ｘ１０，Ｘ１１に分割する。分配信号Ｘ１０は第１の選択手段２０６Ａに入力され、分配信号Ｘ１１は第１の選択手段２０６Ｃへ入力される。分配手段２０５Ｂは、入力信号Ｙ１を複数の分配信号Ｙ１０，Ｙ１１に分割する。分配信号Ｙ１０は第１の選択手段２０６Ｂに入力され、分配信号Ｙ１１は第１の選択手段２０６Ｄへ入力される。分配手段２０５Ａ，２０５Ｂは、例えば、インタリーブＡＤＣによって実現できる。
　第１の選択手段２０６Ａは、第１のモードにおいて、入力信号Ｘ１を第１の部分アレイ２０１に入力し、第２のモードにおいて、分配信号Ｘ１０を第１の部分アレイ２０１に入力する。同様に、第１の選択手段２０６Ｂは、第１のモードにおいて、入力信号Ｙ１を第１の部分アレイ２０１に入力し、第２のモードにおいて、分配信号Ｙ１０を第１の部分アレイ２０１に入力する。同様に、第１の選択手段２０６Ｃは、第１のモードにおいて、入力信号Ｘ２を第２の部分アレイ２０２に入力し、第２のモードにおいて、分配信号Ｘ１１を第２の部分アレイ２０２に入力する。同様に、第１の選択手段２０６Ｄは、第１のモードにおいて、入力信号Ｙ２を第２の部分アレイ２０２に入力し、第２のモードにおいて、分配信号Ｙ１１を第２の部分アレイ２０２に入力する。
　ここで、第１のモードとは、通信装置２００が処理可能な最大の入力信号数の光信号が通信装置２００に入力されるモードである。上述したように、本実施形態２では、通信装置２００が処理可能な入力信号数は２である。また、第２のモードとは、通信装置２００が処理可能な最大の入力信号数よりも少ない数の光信号が通信装置２００に入力されるモードである。上述したように、本実施形態２では、通信装置２００が処理可能な入力信号数よりも少ない数は１である。すなわち、本開示に係る通信装置２００は、１つの演算器アレイを用いて、２つの光信号が多重化された多重化光信号又は多重化されていない光信号のクロストークを補償することができる。また、後述する制御部２１０から、第１のモード及び第２のモードを切り替えるための切り替え信号が第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄに入力される。そして、第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄは、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄは、例えば、セレクタによって実現できる。
　第２の選択手段２０７Ａ，２０７Ｂは、第１のモードにおいて、第１の部分アレイ２０１の出力信号を第２の部分アレイ２０２に入力し、第２のモードにおいて、０信号を第２の部分アレイ２０２に入力する。換言すれば、第２の選択手段２０７Ａ，２０７Ｂは、第２のモードにおいて第２の部分アレイ２０２に信号を入力しない。また、制御部２１０から、第１のモード及び第２のモードを切り替えるための切り替え信号が第２の選択手段２０７Ａ，２０７Ｂに入力される。そして、第２の選択手段２０７Ａ，２０７Ｂは、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第２の選択手段２０７Ａ，２０７Ｂは、例えば、セレクタによって実現できる。
　結合手段２０８Ａ，２０８Ｂは、第１の部分アレイ２０１の出力信号と第２の部分アレイ２０２の出力信号とを結合して結合信号を生成する。結合手段２０８Ａ，２０８Ｂが生成した結合信号は、第３の選択手段２０９Ａ，２０９Ｂへ入力される。結合手段２０８Ａ，２０８Ｂは、例えば、マルチプレクサによって実現できる。
　第３の選択手段２０９Ａは、第１のモードにおいて、第２の部分アレイ２０２の出力信号を出力し、第２のモードにおいて、結合手段２０８Ａが出力する結合信号を出力する。同様に、第３の選択手段２０９Ｂは、第１のモードにおいて、第２の部分アレイ２０２の出力信号を出力し、第２のモードにおいて、結合手段２０８Ｂが出力する結合信号を出力する。また、制御部２１０から、第１のモード及び第２のモードを切り替えるための切り替え信号が第３の選択手段２０９Ａ，２０９Ｂに入力される。そして、第３の選択手段２０９Ａ，２０９Ｂは、当該切り替え信号に従って、第１のモードと第２のモードとを切り替える。第３の選択手段２０９Ａ，２０９Ｂは、例えば、セレクタによって実現できる。
　制御部２１０は、第１のモード及び第２のモードを切り替えるための切り替え信号を第１の選択手段２０６Ａ，２０６Ｂ，２０６Ｃ，２０６Ｄ、第２の選択手段２０７Ａ，２０７Ｂ、第３の選択手段２０９Ａ，２０９Ｂに入力する。
　また、制御部２１０は、第３の選択手段２０９Ａ，２０９Ｂから出力される信号に基づいて、第１の部分アレイ２０１、第２の部分アレイ２０２、第３の部分アレイ２０３、第４の部分アレイ２０４に含まれる乗算器２１２Ｂが用いるフィルタ係数を決定する。換言すれば、各乗算器２１２Ｂが用いるフィルタ係数は、制御部２１０によって適応的にアップデートされ、乗算器２１２Ｂによって異なる。
　また、制御部２１０は、ビットマスク処理部２１２Ａによる当該フィルタ係数のマスク量を制御し、ビットマスク制御手段として機能する。具体的には、制御部２１０は、通信装置２００における補償処理の精度が担保されるように、当該マスク量を制御する。例えば、フィルタ係数が８ビットの信号「１００１０１００」であり、下位３ビットをマスク処理する場合、ビットマスク数を「１１１１１０００」とする。この場合、ビットマスク処理されたフィルタ係数の下位３ビットの数値は０となるため、変動しない。そのため、乗算器２１２Ｂにおける消費電力を低減することができる。このように、制御部２１０は、フィルタ係数の下位の何ビットをマスク処理するかを決定することにより、マスク量を決定する。
　より具体的には、例えば、制御部２１０は、低電力モードがＯＮか否か、マルチコアファイバのコア数、コア間の距離に基づいて、当該フィルタ係数のマスク量を決定する。低電力モードのＯＮ／ＯＦＦは、通信装置２００のユーザによって設定されてもよい。例えば、図６に示すように、マルチコアファイバ３００Ａに６つのコア３０２が存在し、周方向に隣り合うコア３０２間の距離をｄ１とし、マルチコアファイバ３００Ａのクラッド径をＤとする。この場合、制御部２１０は、低電力モードがＯＮか否かを判断する。低電力モードがＯＮである場合、制御部２１０は、マルチコアファイバ３００Ａのコア数（図６に示す場合「６」）を取得し、コア間の距離ｄ１を計測する。次に、制御部２１０は、ｄ１／Ｄを算出し、当該ｄ１／Ｄの値に基づいて、マスク量、すなわち、フィルタ係数の下位何ビットをマスク処理するか、を決定する。
　図６に示すマルチコアファイバ３００Ａのように、マルチコアファイバの中心にコアを有さないファイバが一般的である。また、マルチコアファイバ３００Ａの周方向に隣り合うコア３０２間の距離ｄ１は、マルチコアファイバ３００Ａの径方向に隣り合うコア３０２間の距離よりも短い。すなわち、図６に示すマルチコアファイバ３００Ａでは、周方向に隣り合うコア３０２間のクロストークの影響が、径方向に隣り合うコア３０２間のクロストークの影響よりも強い。そこで、周方向に隣り合うコア３０２間の距離ｄ１に基づいてマスク量を決定することにより、所望する補償処理の精度を満たすことができる。
　以上に説明した本開示に係る通信装置２００では、ビットマスク処理部２１２Ａが、第１の部分アレイ２０１、第２の部分アレイ２０２、第３の部分アレイ２０３、第４の部分アレイ２０４に含まれる乗算器２１２Ｂが用いるフィルタ係数をビットマスク処理する。そのため、各乗算器２１２Ｂの消費電力を削減することができる。乗算器２１２Ｂ１つあたりの消費電力の削減量は小さいが、演算器アレイは多数の乗算器２１２Ｂを含むため、演算器アレイ全体としての消費電力の削減量は大きなものとなる。また、制御部２１０が、ビットマスク処理部２１２Ａによる当該フィルタ係数のマスク量を制御する。そのため、通信装置２００における補償処理の精度が担保される。このように、通信装置２００は、消費電力を削減しつつ、好適な精度で、補償処理を行うことができる。
　また、通信装置２００が処理可能な最大の入力信号数の光信号が入力された場合（第１のモード）において、入力信号Ｘ１，Ｙ１が第１の部分アレイ２０１に入力され、入力信号Ｘ２，Ｙ２が第２の部分アレイ２０２に入力される。次いで、第１の部分アレイ２０１において補償処理された入力信号Ｘ１，Ｙ１が第２の部分アレイ２０２においてさらに補償処理される。また、第２の部分アレイ２０２において補償処理された入力信号Ｘ２，Ｙ２が第４の部分アレイ２０４においてさらに補償処理される。次いで、第２の部分アレイ２０２において補償処理された入力信号Ｘ１，Ｙ１が第３の選択手段２０９Ａ，２０９Ｂから出力される。また、第４の部分アレイ２０４において補償処理された入力信号Ｘ２，Ｙ２が第４の部分アレイ２０４から出力される。このように、通信装置２００は、第１のモードにおいて、多重化光信号に含まれる光信号の補償処理を行うことができる。
　また、通信装置２００では、通信装置２００が処理可能な最大の入力信号数よりも少ない数の光信号が入力された場合（第２のモード）において、光信号Ｘ１が分配手段２０５Ａによって分配信号Ｘ１０，Ｘ１１に分割され、分配信号Ｘ１０が第１の部分アレイ２０１に入力され、分配信号Ｘ１１が第２の部分アレイ２０２に入力される。また、第２のモードにおいて、光信号Ｙ１が分配手段２０５Ｂによって分配信号Ｙ１０，Ｙ１１に分割され、分配信号Ｙ１０が第１の部分アレイ２０１に入力され、分配信号Ｙ１１が第２の部分アレイ２０２に入力される。次いで、第１の部分アレイ２０１において補償処理された分配信号Ｘ１０と第２の部分アレイ２０２において補償処理された分配信号Ｘ１１が結合手段２０８Ａによって結合される。また、第１の部分アレイ２０１において補償処理された分配信号Ｙ１０と第２の部分アレイ２０２において補償処理された分配信号Ｙ１１が結合手段２０８Ｂによって結合される。そして、結合手段２０８Ａ，２０８Ｂによって生成された結合信号が第３の選択手段２０９Ａ，２０９Ｂから出力される。このように、通信装置２００は、第２のモードにおいて、多重化されていない光信号の補償処理を行うことができる。なお、第２のモードにおいて、第３の部分アレイ２０３及び第４の部分アレイ２０４は演算処理に用いられない。
　これにより、通信装置２００は、１つの演算器アレイを用いて、２つの光信号が多重化された多重化光信号又は多重化されていない光信号のクロストークを補償することができる。したがって、汎用性が高い通信装置２００を提供することができる。
　また、第２のモードにおいて、第１の部分アレイ２０１と第２の部分アレイ２０２の双方を用いて補償処理を行うため、スループットが低下することがない。したがって、通信速度を低下させることなく信号を補償可能な通信装置２００を提供することができる。
　なお、演算器アレイに含まれる演算器（第１の演算器２１２、第２の演算器２１３）の数、演算器アレイが分割される数、各部分アレイが備える演算器（第１の演算器２１２、第２の演算器２１３）の数は、上述の実施形態に限定されるものではない。換言すれば、演算器アレイに含まれる演算器の数、演算器アレイが分割される数、各部分アレイが備える演算器の数を調整して通信装置を設計することにより、通信装置は、コア数の異なるマルチコアファイバ伝送路によって伝送された多重化光信号の補償処理を行うことができる。
　例えば、演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び第２の方向に２Ｎ個の第１の演算器２１２がアレイ状に並んだ構成をとるとき、各部分アレイは、第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び第２の方向に２Ｍ個の第１の演算器２１２がアレイ状に並んだ構成をとればよい。ここで、Ｎは、通信装置に入力される多重化信号において多重化された入力信号の数に対応する。換言すれば、多重化信号がマルチコアファイバ伝送路によって伝送される場合、Ｎはマルチコアファイバに含まれるコア数に対応する。なお、各部分アレイに含まれる第１の演算器２１２の数は等しいとする。
　これにより、例えば、Ｎ＝２のとき、Ｍ＝１となり、演算器アレイは４×４の第１の演算器２１２がアレイ状に並んだ構成をとり、各部分アレイは２×２の第１の演算器２１２がアレイ状に並んだ構成をとり、当該演算器アレイは、４個の部分アレイに分割される。これは、上述の実施形態２で説明した構成であり、例えば、２つのコアを備えるマルチコアファイバ伝送路によって伝送された多重化光信号及びシングルモードファイバ伝送路によって伝送された多重化光信号の双方の補償処理を行うことができる。
　また、例えば、Ｎ＝３のとき、１≦Ｍ≦１．５となり、演算器アレイは６×６の第１の演算器２１２がアレイ状に並んだ構成をとる。そして、各部分アレイが２×２の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝１）、当該演算器アレイは、９個の部分アレイに分割される。また、各部分アレイが３×３の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝１．５）、当該演算器アレイは、４個の部分アレイに分割される。これにより、３つのコアを備えるマルチコアファイバ伝送路、２つのコアを備えるマルチコアファイバ伝送路又はシングルモードファイバ伝送路によって伝送された多重化光信号のそれぞれの補償処理を行うことができる。
　また、例えば、Ｎ＝４のとき、１≦Ｍ≦２となり、演算器アレイは８×８の第１の演算器２１２がアレイ状に並んだ構成をとる。そして、各部分アレイが２×２の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝１）、当該演算器アレイは、１６個の部分アレイに分割される。また、各部分アレイが４×４の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝２）、当該演算器アレイは、４個の部分アレイに分割される。これにより、４つのコアを備えるマルチコアファイバ伝送路、２つのコアを備えるマルチコアファイバ伝送路又はシングルモードファイバ伝送路によって伝送された多重化光信号のそれぞれの補償処理を行うことができる。
　また、例えば、Ｎ＝５のとき、１≦Ｍ≦２．５となり、演算器アレイは１０×１０の第１の演算器２１２がアレイ状に並んだ構成をとる。そして、各部分アレイが２×２の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝１）、当該演算器アレイは、２５個の部分アレイに分割される。また、各部分アレイが５×５の第１の演算器２１２がアレイ状に並んだ構成をとるとき（Ｍ＝２．５）、当該演算器アレイは、４個の部分アレイに分割される。これにより、５つのコアを備えるマルチコアファイバ伝送路、２つのコアを備えるマルチコアファイバ伝送路又はシングルモードファイバ伝送路によって伝送された多重化光信号のそれぞれの補償処理を行うことができる。なお、Ｍ＝２の場合、各部分アレイに含まれる第１の演算器２１２の数が等しくならない。
　＜実施形態３＞
　図７は、本開示に係る通信システム５００の構成を示す。通信システム５００は、光送信装置５０１、マルチコアファイバ伝送路５０２、光受信装置５０３を備える。光送信装置５０１は、各種情報を含む多重化光信号を生成して出力する。光送信装置５０１から出力された多重化光信号は、マルチコアファイバ伝送路５０２等を介して光受信装置５０３に入力される。光受信装置５０３は、マルチコアファイバ伝送路５０２によって伝送された多重化光信号を受信し、受信信号を出力する。具体的には、光受信装置５０３は、上述の通信装置１００，２００の何れかに相当する構成を備え、マルチコアファイバ伝送路５０２によって伝送された多重解光信号に付与されたクロストークを補償する。
　以上に説明した本開示に係る通信システム５００では、実施形態１～実施形態２と同様に、各部分アレイに含まれる乗算器が用いるフィルタ係数が、ビットマスク処理されるため、各乗算器２１２Ｂの消費電力を削減することができる。また、当該フィルタ係数のマスク量が、通信システム５００における補償処理の精度が担保されるように制御される。よって、通信システム５００は、消費電力を削減しつつ、好適な精度で、補償処理を行うことができる。
　また、実施形態１～実施形態２と同様に、１つの演算器アレイを用いて、複数の光信号が多重化された多重化光信号又は多重化されていない光信号のクロストークを補償することができる。また、通信システム５００では、実施形態１～実施形態２と同様に、第２のモードにおいて、各部分アレイを用いて補償処理を行うため、スループットが低下することがない。したがって、通信速度を低下させることなく信号を補償することができる。
　よって、消費電力を削減しつつ、好適な精度及び通信速度で信号を補償可能な、汎用性の高い通信システム５００を提供することができる。
　上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。通信装置１００、２００、通信システム５００についての上述した機能（処理）は、例えば次のような構成を有するコンピュータ６００により実現されてもよい。
　図８は、通信装置１００、２００、又は通信システム５００の処理を実現するコンピュータ６００の構成を示すブロック図である。図８に示すように、コンピュータ６００は、メモリ６０１、及び、プロセッサ６０２を含む。
　メモリ６０１は、例えば、揮発性メモリ及び不揮発性メモリの組み合わせによって構成される。メモリ６０１は、プロセッサ６０２により実行されるプログラム、及び各種処理に用いるデータなどを格納するために使用される。通信装置１００、２００の記憶部（不図示）、通信システム５００の記憶部（不図示）は、メモリ６０１により実現されてもよい。ただし、これらが、他の任意の記憶装置により実現されてもよい。
　プロセッサ６０２は、メモリ６０１からプログラムを読み出して実行することで、各装置の処理を行う。プロセッサ６０２は、例えば、マイクロプロセッサ、ＭＰＵ（Micro Processor Unit）、又はＣＰＵ（Central Processing Unit）などであってもよい。プロセッサ６０２は、複数のプロセッサを含んでもよい。
　上記の例において、プログラムは、コンピュータに読み込まれた場合に、実施形態で説明された１又はそれ以上の機能をコンピュータに行わせるための命令群（又はソフトウェアコード）を含む。プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、random-access memory（RAM）、read-only memory（ROM）、フラッシュメモリ、solid-state drive（SSD）又はその他のメモリ技術、CD-ROM、digital versatile disc（DVD）、Blu-ray（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
　以上、実施の形態を参照して本開示を説明したが、本開示は上述の実施の形態に限定されるものではない。本開示の構成や詳細には、本開示のスコープ内で当業者が理解し得る様々な変更をすることができる。そして、各実施の形態は、適宜他の実施の形態と組み合わせることができる。
　各図面は、１又はそれ以上の実施形態を説明するための単なる例示である。各図面は、１つの特定の実施形態のみに関連付けられるのではなく、１又はそれ以上の他の実施形態に関連付けられてもよい。当業者であれば理解できるように、いずれか１つの図面を参照して説明される様々な特徴又はステップは、例えば明示的に図示または説明されていない実施形態を作り出すために、１又はそれ以上の他の図に示された特徴又はステップと組み合わせることができる。例示的な実施形態を説明するためにいずれか１つの図に示された特徴またはステップのすべてが必ずしも必須ではなく、一部の特徴またはステップが省略されてもよい。いずれかの図に記載されたステップの順序は、適宜変更されてもよい。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。例えば、上述の実施形態２～３では、偏波多重された多重化光信号の補償処理を例に挙げて説明したが、本発明は、偏波多重されていない光通信ＭＩＭＯにも適用可能である。また、本発明は、マルチコアファイバ伝送路によって伝送された多重化光信号の補償処理だけでなく、マルチモードファイバ伝送路によって伝送された多重化光信号の補償処理にも適用可能である。具体的には、マルチモードファイバ伝送路によって伝送された多重化光信号のモード間のクロストークを補償する補償回路に本発明を適用することができる。また、本発明は、さらに無線通信のＭＩＭＯにも適用可能である。具体的には、ＯＡＭ（Orbital Angular Momentum）を有する電波を多重化して得られる多重化信号のクロストークを補償する補償回路に本発明を適用することができる。また、上述の実施形態では、演算器アレイとしてクロストークを補償する演算器アレイを例に挙げて説明したが、演算器アレイは、演算器がアレイ状に並べられたものであればよく、他の処理を行うものであってもよい。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
　（付記１）
　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
　前記演算器アレイの他の一部を備える第２の部分アレイと、
　入力信号を複数の分配信号に分割する分配手段と、
　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
　前記ビットマスク処理手段によるマスク量を制御するビットマスク制御手段と、
　を備える、
　通信装置。
　（付記２）
　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
　前記ビットマスク制御手段は、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する、
　付記１に記載の通信装置。
　（付記３）
　前記演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び前記第１の方向に交差する第２の方向に２Ｎ個の前記演算器がアレイ状に並んだ構成をとるとき、前記第１の部分アレイ及び前記第２の部分アレイは、前記第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び前記第２の方向に２Ｍ個の前記演算器がアレイ状に並んだ構成をとる、
　付記１に記載の通信装置。
　（付記４）
　前記第１のモードは、前記通信装置が処理可能な最大の入力信号数の前記入力信号が入力されるモードであり、前記第２のモードは、前記最大の入力信号数よりも少ない数の前記入力信号が入力されるモードである、
　付記１に記載の通信装置。
　（付記５）
　前記多重化信号は、マルチコアファイバ伝送路で伝送される多重化光信号である、付記１に記載の通信装置。
　（付記６）
　前記多重化信号は、マルチモードファイバ伝送路で伝送される多重化光信号である、付記１に記載の通信装置。
　（付記７）
　前記多重化信号は、ＯＡＭを有する電波を多重化して得られる信号である、付記１に記載の通信装置。
　（付記８）
　多重化信号を生成して出力する送信装置と、
　前記出力された多重化信号をそれぞれ伝送する伝送路と、
　前記伝送路から入力された多重化信号を受信し、受信信号を出力する付記１乃至４の何れか１つに記載の通信装置と、
　を備え、
　前記通信装置は、前記伝送路によって伝送された前記多重化信号に付与されたクロストークを補償する、
　通信システム。
　（付記９）
　前記伝送路はマルチコアファイバ伝送路である、付記８に記載の通信システム。
　（付記１０）
　前記伝送路はマルチモードファイバ伝送路である、付記８に記載の通信システム。
　（付記１１）
　前記多重化信号はＯＡＭを有する電波を多重化して得られる信号である、付記８に記載の通信システム。
　（付記１２）
　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
　前記演算器アレイの他の一部を備える第２の部分アレイと、
　入力信号を複数の分配信号に分割する分配手段と、
　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
　を備える通信装置を制御するコンピュータが、
　前記ビットマスク処理手段によるマスク量を制御する、
　通信制御方法。
　（付記１３）
　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
　前記コンピュータは、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する、
　付記１２に記載の通信制御方法。
　（付記１４）
　前記演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び前記第１の方向に交差する第２の方向に２Ｎ個の前記演算器がアレイ状に並んだ構成をとるとき、前記第１の部分アレイ及び前記第２の部分アレイは、前記第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び前記第２の方向に２Ｍ個の前記演算器がアレイ状に並んだ構成をとる、
　付記１２に記載の通信制御方法。
　（付記１５）
　前記第１のモードは、前記通信装置が処理可能な最大の入力信号数の前記入力信号が入力されるモードであり、前記第２のモードは、前記最大の入力信号数よりも少ない数の前記入力信号が入力されるモードである、
　付記１２に記載の通信制御方法。
　（付記１６）
　前記多重化信号は、マルチコアファイバ伝送路で伝送される多重化光信号である、付記１２に記載の通信制御方法。
　（付記１７）
　前記多重化信号は、マルチモードファイバ伝送路で伝送される多重化光信号である、付記１２に記載の通信制御方法。
　（付記１８）
　前記多重化信号は、ＯＡＭを有する電波を多重化して得られる信号である、付記１２に記載の通信制御方法。
　（付記１９）
　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
　前記演算器アレイの他の一部を備える第２の部分アレイと、
　入力信号を複数の分配信号に分割する分配手段と、
　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
　を備える通信装置を制御するコンピュータに、
　前記ビットマスク処理手段によるマスク量を制御する処理を実行させる、
　プログラム。
　（付記２０）
　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
　前記コンピュータに、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する処理を実行させる、
　付記１９に記載のプログラム。
　（付記２１）
　前記演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び前記第１の方向に交差する第２の方向に２Ｎ個の前記演算器がアレイ状に並んだ構成をとるとき、前記第１の部分アレイ及び前記第２の部分アレイは、前記第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び前記第２の方向に２Ｍ個の前記演算器がアレイ状に並んだ構成をとる、
　付記１９に記載のプログラム。
　（付記２２）
　前記第１のモードは、前記通信装置が処理可能な最大の入力信号数の前記入力信号が入力されるモードであり、前記第２のモードは、前記最大の入力信号数よりも少ない数の前記入力信号が入力されるモードである、
　付記１９に記載のプログラム。
　（付記２３）
　前記多重化信号は、マルチコアファイバ伝送路で伝送される多重化光信号である、付記１９に記載のプログラム。
　（付記２４）
　前記多重化信号は、マルチモードファイバ伝送路で伝送される多重化光信号である、付記１９に記載のプログラム。
　（付記２５）
　前記多重化信号は、ＯＡＭを有する電波を多重化して得られる信号である、付記１９に記載のプログラム。
　１００，２００　通信装置
　１０１，２０１　第１の部分アレイ
　１０２，２０２　第２の部分アレイ
　１０１Ａ，１０２Ａ　ビットマスク処理手段
　２０３　第３の部分アレイ
　２０４　第４の部分アレイ
　１０３，２０５Ａ，２０５Ｂ　分配手段
　１０４Ａ，１０４Ｂ，２０６Ａ～２０６Ｄ　第１の選択手段
　１０５，２０７Ａ，２０７Ｂ　第２の選択手段
　１０６，２０８Ａ，２０８Ｂ　結合手段
　１０７，２０９Ａ，２０９Ｂ　第３の選択手段
　１０８　制御手段（ビットマスク制御手段）
　２１０　制御部（ビットマスク制御手段）
　２１１　ＡＤＣ
　２１２　第１の演算器
　２１２Ａ　ビットマスク処理部（ビットマスク処理手段）
　２１２Ｂ　乗算器
　２１３　第２の演算器
　５００　通信システム
　５０１　光送信装置（送信装置）
　５０２　マルチコアファイバ伝送路
　５０３　光受信装置（通信装置）

Claims (20)

  1. 　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
    　前記演算器アレイの他の一部を備える第２の部分アレイと、
    　入力信号を複数の分配信号に分割する分配手段と、
    　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
    　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
    　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
    　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
    　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
    　前記ビットマスク処理手段によるマスク量を制御するビットマスク制御手段と、
    　を備える、
    　通信装置。
  2. 　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
    　前記ビットマスク制御手段は、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する、
    　請求項１に記載の通信装置。
  3. 　前記演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び前記第１の方向に交差する第２の方向に２Ｎ個の前記演算器がアレイ状に並んだ構成をとるとき、前記第１の部分アレイ及び前記第２の部分アレイは、前記第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び前記第２の方向に２Ｍ個の前記演算器がアレイ状に並んだ構成をとる、
    　請求項１に記載の通信装置。
  4. 　前記第１のモードは、前記通信装置が処理可能な最大の入力信号数の前記入力信号が入力されるモードであり、前記第２のモードは、前記最大の入力信号数よりも少ない数の前記入力信号が入力されるモードである、
    　請求項１に記載の通信装置。
  5. 　前記多重化信号は、マルチコアファイバ伝送路で伝送される多重化光信号である、請求項１に記載の通信装置。
  6. 　前記多重化信号は、マルチモードファイバ伝送路で伝送される多重化光信号である、請求項１に記載の通信装置。
  7. 　前記多重化信号は、ＯＡＭを有する電波を多重化して得られる信号である、請求項１に記載の通信装置。
  8. 　多重化信号を生成して出力する送信装置と、
    　前記出力された多重化信号をそれぞれ伝送する伝送路と、
    　前記伝送路から入力された多重化信号を受信し、受信信号を出力する請求項１乃至４の何れか１項に記載の通信装置と、
    　を備え、
    　前記通信装置は、前記伝送路によって伝送された前記多重化信号に付与されたクロストークを補償する、
    　通信システム。
  9. 　前記伝送路はマルチコアファイバ伝送路である、請求項８に記載の通信システム。
  10. 　前記伝送路はマルチモードファイバ伝送路である、請求項８に記載の通信システム。
  11. 　前記多重化信号はＯＡＭを有する電波を多重化して得られる信号である、請求項８に記載の通信システム。
  12. 　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
    　前記演算器アレイの他の一部を備える第２の部分アレイと、
    　入力信号を複数の分配信号に分割する分配手段と、
    　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
    　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
    　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
    　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
    　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
    　を備える通信装置を制御するコンピュータが、
    　前記ビットマスク処理手段によるマスク量を制御する、
    　通信制御方法。
  13. 　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
    　前記コンピュータは、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する、
    　請求項１２に記載の通信制御方法。
  14. 　前記演算器アレイが、第１の方向に２Ｎ個（Ｎは２以上の整数）及び前記第１の方向に交差する第２の方向に２Ｎ個の前記演算器がアレイ状に並んだ構成をとるとき、前記第１の部分アレイ及び前記第２の部分アレイは、前記第１の方向に２Ｍ個（Ｍは、１≦Ｍ≦（Ｎ／２）を満たす数）及び前記第２の方向に２Ｍ個の前記演算器がアレイ状に並んだ構成をとる、
    　請求項１２に記載の通信制御方法。
  15. 　前記第１のモードは、前記通信装置が処理可能な最大の入力信号数の前記入力信号が入力されるモードであり、前記第２のモードは、前記最大の入力信号数よりも少ない数の前記入力信号が入力されるモードである、
    　請求項１２に記載の通信制御方法。
  16. 　前記多重化信号は、マルチコアファイバ伝送路で伝送される多重化光信号である、請求項１２に記載の通信制御方法。
  17. 　前記多重化信号は、マルチモードファイバ伝送路で伝送される多重化光信号である、請求項１２に記載の通信制御方法。
  18. 　前記多重化信号は、ＯＡＭを有する電波を多重化して得られる信号である、請求項１２に記載の通信制御方法。
  19. 　複数の演算器がアレイ状に並べられた演算器アレイの一部を備える第１の部分アレイと、
    　前記演算器アレイの他の一部を備える第２の部分アレイと、
    　入力信号を複数の分配信号に分割する分配手段と、
    　第１のモードにおいて、前記入力信号を前記第１の部分アレイ又は前記第２の部分アレイに入力し、第１のモードと異なる第２のモードにおいて、前記分配信号を前記第１の部分アレイ及び前記第２の部分アレイに入力する第１の選択手段と、
    　前記第１のモードにおいて、前記第１の部分アレイの出力信号を前記第２の部分アレイに入力し、前記第２のモードにおいて、０信号を前記第２の部分アレイに入力する第２の選択手段と、
    　前記第１の部分アレイの出力信号と前記第２の部分アレイの出力信号とを結合する結合手段と、
    　前記第１のモードにおいて、前記第２の部分アレイの出力信号を出力し、前記第２のモードにおいて、前記結合手段が出力する結合信号を出力する第３の選択手段と、
    　前記演算器毎に備えられ、前記演算器において用いられる係数に対してビットマスク処理を行うビットマスク処理手段と、
    　を備える通信装置を制御するコンピュータに、
    　前記ビットマスク処理手段によるマスク量を制御する処理を実行させる、
    　プログラム。
  20. 　前記入力信号は、マルチコアファイバ伝送路によって伝送され、
    　前記コンピュータに、前記マルチコアファイバ伝送路のコア数と、前記マルチコアファイバ伝送路におけるコア間の距離と、に基づいて、前記マスク量を制御する処理を実行させる、
    　請求項１９に記載のプログラム。
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