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WO2022004019A1 - 薄膜キャパシタ及びこれを備える電子回路基板 - Google Patents

薄膜キャパシタ及びこれを備える電子回路基板 Download PDF

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WO2022004019A1
WO2022004019A1 PCT/JP2020/048395 JP2020048395W WO2022004019A1 WO 2022004019 A1 WO2022004019 A1 WO 2022004019A1 JP 2020048395 W JP2020048395 W JP 2020048395W WO 2022004019 A1 WO2022004019 A1 WO 2022004019A1
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WO
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thin film
film capacitor
metal foil
electrode layer
height
Prior art date
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PCT/JP2020/048395
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English (en)
French (fr)
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義彦 矢野
大基 石井
健一 吉田
ゆき 山下
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TDK Corp
Original Assignee
TDK Corp
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Publication date
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Definitions

  • the present invention relates to a thin film capacitor and an electronic circuit board including the thin film capacitor, and more particularly to a thin film capacitor using a metal foil and an electronic circuit board including the thin film capacitor.
  • a decoupling capacitor is usually mounted on the circuit board on which the IC is mounted in order to stabilize the potential of the power supply supplied to the IC.
  • the decoupling capacitor a monolithic ceramic chip capacitor is generally used, and a necessary decoupling capacity is secured by mounting a large number of monolithic ceramic chip capacitors on the surface of a circuit board.
  • the thin film capacitor described in Patent Document 1 has a structure in which a porous metal base material is used and an upper electrode is formed on the surface thereof via a dielectric film.
  • the thin film capacitor described in Patent Document 2 has a structure in which a metal base material having one main surface roughened is used and an upper electrode is formed on the roughened surface via a dielectric film.
  • the thin film capacitors described in Patent Documents 3 and 4 have a structure in which a conductive porous base material is formed on a support portion and an upper electrode is formed on a roughened surface via a dielectric film.
  • the thin film capacitor described in Patent Document 1 since the thin film capacitor described in Patent Document 1 has a side electrode structure, the line length of the electrode is long, and therefore ESR (equivalent series resistance) and ESL (equivalent series inductance) are large. There was a problem. Moreover, since the thin film capacitor described in Patent Document 1 uses a metal base material that is porous as a whole, it covers the metal base material via a lower electrode made of the metal base material and a dielectric film. There is a problem that it is not easy to separate the upper electrode and a short circuit defect is likely to occur. Further, in the thin film capacitor described in Patent Document 2, one main surface of the metal base material functions as an upper electrode and the other main surface functions as a lower electrode.
  • the thin film capacitor according to the present invention has a metal foil having a roughened one main surface, a dielectric film having an opening covering one main surface of the metal foil and partially exposing the metal foil, and an opening.
  • a first electrode layer that comes into contact with the metal foil via the metal foil and a second electrode layer that comes into contact with the dielectric film without contacting the metal foil are provided, and the height of the first electrode layer is the height of the second electrode layer. Lower than that.
  • one main surface of a metal foil is roughened, a dielectric film is formed on one main surface of the roughened metal foil, and a part of the dielectric film is removed.
  • a part of the metal foil is exposed, and a first electrode layer in contact with the part of the metal foil and a second electrode layer in contact with the dielectric film without contacting the part of the metal foil are formed. Yes, the height of the first electrode layer is lower than the height of the second electrode layer.
  • the opening is provided in a part of the dielectric film, it is possible to arrange the pair of terminal electrodes on the same surface without using side electrodes or the like. Moreover, since the height of the first electrode layer is lower than the height of the second electrode layer, the adhesion when embedded in the multilayer substrate is improved and the ESR characteristics are improved.
  • FIG. 1A is a schematic cross-sectional view for explaining the structure of the thin film capacitor 1 according to the embodiment of the present invention.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • FIG. 1C is a schematic cross-sectional view showing an example in which the conductive member 32 is omitted from the thin film capacitor 1.
  • FIG. 1D is a schematic plan view of the thin film capacitor 1 shown in FIG. 1C.
  • FIG. 2 is a schematic cross-sectional view for explaining the shape of the side surface 13 of the thin film capacitor 1.
  • FIG. 3 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 4 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 1A is a schematic cross-sectional view for explaining the structure of the thin film capacitor 1 according to the embodiment of the present invention.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • FIG. 5A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 5B is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 6 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 7A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 7B is a schematic plan view of FIG. 7A.
  • FIG. 8A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 8B is a schematic plan view of FIG. 8A.
  • FIG. 9 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 10 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 11A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 11B is a schematic plan view of FIG. 11A.
  • FIG. 12A is a schematic cross-sectional view showing an example of the formation position of the insulating member 21.
  • FIG. 12B is a schematic cross-sectional view showing another example of the formation position of the insulating member 21.
  • FIG. 13 is a schematic cross-sectional view showing an example of the shape of the insulating member 21.
  • FIG. 14A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 14B is a schematic plan view of FIG. 14A.
  • FIG. 15A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 15B is a schematic plan view of FIG. 15A.
  • FIG. 15A is a schematic plan view of FIG. 15A.
  • 16A is a schematic cross-sectional view showing a case where the crystal grain size of the metal foil 10 is large.
  • 16B is a schematic plan view of FIG. 16A.
  • FIG. 17A is a schematic cross-sectional view showing a case where the crystal grain size of the metal foil 10 is small.
  • 17B is a schematic plan view of FIG. 17A.
  • FIG. 18 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 19 is a schematic plan view of FIG.
  • FIG. 20A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 20B is a schematic plan view of FIG. 20A.
  • FIG. 21 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 21 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 22A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 22B is a schematic plan view of FIG. 22A.
  • FIG. 23A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 23B is a schematic plan view of FIG. 23A.
  • FIG. 24A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 24B is a schematic plan view of FIG. 24A.
  • FIG. 25A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 25B is a schematic plan view of FIG. 25A.
  • FIG. 26A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • 26B is a schematic plan view of FIG. 26A.
  • FIG. 26A is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 27 is a process diagram for explaining a method for manufacturing the thin film capacitor 1.
  • FIG. 28 is a schematic cross-sectional view showing an electronic circuit board having a structure in which the thin film capacitor 1 is embedded in the multilayer board 100.
  • FIG. 29 is a schematic cross-sectional view showing an electronic circuit board having a configuration in which the thin film capacitor 1 is mounted on the surface of the multilayer board 300.
  • FIG. 30 is a table showing the evaluation results of the sample.
  • FIG. 1A is a schematic cross-sectional view for explaining the structure of the thin film capacitor 1 according to the embodiment of the present invention.
  • FIG. 1B is a schematic plan view of the thin film capacitor 1.
  • the thin film capacitor 1 includes a metal foil 10, ring-shaped or polygonal annular insulating members 21 and 22 formed on the upper surface 11 of the metal foil 10, and the upper surface 11 of the metal foil 10.
  • the conductive members 31 and 32 formed in the above and partitioned by the insulating members 21 and 22, the terminal electrode 51 connected to the conductive member 31 via the seed layer 40, and the conductive member via the seed layer 40. It is provided with a terminal electrode 52 connected to 32.
  • the metal foil 10 is made of a metal material such as aluminum, copper, chromium, nickel, and tantalum, and at least a part of the upper surface 11 and the lower surface 12 which are the main surfaces located on opposite sides of each other is roughened.
  • Aluminum is most preferable as the material of the metal foil 10.
  • a dielectric film D is formed on the upper surface 11 and the lower surface 12 of the metal foil 10.
  • the insulating members 21 and 22 are made of, for example, a resin.
  • the conductive members 31 and 32 are made of, for example, a conductive polymer material.
  • the seed layer 40 and the terminal electrodes 51 and 52 are made of, for example, copper, nickel or gold materials and their alloys or layer structures.
  • the height of the upper surface of the terminal electrode 51 is H1, and the height of the upper surface of the terminal electrode 52 is H2.
  • the height H2 of the upper surface of the terminal electrode 52 is lower than the height H1 of the upper surface of the terminal electrode 51.
  • the difference is H1-H2.
  • the height H2 of the upper surface of the terminal electrode 52 is lower than the height H1 of the upper surface of the terminal electrode 51, so that the adhesion when embedded in the multilayer substrate is improved. ..
  • the ring-shaped or polygonal annular insulating member 21 is provided in a slit that electrically separates the electrode layer composed of the terminal electrode 51 and the conductive member 31 and the electrode layer composed of the terminal electrode 52 and the conductive member 32. There is.
  • the terminal electrode 52 and the conductive member 32 are located in the region surrounded by the insulating member 21, and the terminal electrode 51 and the conductive member 31 are outside the region surrounded by the insulating member 21 and are the insulating member 22.
  • the terminal electrode 52 is electrically connected to the metal foil 10 via the conductive member 32.
  • the conductive member 32 may be omitted, and the metal foil 10 and the terminal electrode 52 may be directly connected or may be connected via the seed layer 40. According to this, it is easy to lower the height H2 of the upper surface of the terminal electrode 52 than the height H1 of the upper surface of the terminal electrode 51. Moreover, since the terminal electrode 52 and the metal foil 10 are in direct contact with each other, ESR is also reduced.
  • the dielectric film D formed on the upper surface 11 of the metal foil 10 is not removed. That is, the conductive member 31 is in contact with the dielectric film D without being in contact with the metal foil 10, and the terminal electrode 51 and the metal foil 10 are insulated from each other. As a result, the terminal electrodes 51 and 52 function as a pair of capacitive electrodes facing each other via the dielectric film D.
  • the dielectric film D is formed on the roughened upper surface 11 of the metal foil 10, and the surface area of the upper surface 11 is expanded, so that a large capacitance can be obtained.
  • the dielectric film D provided on the upper surface 11 of the metal foil 10 is exposed.
  • the side surface 13 of the metal foil 10 is not roughened, and its surface is covered with the insulating film 14.
  • a ring-shaped or polygonal annular insulating member 22 exists between the conductive member 31 and the side surface 13 of the metal foil 10, and the outer region of the ring-shaped or polygonal annular insulating member 22 is conductive. Since the clearance region in which the sex member does not exist is provided, short-circuiting between the conductive member 31 and the metal foil 10 is prevented even when the insulating film 14 is thin.
  • the crystal grain size of the central portion (non-roughened portion) of the metal foil 10 is less than 15 ⁇ m in the planar direction (direction parallel to the upper surface 11 and the lower surface 12) and in the thickness direction (direction perpendicular to the upper surface 11 and the lower surface 12). It is preferably less than 5 ⁇ m, and it is preferable that the crystal orientations are aligned as much as possible in the plane direction. According to this, as will be described later, it is possible to improve the positional accuracy of the side surface 13.
  • the thin film capacitor 1 can be used as a decoupling capacitor by embedding it in a multilayer substrate.
  • the thickness of the thin film capacitor 1 is, for example, 50 ⁇ m or less, which is very thin. Therefore, when the terminal electrode 51 and the conductive member 31 are formed on the upper surface 11 side, the shape tends to be convex toward the lower surface 12. Therefore, in the case of mounting in which the warp of the element is suppressed when embedding in the multilayer substrate, in the cross section shown in FIG. 2, a straight line L1 along the upper surface 11, a straight line L2 along the lower surface 12, and a straight line L3 along the side surface 13 are used.
  • the angle ⁇ a formed by the straight line L2 and the straight line L3 is preferably 20 ° ⁇ a ⁇ 80 °. That is, it is preferable that the area of the lower surface 12 is larger than the area of the upper surface 11. According to this, since the adhesion between the side surface 13 of the thin film capacitor 1 and the multilayer board is improved, it is possible to improve the strength and reliability of the thin film capacitor 1. In this case, it is more preferable to satisfy 30 ° ⁇ ⁇ a ⁇ 60 °. By designing the angle ⁇ a within the above range, the warp at the time of mounting the thin film capacitor 1 is reduced, and the contact area between the side surface 13 and the insulating resin constituting the multilayer board is optimally controlled.
  • the thin film capacitor 1 is used.
  • the strength and reliability of the capacitor can be further improved.
  • the side surface 13 of the thin film capacitor 1 may have a curved shape in which the angle ⁇ a becomes larger as it is closer to the upper surface 11 and the angle ⁇ a becomes smaller as it is closer to the lower surface 12.
  • the value of the angle ⁇ a is defined by the mean value.
  • a metal foil 10 made of aluminum or the like having a thickness of about 50 ⁇ m is prepared (FIG. 3), and the upper surface 11 and the lower surface 12 thereof are roughened by etching (FIG. 4).
  • the metal foil 10 may be formed by sintering metal powder.
  • the metal foil 10 is formed with the porous layer 11a located on the upper surface 11 side and the porous layer 12a located on the lower surface 12 side. Between the porous layer 11a and the porous layer 12a is a non-porous layer 10a that has not been roughened.
  • the upper surface 11 it is sufficient to roughen at least the upper surface 11, and it is not necessary to roughen the lower surface 12, but by roughening both sides, it is possible to prevent the metal foil 10 from warping. Further, it is preferable to etch the upper surface 11 under the condition that the surface area is increased as much as possible. Even when both the upper surface 11 and the lower surface 12 are roughened, the etching conditions of the upper surface 11 and the lower surface 12 may be different. For example, the lower surface 12 may be etched under conditions that increase the adhesion to the multilayer board as much as possible.
  • the dielectric film D is formed on the surface of the metal foil 10 (FIG. 5A).
  • the dielectric film D may be formed by oxidizing the metal foil 10, or may be formed by using a film forming method having excellent coverage such as an ALD method, a CVD method, and a mist CVD method.
  • As the material of the dielectric film D Al 2 O 3 , TIO 2 , Ta 2 O 5 , SiNx, TiNx, TaNx and the like can be used.
  • the material of the dielectric film D may be amorphous. In this case, the composition ratio of the dielectric film D is not necessarily the above composition ratio.
  • the dielectric film D formed on the lower surface 12 may have the same composition as the dielectric film D formed on the upper surface 11, or may be a barrier membrane E having a different composition, and further. May be a laminated structure of a dielectric film D and a barrier membrane E.
  • the barrier film E is present on the lower surface 12 of the metal foil 10, it is possible to suppress the intrusion of reaction-generating gas generated from the resin constituting the multilayer substrate when the multilayer substrate is cured.
  • the transport base material 60 is attached to the lower surface 12 of the metal foil 10 (FIG. 6).
  • a photosensitive resist is formed on the upper surface 11 of the metal foil 10 and exposed and developed to form a patterned resist 61 (FIGS. 7A and 7B).
  • the resist 61 is provided with an opening 62 for exposing the dielectric film D.
  • the resist may be a positive type or a negative type.
  • the metal foil 10 is exposed to the opening 62 by removing a part or all of the dielectric film D using the resist 61 as a mask (FIGS. 8A and 8B).
  • a reverse sputtering method, an ion milling method, a RIE method, wet etching and the like can be used. Since the upper surface 11 of the metal foil 10 has already been roughened at this stage, it is possible to prevent the spread of the etchant due to the capillary phenomenon by using the reverse sputtering method, the ion milling method, the RIE method, or the like.
  • a liquid etchant may be used in this step.
  • the surface of the exposed metal foil 10 and the dielectric film D form substantially the same plane, but depending on the etching conditions, as shown in FIG. 9, the roughened metal is formed.
  • the foil 10 may have a protruding shape.
  • the insulating members 21 and 22 are formed on the upper surface 11 of the metal foil 10 (FIGS. 11A and 11B).
  • the insulating members 21 and 22 can be formed by a photolithography patterning method, screen printing, gravure printing, an inkjet method, or the like.
  • the cross section of the insulating members 21 and 22 has a tapered side surface as shown in FIG. 11A.
  • the forming position of the insulating member 21 may overlap with the exposed portion of the metal foil 10 as shown in FIG. 12A, and does not overlap with the exposed portion of the metal foil 10 as shown in FIG. 12B. It doesn't matter.
  • the cross sections of the insulating members 21 and 22 do not have to be symmetrical, and as shown in FIG. 13, inside the ring made of the insulating member 21 with reference to the center line C in the thickness direction of the metal foil 10.
  • the angle ⁇ c of the portion located outside the angle ⁇ b of the located portion may be made smaller so that the tapered surface of the outer portion of the ring is wider than the tapered surface of the inner portion of the ring.
  • the side surface constituting the inner portion is in contact with the conductive member 32 or the terminal electrode 52, and the side surface constituting the outer portion is in contact with the conductive member 31 or the terminal electrode 51.
  • a photosensitive resist is formed on the upper surface 11 of the metal foil 10 and exposed and developed to form a patterned resist 64 (FIGS. 14A and 14B).
  • the resist 64 is provided with an opening 65 that exposes a region located outside the insulating member 22.
  • the resist may be a positive type or a negative type.
  • the metal foil 10 is separated by removing the metal foil 10 using the resist 64 as a mask (FIGS. 15A and 15B).
  • a method for removing the metal foil 10 wet etching using an etchant such as acid can be used. In this case, even if a liquid etchant is used, the etchant does not spread beyond the insulating member 22.
  • the crystal grain size of the central portion (non-roughened portion) of the metal foil 10 is preferably less than 15 ⁇ m in the planar direction and less than 5 ⁇ m in the thickness direction in order to be fragmented more accurately. This is because when the crystal grain size of the metal foil 10 is 15 ⁇ m or more in the plane direction and 5 ⁇ m or more in the thickness direction, the crystal grains protrude from the inner wall of the side surface 13 and are individualized as shown in FIGS. 16A and 16B. The variation in the size of the metal foil 10 also becomes large. On the other hand, if the crystal grain size of the metal foil 10 is less than 15 ⁇ m in the plane direction and less than 5 ⁇ m in the thickness direction, as shown in FIGS. 17A and 17B, the crystal grains appearing on the side surface 13 are small, so that they are individualized. The variation in the size of the metal foil 10 to be formed is also reduced.
  • a paste made of a conductive polymer material is applied to the outside of the region surrounded by the insulating member 22 and surrounded by the insulating member 21.
  • Forming a shaped or liquid conductive member 31 (FIGS. 20A and 20B). Since the conductive member 31 is in the form of a paste or in a liquid state, it is filled up to the bottom of the porous layer 11a by a capillary phenomenon. As a result, the conductive member 31 comes into contact with the dielectric film D without coming into contact with the metal foil 10.
  • the conductive member 31 may be formed in the region surrounded by the insulating member 21.
  • the seed layer 40 is formed on the entire surface (FIG. 21).
  • a sputtering method or the like can be used to form the seed layer 40.
  • the seed layer 40 is in contact with the metal foil 10 and is surrounded by the insulating member 22, and outside the region surrounded by the insulating member 21.
  • the seed layer 40 is in contact with the conductive member 31.
  • a photosensitive resist is formed on the upper surface 11 of the metal foil 10 and exposed and developed to form a patterned resist 67 (FIGS. 22A and 22B).
  • the resist 67 has an opening 68 located outside the region surrounded by the insulating member 21, and an opening located in the region surrounded by the insulating member 21.
  • the seed layer 40 is exposed from the opening 69, and is the region surrounded by the insulating member 22 and outside the region surrounded by the insulating member 21.
  • the seed layer 40 is exposed from the opening 68.
  • the resist may be a positive type or a negative type.
  • terminal electrodes 51 and 52 are formed (FIGS. 23A and 23B). As a result, the height H2 of the upper surface of the terminal electrode 52 becomes lower than the height H1 of the upper surface of the terminal electrode 51.
  • the seed layer 40 is removed (FIGS. 25A and 25B). Then, after forming the insulating film 14 on the side surface 13 of the metal foil 10 (FIG. 26) and removing the transport base material 60 by peeling or etching (FIG. 27), the thin film capacitors 1 shown in FIGS. 1A and 1B can be obtained. Complete.
  • the insulating film 14 can be formed by oxidizing the side surface 13 of the metal foil 10 by an ashing step for removing the resist 67 or another heat treatment step.
  • a plurality of terminal electrodes 51 and 52 may be formed, respectively, and at least a pair or more thereof may be formed.
  • the thin film capacitor 1 according to the present embodiment may be embedded in the multilayer substrate 100 as shown in FIG. 28, or may be mounted on the surface of the multilayer substrate 300 as shown in FIG. 29.
  • the electronic circuit board shown in FIG. 28 has a configuration in which the semiconductor IC 200 is mounted on the multilayer board 100.
  • the multilayer board 100 is a multilayer board including a plurality of insulating layers including the insulating layers 101 to 104 and a plurality of wiring patterns including the wiring patterns 111 and 112.
  • the number of layers of the insulating layer is not particularly limited.
  • the thin film capacitor 1 is embedded between the insulating layer 102 and the insulating layer 103.
  • a plurality of land patterns including land patterns 141 and 142 are provided on the surface of the multilayer board 100.
  • the semiconductor IC 200 has a plurality of pad electrodes including pad electrodes 201 and 202.
  • One of the pad electrodes 201 and 202 is, for example, a power supply terminal and the other is a ground terminal.
  • the pad electrode 201 and the land pattern 141 are connected via the solder 211, and the pad electrode 202 and the land pattern 142 are connected via the solder 212.
  • the land pattern 141 is connected to the terminal electrode 51 of the thin film capacitor 1 via the via conductor 121, the wiring pattern 111, and the via conductor 131.
  • the land pattern 142 is connected to the terminal electrode 52 of the thin film capacitor 1 via the via conductor 122, the wiring pattern 112, and the via conductor 132.
  • the thin film capacitor 1 functions as a decoupling capacitor for the semiconductor IC 200.
  • the electronic circuit board shown in FIG. 29 has a configuration in which the semiconductor IC 400 is mounted on the multilayer board 300.
  • the multilayer board 300 is a multilayer board including a plurality of insulating layers including the insulating layers 301 and 302 and a plurality of wiring patterns including the wiring patterns 311, 312.
  • the number of layers of the insulating layer is not particularly limited.
  • the thin film capacitor 1 is surface-mounted on the surface 300a of the multilayer board 300.
  • a plurality of land patterns including land patterns 341 to 344 are provided on the surface 300a of the multilayer board 300.
  • the semiconductor IC 400 has a plurality of pad electrodes including pad electrodes 401 and 402.
  • One of the pad electrodes 401 and 402 is a power supply terminal and the other is a ground terminal, for example.
  • the pad electrode 401 and the land pattern 341 are connected via the solder 411, and the pad electrode 402 and the land pattern 342 are connected via the solder 412.
  • the land pattern 341 is connected to the terminal electrode 51 of the thin film capacitor 1 via the via conductor 321, the wiring pattern 311 and the via conductor 331 and the solder 413.
  • the land pattern 342 is connected to the terminal electrode 52 of the thin film capacitor 1 via the via conductor 322, the wiring pattern 312, the via conductor 332, the land pattern 344, and the solder 414.
  • the thin film capacitor 1 functions as a decoupling capacitor for the semiconductor IC 400.
  • Samples of a plurality of thin film capacitors having the same configuration as the thin film capacitor 1 shown in FIG. 1 and having various differences H1-H2 between the height H1 of the terminal electrode 51 and the height H2 of the terminal electrode 52 were prepared.
  • the planar size of the sample is 5 mm ⁇ 5 mm. Then, the adhesion stress and ESR of the terminal electrodes 51 and 52 were measured with respect to the sample of the thin film capacitor.
  • the stud pins were connected to the terminal electrodes 51 and 52, and the entire surface of the terminal electrodes 51 and 52 was covered with epoxy resin. ..
  • the peel strength at which the cumulative peel probability is 50% for 30 stud pins was defined as the adhesion stress of the sample.
  • the probe was brought into contact with the terminal electrodes 51 and 52 of each sample, and the ESR was measured using an impedance analyzer. The results are shown in FIG.
  • the contact stress was higher and the ESR was smaller in A1 to A6.
  • the adhesion stress was higher and the ESR was smaller.
  • the adhesion stress was the highest and the ESR was the smallest.
  • Metal foil 10a Non-porous layer 11 Upper surface of metal foil 11a Porous layer 12 Lower surface of metal foil 12a Porous layer 13 Side surface of metal foil 14 Insulation film 21,22 Insulation member 31, 32 Conductive member 40 Seed layer 51, 52 Terminal electrode 60 Transport substrate 61, 64, 67 Resistor 62, 65, 68, 69 Opening 100, 300 Multilayer board 101-104, 301, 302 Insulation layer 111, 112, 311, 312 Wiring pattern 121,122,131,132,321,322,331,332 Via conductor 141,142,341-344 Land pattern 200,400 Semiconductor IC 201,202,401,402 Pad electrodes 211,212,411-414 Solder 300a Surface of multilayer board D Dielectric film E Barrier membrane

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Abstract

【課題】多層基板に対する密着性の高い薄膜キャパシタを提供する。 【解決手段】薄膜キャパシタ１は、上面１１が粗面化された金属箔１０と、金属箔１０の上面１１を覆い、部分的に金属箔１０を露出させる開口部を有する誘電体膜Ｄと、開口部を介して金属箔１０と接する第１の電極層と、金属箔１０と接することなく誘電体膜Ｄと接する第２の電極層とを備える。第１の電極層の高さＨ２は、第２の電極層Ｈ１の高さよりも低い。これにより、多層基板に埋め込んだ場合の密着性が高められるとともに、ＥＳＲ特性が改善される。

Description

薄膜キャパシタ及びこれを備える電子回路基板
　本発明は薄膜キャパシタ及びこれを備える電子回路基板に関し、特に、金属箔を用いた薄膜キャパシタ及びこれを備える電子回路基板に関する。
　ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。
　近年においては、回路基板が小型化していることから、多数の積層セラミックチップコンデンサを搭載するためのスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１～４参照）。
　特許文献１に記載された薄膜キャパシタは、多孔金属基材を用い、その表面に誘電体膜を介して上部電極を形成した構成を有している。特許文献２に記載された薄膜キャパシタは、一方の主面が粗化された金属基材を用い、粗化された表面に誘電体膜を介して上部電極を形成した構成を有している。特許文献３及び４に記載された薄膜キャパシタは、支持部に導電性多孔基材を形成し、粗化された表面に誘電体膜を介して上部電極を形成した構成を有している。
国際公開ＷＯ２０１５－１１８９０１号 国際公開ＷＯ２０１８－０９２７２２号 国際公開ＷＯ２０１７－０２６２４７号 国際公開ＷＯ２０１７－０１４０２０号
　しかしながら、特許文献１に記載された薄膜キャパシタは、側面電極構造を有していることから電極の線路長が長く、このためＥＳＲ（等価直列抵抗）やＥＳＬ（等価直列インダクタンス）が大きくなるという構造的な問題があった。しかも、特許文献１に記載された薄膜キャパシタは、全体が多孔質化された金属基材を用いていることから、金属基材からなる下部電極と、誘電体膜を介して金属基材を覆う上部電極の分離が容易ではなく、ショート不良が生じやすいという問題があった。また、特許文献２に記載された薄膜キャパシタは、金属基材の一方の主面が上部電極、他方の主面が下部電極として機能することから、一対の端子電極を同一面に配置するためには[0]素子の側面を介して電極を引き回す必要があり、構造が複雑になるという問題があった。さらに、特許文献３及び４に記載された薄膜キャパシタは、一対の端子電極が金属基材の両面にそれぞれ配置されていることから、片側から一対の端子電極にアクセスすることができない。しかも、支持体を用いていることから、全体の厚みが厚くなるという問題があった。
　したがって、本発明は、改良された薄膜キャパシタ及びこれを備える電子回路基板を提供することを目的とする。
　本発明による薄膜キャパシタは、一方の主面が粗面化された金属箔と、金属箔の一方の主面を覆い、部分的に金属箔を露出させる開口部を有する誘電体膜と、開口部を介して金属箔と接する第１の電極層と、金属箔と接することなく誘電体膜と接する第２の電極層とを備え、第１の電極層の高さが第２の電極層の高さよりも低い。
　本発明による薄膜キャパシタの製造方法は、金属箔の一方の主面を粗面化し、粗面化された金属箔の一方の主面に誘電体膜を形成し、誘電体膜の一部を除去することにより金属箔の一部を露出させ、金属箔の一部と接する第１の電極層と、金属箔の一部と接することなく誘電体膜と接する第２の電極層を形成するものであり、第１の電極層の高さが第２の電極層の高さよりも低い。
　本発明によれば、誘電体膜の一部に開口部が設けられていることから、側面電極などを用いることなく、一対の端子電極を同一面に配置することが可能となる。しかも、第１の電極層の高さが第２の電極層の高さよりも低いことから、多層基板に埋め込んだ場合の密着性が高められるとともに、ＥＳＲ特性が改善される。
図１Ａは、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための略断面図である。図１Ｂは、薄膜キャパシタ１の略平面図である。 図１Ｂは、薄膜キャパシタ１の略平面図である。 図１Ｃは、薄膜キャパシタ１から導電性部材３２を省略した例を示す略断面図である。 図１Ｄは、図１Ｃに示す薄膜キャパシタ１の略平面図である。 図２は、薄膜キャパシタ１の側面１３の形状を説明するための略断面図である。 図３は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図４は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図５Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図５Ｂは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図６は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図７Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図７Ｂは、図７Ａの略平面図である。 図８Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図８Ｂは、図８Ａの略平面図である。 図９は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１０は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１１Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１１Ｂは、図１１Ａの略平面図である。 図１２Ａは、絶縁性部材２１の形成位置の一例を示す略断面図である。 図１２Ｂは、絶縁性部材２１の形成位置の他の例を示す略断面図である。 図１３は、絶縁性部材２１の形状の一例を示す略断面図である。 図１４Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１４Ｂは、図１４Ａの略平面図である。 図１５Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１５Ｂは、図１５Ａの略平面図である。 図１６Ａは、金属箔１０の結晶粒径が大きい場合を示す模式的な断面図である。 図１６Ｂは、図１６Ａの略平面図である。 図１７Ａは、金属箔１０の結晶粒径が小さい場合を示す模式的な断面図である。 図１７Ｂは、図１７Ａの略平面図である。 図１８は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図１９は、図１８の略平面図である。 図２０Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２０Ｂは、図２０Ａの略平面図である。 図２１は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２２Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２２Ｂは、図２２Ａの略平面図である。 図２３Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２３Ｂは、図２３Ａの略平面図である。 図２４Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２４Ｂは、図２４Ａの略平面図である。 図２５Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２５Ｂは、図２５Ａの略平面図である。 図２６Ａは、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２６Ｂは、図２６Ａの略平面図である。 図２７は、薄膜キャパシタ１の製造方法を説明するための工程図である。 図２８は、薄膜キャパシタ１が多層基板１００に埋め込まれた構成を有する電子回路基板を示す略断面図である。 図２９は、薄膜キャパシタ１が多層基板３００の表面に搭載された構成を有する電子回路基板を示す略断面図である。 図３０は、サンプルの評価結果を示す表である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１Ａは、本発明の一実施形態による薄膜キャパシタ１の構造を説明するための略断面図である。図１Ｂは、薄膜キャパシタ１の略平面図である。
　図１Ａ及び図１Ｂに示すように、薄膜キャパシタ１は、金属箔１０と、金属箔１０の上面１１に形成されたリング状又は多角環状の絶縁性部材２１，２２と、金属箔１０の上面１１に形成され、絶縁性部材２１，２２によって区画された導電性部材３１，３２と、シード層４０を介して導電性部材３１に接続された端子電極５１と、シード層４０を介して導電性部材３２に接続された端子電極５２とを備えている。金属箔１０はアルミニウム、銅、クロム、ニッケル、タンタルなどの金属材料からなり、互いに反対側に位置する主面である上面１１及び下面１２の少なくとも一部は粗面化されている。金属箔１０の材料としてはアルミニウムが最も好ましい。金属箔１０の上面１１及び下面１２には、誘電体膜Ｄが形成されている。絶縁性部材２１，２２は、例えば樹脂からなる。導電性部材３１，３２は、例えば導電性高分子材料からなる。シード層４０及び端子電極５１，５２は、例えば銅やニッケルや金の材料及びそれらの合金または層構造からなる。
　端子電極５１の上面の高さはＨ１、端子電極５２の上面の高さはＨ２である。端子電極５２の上面の高さＨ２は、端子電極５１の上面の高さＨ１よりも低い。その差はＨ１－Ｈ２である。このように、本実施形態による薄膜キャパシタ１は、端子電極５２の上面の高さＨ２が端子電極５１の上面の高さＨ１よりも低いことから、多層基板に埋め込んだ際の密着性が向上する。これは、端子電極５２の上面の高さＨ２と端子電極５１の上面の高さＨ１が同じであると、面内方向の応力によって、多層基板内の配線パターンと端子電極５１，５２の界面が剥離しやすくなるのに対し、端子電極５２の上面の高さＨ２を端子電極５１の上面の高さＨ１よりも低くすることにより、面内応力が分散されるからである。その結果、多層基板内の配線パターンと端子電極５１，５２の接続強度が増すため、信頼性が向上する。
　リング状又は多角環状の絶縁性部材２１は、端子電極５１及び導電性部材３１からなる電極層と、端子電極５２及び導電性部材３２からなる電極層を電気的に分離するスリット内に設けられている。端子電極５２及び導電性部材３２は絶縁性部材２１で囲まれた領域に位置し、端子電極５１及び導電性部材３１は絶縁性部材２１で囲まれた領域の外側であって、絶縁性部材２２で囲まれた領域に位置する。絶縁性部材２１で囲まれた領域においては、金属箔１０の上面１１に形成された誘電体膜Ｄの一部又は全部が除去され、誘電体膜Ｄに開口部が形成されている。これにより、端子電極５２は、導電性部材３２を介して金属箔１０と電気的に接続される。或いは、図１Ｃ及び図１Ｄに示すように、導電性部材３２を省略し、金属箔１０と端子電極５２を直接、或いは、シード層４０を介して接続しても構わない。これによれば、端子電極５１の上面の高さＨ１よりも端子電極５２の上面の高さＨ２を低くしやすい。しかも、端子電極５２と金属箔１０が直接接することから、ＥＳＲも低減する。
　これに対し、絶縁性部材２１で囲まれた領域の外側においては、金属箔１０の上面１１に形成された誘電体膜Ｄは除去されていない。つまり、導電性部材３１は金属箔１０と接することなく誘電体膜Ｄと接しており、端子電極５１と金属箔１０は互いに絶縁される。これにより、端子電極５１，５２は、誘電体膜Ｄを介して対向する一対の容量電極として機能する。そして、誘電体膜Ｄは、金属箔１０の粗面化された上面１１に形成されており、上面１１の表面積が拡大されていることから、大きなキャパシタンスを得ることができる。
　絶縁性部材２２で囲まれた領域の外側においては、金属箔１０の上面１１に設けられた誘電体膜Ｄが露出している。このように、薄膜キャパシタ１の外周部分においては、粗面化された表面が露出していることから、多層基板に埋め込んだ際の密着性を高めることが可能となる。金属箔１０の側面１３は粗面化されておらず、その表面は絶縁膜１４で覆われている。ここで、導電性部材３１と金属箔１０の側面１３の間には、リング状又は多角環状の絶縁性部材２２が存在するとともに、リング状又は多角環状の絶縁性部材２２の外側領域には導電性部材が存在しないクリアランス領域が設けられていることから、絶縁膜１４が薄い場合であっても、導電性部材３１と金属箔１０のショートが防止される。
　金属箔１０の中心部分（非粗化部分）の結晶粒径は、平面方向（上面１１及び下面１２と平行な方向）において１５μｍ未満、厚み方向（上面１１及び下面１２に対して垂直な方向）において５μｍ未満であることが好ましく、結晶方位が平面方向にできるだけ揃っていることが好ましい。これによれば、後述するように、側面１３の位置精度を高めることが可能となる。
　薄膜キャパシタ１は、多層基板に埋め込むことにより、デカップリングコンデンサとして使用することができる。薄膜キャパシタ１の厚みは例えば５０μｍ以下であり、非常に薄い。そのため、上面１１側に端子電極５１及び導電性部材３１を形成する場合、下面１２側へ凸な形状になりやすくなる。そのため、多層基板に埋め込む際に素子の反りを抑えた実装をする場合、図２に示す断面において、上面１１に沿った直線Ｌ１、下面１２に沿った直線Ｌ２、側面１３に沿った直線Ｌ３を定義した場合、直線Ｌ２と直線Ｌ３が成す角θａは、２０°＜θａ＜８０°であることが好ましい。つまり、上面１１の面積よりも下面１２の面積の方が広いことが好ましい。これによれば、薄膜キャパシタ１の側面１３と多層基板との密着性が改善されることから、薄膜キャパシタ１の強度及び信頼性を高めることが可能となる。この場合、３０°≦θａ≦６０°を満たすことがより好ましい。角度θａを上記の範囲に設計することにより、薄膜キャパシタ１の実装時の反りが軽減され、側面１３と、多層基板を構成する絶縁樹脂との接触面積が最適に制御されるため、薄膜キャパシタ１の強度及び信頼性をより改善することができる。また、薄膜キャパシタ１の側面１３は、上面１１に近いほど角θａが大きくなり、下面１２に近いほど角θａが小さくなる湾曲形状を有していても構わない。このように、角θａが一定ではない場合、角θａの値は平均値によって定義される。
　次に、薄膜キャパシタ１の製造方法の一例について説明する。
　まず、厚さ５０μｍ程度のアルミニウムなどからなる金属箔１０を用意し（図３）、その上面１１及び下面１２をエッチングすることにより粗面化する（図４）。平坦な金属箔１０を粗面化する代わりに、金属粉を焼結させることによって金属箔１０を形成しても構わない。これにより、金属箔１０には、上面１１側に位置する多孔質層１１ａと、下面１２側に位置する多孔質層１２ａが形成される。多孔質層１１ａと多孔質層１２ａの間は、粗面化されていない非多孔質層１０ａである。この時、少なくとも上面１１を粗面化すれば足り、下面１２を粗面化する必要はないが、両面を粗面化することにより、金属箔１０の反りを防止することができる。また、上面１１については表面積ができるだけ増大する条件でエッチングすることが好ましい。上面１１と下面１２の両方を粗面化する場合であっても、上面１１と下面１２のエッチング条件が異なっていても構わない。例えば、下面１２については多層基板に対する密着性ができるだけ増大する条件でエッチングしても構わない。
　次に、金属箔１０の表面に誘電体膜Ｄを形成する（図５Ａ）。誘電体膜Ｄは、金属箔１０を酸化することによって形成しても構わないし、ＡＬＤ法、ＣＶＤ法、ミストＣＶＤ法などカバレッジ性に優れた成膜方法を用いて成膜しても構わない。誘電体膜Ｄの材料としては、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＳｉＮｘ、ＴｉＮｘ、ＴａＮｘなどを用いることができる。誘電体膜Ｄの材料は、アモルファスであっても構わない。この場合、誘電体膜Ｄの組成比は必ずしも前記の組成比とはならない。この時、少なくとも上面１１に誘電体膜Ｄを形成すれば足り、下面１２に誘電体膜Ｄを形成する必要はないが、下面１２にも誘電体膜Ｄを形成することにより、下面１２の絶縁性を確保することができる。図５Ｂに示すように、下面１２に形成する誘電体膜Ｄは、上面１１に形成する誘電体膜Ｄと同じ組成であっても構わないし、組成の異なるバリア膜Ｅであってもよく、さらには誘電体膜Ｄとバリア膜Ｅの積層構造でも構わない。また、金属箔１０の下面１２にバリア膜Ｅが存在すれば、多層基板を硬化させる際、多層基板を構成する樹脂から発生する反応生成ガスの侵入を抑制することができる。誘電体膜Ｄもしくはバリア膜Ｅを形成した後、金属箔１０の下面１２に搬送用基材６０を貼り付ける（図６）。
　次に、金属箔１０の上面１１に感光性のレジストを形成し、露光及び現像を行うことにより、パターニングされたレジスト６１を形成する（図７Ａ，７Ｂ）。レジスト６１には誘電体膜Ｄを露出させる開口部６２が設けられている。レジストはポジ型であってもネガ型であっても構わない。
　次に、レジスト６１をマスクとして誘電体膜Ｄの一部又は全部を除去することにより、開口部６２に金属箔１０を露出させる（図８Ａ，８Ｂ）。誘電体膜Ｄを除去する方法としては、逆スパッタリング法、イオンミリング法、ＲＩＥ法、ウェットエッチングなどを用いることができる。尚、この段階ではすでに金属箔１０の上面１１が粗面化されているため、逆スパッタリング法、イオンミリング法、ＲＩＥ法などを用いることによって毛細管現象によるエッチャントの広がりを防止することができる。但し、本工程で液状のエッチャントを用いても構わない。尚、図８Ａに示す例では、露出した金属箔１０の表面と誘電体膜Ｄがほぼ同一平面を構成しているが、エッチング条件によっては、図９に示すように、粗面化された金属箔１０が突出する形状となることもある。
　次に、レジスト６１を除去した後（図１０）、金属箔１０の上面１１に絶縁性部材２１，２２を形成する（図１１Ａ，１１Ｂ）。絶縁性部材２１，２２の形成は、フォトリソパターニング法、スクリーン印刷、グラビア印刷、インクジェット法などによって行うことができる。これにより、絶縁性部材２１，２２の断面は、図１１Ａに示すように、側面がテーパー状となる。ここで、絶縁性部材２１の形成位置は、図１２Ａに示すように金属箔１０が露出する部分と重なっていても構わないし、図１２Ｂに示すように金属箔１０が露出する部分と重なっていなくて構わない。また、絶縁性部材２１，２２の断面が左右対称である必要はなく、図１３に示すように、金属箔１０の厚み方向における中心線Ｃを基準として、絶縁性部材２１からなるリングの内側に位置する部分の角度θｂよりも外側に位置する部分の角度θｃを小さくし、これにより、リングの内側部分のテーパー面よりもリングの外側部分のテーパー面の方を広くしても構わない。絶縁性部材２１は、内側部分を構成する側面が導電性部材３２又は端子電極５２と接し、外側部分を構成する側面が導電性部材３１又は端子電極５１と接する。上記の構造を採ることで、絶縁性部材２１，２２形成時の収縮過程において、異常な応力が発生せず、粗面化された部分へのクラックを低減でき、歩留が向上する。
　次に、金属箔１０の上面１１に感光性のレジストを形成し、露光及び現像を行うことにより、パターニングされたレジスト６４を形成する（図１４Ａ，１４Ｂ）。レジスト６４には、絶縁性部材２２の外側に位置する領域を露出させる開口部６５が設けられている。レジストはポジ型であってもネガ型であっても構わない。
　次に、レジスト６４をマスクとして金属箔１０を除去することにより、金属箔１０を個片化する（図１５Ａ，１５Ｂ）。金属箔１０を除去する方法としては、酸などのエッチャントを用いたウェットエッチングを用いることができる。この場合、液状のエッチャントを使用しても、エッチャントが絶縁性部材２２を超えて広がることはない。
　より精度良く個片化するためには、上述の通り、金属箔１０の中心部分（非粗化部分）の結晶粒径が平面方向において１５μｍ未満、厚み方向において５μｍ未満であることが好ましい。これは、金属箔１０の結晶粒径が平面方向において１５μｍ以上、厚み方向において５μｍ以上である場合、図１６Ａ，１６Ｂに示すように、側面１３の内壁から結晶粒が突出し、個片化される金属箔１０のサイズのばらつきも大きくなってしまう。これに対し、金属箔１０の結晶粒径が平面方向において１５μｍ未満、厚み方向において５μｍ未満であれば、図１７Ａ，１７Ｂに示すように、側面１３に現れる結晶粒が小さいことから、個片化される金属箔１０のサイズのばらつきも低減される。
　次に、レジスト６４を除去した後（図１８，１９）、絶縁性部材２２で囲まれた領域であって、絶縁性部材２１で囲まれた領域の外側に、導電性高分子材料からなるペースト状又は液状の導電性部材３１を形成する（図２０Ａ，２０Ｂ）。導電性部材３１はペースト状又は液状であることから、毛細管現象によって多孔質層１１ａの底部まで充填される。これにより、導電性部材３１は金属箔１０と接することなく誘電体膜Ｄと接する。ここで、絶縁性部材２１で囲まれた領域内にも導電性部材３１を形成しても構わない。
　次に、全面にシード層４０を形成する（図２１）。シード層４０の形成は、スパッタリング法などを用いることができる。これにより、絶縁性部材２１で囲まれた領域においてはシード層４０が金属箔１０と接し、絶縁性部材２２で囲まれた領域であって、絶縁性部材２１で囲まれた領域の外側においては、シード層４０が導電性部材３１と接する。次に、金属箔１０の上面１１に感光性のレジストを形成し、露光及び現像を行うことにより、パターニングされたレジスト６７を形成する（図２２Ａ，２２Ｂ）。レジスト６７には絶縁性部材２２で囲まれた領域であって、絶縁性部材２１に囲まれた領域の外側に位置する開口部６８と、絶縁性部材２１に囲まれた領域に位置する開口部６９が設けられている。これにより、絶縁性部材２１で囲まれた領域においてはシード層４０が開口部６９から露出し、絶縁性部材２２で囲まれた領域であって、絶縁性部材２１で囲まれた領域の外側においてはシード層４０が開口部６８から露出する。レジストはポジ型であってもネガ型であっても構わない。
　この状態で電解メッキを行うことにより、端子電極５１，５２を形成する（図２３Ａ，２３Ｂ）。これにより、端子電極５２の上面の高さＨ２は、端子電極５１の上面の高さＨ１よりも低くなる。次に、アッシングなどによりレジスト６７を除去した後（図２４Ａ，２４Ｂ）、シード層４０を除去する（図２５Ａ，２５Ｂ）。そして、金属箔１０の側面１３に絶縁膜１４を形成した後（図２６）、搬送用基材６０を剥離又はエッチングにより除去すれば（図２７）、図１Ａ，１Ｂに示した薄膜キャパシタ１が完成する。ここで、絶縁膜１４の形成は、レジスト６７を除去するためのアッシング工程やその他の熱処理工程によって、金属箔１０の側面１３を酸化することによって行うことができる。端子電極５１、５２は各々が複数個形成されてもよく、少なくとも一対以上が形成されていればよい。
　本実施形態による薄膜キャパシタ１は、図２８に示すように多層基板１００に埋め込んでも構わないし、図２９に示すように多層基板３００の表面に搭載しても構わない。
　図２８に示す電子回路基板は、多層基板１００に半導体ＩＣ２００が搭載された構成を有している。多層基板１００は、絶縁層１０１～１０４を含む複数の絶縁層と、配線パターン１１１，１１２を含む複数の配線パターンを含む多層基板である。絶縁層の層数については特に限定されない。図２８に示す例では、絶縁層１０２と絶縁層１０３の間に薄膜キャパシタ１が埋め込まれている。多層基板１００の表面には、ランドパターン１４１，１４２を含む複数のランドパターンが設けられている。半導体ＩＣ２００は、パッド電極２０１，２０２を含む複数のパッド電極を有している。パッド電極２０１，２０２は、例えば、一方が電源端子であり、他方がグランド端子である。パッド電極２０１とランドパターン１４１はハンダ２１１を介して接続され、パッド電極２０２とランドパターン１４２はハンダ２１２を介して接続されている。そして、ランドパターン１４１は、ビア導体１２１、配線パターン１１１及びビア導体１３１を介して薄膜キャパシタ１の端子電極５１に接続される。一方、ランドパターン１４２は、ビア導体１２２、配線パターン１１２及びビア導体１３２を介して薄膜キャパシタ１の端子電極５２に接続される。これにより、薄膜キャパシタ１は、半導体ＩＣ２００に対するデカップリングコンデンサとして機能する。
　図２９に示す電子回路基板は、多層基板３００に半導体ＩＣ４００が搭載された構成を有している。多層基板３００は、絶縁層３０１，３０２を含む複数の絶縁層と、配線パターン３１１，３１２を含む複数の配線パターンを含む多層基板である。絶縁層の層数については特に限定されない。図２９に示す例では、多層基板３００の表面３００ａに薄膜キャパシタ１が表面実装されている。多層基板３００の表面３００ａには、ランドパターン３４１～３４４を含む複数のランドパターンが設けられている。半導体ＩＣ４００は、パッド電極４０１，４０２を含む複数のパッド電極を有している。パッド電極４０１，４０２は、例えば、一方が電源端子であり、他方がグランド端子である。パッド電極４０１とランドパターン３４１はハンダ４１１を介して接続され、パッド電極４０２とランドパターン３４２はハンダ４１２を介して接続されている。そして、ランドパターン３４１は、ビア導体３２１、配線パターン３１１、ビア導体３３１及びハンダ４１３を介して薄膜キャパシタ１の端子電極５１に接続される。一方、ランドパターン３４２は、ビア導体３２２、配線パターン３１２、ビア導体３３２、ランドパターン３４４及びハンダ４１４を介して薄膜キャパシタ１の端子電極５２に接続される。これにより、薄膜キャパシタ１は、半導体ＩＣ４００に対するデカップリングコンデンサとして機能する。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　図１に示す薄膜キャパシタ１と同じ構成を有し、端子電極５１の高さＨ１と端子電極５２の高さＨ２の差Ｈ１－Ｈ２が種々に設定された複数の薄膜キャパシタのサンプルを作製した。サンプルの平面サイズは５ｍｍ×５ｍｍである。そして、薄膜キャパシタのサンプルに対して端子電極５１，５２の密着応力及びＥＳＲを測定した。
　密着応力の測定においては、金属箔１０の下面１２をエポキシ樹脂で支持体に固定した後、端子電極５１，５２にスタッドピンを接続するとともに、端子電極５１，５２の全面をエポキシ樹脂で覆った。スタッドピンはQUAD Gourp社製 P/N 901106（接着面の径φ＝2.7mm）を用いた。このスタッドピンを測定器（AIKOH社製 RZ -50 (500N)）を用いて、引張りスピード20mm/minで垂直上方向に引っ張り、スタッドピンが端子電極５１又は５２から剥がれた時の剥離強度を記録した。そして、３０本のスタッドピンに対して累積剥離確率が５０％となる剥離強度を当該サンプルの密着応力とした。また、ＥＳＲの測定においては、各サンプルの端子電極５１，５２にプローブを接触させ、インピーダンスアナライザーを用いてＥＳＲを測定した。結果を図３０に示す。
　図３０に示すように、端子電極５１の高さＨ１と端子電極５２の高さＨ２が同じであるサンプルＢ１よりも、端子電極５１の高さＨ１よりも端子電極５２の高さＨ２が低いサンプルＡ１～Ａ６の方が密着応力が高く、且つ、ＥＳＲが小さかった。特に、高さの差Ｈ１－Ｈ２が１．０～７．０μｍであるサンプルＡ２～Ａ５においては、より密着応力が高く、且つ、よりＥＳＲが小さかった。特に、高さの差Ｈ１－Ｈ２が４．２μｍであるサンプルＡ４においては、最も密着応力が高く、且つ、最もＥＳＲが小さかった。
１　　薄膜キャパシタ
１０　　金属箔
１０ａ　　非多孔質層
１１　　金属箔の上面
１１ａ　　多孔質層
１２　　金属箔の下面
１２ａ　　多孔質層
１３　　金属箔の側面
１４　　絶縁膜
２１，２２　　絶縁性部材
３１，３２　　導電性部材
４０　　シード層
５１，５２　　端子電極
６０　　搬送用基材
６１，６４，６７　　レジスト
６２，６５，６８，６９　　開口部
１００，３００　　多層基板
１０１～１０４，３０１，３０２　　絶縁層
１１１，１１２，３１１，３１２　　配線パターン
１２１，１２２，１３１，１３２，３２１，３２２，３３１，３３２　　ビア導体
１４１，１４２，３４１～３４４　　ランドパターン
２００，４００　　半導体ＩＣ
２０１，２０２，４０１，４０２　　パッド電極
２１１，２１２，４１１～４１４　　ハンダ
３００ａ　　多層基板の表面
Ｄ　　誘電体膜
Ｅ　　バリア膜

Claims (12)

  1. 　一方の主面が粗面化された金属箔と、
    　前記金属箔の前記一方の主面を覆い、部分的に前記金属箔を露出させる開口部を有する誘電体膜と、
    　前記開口部を介して前記金属箔と接する第１の電極層と、
    　前記金属箔と接することなく前記誘電体膜と接する第２の電極層と、を備え、
    　前記第１の電極層の高さが前記第２の電極層の高さよりも低い薄膜キャパシタ。
  2. 　前記第１及び第２の電極層は、環状のスリットによって分離されており、
    　前記第１の電極層は、前記スリットに囲まれた第１の領域に設けられ、
    　前記第２の電極層は、前記スリットの外側に位置する第２の領域に設けられる、請求項１に記載の薄膜キャパシタ。
  3. 　前記スリットの内部に設けられ、前記第１及び第２の電極層間に位置する第１の絶縁性部材をさらに備える、請求項２に記載の薄膜キャパシタ。
  4. 　前記金属箔の前記一方の主面上に設けられ、前記第２の電極層を囲む第２の絶縁性部材をさらに備える、請求項３に記載の薄膜キャパシタ。
  5. 　前記第２の電極層は、前記誘電体膜と接し、導電性高分子材料からなる第１の導電性部材と、前記第１の導電性部材と接し、金属材料からなる第２の導電性部材とを含む、請求項１乃至４のいずれか一項に記載の薄膜キャパシタ。
  6. 　前記第１の電極層は、前記金属箔と接し、導電性高分子材料からなる第３の導電性部材と、前記第３の導電性部材と接し、金属材料からなる第４の導電性部材とを含む、請求項５に記載の薄膜キャパシタ。
  7. 　前記第１の電極層は、前記金属箔と接し、金属材料からなる第４の導電性部材を含む、請求項５に記載の薄膜キャパシタ。
  8. 　前記第１の電極層の高さが前記第２の電極層の高さよりも１μｍ以上低い、請求項１乃至７のいずれか一項に記載の薄膜キャパシタ。
  9. 　前記第１の電極層の高さが前記第２の電極層の高さよりも２μｍ以上低い、請求項８に記載の薄膜キャパシタ。
  10. 　前記第１の電極層の高さと前記第２の電極層の高さの差が７μｍ以下である、請求項１乃至９のいずれか一項に記載の薄膜キャパシタ。
  11. 　前記金属箔の他方の主面が粗面化されている、請求項１乃至１０のいずれか一項に記載の薄膜キャパシタ。
  12. 　配線パターンを有する基板と、
    　前記基板に設けられた半導体ＩＣ及び請求項１乃至１１のいずれか一項に記載の薄膜キャパシタと、を備え、
    　前記薄膜キャパシタの前記第１及び第２の電極層は、前記配線パターンを介して前記半導体ＩＣに接続されていることを特徴とする電子回路基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024143455A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2024143454A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115943470B (zh) * 2020-06-29 2025-11-14 Tdk株式会社 薄膜电容器及具备其的电子电路基板
WO2023157426A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
JPWO2023157427A1 (ja) * 2022-02-16 2023-08-24
JPWO2023162406A1 (ja) * 2022-02-28 2023-08-31
WO2023162568A1 (ja) * 2022-02-28 2023-08-31 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2024143456A1 (ja) * 2022-12-29 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
JPWO2024157472A1 (ja) * 2023-01-27 2024-08-02
JP7713636B2 (ja) * 2023-05-19 2025-07-28 パナソニックＩｐマネジメント株式会社 キャパシタ、電気回路、回路基板、機器、及びキャパシタの製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
WO2007010768A1 (ja) * 2005-07-15 2007-01-25 Murata Manufacturing Co., Ltd. コンデンサおよびその製造方法
JP2007149730A (ja) * 2005-11-24 2007-06-14 Shinko Electric Ind Co Ltd 薄膜キャパシタ、実装基板、実装基板の製造方法、半導体装置、および半導体装置の製造方法
JP2008078299A (ja) * 2006-09-20 2008-04-03 Fujitsu Ltd キャパシタ、その製造方法、および電子基板
WO2008149622A1 (ja) * 2007-05-30 2008-12-11 Kyocera Corporation キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路
JP2009246110A (ja) * 2008-03-31 2009-10-22 Tdk Corp 電子部品及び電子部品モジュール
WO2017026233A1 (ja) * 2015-08-10 2017-02-16 株式会社村田製作所 コンデンサ

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58153321A (ja) * 1982-03-07 1983-09-12 日本ケミコン株式会社 コンデンサ
JPH11186089A (ja) * 1997-12-19 1999-07-09 Matsushita Electric Ind Co Ltd コンデンサおよびその製造方法
WO1999065043A1 (en) * 1998-06-09 1999-12-16 Showa Denko K.K. Solid electrolytic capacitor electrode foil, method of producing it and solid electrolytic capacitor
JP2000091164A (ja) * 1998-09-10 2000-03-31 Showa Alum Corp アルミニウムクラッド材および電解コンデンサ電極用アルミニウム箔
JP2000286383A (ja) * 1999-01-27 2000-10-13 Seiko Epson Corp 半導体装置およびその製造方法
US6525921B1 (en) 1999-11-12 2003-02-25 Matsushita Electric Industrial Co., Ltd Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same
JP3276351B2 (ja) * 1999-12-13 2002-04-22 松下電器産業株式会社 半導体装置の製造方法
EP1202300A3 (en) * 2000-10-12 2004-06-16 Matsushita Electric Industrial Co., Ltd. Electrolytic capacitor, cicuit board containing electrolytic capacitor, and method for producing the same
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP2003218272A (ja) * 2002-01-25 2003-07-31 Sony Corp 高周波モジュール及びその製造方法
JP2003124069A (ja) * 2002-08-28 2003-04-25 Sanyo Electric Co Ltd 固体電解コンデンサ
JP2004146748A (ja) * 2002-10-28 2004-05-20 Alps Electric Co Ltd 薄膜キャパシタ素子
JP2004152796A (ja) * 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
CN100576979C (zh) * 2004-06-25 2009-12-30 揖斐电株式会社 印刷配线板及其制造方法
JP2006093524A (ja) * 2004-09-27 2006-04-06 Matsushita Electric Ind Co Ltd 多層基板のコンデンサ内蔵方法
JP2006186093A (ja) * 2004-12-27 2006-07-13 Mitsubishi Alum Co Ltd 電解コンデンサ用アルミニウム箔およびその製造方法
JP4574383B2 (ja) * 2005-02-16 2010-11-04 京セラ株式会社 薄膜コンデンサおよび配線基板
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
CN101167415B (zh) * 2005-04-28 2010-07-07 三井金属矿业株式会社 氧化物介电层的形成方法及具有采用该形成方法得到的氧化物介电层的电容器层形成材料
JP4615427B2 (ja) * 2005-12-01 2011-01-19 日東電工株式会社 配線回路基板
JP2007194472A (ja) * 2006-01-20 2007-08-02 Shinko Electric Ind Co Ltd 薄膜キャパシタの製造方法
US7789977B2 (en) * 2006-10-26 2010-09-07 Hitachi Cable, Ltd. Rolled copper foil and manufacturing method thereof
JP5098422B2 (ja) * 2007-04-27 2012-12-12 株式会社村田製作所 薄膜電子部品
JP2010003742A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置、及び薄膜キャパシタの製造方法
CN102473521A (zh) * 2009-07-22 2012-05-23 株式会社村田制作所 电介质薄膜元件及其制造方法
JP2011233765A (ja) * 2010-04-28 2011-11-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP5429430B2 (ja) * 2011-05-16 2014-02-26 パナソニック株式会社 電極箔とその製造方法、およびコンデンサ
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
EP3104382B1 (en) 2014-02-07 2019-07-31 Murata Manufacturing Co., Ltd. Capacitor with porous metal electrode and method for its manufacturing
JP6519112B2 (ja) * 2014-07-24 2019-05-29 Tdk株式会社 薄膜キャパシタ
US9420693B2 (en) * 2014-09-18 2016-08-16 Intel Corporation Integration of embedded thin film capacitors in package substrates
JP6365216B2 (ja) * 2014-10-15 2018-08-01 Tdk株式会社 薄膜キャパシタ
WO2017014020A1 (ja) 2015-07-23 2017-01-26 株式会社村田製作所 コンデンサおよびその製造方法
WO2017026295A1 (ja) * 2015-08-07 2017-02-16 株式会社村田製作所 コンデンサ
CN107851515B (zh) 2015-08-12 2019-09-24 株式会社村田制作所 电容器及其制造方法
CN107851510B (zh) * 2015-08-12 2019-06-14 株式会社村田制作所 电容器
US10075186B2 (en) * 2015-11-18 2018-09-11 Cisco Technology, Inc. Trellis segment separation for low-complexity viterbi decoding of high-rate convolutional codes
US9875848B2 (en) * 2015-12-21 2018-01-23 Qualcomm Incorporated MIM capacitor and method of making the same
CN108701548B (zh) * 2016-03-10 2021-01-05 松下知识产权经营株式会社 电极箔的制造方法和电解电容器的制造方法
JP6682963B2 (ja) * 2016-04-01 2020-04-15 凸版印刷株式会社 多層配線基板の製造方法及び剥離用積層基板
KR101813374B1 (ko) * 2016-05-13 2017-12-28 삼성전기주식회사 박막 커패시터 및 그 제조방법
WO2018003445A1 (ja) * 2016-06-28 2018-01-04 株式会社村田製作所 キャパシタ
JP6372640B2 (ja) 2016-07-07 2018-08-15 株式会社村田製作所 キャパシタ
WO2018021001A1 (ja) * 2016-07-29 2018-02-01 株式会社村田製作所 薄膜キャパシタ、及び電子装置
CN109791840B (zh) * 2016-11-08 2021-12-10 株式会社村田制作所 电子部件
JP6583220B2 (ja) * 2016-11-15 2019-10-02 株式会社村田製作所 コンデンサ及びコンデンサの製造方法
JPWO2018092722A1 (ja) 2016-11-16 2019-08-08 株式会社村田製作所 コンデンサ及びコンデンサの実装構造
JP2018137311A (ja) * 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
US11398354B2 (en) * 2018-10-31 2022-07-26 Tdk Corporation Thin film capacitor, manufacturing method therefor, and substrate with built-in electronic component
JP7192399B2 (ja) * 2018-10-31 2022-12-20 Tdk株式会社 薄膜キャパシタ
CN114365249B (zh) * 2019-08-27 2024-06-25 株式会社村田制作所 电容器、连接结构和电容器的制造方法
CN114981904B (zh) * 2020-01-20 2024-07-05 株式会社村田制作所 半导体装置以及电容装置
WO2021149687A1 (ja) * 2020-01-20 2021-07-29 株式会社村田製作所 半導体装置及びモジュール
JP7354867B2 (ja) * 2020-02-13 2023-10-03 Tdk株式会社 薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法
JP7428000B2 (ja) * 2020-02-20 2024-02-06 Tdk株式会社 薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法
JP7420230B2 (ja) * 2020-05-01 2024-01-23 株式会社村田製作所 半導体装置及びモジュール
CN115943470B (zh) * 2020-06-29 2025-11-14 Tdk株式会社 薄膜电容器及具备其的电子电路基板
JPWO2023157427A1 (ja) * 2022-02-16 2023-08-24
WO2023157426A1 (ja) * 2022-02-16 2023-08-24 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
JPWO2023162406A1 (ja) * 2022-02-28 2023-08-31
WO2023162568A1 (ja) * 2022-02-28 2023-08-31 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203455A (ja) * 1999-11-12 2001-07-27 Matsushita Electric Ind Co Ltd コンデンサ搭載金属箔およびその製造方法、ならびに回路基板およびその製造方法
WO2007010768A1 (ja) * 2005-07-15 2007-01-25 Murata Manufacturing Co., Ltd. コンデンサおよびその製造方法
JP2007149730A (ja) * 2005-11-24 2007-06-14 Shinko Electric Ind Co Ltd 薄膜キャパシタ、実装基板、実装基板の製造方法、半導体装置、および半導体装置の製造方法
JP2008078299A (ja) * 2006-09-20 2008-04-03 Fujitsu Ltd キャパシタ、その製造方法、および電子基板
WO2008149622A1 (ja) * 2007-05-30 2008-12-11 Kyocera Corporation キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路
JP2009246110A (ja) * 2008-03-31 2009-10-22 Tdk Corp 電子部品及び電子部品モジュール
WO2017026233A1 (ja) * 2015-08-10 2017-02-16 株式会社村田製作所 コンデンサ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024143455A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2024143454A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板

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CN120418904A (zh) 薄膜电容器及其制造方法、以及具备薄膜电容器的电子电路基板

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