WO2018167912A1

WO2018167912A1 - 固体撮像素子および内視鏡システム

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Abstract

固体撮像素子において、電源電圧が電源端子に入力される。電源線は、前記電源端子と前記第１の制御回路とを接続する。検出回路は、前記電源端子に入力された前記電源電圧を検出し、かつ検出された前記電源電圧に対応する第１のデジタル信号を出力する。第１の出力端子は、前記検出回路から出力された前記第１のデジタル信号を出力する。第２の出力端子は、複数の画素から読み出された画素信号を出力する。

Description

固体撮像素子および内視鏡システム

　本発明は、固体撮像素子および内視鏡システムに関する。

　長尺ケーブルで電源が接続されたセンサシステムにおいて、長尺ケーブルにおける電源電圧降下を無視することはできない。このため、電源電圧の供給源は、電圧降下を見込んで高い電源電圧を供給する必要がある。電圧降下は、環境による負荷電流の変化、ケーブル長、およびセンサの種類に応じて変動する。

　特許文献１に開示された技術では、スコープの負荷状態に応じて電源電圧を自動調整するために、監視部がスコープに配置されている。電源回路部が、スコープに接続されたプロセッサに配置されている。電源回路部は、監視部によって検出された電源電圧に基づいて調整された電源電圧をスコープに供給する。

日本国特開２００９－１０６３４３号公報

　従来技術ではスコープの負荷状態に応じて電源電圧を自動調整することができる。具体的には、監視部によって検出された電源電圧と、スコープ毎に用意された所定値とを比較した結果に基づいて、スコープに供給される電源電圧が制御される。

　撮像素子において電源電圧が適正な電圧範囲から外れた場合、動作不良および画質の劣化が発生する。ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサデバイスにおいて、デバイスの微細化に伴い電源電圧を小さくする必要がある。しかし、電源電圧が低くなることにより、フォトダイオードに蓄積された電荷が転送トランジスタを介して転送されにくくなる。このため、電源電圧を精度良く撮像素子に供給することにより、転送特性の低下（変動）を抑え、かつ画質劣化を抑制する必要がある。また、スコープ先端部の小型化が望まれているため、スコープにおける検出回路の配置は好ましくない。

　本発明は、より高精度な電源電圧を固体撮像素子に供給し、かつ固体撮像素子が配置される回路基板の実装面積を削減することを目的とする。

　本発明の第１の態様によれば、固体撮像素子は、複数の画素、第１の制御回路、電源端子、電源線、検出回路、第１の出力端子、および第２の出力端子を備える。前記複数の画素は、画素信号を生成する。前記第１の制御回路は、前記複数の前記画素から前記画素信号が読み出されるタイミングを制御する。電源電圧が前記電源端子に入力される。前記電源線は、前記電源端子と前記第１の制御回路とを接続する。前記検出回路は、前記電源端子に入力された前記電源電圧を検出し、かつ検出された前記電源電圧に対応する第１のデジタル信号を出力する。前記第１の出力端子は、前記検出回路から出力された前記第１のデジタル信号を出力する。前記第２の出力端子は、前記複数の前記画素から読み出された前記画素信号を出力する。

　本発明の第２の態様によれば、第１の態様において、前記第１の出力端子から出力された前記第１のデジタル信号に基づいて生成された前記電源電圧が前記電源端子に入力されてもよい。

　本発明の第３の態様によれば、第１の態様において、前記検出回路は、ＳＡＲ－ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ－Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）で構成されてもよい。

　本発明の第４の態様によれば、第１の態様において、前記検出回路は、１フレームの撮像が行われる毎に少なくとも１回、前記電源電圧を検出し、かつ前記第１のデジタル信号を出力してもよい。

　本発明の第５の態様によれば、第１の態様において、前記固体撮像素子は、前記複数の前記画素から読み出された前記画素信号に対応する第２のデジタル信号を生成するＡＤ変換回路をさらに備えてもよい。前記第２の出力端子は、前記第２のデジタル信号を出力してもよい。前記第１の出力端子および前記第２の出力端子は同一であってもよい。

　本発明の第６の態様によれば、第５の態様において、前記固体撮像素子は、第１の出力期間において前記第１のデジタル信号を前記第１の出力端子に出力し、かつ前記第１の出力期間と異なる第２の出力期間において前記第２のデジタル信号を前記第２の出力端子に出力する出力回路をさらに備えてもよい。

　本発明の第７の態様によれば、第１の態様において、前記固体撮像素子は、ＡＤ変換回路、出力回路、および第２の制御回路をさらに備えてもよい。前記ＡＤ変換回路は、前記複数の前記画素から読み出された前記画素信号に対応する第２のデジタル信号を生成する。前記出力回路は、前記第２のデジタル信号を前記第２の出力端子に出力する。前記第２の制御回路は、前記出力回路が前記第２のデジタル信号の出力を停止する期間に前記検出回路が前記第１のデジタル信号を出力するように前記検出回路を制御する。

　本発明の第８の態様によれば、第７の態様において、前記第１の制御回路は、前記複数の前記画素が前記画素信号を生成するタイミングを制御してもよい。前記第１の制御回路は、第１の生成期間に前記画素信号を前記複数の前記画素に生成させた後、第２の生成期間に前記画素信号を前記複数の前記画素に生成させてもよい。前記第１の制御回路は、前記第１の生成期間に生成された前記画素信号を前記複数の画素から読み出した後、前記第２の生成期間に生成された前記画素信号を前記複数の画素から読み出してもよい。前記第２の制御回路は、前記検出回路が電源信号出力期間に前記第１のデジタル信号を出力するように前記検出回路を制御してもよい。前記電源信号出力期間は、前記第１の生成期間に生成された前記画素信号に対応する前記第２のデジタル信号の出力を前記出力回路が終了した後の期間に含まれてもよい。前記電源信号出力期間は、前記第２の生成期間に生成された前記画素信号に対応する前記第２のデジタル信号の出力を前記出力回路が開始する前の期間に含まれてもよい。

　本発明の第９の態様によれば、第７の態様において、前記第１の制御回路は、前記複数の前記画素から前記画素信号が読み出されるタイミングを、前記複数の前記画素の配列における行毎に制御してもよい。前記第２の制御回路は、前記画素信号が前記複数の画素から読み出される読み出し期間にのみ前記検出回路が前記電源電圧を検出するように前記検出回路を制御してもよい。前記読み出し期間は、水平ブランキング期間を含まなくてもよい。前記水平ブランキング期間は、第１の行の前記画素からの前記画素信号の読み出しが終了した後の期間に含まれてもよい。前記水平ブランキング期間は、前記第１の行と異なる第２の行の前記画素からの前記画素信号の読み出しが開始される前の期間に含まれてもよい。

　本発明の第１０の態様によれば、第９の態様において、前記複数の前記画素は、複数のオプティカルブラック画素を含んでもよい。前記第２の制御回路は、前記複数の前記オプティカルブラック画素で生成された前記画素信号の読み出し期間にのみ前記検出回路が前記電源電圧を検出するように前記検出回路を制御してもよい。

　本発明の第１１の態様によれば、第１０の態様において、前記複数の前記オプティカルブラック画素は、第１のオプティカルブラック画素および第２のオプティカルブラック画素を含んでもよい。前記第２の制御回路は、第１のタイミングにおいて前記電源電圧が前記検出回路に供給されるように前記電源電圧の供給を制御してもよい。前記第１のタイミングは、第１のオプティカルブラック画素の前記画素信号の読み出し期間と、前記複数の前記画素の全ての前記画素信号の読み出しが停止される期間とのいずれか１つに含まれてもよい。前記第１のタイミングが前記第１のオプティカルブラック画素の前記画素信号の読み出し期間に含まれる場合、前記第２の制御回路は、前記検出回路が前記電源電圧の検出を停止するように前記検出回路を制御してもよい。前記第２の制御回路は、第２のタイミングにおいて開始された前記第２のオプティカルブラック画素の前記画素信号の読み出し期間に前記検出回路が前記電源電圧の検出を開始するように前記検出回路を制御してもよい。前記第２のタイミングは、前記第１のタイミングよりも後であってもよい。前記第２の制御回路は、第３のタイミングにおいて前記検出回路に対する前記電源電圧の供給が停止されるように前記電源電圧の供給を制御してもよい。前記第３のタイミングは、前記第２のタイミングよりも後であってもよい。

　本発明の第１２の態様によれば、内視鏡システムは、回路基板および制御システムを備える。前記回路基板は、前記固体撮像素子、第１の信号出力回路、第２の信号出力回路、および電源電圧入力回路を備える。前記制御システムは、第１の信号入力回路、第２の信号入力回路、電源制御回路、電源電圧生成回路、および電源電圧出力回路を備える。前記第１の信号出力回路は、前記第１の出力端子に接続され、かつ前記第１の出力端子から出力された前記第１のデジタル信号を前記制御システムに出力する。前記第２の信号出力回路は、前記第２の出力端子に接続され、かつ前記第２の出力端子から出力された前記画素信号を前記制御システムに出力する。前記第１の信号出力回路から出力された前記第１のデジタル信号が前記第１の信号入力回路に入力される。前記第２の信号出力回路から出力された前記画素信号が前記第２の信号入力回路に入力される。前記電源制御回路は、前記第１の信号入力回路に入力された前記第１のデジタル信号に基づいて前記電源電圧を決定する。前記電源電圧生成回路は、前記電源制御回路によって決定された前記電源電圧を生成する。前記電源電圧出力回路は、前記電源電圧生成回路によって生成された前記電源電圧を電源伝送線に出力する。前記電源伝送線に出力された前記電源電圧は、前記電源電圧入力回路に入力される。前記電源電圧入力回路に入力された前記電源電圧は、前記電源端子に入力される。

　上記の各態様によれば、より高精度な電源電圧を固体撮像素子に供給し、かつ固体撮像素子が配置される回路基板の実装面積を削減することができる。

本発明の第１の実施形態の電子内視鏡システムの構成を示すブロック図である。本発明の第１の実施形態の固体撮像素子の構成を示すブロック図である。本発明の第１の実施形態の電源電圧モニタ回路の構成を示す回路図である。本発明の第１の実施形態の電源電圧モニタ回路による電源電圧検出の流れを示すフローチャートである。本発明の第１の実施形態における画素信号の読み出しおよび電源電圧検出の流れを示すフローチャートである。本発明の第１の実施形態の画素アレイを示す参考図である。本発明の第１の実施形態の固体撮像素子の動作に関する信号を示すタイミングチャートである。本発明の第１の実施形態の固体撮像素子の動作に関する信号を示すタイミングチャートである。本発明の第１の実施形態の変形例の電源電圧モニタ回路の構成を示す回路図である。本発明の第１の実施形態の変形例の電源電圧モニタ回路による電源電圧検出の流れを示すフローチャートである。本発明の第２の実施形態の電子内視鏡システムの構成を示すブロック図である。本発明の第３の実施形態の電子内視鏡システムの構成を示すブロック図である。

　図面を参照し、本発明の実施形態を説明する。長尺ケーブルで電源が接続されたセンサシステムの例として、電子内視鏡システムを用いて各実施形態を詳細に説明する。

　（第１の実施形態）
　図１は、本発明の第１の実施形態の電子内視鏡システム１の構成を示している。図１に示すように、電子内視鏡システム１は、スコープ１０、プロセッサ２０、ディスプレイ３０、電源伝送線４０、および画像伝送線５０を備える。

　スコープ１０は、回路基板１１を備える。回路基板１１は、スコープ１０の先端に配置されている。回路基板１１は、固体撮像素子１２、信号出力回路１３、および電源電圧入力回路１４を備える。プロセッサ２０は、制御システムを構成する。プロセッサ２０は、信号入力回路２１、信号処理回路２２、メイン制御部２３、電源電圧生成回路２４、電源電圧出力回路２５、信号出力バッファ２６、および操作パネル２７を備える。電源伝送線４０および画像伝送線５０は、スコープ１０およびプロセッサ２０を電気的に接続する。

　固体撮像素子１２は、画像信号を生成し、かつ生成された画像信号を出力する。また、固体撮像素子１２は、電源電圧の検出値を示す第１のデジタル信号を出力する。画素信号は、第２のデジタル信号として固体撮像素子１２から出力される。

　信号出力回路１３は、固体撮像素子１２の信号出力端子１１１（図２）に接続されている。信号出力端子１１１から出力された第１および第２のデジタル信号は信号出力回路１３に入力される。信号出力回路１３は、第１および第２のデジタル信号をプロセッサ２０に出力する。信号出力回路１３から出力された第１および第２のデジタル信号は、画像伝送線５０に入力され、かつ画像伝送線５０によってプロセッサ２０に送信される。信号出力回路１３は、信号出力端子として構成されてもよい。

　信号出力回路１３から出力された第１および第２のデジタル信号は信号入力回路２１に入力される。信号入力回路２１は、第１および第２のデジタル信号を信号処理回路２２に出力する。信号入力回路２１は、信号入力端子として構成されてもよい。

　信号処理回路２２は、第１および第２のデジタル信号を判別する。信号処理回路２２は、第１のデジタル信号に基づく検出値をメイン制御部２３に出力する。また、信号処理回路２２は、第２のデジタル信号に対して、ノイズリダクション、ガンマ補正、およびデモザイキングなどの信号処理を施す。信号処理回路２２は、信号処理が施された第２のデジタル信号を信号出力バッファ２６に出力する。

　メイン制御部２３（電源制御回路）は、信号処理回路２２の各種設定を行う。また、メイン制御部２３は、信号入力回路２１に入力された第１のデジタル信号に基づいて電源電圧を決定する。つまり、メイン制御部２３は、信号処理回路２２から出力された検出値に基づいて電源電圧を決定する。メイン制御部２３は、決定された電源電圧値を記憶し、かつ電源電圧値を電源電圧生成回路２４に出力する。また、メイン制御部２３は、操作パネル２７に入力されたユーザからの指示に応じて電子内視鏡システム１の各種設定を変更する。

　メイン制御部２３は、マイクロプロセッサおよび論理回路の少なくとも１つで構成されている。例えば、論理回路は、特定用途向け集積回路（ＡＳＩＣ）およびＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）の少なくとも１つである。メイン制御部２３は、１つまたは複数のマイクロプロセッサを含むことができる。メイン制御部２３は、１つまたは複数の論理回路を含むことができる。

　電源電圧生成回路２４は、メイン制御部２３によって決定された電源電圧を生成する。つまり、電源電圧生成回路２４は、メイン制御部２３から出力された電源電圧値を持つ電源電圧を生成する。電源電圧生成回路２４は、生成された電源電圧を電源電圧出力回路２５に出力する。

　電源電圧出力回路２５は、電源電圧生成回路２４によって生成された電源電圧を電源伝送線４０に出力する。電源電圧出力回路２５は、信号出力端子として構成されてもよい。電源伝送線４０に出力された電源電圧は、電源伝送線４０によってスコープ１０に伝わる。

　電源伝送線４０に出力された電源電圧は、電源電圧入力回路１４に入力される。電源電圧入力回路１４は、電源電圧を固体撮像素子１２に出力する。電源電圧入力回路１４は、信号入力端子として構成されてもよい。

　信号出力バッファ２６は、信号処理回路２２から出力された第２のデジタル信号をディスプレイ３０に出力する。操作パネル２７は、ユーザからの指示をメイン制御部２３に伝える。ディスプレイ３０は、信号出力バッファ２６から出力された第２のデジタル信号に基づく画像を表示する。

　例えば、メイン制御部２３は、以下の方法により電源電圧を決定する。式（１）は、電源電圧の関係を示す。
　Ｖｇ１＝Ｖｄ１＋ＩＲ　・・・（１）

　Ｖｇ１は、電源電圧生成回路２４によって生成された電源電圧である。Ｖｄ１は、固体撮像素子１２において検出された電源電圧である。Ｉは、電流を示す。Ｒは、電源電圧の伝送路における抵抗を示す。したがって、ＩＲは電圧降下を示す。電圧降下ＩＲが生じることにより、電圧Ｖｄ１は、正しい動作電圧よりも低い。メイン制御部２３は、電圧Ｖｇ１および電圧Ｖｄ１に基づいて、式（１）におけるＩＲを算出する。さらに、メイン制御部２３は、式（１）に基づく式（２）により電源電圧値を簡易的に算出する。
　Ｖｇ２＝Ｖｄ２＋ＩＲ　・・・（２）

　Ｖｇ２は、電源電圧生成回路２４に出力される電源電圧値である。Ｖｄ２は、正しい動作電圧である。

　メイン制御部２３が電源電圧を決定する方法は、上記の方法に限らない。固体撮像素子１２において検出された電源電圧が正しい電圧になるまで、メイン制御部２３が電源電圧値を徐々に増加させてもよい。

　図１では、制御システムが内視鏡プロセッサで構成されている例が示されている。制御システムは、内視鏡スコープを操作するための操作部で構成されてもよい。あるいは、制御システムは、操作部および内視鏡プロセッサの組合せで構成されてもよい。

　図２は、固体撮像素子１２の構成を示す。固体撮像素子１２がＣＭＯＳイメージセンサで構成された例を説明する。図２に示すように、固体撮像素子１２は、画素アレイ１０１、垂直走査回路１０３、水平走査回路１０４、タイミング生成回路１０５、列回路１０６、電源電圧モニタ回路１０７、出力選択回路１０８、信号出力回路１０９、電源端子１１０、および信号出力端子１１１を備える。また、固体撮像素子１２は、電源線１１２、水平信号線１１３、行制御線１１４、および垂直信号線１１５を備える。

　画素アレイ１０１は、二次元に配置された複数の画素１０２を備える。複数の画素１０２の各々は、光電変換素子を備え、かつ画素信号を生成する。複数の画素１０２の配列における行および列の数は２以上である。

　垂直走査回路１０３および水平走査回路１０４は、複数の画素１０２から画素信号が読み出されるタイミングを制御する第１の制御回路を構成する。垂直走査回路１０３は、複数の画素１０２から画素信号が読み出されるタイミングを、複数の画素１０２の配列における行毎に制御する。垂直走査回路１０３は、各行の画素１０２に接続された行制御線１１４に制御信号を出力する。これにより、垂直走査回路１０３は、各行の画素１０２から垂直信号線１１５への画素信号の出力を制御する。垂直信号線１１５は、各列の画素１０２に接続されている。

　複数の列回路１０６が配置されている。列回路１０６は、各列の画素１０２に対応する垂直信号線１１５に接続されている。列回路１０６は、画素１０２から垂直信号線１１５に出力された画素信号に対して、ノイズ抑圧、信号増幅、およびＡＤ変換などの信号処理を行う。したがって、列回路１０６は、複数の画素１０２から読み出された画素信号に対応する第２のデジタル信号を生成するＡＤ変換回路を構成する。

　水平走査回路１０４は、複数列の画素１０２から読み出された複数の画素信号を出力選択回路１０８に順次転送する制御を行う。水平走査回路１０４は、複数の列回路１０６に対して、第２のデジタル信号を水平信号線１１３に順次出力させる。水平信号線１１３は、列回路１０６および出力選択回路１０８に接続されている。複数の列回路１０６から水平信号線１１３に順次出力された第２のデジタル信号は、水平信号線１１３によって出力選択回路１０８に転送される。

　電源電圧入力回路１４に入力された電源電圧は、電源端子１１０に入力される。電源線１１２は、電源端子１１０に接続されている。また、電源線１１２は、画素アレイ１０１、垂直走査回路１０３、水平走査回路１０４、タイミング生成回路１０５、および電源電圧モニタ回路１０７などに接続されている。したがって、電源線１１２は、電源端子１１０と上記の回路とを接続する。上記の回路は、電源端子１１０に入力された電源電圧によって動作する。

　電源電圧モニタ回路１０７（検出回路）は、電源端子１１０に入力された電源電圧を検出し、かつ検出された電源電圧に対応する第１のデジタル信号を出力する。電源電圧モニタ回路１０７から出力された第１のデジタル信号は出力選択回路１０８に入力される。

　出力選択回路１０８および信号出力回路１０９は、第１および第２のデジタル信号を信号出力端子１１１に出力する出力回路を構成する。出力選択回路１０８は、第１および第２のデジタル信号のいずれか１つを選択し、かつ選択された信号を信号出力回路１０９に出力する。出力選択回路１０８は、選択される信号を第１および第２のデジタル信号の間で切り替える。信号出力回路１０９は、出力選択回路１０８から出力された第１および第２のデジタル信号の形態を、高速信号伝送に適した形態に変換する。信号出力回路１０９は、高速信号伝送に適した形態をもつ第１および第２のデジタル信号を信号出力端子１１１に出力する。

　信号出力端子１１１は、信号出力回路１０９に接続されている。信号出力端子１１１は、信号出力回路１０９から出力された第１および第２のデジタル信号を固体撮像素子１２の外部の回路すなわち信号出力回路１３に出力する。

　タイミング生成回路１０５は、垂直走査回路１０３、水平走査回路１０４、列回路１０６、電源電圧モニタ回路１０７、および出力選択回路１０８の動作のタイミングを制御する。タイミング生成回路１０５は、電源電圧モニタ回路１０７を制御する第２の制御回路を構成する。また、タイミング生成回路１０５は、出力選択回路１０８を制御することにより、第１および第２のデジタル信号が出力選択回路１０８から出力されるタイミングを制御する。

　信号出力端子１１１から出力された第１のデジタル信号は、画像伝送線５０によってプロセッサ２０に送信される。プロセッサ２０において電源電圧生成回路２４により第１のデジタル信号に基づいて生成された電源電圧は、電源端子１１０に入力される。

　信号出力端子１１１は、第１の出力端子および第１の出力端子とは異なる第２の出力端子で構成されてもよい。第１の出力端子は、第１のデジタル信号を出力する。第２の出力端子は、第２のデジタル信号を出力する。図２に示す例では、第１の出力端子および第２の出力端子は同一である。

　信号出力回路１３は、第１の信号出力回路および第２の信号出力回路で構成されてもよい。第１の信号出力回路は、第１の出力端子に接続され、かつ第１の出力端子から出力された第１のデジタル信号をプロセッサ２０に出力する。第２の信号出力回路は、第２の出力端子に接続され、かつ第２の出力端子から出力された第２のデジタル信号をプロセッサ２０に出力する。

　信号入力回路２１は、第１の信号入力回路および第２の信号入力回路で構成されてもよい。第１の信号出力回路から出力された第１のデジタル信号が第１の信号入力回路に入力される。第２の信号出力回路から出力された第２のデジタル信号が第２の信号入力回路に入力される。

　アナログ画素信号が固体撮像素子１２から出力されてもよい。したがって、信号出力端子１１１は、複数の画素１０２から読み出された画素信号を出力してもよい。信号出力回路１３は、信号出力端子１１１から出力された画素信号をプロセッサ２０に出力してもよい。信号出力回路１３から出力された画素信号が信号入力回路２１に入力されてもよい。

　例えば、電源電圧モニタ回路１０７は、ＳＡＲ－ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ－Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）で構成されている。図３は、ＳＡＲ－ＡＤＣで構成された電源電圧モニタ回路１０７の構成を示す。図３に示すように、電源電圧モニタ回路１０７は、検出スイッチ１２１、アッテネータ１２２、ＳＨ（サンプルホールド）スイッチ１２３、ＳＨ容量１２４、基準電圧生成回路１２５、比較器１２６、逐次比較ロジック１２７、およびラッチ回路１２８を備える。

　検出スイッチ１２１は、第１の端子および第２の端子を備える。電源電圧ＶＤＤが検出スイッチ１２１の第１の端子に入力される。検出スイッチ１２１の第２の端子は、アッテネータ１２２に接続されている。検出スイッチ１２１の状態は、オンとオフとの間で切り替わる。検出スイッチ１２１がオンであるとき、検出スイッチ１２１の第１の端子と第２の端子とが電気的に接続される。このとき、電源電圧ＶＤＤがアッテネータ１２２に入力される。検出スイッチ１２１がオフであるとき、検出スイッチ１２１の第１の端子と第２の端子とが高インピーダンス状態になる。検出スイッチ１２１の状態は、タイミング生成回路１０５によって制御される。

　アッテネータ１２２は、減衰抵抗である第１の抵抗１２９および第２の抵抗１３０を備える。第１の抵抗１２９および第２の抵抗１３０は、第１の端子および第２の端子を備える。第１の抵抗１２９の第１の端子は、検出スイッチ１２１の第２の端子に接続されている。第２の抵抗１３０の第１の端子は、第１の抵抗１２９の第２の端子に接続されている。第２の抵抗１３０の第２の端子は、グランドに接続されている。アッテネータ１２２は、第１の抵抗１２９および第２の抵抗１３０の抵抗値の比に応じた増幅率（減衰率）αで電源電圧ＶＤＤを減衰する。アッテネータ１２２は、減衰された電源電圧Ｖｉｎを出力する。電源電圧Ｖｉｎの値は、電源電圧ＶＤＤの値のα倍である。第１の抵抗１２９の抵抗値がＲａであり、かつ第２の抵抗１３０の抵抗値がＲｂである場合、増幅率αは式（１）で表される。
　α＝Ｒｂ／（Ｒａ＋Ｒｂ）　・・・（１）

　ＳＨスイッチ１２３は、第１の端子および第２の端子を備える。ＳＨスイッチ１２３の第１の端子は、第１の抵抗１２９の第２の端子および第２の抵抗１３０の第１の端子に接続されている。ＳＨスイッチ１２３の第２の端子は、ＳＨ容量１２４および比較器１２６に接続されている。ＳＨスイッチ１２３の状態は、オンとオフとの間で切り替わる。ＳＨスイッチ１２３がオンであるとき、ＳＨスイッチ１２３の第１の端子と第２の端子とが電気的に接続される。このとき、電源電圧ＶｉｎがＳＨ容量１２４に入力される。ＳＨスイッチ１２３がオフであるとき、ＳＨスイッチ１２３の第１の端子と第２の端子とが高インピーダンス状態になる。ＳＨスイッチ１２３の状態は、タイミング生成回路１０５によって制御される。ＳＨスイッチ１２３は、電源電圧Ｖｉｎをサンプリングする。

　ＳＨ容量１２４は、第１の端子および第２の端子を備える。ＳＨ容量１２４の第１の端子は、ＳＨスイッチ１２３の第２の端子に接続されている。ＳＨ容量１２４の第２の端子は、グランドに接続されている。ＳＨ容量１２４は、ＳＨスイッチ１２３によってサンプリングされた電源電圧Ｖｉｎを保持する。

　基準電圧生成回路１２５は、可変電圧源である。基準電圧生成回路１２５は、ＤＡ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ）変換回路で構成されている。基準電圧生成回路１２５は、基準電圧Ｖｒｅｆを生成する。基準電圧生成回路１２５によって生成された基準電圧Ｖｒｅｆは、比較器１２６に出力される。

　比較器１２６は、非反転入力端子（＋）、反転入力端子（－）、および出力端子を有する。比較器１２６の非反転入力端子は、ＳＨスイッチ１２３の第２の端子およびＳＨ容量１２４の第１の端子に接続されている。比較器１２６の反転入力端子は、基準電圧生成回路１２５に接続されている。電源電圧Ｖｉｎが比較器１２６の非反転入力端子に入力され、かつ基準電圧Ｖｒｅｆが比較器１２６の反転入力端子に入力される。比較器１２６は、電源電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較し、かつ比較結果を出力端子から逐次比較ロジック１２７に出力する。比較器１２６は、ＡＤ変換結果である第１のデジタル信号のビット毎に比較を行う。

　逐次比較ロジック１２７は、比較器１２６からの比較結果に応じたデジタル信号を基準電圧生成回路１２５に出力する。基準電圧生成回路１２５は、逐次比較ロジック１２７からのデジタル信号に対応する基準電圧Ｖｒｅｆを比較器１２６に出力する。逐次比較ロジック１２７は、比較器１２６からの比較結果をラッチ回路１２８に出力する。

　ラッチ回路１２８は、比較結果を保持する。第１のデジタル信号の全てのビットの比較結果が確定した後、ラッチ回路１２８は、比較結果に基づく第１のデジタル信号を出力する。

　図４は、電源電圧モニタ回路１０７による電源電圧検出の流れを示す。電源電圧モニタ回路１０７から出力される第１のデジタル信号を構成するデジタルデータのビット数はｎである。デジタルデータのコードが１ビットずつ順次確定する。検出ビットｉは、変換中のビットを示す。

　ステップＳ１１において、検出スイッチ１２１およびＳＨスイッチ１２３がオンになることにより、電源電圧ＶｉｎがＳＨ容量１２４に入力される。その後、ＳＨスイッチ１２３がオフになることにより、電源電圧ＶｉｎがＳＨ容量１２４に保持される。

　ステップＳ１２において、逐次比較ロジック１２７が初期化される。これにより、基準電圧Ｖｒｅｆは、Ｖｓｕｐｐｌｙ＊αとなる。Ｖｓｕｐｐｌｙは、所定の電圧である。このとき、検出ビットｉは０に設定される。

　ステップＳ１３において、比較器１２６は、電源電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較する。電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きい場合、Ｂｉｔ［ｉ］は１となる（ステップＳ１５）。第１のデジタル信号のＢｉｔ［ｉ］は、ｉ番目のビットである。電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも小さい場合、Ｂｉｔ［ｉ］は０となる（ステップＳ１４）。

　比較結果は逐次比較ロジック１２７に保持される。逐次比較ロジック１２７は、保持された比較結果に基づくデジタル信号を基準電圧生成回路１２５に出力する。基準電圧生成回路１２５は、デジタル信号に基づいて基準電圧Ｖｒｅｆを変更する。Ｂｉｔ［ｉ］が１である場合、変更された基準電圧Ｖｒｅｆ’は式（２）で表される（ステップＳ１７）。Ｂｉｔ［ｉ］が０である場合、変更された基準電圧Ｖｒｅｆ’は式（３）で表される（ステップＳ１６）。
　Ｖｒｅｆ’＝Ｖｒｅｆ＋Ｖｍａｘ／（２＾ｉ＋１）　・・・（２）
　Ｖｒｅｆ’＝Ｖｒｅｆ－Ｖｍａｘ／（２＾ｉ＋１）　・・・（３）

　基準電圧Ｖｒｅｆが変更されることにより、ｉ番目のビットの変換が完了する。ステップＳ１８において、ｉに１が加算される。ステップＳ１９において、ｉがｎと等しくなければ、次のビットの変換が開始される。このとき、ステップＳ１３からの処理が同様に行われる。ステップＳ１９において、ｉがｎと等しければ、電源電圧検出が終了する。

　電源電圧検出が開始された後、検出スイッチ１２１はオンに保たれる。電源電圧検出が終了したとき、検出スイッチ１２１はオフになる。これにより、電源電圧モニタ回路１０７への電源電圧の供給が停止される。

　図５は、画素信号の読み出しおよび電源電圧検出の流れを示す。図１に示していない駆動回路から固体撮像素子１２にフレーム同期信号およびライン同期信号が供給される。

　固体撮像素子１２において撮像動作が開始された後、ステップＳ２１において、フレーム同期信号がＬ（ローレベル）からＨ（ハイレベル）に切り替わる。これにより、１行目の画素１０２から順番に画素信号の読み出しが開始される。このとき、ライン同期信号はＬである。

　具体的には、各行の画素１０２において光電変換により発生した電荷に基づく画素信号が垂直信号線１１５に読み出される。画素１０２からの画素信号の読み出しは、垂直走査回路１０３によって制御される。ライン同期信号がＬである間、同一行における各列の画素１０２の画素信号が読み出される。その画素信号は、列回路１０６によって第２のデジタル信号に変換される。第２のデジタル信号は、列回路１０６内に設けられたメモリに保持される。

　ステップＳ２２において、ライン同期信号がＬからＨに切り替わる。これにより、列回路１０６内に保持された第２のデジタル信号の読み出しが開始される。第２のデジタル信号の読み出しにおいて、第２のデジタル信号が列毎に水平信号線１１３に読み出される。列回路１０６からの第２のデジタル信号の読み出しは、水平走査回路１０４によって制御される。

　第２のデジタル信号の読み出しが開始されたとき、ステップＳ２３において、電源電圧検出を実施するか否かが判断される。所定の条件が満たされるまで、ステップＳ２３における判断が繰り返される。所定の条件が満たされることにより、電源電圧検出を実施すると判断された場合、ステップＳ２４において電源電圧検出が開始される。電源電圧検出は、図４に示す流れに従って実施される。

　電源電圧検出が開始された後、ステップＳ２５において、電源電圧検出が完了したか否かが判断される。電源電圧検出が完了していない場合、電源電圧検出が完了するまで、ステップＳ２５における判断が繰り返される。電源電圧検出と並行して、各列の画素信号の読み出しが行われる。

　電源電圧検出が完了したと判断された場合、ステップＳ２６において、同一行における全ての列の画素１０２の画素信号の読み出しが完了したか否かが判断される。また、ステップＳ２３において電源電圧検出を実施しないと判断された場合、電源電圧検出が実施されることなく、ステップＳ２６における判断が行われる。画素信号が読み出されていない列が存在する場合、ステップＳ２６における判断が繰り返される。

　同一行における全ての列の画素１０２の画素信号の読み出しが完了したと判断された場合、ステップＳ２７において、全ての行の画素１０２の画素信号の読み出しが完了したか否かが判断される。画素信号が読み出されていない行が存在する場合、ステップＳ２８において、ライン同期信号がＨからＬに切り替わる。その後、ステップＳ２２において、次の行の画素１０２の画素信号の読み出しが開始される。

　全ての行の画素１０２の画素信号の読み出しが完了したと判断された場合、ステップＳ２９において、フレーム同期信号がＨからＬとなり、かつライン同期信号がＨからＬとなる。これにより、１フレームの画素信号の読み出しが終了する。

　ステップＳ２３における判断は、タイミング生成回路１０５に予め記憶されたタイミングに基づいて行われる。例えば、電源電圧モニタ回路１０７は、オプティカルブラック（ＯＢ）画素の画素信号の読み出しが行われるタイミングで電源電圧検出を実施する。

　図５に示す動作では、タイミング生成回路１０５は、複数の画素１０２で生成された画素信号の読み出し期間にのみ電源電圧モニタ回路１０７が電源電圧を検出するように電源電圧モニタ回路１０７を制御する。画素信号の読み出し期間において、ライン同期信号はＨである。タイミング生成回路１０５は、画素信号の読み出しが停止される期間に電源電圧モニタ回路１０７が電源電圧を検出するように電源電圧モニタ回路１０７を制御してもよい。

　図６は、画素アレイ１０１を示す。図６において、画素アレイ１０１が２つの領域を含む例が示されている。画素アレイ１０１は、有効画素領域１０１ａおよびＯＢ画素領域１０１ｂを含む。有効画素領域１０１ａは、固体撮像素子１２に照射された光が入射する画素１０２であって、かつその光に基づく画素信号が生成される画素１０２を含む領域である。ＯＢ画素領域１０１ｂは、固体撮像素子１２に照射された光が画素１０２に入射しないように遮光するための構造を含む領域である。例えば、配線層が、遮光するための構造を構成する。

　有効画素領域１０１ａは、画素アレイ１０１の中央に配置された複数の行および列の画素１０２を含む。ＯＢ画素領域１０１ｂは、有効画素領域１０１ａの周辺における複数の行および列の画素１０２を含む。つまり、ＯＢ画素領域１０１ｂはＯＢ画素を含む。ＯＢ画素から読み出された画素信号は、暗電流による成分と、各列回路１０６のバラツキとを補正するために使われる。ＯＢ画素が遮光されることにより、そのＯＢ画素から出力される信号レベルはほぼ一定となる。このため、信号レベルに応じた消費電流の変動を抑制することができる。これにより、電源電圧モニタ回路１０７が電源電圧検出を実施するときに電源電圧に混入するノイズが削減される。

　図７および図８は、固体撮像素子１２の動作に関する信号を示す。図７および図８において、フレーム同期信号、ライン同期信号、第２のデジタル信号、および第１のデジタル信号の波形が示されている。図７および図８において、横方向は時間を示し、かつ縦方向は電圧を示す。図７および図８において、１フレームにおける各信号の波形が示されている。複数フレームにおいて、図７および図８に示す動作が繰り返される。

　図７を参照し、第１および第２のデジタル信号の出力期間を説明する。フレーム同期信号がＬである期間Ｔ１１は、ブランキング期間である。ブランキング期間において、出力選択回路１０８および信号出力回路１０９は、画素信号に対応する第２のデジタル信号の出力を停止する。ブランキング期間のうちライン同期信号がＨである期間Ｔ１４において、出力選択回路１０８および信号出力回路１０９は、電源電圧の検出結果を示す第１のデジタル信号を出力する。

　フレーム同期信号がＨである期間Ｔ１２はフレーム出力期間である。フレーム出力期間において、ライン同期信号がＨである期間Ｔ１６は水平読み出し期間である。水平読み出し期間において、出力選択回路１０８および信号出力回路１０９は第２のデジタル信号を出力する。水平読み出し期間において、電源電圧モニタ回路１０７は電源電圧を検出する。ブランキング期間または水平ブランキング期間において、電源電圧モニタ回路１０７は電源電圧を検出してもよい。電源電圧モニタ回路１０７は、１フレームの撮像が行われる毎に少なくとも１回、電源電圧を検出し、かつ第１のデジタル信号を出力する。

　ライン同期信号がＬである期間Ｔ１３および期間Ｔ１５は、水平ブランキング期間である。水平ブランキング期間において、出力選択回路１０８および信号出力回路１０９は、第１および第２のデジタル信号の出力を停止する。

　出力選択回路１０８および信号出力回路１０９は、第１の出力期間（期間Ｔ１４）において第１のデジタル信号を信号出力端子１１１に出力する。例えば、出力選択回路１０８および信号出力回路１０９は、第１のフレームにおいて検出された電源電圧に対応する第１のデジタル信号を、第１のフレームに続く第２のフレームの第１の出力期間において信号出力端子１１１に出力する。出力選択回路１０８および信号出力回路１０９は、第１の出力期間と異なる第２の出力期間（期間Ｔ１６）において第２のデジタル信号を信号出力端子１１１に出力する。

　タイミング生成回路１０５は、出力選択回路１０８および信号出力回路１０９が第２のデジタル信号の出力を停止する期間Ｔ１４に電源電圧モニタ回路１０７が第１のデジタル信号を出力するように電源電圧モニタ回路１０７を制御する。言い換えると、タイミング生成回路１０５は、電源電圧モニタ回路１０７に対して、期間Ｔ１４に第１のデジタル信号を出力させる。タイミング生成回路１０５は、期間Ｔ１４に出力選択回路１０８が第１のデジタル信号を出力するように出力選択回路１０８も制御する。

　垂直走査回路１０３は、複数の画素１０２が画素信号を生成するタイミングを制御する。垂直走査回路１０３は、第１の生成期間に画素信号を複数の画素１０２に生成させた後、第２の生成期間に画素信号を複数の画素１０２に生成させる。第１の生成期間は、第１のフレームにおけるフレーム出力期間（期間Ｔ１２）である。第２の生成期間は、第１のフレームに続く第２のフレームにおけるフレーム出力期間である。垂直走査回路１０３は、第１の生成期間に生成された画素信号を複数の画素１０２から読み出した後、第２の生成期間に生成された画素信号を複数の画素１０２から読み出す。

　タイミング生成回路１０５は、電源電圧モニタ回路１０７が電源信号出力期間（期間Ｔ１４）に第１のデジタル信号を出力するように電源電圧モニタ回路１０７を制御する。電源信号出力期間は、第１の生成期間に生成された画素信号に対応する第２のデジタル信号の出力を出力選択回路１０８および信号出力回路１０９が終了した後の期間に含まれる。また、電源信号出力期間は、第２の生成期間に生成された画素信号に対応する第２のデジタル信号の出力を出力選択回路１０８および信号出力回路１０９が開始する前の期間に含まれる。

　言い換えると、タイミング生成回路１０５は、電源電圧モニタ回路１０７に対して、電源信号出力期間に第１のデジタル信号を出力させる。タイミング生成回路１０５は、電源信号出力期間に出力選択回路１０８が第１のデジタル信号を出力するように出力選択回路１０８も制御する。

　図８を参照し、第１および第２のデジタル信号の出力期間を説明する。フレーム同期信号がＬである期間Ｔ２１は、ブランキング期間である。ブランキング期間において、出力選択回路１０８および信号出力回路１０９は第１および第２のデジタル信号の出力を停止する。フレーム同期信号がＨである期間Ｔ２２はフレーム出力期間である。フレーム出力期間において、出力選択回路１０８および信号出力回路１０９は第１および第２のデジタル信号を出力する。

　フレーム出力期間において、ライン同期信号がＬである期間Ｔ２３は、水平ブランキング期間である。水平ブランキング期間において、出力選択回路１０８および信号出力回路１０９は、第２のデジタル信号の出力を停止する。また、水平ブランキング期間において、出力選択回路１０８および信号出力回路１０９は、第１のデジタル信号を出力する。

　フレーム出力期間において、ライン同期信号がＨである期間Ｔ２４は水平読み出し期間である。水平読み出し期間において、出力選択回路１０８および信号出力回路１０９は第２のデジタル信号を出力する。また、水平読み出し期間において、出力選択回路１０８および信号出力回路１０９は、第１のデジタル信号の出力を停止する。水平読み出し期間において、電源電圧モニタ回路１０７は電源電圧を検出する。ブランキング期間または水平ブランキング期間において、電源電圧モニタ回路１０７は電源電圧を検出してもよい。電源電圧モニタ回路１０７は、１フレームの撮像が行われる毎に少なくとも１回、電源電圧を検出し、かつ第１のデジタル信号を出力する。

　出力選択回路１０８および信号出力回路１０９は、第１の出力期間（期間Ｔ２３）において第１のデジタル信号を信号出力端子１１１に出力する。出力選択回路１０８および信号出力回路１０９は、第１の出力期間と異なる第２の出力期間（期間Ｔ２４）において第２のデジタル信号を信号出力端子１１１に出力する。

　タイミング生成回路１０５は、出力選択回路１０８および信号出力回路１０９が第２のデジタル信号の出力を停止する期間Ｔ２３に電源電圧モニタ回路１０７が第１のデジタル信号を出力するように電源電圧モニタ回路１０７を制御する。言い換えると、タイミング生成回路１０５は、電源電圧モニタ回路１０７に対して、期間Ｔ２３に第１のデジタル信号を出力させる。タイミング生成回路１０５は、期間Ｔ２３に出力選択回路１０８が第１のデジタル信号を出力するように出力選択回路１０８も制御する。

　タイミング生成回路１０５は、画素信号が複数の画素１０２から読み出される読み出し期間（期間Ｔ２４）にのみ電源電圧モニタ回路１０７が電源電圧を検出するように電源電圧モニタ回路１０７を制御する。この読み出し期間は、水平ブランキング期間（期間Ｔ２３）を含まない。水平ブランキング期間は、第１の行の画素１０２からの画素信号の読み出しが終了した後の期間に含まれる。水平ブランキング期間は、第１の行と異なる第２の行の画素１０２からの画素信号の読み出しが開始される前の期間に含まれる。

　タイミング生成回路１０５は、出力選択回路１０８および信号出力回路１０９が第１および第２のデジタル信号を交互に出力するように出力選択回路１０８および信号出力回路１０９を制御する。言い換えると、タイミング生成回路１０５は、出力選択回路１０８および信号出力回路１０９に対して、第１および第２のデジタル信号を交互に出力させる。

　タイミング生成回路１０５は、電源電圧モニタ回路１０７による電源電圧の検出と、出力選択回路１０８および信号出力回路１０９による第２のデジタル信号の出力とが同時に行われるように電源電圧モニタ回路１０７、出力選択回路１０８、および信号出力回路１０９を制御する。

　複数の画素１０２は、複数のＯＢ画素を含む。タイミング生成回路１０５は、複数のＯＢ画素で生成された画素信号の読み出し期間（期間Ｔ２４）にのみ電源電圧モニタ回路１０７が電源電圧を検出するように電源電圧モニタ回路１０７を制御してもよい。言い換えると、タイミング生成回路１０５は、複数のＯＢ画素で生成された画素信号の読み出し期間にのみ、電源電圧モニタ回路１０７に対して、電源電圧を検出させてもよい。

　複数のＯＢ画素は、第１のＯＢ画素および第２のＯＢ画素を含んでもよい。例えば、第２のＯＢ画素は、第１のＯＢ画素が配置された行に配置され、かつ第１のＯＢ画素が配置された列とは異なる列の画素１０２である。

　タイミング生成回路１０５は、第１のタイミングにおいて電源電圧が電源電圧モニタ回路１０７に供給されるように電源電圧の供給を制御する。第１のタイミングは、図４のステップＳ１１におけるタイミングである。タイミング生成回路１０５は、第１のタイミングにおいて電源電圧ＶｉｎがＳＨ容量１２４に保持されるように検出スイッチ１２１およびＳＨスイッチ１２３を制御する。

　第１のタイミングは、第１のＯＢ画素の画素信号の読み出し期間と、複数の画素１０２の全ての画素信号の読み出しが停止される期間とのいずれか１つに含まれる。第１のＯＢ画素の画素信号の読み出し期間は、期間Ｔ１６および期間Ｔ２４、すなわち水平読み出し期間である。複数の画素１０２の全ての画素信号の読み出しが停止される期間は、期間Ｔ１１および期間Ｔ２１、すなわちブランキング期間である。

　第１のタイミングが第１のＯＢ画素の画素信号の読み出し期間に含まれる場合、タイミング生成回路１０５は、電源電圧モニタ回路１０７が電源電圧の検出を停止するように電源電圧モニタ回路１０７を制御してもよい。言い換えると、タイミング生成回路１０５は、電源電圧モニタ回路１０７に対して、電源電圧の検出を停止させてもよい。第１のタイミングにおいて電源電圧モニタ回路１０７への電源電圧の供給が開始された直後は、検出スイッチ１２１のオフからオンへの切替により、ＳＨ容量１２４に保持された電源電圧Ｖｉｎが安定していない。このため、そのタイミングにおいて電源電圧の検出が行われなくてもよい。

　タイミング生成回路１０５は、第２のタイミングにおいて開始された第２のＯＢ画素の画素信号の読み出し期間に電源電圧モニタ回路１０７が電源電圧の検出を開始するように電源電圧モニタ回路１０７を制御してもよい。第２のタイミングは、第１のタイミングよりも後である。第２のタイミングにおいて、ＳＨ容量１２４に保持された電源電圧Ｖｉｎが安定している可能性が高い。このため、電源電圧モニタ回路１０７による電源電圧の検出の精度が向上する。

　タイミング生成回路１０５は、第３のタイミングにおいて電源電圧モニタ回路１０７に対する電源電圧の供給が停止されるように電源電圧の供給を制御する。つまり、タイミング生成回路１０５は、第３のタイミングにおいて検出スイッチ１２１をオフにする。第３のタイミングは、第２のタイミングよりも後である。

　本発明の各態様の内視鏡システムは、信号処理回路２２、信号出力バッファ２６、操作パネル２７、およびディスプレイ３０の少なくとも１つを備えていなくてもよい。本発明の各態様の固体撮像素子は、タイミング生成回路１０５、列回路１０６、出力選択回路１０８、および信号出力回路１０９の少なくとも１つを備えていなくてもよい。

　第１の実施形態において、電源電圧モニタ回路１０７は、電源電圧を検出し、かつ検出された電源電圧に対応する第１のデジタル信号を出力する。第１のデジタル信号に基づいて生成された電源電圧が電源端子１１０に入力される。このため、適切な電源電圧を固体撮像素子１２に供給することにより、電源電圧の変動を抑制することができる。つまり、環境に起因する負荷電流の増減による電圧変動、およびセンサの動作モードによる電圧変動が発生する場合でも、より高精度な電源電圧を固体撮像素子１２に供給することができる。電源電圧の変動が抑制されることにより、画質の劣化が抑制される。

　電源電圧モニタ回路１０７は固体撮像素子１２内に配置されている。スコープ１０において、電源電圧の検出回路が固体撮像素子１２から独立して配置された場合、スコープ１０に配置されるチップの数が増加する。このため、チップと回路基板１１とを電気的に接続するための配線が増加する。その結果、回路基板１１の実装面積が増加する。電源電圧モニタ回路１０７が固体撮像素子１２内に配置されることにより、回路基板１１の実装面積を削減することができる。つまり、スコープ１０を小型にすることができる。

　電源電圧モニタ回路１０７をＳＡＲ－ＡＤＣで構成することにより、電源電圧モニタ回路１０７を小型にすることができる。これにより、固体撮像素子１２を小型にすることができる。その結果、回路基板１１の実装面積を削減することができる。

　第１および第２のデジタル信号は、共通の信号出力端子１１１から出力される。これにより、第１および第２のデジタル信号の伝送においてケーブル（画像伝送線５０）を共有することができる。第１のデジタル信号のみのためのケーブルを用意する必要がないので、電源電圧を供給するケーブル（電源伝送線４０）を太くすることができ、かつそのケーブルの抵抗成分を減らすことができる。その結果、より高精度な電源電圧を固体撮像素子１２に供給することができ、かつ画質の劣化が抑制される。

　スコープ１０の固体撮像素子１２において検出された電源電圧の検出値を示すアナログ信号がプロセッサ２０に出力される場合、画素信号のためのケーブルと、電源電圧の検出値のためのケーブルとが必要である。その場合、これらのケーブルを束ねた全ケーブル径が太くなる。第１および第２のデジタル信号の伝送においてケーブルを共有することにより、全ケーブル径が太くなることを抑制することができる。

　第１および第２のデジタル信号は、共通の出力回路（出力選択回路１０８および信号出力回路１０９）によって信号出力端子１１１に出力される。これにより、回路基板１１の実装面積を削減することができる。

　通常、画素信号の読み出し期間中に流れる消費電流は、画素信号の非読み出し期間中に流れる消費電流よりも多い。このため、画素信号の読み出し期間における電源電圧は、画素信号の非読み出し期間における電源電圧よりも小さい。したがって、電源電圧モニタ回路１０７が画素信号の読み出し期間中に電源電圧検出を実施することにより、より高精度な電源電圧を固体撮像素子１２に供給することができる。

　電源電圧モニタ回路１０７は、１フレームの撮像が行われる毎に少なくとも１回、電源電圧を検出する。これにより、電源電圧モニタ回路１０７は、１フレーム毎の環境変化によって変動する電源電圧を検出することができる。また、電源電圧生成回路２４は、検出された電源電圧に基づいて適切な電源電圧を設定することができる。

　（第１の実施形態の変形例）
　第１の実施形態の変形例において、電源電圧モニタ回路１０７は、ＳＳ－ＡＤＣ（Ｓｉｎｇｌｅ　Ｓｌｏｐｅ－Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）で構成されている。図９は、ＳＳ－ＡＤＣで構成された電源電圧モニタ回路１０７ａの構成を示す。図９に示す構成について、図３に示す構成と異なる点を説明する。

　電源電圧モニタ回路１０７ａは、図３に示す電源電圧モニタ回路１０７における逐次比較ロジック１２７を備えていない。また、電源電圧モニタ回路１０７ａは、カウンタ１３１を備える。カウンタ１３１は、所定のクロック信号をカウントし、かつカウンタ値を基準電圧生成回路１２５およびラッチ回路１２８に出力する。基準電圧生成回路１２５は、カウンタ値に応じた基準電圧Ｖｒｅｆを生成する。基準電圧Ｖｒｅｆは、単調に増加または減少する。以下では、基準電圧Ｖｒｅｆが単調に増加する場合の電源電圧検出の例を説明する。比較器１２６は、電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも小さい場合、ローレベルを出力する。比較器１２６は、電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きい場合、ハイレベルを出力する。比較器１２６からハイレベルが出力されたとき、ラッチ回路１２８は、カウンタ１３１からのカウンタ値を保持する。ラッチ回路１２８に保持されたカウンタ値は、第１のデジタル信号を構成する。

　上記以外の点について、図９に示す構成は、図３に示す構成と同様である。

　図１０は、電源電圧モニタ回路１０７ａによる電源電圧検出の流れを示す。電源電圧モニタ回路１０７ａから出力される第１のデジタル信号を構成するデジタルデータのビット数はｎである。

　ステップＳ３１において、検出スイッチ１２１およびＳＨスイッチ１２３がオンになることにより、電源電圧ＶｉｎがＳＨ容量１２４に入力される。その後、ＳＨスイッチ１２３がオフになることにより、電源電圧ＶｉｎがＳＨ容量１２４に保持される。

　ステップＳ３２において、カウンタ１３１が初期化される。これにより、基準電圧Ｖｒｅｆは、Ｖｍｉｎとなる。Ｖｍｉｎは、基準電圧生成回路１２５が出力できる電圧の範囲における最低電圧である。このとき、カウンタ値ｉは０に設定される。

　ステップＳ３３において、比較器１２６は、電源電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較する。電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きい場合、比較器１２６はハイレベルを出力する（ステップＳ３４）。電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも小さい場合、比較器１２６はローレベルを出力する（ステップＳ３５）。

　電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも小さい場合、ステップＳ３７において、カウンタ値ｉが１増加する。基準電圧生成回路１２５は、カウンタ値に基づいて基準電圧Ｖｒｅｆを変更する。変更された基準電圧Ｖｒｅｆ’は式（４）で表される。
　Ｖｒｅｆ’＝Ｖｒｅｆ＋Ｖｍａｘ／（２＾ｎ）　・・・（４）

　ステップＳ３８において、ｉがｎと等しくなければ、ステップＳ３３からの処理が同様に行われる。ステップＳ３８において、ｉがｎと等しければ、電源電圧検出が終了する。

　電源電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大きい場合、ステップＳ３４において、ラッチ回路１２８は、カウンタ１３１からのカウンタ値を保持する。その後、ステップＳ３６において、カウンタ１３１は停止する。

　電源電圧検出が開始された後、検出スイッチ１２１はオンに保たれる。電源電圧検出が終了したとき、検出スイッチ１２１はオフになる。これにより、電源電圧モニタ回路１０７ａへの電源電圧の供給が停止される。

　第１の実施形態の変形例においても、より高精度な電源電圧を固体撮像素子１２に供給し、かつ回路基板１１の実装面積を削減することができる。

　（本発明の第２の実施形態）
　図１１は、本発明の第２の実施形態の電子内視鏡システム１ａの構成を示している。図１１に示す構成について、図１に示す構成と異なる点を説明する。

　電子内視鏡システム１ａにおいて、図１に示すスコープ１０はスコープ１０ａに変更され、かつ図１に示すプロセッサ２０はプロセッサ２０ａに変更される。電子内視鏡システム１ａにおいて、図１に示す画像伝送線５０は光ファイバ６０に変更される。スコープ１０ａにおいて、図１に示す回路基板１１は回路基板１１ａに変更される。回路基板１１ａにおいて、図１に示す信号出力回路１３は光送信回路１３ａに変更される。プロセッサ２０ａにおいて、図１に示す信号入力回路２１は光受信回路２１ａに変更される。

　固体撮像素子１２の信号出力端子１１１から出力された第１および第２のデジタル信号は光送信回路１３ａに入力される。光送信回路１３ａは、第１および第２のデジタル信号を光信号に変換し、かつ光信号をプロセッサ２０ａに送信する。光送信回路１３ａから出力された光信号は、光ファイバ６０に入力され、かつ光ファイバ６０によってプロセッサ２０ａに送信される。

　光送信回路１３ａによって送信された光信号は光受信回路２１ａによって受信される。光受信回路２１ａは、光信号を第１および第２のデジタル信号に変換し、かつ第１および第２のデジタル信号を信号処理回路２２に出力する。

　上記以外の点について、図１１に示す構成は、図１に示す構成と同様である。

　第２の実施形態においても、より高精度な電源電圧を固体撮像素子１２に供給し、かつ回路基板１１ａの実装面積を削減することができる。

　（本発明の第３の実施形態）
　図１２は、本発明の第３の実施形態の電子内視鏡システム１ｂの構成を示している。図１２に示す構成について、図１に示す構成と異なる点を説明する。

　電子内視鏡システム１ｂにおいて、図１に示すスコープ１０はスコープ１０ｂに変更され、かつ図１に示すプロセッサ２０はプロセッサ２０ｂに変更される。電子内視鏡システム１ｂは、図１に示す画像伝送線５０を備えていない。スコープ１０ｂにおいて、図１に示す回路基板１１は回路基板１１ｂに変更される。回路基板１１ｂにおいて、図１に示す信号出力回路１３は無線送信回路１３ｂに変更される。プロセッサ２０ｂにおいて、図１に示す信号入力回路２１は無線受信回路２１ｂに変更される。

　固体撮像素子１２の信号出力端子１１１から出力された第１および第２のデジタル信号は無線送信回路１３ｂに入力される。無線送信回路１３ｂは、第１および第２のデジタル信号を無線でプロセッサ２０ｂに送信する。

　無線送信回路１３ｂによって送信された第１および第２のデジタル信号は無線受信回路２１ｂによって受信される。無線受信回路２１ｂは、無線で受信された第１および第２のデジタル信号を信号処理回路２２に出力する。

　上記以外の点について、図１２に示す構成は、図１に示す構成と同様である。

　第３の実施形態においても、より高精度な電源電圧を固体撮像素子１２に供給し、かつ回路基板１１ｂの実装面積を削減することができる。

　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。

　本発明の各実施形態によれば、より高精度な電源電圧を固体撮像素子に供給し、かつ固体撮像素子が配置される回路基板の実装面積を削減することができる。

　１，１ａ，１ｂ　電子内視鏡システム
　１０，１０ａ，１０ｂ　スコープ
　１１，１１ａ，１１ｂ　回路基板
　１２　固体撮像素子
　１３　信号出力回路
　１３ａ　光送信回路
　１３ｂ　無線送信回路
　１４　電源電圧入力回路
　２０，２０ａ，２０ｂ　プロセッサ
　２１　信号入力回路
　２１ａ　光受信回路
　２１ｂ　無線受信回路
　２２　信号処理回路
　２３　メイン制御部
　２４　電源電圧生成回路
　２５　電源電圧出力回路
　２６　信号出力バッファ
　２７　操作パネル
　３０　ディスプレイ
　４０　電源伝送線
　５０　画像伝送線
　６０　光ファイバ
　１０１　画素アレイ
　１０３　垂直走査回路
　１０４　水平走査回路
　１０５　タイミング生成回路
　１０６　列回路
　１０７，１０７ａ　電源電圧モニタ回路
　１０８　出力選択回路
　１０９　信号出力回路
　１１０　電源端子
　１１１　信号出力端子
　１２１　検出スイッチ
　１２２　アッテネータ
　１２３　ＳＨスイッチ
　１２４　ＳＨ容量
　１２５　基準電圧生成回路
　１２６　比較器
　１２７　逐次比較ロジック
　１２８　ラッチ回路
　１２９　第１の抵抗
　１３０　第２の抵抗
　１３１　カウンタ

Claims

　画素信号を生成する複数の画素と、
　前記複数の前記画素から前記画素信号が読み出されるタイミングを制御する第１の制御回路と、
　電源電圧が入力される電源端子と、
　前記電源端子と前記第１の制御回路とを接続する電源線と、
　前記電源端子に入力された前記電源電圧を検出し、かつ検出された前記電源電圧に対応する第１のデジタル信号を出力する検出回路と、
　前記検出回路から出力された前記第１のデジタル信号を出力する第１の出力端子と、
　前記複数の前記画素から読み出された前記画素信号を出力する第２の出力端子と、
　を備える固体撮像素子。
　前記第１の出力端子から出力された前記第１のデジタル信号に基づいて生成された前記電源電圧が前記電源端子に入力される
　請求項１に記載の固体撮像素子。
　前記検出回路は、ＳＡＲ－ＡＤＣ（Ｓｕｃｃｅｓｓｉｖｅ　Ａｐｐｒｏｘｉｍａｔｉｏｎ　Ｒｅｇｉｓｔｅｒ－Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）で構成されている
　請求項１に記載の固体撮像素子。
　前記検出回路は、１フレームの撮像が行われる毎に少なくとも１回、前記電源電圧を検出し、かつ前記第１のデジタル信号を出力する
　請求項１に記載の固体撮像素子。
　前記複数の前記画素から読み出された前記画素信号に対応する第２のデジタル信号を生成するＡＤ変換回路をさらに備え、
　前記第２の出力端子は、前記第２のデジタル信号を出力し、
　前記第１の出力端子および前記第２の出力端子は同一である
　請求項１に記載の固体撮像素子。
　第１の出力期間において前記第１のデジタル信号を前記第１の出力端子に出力し、かつ前記第１の出力期間と異なる第２の出力期間において前記第２のデジタル信号を前記第２の出力端子に出力する出力回路をさらに備える
　請求項５に記載の固体撮像素子。
　前記複数の前記画素から読み出された前記画素信号に対応する第２のデジタル信号を生成するＡＤ変換回路と、
　前記第２のデジタル信号を前記第２の出力端子に出力する出力回路と、
　前記出力回路が前記第２のデジタル信号の出力を停止する期間に前記検出回路が前記第１のデジタル信号を出力するように前記検出回路を制御する第２の制御回路と、
　をさらに備える
　請求項１に記載の固体撮像素子。
　前記第１の制御回路は、前記複数の前記画素が前記画素信号を生成するタイミングを制御し、
　前記第１の制御回路は、第１の生成期間に前記画素信号を前記複数の前記画素に生成させた後、第２の生成期間に前記画素信号を前記複数の前記画素に生成させ、
　前記第１の制御回路は、前記第１の生成期間に生成された前記画素信号を前記複数の画素から読み出した後、前記第２の生成期間に生成された前記画素信号を前記複数の画素から読み出し、
　前記第２の制御回路は、前記検出回路が電源信号出力期間に前記第１のデジタル信号を出力するように前記検出回路を制御し、
　前記電源信号出力期間は、前記第１の生成期間に生成された前記画素信号に対応する前記第２のデジタル信号の出力を前記出力回路が終了した後の期間に含まれ、
　前記電源信号出力期間は、前記第２の生成期間に生成された前記画素信号に対応する前記第２のデジタル信号の出力を前記出力回路が開始する前の期間に含まれる
　請求項７に記載の固体撮像素子。
　前記第１の制御回路は、前記複数の前記画素から前記画素信号が読み出されるタイミングを、前記複数の前記画素の配列における行毎に制御し、
　前記第２の制御回路は、前記画素信号が前記複数の画素から読み出される読み出し期間にのみ前記検出回路が前記電源電圧を検出するように前記検出回路を制御し、
　前記読み出し期間は、水平ブランキング期間を含まず、
　前記水平ブランキング期間は、第１の行の前記画素からの前記画素信号の読み出しが終了した後の期間に含まれ、
　前記水平ブランキング期間は、前記第１の行と異なる第２の行の前記画素からの前記画素信号の読み出しが開始される前の期間に含まれる
　請求項７に記載の固体撮像素子。
　前記複数の前記画素は、複数のオプティカルブラック画素を含み、
　前記第２の制御回路は、前記複数の前記オプティカルブラック画素で生成された前記画素信号の読み出し期間にのみ前記検出回路が前記電源電圧を検出するように前記検出回路を制御する
　請求項９に記載の固体撮像素子。
　前記複数の前記オプティカルブラック画素は、第１のオプティカルブラック画素および第２のオプティカルブラック画素を含み、
　前記第２の制御回路は、第１のタイミングにおいて前記電源電圧が前記検出回路に供給されるように前記電源電圧の供給を制御し、
　前記第１のタイミングは、第１のオプティカルブラック画素の前記画素信号の読み出し期間と、前記複数の前記画素の全ての前記画素信号の読み出しが停止される期間とのいずれか１つに含まれ、
　前記第１のタイミングが前記第１のオプティカルブラック画素の前記画素信号の読み出し期間に含まれる場合、前記第２の制御回路は、前記検出回路が前記電源電圧の検出を停止するように前記検出回路を制御し、
　前記第２の制御回路は、第２のタイミングにおいて開始された前記第２のオプティカルブラック画素の前記画素信号の読み出し期間に前記検出回路が前記電源電圧の検出を開始するように前記検出回路を制御し、
　前記第２のタイミングは、前記第１のタイミングよりも後であり、
　前記第２の制御回路は、第３のタイミングにおいて前記検出回路に対する前記電源電圧の供給が停止されるように前記電源電圧の供給を制御し、
　前記第３のタイミングは、前記第２のタイミングよりも後である
　請求項１０に記載の固体撮像素子。
　回路基板および制御システムを備える内視鏡システムであって、
　前記回路基板は、請求項１に記載の固体撮像素子、第１の信号出力回路、第２の信号出力回路、および電源電圧入力回路を備え、
　前記制御システムは、第１の信号入力回路、第２の信号入力回路、電源制御回路、電源電圧生成回路、および電源電圧出力回路を備え、
　前記第１の信号出力回路は、前記第１の出力端子に接続され、かつ前記第１の出力端子から出力された前記第１のデジタル信号を前記制御システムに出力し、
　前記第２の信号出力回路は、前記第２の出力端子に接続され、かつ前記第２の出力端子から出力された前記画素信号を前記制御システムに出力し、
　前記第１の信号出力回路から出力された前記第１のデジタル信号が前記第１の信号入力回路に入力され、
　前記第２の信号出力回路から出力された前記画素信号が前記第２の信号入力回路に入力され、
　前記電源制御回路は、前記第１の信号入力回路に入力された前記第１のデジタル信号に基づいて前記電源電圧を決定し、
　前記電源電圧生成回路は、前記電源制御回路によって決定された前記電源電圧を生成し、
　前記電源電圧出力回路は、前記電源電圧生成回路によって生成された前記電源電圧を電源伝送線に出力し、
　前記電源伝送線に出力された前記電源電圧は、前記電源電圧入力回路に入力され、
　前記電源電圧入力回路に入力された前記電源電圧は、前記電源端子に入力される
　内視鏡システム。