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WO2018163236A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2018163236A1
WO2018163236A1 PCT/JP2017/008733 JP2017008733W WO2018163236A1 WO 2018163236 A1 WO2018163236 A1 WO 2018163236A1 JP 2017008733 W JP2017008733 W JP 2017008733W WO 2018163236 A1 WO2018163236 A1 WO 2018163236A1
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WO
WIPO (PCT)
Prior art keywords
main surface
base electrode
region
semiconductor substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/008733
Other languages
English (en)
French (fr)
Inventor
晴久 齊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Olympus Corp
Original Assignee
Olympus Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Olympus Corp filed Critical Olympus Corp
Priority to PCT/JP2017/008733 priority Critical patent/WO2018163236A1/ja
Publication of WO2018163236A1 publication Critical patent/WO2018163236A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • imaging devices such as a CCD (Charge Coupled Devices) image sensor and a CMOS (Complementary Metal Oxide Semiconductor) image sensor
  • a front side illumination (FSI) type image sensor in which light is incident from the substrate surface side.
  • the image sensor includes a pixel circuit region including a pixel in which an element such as a photodiode is disposed and a peripheral circuit region in which a peripheral circuit is disposed.
  • circuits such as a vertical drive circuit, a horizontal drive circuit, a signal processing circuit, and an output circuit are arranged.
  • the signal processing circuit includes circuits such as a CDS (Correlated Double Sampling) circuit, an A / D conversion circuit, and an amplification circuit.
  • CDS Correlated Double Sampling
  • the signal processing circuit also includes a digital signal processing circuit. Further, in the peripheral circuit region, a light shielding film is formed so as to surround the pixel circuit region. The light shielding film in the peripheral circuit region serves to shield unnecessary light from being irradiated to the peripheral circuit region. As a result, the light shielding film in the peripheral circuit region prevents the electrical characteristics of the device such as a transistor in the peripheral circuit region from changing due to receiving unnecessary light. In the pixel circuit area, a light-shielding film having a lattice pattern for shielding light between the pixels is formed. The light shielding film in the pixel circuit area prevents crosstalk between the pixels. Further, color filters (R, G, B, etc.) and microlenses are two-dimensionally arranged in an array on the surface of the substrate. The color filter transmits light for each color, and the microlens efficiently collects light on the pixels.
  • BSI back side illumination
  • the light shielding film, the color filter, and the microlens are formed on the back side.
  • the stacked imager has a structure in which a photodiode substrate (PD substrate) and a readout substrate (RO substrate) are stacked in the vertical direction of each substrate with FtoF (Face to Face), and each substrate is electrically connected with a connection electrode.
  • PD substrate photodiode substrate
  • RO substrate readout substrate
  • a pixel region is disposed on the PD substrate.
  • a photodiode (PD) and a circuit for reading signal charges generated by photoelectric conversion by the PD are arranged.
  • a BSI image sensor is used for the PD substrate.
  • Circuits such as a vertical drive circuit, a horizontal drive circuit, a signal processing circuit, and an output circuit are arranged on the RO substrate.
  • FIG. 31 is an enlarged view of a part of the semiconductor device 1010.
  • the semiconductor device 1010 includes a first semiconductor substrate 1100, a second semiconductor substrate 1200, a connection layer 1300, a plurality of microlenses ML, and a plurality of color filters CF.
  • FIGS. 30 and 31 reference numerals of one microlens ML and one color filter CF are shown as representatives.
  • the first semiconductor substrate 1100 includes a first semiconductor layer 1110, a first wiring layer 1120, and a light shielding film 1130.
  • the first semiconductor layer 1110 and the first wiring layer 1120 are stacked in the direction Dr10.
  • the direction Dr10 is the thickness direction of the first semiconductor substrate 1100 and the second semiconductor substrate 1200.
  • the first semiconductor layer 1110 includes a plurality of photoelectric conversion elements 1111 and a plurality of first peripheral circuits 1112. In FIGS. 30 and 31, a symbol of one photoelectric conversion element 1111 is shown as a representative.
  • the photoelectric conversion element 1111 is disposed at the center of the first semiconductor layer 1110.
  • the photoelectric conversion element 1111 converts light incident on the photoelectric conversion element 1111 into a signal.
  • the first peripheral circuit 1112 is disposed in the peripheral portion of the first semiconductor layer 1110.
  • the light shielding film 1130 shields the first peripheral circuit 1112 from being irradiated with light.
  • the first wiring layer 1120 includes a plurality of first wirings 1121, a plurality of first vias 1122, and a first interlayer insulating film 1123.
  • FIG. 31 reference numerals of one first wiring 1121 and one first via 1122 are shown as representatives.
  • the first wiring 1121 transmits a signal generated by the photoelectric conversion element 1111.
  • the first via 1122 connects the first wirings 1121 of different layers.
  • portions other than the first wiring 1121 and the first via 1122 are configured by a first interlayer insulating film 1123.
  • the second semiconductor substrate 1200 includes a second wiring layer 1210 and a second semiconductor layer 1220.
  • the second wiring layer 1210 and the second semiconductor layer 1220 are stacked in the direction Dr10.
  • the second wiring layer 1210 has a plurality of second wirings 1211, a plurality of second vias 1212, and a second interlayer insulating film 1213.
  • FIG. 31 reference numerals of one second wiring 1211 and one second via 1212 are shown as representatives.
  • the second wiring 1211 transmits a signal output from the first semiconductor substrate 1100.
  • the second via 1212 connects the second wirings 1211 of different layers.
  • portions other than the second wiring 1211 and the second via 1212 are configured by the second interlayer insulating film 1213.
  • the second semiconductor layer 1220 includes a plurality of second peripheral circuits 1221.
  • the second peripheral circuit 1221 is disposed in the peripheral portion of the second semiconductor layer 1220.
  • connection layer 1300 is disposed between the first semiconductor substrate 1100 and the second semiconductor substrate 1200.
  • the connection layer 1300 includes a connection electrode 1310 and a resin layer 1330. In FIG. 31, a symbol of one connection electrode 1310 is shown as a representative.
  • the connection electrode 1310 includes a first base electrode 1311, a second base electrode 1312, and a bump electrode 1313.
  • the first base electrode 1311, the second base electrode 1312, and the bump electrode 1313 transfer a signal output from the first semiconductor substrate 1100 to the second semiconductor substrate 1200.
  • a portion other than the connection electrode 1310 is configured with a resin layer 1330.
  • the resin layer 1330 bonds the first semiconductor substrate 1100 and the second semiconductor substrate 1200.
  • the color filter CF is disposed so as to overlap a through hole provided in the light shielding film 1130.
  • the microlens ML is stacked on the color filter CF.
  • the structure of the second wiring 1211 having a plurality of layers is devised.
  • the second wiring 1211 of each layer is arranged so that the second wiring 1211 of one layer overlaps a portion where there is no pattern in the second wiring 1211 of the other layer.
  • the second wiring 1211 of one layer for light shielding is electrically insulated from the second wiring 1211 of other layers.
  • the second wiring 1211 for light shielding is electrically insulated from the second wiring 1211 for light shielding, and the other two It is difficult to form the second via 1212 that electrically connects the second wirings 1211 of the layers.
  • the semiconductor device 1010 is formed to have the structure shown in FIG.
  • FIG. 32 shows a cross section of the semiconductor device 1010 at the position indicated by line B10 in FIG.
  • the arrangement of each element when the second semiconductor substrate 1200 is viewed in the direction Dr10 perpendicular to the surface of the second semiconductor substrate 1200 is shown. That is, FIG. 32 shows an arrangement of elements when the second semiconductor substrate 1200 is viewed from the front of the second semiconductor substrate 1200. As shown in FIG. 32, the arrangement of elements in a cross section passing through the second wiring 1211 is shown.
  • the positions of the microlens ML and the photoelectric conversion element 1111 are indicated by broken lines.
  • reference numerals of one microlens ML and one photoelectric conversion element 1111 are shown.
  • FIG. 32 as a representative, reference numerals of one microlens ML and one photoelectric conversion element 1111 are shown. In FIG.
  • FIG. 32 a part of the photoelectric conversion element 1111 and a part of the microlens ML are omitted.
  • the position of the second peripheral circuit 1221 is indicated by a broken line.
  • Four second peripheral circuits 1221 are arranged.
  • the second wiring 1211 is arranged so as to surround the pixel circuit region. The second wiring 1211 overlaps the entire four second peripheral circuits 1221.
  • the second wiring 1211 except for the second wiring 1211 for light shielding needs to be electrically connected to the connection electrode 1310 in the pixel circuit region.
  • the second wiring 1211 for light shielding is electrically insulated from the second wiring 1211 and the connection electrode 1310 in other layers. It is difficult to form the second via 1212 that electrically connects the two. For this reason, the second wiring 1211 is not arranged in the pixel circuit region.
  • a manufacturing process of a wiring layer of a general semiconductor device includes a process of flattening each layer by using a chemical mechanical polishing, that is, a CMP (Chemical Mechanical Polishing) process.
  • a chemical mechanical polishing that is, a CMP (Chemical Mechanical Polishing) process.
  • the insulating layer is deposited after the second wiring 1211 is formed.
  • the surface of the insulating layer is planarized by CMP.
  • dishing or erosion occurs due to planarization. Dishing is a pattern dent that occurs after CMP. In this case, dishing occurs in the chip.
  • the thickness of the interlayer insulating film differs between the pixel circuit region and the peripheral circuit region. Alternatively, the thickness of the interlayer insulating film differs between chips.
  • FIG. 33 shows a cross section of the structure in the manufacturing process of the semiconductor device 1010.
  • FIG. 33 shows the structure after the second base electrode 1312 and the bump electrode 1313 are formed on the second wiring layer 1210.
  • the second wiring 1211 other than the second wiring 1211 for shielding light is not shown. Due to the influence of planarization by CMP, the thickness T10 of the second interlayer insulating film 1213 in the pixel circuit region is smaller than the thickness T11 of the second interlayer insulating film 1213 in the peripheral circuit region. As a result, a height difference H10 between the bump electrode 1313 in the pixel circuit region and the bump electrode 1313 in the peripheral circuit region occurs.
  • Patent Document 1 discloses a technique for ensuring flatness of an interlayer insulating film that has been flattened by CMP. Specifically, a technique is disclosed in which a dummy pattern is arranged in a region where there is no wiring pattern, thereby uniformizing the ratio of the area occupied by the pattern in each region.
  • the yield of electrical connection between the first semiconductor substrate 1100 and the second semiconductor substrate 1200 by the connection electrode 1310 in the pixel circuit region decreases.
  • the bump electrode 1313 is crushed by increasing the bonding load
  • distortion or cracks may occur in the bonded substrates.
  • it is difficult to arrange the second wiring 1211 in the pixel circuit region it is difficult to apply the technique disclosed in Patent Document 1 to the semiconductor device 1010. For the above reason, it is difficult to form a light-shielding film with the second wiring 1211.
  • Patent Document 2 discloses a technique for making the bump electrode height uniform by bite grinding in order to equalize the height difference H10 between the bump electrode 1313 in the pixel circuit region and the bump electrode 1313 in the peripheral circuit region. .
  • Patent Document 2 describes that the height position can be made uniform by cutting the tips of bumps with non-uniform heights with a cutting tool.
  • the bite cutting has a problem that a cutting residue called a burr is generated after the cutting or a bump is removed. This is not a problem for bumps having a size larger than 10 ⁇ m as mounted on a package.
  • a bump of 10 ⁇ m or less causes the above-described problem, and it is difficult to make the bump height position uniform.
  • a semiconductor device includes a first semiconductor substrate, a second semiconductor substrate, a first base electrode, a second base electrode, a first bump electrode, and a third base electrode. , A fourth base electrode, and a second bump electrode.
  • the first semiconductor substrate has a first main surface, a second main surface, a first region, and a second region. The first main surface and the second main surface face in opposite directions.
  • the first region includes a plurality of photoelectric conversion elements. When the first semiconductor substrate is viewed in a direction perpendicular to the first main surface, the second region surrounds the first region.
  • the second semiconductor substrate has a third main surface, a fourth main surface, a third region, and a fourth region.
  • the third main surface and the fourth main surface face in opposite directions.
  • the third main surface faces the second main surface.
  • the third region is opposite to the first region.
  • the fourth region includes a peripheral circuit.
  • the fourth region is opposite to the second region.
  • the fourth region surrounds the third region when the second semiconductor substrate is viewed in a direction perpendicular to the third main surface.
  • the first base electrode is disposed in the first region on the second main surface.
  • the second base electrode is disposed in the third region on the third main surface.
  • the first bump electrode is disposed between the first base electrode and the second base electrode.
  • the third base electrode is disposed in the second region on the second main surface.
  • the fourth base electrode is disposed in the fourth region on the third main surface, and the peripheral circuit when the second semiconductor substrate is viewed in a direction perpendicular to the third main surface. Overlapping with everything.
  • the second bump electrode is disposed between the third base electrode and the fourth base electrode.
  • the first semiconductor substrate has a first side surface connected to the first main surface and the second main surface. Also good.
  • the second semiconductor substrate may have a second side surface connected to the third main surface and the fourth main surface. The position of the end portion of the fourth base electrode may coincide with the second side surface.
  • only a part of the end portion of the fourth base electrode may coincide with the second side surface.
  • the position of only a part of the end portion of the third base electrode may coincide with the first side surface.
  • the position of the end of the third base electrode may coincide with the first side surface.
  • the first semiconductor substrate has a first side surface connected to the first main surface and the second main surface. Also good.
  • the second semiconductor substrate may have a second side surface connected to the third main surface and the fourth main surface. All of the end portions of the fourth base electrode may be separated from the second side surface.
  • all of the end portions of the third base electrode may be separated from the first side surface.
  • a method of manufacturing a semiconductor device having a first semiconductor substrate and a second semiconductor substrate includes a first step, a second step, a third step, and a fourth step. , 5th process, and 6th process.
  • the first semiconductor substrate has a first main surface, a second main surface, a first region, and a second region.
  • the first main surface and the second main surface face in opposite directions.
  • the first region includes a plurality of photoelectric conversion elements.
  • the second region surrounds the first region.
  • the second semiconductor substrate has a third main surface, a fourth main surface, a third region, and a fourth region.
  • the third main surface and the fourth main surface face in opposite directions.
  • the third main surface faces the second main surface.
  • the third region is opposite to the first region.
  • the fourth region includes a peripheral circuit.
  • the fourth region is opposite to the second region.
  • the fourth region surrounds the third region when the second semiconductor substrate is viewed in a direction perpendicular to the third main surface.
  • a first base electrode is formed in the first region on the second main surface, and a third base electrode is formed in the second region on the second main surface. Is done.
  • a second base electrode is formed in the third region on the third main surface, and a fourth base electrode is formed in the fourth region on the third main surface. Is done.
  • the fourth base electrode overlaps the entire peripheral circuit.
  • a first bump electrode is formed on one of the first base electrode and the second base electrode.
  • a second bump electrode is formed on any one of the third base electrode and the fourth base electrode.
  • the first bump electrode may be either the first base electrode or the second base electrode in a state where the third main surface is opposed to the second main surface.
  • the second bump electrode is connected to any one of the third base electrode and the fourth base electrode.
  • the first semiconductor substrate is thinned by cutting the first main surface.
  • the semiconductor device and the method for manufacturing the semiconductor device can reduce a decrease in the yield of electrical connection between the plurality of semiconductor substrates and can shield the peripheral circuits.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. It is sectional drawing for demonstrating the manufacturing method of the semiconductor device of the 1st Embodiment of this invention. It is sectional drawing for demonstrating the manufacturing method of the semiconductor device of the 1st Embodiment of this invention.
  • FIG. 1 and 2 show a configuration of the semiconductor device 10 according to the first embodiment of the present invention. 1 and 2, a cross section of the semiconductor device 10 is shown. FIG. 2 is an enlarged view of a part of the semiconductor device 10.
  • the dimensions of the parts constituting the semiconductor device 10 do not always follow the dimensions shown in FIGS.
  • the dimensions of the parts constituting the semiconductor device 10 may be arbitrary. The same applies to dimensions in other sectional views.
  • the semiconductor device 10 includes a first semiconductor substrate 100 and a second semiconductor substrate 200.
  • the first semiconductor substrate 100 has a first main surface 110a, a second main surface 120a, a first region A1, and a second region A2.
  • the first main surface 110a and the second main surface 120a face in opposite directions.
  • the first region A1 includes a plurality of photoelectric conversion elements 111.
  • the second region A2 surrounds the first region A1.
  • the second semiconductor substrate 200 has a third main surface 210a, a fourth main surface 220a, a third region A3, and a fourth region A4.
  • the third main surface 210a and the fourth main surface 220a face in opposite directions.
  • Third main surface 210a faces second main surface 120a.
  • the third area A3 faces the first area A1.
  • the fourth area A4 includes a second peripheral circuit 221.
  • the fourth area A4 is opposed to the second area A2.
  • the fourth region A4 surrounds the third region A3.
  • the semiconductor device 10 includes the first base electrode 311, the second base electrode 312, the first bump electrode 313, the third base electrode 321, the fourth base electrode 322, and the second bump electrode 323.
  • the first base electrode 311 is disposed in the first region A1 on the second main surface 120a.
  • the second base electrode 312 is disposed in the third region A3 on the third main surface 210a.
  • the first bump electrode 313 is disposed between the first base electrode 311 and the second base electrode 312.
  • the third base electrode 321 is disposed in the second region A2 on the second main surface 120a.
  • the fourth base electrode 322 is disposed in the fourth region A4 on the third main surface 210a.
  • the fourth base electrode 322 overlaps with all of the second peripheral circuits 221.
  • the second bump electrode 323 is disposed between the third base electrode 321 and the fourth base electrode 322.
  • the semiconductor device 10 includes a first semiconductor substrate 100, a second semiconductor substrate 200, a connection layer 300, a plurality of color filters CF, and a plurality of microlenses ML.
  • FIG. 1 and FIG. 2 reference numerals of one microlens ML and one color filter CF are shown as representatives.
  • the first semiconductor substrate 100 constitutes a BSI type image sensor.
  • the first semiconductor substrate 100 includes a first semiconductor layer 110, a first wiring layer 120, and a light shielding film 130.
  • the first semiconductor layer 110 and the first wiring layer 120 are stacked in the direction Dr1.
  • the direction Dr1 is the thickness direction of the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the direction Dr1 is a direction perpendicular to the first main surface 110a, the second main surface 120a, the third main surface 210a, and the fourth main surface 220a.
  • the first semiconductor layer 110 and the first wiring layer 120 are in contact with each other.
  • the first main surface 110 a and the second main surface 120 a are relatively wide surfaces among a plurality of surfaces constituting the surface of the first semiconductor substrate 100.
  • the first region A1 includes the center of the first semiconductor substrate 100.
  • the first area A1 constitutes a pixel circuit area including pixels.
  • the second area A2 is arranged around the first area A1.
  • the second area A2 constitutes a peripheral circuit area.
  • region A2 contain a part of 1st main surface 110a and 2nd main surface 120a.
  • the first semiconductor layer 110 is made of a semiconductor material.
  • the semiconductor material is at least one of silicon (Si) and germanium (Ge).
  • the first semiconductor layer 110 has a first main surface 110a.
  • the first semiconductor layer 110 includes a plurality of photoelectric conversion elements 111 (photodiodes) and a plurality of first peripheral circuits 112.
  • symbol of one photoelectric conversion element 111 is shown as a representative.
  • the photoelectric conversion element 111 constitutes a pixel.
  • the photoelectric conversion element 111 is disposed in the first region A1.
  • the photoelectric conversion element 111 is formed using a semiconductor material having an impurity concentration different from that of the semiconductor material forming the first semiconductor layer 110.
  • the photoelectric conversion element 111 converts light incident on the photoelectric conversion element 111 into a signal.
  • the first peripheral circuit 112 is a circuit such as a vertical drive circuit, a horizontal drive circuit, a signal processing circuit, and an output circuit.
  • the signal processing circuit may include circuits such as a CDS circuit, an A / D conversion circuit, and an amplifier circuit.
  • the signal processing circuit may also include a digital signal processing circuit.
  • the first peripheral circuit 112 is disposed in the second region A2.
  • the first wiring layer 120 is laminated with respect to the first semiconductor layer 110 in the direction Dr1.
  • the first wiring layer 120 has a second main surface 120a.
  • the second main surface 120a is in contact with the connection layer 300.
  • the first main surface 110a and the second main surface 120a face in opposite directions.
  • the first wiring layer 120 includes a plurality of first wirings 121, a plurality of first vias 122, and a first interlayer insulating film 123.
  • first wiring 121 and first via 122 are shown as representatives.
  • the first wiring 121 and the first via 122 are made of a first conductive material.
  • the first conductive material is a metal such as aluminum (Al) and copper (Cu).
  • the first wiring 121 and the first via 122 may be made of different conductive materials.
  • the first wiring 121 is a thin film on which a wiring pattern is formed.
  • the first wiring 121 transmits a signal generated by the photoelectric conversion element 111. Only one layer of the first wiring 121 may be disposed, or a plurality of layers of the first wiring 121 may be disposed. In the example shown in FIGS. 1 and 2, three layers of first wirings 121 are arranged.
  • the first via 122 connects the first wirings 121 of different layers.
  • portions other than the first wiring 121 and the first via 122 are constituted by the first interlayer insulating film 123.
  • the first interlayer insulating film 123 is made of an insulating material.
  • the insulating material is silicon dioxide (SiO2).
  • the light shielding film 130 is disposed on the first main surface 110a.
  • the light shielding film 130 is disposed at least in the second region A2. 1 and 2, the light shielding film 130 is also disposed in the first region A1.
  • the light shielding film 130 is a thin film.
  • the portion of the light shielding film 130 disposed in the first region A1 has a through hole.
  • the light shielding film 130 is made of a light shielding material.
  • the light shielding film 130 is made of metal such as copper (Cu), aluminum (Al), and tungsten (W).
  • the first semiconductor substrate 100 is viewed in the direction Dr1 perpendicular to the first major surface 110a, the light shielding film 130 overlaps all of the first peripheral circuits 112.
  • the light shielding film 130 shields the first peripheral circuit 112 from being irradiated with light.
  • the first semiconductor substrate 100 has two layers.
  • the first semiconductor substrate 100 may have only one layer.
  • the first semiconductor substrate 100 may have three or more layers.
  • the second semiconductor substrate 200 has a second wiring layer 210 and a second semiconductor layer 220.
  • the second wiring layer 210 and the second semiconductor layer 220 are stacked in the direction Dr1.
  • the second wiring layer 210 and the second semiconductor layer 220 are in contact with each other.
  • the third main surface 210 a and the fourth main surface 220 a are relatively wide surfaces among a plurality of surfaces constituting the surface of the second semiconductor substrate 200.
  • the third region A3 includes the center of the second semiconductor substrate 200.
  • the third area A3 constitutes a pixel circuit area.
  • the fourth area A4 is arranged around the third area A3.
  • the fourth area A4 constitutes a peripheral circuit area.
  • Third region A3 and fourth region A4 include a part of first main surface 110a and second main surface 120a.
  • the second wiring layer 210 has a third main surface 210a.
  • the third major surface 210 a is in contact with the connection layer 300.
  • the second wiring layer 210 includes a plurality of second wirings 211, a plurality of second vias 212, and a second interlayer insulating film 213.
  • reference numerals of one second wiring 211 and one second via 212 are shown as representatives.
  • the second wiring 211 and the second via 212 are made of a first conductive material.
  • the second wiring 211 and the second via 212 may be made of different conductive materials.
  • the second wiring 211 is a thin film on which a wiring pattern is formed.
  • the second wiring 211 transmits a signal output from the first semiconductor substrate 100. Only one layer of the second wiring 211 may be arranged, or a plurality of layers of the second wiring 211 may be arranged. In the example shown in FIGS. 1 and 2, three layers of second wirings 211 are arranged.
  • the second via 212 connects the second wiring 211 of a different layer.
  • portions other than the second wiring 211 and the second via 212 are configured by the second interlayer insulating film 213.
  • the second interlayer insulating film 213 is made of an insulating material.
  • the second semiconductor layer 220 is stacked in the direction Dr1 with respect to the second wiring layer 210.
  • the second semiconductor layer 220 is made of a semiconductor material.
  • the second semiconductor layer 220 has a fourth major surface 220a.
  • the third main surface 210a and the fourth main surface 220a face in opposite directions.
  • the second semiconductor layer 220 includes a plurality of second peripheral circuits 221.
  • the second peripheral circuit 221 is a circuit such as a vertical drive circuit, a horizontal drive circuit, a signal processing circuit, and an output circuit.
  • the second peripheral circuit 221 is disposed in the fourth area A4.
  • the second semiconductor substrate 200 has two layers.
  • the second semiconductor substrate 200 may have only one layer.
  • the second semiconductor substrate 200 may have three or more layers.
  • connection layer 300 is disposed between the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the connection layer 300 includes a first connection electrode 310, a second connection electrode 320, and a resin layer 330.
  • reference numerals of one first connection electrode 310 and one second connection electrode 320 are shown as representatives.
  • the first connection electrode 310 is disposed between the first region A1 and the third region A3.
  • the first connection electrode 310 includes a first base electrode 311, a second base electrode 312, and a first bump electrode 313.
  • the first base electrode 311, the second base electrode 312, and the first bump electrode 313 are made of a second conductive material.
  • the second conductive material is a metal such as gold (Au), aluminum (Al), and copper (Cu).
  • the first base electrode 311 and the second base electrode 312 are thin films.
  • the first base electrode 311 is in contact with the first via 122 on the second main surface 120a. For this reason, the first base electrode 311 is electrically connected to the first semiconductor substrate 100.
  • the second base electrode 312 is in contact with the second via 212 on the third main surface 210a. For this reason, the second base electrode 312 is electrically connected to the second semiconductor substrate 200.
  • the first bump electrode 313 is columnar or spherical.
  • the first bump electrode 313 is disposed between the first base electrode 311 and the second base electrode 312.
  • the first bump electrode 313 is in contact with the first base electrode 311 and the second base electrode 312.
  • the first base electrode 311, the second base electrode 312, and the first bump electrode 313 electrically connect the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the first base electrode 311, the second base electrode 312, and the first bump electrode 313 transfer a signal output from the first semiconductor substrate 100 to the second semiconductor substrate 200.
  • the second connection electrode 320 is disposed between the second region A2 and the fourth region A4.
  • the second connection electrode 320 includes a third base electrode 321, a fourth base electrode 322, and a second bump electrode 323.
  • the third base electrode 321, the fourth base electrode 322, and the second bump electrode 323 are made of a second conductive material.
  • the third base electrode 321 and the fourth base electrode 322 are thin films.
  • the third base electrode 321 does not contact the first via 122 on the second main surface 120a. For this reason, the third base electrode 321 is electrically insulated from the first semiconductor substrate 100.
  • the fourth base electrode 322 does not contact the second via 212 on the third main surface 210a. For this reason, the fourth base electrode 322 is electrically insulated from the second semiconductor substrate 200.
  • the area of the fourth base electrode 322 is larger than the sum of the areas of the plurality of third base electrodes 321. .
  • the second bump electrode 323 is columnar or spherical.
  • the second bump electrode 323 is disposed between the third base electrode 321 and the fourth base electrode 322.
  • the second bump electrode 323 is in contact with the third base electrode 321 and the fourth base electrode 322.
  • the fourth base electrode 322 shields the second peripheral circuit 221 from being irradiated with light.
  • the third base electrode 321, the fourth base electrode 322, and the second bump electrode 323 are set to be electrically floating. At least one of the third base electrode 321 and the fourth base electrode 322 may be connected to the ground. For example, at least one of the third base electrode 321 and the fourth base electrode 322 may be connected to a ground pad electrode.
  • the pad electrode is an electrode for connecting the semiconductor device 10 and an external package. When at least one of the first wiring 121 and the second wiring 211 includes a ground wiring, at least one of the third base electrode 321 and the fourth base electrode 322 may be connected to the ground wiring.
  • connection layer 300 a portion other than the first connection electrode 310 and the second connection electrode 320 is constituted by a resin layer 330.
  • the resin layer 330 is made of a resin material.
  • the resin layer 330 bonds the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the gap between the first connection electrode 310 and the second connection electrode 320 is filled with the resin layer 330.
  • the color filter CF is arranged on the first main surface 110a so as to overlap with the through hole provided in the light shielding film 130.
  • the microlens ML is stacked on the color filter CF.
  • the light from the subject that has passed through the imaging lens disposed optically in front of the semiconductor device 10 enters the microlens ML.
  • the micro lens ML forms an image of light that has passed through the imaging lens.
  • the color filter CF is disposed in a region corresponding to the microlens ML. That is, the color filter CF is disposed in a region through which light that has passed through the microlens ML passes.
  • the light that has passed through the microlens ML enters the color filter CF.
  • the color filter CF transmits light in a specific wavelength range.
  • the light transmitted through the color filter CF is incident on the first semiconductor layer 110.
  • the photoelectric conversion element 111 is disposed in a region corresponding to the microlens ML. That is, the photoelectric conversion element 111 is disposed in a region through which light that has passed through the microlens ML passes.
  • the light incident on the first semiconductor layer 110 is incident on the photoelectric conversion element 111.
  • the photoelectric conversion element 111 converts light incident on the photoelectric conversion element 111 into a signal.
  • the signal output from the photoelectric conversion element 111 is transferred to the connection layer 300 by the first wiring 121 and the first via 122.
  • the signal transferred to the connection layer 300 is transferred to the second semiconductor substrate 200 by the first connection electrode 310.
  • the first semiconductor substrate 100 has a first side surface 140 connected to the first main surface 110a and the second main surface 120a.
  • Second semiconductor substrate 200 has second main surface 210a and second side surface 230 connected to fourth main surface 220a. The position of the end portion of the fourth base electrode 322 matches the second side surface 230.
  • the first side surface 140 is an end surface of the first semiconductor substrate 100
  • the second side surface 230 is an end surface of the second semiconductor substrate 200.
  • the first side surface 140 and the second side surface 230 constitute a side surface of the semiconductor device 10.
  • the area of each of first side surface 140 and second side surface 230 is greater than the area of each of first main surface 110a, second main surface 120a, third main surface 210a, and fourth main surface 220a. Is also small.
  • the first side surface 140 and the second side surface 230 are substantially perpendicular to the first main surface 110a, the second main surface 120a, the third main surface 210a, and the fourth main surface 220a.
  • the first side surface 140 and the second side surface 230 are smoothly connected to the side surface of the resin layer 330.
  • first side surface 140 and the second side surface 230 are formed by dicing.
  • the first side surface 140 and the second side surface 230 are surfaces formed in the process of dividing one substrate into a plurality of chips.
  • a first side surface 140 and a second side surface 230 are a surface at the left end position of the first semiconductor substrate 100 and the second semiconductor substrate 200, and the first semiconductor substrate 100 and the second semiconductor substrate. And a surface at the right end position of the substrate 200.
  • First side 140 and second side 230 include two sides not shown in FIG. The two surfaces are arranged at the back side position and the near side position in FIG. 1.
  • Second region A ⁇ b> 2 includes first side surface 140.
  • the fourth region A4 includes the second side surface 230.
  • the fourth base electrode 322 is in contact with the second side surface 230. All positions of the end portion of the fourth base electrode 322 coincide with the second side surface 230. That is, all the end portions of the fourth base electrode 322 are exposed on the side surface of the semiconductor device 10. All of the end portions of the third base electrode 321 are separated from the first side surface 140.
  • the third base electrode 321 is not in contact with the first side surface 140. That is, the third base electrode 321 is not exposed on the side surface of the semiconductor device 10.
  • FIG. 3 shows a cross section of the semiconductor device 10 at the position indicated by line B1 in FIG.
  • FIG. 3 shows an arrangement of elements when the second semiconductor substrate 200 is viewed in the direction Dr1 perpendicular to the third major surface 210a. That is, in FIG. 3, the arrangement of each element when the second semiconductor substrate 200 is viewed from the front of the second semiconductor substrate 200 is shown.
  • the third main surface 210 a of the second semiconductor substrate 200 is covered with a second base electrode 312, a fourth base electrode 322, and a resin layer 330.
  • the positions of the microlens ML and the photoelectric conversion element 111 are indicated by broken lines.
  • symbols of one microlens ML and one photoelectric conversion element 111 are shown as representatives.
  • FIG. 3 a part of the photoelectric conversion element 111 and a part of the microlens ML are omitted.
  • a reference numeral of one second base electrode 312 is shown as a representative.
  • a part of the second base electrode 312 is omitted.
  • the position of the second peripheral circuit 221 is indicated by a broken line.
  • Four second peripheral circuits 221 are arranged.
  • the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML are arranged in a matrix.
  • each of the plurality of photoelectric conversion elements 111 overlaps one of the plurality of microlenses ML.
  • One photoelectric conversion element 111 and one microlens ML correspond to each other.
  • the center of the photoelectric conversion element 111 coincides with the center of the microlens ML.
  • the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML are arranged in the pixel circuit region.
  • the pixel circuit region is disposed at the center of the first semiconductor substrate 100.
  • the second base electrode 312 is disposed at a position corresponding to the photoelectric conversion element 111 and the microlens ML.
  • One second base electrode 312 may be disposed at a position corresponding to the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML.
  • the fourth base electrode 322 is disposed so as to surround the pixel circuit region. That is, the fourth base electrode 322 is disposed so as to surround the third region A3 in a cross section parallel to the third major surface 210a. The fourth base electrode 322 is disposed so as to surround the second base electrode 312. The fourth base electrode 322 overlaps the entire four second peripheral circuits 221.
  • the second semiconductor substrate 200 has four second side surfaces 230. Four ends of the fourth base electrode 322 coincide with each of the four second side surfaces 230. In FIG. 3, the position of the outer periphery of the fourth base electrode 322 is the same as the position of the second side surface 230.
  • FIG. 4 shows a cross section of the semiconductor device 10 at the position indicated by line B2 in FIG.
  • FIG. 4 shows an arrangement of elements when the first semiconductor substrate 100 is viewed in the direction Dr1 perpendicular to the first main surface 110a. That is, FIG. 4 shows an arrangement of elements when the first semiconductor substrate 100 is viewed from the front of the first semiconductor substrate 100.
  • the position of the microlens ML is indicated by a broken line.
  • reference numerals of one microlens ML and one photoelectric conversion element 111 are shown as representatives.
  • a part of the photoelectric conversion element 111 and a part of the microlens ML are omitted.
  • the second area A2 surrounds the first area A1.
  • FIG. 5 shows a cross section of the semiconductor device 10 at the position indicated by line B3 in FIG.
  • FIG. 5 shows an arrangement of elements when the second semiconductor substrate 200 is viewed in the direction Dr1 perpendicular to the third major surface 210a. That is, FIG. 5 shows an arrangement of elements when the second semiconductor substrate 200 is viewed from the front of the second semiconductor substrate 200.
  • the positions of the microlens ML and the photoelectric conversion element 111 are indicated by broken lines.
  • reference numerals of one microlens ML and one photoelectric conversion element 111 are shown as representatives.
  • a part of the photoelectric conversion element 111 and a part of the microlens ML are omitted.
  • the fourth area A4 surrounds the third area A3.
  • the first peripheral circuit 112 may not be arranged in the first semiconductor layer 110.
  • the light shielding film 130 in the second region A2 may not be disposed.
  • a third semiconductor substrate may be stacked on the fourth major surface 220a. Therefore, the semiconductor device 10 may have three or more semiconductor substrates.
  • FIGS. 6 to 19 show cross sections of portions constituting the semiconductor device 10. 6 to 19, a cross section of one chip is shown.
  • a first semiconductor substrate 100 is prepared.
  • a metal film 400 is formed on the second main surface 120a so as to cover the second main surface 120a.
  • a resist film 401 is formed on the surface of the metal film 400. Specifically, after a resist film 401 is formed so as to cover the metal film 400, a pattern is formed on the resist film 401 by photolithography. In the resist film 401, the resist film 401 in a region other than the region where the first base electrode 311 and the third base electrode 321 are formed is removed.
  • the first base electrode 311 is formed in the first region A1 on the second main surface 120a, and the third base electrode 321 is formed in the second region A2 on the second main surface 120a.
  • the resist film 401 functions as an etching mask. In the etching of the metal film 400, portions other than the portion covered with the resist film 401 in the metal film 400 are removed. Thereby, the first base electrode 311 and the third base electrode 321 are formed simultaneously. A part of second main surface 120a is exposed by etching of metal film 400. Thereafter, the resist film 401 is removed. As a result, the surfaces of the first base electrode 311 and the third base electrode 321 are exposed.
  • a second semiconductor substrate 200 is prepared.
  • a metal film 402 is formed on the third main surface 210a so as to cover the third main surface 210a.
  • a resist film 403 is formed on the surface of the metal film 402. Specifically, after a resist film 403 is formed so as to cover the metal film 402, a pattern is formed on the resist film 403 by photolithography. In the resist film 403, the resist film 403 in a region other than a region where the second base electrode 312 and the fourth base electrode 322 are formed is removed.
  • the second base electrode 312 is formed in the third region A3 in the third main surface 210a, and the fourth base electrode 322 in the fourth region A4 in the third main surface 210a.
  • the resist film 403 functions as an etching mask. In the etching of the metal film 402, portions other than the portion covered with the resist film 403 in the metal film 402 are removed. As a result, the second base electrode 312 and the fourth base electrode 322 are formed simultaneously. A part of the third major surface 210a is exposed by etching the metal film 402. Thereafter, the resist film 403 is removed.
  • the surfaces of the second base electrode 312 and the fourth base electrode 322 are exposed.
  • the fourth base electrode 322 overlaps with the entire second peripheral circuit 221.
  • the first bump electrode 313 is formed on the second base electrode 312, and the second bump electrode 323 is formed on the fourth base electrode 322 (the third step and the fourth step). Process).
  • the first bump electrode 313 and the second bump electrode 323 are simultaneously formed by plating.
  • the first bump electrode 313 may be formed on the first base electrode 311, and the second bump electrode 323 may be formed on the third base electrode 321. Therefore, the first bump electrode 313 is formed on any one of the first base electrode 311 and the second base electrode 312.
  • the second bump electrode 323 is formed on any one of the third base electrode 321 and the fourth base electrode 322.
  • the first bump electrode 313 is formed on the first base electrode 311, the second bump electrode 323 is formed on the third base electrode 321.
  • the second bump electrode 323 is formed on the fourth base electrode 322.
  • the first semiconductor substrate 100 and the second semiconductor substrate 200 are arranged so that the third main surface 210a faces the second main surface 120a.
  • the first bump electrode 313 is connected to the first base electrode 311 and the second bump electrode 323 is connected to the third base electrode 321 (fifth step).
  • pressure and heat are applied to the first semiconductor substrate 100 and the second semiconductor substrate 200.
  • the first semiconductor substrate 100 and the second semiconductor substrate 200 are bonded.
  • the first bump electrode 313 may be formed on the first base electrode 311, and the second bump electrode 323 may be formed on the third base electrode 321.
  • the first bump electrode 313 is connected to the second base electrode 312, and the second bump electrode 323 is connected to the fourth base electrode 322. Therefore, in the above process, the first bump electrode 313 is connected to any one of the first base electrode 311 and the second base electrode 312, and the second bump electrode 323 is the third base electrode. 321 and the fourth base electrode 322 are connected.
  • the first bump electrode 313 is connected to an electrode to which the first bump electrode 313 is not connected.
  • the second bump electrode 323 is connected to an electrode of the third base electrode 321 and the fourth base electrode 322 to which the second bump electrode 323 is not connected.
  • resin is injected between the second main surface 120a and the third main surface 210a. Thereby, the resin layer 330 is formed, and the first semiconductor substrate 100 and the second semiconductor substrate 200 are bonded.
  • the first semiconductor substrate 100 is thinned by cutting the first main surface 110a (sixth step).
  • the thickness T2 (FIG. 17) of the first semiconductor substrate 100 after the sixth step is performed is greater than the thickness T1 (FIG. 16) of the first semiconductor substrate 100 before the sixth step is performed. Is also small.
  • a light shielding film 130 is formed on the first main surface 110a.
  • the metal film constituting the light shielding film 130 is formed so as to cover the first main surface 110a on the first main surface 110a.
  • a pattern is formed on the resist film by photolithography.
  • the resist film in the region other than the region where the light shielding film 130 is formed is removed.
  • the metal film is etched.
  • the light shielding film 130 is formed.
  • the resist film is removed.
  • the color filter CF and the microlens ML are formed in order. Thereafter, dicing is performed on the dicing line DL1.
  • the dicing line DL1 is set at the boundary position of each chip constituting the semiconductor device 10.
  • a plurality of semiconductor devices 10 are formed from one wafer by dicing.
  • the first side surface 140 and the second side surface 230 are formed by dicing.
  • the semiconductor device of each aspect of the present invention may not have a configuration corresponding to at least one of the first peripheral circuit 112, the light shielding film 130, the resin layer 330, the color filter CF, and the microlens ML.
  • the method for manufacturing a semiconductor device according to each aspect of the present invention may not include steps other than the first to sixth steps.
  • the fourth base electrode 322 when the second semiconductor substrate 200 is viewed in the direction Dr1 perpendicular to the third major surface 210a, the fourth base electrode 322 includes all of the second peripheral circuits 221. And overlap. That is, the fourth base electrode 322 shields the second peripheral circuit 221 from light. Since it is not necessary to arrange the second wiring 211 for shielding light, it is not necessary to planarize the second wiring layer 210 by CMP. Accordingly, a difference in height between the first bump electrode 313 and the second bump electrode 323 hardly occurs. As a result, the semiconductor device 10 can reduce a decrease in the yield of electrical connection between a plurality of semiconductor substrates, and can shield the peripheral circuits from light.
  • the pattern of the second wiring 211 in the fourth region A4 is not easily limited.
  • the fourth base electrode 322 is exposed on the side surface of the semiconductor device 10. Thereby, the heat dissipation effect of the semiconductor device 10 is enhanced.
  • FIGS. 20 and 21 show the configuration of the semiconductor device 11 according to the first modification of the first embodiment of the present invention. 20 and 21, a cross section of the semiconductor device 11 is shown. FIG. 21 is an enlarged view of a part of the semiconductor device 11. The configurations shown in FIGS. 20 and 21 will be described while referring to differences from the configurations shown in FIGS. 1 and 2.
  • the first semiconductor substrate 100 shown in FIG. 1 is changed to the first semiconductor substrate 101.
  • the first semiconductor layer 110 shown in FIG. 1 is changed to the first semiconductor layer 113, and the first wiring layer 120 shown in FIG. 1 is changed to the first wiring layer 124.
  • the first main surface 110a shown in FIG. 1 is changed to the first main surface 113a.
  • the first semiconductor layer 113 has a through hole 114 formed in the second region A2.
  • the through hole 114 penetrates the first semiconductor layer 113.
  • the first wiring layer 124 is exposed.
  • Other portions of the first semiconductor layer 113 are configured in the same manner as the first semiconductor layer 110 shown in FIG.
  • the second main surface 120a shown in FIG. 1 is changed to the second main surface 124a.
  • the patterns of the first wiring 121 and the first via 122 are different from the patterns in the first wiring layer 120 shown in FIG.
  • the first wiring 121 is exposed.
  • the first wiring 121 exposed in the through hole 114 constitutes a pad electrode for electrically connecting the semiconductor device 11 and an external package.
  • Other portions of the first wiring layer 124 are configured in the same manner as the first wiring layer 120 shown in FIG.
  • connection layer 300 shown in FIG. 1 is changed to the connection layer 301.
  • the connection layer 301 includes a third connection electrode 340.
  • the symbol of one third connection electrode 340 is shown as a representative.
  • the third connection electrode 340 is disposed between the second region A2 and the fourth region A4.
  • the third connection electrode 340 is disposed outside the second connection electrode 320.
  • the third connection electrode 340 includes a fifth base electrode 341, a sixth base electrode 342, and a third bump electrode 343.
  • the fifth base electrode 341, the sixth base electrode 342, and the third bump electrode 343 are made of a second conductive material.
  • the fifth base electrode 341 and the sixth base electrode 342 are thin films.
  • the fifth base electrode 341 is in contact with the first via 122 on the second main surface 124a. Therefore, the fifth base electrode 341 is electrically connected to the first semiconductor substrate 101.
  • the sixth base electrode 342 contacts the second via 212 on the third main surface 210a. For this reason, the sixth base electrode 342 is electrically connected to the second semiconductor substrate 200.
  • the third bump electrode 343 is columnar or spherical.
  • the third bump electrode 343 is disposed between the fifth base electrode 341 and the sixth base electrode 342.
  • the third bump electrode 343 is in contact with the fifth base electrode 341 and the sixth base electrode 342.
  • the pattern of the fourth base electrode 322 is different from the pattern of the fourth base electrode 322 shown in FIG.
  • the fourth base electrode 322 is not in contact with the sixth base electrode 342. That is, the fourth base electrode 322 is electrically insulated from the sixth base electrode 342.
  • the fourth base electrode 322 is connected to the sixth base electrode 342 electrically connected to the pad electrode. Also good.
  • a fourth base electrode 322 is also arranged outside the third connection electrode 340.
  • the outer portion of the third connection electrode 340 is not shown for convenience of illustration.
  • Other portions of the connection layer 301 are configured in the same manner as the connection layer 300 shown in FIG.
  • FIGS. 20 and 21 are the same as the configuration shown in FIGS.
  • FIG. 22 shows a cross section of the semiconductor device 11 at the position indicated by line B4 in FIG.
  • the configuration shown in FIG. 22 will be described while referring to differences from the configuration shown in FIG.
  • the third main surface 210 a of the second semiconductor substrate 200 is covered with the second base electrode 312, the fourth base electrode 322, the sixth base electrode 342, and the resin layer 330. ing.
  • a symbol of one sixth base electrode 342 is shown as a representative.
  • a part of the sixth base electrode 342 is omitted.
  • the fourth base electrode 322 a plurality of through holes are formed in a region near the outer periphery.
  • a sixth base electrode 342 is disposed inside the through hole.
  • the semiconductor device 11 has a pad electrode. For this reason, the semiconductor device 11 can be electrically connected to an external package.
  • FIG. 23 shows a configuration of the semiconductor device 12 of the second modification example of the first embodiment of the present invention.
  • a cross section of the semiconductor device 12 is shown. The configuration shown in FIG. 23 will be described while referring to differences from the configuration shown in FIG.
  • the first semiconductor substrate 100 shown in FIG. 1 is changed to the first semiconductor substrate 102.
  • the first wiring layer 120 illustrated in FIG. 1 is changed to the first wiring layer 124.
  • the configuration of the first wiring layer 124 is the same as the configuration shown in FIGS.
  • the second semiconductor substrate 200 shown in FIG. 1 is changed to the second semiconductor substrate 201.
  • the second semiconductor layer 220 illustrated in FIG. 1 is changed to the second semiconductor layer 222.
  • the fourth main surface 220a shown in FIG. 1 is changed to the fourth main surface 222a.
  • the second semiconductor layer 222 includes a through electrode 223 (Through-Silicon-Via).
  • the through electrode 223 is made of a conductive material.
  • the through electrode 223 penetrates the second semiconductor layer 222.
  • the through electrode 223 is in contact with the second wiring 211.
  • the through electrode 223 is disposed in the fourth region A4.
  • Other portions of the second semiconductor layer 222 are configured in the same manner as the second semiconductor layer 220 shown in FIG.
  • the semiconductor device 12 has solder bumps 500.
  • the solder bump 500 is disposed on the fourth main surface 222a.
  • the solder bump 500 is electrically connected to the through electrode 223.
  • the through electrode 223 transfers a signal input to the second semiconductor substrate 201 to an external package via the solder bump 500.
  • the solder bump 500 is electrically connected to an external package.
  • connection layer 300 shown in FIG. 1 is changed to the connection layer 301.
  • the connection layer 301 is the same as the connection layer 301 shown in FIGS.
  • FIG. 23 the configuration shown in FIG. 23 is the same as the configuration shown in FIG.
  • the semiconductor device 12 has the solder bumps 500. For this reason, the semiconductor device 12 can be electrically connected to an external package.
  • FIG. 24 shows the configuration of the semiconductor device 13 of the third modification example of the first embodiment of the present invention.
  • a cross section of the semiconductor device 13 is shown.
  • the configuration shown in FIG. 24 will be described while referring to differences from the configuration shown in FIG.
  • the second semiconductor substrate 200 shown in FIG. 1 is changed to the second semiconductor substrate 202.
  • the second semiconductor substrate 202 constitutes an FSI type image sensor.
  • the second semiconductor layer 220 illustrated in FIG. 1 is changed to the second semiconductor layer 224.
  • the fourth major surface 220a shown in FIG. 1 is changed to the fourth major surface 224a.
  • the second semiconductor layer 224 includes a plurality of photoelectric conversion elements 225. In FIG. 24, the symbol of one photoelectric conversion element 225 is shown as a representative.
  • the photoelectric conversion element 225 constitutes a pixel.
  • the photoelectric conversion element 225 is disposed in the third region A3.
  • the photoelectric conversion element 225 is formed using a semiconductor material having an impurity concentration different from that of the semiconductor material forming the second semiconductor layer 224.
  • the photoelectric conversion element 225 converts light incident on the photoelectric conversion element 225 into a signal.
  • the photoelectric conversion element 225 can function as a phase difference autofocus pixel.
  • the imaging device includes a semiconductor device 13.
  • the imaging device can estimate the position of the imaging target with respect to the focal position of the imaging lens based on the signal generated by the photoelectric conversion element 225.
  • the imaging apparatus can adjust the focal position of the imaging lens according to the estimation result.
  • the photoelectric conversion element 225 may acquire a signal based on special light.
  • the special light is fluorescence.
  • ICG indocyanine green
  • ICG is a fluorescent material.
  • ICG is administered into the body of the subject to be tested in advance. ICG is excited in the infrared region by excitation light and emits fluorescence.
  • the administered ICG is accumulated in a lesion such as cancer. Since intense fluorescence is generated from the lesion, the examiner can determine the presence or absence of the lesion based on the captured fluorescence image.
  • a filter that transmits only fluorescence is disposed between the photoelectric conversion element 225 and the photoelectric conversion element 111.
  • the photoelectric conversion element 225 generates a signal based on fluorescence.
  • Special light may be narrowband light.
  • the blood vessel is irradiated with blue narrow-band light or green narrow-band light.
  • a filter that transmits only narrowband light is disposed between the photoelectric conversion element 225 and the photoelectric conversion element 111.
  • the photoelectric conversion element 225 generates a signal based on narrowband light.
  • FIG. 24 the configuration shown in FIG. 24 is the same as the configuration shown in FIG.
  • the semiconductor device 13 includes a plurality of photoelectric conversion elements 225. For this reason, the semiconductor device 13 can obtain a signal generated by the photoelectric conversion element 111 and a signal generated by the photoelectric conversion element 225.
  • FIGS. 25 and 26 show the configuration of the semiconductor device 14 according to the second embodiment of the present invention. 25 and 26, a cross section of the semiconductor device 14 is shown. The configurations shown in FIGS. 25 and 26 will be described while referring to differences from the configurations shown in FIGS. 1 and 2.
  • the pattern of the third base electrode 321 is different from the pattern of the third base electrode 321 shown in FIG.
  • the position of the end portion of the third base electrode 321 coincides with the first side surface 140.
  • the third base electrode 321 is in contact with the first side surface 140. All positions of the end portion of the third base electrode 321 coincide with the first side surface 140. That is, all the end portions of the third base electrode 321 are exposed on the side surfaces of the semiconductor device 14.
  • FIGS. 25 and 26 are the same as the configurations shown in FIGS. 1 and 2.
  • FIG. 27 shows a cross section of the semiconductor device 14 at the position shown by line B5 in FIG.
  • FIG. 27 shows an arrangement of elements when the first semiconductor substrate 100 is viewed in a direction perpendicular to the second main surface 120a (a direction perpendicular to the direction Dr1). That is, in FIG. 27, the arrangement of each element when the first semiconductor substrate 100 is viewed from the front of the first semiconductor substrate 100 is shown.
  • the second main surface 120 a of the first semiconductor substrate 100 is covered with a first base electrode 311, a third base electrode 321, and a resin layer 330.
  • the positions of the microlens ML and the photoelectric conversion element 111 are indicated by broken lines.
  • FIG. 27 shows an arrangement of elements when the first semiconductor substrate 100 is viewed in a direction perpendicular to the second main surface 120a (a direction perpendicular to the direction Dr1). That is, in FIG. 27, the arrangement of each element when the first semiconductor substrate 100 is viewed from the front of the first semiconductor substrate 100 is shown.
  • reference numerals of one microlens ML and one photoelectric conversion element 111 are shown as representatives. In FIG. 27, a part of the photoelectric conversion element 111 and a part of the microlens ML are omitted. In FIG. 27, a symbol of one first base electrode 311 is shown as a representative. In FIG. 27, a part of the first base electrode 311 is omitted. In FIG. 27, the position of the first peripheral circuit 112 is indicated by a broken line. Four first peripheral circuits 112 are arranged.
  • the first base electrode 311 is disposed at a position corresponding to the photoelectric conversion element 111 and the microlens ML.
  • One first base electrode 311 may be disposed at a position corresponding to the plurality of photoelectric conversion elements 111 and the plurality of microlenses ML.
  • the third base electrode 321 is arranged so as to surround the pixel circuit region. That is, the third base electrode 321 is arranged so as to surround the third region A3 in a cross section parallel to the second major surface 120a.
  • the third base electrode 321 is disposed so as to surround the first base electrode 311.
  • the first semiconductor substrate 100 has four first side surfaces 140. The four end portions of the third base electrode 321 coincide with each of the four first side surfaces 140. In FIG. 27, the position of the outer periphery of the third base electrode 321 is the same as the position of the first side surface 140.
  • the semiconductor device 14 of the second embodiment can reduce a decrease in the yield of electrical connection of a plurality of semiconductor substrates and can shield the peripheral circuits from light. .
  • the third base electrode 321 is exposed on the side surface of the semiconductor device 14. Thereby, the heat dissipation effect of the semiconductor device 14 is enhanced.
  • FIG. 28 shows the configuration of the semiconductor device 15 according to the third embodiment of the present invention.
  • FIG. 28 shows a cross section of the semiconductor device 15 at a position similar to the position shown by line B1 in FIG.
  • the configuration shown in FIG. 28 will be described while referring to differences from the configuration shown in FIG.
  • the position of only a part of the end portion of the fourth base electrode 322 coincides with the second side surface 230.
  • the second semiconductor substrate 200 is viewed in the direction Dr1 perpendicular to the third main surface 210a, only a part of the fourth base electrode 322 is in contact with the second side surface 230. That is, only a part of the end portion of the fourth base electrode 322 is exposed on the side surface of the semiconductor device 15.
  • the resin layer 330 is disposed outside a part of the end portion of the fourth base electrode 322.
  • the position of the end portion of the third base electrode 321 coincides with the first side surface 140.
  • the position of only a part of the end portion of the third base electrode 321 coincides with the first side surface 140.
  • all the positions of the end portions of the third base electrode 321 coincide with the first side surface 140. All of the end portions of the third base electrode 321 may be separated from the first side surface 140.
  • the semiconductor device 15 of the third embodiment can reduce a decrease in the yield of electrical connection of a plurality of semiconductor substrates and can shield the peripheral circuits from light. .
  • the semiconductor device 15 of the third embodiment a part of the end portion of the fourth base electrode 322 is exposed on the side surface of the semiconductor device 15. Thereby, the heat dissipation effect of the semiconductor device 15 is enhanced.
  • FIG. 29 shows the configuration of the semiconductor device 16 according to the fourth embodiment of the present invention. 29 shows a cross section of the semiconductor device 16 at the same position as that indicated by the line B1 in FIG. The configuration shown in FIG. 29 will be described while referring to differences from the configuration shown in FIG.
  • All the ends of the fourth base electrode 322 are separated from the second side surface 230.
  • the fourth base electrode 322 is not in contact with the second side surface 230. That is, the fourth base electrode 322 is not exposed on the side surface of the semiconductor device 16.
  • a resin layer 330 is disposed outside the end portion of the fourth base electrode 322.
  • the position of the end portion of the third base electrode 321 coincides with the first side surface 140.
  • the position of only a part of the end portion of the third base electrode 321 coincides with the first side surface 140.
  • all the positions of the end portions of the third base electrode 321 coincide with the first side surface 140. All of the end portions of the third base electrode 321 may be separated from the first side surface 140.
  • the semiconductor device 16 of the fourth embodiment can reduce a decrease in the yield of electrical connection of a plurality of semiconductor substrates and can shield the peripheral circuits from light. .
  • a semiconductor device and a method for manufacturing a semiconductor device can reduce a decrease in the yield of electrical connection between a plurality of semiconductor substrates and can shield a peripheral circuit from light.

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Abstract

半導体装置において第１の主面に垂直な方向に第１の半導体基板を見たときに第２の領域は第１の領域を囲む。第３の主面に垂直な方向に第２の半導体基板を見たときに第４の領域は第３の領域を囲む。前記第４の領域は周辺回路を含む。第３の下地電極は、前記第１の半導体基板の第２の主面において第２の領域に配置されている。第４の下地電極は、前記第２の半導体基板の第３の主面において前記第４の領域に配置され、かつ前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記周辺回路の全てと重なる。第２のバンプ電極は、前記第３の下地電極と前記第４の下地電極との間に配置されている。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅｓ）イメージセンサおよびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサなどの撮像装置の１つとして、光が基板表面側から入射する表面照射（Ｆｒｏｎｔ　Ｓｉｄｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ（ＦＳＩ））型イメージセンサがある。フォトダイオードなどの素子が配置された画素を含む画素回路領域と、周辺回路が配置された周辺回路領域とがイメージセンサに含まれる。周辺回路領域には、垂直駆動回路、水平駆動回路、信号処理回路、および出力回路などの回路が配置されている。信号処理回路は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）回路、Ａ／Ｄ変換回路、および増幅回路などの回路を含む。また、信号処理回路は、デジタル信号処理回路も含む。さらに、周辺回路領域において、画素回路領域を囲むように遮光膜が形成されている。この周辺回路領域の遮光膜は、不必要な光が周辺回路領域に照射されないように遮光する役割を持っている。これにより、周辺回路領域の遮光膜は、周辺回路領域にあるトランジスタなどの素子が不必要な光を受けることによりその電気特性が変化することを防ぐ。画素回路領域には画素間の部分を遮光するための格子状のパターンの遮光膜が形成されている。画素回路領域の遮光膜は、各画素間のクロストークを防ぐ。さらに、基板の表面にはカラーフィルター（Ｒ，Ｇ，Ｂなど）と、マイクロレンズとが２次元にアレイ状に配置されている。カラーフィルタは、光を色毎に透過させ、マイクロレンズは、光を効率よく画素に集光する。
　一方、光が基板裏面側から入射する裏面照射（Ｂａｃｋ　Ｓｉｄｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ（ＢＳＩ））型イメージセンサがある。薄くされたシリコン基板の背面（裏面）に光が入射する。シリコン内で光電変換により生成された信号電荷は、表面に形成された回路から出力される。ＢＳＩ型イメージセンサにおいて、遮光膜、カラーフィルタ、およびマイクロレンズは裏面側に形成される。
　最近では、積層型イメージャが開発されている。積層型イメージャは、フォトダイオード基板（ＰＤ基板）および読み出し基板（ＲＯ基板）を各基板の縦方向にＦｔｏＦ（Ｆａｃｅ　ｔｏ　Ｆａｃｅ）で積層し、かつ各基板を接続電極で電気的に接続した構造を有する。ＰＤ基板には、画素領域が配置されている。画素領域には、フォトダイオード（ＰＤ）、およびＰＤが光電変換により生成した信号電荷を読み出す回路などが配置されている。ＰＤ基板にはＢＳＩ型イメージセンサが用いられる。ＲＯ基板には、垂直駆動回路、水平駆動回路、信号処理回路、および出力回路などの回路が配置されている。
　図３０および図３１は、積層型イメージャである半導体装置１０１０の構成を示す。図３０および図３１において、半導体装置１０１０の断面が示されている。図３１は、半導体装置１０１０の一部を拡大した図である。
　図３０および図３１に示すように、半導体装置１０１０は、第１の半導体基板１１００、第２の半導体基板１２００、接続層１３００、複数のマイクロレンズＭＬ、および複数のカラーフィルタＣＦを有する。図３０および図３１において、代表として１つのマイクロレンズＭＬおよび１つのカラーフィルタＣＦの符号が示されている。
　第１の半導体基板１１００は、第１の半導体層１１１０、第１の配線層１１２０、および遮光膜１１３０を有する。第１の半導体層１１１０および第１の配線層１１２０は、方向Ｄｒ１０に積層されている。方向Ｄｒ１０は、第１の半導体基板１１００および第２の半導体基板１２００の厚さ方向である。第１の半導体層１１１０は、複数の光電変換素子１１１１および複数の第１の周辺回路１１１２を有する。図３０および図３１において、代表として１つの光電変換素子１１１１の符号が示されている。
　光電変換素子１１１１は、第１の半導体層１１１０の中央部に配置されている。光電変換素子１１１１は、光電変換素子１１１１に入射した光を信号に変換する。第１の周辺回路１１１２は、第１の半導体層１１１０の周辺部に配置されている。遮光膜１１３０は、第１の周辺回路１１１２に光が照射されないように遮光する。
　第１の配線層１１２０は、複数の第１の配線１１２１、複数の第１のビア１１２２、および第１の層間絶縁膜１１２３を有する。図３１において、代表として１つの第１の配線１１２１および１つの第１のビア１１２２の符号が示されている。第１の配線１１２１は、光電変換素子１１１１によって生成された信号を伝送する。第１のビア１１２２は、異なる層の第１の配線１１２１を接続する。第１の配線層１１２０において、第１の配線１１２１および第１のビア１１２２以外の部分は、第１の層間絶縁膜１１２３で構成されている。
　第２の半導体基板１２００は、第２の配線層１２１０および第２の半導体層１２２０を有する。第２の配線層１２１０および第２の半導体層１２２０は、方向Ｄｒ１０に積層されている。
　第２の配線層１２１０は、複数の第２の配線１２１１、複数の第２のビア１２１２、および第２の層間絶縁膜１２１３を有する。図３１において、代表として１つの第２の配線１２１１および１つの第２のビア１２１２の符号が示されている。第２の配線１２１１は、第１の半導体基板１１００から出力された信号を伝送する。第２のビア１２１２は、異なる層の第２の配線１２１１を接続する。第２の配線層１２１０において、第２の配線１２１１および第２のビア１２１２以外の部分は、第２の層間絶縁膜１２１３で構成されている。
　第２の半導体層１２２０は、複数の第２の周辺回路１２２１を有する。第２の周辺回路１２２１は、第２の半導体層１２２０の周辺部に配置されている。
　接続層１３００は、第１の半導体基板１１００と第２の半導体基板１２００との間に配置されている。接続層１３００は、接続電極１３１０および樹脂層１３３０を有する。図３１において、代表として１つの接続電極１３１０の符号が示されている。
　接続電極１３１０は、第１の下地電極１３１１、第２の下地電極１３１２、およびバンプ電極１３１３を有する。第１の下地電極１３１１、第２の下地電極１３１２、およびバンプ電極１３１３は、第１の半導体基板１１００から出力された信号を第２の半導体基板１２００に転送する。接続層１３００において、接続電極１３１０以外の部分は、樹脂層１３３０で構成されている。樹脂層１３３０は、第１の半導体基板１１００と第２の半導体基板１２００とを接着する。
　カラーフィルタＣＦは、遮光膜１１３０に設けられた貫通孔と重なるように配置されている。マイクロレンズＭＬは、カラーフィルタＣＦに積層されている。
　第２の周辺回路１２２１への光の入射を防ぐ必要があるため、複数層の第２の配線１２１１の構造が工夫されている。例えば、１つの層の第２の配線１２１１が、他の層の第２の配線１２１１においてパターンがない部分に重なるように各層の第２の配線１２１１が配置されている。
日本国特開２０１６－１６７６３１号公報 日本国特開２０１３－１０７１４４号公報
　しかしながら、第２の周辺回路１２２１への光の入射を防ぐことが難しい。例えば、画素回路領域において、画素毎に第２の配線１２１１の電気的な絶縁が必要である。このため、第２の配線１２１１のパターンがない部分すなわちスリットが必ず存在する。第２の配線１２１１におけるスリットが複数層の全てにおいて重なることを避けるように複数層の第２の配線１２１１を配置することが難しい。
　他の方法として、１つの層の第２の配線１２１１を遮光のために使用することが考えられる。遮光のための第２の配線１２１１が回路の電気特性に影響を与えることを避けるために、遮光のための第２の配線１２１１は他の層の第２の配線１２１１から電気的に絶縁される。遮光のための第２の配線１２１１が他の２つの層の第２の配線１２１１の間に配置される場合、遮光のための第２の配線１２１１から電気的に絶縁され、かつ他の２つの層の第２の配線１２１１を電気的に接続する第２のビア１２１２の形成が難しい。
　したがって、複数層の第２の配線１２１１のうち第１の半導体基板１１００に最も近い層の第２の配線１２１１を遮光のために使用することが考えられる。例えば、半導体装置１０１０は、図３２に示す構造を有するように形成される。
　図３２は、図３１の線Ｂ１０に示す位置における半導体装置１０１０の断面を示す。図３２において、第２の半導体基板１２００の表面に垂直な方向Ｄｒ１０に第２の半導体基板１２００を見たときの各要素の配列が示されている。つまり、図３２において、第２の半導体基板１２００の正面から第２の半導体基板１２００を見たときの各要素の配列が示されている。図３２に示すように、第２の配線１２１１を通る断面における各要素の配列が示されている。図３２において、マイクロレンズＭＬおよび光電変換素子１１１１の位置が破線で示されている。図３２において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１１との符号が示されている。図３２において、光電変換素子１１１１の一部およびマイクロレンズＭＬの一部は省略されている。図３２において、第２の周辺回路１２２１の位置が破線で示されている。４つの第２の周辺回路１２２１が配置されている。図３２に示すように、第２の配線１２１１は、画素回路領域を囲むように配置されている。第２の配線１２１１は、４つの第２の周辺回路１２２１の全体と重なる。
　遮光のための第２の配線１２１１を除く第２の配線１２１１が画素回路領域において接続電極１３１０に電気的に接続する必要がある。遮光のための第２の配線１２１１が画素回路領域に配置されている場合、遮光のための第２の配線１２１１から電気的に絶縁され、かつ他の層の第２の配線１２１１と接続電極１３１０とを電気的に接続する第２のビア１２１２の形成が難しい。このため、第２の配線１２１１は画素回路領域に配置されていない。
　ＣＭＯＳイメージャに限らず一般的な半導体装置の配線層の製造工程は、化学的機械研磨すなわちＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）プロセスを使用することにより各層を平坦にする工程を含む。図３２に示す第２の配線１２１１のパターンを含む配線層の製造工程において、その第２の配線１２１１が形成された後に絶縁層が堆積される。絶縁層が堆積された後、ＣＭＰにより絶縁層の表面の平坦化が行われる。図３２に示す第２の配線１２１１のパターンがない画素回路領域において平坦化によりディッシングやエロージョンが発生してしまう。ディッシングは、ＣＭＰ後に起こるパターンの凹みである。この場合、ディッシングは、チップ内に発生する。一方、エロージョンは、ＣＭＰ後に起こるパターンの粗密の違いで起こる凹みである。この場合、エロージョンは、ウェハ内でのうねりとなって発生する。その結果、画素回路領域と周辺回路領域で層間絶縁膜の厚さが異なってしまう。あるいは、チップ間で層間絶縁膜の厚さが異なってしまう。
　図３３は、半導体装置１０１０の製造工程における構造の断面を示す。図３３において、第２の配線層１２１０上に第２の下地電極１３１２およびバンプ電極１３１３が形成された後の構造が示されている。図３３において、遮光のための第２の配線１２１１を除く他の第２の配線１２１１は示されていない。ＣＭＰによる平坦化の影響により、画素回路領域における第２の層間絶縁膜１２１３の厚さＴ１０は、周辺回路領域における第２の層間絶縁膜１２１３の厚さＴ１１よりも小さい。その結果、画素回路領域におけるバンプ電極１３１３と周辺回路領域におけるバンプ電極１３１３との高さの差Ｈ１０が発生する。
　ＣＭＰにより平坦化が行われた層間絶縁膜の平坦性を確保するための技術が特許文献１に開示されている。具体的には、配線のパターンがない領域にダミーパターンを配置することにより、各領域においてパターンが占有する面積の比率を均一化する技術が開示されている。
　図３３に示すように高さの差Ｈ１０が発生することにより、画素回路領域において接続電極１３１０による第１の半導体基板１１００と第２の半導体基板１２００との電気的な接続の歩留まりが低下する。接合荷重を増やすことによりバンプ電極１３１３が潰された状態で２枚の基板が接合された場合、接合後の基板に歪みまたはクラックが発生しうる。一方、第２の配線１２１１を画素回路領域に配置することが困難であるため、特許文献１に開示された技術を半導体装置１０１０に適用することが難しい。以上の理由により、第２の配線１２１１により遮光膜を形成することが難しい。
　また、画素回路領域におけるバンプ電極１３１３と周辺回路領域におけるバンプ電極１３１３との高さの差Ｈ１０をそろえるために、バイト研削によりバンプ電極高さを均一にする技術が特許文献２に開示されている。特許文献２には、不均一な高さのバンプの先端をバイトで切削することにより高さの位置を均一にそろえることができると記載されている。しかしながら、バイト切削には、切削後にバリと呼ばれる切削残りが発生したり、バンプが抜けたりしてしまう問題が起こる。これは、パッケージに実装するような１０ｕｍよりも大きな寸法のバンプでは問題にならない。しかし、１０ｕｍ以下のバンプでは上記のような問題が発生してしまい、かつバンプ高さの位置を均一にすることが難しい。
　本発明は、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　本発明の第１の態様によれば、半導体装置は、第１の半導体基板、第２の半導体基板、第１の下地電極、第２の下地電極、第１のバンプ電極、第３の下地電極、第４の下地電極、および第２のバンプ電極を有する。前記第１の半導体基板は、第１の主面、第２の主面、第１の領域、および第２の領域を有する。前記第１の主面および前記第２の主面は互いに反対方向を向く。前記第１の領域は複数の光電変換素子を含む。前記第１の主面に垂直な方向に前記第１の半導体基板を見たときに前記第２の領域は前記第１の領域を囲む。前記第２の半導体基板は、第３の主面、第４の主面、第３の領域、および第４の領域を有する。前記第３の主面および前記第４の主面は互いに反対方向を向く。前記第３の主面は前記第２の主面と対向する。前記第３の領域は前記第１の領域と対向する。前記第４の領域は周辺回路を含む。前記第４の領域は前記第２の領域と対向する。前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の領域は前記第３の領域を囲む。前記第１の下地電極は、前記第２の主面において前記第１の領域に配置されている。前記第２の下地電極は、前記第３の主面において前記第３の領域に配置されている。前記第１のバンプ電極は、前記第１の下地電極と前記第２の下地電極との間に配置されている。前記第３の下地電極は、前記第２の主面において前記第２の領域に配置されている。前記第４の下地電極は、前記第３の主面において前記第４の領域に配置され、かつ前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記周辺回路の全てと重なる。前記第２のバンプ電極は、前記第３の下地電極と前記第４の下地電極との間に配置されている。
　本発明の第２の態様によれば、第１の態様において、前記第１の半導体基板は、前記第１の主面および前記第２の主面に接続された第１の側面を有してもよい。前記第２の半導体基板は、前記第３の主面および前記第４の主面に接続された第２の側面を有してもよい。前記第４の下地電極の端部の位置は、前記第２の側面と一致してもよい。
　本発明の第３の態様によれば、第２の態様において、前記第４の下地電極の端部のうち一部のみの位置は、前記第２の側面と一致してもよい。
　本発明の第４の態様によれば、第３の態様において、前記第３の下地電極の端部のうち一部のみの位置は、前記第１の側面と一致してもよい。
　本発明の第５の態様によれば、第２の態様において、前記第３の下地電極の端部の位置は、前記第１の側面と一致してもよい。
　本発明の第６の態様によれば、第１の態様において、前記第１の半導体基板は、前記第１の主面および前記第２の主面に接続された第１の側面を有してもよい。前記第２の半導体基板は、前記第３の主面および前記第４の主面に接続された第２の側面を有してもよい。前記第４の下地電極の端部の全ては、前記第２の側面から離れていてもよい。
　本発明の第７の態様によれば、第６の態様において、前記第３の下地電極の端部の全ては、前記第１の側面から離れていてもよい。
　本発明の第８の態様によれば、第１の半導体基板および第２の半導体基板を有する半導体装置の製造方法は、第１の工程、第２の工程、第３の工程、第４の工程、第５の工程、および第６の工程を有する。前記第１の半導体基板は、第１の主面、第２の主面、第１の領域、および第２の領域を有する。前記第１の主面および前記第２の主面は互いに反対方向を向く。前記第１の領域は複数の光電変換素子を含む。前記第１の主面に垂直な方向に前記第１の半導体基板を見たときに前記第２の領域は前記第１の領域を囲む。第２の半導体基板は、第３の主面、第４の主面、第３の領域、および第４の領域を有する。前記第３の主面および前記第４の主面は互いに反対方向を向く。前記第３の主面は前記第２の主面と対向する。前記第３の領域は前記第１の領域と対向する。前記第４の領域は周辺回路を含む。前記第４の領域は前記第２の領域と対向する。前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の領域は前記第３の領域を囲む。前記第１の工程において、前記第２の主面において前記第１の領域に第１の下地電極が形成され、かつ前記第２の主面において前記第２の領域に第３の下地電極が形成される。前記第２の工程において、前記第３の主面において前記第３の領域に第２の下地電極が形成され、かつ前記第３の主面において前記第４の領域に第４の下地電極が形成される。前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の下地電極は前記周辺回路の全体と重なる。前記第３の工程において、前記第１の下地電極と前記第２の下地電極とのいずれか１つに第１のバンプ電極が形成される。前記第４の工程において、前記第３の下地電極と前記第４の下地電極とのいずれか１つに第２のバンプ電極が形成される。前記第５の工程において、前記第３の主面が前記第２の主面と対向している状態で前記第１のバンプ電極が前記第１の下地電極と前記第２の下地電極とのいずれか１つに接続し、かつ前記第２のバンプ電極が前記第３の下地電極と前記第４の下地電極とのいずれか１つに接続する。前記第６の工程において、前記第１の主面が削られることにより前記第１の半導体基板が薄くなる。
　上記の各態様によれば、半導体装置および半導体装置の製造方法は、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の第１の変形例の半導体装置の断面図である。 本発明の第１の実施形態の第１の変形例の半導体装置の断面図である。 本発明の第１の実施形態の第１の変形例の半導体装置の断面図である。 本発明の第１の実施形態の第２の変形例の半導体装置の断面図である。 本発明の第１の実施形態の第３の変形例の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第３の実施形態の半導体装置の断面図である。 本発明の第４の実施形態の半導体装置の断面図である。 従来技術の半導体装置の断面図である。 従来技術の半導体装置の断面図である。 従来技術の半導体装置の断面図である。 従来技術の半導体装置の断面図である。
　図面を参照し、本発明の実施形態を説明する。
　（第１の実施形態）
　図１および図２は、本発明の第１の実施形態の半導体装置１０の構成を示す。図１および図２において、半導体装置１０の断面が示されている。図２は、半導体装置１０の一部を拡大した図である。
　半導体装置１０を構成する部分の寸法は、図１および図２に示される寸法に従うとは限らない。半導体装置１０を構成する部分の寸法は任意であってよい。他の断面図における寸法についても同様である。
　半導体装置１０の概略構成について説明する。半導体装置１０は、第１の半導体基板１００および第２の半導体基板２００を有する。第１の半導体基板１００は、第１の主面１１０ａ、第２の主面１２０ａ、第１の領域Ａ１、および第２の領域Ａ２を有する。第１の主面１１０ａおよび第２の主面１２０ａは互いに反対方向を向く。第１の領域Ａ１は複数の光電変換素子１１１を含む。第１の主面１１０ａに垂直な方向Ｄｒ１に第１の半導体基板１００を見たときに第２の領域Ａ２は第１の領域Ａ１を囲む。第２の半導体基板２００は、第３の主面２１０ａ、第４の主面２２０ａ、第３の領域Ａ３、および第４の領域Ａ４を有する。第３の主面２１０ａおよび第４の主面２２０ａは互いに反対方向を向く。第３の主面２１０ａは第２の主面１２０ａと対向する。第３の領域Ａ３は第１の領域Ａ１と対向する。第４の領域Ａ４は第２の周辺回路２２１を含む。第４の領域Ａ４は第２の領域Ａ２と対向する。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の領域Ａ４は第３の領域Ａ３を囲む。
　また、半導体装置１０は、第１の下地電極３１１、第２の下地電極３１２、第１のバンプ電極３１３、第３の下地電極３２１、第４の下地電極３２２、および第２のバンプ電極３２３を有する。第１の下地電極３１１は、第２の主面１２０ａにおいて第１の領域Ａ１に配置されている。第２の下地電極３１２は、第３の主面２１０ａにおいて第３の領域Ａ３に配置されている。第１のバンプ電極３１３は、第１の下地電極３１１と第２の下地電極３１２との間に配置されている。第３の下地電極３２１は、第２の主面１２０ａにおいて第２の領域Ａ２に配置されている。第４の下地電極３２２は、第３の主面２１０ａにおいて第４の領域Ａ４に配置されている。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２は、第２の周辺回路２２１の全てと重なる。第２のバンプ電極３２３は、第３の下地電極３２１と第４の下地電極３２２との間に配置されている。
　半導体装置１０の詳細な構成について説明する。図１に示すように、半導体装置１０は、第１の半導体基板１００、第２の半導体基板２００、接続層３００、複数のカラーフィルタＣＦ、および複数のマイクロレンズＭＬを有する。図１および図２において、代表として１つのマイクロレンズＭＬおよび１つのカラーフィルタＣＦの符号が示されている。
　第１の半導体基板１００は、ＢＳＩ型イメージセンサを構成する。第１の半導体基板１００は、第１の半導体層１１０、第１の配線層１２０、および遮光膜１３０を有する。第１の半導体層１１０および第１の配線層１２０は、方向Ｄｒ１に積層されている。方向Ｄｒ１は、第１の半導体基板１００および第２の半導体基板２００の厚さ方向である。方向Ｄｒ１は、第１の主面１１０ａ、第２の主面１２０ａ、第３の主面２１０ａ、および第４の主面２２０ａに垂直な方向である。第１の半導体層１１０および第１の配線層１２０は、互いに接触する。第１の主面１１０ａおよび第２の主面１２０ａは、第１の半導体基板１００の表面を構成する複数の面のうち相対的に広い面である。
　第１の領域Ａ１は、第１の半導体基板１００の中心を含む。第１の領域Ａ１は、画素を含む画素回路領域を構成する。第２の領域Ａ２は、第１の領域Ａ１の周囲に配置されている。第２の領域Ａ２は、周辺回路領域を構成する。第１の領域Ａ１および第２の領域Ａ２は、第１の主面１１０ａと第２の主面１２０ａとの一部を含む。
　第１の半導体層１１０は、半導体材料で構成されている。例えば、半導体材料は、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）の少なくとも１つである。第１の半導体層１１０は、第１の主面１１０ａを有する。
　第１の半導体層１１０は、複数の光電変換素子１１１（フォトダイオード）および複数の第１の周辺回路１１２を有する。図１および図２において、代表として１つの光電変換素子１１１の符号が示されている。
　光電変換素子１１１は、画素を構成する。光電変換素子１１１は、第１の領域Ａ１に配置されている。例えば、光電変換素子１１１は、第１の半導体層１１０を構成する半導体材料とは不純物濃度が異なる半導体材料で構成されている。光電変換素子１１１は、光電変換素子１１１に入射した光を信号に変換する。例えば、第１の周辺回路１１２は、垂直駆動回路、水平駆動回路、信号処理回路、および出力回路などの回路である。信号処理回路は、ＣＤＳ回路、Ａ／Ｄ変換回路、および増幅回路などの回路を含んでもよい。また、信号処理回路は、デジタル信号処理回路も含んでもよい。第１の周辺回路１１２は、第２の領域Ａ２に配置されている。
　第１の配線層１２０は、第１の半導体層１１０に対して方向Ｄｒ１に積層されている。第１の配線層１２０は、第２の主面１２０ａを有する。第２の主面１２０ａは、接続層３００と接触する。第１の主面１１０ａおよび第２の主面１２０ａは、互いに反対方向を向く。
　第１の配線層１２０は、複数の第１の配線１２１、複数の第１のビア１２２、および第１の層間絶縁膜１２３を有する。図２において、代表として１つの第１の配線１２１および１つの第１のビア１２２の符号が示されている。
　第１の配線１２１および第１のビア１２２は、第１の導電材料で構成されている。例えば、第１の導電材料は、アルミニウム（Ａｌ）および銅（Ｃｕ）などの金属である。第１の配線１２１および第１のビア１２２が、互いに異なる導電材料で構成されてもよい。第１の配線１２１は、配線パターンが形成された薄膜である。第１の配線１２１は、光電変換素子１１１によって生成された信号を伝送する。１層のみの第１の配線１２１が配置されてもよいし、複数層の第１の配線１２１が配置されてもよい。図１および図２に示す例では、３層の第１の配線１２１が配置されている。
　第１のビア１２２は、異なる層の第１の配線１２１を接続する。第１の配線層１２０において、第１の配線１２１および第１のビア１２２以外の部分は、第１の層間絶縁膜１２３で構成されている。第１の層間絶縁膜１２３は、絶縁材料で構成されている。例えば、絶縁材料は、二酸化珪素（ＳｉＯ２）である。
　遮光膜１３０は、第１の主面１１０ａに配置されている。遮光膜１３０は、少なくとも第２の領域Ａ２に配置されている。図１および図２において、遮光膜１３０は第１の領域Ａ１にも配置されている。遮光膜１３０は、薄膜である。第１の領域Ａ１に配置された遮光膜１３０の部分は、貫通孔を有する。遮光膜１３０は、遮光性を有する材料で構成されている。例えば、遮光膜１３０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびタングステン（Ｗ）などの金属で構成されている。第１の主面１１０ａに垂直な方向Ｄｒ１に第１の半導体基板１００を見たときに遮光膜１３０は、第１の周辺回路１１２の全てと重なる。遮光膜１３０は、第１の周辺回路１１２に光が照射されないように遮光する。
　図１および図２において、第１の半導体基板１００は、２つの層を有する。第１の半導体基板１００は、１つの層のみを有してもよい。あるいは、第１の半導体基板１００は、３つ以上の層を有してもよい。
　第２の半導体基板２００は、第２の配線層２１０および第２の半導体層２２０を有する。第２の配線層２１０および第２の半導体層２２０は、方向Ｄｒ１に積層されている。第２の配線層２１０および第２の半導体層２２０は、互いに接触する。第３の主面２１０ａおよび第４の主面２２０ａは、第２の半導体基板２００の表面を構成する複数の面のうち相対的に広い面である。
　第３の領域Ａ３は、第２の半導体基板２００の中心を含む。第３の領域Ａ３は、画素回路領域を構成する。第４の領域Ａ４は、第３の領域Ａ３の周囲に配置されている。第４の領域Ａ４は、周辺回路領域を構成する。第３の領域Ａ３および第４の領域Ａ４は、第１の主面１１０ａと第２の主面１２０ａとの一部を含む。
　第２の配線層２１０は、第３の主面２１０ａを有する。第３の主面２１０ａは、接続層３００と接触する。第２の配線層２１０は、複数の第２の配線２１１、複数の第２のビア２１２、および第２の層間絶縁膜２１３を有する。図２において、代表として１つの第２の配線２１１および１つの第２のビア２１２の符号が示されている。
　第２の配線２１１および第２のビア２１２は、第１の導電材料で構成されている。第２の配線２１１および第２のビア２１２が、互いに異なる導電材料で構成されてもよい。第２の配線２１１は、配線パターンが形成された薄膜である。第２の配線２１１は、第１の半導体基板１００から出力された信号を伝送する。１層のみの第２の配線２１１が配置されてもよいし、複数層の第２の配線２１１が配置されてもよい。図１および図２に示す例では、３層の第２の配線２１１が配置されている。
　第２のビア２１２は、異なる層の第２の配線２１１を接続する。第２の配線層２１０において、第２の配線２１１および第２のビア２１２以外の部分は、第２の層間絶縁膜２１３で構成されている。第２の層間絶縁膜２１３は、絶縁材料で構成されている。
　第２の半導体層２２０は、第２の配線層２１０に対して方向Ｄｒ１に積層されている。第２の半導体層２２０は、半導体材料で構成されている。第２の半導体層２２０は、第４の主面２２０ａを有する。第３の主面２１０ａおよび第４の主面２２０ａは、互いに反対方向を向く。
　第２の半導体層２２０は、複数の第２の周辺回路２２１を有する。例えば、第２の周辺回路２２１は、垂直駆動回路、水平駆動回路、信号処理回路、および出力回路などの回路である。第２の周辺回路２２１は、第４の領域Ａ４に配置されている。
　図１および図２において、第２の半導体基板２００は、２つの層を有する。第２の半導体基板２００は、１つの層のみを有してもよい。あるいは、第２の半導体基板２００は、３つ以上の層を有してもよい。
　接続層３００は、第１の半導体基板１００と第２の半導体基板２００との間に配置されている。接続層３００は、第１の接続電極３１０、第２の接続電極３２０、および樹脂層３３０を有する。図２において、代表として１つの第１の接続電極３１０および１つの第２の接続電極３２０の符号が示されている。
　第１の接続電極３１０は、第１の領域Ａ１および第３の領域Ａ３の間に配置されている。第１の接続電極３１０は、第１の下地電極３１１、第２の下地電極３１２、および第１のバンプ電極３１３を有する。第１の下地電極３１１、第２の下地電極３１２、および第１のバンプ電極３１３は、第２の導電材料で構成されている。例えば、第２の導電材料は、金（Ａｕ）、アルミニウム（Ａｌ）、および銅（Ｃｕ）などの金属である。
　第１の下地電極３１１および第２の下地電極３１２は、薄膜である。第１の下地電極３１１は、第２の主面１２０ａにおいて第１のビア１２２と接触する。このため、第１の下地電極３１１は、第１の半導体基板１００と電気的に接続されている。第２の下地電極３１２は、第３の主面２１０ａにおいて第２のビア２１２と接触する。このため、第２の下地電極３１２は、第２の半導体基板２００と電気的に接続されている。第１のバンプ電極３１３は柱状または球状である。第１のバンプ電極３１３は、第１の下地電極３１１と第２の下地電極３１２との間に配置されている。第１のバンプ電極３１３は、第１の下地電極３１１および第２の下地電極３１２と接触する。第１の下地電極３１１、第２の下地電極３１２、および第１のバンプ電極３１３は、第１の半導体基板１００と第２の半導体基板２００とを電気的に接続する。第１の下地電極３１１、第２の下地電極３１２、および第１のバンプ電極３１３は、第１の半導体基板１００から出力された信号を第２の半導体基板２００に転送する。
　第２の接続電極３２０は、第２の領域Ａ２および第４の領域Ａ４の間に配置されている。第２の接続電極３２０は、第３の下地電極３２１、第４の下地電極３２２、および第２のバンプ電極３２３を有する。第３の下地電極３２１、第４の下地電極３２２、および第２のバンプ電極３２３は、第２の導電材料で構成されている。
　第３の下地電極３２１および第４の下地電極３２２は、薄膜である。第３の下地電極３２１は、第２の主面１２０ａにおいて第１のビア１２２と接触しない。このため、第３の下地電極３２１は、第１の半導体基板１００から電気的に絶縁されている。第４の下地電極３２２は、第３の主面２１０ａにおいて第２のビア２１２と接触しない。このため、第４の下地電極３２２は、第２の半導体基板２００から電気的に絶縁されている。例えば、第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２の面積は、複数の第３の下地電極３２１の面積の合計よりも大きい。第２のバンプ電極３２３は柱状または球状である。第２のバンプ電極３２３は、第３の下地電極３２１と第４の下地電極３２２との間に配置されている。第２のバンプ電極３２３は、第３の下地電極３２１および第４の下地電極３２２と接触する。第４の下地電極３２２は、第２の周辺回路２２１に光が照射されないように遮光する。
　例えば、第３の下地電極３２１、第４の下地電極３２２、および第２のバンプ電極３２３は、電気的にフローティングに設定される。第３の下地電極３２１および第４の下地電極３２２の少なくとも１つはグランドに接続されてもよい。例えば、第３の下地電極３２１および第４の下地電極３２２の少なくとも１つは、グランド用のパッド電極に接続されてもよい。パッド電極は、半導体装置１０と外部のパッケージとを接続するための電極である。第１の配線１２１および第２の配線２１１の少なくとも１つがグランド配線を含む場合、第３の下地電極３２１および第４の下地電極３２２の少なくとも１つは、グランド配線に接続されてもよい。
　接続層３００において、第１の接続電極３１０および第２の接続電極３２０以外の部分は、樹脂層３３０で構成されている。樹脂層３３０は、樹脂材料で構成されている。樹脂層３３０は、第１の半導体基板１００と第２の半導体基板２００とを接着する。第１の接続電極３１０と第２の接続電極３２０との間の空隙に樹脂層３３０が充填されている。
　カラーフィルタＣＦは、第１の主面１１０ａにおいて、遮光膜１３０に設けられた貫通孔と重なるように配置されている。マイクロレンズＭＬは、カラーフィルタＣＦに積層されている。
　半導体装置１０の光学的前方に配置された撮像レンズを通過した、被写体からの光がマイクロレンズＭＬに入射する。マイクロレンズＭＬは、撮像レンズを通過した光を結像する。カラーフィルタＣＦは、マイクロレンズＭＬに対応する領域に配置されている。つまり、カラーフィルタＣＦは、マイクロレンズＭＬを通過した光が通過する領域に配置されている。マイクロレンズＭＬを通過した光は、カラーフィルタＣＦに入射する。カラーフィルタＣＦは、特定の波長範囲の光を透過させる。
　カラーフィルタＣＦを透過した光は、第１の半導体層１１０に入射する。第１の半導体層１１０において光電変換素子１１１は、マイクロレンズＭＬに対応する領域に配置されている。つまり、光電変換素子１１１は、マイクロレンズＭＬを通過した光が通過する領域に配置されている。第１の半導体層１１０に入射した光は、光電変換素子１１１に入射する。光電変換素子１１１は、光電変換素子１１１に入射した光を信号に変換する。
　光電変換素子１１１から出力された信号は、第１の配線１２１と第１のビア１２２とによって接続層３００に転送される。接続層３００に転送された信号は、第１の接続電極３１０によって第２の半導体基板２００に転送される。
　第１の半導体基板１００は、第１の主面１１０ａおよび第２の主面１２０ａに接続された第１の側面１４０を有する。第２の半導体基板２００は、第３の主面２１０ａおよび第４の主面２２０ａに接続された第２の側面２３０を有する。第４の下地電極３２２の端部の位置は、第２の側面２３０と一致する。
　第１の側面１４０は第１の半導体基板１００の端面であり、かつ第２の側面２３０は第２の半導体基板２００の端面である。第１の側面１４０および第２の側面２３０は、半導体装置１０の側面を構成する。第１の側面１４０および第２の側面２３０の各々の面積は、第１の主面１１０ａ、第２の主面１２０ａ、第３の主面２１０ａ、および第４の主面２２０ａの各々の面積よりも小さい。第１の側面１４０および第２の側面２３０は、第１の主面１１０ａ、第２の主面１２０ａ、第３の主面２１０ａ、および第４の主面２２０ａにほぼ垂直である。第１の側面１４０および第２の側面２３０は、樹脂層３３０の側面と滑らかに接続されている。
　半導体装置１０の製造工程において、第１の側面１４０および第２の側面２３０は、ダイシングにより形成される。第１の側面１４０および第２の側面２３０は、１つの基板を複数のチップに分割する工程において形成された面である。図１において、第１の側面１４０および第２の側面２３０は、第１の半導体基板１００および第２の半導体基板２００の左端の位置にある面と、第１の半導体基板１００および第２の半導体基板２００の右端の位置にある面とを含む。第１の側面１４０および第２の側面２３０は、図１に示されていない２つの面を含む。２つの面は、図１における奥側の位置と手前側の位置とに配置されている。第２の領域Ａ２は、第１の側面１４０を含む。第４の領域Ａ４は、第２の側面２３０を含む。
　第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２は第２の側面２３０に接している。第４の下地電極３２２の端部の全ての位置は第２の側面２３０と一致する。つまり、第４の下地電極３２２の端部の全ては半導体装置１０の側面に露出している。第３の下地電極３２１の端部の全ては第１の側面１４０から離れている。第２の主面１２０ａに垂直な方向（方向Ｄｒ１に垂直な方向）に第１の半導体基板１００を見たときに第３の下地電極３２１は第１の側面１４０に接していない。つまり、第３の下地電極３２１は半導体装置１０の側面に露出していない。
　図３は、図２の線Ｂ１に示す位置における半導体装置１０の断面を示す。図３において、第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときの各要素の配列が示されている。つまり、図３において、第２の半導体基板２００の正面から第２の半導体基板２００を見たときの各要素の配列が示されている。図３に示すように、第２の半導体基板２００の第３の主面２１０ａは、第２の下地電極３１２、第４の下地電極３２２、および樹脂層３３０で覆われている。図３において、マイクロレンズＭＬおよび光電変換素子１１１の位置が破線で示されている。図３において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１との符号が示されている。図３において、光電変換素子１１１の一部およびマイクロレンズＭＬの一部は省略されている。図３において、代表として１つの第２の下地電極３１２の符号が示されている。図３において、第２の下地電極３１２の一部は省略されている。図３において、第２の周辺回路２２１の位置が破線で示されている。４つの第２の周辺回路２２１が配置されている。
　複数の光電変換素子１１１と複数のマイクロレンズＭＬとは、行列状に配置されている。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たとき、複数の光電変換素子１１１の各々は、複数のマイクロレンズＭＬのいずれか１つと重なる。１つの光電変換素子１１１と１つのマイクロレンズＭＬとが互いに対応する。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たとき、光電変換素子１１１の中心とマイクロレンズＭＬの中心とが一致する。複数の光電変換素子１１１と複数のマイクロレンズＭＬとは、画素回路領域に配置されている。画素回路領域は、第１の半導体基板１００の中央に配置されている。
　第２の下地電極３１２は、光電変換素子１１１およびマイクロレンズＭＬに対応する位置に配置されている。１つの第２の下地電極３１２が、複数の光電変換素子１１１および複数のマイクロレンズＭＬに対応する位置に配置されてもよい。
　第４の下地電極３２２は、画素回路領域を囲むように配置されている。つまり、第３の主面２１０ａに平行な断面において第４の下地電極３２２は、第３の領域Ａ３を囲むように配置されている。第４の下地電極３２２は、第２の下地電極３１２を囲むように配置されている。第４の下地電極３２２は、４つの第２の周辺回路２２１の全体と重なる。第２の半導体基板２００は、４つの第２の側面２３０を有する。第４の下地電極３２２の４つの端部は、４つの第２の側面２３０の各々と一致する。図３において、第４の下地電極３２２の外周の位置は、第２の側面２３０の位置と同一である。
　図４は、図１の線Ｂ２に示す位置における半導体装置１０の断面を示す。図４において、第１の主面１１０ａに垂直な方向Ｄｒ１に第１の半導体基板１００を見たときの各要素の配列が示されている。つまり、図４において、第１の半導体基板１００の正面から第１の半導体基板１００を見たときの各要素の配列が示されている。図４において、マイクロレンズＭＬの位置が破線で示されている。図４において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１との符号が示されている。図４において、光電変換素子１１１の一部およびマイクロレンズＭＬの一部は省略されている。図４に示すように、第２の領域Ａ２は第１の領域Ａ１を囲む。
　図５は、図１の線Ｂ３に示す位置における半導体装置１０の断面を示す。図５において、第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときの各要素の配列が示されている。つまり、図５において、第２の半導体基板２００の正面から第２の半導体基板２００を見たときの各要素の配列が示されている。図５において、マイクロレンズＭＬおよび光電変換素子１１１の位置が破線で示されている。図５において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１との符号が示されている。図５において、光電変換素子１１１の一部およびマイクロレンズＭＬの一部は省略されている。図５に示すように、第４の領域Ａ４は第３の領域Ａ３を囲む。
　第１の半導体層１１０において第１の周辺回路１１２が配置されていなくてもよい。第１の周辺回路１１２が配置されていない場合、第２の領域Ａ２における遮光膜１３０は配置されていなくてもよい。第４の主面２２０ａに第３の半導体基板が積層されてもよい。したがって、半導体装置１０は、３以上の半導体基板を有してもよい。
　図６から図１９を参照し、半導体装置１０の製造方法を説明する。図６から図１９は、半導体装置１０を構成する部分の断面を示している。図６から図１９において、１チップの断面が示されている。
　図６に示すように、第１の半導体基板１００が準備される。
　図７に示すように、第２の主面１２０ａにおいて第２の主面１２０ａを覆うように金属膜４００が形成される。
　図８に示すように、金属膜４００の表面においてレジスト膜４０１が形成される。具体的には、金属膜４００を覆うようにレジスト膜４０１が形成された後、フォトリソグラフィによってレジスト膜４０１にパターンが形成される。レジスト膜４０１において、第１の下地電極３１１および第３の下地電極３２１が形成される領域以外の領域におけるレジスト膜４０１が除去される。
　図９に示すように、第２の主面１２０ａにおいて第１の領域Ａ１に第１の下地電極３１１が形成され、かつ第２の主面１２０ａにおいて第２の領域Ａ２に第３の下地電極３２１が形成される（第１の工程）。具体的には、図８に示す構造において金属膜４００がエッチングされる。レジスト膜４０１はエッチングのマスクとして機能する。金属膜４００のエッチングにおいて、金属膜４００のうちレジスト膜４０１で覆われた部分以外の部分が除去される。これにより、第１の下地電極３１１および第３の下地電極３２１が同時に形成される。金属膜４００のエッチングによって第２の主面１２０ａの一部が露出する。その後、レジスト膜４０１が除去される。これにより、第１の下地電極３１１および第３の下地電極３２１の表面が露出する。
　図１０に示すように、第２の半導体基板２００が準備される。
　図１１に示すように、第３の主面２１０ａにおいて第３の主面２１０ａを覆うように金属膜４０２が形成される。
　図１２に示すように、金属膜４０２の表面においてレジスト膜４０３が形成される。具体的には、金属膜４０２を覆うようにレジスト膜４０３が形成された後、フォトリソグラフィによってレジスト膜４０３にパターンが形成される。レジスト膜４０３において、第２の下地電極３１２および第４の下地電極３２２が形成される領域以外の領域におけるレジスト膜４０３が除去される。
　図１３に示すように、第３の主面２１０ａにおいて第３の領域Ａ３に第２の下地電極３１２が形成され、かつ第３の主面２１０ａにおいて第４の領域Ａ４に第４の下地電極３２２が形成される（第２の工程）。具体的には、図１２に示す構造において金属膜４０２がエッチングされる。レジスト膜４０３はエッチングのマスクとして機能する。金属膜４０２のエッチングにおいて、金属膜４０２のうちレジスト膜４０３で覆われた部分以外の部分が除去される。これにより、第２の下地電極３１２および第４の下地電極３２２が同時に形成される。金属膜４０２のエッチングによって第３の主面２１０ａの一部が露出する。その後、レジスト膜４０３が除去される。これにより、第２の下地電極３１２および第４の下地電極３２２の表面が露出する。前述したように、第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２は第２の周辺回路２２１の全体と重なる。
　図６から図９に示す工程の組合せと図１０から図１３に示す工程の組合せとの時間的な関係は任意である。したがって、図６から図９に示す工程の組合せと図１０から図１３に示す工程の組合せとのどちらが先に行われてもよい。
　図１４に示すように、第２の下地電極３１２に第１のバンプ電極３１３が形成され、かつ第４の下地電極３２２に第２のバンプ電極３２３が形成される（第３の工程および第４の工程）。例えば、メッキ法により第１のバンプ電極３１３および第２のバンプ電極３２３が同時に形成される。
　第１の下地電極３１１に第１のバンプ電極３１３が形成され、かつ第３の下地電極３２１に第２のバンプ電極３２３が形成されてもよい。したがって、第１の下地電極３１１と第２の下地電極３１２とのいずれか１つに第１のバンプ電極３１３が形成される。また、第３の下地電極３２１と第４の下地電極３２２とのいずれか１つに第２のバンプ電極３２３が形成される。第１の下地電極３１１に第１のバンプ電極３１３が形成される場合、第３の下地電極３２１に第２のバンプ電極３２３が形成される。第２の下地電極３１２に第１のバンプ電極３１３が形成される場合、第４の下地電極３２２に第２のバンプ電極３２３が形成される。
　図１５に示すように、第３の主面２１０ａが第２の主面１２０ａと対向するように第１の半導体基板１００および第２の半導体基板２００が配置される。その状態で第１のバンプ電極３１３が第１の下地電極３１１に接続され、かつ第２のバンプ電極３２３が第３の下地電極３２１に接続される（第５の工程）。このとき、圧力と熱が第１の半導体基板１００および第２の半導体基板２００に加えられる。これにより、第１の半導体基板１００および第２の半導体基板２００が接合される。
　前述したように第１の下地電極３１１に第１のバンプ電極３１３が形成され、かつ第３の下地電極３２１に第２のバンプ電極３２３が形成されてもよい。その場合、第１のバンプ電極３１３が第２の下地電極３１２に接続され、かつ第２のバンプ電極３２３が第４の下地電極３２２に接続される。したがって、上記の工程において、第１のバンプ電極３１３は第１の下地電極３１１と第２の下地電極３１２とのいずれか１つに接続され、かつ第２のバンプ電極３２３は第３の下地電極３２１と第４の下地電極３２２とのいずれか１つに接続される。第１の下地電極３１１および第２の下地電極３１２のうち第１のバンプ電極３１３が接続されていない電極に第１のバンプ電極３１３が接続される。第３の下地電極３２１および第４の下地電極３２２のうち第２のバンプ電極３２３が接続されていない電極に第２のバンプ電極３２３が接続される。
　図１６に示すように、第２の主面１２０ａと第３の主面２１０ａとの間に樹脂が注入される。これにより、樹脂層３３０が形成され、かつ第１の半導体基板１００と第２の半導体基板２００とが接着される。
　図１７に示すように、第１の主面１１０ａが削られることにより第１の半導体基板１００が薄くなる（第６の工程）。第６の工程が行われた後の第１の半導体基板１００の厚さＴ２（図１７）は、第６の工程が行われる前の第１の半導体基板１００の厚さＴ１（図１６）よりも小さい。
　図１８に示すように、第１の主面１１０ａにおいて遮光膜１３０が形成される。具体的には、第１の主面１１０ａにおいて第１の主面１１０ａを覆うように、遮光膜１３０を構成する金属膜が形成される。その金属膜を覆うようにレジスト膜が形成された後、フォトリソグラフィによってそのレジスト膜にパターンが形成される。そのレジスト膜において、遮光膜１３０が形成される領域以外の領域におけるレジスト膜が除去される。その後、金属膜がエッチングされる。これにより、遮光膜１３０が形成される。その後、レジスト膜が除去される。
　図１９に示すように、カラーフィルタＣＦおよびマイクロレンズＭＬが順に形成される。その後、ダイシングラインＤＬ１においてダイシングが行われる。ダイシングラインＤＬ１は、半導体装置１０を構成する各チップの境界位置に設定される。ダイシングにより１つのウェハから複数の半導体装置１０が形成される。ダイシングにより、第１の側面１４０および第２の側面２３０が形成される。
　本発明の各態様の半導体装置は、第１の周辺回路１１２、遮光膜１３０、樹脂層３３０、カラーフィルタＣＦ、およびマイクロレンズＭＬの少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の半導体装置の製造方法は、上記の第１から第６の工程以外の工程を有していなくてもよい。
　第１の実施形態の半導体装置１０において、第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２は、第２の周辺回路２２１の全てと重なる。つまり、第４の下地電極３２２は第２の周辺回路２２１を遮光する。遮光のための第２の配線２１１を配置する必要がないので、ＣＭＰにより第２の配線層２１０を平坦化する必要がない。したがって、第１のバンプ電極３１３と第２のバンプ電極３２３とで高さの差が発生しにくい。その結果、半導体装置１０は、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
　遮光のための第２の配線２１１を配置する必要がない。このため、第４の領域Ａ４における第２の配線２１１のパターンが制限されにくい。
　第１の実施形態の半導体装置１０において、第４の下地電極３２２は半導体装置１０の側面に露出している。これにより、半導体装置１０の放熱効果が高まる。
　（第１の実施形態の第１の変形例）
　図２０および図２１は、本発明の第１の実施形態の第１の変形例の半導体装置１１の構成を示す。図２０および図２１において、半導体装置１１の断面が示されている。図２１は、半導体装置１１の一部を拡大した図である。図２０および図２１に示す構成について、図１および図２に示す構成と異なる点を説明する。
　半導体装置１１において、図１に示す第１の半導体基板１００は第１の半導体基板１０１に変更される。第１の半導体基板１０１において、図１に示す第１の半導体層１１０は第１の半導体層１１３に変更され、かつ図１に示す第１の配線層１２０は第１の配線層１２４に変更される。
　第１の半導体層１１３において、図１に示す第１の主面１１０ａは第１の主面１１３ａに変更される。第１の半導体層１１３は、第２の領域Ａ２に形成された貫通孔１１４を有する。貫通孔１１４は、第１の半導体層１１３を貫通する。貫通孔１１４において、第１の配線層１２４が露出している。第１の半導体層１１３においてその他の部分は、図１に示す第１の半導体層１１０と同様に構成されている。
　第１の配線層１２４において、図１に示す第２の主面１２０ａは第２の主面１２４ａに変更される。第１の配線層１２４において、第１の配線１２１および第１のビア１２２のパターンは、図１に示す第１の配線層１２０における各パターンと異なる。貫通孔１１４において、第１の配線１２１が露出している。貫通孔１１４に露出した第１の配線１２１は、半導体装置１１と外部のパッケージとを電気的に接続するためのパッド電極を構成する。第１の配線層１２４においてその他の部分は、図１に示す第１の配線層１２０と同様に構成されている。
　半導体装置１１において、図１に示す接続層３００は接続層３０１に変更される。接続層３０１は、第３の接続電極３４０を有する。図２１において、代表として１つの第３の接続電極３４０の符号が示されている。第３の接続電極３４０は、第２の領域Ａ２および第４の領域Ａ４の間に配置されている。第３の接続電極３４０は、第２の接続電極３２０よりも外側に配置されている。第３の接続電極３４０は、第５の下地電極３４１、第６の下地電極３４２、および第３のバンプ電極３４３を有する。第５の下地電極３４１、第６の下地電極３４２、および第３のバンプ電極３４３は、第２の導電材料で構成されている。
　第５の下地電極３４１および第６の下地電極３４２は、薄膜である。第５の下地電極３４１は、第２の主面１２４ａにおいて第１のビア１２２と接触する。このため、第５の下地電極３４１は、第１の半導体基板１０１と電気的に接続されている。第６の下地電極３４２は、第３の主面２１０ａにおいて第２のビア２１２と接触する。このため、第６の下地電極３４２は、第２の半導体基板２００と電気的に接続されている。第３のバンプ電極３４３は柱状または球状である。第３のバンプ電極３４３は、第５の下地電極３４１と第６の下地電極３４２との間に配置されている。第３のバンプ電極３４３は、第５の下地電極３４１および第６の下地電極３４２と接触する。
　樹脂層３３０において、第４の下地電極３２２のパターンは、図１に示す第４の下地電極３２２のパターンと異なる。第４の下地電極３２２は第６の下地電極３４２と接触していない。つまり、第４の下地電極３２２は第６の下地電極３４２から電気的に絶縁されている。貫通孔１１４に露出した第１の配線１２１がグランド用のパッド電極を構成する場合、第４の下地電極３２２は、そのパッド電極に電気的に接続された第６の下地電極３４２に接続されてもよい。
　第３の接続電極３４０の外側にも第４の下地電極３２２が配置されている。図２０において、図示の都合により、第３の接続電極３４０の外側の部分は示されていない。接続層３０１においてその他の部分は、図１に示す接続層３００と同様に構成されている。
　上記以外の点について、図２０および図２１に示す構成は、図１および図２に示す構成と同様である。
　図２２は、図２１の線Ｂ４に示す位置における半導体装置１１の断面を示す。図２２に示す構成について、図３に示す構成と異なる点を説明する。
　図２２に示すように、第２の半導体基板２００の第３の主面２１０ａは、第２の下地電極３１２、第４の下地電極３２２、第６の下地電極３４２、および樹脂層３３０で覆われている。図２２において、代表として１つの第６の下地電極３４２の符号が示されている。図２２において、第６の下地電極３４２の一部は省略されている。第４の下地電極３２２において、外周に近い領域に複数の貫通孔が形成されている。その貫通孔の内部に第６の下地電極３４２が配置されている。
　上記以外の点について、図２２に示す構成は、図３に示す構成と同様である。
　上記のように、半導体装置１１は、パッド電極を有する。このため、半導体装置１１は、外部のパッケージと電気的に接続することができる。
　（第１の実施形態の第２の変形例）
　図２３は、本発明の第１の実施形態の第２の変形例の半導体装置１２の構成を示す。図２３において、半導体装置１２の断面が示されている。図２３に示す構成について、図１に示す構成と異なる点を説明する。
　半導体装置１２において、図１に示す第１の半導体基板１００は第１の半導体基板１０２に変更される。第１の半導体基板１０２において、図１に示す第１の配線層１２０は第１の配線層１２４に変更される。第１の配線層１２４の構成は、図２０および図２１に示す構成と同一である。
　半導体装置１２において、図１に示す第２の半導体基板２００は第２の半導体基板２０１に変更される。第２の半導体基板２０１において、図１に示す第２の半導体層２２０は第２の半導体層２２２に変更される。第２の半導体層２２２において、図１に示す第４の主面２２０ａは第４の主面２２２ａに変更される。第２の半導体層２２２は、貫通電極２２３（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）を有する。貫通電極２２３は、導電材料で構成されている。貫通電極２２３は、第２の半導体層２２２を貫通する。貫通電極２２３は、第２の配線２１１と接触する。貫通電極２２３は、第４の領域Ａ４に配置されている。第２の半導体層２２２においてその他の部分は、図１に示す第２の半導体層２２０と同様に構成されている。
　半導体装置１２は、半田バンプ５００を有する。半田バンプ５００は、第４の主面２２２ａに配置されている。半田バンプ５００は、貫通電極２２３と電気的に接続されている。貫通電極２２３は、第２の半導体基板２０１に入力された信号を、半田バンプ５００を介して外部のパッケージに転送する。半田バンプ５００は、外部のパッケージと電気的に接続されている。
　半導体装置１２において、図１に示す接続層３００は接続層３０１に変更される。接続層３０１は、図２０および図２１に示す接続層３０１と同一である。
　上記以外の点について、図２３に示す構成は、図１に示す構成と同様である。
　上記のように、半導体装置１２は、半田バンプ５００を有する。このため、半導体装置１２は、外部のパッケージと電気的に接続することができる。
　（第１の実施形態の第３の変形例）
　図２４は、本発明の第１の実施形態の第３の変形例の半導体装置１３の構成を示す。図２４において、半導体装置１３の断面が示されている。図２４に示す構成について、図１に示す構成と異なる点を説明する。
　半導体装置１３において、図１に示す第２の半導体基板２００は第２の半導体基板２０２に変更される。第２の半導体基板２０２は、ＦＳＩ型イメージセンサを構成する。第２の半導体基板２０２において、図１に示す第２の半導体層２２０は第２の半導体層２２４に変更される。第２の半導体層２２４において、図１に示す第４の主面２２０ａは第４の主面２２４ａに変更される。第２の半導体層２２４は、複数の光電変換素子２２５を有する。図２４において、代表として１つの光電変換素子２２５の符号が示されている。
　光電変換素子２２５は、画素を構成する。光電変換素子２２５は、第３の領域Ａ３に配置されている。例えば、光電変換素子２２５は、第２の半導体層２２４を構成する半導体材料とは不純物濃度が異なる半導体材料で構成されている。光電変換素子２２５は、光電変換素子２２５に入射した光を信号に変換する。
　例えば、光電変換素子２２５は、位相差オートフォーカスの画素として機能することができる。撮像装置は、半導体装置１３を有する。撮像装置は、光電変換素子２２５によって生成された信号に基づいて、撮像レンズの焦点位置に対する撮像対象の位置を推定することができる。撮像装置は、推定結果に応じて、撮像レンズの焦点位置を調整することができる。
　光電変換素子２２５は、特殊光に基づく信号を取得してもよい。例えば、特殊光は、蛍光である。医療現場では、カラー画像と蛍光画像とを用いた病変部の観察が行われている。例えば、励起光がインドシアニングリーン（ＩＣＧ）に照射され、かつ病変部からの蛍光が検出される。ＩＣＧは、蛍光物質である。ＩＣＧは、予め検査対象者の体内に投与される。ＩＣＧは、励起光によって赤外領域で励起され、かつ蛍光を発する。投与されたＩＣＧは、癌などの病変部に集積される。病変部から強い蛍光が発生するため、検査者は撮像された蛍光画像に基づいて病変部の有無を判断することができる。例えば、光電変換素子２２５と光電変換素子１１１との間に、蛍光のみを透過させるフィルタが配置される。光電変換素子２２５は、蛍光に基づく信号を生成する。
　特殊光は、狭帯域光であってもよい。血液中のヘモグロビンに吸収されやすい波長の光を血管に照射することにより、血管が強調された画像を取得することができる。例えば、青色の狭帯域光または緑色の狭帯域光が血管に照射される。例えば、光電変換素子２２５と光電変換素子１１１との間に狭帯域光のみを透過させるフィルタが配置される。光電変換素子２２５は、狭帯域光に基づく信号を生成する。
　上記以外の点について、図２４に示す構成は、図１に示す構成と同様である。
　上記のように、半導体装置１３は、複数の光電変換素子２２５を有する。このため、半導体装置１３は、光電変換素子１１１によって生成された信号と、光電変換素子２２５によって生成された信号とを得ることができる。
　（第２の実施形態）
　図２５および図２６は、本発明の第２の実施形態の半導体装置１４の構成を示す。図２５および図２６において、半導体装置１４の断面が示されている。図２５および図２６に示す構成について、図１および図２に示す構成と異なる点を説明する。
　第３の下地電極３２１のパターンは、図１に示す第３の下地電極３２１のパターンと異なる。第３の下地電極３２１の端部の位置は、第１の側面１４０と一致する。第２の主面１２０ａに垂直な方向（方向Ｄｒ１の反対方向）に第１の半導体基板１００を見たときに第３の下地電極３２１は第１の側面１４０に接している。第３の下地電極３２１の端部の全ての位置は第１の側面１４０と一致する。つまり、第３の下地電極３２１の端部の全ては半導体装置１４の側面に露出している。
　上記以外の点について、図２５および図２６に示す構成は、図１および図２に示す構成と同様である。
　図２７は、図２６の線Ｂ５に示す位置における半導体装置１４の断面を示す。図２７において、第２の主面１２０ａに垂直な方向（方向Ｄｒ１に垂直な方向）に第１の半導体基板１００を見たときの各要素の配列が示されている。つまり、図２７において、第１の半導体基板１００の正面から第１の半導体基板１００を見たときの各要素の配列が示されている。図２７に示すように、第１の半導体基板１００の第２の主面１２０ａは、第１の下地電極３１１、第３の下地電極３２１、および樹脂層３３０で覆われている。図２７において、マイクロレンズＭＬおよび光電変換素子１１１の位置が破線で示されている。図２７において、代表として１つのマイクロレンズＭＬと１つの光電変換素子１１１との符号が示されている。図２７において、光電変換素子１１１の一部およびマイクロレンズＭＬの一部は省略されている。図２７において、代表として１つの第１の下地電極３１１の符号が示されている。図２７において、第１の下地電極３１１の一部は省略されている。図２７において、第１の周辺回路１１２の位置が破線で示されている。４つの第１の周辺回路１１２が配置されている。
　第１の下地電極３１１は、光電変換素子１１１およびマイクロレンズＭＬに対応する位置に配置されている。１つの第１の下地電極３１１が、複数の光電変換素子１１１および複数のマイクロレンズＭＬに対応する位置に配置されてもよい。
　第３の下地電極３２１は、画素回路領域を囲むように配置されている。つまり、第２の主面１２０ａに平行な断面において第３の下地電極３２１は、第３の領域Ａ３を囲むように配置されている。第３の下地電極３２１は、第１の下地電極３１１を囲むように配置されている。第１の半導体基板１００は、４つの第１の側面１４０を有する。第３の下地電極３２１の４つの端部は、４つの第１の側面１４０の各々と一致する。図２７において、第３の下地電極３２１の外周の位置は、第１の側面１４０の位置と同一である。
　第２の実施形態の半導体装置１４は、第１の実施形態の半導体装置１０と同様に、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
　第２の実施形態の半導体装置１４において、第３の下地電極３２１は半導体装置１４の側面に露出している。これにより、半導体装置１４の放熱効果が高まる。
　（第３の実施形態）
　図２８は、本発明の第３の実施形態の半導体装置１５の構成を示す。図２８において、図２の線Ｂ１に示す位置と同様の位置における半導体装置１５の断面が示されている。図２８に示す構成について、図３に示す構成と異なる点を説明する。
　第４の下地電極３２２の端部のうち一部のみの位置が、第２の側面２３０と一致する。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２の一部のみが第２の側面２３０に接する。つまり、第４の下地電極３２２の端部のうち一部のみが半導体装置１５の側面に露出している。第４の下地電極３２２の端部のうち一部の外側に樹脂層３３０が配置されている。
　上記以外の点について、図２８に示す構成は、図３に示す構成と同様である。
　第３の下地電極３２１の端部の位置は、第１の側面１４０と一致する。例えば、第３の下地電極３２１の端部のうち一部のみの位置が、第１の側面１４０と一致する。あるいは、第３の下地電極３２１の端部の全ての位置は第１の側面１４０と一致する。第３の下地電極３２１の端部の全ては第１の側面１４０から離れていてもよい。
　第３の実施形態の半導体装置１５は、第１の実施形態の半導体装置１０と同様に、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
　第３の実施形態の半導体装置１５において、第４の下地電極３２２の端部のうち一部は半導体装置１５の側面に露出している。これにより、半導体装置１５の放熱効果が高まる。
　（第４の実施形態）
　図２９は、本発明の第４の実施形態の半導体装置１６の構成を示す。図２９において、図２の線Ｂ１に示す位置と同様の位置における半導体装置１６の断面が示されている。図２９に示す構成について、図３に示す構成と異なる点を説明する。
　第４の下地電極３２２の端部の全ては第２の側面２３０から離れている。第３の主面２１０ａに垂直な方向Ｄｒ１に第２の半導体基板２００を見たときに第４の下地電極３２２は第２の側面２３０に接していない。つまり、第４の下地電極３２２は半導体装置１６の側面に露出していない。第４の下地電極３２２の端部の外側に樹脂層３３０が配置されている。
　上記以外の点について、図２９に示す構成は、図３に示す構成と同様である。
　第３の下地電極３２１の端部の位置は、第１の側面１４０と一致する。例えば、第３の下地電極３２１の端部のうち一部のみの位置が、第１の側面１４０と一致する。あるいは、第３の下地電極３２１の端部の全ての位置は第１の側面１４０と一致する。第３の下地電極３２１の端部の全ては第１の側面１４０から離れていてもよい。
　第４の実施形態の半導体装置１６は、第１の実施形態の半導体装置１０と同様に、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　本発明の各実施形態によれば、半導体装置および半導体装置の製造方法は、複数の半導体基板の電気的な接続の歩留まりの低下を低減し、かつ周辺回路を遮光することができる。
　１０，１１，１２，１３，１４，１５，１６，１０１０　半導体装置
　１００，１０１，１０２，１１００　第１の半導体基板
　１１０，１１３，１１１０　第１の半導体層
　１１０ａ，１１３ａ　第１の主面
　１１１，２２５，１１１１　光電変換素子
　１１２，１１１２　第１の周辺回路
　１１４　貫通孔
　１２０，１２４，１１２０　第１の配線層
　１２０ａ，１２４ａ　第２の主面
　１２１，１１２１　第１の配線
　１２２，１１２２　第１のビア
　１２３，１１２３　第１の層間絶縁膜
　１３０，１１３０　遮光膜
　１４０　第１の側面
　２００，２０１，２０２，１２００　第２の半導体基板
　２１０，１２１０　第２の配線層
　２１０ａ　第３の主面
　２１１，１２１１　第２の配線
　２１２，１２１２　第２のビア
　２１３，１２１３　第２の層間絶縁膜
　２２０，２２２，２２４，１２２０　第２の半導体層
　２２０ａ，２２２ａ，２２４ａ　第４の主面
　２２１，１２２１　第２の周辺回路
　２２３　貫通電極
　２３０　第２の側面
　３００，３０１，１３００　接続層
　３１０　第１の接続電極
　３１１，１３１１　第１の下地電極
　３１２，１３１２　第２の下地電極
　３１３　第１のバンプ電極
　３２０　第２の接続電極
　３２１　第３の下地電極
　３２２　第４の下地電極
　３２３　第２のバンプ電極
　３３０，１３３０　樹脂層
　３４０　第３の接続電極
　３４１　第５の下地電極
　３４２　第６の下地電極
　３４３　第３のバンプ電極
　５００　半田バンプ
　１３１０　接続電極
　１３１３　バンプ電極

Claims (8)

  1. 　第１の半導体基板であって、第１の主面、第２の主面、第１の領域、および第２の領域を有し、前記第１の主面および前記第２の主面は互いに反対方向を向き、前記第１の領域は複数の光電変換素子を含み、前記第１の主面に垂直な方向に前記第１の半導体基板を見たときに前記第２の領域は前記第１の領域を囲む前記第１の半導体基板と、
    　第２の半導体基板であって、第３の主面、第４の主面、第３の領域、および第４の領域を有し、前記第３の主面および前記第４の主面は互いに反対方向を向き、前記第３の主面は前記第２の主面と対向し、前記第３の領域は前記第１の領域と対向し、前記第４の領域は周辺回路を含み、前記第４の領域は前記第２の領域と対向し、前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の領域は前記第３の領域を囲む前記第２の半導体基板と、
    　前記第２の主面において前記第１の領域に配置された第１の下地電極と、
    　前記第３の主面において前記第３の領域に配置された第２の下地電極と、
    　前記第１の下地電極と前記第２の下地電極との間に配置された第１のバンプ電極と、
    　前記第２の主面において前記第２の領域に配置された第３の下地電極と、
    　前記第３の主面において前記第４の領域に配置され、かつ前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記周辺回路の全てと重なる第４の下地電極と、
    　前記第３の下地電極と前記第４の下地電極との間に配置された第２のバンプ電極と、
    　を有する半導体装置。
  2. 　前記第１の半導体基板は、前記第１の主面および前記第２の主面に接続された第１の側面を有し、
    　前記第２の半導体基板は、前記第３の主面および前記第４の主面に接続された第２の側面を有し、
    　前記第４の下地電極の端部の位置は、前記第２の側面と一致する
    　請求項１に記載の半導体装置。
  3. 　前記第４の下地電極の端部のうち一部のみの位置は、前記第２の側面と一致する
    　請求項２に記載の半導体装置。
  4. 　前記第３の下地電極の端部のうち一部のみの位置は、前記第１の側面と一致する
    　請求項３に記載の半導体装置。
  5. 　前記第３の下地電極の端部の位置は、前記第１の側面と一致する
    　請求項２に記載の半導体装置。
  6. 　前記第１の半導体基板は、前記第１の主面および前記第２の主面に接続された第１の側面を有し、
    　前記第２の半導体基板は、前記第３の主面および前記第４の主面に接続された第２の側面を有し、
    　前記第４の下地電極の端部の全ては、前記第２の側面から離れている
    　請求項１に記載の半導体装置。
  7. 　前記第３の下地電極の端部の全ては、前記第１の側面から離れている
    　請求項６に記載の半導体装置。
  8. 　第１の半導体基板および第２の半導体基板を有する半導体装置の製造方法であって、
    　前記第１の半導体基板は、第１の主面、第２の主面、第１の領域、および第２の領域を有し、前記第１の主面および前記第２の主面は互いに反対方向を向き、前記第１の領域は複数の光電変換素子を含み、前記第１の主面に垂直な方向に前記第１の半導体基板を見たときに前記第２の領域は前記第１の領域を囲み、
    　第２の半導体基板は、第３の主面、第４の主面、第３の領域、および第４の領域を有し、前記第３の主面および前記第４の主面は互いに反対方向を向き、前記第３の主面は前記第２の主面と対向し、前記第３の領域は前記第１の領域と対向し、前記第４の領域は周辺回路を含み、前記第４の領域は前記第２の領域と対向し、前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の領域は前記第３の領域を囲み、
    　前記第２の主面において前記第１の領域に第１の下地電極を形成し、かつ前記第２の主面において前記第２の領域に第３の下地電極を形成する第１の工程と、
    　前記第３の主面において前記第３の領域に第２の下地電極を形成し、かつ前記第３の主面において前記第４の領域に第４の下地電極を形成する第２の工程であって、前記第３の主面に垂直な方向に前記第２の半導体基板を見たときに前記第４の下地電極は前記周辺回路の全体と重なる前記第２の工程と、
    　前記第１の下地電極と前記第２の下地電極とのいずれか１つに第１のバンプ電極を形成する第３の工程と、
    　前記第３の下地電極と前記第４の下地電極とのいずれか１つに第２のバンプ電極を形成する第４の工程と、
    　前記第３の主面が前記第２の主面と対向している状態で前記第１のバンプ電極を前記第１の下地電極と前記第２の下地電極とのいずれか１つに接続させ、かつ前記第２のバンプ電極を前記第３の下地電極と前記第４の下地電極とのいずれか１つに接続させる第５の工程と、
    　前記第１の主面を削ることにより前記第１の半導体基板を薄くする第６の工程と、
    　を有する半導体装置の製造方法。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005044861A (ja) * 2003-07-23 2005-02-17 Seiko Epson Corp 半導体装置、半導体装置の使用方法、半導体装置の製造方法および電子機器
JP2009283902A (ja) * 2008-04-25 2009-12-03 Panasonic Corp 光学デバイスとこれを備えた電子機器
JP2010098376A (ja) * 2008-10-14 2010-04-30 Olympus Corp 固体撮像装置
JP2011198862A (ja) * 2010-03-17 2011-10-06 Nikon Corp 固体撮像装置
JP2012033878A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置および固体撮像装置の製造方法
JP2012164870A (ja) * 2011-02-08 2012-08-30 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2013016963A (ja) * 2011-07-01 2013-01-24 Olympus Corp 固体撮像装置、固体撮像装置の制御方法、および撮像装置
JP2013021031A (ja) * 2011-07-07 2013-01-31 Sony Corp 固体撮像装置、電子機器
JP2013168623A (ja) * 2012-01-17 2013-08-29 Olympus Corp 固体撮像装置、撮像装置および固体撮像装置の製造方法
JP2013175540A (ja) * 2012-02-24 2013-09-05 Nikon Corp 固体撮像装置および固体撮像装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005044861A (ja) * 2003-07-23 2005-02-17 Seiko Epson Corp 半導体装置、半導体装置の使用方法、半導体装置の製造方法および電子機器
JP2009283902A (ja) * 2008-04-25 2009-12-03 Panasonic Corp 光学デバイスとこれを備えた電子機器
JP2010098376A (ja) * 2008-10-14 2010-04-30 Olympus Corp 固体撮像装置
JP2011198862A (ja) * 2010-03-17 2011-10-06 Nikon Corp 固体撮像装置
JP2012033878A (ja) * 2010-06-30 2012-02-16 Canon Inc 固体撮像装置および固体撮像装置の製造方法
JP2012164870A (ja) * 2011-02-08 2012-08-30 Sony Corp 固体撮像装置とその製造方法、及び電子機器
JP2013016963A (ja) * 2011-07-01 2013-01-24 Olympus Corp 固体撮像装置、固体撮像装置の制御方法、および撮像装置
JP2013021031A (ja) * 2011-07-07 2013-01-31 Sony Corp 固体撮像装置、電子機器
JP2013168623A (ja) * 2012-01-17 2013-08-29 Olympus Corp 固体撮像装置、撮像装置および固体撮像装置の製造方法
JP2013175540A (ja) * 2012-02-24 2013-09-05 Nikon Corp 固体撮像装置および固体撮像装置の製造方法

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