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WO2017110619A1 - マルチコアｃｐｕを有するパケット転送装置の制御装置及びコンピュータ可読記憶媒体 - Google Patents

マルチコアｃｐｕを有するパケット転送装置の制御装置及びコンピュータ可読記憶媒体 Download PDF

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WO2017110619A1
WO2017110619A1 PCT/JP2016/087229 JP2016087229W WO2017110619A1 WO 2017110619 A1 WO2017110619 A1 WO 2017110619A1 JP 2016087229 W JP2016087229 W JP 2016087229W WO 2017110619 A1 WO2017110619 A1 WO 2017110619A1
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cores
packet transfer
packet
computer
control device
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カリカ スクソブーン
林　通秋
正機 福嶋
修一 岡本
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]

Definitions

  • the present disclosure relates to a control technology for a packet transfer apparatus having a multi-core CPU.
  • an ordinary computer is used as a packet transfer device, not a device specially designed for packet transfer such as a router.
  • a computer used as a packet transfer apparatus is used not only for packet transfer but also for other applications. At this time, among the resources of the entire computer, it is necessary to appropriately set resources to be allocated for packet transfer.
  • Non-Patent Documents 1 and 2 disclose a method for estimating the maximum throughput when a computer is used as a packet transfer apparatus.
  • Non-Patent Documents 1 and 2 only disclose estimating the maximum throughput, and disclose how to allocate resources for packet transfer to a computer used as a packet transfer apparatus. is not.
  • a control device that determines the number of cores to be allocated to packet transfer processing among the cores of a computer having a multi-core CPU and performs control for configuring the computer includes: a target range of packet transfer throughput; And N (N is an integer of 2 or more) cores based on the number of reference cycles required for transfer processing of one reference packet when only one core is assigned to packet transfer processing.
  • the block diagram of the control apparatus by one Embodiment The flowchart of the process in the control apparatus by one Embodiment.
  • FIG. 1 is a configuration diagram of a control device 1 according to the present embodiment.
  • the control device 1 controls the packet transfer device 50.
  • the packet transfer device 50 is a computer including a multi-core CPU, and the control device 1 determines the number of CPU cores to be assigned to packet transfer processing based on the target throughput range set by the user.
  • the packet transfer apparatus 50 is configured so that the number of cores is used for packet transfer processing.
  • FIG. 2 is a flowchart of processing of the control device 1 in the present embodiment.
  • the user sets a target range for the maximum throughput and inputs it to the control device 1.
  • the resource allocation unit 12 holds this target range.
  • the resource allocation unit 12 sets the number N of cores used for packet transfer processing among the cores of the packet transfer apparatus 50 to an initial value.
  • the estimation unit 11 estimates the maximum throughput ⁇ . Details of the process for estimating the maximum throughput ⁇ will be described later.
  • the resource allocation unit 12 determines whether or not the estimated maximum throughput ⁇ is within the target range.
  • the resource allocation unit 12 determines whether the estimated maximum throughput ⁇ is larger or smaller than the target range. If the estimated maximum throughput ⁇ is larger than the target range, it means that the number of cores assigned to the packet transfer process is large. Therefore, in S15, the resource assignment unit 12 decreases N by 1 and performs the process from S12. repeat. On the other hand, if the estimated maximum throughput ⁇ is smaller than the target range, it means that the number of cores assigned to the packet transfer process is small. Therefore, in S16, the resource allocating unit 12 increases N by 1 from S12. Repeat the process. Further, in the determination of S13, when the estimated maximum throughput ⁇ is within the target range, the control device 1 ends the process.
  • the processing of FIG. 2 can be performed before or during operation of the packet transfer apparatus 50.
  • the processing of FIG. 2 is performed only once, the number of cores whose maximum throughput is within the target range is obtained, and the packet transfer apparatus can be operated with the obtained number of cores.
  • the process for obtaining the number of cores for which the maximum throughput is within the target range can be repeated. In that case, first, the process of FIG. 2 is performed as it is. For the second and subsequent times, S10 and S11 in FIG. 2 are omitted, and the processing from S12 is repeated.
  • Non-Patent Document 1 is based on the premise that the computer to be used is a single core, and when applied to a packet transfer apparatus 50 having a multi-core CPU which is the current mainstream, the estimation accuracy of the maximum throughput is degraded. To do.
  • Non-Patent Document 2 for example, in the case of a CPU having two cores, the maximum throughput can be accurately estimated. However, as the number of cores increases, the actual maximum throughput, the estimated maximum throughput, and The difference becomes larger. This is because the method of Non-Patent Document 2 assumes that all packets are affected by cache contention.
  • FIG. 3 is a diagram illustrating a cache configuration of the packet transfer apparatus 50 according to the present embodiment.
  • the number of cores assigned to packet transfer processing is N cores # 1 to #N, and all cores # 1 to #N share the same last level cache (LLC). It shall be.
  • a level 1 cache (L1) and a level 2 cache (L2) are provided corresponding to each core.
  • the packet transfer apparatus 50 uses the system memory as a cache. It should be noted that the time for accessing the system memory is very large compared to the time for accessing the cache.
  • the maximum throughput is limited by the interface speed and CPU speed.
  • the maximum throughput limited by the interface speed is referred to as S1
  • the maximum throughput limited by the CPU speed is referred to as S2.
  • the estimation unit 11 of the present embodiment obtains the maximum throughput S1 and the maximum throughput S2, respectively, and sets the smaller of the maximum throughput S1 and the maximum throughput S2 as the maximum throughput ⁇ of the packet transfer apparatus 50.
  • the maximum throughput S1 can be obtained by dividing the interface speed of the packet transfer apparatus 50 by the reference packet length. When the interface speeds of a plurality of interfaces are different, the minimum value is used.
  • the maximum throughput S2 when only one core is operating, the number of core cycles necessary to transfer one reference packet is C solo .
  • f the core speed (number of cycles per second).
  • this longer cycle number is represented by ⁇ .
  • h is a cache hit rate
  • ⁇ is a time required for accessing the system memory.
  • the first term of equation (1) corresponds to the number of cycles that increases when a cache miss occurs in LLC due to the operation of another core but a cache hit occurs in LLC when only one core is operating. To do.
  • the second term of the equation (1) corresponds to the number of cycles that increases due to a cache miss that increases by operating a plurality of cores.
  • u 1 to u N are% utilization ratios (Utilization) of the cores # 1 to #N.
  • the estimation part 11 calculates
  • the estimation unit 11 temporarily sets the number of cores to be assigned to packet transfer through the resource allocation unit 12, causes the test packet generation unit 13 to transmit the reference packet, and causes the test packet reception unit 14 to transmit the reference packet. To receive.
  • the maximum throughput ⁇ solo when only a single core is operating is measured.
  • the estimation unit 11 measures the CPU cycle C solo spent for transferring the reference packet and the cache hit rate h up to the last level cache (LLC) when only a single core is operating.
  • LLC last level cache
  • sudo ocount -s --events cpl_cycles: ring0, cpl_cycles: ring123 Similarly, h can be obtained by the following command line.
  • sudo ocount -s -events mem_uops_retired: all_loads, mem_load_uops_retired: l1_hit, mem_load_uops_retired: l2_hit, mem_load_uops_retired: l3_hit
  • the estimation unit 11 returns the number of cores allocated to packet transfer to the original number via the resource allocation unit 12. Thereafter, the estimation unit 11 measures the delay amount ⁇ for access to the system memory.
  • the delay amount ⁇ can be obtained from the following command line. $ taskset 0x1 ./lat_mem_rd -N 1 -P 1 4096k 512 Further, the estimation unit 11 measures the% CPU utilization u 1 to u N of each core and the overall% CPU utilization u all . These% CPU utilization rates can be obtained from the following command line. $ mpstat -P ALL
  • the estimation unit 11 obtains the probability pi according to the equation (2) based on the% usage rate of each core. Further, an increase ⁇ in the number of cycles necessary for transferring one packet by operating N cores is obtained by Expression (1). Then, based on Expression (3), the maximum throughput S2 is obtained.
  • u 1 to u N and u all may be 1.
  • the number of cores having the maximum throughput within the target range can be appropriately set, and the remaining cores can be allocated to other processes.
  • an interface mounted on a computer used as the packet transfer apparatus 50 is selected so that the maximum throughput S1 is larger than the target range. That is, normally, the maximum throughput ⁇ is limited by the maximum throughput S2, and is not limited by the maximum throughput S1. Therefore, the control device 1 can obtain only the maximum throughput S2 and set it as the maximum throughput ⁇ .
  • the control device can be realized by a program that causes a computer to operate as the control device.
  • These computer programs can be stored in a computer-readable storage medium or distributed via a network.

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Abstract

マルチコアＣＰＵを備えたコンピュータが有するコアの内、パケット転送処理に割り当てるコア数を決定して当該コンピュータを構成する制御を行う制御装置は、パケット転送のスループットの目標範囲を保持する保持手段と、１つのコアのみをパケット転送処理に割り当てたときに、１つの基準パケットの転送処理に必要な基準サイクル数に基づき、Ｎ個（Ｎは２以上の整数）のコアをパケット転送処理に割り当てたときの最大スループットを推定する推定手段と、前記最大スループットが前記目標範囲内になるＮの数を求め、前記求めた数のコアがパケット転送処理に割り当てられる様に前記コンピュータを制御する割り当て手段と、を備えている。

Description

マルチコアＣＰＵを有するパケット転送装置の制御装置及びコンピュータ可読記憶媒体
　本開示は、マルチコアＣＰＵを有するパケット転送装置の制御技術に関する。
　現在、ルータといった、パケット転送に特化して設計された装置ではなく、通常のコンピュータをパケット転送装置として使用することが行われている。また、パケット転送装置として使用するコンピュータを、パケットの転送のみに使用するのではなく、その他のアプリケーションのために使用することも行われている。この際、コンピュータ全体のリソースの内、パケットの転送に割り当てるべきリソースを適切に設定する必要がある。
　非特許文献１及び２は、コンピュータをパケット転送装置として使用する場合における、最大スループットを推定する方法を開示している。
Ｓ．Ｇａｌｌｅｎｍｕｌｌｅｒ，ｅｔ　ａｌ．，"Ｃｏｍｐａｒｉｓｏｎ　ｏｆ　ｆｒａｍｅｗｏｒｋｓ　ｆｏｒ　ｈｉｇｈ　ｐｅｒｆｏｒｍａｎｃｅ　ｐａｃｋｅｔ　ＩＯ"，ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＣＭ　ＡＮＣＳ　２０１５ Ｍ．Ｄｏｂｒｅｓｃｕ，ｅｔ　ａｌ．，"Ｔｏｗａｒｄ　ｐｒｅｄｉｃｔａｂｌｅ　ｐｅｒｆｏｒｍａｎｃｅ　ｉｎ　ｓｏｆｔｗａｒｅ　ｐａｃｋｅｔ・ｐｒｏｃｅｓｓｉｎｇ　ｐｌａｔｆｏｒｍｓ，ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＵＳＥＮＩＸ　ＮＳＩＤ'１２，２０１２
　非特許文献１及び２の方法は、最大スループットを推定することを開示するのみであり、パケット転送装置として使用するコンピュータに対して、パケット転送のためのリソースをどの様に割り当てるかを開示するものではない。
　本発明の一側面によると、マルチコアＣＰＵを備えたコンピュータが有するコアの内、パケット転送処理に割り当てるコア数を決定して当該コンピュータを構成する制御を行う制御装置は、パケット転送のスループットの目標範囲を保持する保持手段と、１つのコアのみをパケット転送処理に割り当てたときに、１つの基準パケットの転送処理に必要な基準サイクル数に基づき、Ｎ個（Ｎは２以上の整数）のコアをパケット転送処理に割り当てたときの最大スループットを推定する推定手段と、前記最大スループットが前記目標範囲内になるＮの数を求め、前記求めた数のコアがパケット転送処理に割り当てられる様に前記コンピュータを制御する割り当て手段と、を備えていることを特徴とする。
　本発明のその他の特徴及び利点は、添付図面を参照とした以下の説明により明らかになるであろう。なお、添付図面においては、同じ若しくは同様の構成には、同じ参照番号を付す。
一実施形態による制御装置の構成図。 一実施形態による制御装置での処理のフローチャート。 一実施形態によるパケット転送装置として使用するコンピュータのキャッシュ構成を示す図。
　以下、本発明の例示的な実施形態について図面を参照して説明する。なお、以下の実施形態は例示であり、本発明を実施形態の内容に限定するものではない。また、以下の各図においては、実施形態の説明に必要ではない構成要素については図から省略する。
　図１は、本実施形態による制御装置１の構成図である。制御装置１は、パケット転送装置５０を制御する。本実施形態において、パケット転送装置５０は、マルチコアＣＰＵを備えたコンピュータであり、制御装置１は、ユーザが設定するスループットの目標範囲に基づきパケットの転送処理に割り当てるＣＰＵコア数を決定し、決定したコア数がパケット転送処理に使用される様にパケット転送装置５０を構成する。
　図２は、本実施形態における制御装置１の処理のフローチャートである。Ｓ１０で、ユーザは、最大スループットの目標範囲を設定して制御装置１に入力する。リソース割当部１２は、この目標範囲を保持する。Ｓ１１で、リソース割当部１２は、パケット転送装置５０が有するコアの内のパケット転送処理に使用するコア数Ｎを、初期値に設定する。推定部１１は、Ｓ１２で、最大スループットλを推定する。なお、最大スループットλの推定処理の詳細は後述する。Ｓ１３で、リソース割当部１２は、推定した最大スループットλが目標範囲内であるかを判定する。目標範囲内になければ、Ｓ１４で、リソース割当部１２は、推定した最大スループットλが目標範囲より大きいのか小さいのかを判定する。推定した最大スループットλが目標範囲より大きいことは、パケット転送処理に割り当てたコア数が多いことを意味するため、リソース割当部１２は、Ｓ１５で、Ｎを１だけ減少させ、Ｓ１２からの処理を繰り返す。一方、推定した最大スループットλが目標範囲より小さいことは、パケット転送処理に割り当てたコア数が少ないことを意味するため、リソース割当部１２は、Ｓ１６で、Ｎを１だけ増加させ、Ｓ１２からの処理を繰り返す。また、Ｓ１３の判定において、推定した最大スループットλが目標範囲内にあると、制御装置１は処理を終了する。
　なお、図２の処理は、パケット転送装置５０の稼働前に行うことも、稼働中に行うこともできる。稼働前に行う場合には、例えば、図２の処理を１回だけ行い、最大スループットが目標範囲内となるコア数を求め、求めたコア数でパケット転送装置を稼働させることができる。また、稼働中に行う場合には、最大スループットが目標範囲内となるコア数を求める処理を繰り返し行うことができる。その場合、最初は、図２の処理をそのまま行う。そして、２回目以降については、図２のＳ１０及びＳ１１は省略して、Ｓ１２の処理から繰り返す。なお、繰り返し行う場合には、Ｓ１３で"Ｙｅｓ"となると、直ちに、Ｓ１２の処理を開始するのではなく、所定の待機時間だけ待機した後、Ｓ１２の処理を開始する構成とすることができる。また、パケット転送装置の稼働中の間、常に、図２の処理を繰り返すのではなく、所定回数だけ繰り返す構成とすることもできる。
　続いて、Ｓ１２における最大スループットの推定処理について説明する。Ｓ１２における最大スループットの推定には、例えば、非特許文献１や２に記載の公知の方法を使用することができる。しかしながら、非特許文献１は、使用するコンピュータがシングルコアであることを前提とするものであり、現在の主流であるマルチコアＣＰＵを備えたパケット転送装置５０に適用すると、最大スループットの推定精度が劣化する。また、非特許文献２は、例えば、２つのコアを備えたＣＰＵの場合には精度良く最大スループットの推定を行うことができるが、コア数が増加すると実際の最大スループットと、推定した最大スループットとの差が大きくなる。これは、非特許文献２の方法においては、総てのパケットがキャッシュ競合の影響を受けることを前提としているためである。
　したがって、以下に述べる、より精度の高い最大スループットの推定方法を使用することができる。図３は、本実施形態によるパケット転送装置５０のキャシュ構成を示す図である。本実施形態では、パケット転送処理に割り当てられたコア数がコア＃１～コア＃ＮのＮ個であるものとし、総てのコア＃１～＃Ｎが同じ、ラストレベルキャッシュ（ＬＬＣ）を共有するものとする。なお、レベル１キャッシュ（Ｌ１）と、レベル２キャッシュ（Ｌ２）は、各コアに対応して設けられている。さらに、各キャッシュが利用できない場合、パケット転送装置５０は、システムメモリをキャッシュとして使用する。なお、システムメモリにアクセスする時間は、キャッシュにアクセスする時間と比較して非常に大きな値となる。
　最大スループットは、インタフェース速度と、ＣＰＵ速度により制限される。以下では、インタフェース速度で制限される最大スループットをＳ１と呼び、ＣＰＵ速度により制限される最大スループットをＳ２と呼ぶものとする。本実施形態の推定部１１は、最大スループットＳ１及び最大スループットＳ２をそれぞれ求め、最大スループットＳ１及び最大スループットＳ２の小さい方を、パケット転送装置５０の最大スループットλとする。ここで、最大スループットＳ１については、パケット転送装置５０のインタフェース速度を、基準パケット長で除することにより求めることができる。なお、複数のインタフェースのインタフェース速度がそれぞれ異なる場合には、最小値を使用する。
　以下、最大スループットＳ２の算出方法について説明する。まず、１つのコアのみが動作しているときにおいて、１つの基準パケットを転送するのに必要なコアのサイクル数をＣｓｏｌｏとする。この場合、１つのコアのみを動作させるときの最大スループットλｓｏｌｏは、コア速度（１秒当たりのサイクル数）をｆとすると、λｓｏｌｏ＝ｆ／Ｃｓｏｌｏとなる。しかしながら、複数のコアを動作させると、キャッシュミスにより、システムメモリへのアクセスが生じる。つまり、複数のコアを動作させると、１つの基準パケットを転送するのに必要な時間は、１つのコアのみが動作しているときのサイクルＣｓｏｌｏより長くなる。以下では、この長くなるサイクル数をαとする。
　本実施形態において、推定部１１は、このαを
α＝（δｈｆ／λｓｏｌｏ）＋（δｈｆ／λｓｏｌｏ）（Ｎ－１／Ｎ）　　（１）
として求める。なお、ｈはキャッシュヒットレートであり、δはシステムメモリにアクセスする場合に必要な時間である。式（１）の第１項は、１つのコアのみを動作させているときにはＬＬＣでキャッシュヒットするが、他のコアを動作させたことによりＬＬＣでキャッシュミスとなることにより増加するサイクル数に対応する。また、式（１）の第２項は、複数のコアを動作させることにより増加するキャッシュミスにより増加するサイクル数に対応する。
　また、本実施形態では、各基準パケットの転送に必要なサイクル数がＣｓｏｌｏか（Ｃｓｏｌｏ＋α）のいずれかであるものとし、基準パケットがＣｓｏｌｏで転送される確率をｐとし、（Ｃｓｏｌｏ＋α）で転送される確率をｑ＝１－ｐとする。Ｎ個のＣＰＵコアは、同じ処理を行うため、ｐ＝１／Ｎで求めることができる。しかしながら、コアの利用率は１００％未満であるため、コアの％利用率で重み付けし、コア＃ｉ（ｉ＝１からＮの整数）において、基準パケットがＣｓｏｌｏで転送される確率ｐｉを、以下の式（２）で求める。
Figure JPOXMLDOC01-appb-M000001
 ここで、）ｕ１～ｕＮは、コア＃１～コア＃Ｎの％利用率（Ｕｔｉｌｉｚａｔｉｏｎ）である。そして、推定部１１は、最大スループットＳ２を以下の式（３）により求める。なお、ｕａｌｌは、ＣＰＵ全体の利用率である
Figure JPOXMLDOC01-appb-M000002
　以下では、最大スループットＳ２の算出のための処理の流れについて説明する。まず、推定部１１は、リソース割当部１２を介して、一時的にパケット転送に割り当てるコアの数を１つとし、試験パケット生成部１３に基準パケットを送信させ、試験パケット受信部１４に基準パケットを受信させる。これにより、単一コアのみが動作している場合における最大スループットλｓｏｌｏを測定する。また、推定部１１は、単一コアのみが動作している場合において基準パケットの転送に費やしたＣＰＵサイクルＣｓｏｌｏと、ラストレベルキャッシュ（ＬＬＣ）までのキャッシュヒットレートｈを測定する。なお、例えば、パケット転送装置５０がＬｉｎｕｘ（登録商標）　ＯＳであるものとすると、Ｃｓｏｌｏは、以下のコマンドラインにより取得できる。
sudo ocount -s --events=cpl_cycles:ring0,cpl_cycles:ring123 
同様に、ｈは、以下のコマンドラインにより取得できる。
sudo ocount -s -events=mem_uops_retired :all_loads, mem_load_uops_retired: l1_hit,mem_load_uops_retired: l2_hit,mem_load_uops_retired:l3_hit
　その後、推定部１１は、リソース割当部１２を介して、パケット転送に割り当てるコアを元の数に戻す。その後、推定部１１は、システムメモリへのアクセスに対する遅延量δを測定する。遅延量δは、以下のコマンドラインにより取得できる。
$ taskset 0x1 ./lat_mem_rd -N 1 -P 1 4096k 512
さらに、推定部１１は、各コアの％ＣＰＵ利用率（Ｕｔｉｌｉｚａｔｉｏｎ）ｕ１～ｕＮと、全体の％ＣＰＵ利用率ｕａｌｌを測定する。これら、％ＣＰＵ利用率は、以下のコマンドラインにより取得できる。
$ mpstat -P ALL
　推定部１１は、各コアの％利用率に基づき式（２）により確率ｐｉを求める。また、Ｎ個のコアを動作させることによる、１パケットの転送に必要なサイクルの増大量αを式（１）により求める。そして、式（３）に基づき、最大スループットＳ２を求める。
　なお、図２の処理をパケット転送装置の稼働前に行う場合には、各コアの％利用率を求めることはできない。この場合、ｕ１～ｕＮと、ｕａｌｌを１であるものとして行えば良い。
　以上、本実施形態によると、目標範囲内の最大スループットとするコア数を適切に設定でき、残りのコアを他の処理に割り当てることが可能にある。なお、通常、最大スループットＳ１が目標範囲より大きくなる様に、パケット転送装置５０として使用するコンピュータに実装するインタフェースは選択される。つまり、通常、最大スループットλは、最大スループットＳ２で制限され、最大スループットＳ１では制限されない。したがって、制御装置１は、最大スループットＳ２のみを求め、これを最大スループットλとすることができる。
　また、本発明による制御装置は、コンピュータを上記制御装置として動作させるプログラムにより実現することができる。これらコンピュータプログラムは、コンピュータが読み取り可能な記憶媒体に記憶されて、又は、ネットワーク経由で配布が可能なものである。
　本願は、２０１５年１２月２１日提出の日本国特許出願特願２０１５－２４８９６２を基礎として優先権を主張するものであり、その記載内容の全てを、ここに援用する。

Claims (7)

  1. 　マルチコアＣＰＵを備えたコンピュータが有するコアの内、パケット転送処理に割り当てるコア数を決定して当該コンピュータを構成する制御を行う制御装置であって、
    　パケット転送のスループットの目標範囲を保持する保持手段と、
    　１つのコアのみをパケット転送処理に割り当てたときに、１つの基準パケットの転送処理に必要な基準サイクル数に基づき、Ｎ個（Ｎは２以上の整数）のコアをパケット転送処理に割り当てたときの最大スループットを推定する推定手段と、
    　前記最大スループットが前記目標範囲内になるＮの数を求め、前記求めた数のコアがパケット転送処理に割り当てられる様に前記コンピュータを制御する割り当て手段と、
    を備えている、制御装置。
  2. 　前記推定手段は、Ｎ個のコアをパケット転送処理に割り当てたときに、１つの前記基準パケットの転送処理に必要なサイクル数の前記基準サイクル数からの増加量を求めることで、Ｎ個のコアをパケット転送処理に割り当てたときの最大スループットを推定する、請求項１に記載の制御装置。
  3. 　前記増加量は、キャッシュヒットレートと、キャッシュミスが生じた場合に、前記コンピュータのシステムメモリにアクセスする時間と、前記Ｎの数に基づく値である、請求項２に記載の制御装置。
  4. 　前記推定手段は、キャッシュヒットにより前記基準サイクル数で転送される前記基準パケットの確率と、キャッシュミスにより前記基準サイクル数と前記増加量との和に等しいサイクル数で転送される前記基準パケットの確率と、を求めることで、Ｎ個のコアをパケット転送処理に割り当てたときの最大スループットを推定する、請求項３に記載の制御装置。
  5. 　前記基準サイクル数で転送される前記基準パケットの確率は、前記Ｎの数の逆数である、請求項４に記載の制御装置。
  6. 　前記基準サイクル数で転送される前記基準パケットの確率は、Ｎ個のコアをパケット転送処理に割り当てたときの、Ｎ個のコアそれぞれの利用率に基づき求められる、請求項４に記載の制御装置。
  7. 　請求項１から６のいずれか１項に記載の制御装置としてコンピュータを機能させるプログラムを格納するコンピュータ可読記憶媒体。
PCT/JP2016/087229 2015-12-21 2016-12-14 マルチコアｃｐｕを有するパケット転送装置の制御装置及びコンピュータ可読記憶媒体 Ceased WO2017110619A1 (ja)

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