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WO2016047564A1 - 太陽電池素子 - Google Patents

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WO2016047564A1
WO2016047564A1 PCT/JP2015/076546 JP2015076546W WO2016047564A1 WO 2016047564 A1 WO2016047564 A1 WO 2016047564A1 JP 2015076546 W JP2015076546 W JP 2015076546W WO 2016047564 A1 WO2016047564 A1 WO 2016047564A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon substrate
electrode
aluminum
silicon
passivation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/076546
Other languages
English (en)
French (fr)
Inventor
松島　徳彦
良太 手島
剛 井藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
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Priority to EP15844564.3A priority patent/EP3200242A4/en
Priority to CN201580048834.2A priority patent/CN107078177A/zh
Publication of WO2016047564A1 publication Critical patent/WO2016047564A1/ja
Priority to US15/464,166 priority patent/US20170194519A1/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/20—Electrodes
    • H10F77/206—Electrodes for devices having potential barriers
    • H10F77/211—Electrodes for devices having potential barriers for photovoltaic cells
    • H10F77/219—Arrangements for electrodes of back-contact photovoltaic cells
    • H—ELECTRICITY
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    • H10F10/14—Photovoltaic cells having only PN homojunction potential barriers
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10F77/703—Surface textures, e.g. pyramid structures of the semiconductor bodies, e.g. textured active layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y02E10/50—Photovoltaic [PV] energy
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a solar cell element.
  • a PERC Passivated Emitter and Rear Cell structure
  • a passivation layer is disposed on a silicon substrate.
  • the passivation layer is provided with a hole for receiving an electrode material made of aluminum. For this reason, by baking the conductive paste disposed on the passivation layer, an electrode is formed not only on the passivation layer but also in the hole.
  • the diffusion rate of silicon into aluminum at the firing temperature is larger than the diffusion rate of aluminum into silicon. For this reason, voids are easily formed on the contact surface between the silicon substrate and the electrode.
  • One object of the present invention is to provide a solar cell element excellent in reliability while maintaining photoelectric conversion efficiency.
  • a solar cell element includes a silicon substrate having a plurality of depressions on one main surface, the silicon substrate disposed on the one main surface of the silicon substrate, and the depressions.
  • a passivation layer having a hole in a portion corresponding to the portion, a first conductor portion disposed in the hole portion of the passivation layer, and disposed on the passivation layer and connected to the first conductor portion.
  • a void portion that is located in the hollow portion of the silicon substrate and on which the second conductor portion is not disposed.
  • the solar cell element having the above configuration According to the solar cell element having the above configuration, the photoelectric conversion efficiency is maintained and the reliability is excellent.
  • FIG. 1 is a plan view showing an external appearance of a first main surface side of a solar cell element according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing the appearance of the second principal surface side of the solar cell element according to one embodiment of the present invention.
  • 3 is a cross-sectional view taken along the alternate long and short dash line in FIG. 1 and
  • FIG. 4 is an enlarged cross-sectional view showing a portion corresponding to the IV portion of FIG. 3 in an enlarged manner.
  • FIG. 5 is an enlarged cross-sectional view showing another form different from FIG.
  • FIG. 6 is an enlarged cross-sectional view showing another form different from FIG.
  • FIG. 7 is an enlarged cross-sectional view showing another form different from FIG.
  • FIGS. 8A to 8E are partial cross-sectional views showing a method for manufacturing a solar cell element according to an embodiment of the present invention.
  • the solar cell element 10 includes a first main surface 10a that is a light receiving surface (front surface) on which light is mainly incident, and a second main surface 10b that is a main surface (back surface) located on the opposite side of the first main surface 10a. And have.
  • the silicon substrate 1 has a first main surface 1a and a second main surface 1b located on the opposite side of the first main surface.
  • the silicon substrate 1 includes a first semiconductor layer 2 which is a one-conductivity type (for example, p-type) semiconductor region, and a reverse conductivity type (for example, n-type) provided on the first main surface 1a side in the first semiconductor layer 2. It has the 2nd semiconductor layer 3 which is a semiconductor region.
  • the silicon substrate 1 has a plurality of depressions 11 on the second main surface 1b, and a third semiconductor layer 4 which is a BSF (Back Surface Field) layer is disposed in the depressions 11. Yes.
  • the solar cell element 10 includes an antireflection layer 5 and a front electrode 6 on the first main surface 1a side of the silicon substrate 1, and a back electrode 7 and a passivation layer 9 on the second main surface 1b side. I have.
  • the silicon substrate 1 can be a polycrystalline or single crystal substrate.
  • a substrate having a thickness of 250 ⁇ m or less and a thin substrate having a thickness of 150 ⁇ m or less can be used.
  • the shape of the silicon substrate 1 is not particularly limited.
  • an impurity such as boron or gallium is contained in the silicon substrate 1 as a dopant element.
  • the second semiconductor layer 3 is stacked, for example, on the first main surface 1a side in the first semiconductor layer 2.
  • the second semiconductor layer 3 is a semiconductor layer having a conductivity type opposite to that of the first semiconductor layer 2 (n-type in the present embodiment).
  • a pn junction is formed between the first semiconductor layer 2 and the second semiconductor layer 3.
  • the second semiconductor layer 3 can be formed by containing an impurity such as phosphorus as a dopant element on the first main surface 1 a side of the silicon substrate 1.
  • a fine concavo-convex structure for reducing the reflectance of the irradiated light may be provided on the first main surface 1a side of the silicon substrate 1.
  • the height of the convex portion of the texture is about 0.1 to 10 ⁇ m, and the distance between the tops of the adjacent convex portions is about 0.1 to 20 ⁇ m.
  • the height of the convex portion refers to, for example, the distance from the reference line to the top of the convex portion in a direction perpendicular to the reference line, with a straight line passing through the bottom surface of the concave portion in FIG.
  • the concave portion of the texture may be substantially spherical, and the convex portion may be a pyramid shape.
  • the antireflection layer 5 is for reducing the reflectance of the light irradiated on the first main surface 10a of the solar cell element 10.
  • the antireflection layer 5 is made of, for example, an insulating film such as a silicon oxide, aluminum oxide, or silicon nitride layer, or a laminated film thereof.
  • the antireflection layer 5 may be appropriately selected from sunlight having a refractive index and a thickness that can realize low reflection conditions for light in a wavelength range that can be absorbed by the silicon substrate 1 and contribute to power generation.
  • the antireflective layer 5 can have a refractive index of about 1.8 to 2.5 and a thickness of about 20 to 120 nm.
  • the third semiconductor layer 4 is disposed on the second main surface 1b side of the silicon substrate 1 and has the same conductivity type as the first semiconductor layer 2 (p-type in this embodiment).
  • the concentration of the dopant contained in the third semiconductor layer 4 is higher than the concentration of the dopant contained in the first semiconductor layer 2.
  • the dopant element is present at a concentration higher than the concentration of the dopant element in the first semiconductor layer 2.
  • the third semiconductor layer 4 forms an internal electric field on the second main surface 1 b side of the silicon substrate 1. Thereby, in the third semiconductor layer 4, the photoelectric conversion efficiency is not easily lowered due to recombination of minority carriers in the vicinity of the surface of the second main surface 1 b of the silicon substrate 1.
  • the third semiconductor layer 4 can be formed, for example, by diffusing a dopant element such as boron or aluminum on the second main surface 1b side of the silicon substrate 1.
  • concentrations of the dopant elements contained in the first semiconductor layer 2 and the third semiconductor layer 4 are 5 ⁇ 10 15 to 1 ⁇ 10 17 atoms / cm 3 and 1 ⁇ 10 18 to 5 ⁇ 10 21 atoms / cm 3 , respectively. be able to.
  • the surface electrode 6 is an electrode provided on the first main surface 1 a side of the silicon substrate 1. As shown in FIG. 1, the surface electrode 6 has a linear surface first electrode 6a extending several (for example, three in FIG. 1) in the Y-axis direction, and a direction orthogonal to the surface first electrode 6a. A plurality of linear surface second electrodes 6b extending in the (X-axis direction).
  • the front surface first electrode 6 a is an electrode for taking out electricity obtained by photoelectric conversion to the outside of the solar cell element 10 on the first main surface 1 a of the silicon substrate 1.
  • the first surface electrode 6a has a width of about 1 to 3 mm, for example. At least a part of the surface first electrode 6a is electrically connected to the surface second electrode 6b.
  • the front surface second electrode 6 b is an electrode for collecting electricity from the silicon substrate 1 on the first main surface 1 a of the silicon substrate 1.
  • the surface second electrode 6b has a width of about 50 to 200 ⁇ m, for example. Further, the adjacent surface second electrodes 6b are provided with an interval of about 1 to 3 mm from each other. Thus, the width of the surface second electrode 6b is smaller than the width of the surface first electrode 6a.
  • the thickness of the surface electrode 6 is about 10 to 40 ⁇ m.
  • the surface electrode 6 can be formed by, for example, applying a first silver paste containing silver as a main component into a desired shape by screen printing or the like and then baking it. In the present embodiment, the main component indicates that the ratio of the total component is 50% or more, and the same applies to the following description. Note that a linear surface third electrode 6c having a width similar to that of the surface second electrode 6b is provided on the peripheral edge portion of the silicon substrate 1, so that the surface second electrodes 6b are electrically connected to each other. Good.
  • the back electrode 7 is disposed on the second main surface 1b side of the silicon substrate 1. As shown in FIG. 2, the back surface electrode 7 includes a back surface first electrode 7 a that is discontinuously arranged linearly in the Y-axis direction, and a back surface that is disposed on substantially the entire surface on the second main surface 1 b side of the silicon substrate 1. And a second electrode 7b.
  • the back surface first electrode 7 a is an electrode for taking out the electricity obtained by photoelectric conversion on the second main surface 1 b of the silicon substrate 1 to the outside of the solar cell element 10.
  • the thickness of the back first electrode 7a is about 10 to 30 ⁇ m, and the width is about 1 to 7 mm.
  • the back first electrode 7a contains silver as a main component.
  • the back first electrode 7a can be formed, for example, by applying a second silver paste containing silver as a main component into a desired shape by screen printing or the like and then baking it.
  • the back surface second electrode 7b is an electrode for collecting electricity obtained by photoelectric conversion from the silicon substrate 1 on the second main surface 1b of the silicon substrate 1, and is electrically connected to the back surface first electrode 7a. Is provided. It is sufficient that at least a part of the back surface first electrode 7a is connected to the back surface second electrode 7b.
  • the thickness of the back surface second electrode 7b is about 15 to 50 ⁇ m.
  • the back surface second electrode 7b is formed on substantially the entire surface of the second main surface 1b of the silicon substrate 1 except for a part of the region where the back surface first electrode 7a is formed.
  • the back surface second electrode 7b is electrically connected to the silicon substrate 1 through a first conductor portion 13 described later, which is located in a hole portion 91 penetrating a part of a passivation layer 9 described later.
  • the back surface second electrode 7b may be, for example, a plurality of straight lines.
  • the back surface second electrode 7b has a width of, for example, about 100 to 500 ⁇ m in the short direction, and a plurality of back surface second electrodes 7b are provided at intervals of about 1 to 3 mm.
  • the back surface second electrode 7b contains aluminum as a main component.
  • a back second electrode 7b can be formed, for example, by applying an aluminum paste containing aluminum as a main component in a desired shape and thickness, and then baking it with a predetermined temperature profile.
  • the passivation layer 9 is disposed on the second main surface 1 b of the silicon substrate 1.
  • the passivation layer 9 reduces the defect position that causes recombination of minority carriers at the interface between the passivation layer 9 and the silicon substrate 1.
  • the passivation layer 9 is made of, for example, an insulating film such as a silicon oxide, aluminum oxide, or silicon nitride layer, or a laminated film thereof.
  • the thickness of the passivation layer 9 is about 10 to 200 nm.
  • the first semiconductor layer 2 is a p-type layer, it is preferable to use a material having a negative fixed charge, such as aluminum oxide formed by an ALD (Atomic Layer Deposition) method, as the passivation layer 9. In this case, minority carrier electrons are moved away from the interface between the silicon substrate 1 and the passivation layer 9 due to the electric field effect, so that recombination of minority carriers at the interface is reduced. For the same reason, if the first semiconductor layer 2 is an n-type layer, a film having a positive fixed charge such as silicon nitride formed by PECVD (Plasma Enhanced Chemical Vapor Deposition) method may be used.
  • PECVD Pullasma Enhanced Chemical Vapor Deposition
  • the back surface second electrode 7b and the silicon substrate 1 need to be electrically connected through the hole 91 that penetrates a partial region of the passivation layer 9. There is. For this reason, after forming the hole portion 91 penetrating the passivation layer 9 by a method such as laser irradiation or etching with respect to the passivation layer 9 formed on the second main surface 1b of the silicon substrate 1, the back surface second The electrode 7b may be formed.
  • the hole 91 may have a discontinuous dot shape (broken line shape) or a continuous solid line shape.
  • the diameter (or width) of the holes 91 (first holes 91a) may be about 10 to 150 ⁇ m, and the pitch may be about 0.05 to 2 mm.
  • the passivation layer 9 may be disposed on at least the second main surface 1b of the silicon substrate 1. However, the passivation layer 9 may also be disposed on the first main surface 1 a and the side surface of the silicon substrate 1.
  • the hole 91 is located at a portion corresponding to the recess 11 of the silicon substrate 1.
  • a void part 12 and a second conductor part 14 containing aluminum and silicon are arranged between the hollow part 11 of the silicon substrate 1 and the passivation layer 9 having the hole part 91.
  • the second conductor portion 14 is connected to each of the silicon substrate 1 and the first conductor portion 13.
  • the second conductor portion 14 is preferably provided between the wall surface of the recess 11 and the passivation layer 9 and is in contact with both the silicon substrate 1 and the passivation layer 9.
  • the void part 12 is located in the hollow part 11 of the silicon substrate 1 and is located in a part where the second conductor part 14 is not disposed.
  • the void part 12 may also be arranged on the bottom part 11 b of the hollow part 11.
  • the hollow part 11, the void part 12, and the second conductor part 14 are all preferably formed simultaneously with the formation of the back surface second electrode 7b. However, you may form a part of hollow part 11 with a laser separately.
  • the back surface second electrode 7b is formed by applying an aluminum paste in a desired shape and thickness and then baking it with a predetermined temperature profile. The applied aluminum paste is in contact with the silicon substrate 1 through a hole 91 as a contact hole formed in the passivation layer 9. By baking the aluminum paste with a predetermined temperature profile having a maximum temperature equal to or higher than the melting point of aluminum, the back surface second electrode 7b containing aluminum is formed. Furthermore, mutual diffusion occurs between aluminum in the aluminum paste and the silicon substrate 1.
  • the third semiconductor layer 4 in which aluminum is diffused at a higher concentration than the first semiconductor layer 2 and the second conductor portion 14 having aluminum and silicon are formed in the silicon substrate 1.
  • the eutectic point of the aluminum-silicon alloy is lower than the melting points of aluminum and silicon. Therefore, the aluminum-silicon alloy is once melted and then solidified again during the firing of the aluminum paste.
  • the diffusion amount of silicon into aluminum is larger than the diffusion amount of aluminum into silicon.
  • a recess 11 is formed on the surface of the silicon substrate 1, and a void 12 is formed between the silicon substrate 1 and the passivation layer 9. Then, the aluminum-silicon alloy is solidified in contact with both the silicon substrate 1 and the passivation layer 9 to form the second conductor portion 14.
  • the second conductor portion 14 is formed on the silicon substrate 1 side (upper side in FIG. 4) of the passivation layer 9.
  • a void portion 12 is formed next to the second conductor portion 14.
  • the back surface second electrode 7b in the vicinity of the hole 91 is formed with not only aluminum but also the first conductor portion 13 containing silicon diffused from the silicon substrate 1.
  • the second conductor portion 14 when the second conductor portion 14 is in contact with both the silicon substrate 1 and the passivation layer 9, good electrical contact is obtained between the silicon substrate 1 and the back surface second electrode 7b. Thereby, a solar cell element with high photoelectric conversion efficiency can be provided. This is because the insulation resistance of the passivation layer 9 is lowered by the contact of the passivation layer 9 with the molten aluminum-silicon alloy. Alternatively, it is considered that electrical conduction is realized between the second conductor portion 14 and the back surface second electrode 7b through the first conductor portion 13 disposed in the hole portion 91 of the passivation layer 9.
  • region in the hollow part 11 is not completely filled with the 2nd conductor part 14, but the void part 12 is located in areas other than the 2nd conductor part 14.
  • FIG. Therefore, even in a temperature change under a severe environment, stress concentration caused by the difference in thermal expansion coefficient between the second conductor portion 14 and the silicon substrate 1 can be reduced. Thereby, since cracks, such as a microcrack, do not enter easily into the silicon substrate 1, the solar cell element 10 excellent in long-term reliability can be provided.
  • the hollow 11 has an opening 11a on the passivation layer 9 side.
  • the size of the opening of the recess 11 is the size of the hole 91 (first hole 91a) of the passivation layer 9 (maximum in opening area or cross section). (Opening length), but may be smaller.
  • the diameter (or width) of the opening 11a of the recess 11 is about 5 to 200 ⁇ m, and the diameter (or width) of the hole 91 (first hole 91a) is about 10 to 150 ⁇ m.
  • the opening area and the maximum opening length are determined by, for example, removing the back surface electrode 7 and the passivation layer 9 or the back surface electrode 7, and then forming the opening 11 a or the hole portion 91 of the recess 11 with an optical microscope or an electron microscope. It can be measured by observing. Alternatively, measurement can be performed by sampling the portion, embedding the resin, performing appropriate cross-sectional polishing, and observing with an optical microscope or an electron microscope.
  • the volume of the second conductor portion 14 is smaller than the volume of the void portion 12 between the recess portion 11 and the passivation layer 9, stress concentration at the boundary portion between the second conductor portion 14 and the silicon substrate 1 is reduced. It can be reduced more.
  • the depth of the recess 11 is about 5 to 50 ⁇ m.
  • the second conductor portion 14 may continuously exist from the opening portion 11 a of the recess portion 11 to the lower portion of the hole portion 91 of the passivation layer 9. Thereby, the path
  • the second conductor portion 14 may exist not only on the silicon substrate 1 side of the passivation layer 9 but also on the inner side of the inner periphery of the hole portion 91 of the passivation layer 9. Thereby, the connection of the passivation layer 9, the back surface 2nd electrode 7b, and the 2nd conductor part 14 can be made favorable.
  • the hole portion 91 includes a first hole portion 91a in which electrical connection is obtained between the back electrode 7 and the silicon substrate 1 in a wide area, and a first hole portion 91a smaller than the first hole portion 91a.
  • 2 holes 91b may be included.
  • the second hole portion 91 b may be a hole generated in a part of the passivation layer 9 in the process of forming the passivation layer 9.
  • the main 1st conductor part 13a is arrange
  • the second conductor portion 14 is not directly connected to the main first conductor portion 13a, but is connected to the sub first conductor portion 13b. Thereby, the path
  • the second conductor portion 14 is preferably directly connected to both the main first conductor portion 13a and the sub second conductor portion 13b.
  • the diameter (or width) of the first hole portion 91a may be about 10 to 150 ⁇ m, and the pitch may be about 0.05 to 2 mm.
  • the diameter (or width) of the second hole portion 91b may be about 1 to 20 ⁇ m.
  • the 2nd conductor part 14, the void part 12, the 2nd conductor part 14, and the 3rd semiconductor layer 4 may be arrange
  • the cross-sectional shape of the hollow portion 11 may be a rectangular shape in which the lateral lengths of the opening portion 11a and the bottom portion 11b of the hollow portion 11 are substantially the same, for example, as shown in FIGS.
  • a trapezoidal shape in which the length in the illustrated lateral direction becomes shorter toward the bottom 11b from the opening 11a or an arc shape may be used.
  • the contact area between the third semiconductor layer 4 and the second conductor 14 increases, so that the contact resistance between the third semiconductor layer 4 and the second conductor 14 decreases and the photoelectric conversion efficiency improves. Can do.
  • the silicon substrate 1 shown in FIG. 8A may be single crystal or polycrystalline.
  • the ingot for producing the silicon substrate 1 can be manufactured by, for example, the CZ (Czochralski) method or the casting method.
  • CZ Czochralski
  • the silicon substrate 1 an example in which a p-type polycrystalline silicon substrate is used as the silicon substrate 1 will be described.
  • a polycrystalline silicon ingot is produced by, for example, a casting method.
  • the resistivity of the ingot may be about 1 to 5 ⁇ ⁇ cm.
  • boron may be added as the dopant element.
  • the ingot is sliced to a thickness of, for example, 250 ⁇ m or less to produce the silicon substrate 1.
  • the mechanical damage layer and the contamination layer on the cut surface of the silicon substrate 1 are cleaned.
  • the surface of the silicon substrate 1 may be etched by a very small amount with an aqueous solution such as NaOH, KOH, hydrofluoric acid or hydrofluoric nitric acid.
  • a texture is formed on the first main surface 1 a of the silicon substrate 1.
  • a texture formation method a wet etching method using an alkaline solution such as NaOH or an acid solution such as hydrofluoric acid, or a dry etching method using a RIE (Reactive Ion Etching) method or the like can be used.
  • the n-type second semiconductor layer 3 is formed on the first main surface 1 a of the textured silicon substrate 1.
  • the second semiconductor layer 3 is a coating thermal diffusion method in which paste-like P 2 O 5 is applied to the surface of the silicon substrate 1 and thermally diffused, and gas-like POCl 3 (phosphorus oxychloride) is used as a diffusion source. It can be formed by a phase thermal diffusion method or the like.
  • the second semiconductor layer 3 is formed to have a thickness of about 0.1 to 2 ⁇ m and a sheet resistance value of about 40 to 200 ⁇ / ⁇ .
  • the silicon substrate 1 is heat-treated at a temperature of about 600 to 800 ° C.
  • the silicon substrate 1 is heat-treated for about 10 to 40 minutes at a high temperature of about 800 to 900 ° C. in an inert gas atmosphere such as argon or nitrogen. Thereby, phosphorus diffuses from PSG to the silicon substrate 1, and the second semiconductor layer 3 is formed on the first main surface 1 a side of the silicon substrate 1.
  • the second semiconductor layer 3 formed on the second main surface 1b side is etched. To remove. Thereby, the p-type conductivity type region is exposed on the second main surface 1b side.
  • the second semiconductor layer 3 formed on the second main surface 1b side is removed by immersing only the second main surface 1b side of the silicon substrate 1 in the hydrofluoric acid solution. Thereafter, PSG adhering to the first main surface 1a side of the silicon substrate 1 when the second semiconductor layer 3 is formed is removed by etching. At this time, the second semiconductor layer 3 formed on the side surface of the silicon substrate 1 may also be removed.
  • the step of forming the second semiconductor layer 3 first, a diffusion mask is formed on the second main surface 1 b side. Next, the second semiconductor layer 3 is formed by a vapor phase thermal diffusion method or the like. Thereafter, even if the diffusion mask is removed, the second semiconductor layer 3 having the same structure as described above can be formed. In this case, as described above, since the second semiconductor layer 3 is not formed on the second main surface 1b side, the step of removing the second semiconductor layer 3 on the second main surface 1b side is not necessary.
  • the second semiconductor layer 3 which is an n-type semiconductor layer is disposed on the first main surface 1a side. Then, a polycrystalline silicon substrate 1 including the first semiconductor layer 2 having a texture formed on the surface can be prepared.
  • a passivation layer 9 made of aluminum oxide is formed on the second main surface 1 b of the first semiconductor layer 2. Further, an antireflection layer 5 made of a silicon nitride film is formed on the first main surface 1 a side of the silicon substrate 1.
  • the passivation layer 9 may be formed all around the first main surface 1 a of the first semiconductor layer 2 and the side surface of the silicon substrate 1.
  • the silicon substrate 1 on which the second semiconductor layer 3 is formed is placed in the chamber of the film forming apparatus. Then, while the silicon substrate 1 is heated in a temperature range of 100 ° C. to 250 ° C., the steps of supplying the aluminum material, removing the aluminum material, removing the oxidizing agent, and removing the oxidizing agent are repeated a plurality of times. . Thereby, a passivation layer 9 made of aluminum oxide is formed on the silicon substrate 1.
  • an aluminum material for the ALD method for example, trimethylaluminum (TMA), triethylaluminum (TEA), or the like can be used.
  • TMA trimethylaluminum
  • TEA triethylaluminum
  • water, ozone gas, etc. can be used, for example.
  • a film such as silicon nitride or silicon oxide may be further formed on the aluminum oxide formed on the second main surface 1b by a method such as PECVD.
  • the passivation layer 9 having both the interface passivation function of aluminum oxide and the protective film function of silicon nitride and silicon oxide can be formed.
  • the passivation layer 9 is provided with a hole 91 for obtaining an electrical connection between the back electrode 7 and the silicon substrate 1.
  • the hole 91 can be formed by, for example, laser beam irradiation, or can be formed by a method of etching using a patterned etching mask.
  • an antireflection layer 5 made of a silicon nitride film is formed on the second semiconductor layer 3 on the first main surface 1 a side of the silicon substrate 1.
  • the antireflection layer 5 is formed using, for example, a PECVD method or a sputtering method. If the PECVD method is used, the silicon substrate 1 is heated in advance at a temperature higher than the temperature during film formation. Thereafter, a mixed gas of silane (SiH 4 ) and ammonia (NH 3 ) is diluted with nitrogen (N 2 ) and supplied to the heated silicon substrate 1. Then, the antireflection layer 5 can be formed by setting the reaction pressure to 50 to 200 Pa and causing the plasma to be reacted and deposited by glow discharge decomposition. The film forming temperature at this time is about 350 to 650 ° C. Further, a frequency of 10 to 500 kHz is used as the frequency of the high frequency power source necessary for glow discharge.
  • the gas flow rate is appropriately determined depending on the size of the reaction chamber.
  • the gas flow rate is desirably in the range of 150 to 6000 sccm, and the flow rate ratio B / A between the silane flow rate A and the ammonia flow rate B may be 0.5 to 15.
  • the surface electrode 6 (surface first electrode 6a and surface second electrode 6b) and the back electrode 7 (back surface first electrode 7a and back surface second electrode 7b) are connected as follows. It forms as follows.
  • the surface electrode 6 is manufactured using, for example, a metal paste containing silver as a main component, an organic vehicle, and a metal paste (first silver paste) containing glass frit. First, this first silver paste is applied to the first main surface 1 a of the silicon substrate 1. Thereafter, the surface electrode 6 is formed by baking at a maximum temperature of 600 to 850 ° C. for several tens of seconds to several tens of minutes. As the coating method, a screen printing method or the like can be used. And after application
  • the back surface first electrode 7a is manufactured using a metal paste (second silver paste) containing a metal powder containing silver as a main component, an organic vehicle, glass frit, and the like.
  • a coating method of the second silver paste for example, a screen printing method or the like can be used. After this application, the solvent may be evaporated and dried at a predetermined temperature.
  • the silicon substrate 1 coated with the second silver paste is baked for several tens of seconds to several tens of minutes in a baking furnace under the condition of a maximum temperature of 600 to 850 ° C. Thereby, the back surface first electrode 7a is formed on the second main surface 1b side of the silicon substrate 1.
  • the back surface second electrode 7b is fabricated using a metal paste (aluminum paste) containing a metal powder containing aluminum as a main component, an organic vehicle, and glass frit.
  • This aluminum paste is applied onto the second main surface 1b so as to be in contact with a part of the second silver paste previously applied.
  • the coating method a screen printing method or the like can be used.
  • the solvent may be evaporated and dried at a predetermined temperature.
  • the back surface second electrode 7b becomes the first electrode of the silicon substrate 1. 2 formed on the main surface 1b side.
  • the third semiconductor layer 4, the recess 11, the void 12, the first conductor 13, and the second conductor 14 are formed.
  • the applied aluminum paste is in contact with the second main surface 1 b of the silicon substrate 1 in a hole portion 91 as a contact hole formed in the passivation layer 9.
  • the back surface second electrode 7b containing aluminum is formed.
  • the shape and size of the third semiconductor layer 4, the recess 11, the void 12, and the second conductor 14 can be adjusted by the composition of the aluminum paste and the printing conditions (application thickness, etc.).
  • the diffusion amount of silicon into aluminum is larger than the diffusion amount of aluminum into silicon. Therefore, a recess 11 is formed on the surface of the silicon substrate 1 so as to be opposed to the hole 91 of the passivation layer 9. At this time, when the diffusion time is short and the diffusion amount of silicon into aluminum is also large, the second conductor portion 14 is not formed in the recess portion 11 and is surrounded by the recess portion 11 and the passivation layer 9. Only the void portion 12 is formed.
  • the second conductor portion 14 is formed in contact with both the depression 11 and the passivation layer 9 is that the aluminum-silicon alloy that was the melt at the time of firing is affected by the surface tension and the depression 11 It is thought that it is easy to contact both the passivation layer 9 and solidify in that state. Therefore, in the present embodiment, as shown in FIG. 4, the second conductor portion 14 is disposed on the silicon substrate 1 side of the passivation layer 9 in the thickness direction of the silicon substrate 1 and the back electrode 7.
  • the void portion 12 is located on the bottom portion 11b side of the recessed portion 11 from the second conductor portion 14.
  • the second conductor 14 shown in FIG. 4 is continuously provided from the opening 11a of the recess 11 to the hole 91 of the passivation layer 9.
  • the second conductor 14 shown in FIG. for example, an aluminum paste containing 30 to 60 parts by mass of 80% by mass aluminum-20% by mass silicon alloy powder and 1 to 3 parts by mass of silicon powder with respect to 100 parts by mass of aluminum powder is used. Then, for example, such an aluminum paste is printed so as to have an average thickness of about 30 ⁇ m, and the maximum temperature of the silicon substrate 1 is 730 to 800 ° C. in the baking furnace, and the heating rate is 80 ° C./second. Firing is performed under the conditions having the following regions. Thereby, the 2nd conductor part 14 shown in FIG. 4 can be formed.
  • the second conductor portion 14 shown in FIG. 5 is provided only between the wall surface of the recess portion 11 and the passivation layer 9.
  • an aluminum paste containing 30 to 50 parts by mass of 80% by mass aluminum-20% by mass silicon alloy powder and 1 to 3 parts by mass of silicon powder with respect to 100 parts by mass of aluminum powder is used. Then, such an aluminum paste is printed so as to have an average thickness of about 40 ⁇ m, for example, and the maximum temperature of the silicon substrate 1 is 800 to 840 ° C. in the baking furnace, and the rate of temperature rise is 85 ° C./second. Firing is performed under the conditions having the following regions. Thereby, the 2nd conductor part 14 shown in FIG. 5 can be formed.
  • the second conductor portion 14 shown in FIG. 6 is provided around the entire recess portion 11.
  • an aluminum paste containing 70 to 90 parts by mass of 80% by mass aluminum-20% by mass silicon alloy powder and 1 to 3 parts by mass of silicon powder with respect to 100 parts by mass of aluminum powder is used.
  • such an aluminum paste is printed so as to have an average thickness of, for example, about 30 ⁇ m, and the maximum temperature of the silicon substrate 1 is 730 to 800 ° C. in the baking furnace, and the temperature rising rate is 80 ° C./second. Firing is performed under the conditions having the following regions. Thereby, the 2nd conductor part 14 shown in FIG. 6 can be formed.
  • the solar cell element 10 can be manufactured by the above process.
  • the back surface first electrode 7a may be formed after the back surface second electrode 7b is formed.
  • the back surface first electrode 7 a may be in direct contact with the silicon substrate 1, or the passivation layer 9 may be disposed between the back surface first electrode 7 a and the silicon substrate 1.
  • the front electrode 6, the back first electrode 7a, and the back second electrode 7b may be formed by applying the respective conductive pastes and firing them simultaneously. Thereby, while improving productivity, the thermal history concerning the silicon substrate 1 can be reduced and the output characteristic of the solar cell element 10 can be improved.
  • silicon substrates 1 having a p-type first semiconductor layer 2 were used as semiconductor substrates.
  • the silicon substrate 1 was a polycrystalline silicon substrate having a square side of about 156 mm square and a thickness of about 200 ⁇ m in plan view. These silicon substrates 1 were etched with an aqueous NaOH solution and then washed. Then, the following processing was performed on the silicon substrate 1.
  • a texture was formed on the first main surface 1a side of the silicon substrate 1 by using the RIE method.
  • PSG was formed on the surface of the silicon substrate 1 by a vapor phase thermal diffusion method using POCl 3 (phosphorus oxychloride) gasified on the silicon substrate 1 as a diffusion source, and phosphorus was diffused from the PSG.
  • POCl 3 phosphorus oxychloride
  • the n-type second semiconductor layer 3 having a sheet resistance of about 90 ⁇ / ⁇ was formed.
  • the second semiconductor layer 3 formed on the second main surface 1b side of the silicon substrate 1 was removed with a hydrofluoric acid solution, and then PSG was removed by etching with a hydrofluoric acid solution.
  • silicon oxide is formed on the second main surface 1b side of the silicon substrate 1 by using the ALD method, and silicon nitride having a function as a protective film is formed thereon by using the plasma CVD method, so that a laminated structure is formed.
  • the passivation layer 9 was formed.
  • the silicon substrate 1 was placed in the chamber of the film forming apparatus, and the surface temperature of the silicon substrate 1 was maintained at about 100 to 200 ° C. Then, TMA was used as the aluminum source material, and ozone gas was used as the oxidizing agent to form aluminum oxide having a thickness of about 30 nm.
  • an antireflection layer 5 made of silicon nitride was formed on the first main surface 1a of the silicon substrate 1 by using a plasma CVD method.
  • a silver paste is applied to the pattern of the surface electrode 6 shown in FIG. 1 on the first main surface 1a side, and a silver paste is applied to the pattern of the back surface first electrode 7a shown in FIG. 2 on the second main surface 1b side.
  • the aluminum paste was apply
  • These conductive pastes were fired at a maximum temperature of 750 ° C. Thereby, the 3rd semiconductor layer 4, the surface electrode 6, the back surface 1st electrode 7a, the back surface 2nd electrode 7b, and the 1st conductor part 13 were formed, and the solar cell element 10 was produced.
  • the aluminum paste does not include glass powder with respect to 100 parts by mass of aluminum powder, and includes 40 parts by mass of alloy powder of 80% by mass aluminum-20% by mass silicon and 2 parts by mass of silicon powder. did.
  • the aluminum paste was printed so as to have an average thickness of about 30 ⁇ m.
  • it baked on the conditions which have the area
  • the aluminum paste is 7 parts by weight of glass powder, 400 parts by weight of alloy powder of 75% by weight aluminum-25% by weight silicon, and 33 parts by weight of silicon powder with respect to 100 parts by weight of aluminum powder. Included.
  • the aluminum paste was printed so as to have an average thickness of about 30 ⁇ m. In addition, it baked on the conditions which have the area
  • the initial maximum output (hereinafter referred to as “Pm”) of the solar cell elements 10 of Examples and Comparative Examples was measured. This measurement was performed based on JIS C 8913 under conditions of AM (Air Mass) 1.5 and 100 mW / cm 2 . Moreover, the reliability test produced and produced the solar cell module using the solar cell element 10 of an Example and a comparative example. The solar cell module was put into a constant temperature and humidity tester having a temperature of 125 ° C. and a humidity of 95%, and the output decrease rate from Pm was measured after 150 hours and 450 hours. Pm of the solar cell element 10 normalized the measurement results of the examples with the comparative example as 100. The average Pm of the solar cell elements 10 in the examples was 100.
  • the output reduction rate of the solar cell module of the comparative example was 3% in 150 hours and 10% in 450 hours.
  • the output reduction rate of the solar cell module of the example was 2% at 150 hours and 5% at 450 hours. This result is because the stress concentration on the silicon substrate 1 due to the difference in thermal expansion coefficient between the silicon substrate 1 and the second conductive portion 14 is reduced by forming the void portion 12 in the recess portion 11 in the embodiment. Conceivable.

Landscapes

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Abstract

　本発明の太陽電池素子は、一主面に複数の窪み部１１を有するシリコン基板１と、シリコン基板１の前記一主面の上に配置され、窪み部１１に対応する部位に孔部９１を有するパッシベーション層９と、パッシベーション層９の孔部９１に配置されている第１導体部１３と、パッシベーション層９の上に配置され、第１導体部１３に接続している、アルミニウムを含有する電極と、シリコン基板１の窪み部１１内に配置されるとともに、シリコン基板１および第１導体部１３のそれぞれに接続している、アルミニウムおよびシリコンを含有する第２導体部１４と、シリコン基板１の窪み部１１内に位置している、第２導体部１４が配置されていないボイド部１２とを備えている。

Description

太陽電池素子
　本発明は太陽電池素子に関する。
　太陽電池素子の構造の１つとして、ＰＥＲＣ（Passivated Emitter and Rear Cell）構造が知られている（例えば特開２００５－１５０６０９号公報を参照）。この太陽電池素子は、シリコン基板の上にパッシベーション層が配置されている。パッシベーション層には、アルミニウムからなる電極材料が入る孔部が設けられている。このため、パッシベーション層の上に配置した導電性ペーストを焼成することによって、パッシベーション層の上だけでなく、上記孔部内にも電極が形成される。
　導電性ペーストを焼成して電極を形成する際、焼成温度におけるアルミニウム中へのシリコンの拡散速度は、シリコン中へのアルミニウムの拡散速度に比べて大きい。このため、シリコン基板と電極との接触面にボイドが形成されやすい。
　そこで、アルミニウム－シリコン合金粉末とシリコン粉末とを添加した導電性ペーストを使用することによって、上記ボイドがアルミニウム－シリコン合金で充填された太陽電池素子が提案されている（例えば特開２０１３－１４３４９９号公報を参照）。
　しかしながら、ボイドがアルミニウム－シリコン合金で充填される場合には、アルミニウム－シリコン合金とシリコン基板との熱膨張率の違いから、アルミニウム－シリコン合金とシリコン基板との境界部分で応力集中が起こりやすい。このため、シリコン基板にクラックが入り、太陽電池素子の出力低下が起こり得る。
　本発明の１つの目的は、光電変換効率を維持しつつ、信頼性に優れた太陽電池素子を提供することにある。
　上記課題を解決するために、本発明の一態様に係る太陽電池素子は、一主面に複数の窪み部を有するシリコン基板と、該シリコン基板の前記一主面の上に配置され、前記窪み部に対応する部位に孔部を有するパッシベーション層と、該パッシベーション層の前記孔部に配置されている第１導体部と、前記パッシベーション層の上に配置され、前記第１導体部に接続している、アルミニウムを含有する電極と、前記シリコン基板の前記窪み部内に配置されるとともに、前記シリコン基板および前記第１導体部のそれぞれに接続している、アルミニウムおよびシリコンを含有する第２導体部と、前記シリコン基板の前記窪み部内に位置している、前記第２導体部が配置されていないボイド部とを備えている。
　上記構成の太陽電池素子によれば、光電変換効率を維持しつつ、信頼性に優れる。
図１は、本発明の一実施形態に係る太陽電池素子の第１主面側の外観を示す平面図である。 図２は、本発明の一実施形態に係る太陽電池素子の第２主面側の外観を示す平面図である。 図３は、図１および図２のIII－III線の一点鎖線部における断面図である。 図４は、図３のIV部に相当する部位を拡大して示す拡大断面図である。 図５は、図４とは別の形態を示す拡大断面図である。 図６は、図４とは別の形態を示す拡大断面図である。 図７は、図４とは別の形態を示す拡大断面図である。 図８（ａ）～（ｅ）は、それぞれ本発明の一実施形態に係る太陽電池素子の製造方法を示す部分断面図である。
　以下、本発明に係る太陽電池素子の実施形態について、図面を参照しながら詳細に説明する。なお、図面は模式的に示している。
　＜太陽電池素子の構成＞
　図１～３に本実施形態の太陽電池素子１０を示す。太陽電池素子１０は、主に光が入射する受光面（表面）である第１主面１０ａと、この第１主面１０ａの反対側に位置する主面（裏面）である第２主面１０ｂとを有する。
　図３に示すように、シリコン基板１は、第１主面１ａと、この第１主面の反対側に位置する第２主面１ｂとを有する。また、シリコン基板１は、一導電型（例えばｐ型）半導体領域である第１半導体層２と、第１半導体層２における第１主面１ａ側に設けられた逆導電型（例えばｎ型）半導体領域である第２半導体層３とを有する。また、シリコン基板１は、その第２主面１ｂに複数の窪み部１１を有しており、この窪み部１１内にはＢＳＦ（Back Surface Field）層である第３半導体層４が配置されている。さらに、太陽電池素子１０は、シリコン基板１の第１主面１ａ側に、反射防止層５および表面電極６を備えており、第２主面１ｂ側には、裏面電極７およびパッシベーション層９を備えている。
　以下、シリコン基板１（または第１半導体層２）としてｐ型のシリコン基板を用いる太陽電池素子の一例について説明する。シリコン基板１は、多結晶または単結晶の基板を用いることができる。また、シリコン基板１は、例えば厚みが２５０μｍ以下の基板、さらには厚みが１５０μｍ以下の薄い基板を用いることができる。シリコン基板１の形状は特に限定されない。第１半導体層２をｐ型にする場合には、ドーパント元素としてボロンまたはガリウム等の不純物をシリコン基板１に含有させる。
　第２半導体層３は、例えば第１半導体層２における第１主面１ａ側に積層される。また、第２半導体層３は、第１半導体層２に対して逆の導電型（本実施形態の場合はｎ型）の半導体層である。第１半導体層２と第２半導体層３との間でｐｎ接合部が形成される。第２半導体層３は、シリコン基板１の第１主面１ａ側にドーパント元素として、リン等の不純物を含有させて形成できる。
　図３に示すように、シリコン基板１の第１主面１ａ側には、照射された光の反射率を低減するための微細な凹凸構造（テクスチャ）が設けられていてもよい。テクスチャの凸部の高さは０．１～１０μｍ程度であり、隣り合う凸部の頂部間の距離は０．１～２０μｍ程度である。なお、上記凸部の高さとは、例えば図３において、凹部の底面を通る直線を基準線とし、この基準線に垂直な方向において、基準線から凸部の頂までの距離をいう。テクスチャの凹部は、略球面状であってもよいし、凸部はピラミッド形状であってもよい。
　反射防止層５は、太陽電池素子１０の第１主面１０ａに照射された光の反射率を低減するものである。反射防止層５は、例えば、酸化シリコン、酸化アルミニウムもしくは窒化シリコン層等の絶縁膜、またはこれらの積層膜からなる。反射防止層５は、太陽光のうち、シリコン基板１に吸収されて発電に寄与し得る波長範囲の光に対して、低反射条件を実現できる屈折率および厚みを有するものを適宜採用すればよい。例えば、反射防止層５の屈折率は１．８～２．５程度とし、その厚みは２０～１２０ｎｍ程度とすることができる。
　第３半導体層４は、シリコン基板１の第２主面１ｂ側に配置されており、第１半導体層２と同一の導電型（本実施形態ではｐ型）を有する。そして、第３半導体層４が含有するドーパントの濃度は、第１半導体層２が含有するドーパントの濃度よりも高い。第３半導体層４中には、第１半導体層２のドーパント元素の濃度よりも高い濃度でドーパント元素が存在する。第３半導体層４は、シリコン基板１の第２主面１ｂ側において内部電界を形成する。これにより、第３半導体層４は、シリコン基板１の第２主面１ｂの表面近傍で、少数キャリアの再結合による光電変換効率の低下が起こりにくくなる。第３半導体層４は、例えば、シリコン基板１の第２主面１ｂ側に、ボロンまたはアルミニウムなどのドーパント元素を拡散させることによって形成できる。第１半導体層２および第３半導体層４が含有するドーパント元素の濃度は、それぞれ５×１０１５～１×１０１７ａｔｏｍｓ／ｃｍ３、１×１０１８～５×１０２１ａｔｏｍｓ／ｃｍ３とすることができる。
　表面電極６は、シリコン基板１の第１主面１ａ側に設けられた電極である。表面電極６は、図１に示すように、Ｙ軸方向に数本（例えば、図１では３本）延びた直線状の表面第１電極６ａと、表面第１電極６ａに対して直交する方向（Ｘ軸方向）に延びた、複数の直線状の表面第２電極６ｂとを有する。表面第１電極６ａは、シリコン基板１の第１主面１ａにおいて、光電変換によって得られた電気を太陽電池素子１０の外部に取り出すための電極である。表面第１電極６ａは、例えば１～３ｍｍ程度の幅を有している。表面第１電極６ａの少なくとも一部は、表面第２電極６ｂと電気的に接続されている。表面第２電極６ｂは、シリコン基板１の第１主面１ａにおいて、電気をシリコン基板１から集めるための電極である。表面第２電極６ｂは、例えば５０～２００μｍ程度の幅を有している。また、隣り合う表面第２電極６ｂは、互いに１～３ｍｍ程度の間隔を空けて設けられている。このように、表面第２電極６ｂの幅は、表面第１電極６ａの幅よりも小さい。表面電極６の厚みは１０～４０μｍ程度である。表面電極６は、例えば、銀を主成分とする第１銀ペーストをスクリーン印刷等によって所望の形状に塗布した後、焼成することによって形成できる。なお、本実施形態において、主成分とは、全体の成分に対して含有される比率が５０％以上であることを示し、以下の記述でも同様とする。なお、シリコン基板１の周縁部に、表面第２電極６ｂと同様な幅を有する、線状の表面第３電極６ｃを設けて、これにより表面第２電極６ｂ同士を電気的に接続してもよい。
　裏面電極７は、シリコン基板１の第２主面１ｂ側に配置されている。図２に示すように、裏面電極７は、Ｙ軸方向に不連続で直線状に配置された裏面第１電極７ａと、シリコン基板１の第２主面１ｂ側の略全面に配置された裏面第２電極７ｂとを有する。
　裏面第１電極７ａは、シリコン基板１の第２主面１ｂにおいて、光電変換によって得られた電気を太陽電池素子１０の外部に取り出すための電極である。裏面第１電極７ａの厚みは１０～３０μｍ程度であり、その幅は１～７ｍｍ程度である。また、裏面第１電極７ａは主成分として銀を含有している。この裏面第１電極７ａは、例えば、銀を主成分とする第２銀ペーストをスクリーン印刷等によって所望の形状に塗布した後、焼成することによって形成できる。
　裏面第２電極７ｂは、シリコン基板１の第２主面１ｂにおいて、光電変換によって得られた電気をシリコン基板１から集めるための電極であり、裏面第１電極７ａと電気的に接続するように設けられている。裏面第１電極７ａの少なくとも一部が裏面第２電極７ｂに接続していればよい。また、裏面第２電極７ｂの厚みは１５～５０μｍ程度である。裏面第２電極７ｂは、例えば、シリコン基板１の第２主面１ｂの裏面第１電極７ａが形成された領域の一部を除く略全面に形成される。また、裏面第２電極７ｂは、後述するパッシベーション層９の一部を貫通する孔部９１に位置している、後述の第１導体部１３を通じて、シリコン基板１と電気的に接続される。なお、裏面第２電極７ｂは、例えば複数本の直線状であってもよい。この場合には、裏面第２電極７ｂは、その短手方向において、例えば、１００～５００μｍ程度の幅を有し、互いに１～３ｍｍ程度の間隔を空けて複数設けられる。
　また、裏面第２電極７ｂは、主成分としてアルミニウムを含有している。このような裏面第２電極７ｂは、例えば、アルミニウムを主成分とするアルミニウムペーストを所望の形状および厚みに塗布した後、所定の温度プロファイルで焼成することによって形成できる。
　パッシベーション層９は、シリコン基板１の第２主面１ｂに配置される。パッシベーション層９は、これとシリコン基板１との界面において、少数キャリアの再結合の原因となる欠陥凖位を低減する。パッシベーション層９は、例えば、酸化シリコン、酸化アルミニウムもしくは窒化シリコン層等の絶縁膜、またはこれらの積層膜からなる。パッシベーション層９の厚みは１０～２００ｎｍ程度である。
　第１半導体層２がｐ型層であれば、パッシベーション層９として、ＡＬＤ（Atomic Layer Deposition）法で形成した酸化アルミニウム等、負の固定電荷を有する材料を用いることが好適である。この場合には、電界効果によって少数キャリアである電子がシリコン基板１とパッシベーション層９との界面から遠ざけられるために、界面での少数キャリアの再結合が低減される。同様な理由で、第１半導体層２がｎ型層であれば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法で形成した窒化シリコン等の正の固定電荷を有する膜を用いるとよい。
　裏面第２電極７ｂによってシリコン基板１から電気を集めるためには、パッシベーション層９の一部領域を貫通する孔部９１を通じて、裏面第２電極７ｂとシリコン基板１とが電気的に接続される必要がある。このため、シリコン基板１の第２主面１ｂに形成したパッシベーション層９に対して、例えば、レーザー照射またはエッチングなどの方法で、パッシベーション層９を貫通する孔部９１を形成した後に、裏面第２電極７ｂを形成すればよい。このような孔部９１の形状は、不連続なドット状（破線状）であってもよいし、連続した実線状であってもよい。孔部９１（第１孔部９１ａ）の径（または幅）は１０～１５０μｍ程度、ピッチは０．０５～２ｍｍ程度であればよい。
　本実施形態において、パッシベーション層９はシリコン基板１の少なくとも第２主面１ｂに配置されればよい。ただし、パッシベーション層９は第１主面１ａおよびシリコン基板１の側面にも配置されていてもよい。
　図４～７に示すように、孔部９１はシリコン基板１の窪み部１１に対応する部位に位置している。
　シリコン基板１の窪み部１１と、孔部９１を有するパッシベーション層９との間には、ボイド部１２と、アルミニウムおよびシリコンを含有する第２導体部１４が配置されている。この第２導体部１４は、シリコン基板１および第１導体部１３のそれぞれに接続している。また、第２導体部１４は、窪み部１１の壁面とパッシベーション層９との間に設けられて、シリコン基板１およびパッシベーション層９の双方に接触していることが好ましい。
　ボイド部１２は、シリコン基板１の窪み部１１内に位置していて、第２導体部１４が配置されていない部位に位置している。ボイド部１２は、窪み部１１の底部１１ｂにも配置されていてもよい。
　窪み部１１、ボイド部１２および第２導体部１４は、いずれも裏面第２電極７ｂの形成と同時に形成するとよい。ただし、窪み部１１の一部は別途レーザーなどで形成してもよい。前述のように、裏面第２電極７ｂは、アルミニウムペーストを所望の形状および厚みで塗布した後、所定の温度プロファイルで焼成することによって形成される。塗布されたアルミニウムペーストは、パッシベーション層９に形成されたコンタクトホールとしての孔部９１を介してシリコン基板１に接する。アルミニウムペーストをアルミニウムの融点以上の最高温度を有する、所定の温度プロファイルで焼成することによって、アルミニウムを含む裏面第２電極７ｂが形成される。さらに、アルミニウムペースト中のアルミニウムとシリコン基板１との間で相互拡散が起こる。この際、シリコン基板１中にアルミニウムが第１半導体層２よりも高濃度に拡散した第３半導体層４と、アルミニウムおよびシリコンを有する第２導体部１４とが形成される。ここで、アルミニウム－シリコン合金の共晶点は、アルミニウムおよびシリコンの融点よりも低い。そのため、アルミニウム－シリコン合金は、アルミニウムペーストの焼成中に、いったん融液化した後に再び固化する。この場合には、アルミニウムへのシリコンの拡散量は、シリコンへのアルミニウムの拡散量よりも大きい。このような拡散量の違いに応じて、シリコン基板１の表面に窪み部１１が形成され、シリコン基板１とパッシベーション層９との間にボイド部１２が形成される。そして、アルミニウム－シリコン合金がシリコン基板１およびパッシベーション層９の双方に接触した状態で固化し、第２導体部１４が形成される。
　例えば、図４に示すように、シリコン基板１および裏面電極７の厚み方向において、パッシベーション層９のシリコン基板１側（図４における上側）に第２導体部１４が形成される。そして、第２導体部１４の隣にはボイド部１２が形成される。なお、孔部９１の近傍における裏面第２電極７ｂはアルミニウムだけではなく、シリコン基板１から拡散したシリコンを含有する第１導体部１３が形成される。
　このように、第２導体部１４がシリコン基板１およびパッシベーション層９の双方に接触することによって、シリコン基板１と裏面第２電極７ｂとの間で良好な電気的接触が得られる。これにより、光電変換効率が高い太陽電池素子を提供できる。これは、パッシベーション層９が、溶融したアルミニウム－シリコン合金と接することで、パッシベーション層９の絶縁抵抗が低下するためである。または、パッシベーション層９の孔部９１に配置されている第１導体部１３を通じて、第２導体部１４と裏面第２電極７ｂとの間で、電気的導通が実現されるためと考えられる。
　そして、本実施形態の太陽電池素子１０では、窪み部１１内の領域が第２導体部１４で完全には充填されず、第２導体部１４以外の領域にボイド部１２が位置している。そのため、厳しい環境下での温度変化においても、第２導体部１４とシリコン基板１との熱膨張率の違いから起こる応力集中を低減できる。これにより、シリコン基板１にマイクロクラックなどのクラックが入りにくくなるため、長期信頼性に優れた太陽電池素子１０を提供できる。
　窪み部１１は、パッシベーション層９の側に開口部１１ａを有する。通常、窪み部１１の開口部のサイズ（開口部面積または断面での最大開口長さ）は、パッシベーション層９の孔部９１（第１孔部９１ａ）のサイズ（開口部面積または断面での最大開口長さ）よりも大きくなるが、逆に小さくてもよい。例えば、窪み部１１の開口部１１ａの径（または幅）は５～２００μｍ程度であり、孔部９１（第１孔部９１ａ）の径（または幅）は１０～１５０μｍ程度である。ただし、開口部１１ａのサイズが孔部９１のサイズよりも大きい場合には、窪み部１１とパッシベーション層９との間にボイド部１２と第２導体部１４とが共存するための十分な体積を有する空間が形成され得るのでよい。なお、上記開口部面積および最大開口長さは、例えば、裏面電極７とパッシベーション層９、または裏面電極７とを除去した後、窪み部１１の開口部１１ａまたは孔部９１を光学顕微鏡または電子顕微鏡で観察することによって、測定することができる。または、当該部位をサンプリングした後、樹脂包埋して適切な断面研磨を行い、光学顕微鏡または電子顕微鏡で観察することによって測定が可能である。
　また、窪み部１１とパッシベーション層９との間において、第２導体部１４の体積がボイド部１２の体積よりも小さければ、第２導体部１４とシリコン基板１との境界部分での応力集中をより低減できる。なお、窪み部１１の深さは５～５０μｍ程度である。
　また、第２導体部１４が、窪み部１１の開口部１１ａからパッシベーション層９の孔部９１の下部まで連続して存在していてもよい。これにより、第２導体部１４と裏面第２電極７ｂとの電気的接触の経路がより増加し、太陽電池素子１０の信頼性がさらに高まる。
　図４に示すように、第２導体部１４がパッシベーション層９のシリコン基板１側だけでなく、パッシベーション層９の孔部９１における内周よりも内側にまで存在させてもよい。これにより、パッシベーション層９および裏面第２電極７ｂと第２導体部１４との接続を良好にすることができる。
　また、図５に示すように、孔部９１は、広い領域で裏面電極７とシリコン基板１との間で電気的接続が得られる第１孔部９１ａと、第１孔部９１ａよりも小さな第２孔部９１ｂとを含んでいてもよい。第２孔部９１ｂは、パッシベーション層９の形成の過程で、パッシベーション層９の一部に生じた孔であってもよい。そして、第１導体部１３は、第１孔部９１ａ内に主第１導体部１３ａが配置され、第２孔部９１ｂ内に副第１導体部１３ｂがそれぞれ配置されてもよい。第２導体部１４は、主第１導体部１３ａと直接接続せずに、副第１導体部１３ｂと接続している。これにより、第２導体部１４と裏面第２電極７ｂとの電気的接触の経路が増加する。なお、第２導体部１４は、主第１導体部１３ａと副第２導体部１３ｂの両方と直接接続することが好ましい。第１孔部９１ａの径（または幅）は１０～１５０μｍ程度、ピッチは０．０５～２ｍｍ程度であればよい。また、第２孔部９１ｂの径（または幅）は１～２０μｍ程度であればよい。
　また、図６および図７に示すように、太陽電池素子１０の第２主面１ｂ側で、シリコン基板１および裏面電極７の厚み方向において、パッシベーション層９の孔部９１から窪み部１１の底部１１ｂ側に向かって、第２導体部１４、ボイド部１２、第２導体部１４および第３半導体層４がこの順に配置されていてもよい。これにより、第２導体部１４による裏面第２電極７ｂへの導通が良好になって、ボイド部１２の存在によるシリコン基板１（第１半導体層２）と第２導体１４との境界部分での応力集中がいっそう緩和される。
　また、窪み部１１の断面形状は、例えば図４～６に示すように、窪み部１１の開口部１１ａと底部１１ｂの横方向の長さがほぼ同じである矩形状であってもよいし、図７に示すように、開口部１１ａから底部１１ｂに向かうほど図示横方向の長さが短くなる台形状でもよいし、円弧状であってもよい。図７に示す形態であれば、第３半導体層４と第２導体１４の接触面積が増加することによって、第３半導体層４と第２導体１４との接触抵抗が低下し光電変換効率が向上し得る。
　＜太陽電池素子の製造方法＞
　次に、太陽電池素子１０の製造方法の各工程について詳細に説明する。
　図８（ａ）に示すシリコン基板１は、単結晶でも多結晶でもよい。シリコン基板１を作製するためのインゴットは、例えば、ＣＺ（チョクラルスキー）法または鋳造法などによって製造できる。以下では、シリコン基板１として、ｐ型の多結晶シリコン基板を用いる例について説明する。
　まず、例えば鋳造法によって多結晶シリコンのインゴットを作製する。インゴットの抵抗率は１～５Ω・ｃｍ程度であればよい。ドーパント元素としては、例えばボロンを添加すればよい。次いで、ワイヤーソー装置などを用いて、インゴットを例えば２５０μｍ以下の厚みにスライスして、シリコン基板１を作製する。その後、シリコン基板１の切断面の機械的ダメージ層および汚染層を清浄にする。このために、シリコン基板１の表面を、ＮａＯＨ、ＫＯＨ、フッ酸またはフッ硝酸などの水溶液でごく微量エッチングしてもよい。
　次に、図８（ｂ）に示すように、シリコン基板１の第１主面１ａにテクスチャを形成する。テクスチャの形成方法としては、ＮａＯＨ等のアルカリ溶液もしくはフッ硝酸等の酸溶液を使用したウエットエッチング方法、またはＲＩＥ（Reactive Ion Etching）法等を使用したドライエッチング方法を用いることができる。
　次に、図８（ｃ）に示すように、テクスチャを有するシリコン基板１の第１主面１ａに、ｎ型の第２半導体層３を形成する。第２半導体層３は、ペースト状にしたＰ２Ｏ５をシリコン基板１の表面に塗布して熱拡散させる塗布熱拡散法、ガス状にしたＰＯＣｌ３（オキシ塩化リン）を拡散源とした気相熱拡散法などによって形成できる。この第２半導体層３は、０．１～２μｍ程度の厚み、４０～２００Ω／□程度のシート抵抗値を有するように形成される。例えば、気相熱拡散法では、ＰＯＣｌ３等からなる拡散ガスを有する雰囲気中で６００～８００℃程度の温度において、シリコン基板１を５～３０分程度熱処理する。これにより、リンシリコンガラス（ＰＳＧ）をシリコン基板１の表面に形成する。その後、アルゴンまたは窒素等の不活性ガス雰囲気中で８００～９００℃程度の高い温度において、シリコン基板１を１０～４０分間程度熱処理する。これにより、ＰＳＧからシリコン基板１にリンが拡散して、シリコン基板１の第１主面１ａ側に第２半導体層３が形成される。
　第２半導体層３の形成工程において、第２主面１ｂ側にも第２半導体層３が形成された場合には、第２主面１ｂ側に形成された第２半導体層３のみをエッチングして除去する。これにより、第２主面１ｂ側にｐ型の導電型領域を露出させる。例えば、フッ硝酸溶液にシリコン基板１における第２主面１ｂ側のみを浸して、第２主面１ｂ側に形成された第２半導体層３を除去する。その後、第２半導体層３を形成する際にシリコン基板１の第１主面１ａ側に付着したＰＳＧをエッチングして除去する。この時、シリコン基板１の側面に形成された第２半導体層３も合わせて除去してもよい。
　また、上記第２半導体層３の形成工程において、まず、第２主面１ｂ側に拡散マスクを形成する。次に、気相熱拡散法等によって第２半導体層３を形成する。その後、拡散マスクを除去しても上記と同様の構造を有する第２半導体層３を形成できる。その場合、上記のように、第２主面１ｂ側に第２半導体層３は形成されないため、第２主面１ｂ側の第２半導体層３を除去する工程が不要となる。
　以上により、第１主面１ａ側にｎ型半導体層である第２半導体層３が配置される。そして、表面にテクスチャが形成された、第１半導体層２を含む多結晶のシリコン基板１を準備することができる。
　次に、図８（ｄ）に示すように、第１半導体層２の第２主面１ｂ上に、酸化アルミニウムからなるパッシベーション層９を形成する。また、シリコン基板１における第１主面１ａ側に、窒化シリコン膜からなる反射防止層５を形成する。
　まず、パッシベーション層９の形成方法としては、例えば、ＡＬＤ法、ＰＥＣＶＤ法が用いられる。この時、第１半導体層２の第１主面１ａとシリコン基板１の側面を含む全周囲にパッシベーション層９が形成されてもよい。
　ＡＬＤ法によるパッシベーション層９の形成工程では、まず、成膜装置のチャンバー内に、第２半導体層３が形成されたシリコン基板１を載置する。そして、シリコン基板１が１００℃～２５０℃の温度域で加熱された状態で、アルミニウム原料の供給、アルミニウム原料の排気除去、酸化剤の供給、酸化剤の排気除去、の各工程を複数回繰り返す。これにより、シリコン基板１の上に酸化アルミニウムからなるパッシベーション層９を形成する。ＡＬＤ法のアルミニウム原料としては、例えばトリメチルアルミニウム（ＴＭＡ）、トリエチルアルミニウム（ＴＥＡ）等を用いることができる。また、酸化剤としては、例えば、水、オゾンガス等を用いることができる。
　また、第２主面１ｂに形成された酸化アルミニウムの上に、窒化シリコン、酸化シリコンなどの膜をＰＥＣＶＤなどの方法でさらに形成してもよい。これにより、酸化アルミニウムが有する界面パッシベーション機能と、窒化シリコンおよび酸化シリコンなどが有する保護膜としての機能とを合わせ持つパッシベーション層９を形成できる。
　パッシベーション層９には、裏面電極７とシリコン基板１との電気的接続を得るための孔部９１を設ける。孔部９１は、例えば、レーザービーム照射によって形成できるし、パターン化されたエッチングマスクを用いてエッチングする方法などによっても形成できる。
　次に、シリコン基板１の第１主面１ａ側の第２半導体層３の上に、窒化シリコン膜からなる反射防止層５を形成する。反射防止層５は、例えば、ＰＥＣＶＤ法またはスパッタリング法を用いて形成される。ＰＥＣＶＤ法を用いる場合であれば、事前にシリコン基板１を成膜中の温度よりも高い温度で加熱する。その後、加熱したシリコン基板１にシラン（ＳｉＨ４）とアンモニア（ＮＨ３）との混合ガスを窒素（Ｎ２）で希釈して供給する。そして、反応圧力を５０～２００Ｐａにして、グロー放電分解でプラズマ化させて反応、堆積させることで反射防止層５を形成できる。この時の成膜温度は、３５０～６５０℃程度とする。また、グロー放電に必要な高周波電源の周波数としては１０～５００ｋＨｚの周波数を使用する。
　また、ガス流量は反応室の大きさ等によって適宜決定される。例えば、ガスの流量を１５０～６０００ｓｃｃｍの範囲とすることが望ましく、シランの流量Ａとアンモニアの流量Ｂとの流量比Ｂ／Ａは０．５～１５であればよい。
　次に、図８（ｅ）に示すように、表面電極６（表面第１電極６ａと表面第２電極６ｂ）と、裏面電極７（裏面第１電極７ａと裏面第２電極７ｂ）とを以下のようにして形成する。
　表面電極６は、例えば主成分として銀を含む金属粉末、有機ビヒクルおよびガラスフリットを含有する金属ペースト（第１銀ペースト）を用いて作製される。まず、この第１銀ペーストを、シリコン基板１の第１主面１ａに塗布する。その後、最高温度６００～８５０℃で数十秒～数十分程度焼成することによって表面電極６を形成する。この塗布法としては、スクリーン印刷法などを用いることができる。そして、塗布後、所定の温度で溶剤を蒸散させて乾燥してもよい。なお、表面電極６は、表面第１電極６ａと表面第２電極６ｂとを有するが、スクリーン印刷を用いることで、表面第１電極６ａと表面第２電極６ｂとは、１つの工程で形成できる。
　裏面第１電極７ａは、主成分として銀を含む金属粉末、有機ビヒクルおよびガラスフリット等を含有する金属ペースト（第２銀ペースト）を用いて作製する。第２銀ペーストの塗布法としては、例えば、スクリーン印刷法などを用いることができる。この塗布後、所定の温度で溶剤を蒸散させて乾燥させてもよい。第２銀ペーストが塗布されたシリコン基板１を、焼成炉内にて最高温度が６００～８５０℃の条件で、数十秒～数十分間程度焼成する。これにより、裏面第１電極７ａがシリコン基板１の第２主面１ｂ側に形成される。
　裏面第２電極７ｂは、主成分としてアルミニウムを含む金属粉末、有機ビヒクルおよびガラスフリットを含有する金属ペースト（アルミニウムペースト）を用いて作製する。このアルミニウムペーストを、予め塗布された第２銀ペーストの一部に接触するように第２主面１ｂ上に塗布する。この時、第２主面１ｂ上の裏面第１電極７ａが形成されない部位のほぼ全面に塗布してもよい。この塗布法としては、スクリーン印刷法などを用いることができる。この塗布後、所定の温度で溶剤を蒸散させて乾燥させてもよい。アルミニウムペーストが塗布されたシリコン基板１を焼成炉内にて最高温度が６００～８５０℃の条件で数十秒～数十分間程度焼成することによって、裏面第２電極７ｂがシリコン基板１の第２主面１ｂ側に形成される。
　裏面第２電極７ｂの形成に伴って、第３半導体層４、窪み部１１、ボイド部１２、第１導体部１３および第２導体部１４を形成する。塗布したアルミニウムペーストは、パッシベーション層９に形成したコンタクトホールとしての孔部９１において、シリコン基板１の第２主面１ｂと接している。アルミニウムペーストを、アルミニウムの融点以上の最高温度を有する所定の温度プロファイルで焼成することによって、アルミニウムを含む裏面第２電極７ｂが形成される。
　第３半導体層４、窪み部１１、ボイド部１２、第２導体部１４の形状および大きさは、アルミニウムペーストの組成、印刷条件（塗布厚み等）によって調整できる。アルミニウム中へのシリコンの拡散量は、シリコン中へのアルミニウムの拡散量よりも大きい。このことから、シリコン基板１の表面にはパッシベーション層９の孔部９１と相対して窪み部１１が形成される。この時、拡散時間が短く、アルミニウム中へのシリコンの拡散量もかなり大きい場合には、窪み部１１内に第２導体部１４は形成されず、窪み部１１とパッシベーション層９とで囲まれたボイド部１２のみが形成される。本実施形態では、アルミニウムペースト中にシリコンまたはアルミニウム－シリコン合金などを添加する、アルミニウムペーストの塗布厚みを小さくする、または昇温時速度を小さくするなどの方法を採用する。これらにより、シリコン基板１からアルミニウムを含有する電極にシリコンが拡散しにくくなる。そして、窪み部１１内にボイド部１２と第２導体部１４の両方を形成できる。さらに、シリコン基板１からアルミニウムを含有する電極にシリコンが拡散しにくくなることによって、窪み部１１内に占める第２導体部１４の領域を増やすことができる。
　また、窪み部１１とパッシベーション層９の双方に接触した状態で第２導体部１４が形成される理由は、焼成時に融液であったアルミニウム－シリコン合金が、表面張力の影響で、窪み部１１およびパッシベーション層９の双方に接触しやすく、その状態で固化するためと考えられる。このため、本実施形態では、図４に示すように、シリコン基板１および裏面電極７の厚み方向において、パッシベーション層９のシリコン基板１側に第２導体部１４が配置される。この第２導体部１４から窪み部１１の底部１１ｂ側にボイド部１２が位置する。
　図４に示す第２導体部１４は、窪み部１１の開口部１１ａからパッシベーション層９の孔部９１にまで連続して設けられる。この場合、例えば、アルミニウム粉末１００質量部に対して、８０質量％アルミニウム－２０質量％シリコン合金の粉末を３０～６０質量部およびシリコン粉末を１～３質量部含むアルミニウムペーストを用いる。そして、このようなアルミニウムペーストを例えば、平均約３０μｍの厚みとなるように印刷し、焼成炉内にてシリコン基板１の最高温度が７３０～８００℃、また、昇温時速度が８０℃／秒の領域を有する条件で焼成する。これにより、図４に示す第２導体部１４を形成できる。
　また、図５に示す第２導体部１４は、窪み部１１の壁面とパッシベーション層９との間にのみに設けられる。この場合、例えば、アルミニウム粉末１００質量部に対して、８０質量％アルミニウム－２０質量％シリコン合金の粉末を３０～５０質量部およびシリコン粉末を１～３質量部含むアルミニウムペーストを用いる。そして、このようなアルミニウムペーストを、例えば平均約４０μｍの厚みとなるように印刷し、焼成炉内にてシリコン基板１の最高温度が８００～８４０℃、また、昇温時速度が８５℃／秒の領域を有する条件で焼成する。これにより、図５に示す第２導体部１４を形成できる。
　また、図６に示す第２導体部１４は、窪み部１１の周囲全体に設けられる。この場合、例えば、アルミニウム粉末１００質量部に対して、８０質量％アルミニウム－２０質量％シリコン合金の粉末を７０～９０質量部およびシリコン粉末を１～３質量部含むアルミニウムペーストを用いる。そして、このようなアルミニウムペーストを、例えば平均約３０μｍの厚みとなるように印刷し、焼成炉内にてシリコン基板１の最高温度が７３０～８００℃、また、昇温時速度が８０℃／秒の領域を有する条件で焼成する。これにより、図６に示す第２導体部１４を形成できる。
　以上の工程により、太陽電池素子１０を作製することができる。
　なお、裏面第２電極７ｂを形成した後に裏面第１電極７ａを形成してもよい。また、裏面第１電極７ａはシリコン基板１と直接接触してもよいし、裏面第１電極７ａとシリコン基板１との間にもパッシベーション層９を配置してもよい。
　また、表面電極６、裏面第１電極７ａおよび裏面第２電極７ｂは、各々の導電性ペーストを塗布した後、同時に焼成して形成しても構わない。これにより、生産性が向上するとともに、シリコン基板１にかかる熱履歴を低減して、太陽電池素子１０の出力特性を向上させることができる。
　以下に、上述の実施形態を具体化した実施例について説明する。まず、半導体基板としてｐ型の第１半導体層２を有する多数のシリコン基板１を用いた。シリコン基板１は、平面視して正方形の一辺が約１５６ｍｍ角、厚さが約２００μｍの多結晶シリコン基板とした。これらのシリコン基板１をＮａＯＨ水溶液でエッチングして、その後、洗浄を行なった。そして、シリコン基板１に対して、以下の処理を行なった。
　まず、シリコン基板１の第１主面１ａ側にＲＩＥ法を用いてテクスチャを形成した。
　次に、シリコン基板１にガス状にしたＰＯＣｌ３（オキシ塩化リン）を拡散源とした気相熱拡散法によって、シリコン基板１の表面にＰＳＧを形成し、ＰＳＧからリンを拡散させた。これにより、シート抵抗が９０Ω／□程度となるｎ型の第２半導体層３を形成した。なお、シリコン基板１の第２主面１ｂ側に形成された第２半導体層３はフッ硝酸溶液で除去して、その後、ＰＳＧをフッ酸溶液でエッチングして除去した。
　次に、シリコン基板１の第２主面１ｂ側にＡＬＤ法を用いて酸化アルミニウムを形成し、その上にプラズマＣＶＤ法を用いて保護膜としての機能を有する窒化シリコンを形成して、積層構造のパッシベーション層９を形成した。
　ここでは、成膜装置のチャンバー内にシリコン基板１を載置して、シリコン基板１の表面温度が１００～２００℃程度になるように維持した。そして、アルミニウム源材料としてＴＭＡを用い、酸化剤としてオゾンガスを用いて、約３０ｎｍの厚さの酸化アルミニウムを形成した。
　その後、シリコン基板１の第１主面１ａの上に、プラズマＣＶＤ法を用いて窒化シリコンからなる反射防止層５を形成した。
　次に、パッシベーション層９にレーザービーム照射によって複数の孔部９１を形成した。
　そして、第１主面１ａ側には銀ペーストを図１に示す表面電極６のパターンに塗布し、第２主面１ｂ側には銀ペーストを図２に示す裏面第１電極７ａのパターンに塗布した。また、第２主面１ｂ側に、アルミニウムペーストを図２に示す裏面第２電極７ｂのパターンに塗布した。そして、これら導電性ペーストを最高温度が７５０℃で焼成した。これにより、第３半導体層４、表面電極６、裏面第１電極７ａ、裏面第２電極７ｂおよび第１導体部１３を形成して、太陽電池素子１０を作製した。
　実施例では、アルミニウムペーストは、アルミニウム粉末１００質量部に対して、ガラス粉末を含まず、８０質量％アルミニウム－２０質量％シリコンの合金粉末を４０質量部、シリコン粉末を２質量部それぞれ含むものとした。そして、アルミニウムペーストを平均約３０μｍの厚みになるように印刷した。なお、昇温時速度が８０℃／秒の領域を有する条件で焼成した。これにより、図５に示すような窪み部１１にボイド部１２と第２導体部１４を有する太陽電池素子１０を作製した。
　一方、比較例では、アルミニウムペーストは、アルミニウム粉末１００質量部に対して、ガラス粉末を７質量部、７５質量％アルミニウム－２５質量％シリコンの合金粉末を４００質量部、シリコン粉末を３３質量部それぞれ含むものとした。そして、アルミニウムペーストを平均約３０μｍの厚みとなるように印刷した。なお、昇温時速度が７６℃／秒の領域を有する条件で焼成した。これによって、窪み部１１にボイド部１２が形成されていない太陽電池素子１０を作製した。
　次に、実施例および比較例の太陽電池素子１０の初期最大出力（以下、Ｐｍという）の測定を行なった。この測定はＪＩＳ　Ｃ　８９１３に準拠して、ＡＭ（Ａｉｒ　Ｍａｓｓ）１．５および１００ｍＷ／ｃｍ２の条件下にて行なった。また、信頼性試験は、実施例および比較例の太陽電池素子１０を用いた太陽電池モジュールを作製して行なった。太陽電池モジュールを、温度１２５℃、湿度９５％の恒温恒湿試験機に投入し、１５０時間後および４５０時間後に、Ｐｍからの出力低下率を測定した。太陽電池素子１０のＰｍは、比較例を１００として実施例の測定結果を規格化した。実施例における太陽電池素子１０のＰｍは平均１００であった。
　また、比較例の太陽電池モジュールの出力低下率は、１５０時間で３％、４５０時間で１０％であった。これに対して、実施例の太陽電池モジュールの出力低下率は、１５０時間で２％、４５０時間で５％であった。この結果は、実施例において、窪み部１１にボイド部１２が形成されたことによって、シリコン基板１と第２導電部１４との熱膨張率の違いによるシリコン基板１への応力集中が低減したためと考えられる。
１　　：シリコン基板
　１ａ：第１主面
　１ｂ：第２主面
２　　：第１半導体層（ｐ型半導体層）
３　　：第２半導体層（ｎ型半導体層）
４　　：第３半導体層（ＢＳＦ層）
５　　：反射防止層
６　　：表面電極
　６ａ：表面第１電極
　６ｂ：表面第２電極
　６ｃ：表面第３電極
７　　：裏面電極
　７ａ：裏面第１電極
　７ｂ：裏面第２電極
９　　：パッシベーション層
　９１：孔部
　　９１ａ：第１孔部
　　９１ｂ：第２孔部
１０　：太陽電池素子
　１０ａ：第１主面
　１０ｂ：第２主面
１１　：窪み部
１２　：ボイド部
１３　：第１導体部
１４　：第２導体部

Claims (4)

  1. 　一主面に複数の窪み部を有するシリコン基板と、
    該シリコン基板の前記一主面の上に配置され、前記窪み部に対応する部位に孔部を有するパッシベーション層と、
    該パッシベーション層の前記孔部に配置されている第１導体部と、
    前記パッシベーション層の上に配置され、前記第１導体部に接続している、アルミニウムを含有する電極と、
    前記シリコン基板の前記窪み部内に配置されるとともに、前記シリコン基板および前記第１導体部のそれぞれに接続している、アルミニウムおよびシリコンを含有する第２導体部と、
    前記シリコン基板の前記窪み部内に位置している、前記第２導体部が配置されていないボイド部とを備えた太陽電池素子。
  2. 　前記ボイド部は、前記シリコン基板の前記窪み部の底部と前記第２導体部との間に位置している、請求項１に記載の太陽電池素子。
  3. 　前記第２導体部は、前記シリコン基板の前記窪み部の底部にも配置されている、請求項１に記載の太陽電池素子。
  4. 　前記シリコン基板の前記窪み部内に、前記第２導体部に接しているＢＳＦ層がさらに配置されている、請求項１乃至３のいずれかに記載の太陽電池素子。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018032491A (ja) * 2016-08-23 2018-03-01 ナミックス株式会社 導電性ペースト及び太陽電池
WO2018173125A1 (ja) * 2017-03-21 2018-09-27 三菱電機株式会社 太陽電池セルおよび太陽電池モジュール
KR20190125971A (ko) * 2017-03-27 2019-11-07 도요 알루미늄 가부시키가이샤 태양 전지용 페이스트 조성물
US11195961B2 (en) 2016-09-28 2021-12-07 Kyocera Corporation Solar cell element
US11302831B2 (en) 2018-03-22 2022-04-12 Kabushiki Kaisha Toshiba Solar cell, multi-junction solar cell, solar cell module, and solar power generation system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3072827B1 (fr) * 2017-10-23 2019-10-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’une cellule photovoltaique
WO2019107211A1 (ja) * 2017-11-30 2019-06-06 京セラ株式会社 太陽電池素子
CN109545976B (zh) * 2018-11-26 2020-10-27 西安交通大学 绒面均匀空穴或电子传输膜的液膜高温高浓速涂原位速干制备方法
CN115534502B (zh) * 2021-06-30 2024-05-28 晶科能源(海宁)有限公司 丝网印刷网板、太阳能电池电极的形成方法及太阳能电池

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212769A (ja) * 2011-03-31 2012-11-01 Kyocera Corp 太陽電池素子
JP2013115256A (ja) * 2011-11-29 2013-06-10 Sharp Corp 光電変換素子および光電変換素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4378366B2 (ja) * 2005-08-04 2009-12-02 キヤノン株式会社 発光素子アレイ
US20070295399A1 (en) * 2005-12-16 2007-12-27 Bp Corporation North America Inc. Back-Contact Photovoltaic Cells
CN102763226B (zh) * 2009-12-09 2016-01-27 速力斯公司 使用薄平面半导体的高效光伏背触点太阳能电池结构和制造方法
JP2013048126A (ja) * 2009-12-14 2013-03-07 Mitsubishi Electric Corp 光起電力装置およびその製造方法
KR101130196B1 (ko) * 2010-11-11 2012-03-30 엘지전자 주식회사 태양 전지
JP2013115258A (ja) * 2011-11-29 2013-06-10 Sharp Corp 光電変換素子および光電変換素子の製造方法
JP5924945B2 (ja) * 2012-01-11 2016-05-25 東洋アルミニウム株式会社 ペースト組成物
TW201411866A (zh) * 2012-09-07 2014-03-16 Unitech Printed Circuit Board Corp 太陽能電池背面鈍化局部擴散結構及其製造方法
CN202930393U (zh) * 2012-11-12 2013-05-08 横店集团东磁股份有限公司 一种减少太阳能电池片翘曲的铝背场结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012212769A (ja) * 2011-03-31 2012-11-01 Kyocera Corp 太陽電池素子
JP2013115256A (ja) * 2011-11-29 2013-06-10 Sharp Corp 光電変換素子および光電変換素子の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3200242A4 *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049983B2 (en) 2016-08-23 2021-06-29 Namics Corporation Conductive paste and solar cell
WO2018037746A1 (ja) * 2016-08-23 2018-03-01 ナミックス株式会社 導電性ペースト及び太陽電池
JP2018032491A (ja) * 2016-08-23 2018-03-01 ナミックス株式会社 導電性ペースト及び太陽電池
US11195961B2 (en) 2016-09-28 2021-12-07 Kyocera Corporation Solar cell element
JPWO2018173125A1 (ja) * 2017-03-21 2019-06-27 三菱電機株式会社 太陽電池セルおよび太陽電池モジュール
CN110419112A (zh) * 2017-03-21 2019-11-05 三菱电机株式会社 太阳能电池单元以及太阳能电池模块
TWI668880B (zh) * 2017-03-21 2019-08-11 日商三菱電機股份有限公司 Solar battery unit and solar battery module
WO2018173125A1 (ja) * 2017-03-21 2018-09-27 三菱電機株式会社 太陽電池セルおよび太陽電池モジュール
KR20190125971A (ko) * 2017-03-27 2019-11-07 도요 알루미늄 가부시키가이샤 태양 전지용 페이스트 조성물
JPWO2018180441A1 (ja) * 2017-03-27 2020-02-06 東洋アルミニウム株式会社 太陽電池用ペースト組成物
JP7173960B2 (ja) 2017-03-27 2022-11-16 東洋アルミニウム株式会社 太陽電池用ペースト組成物
KR102485772B1 (ko) * 2017-03-27 2023-01-05 도요 알루미늄 가부시키가이샤 태양 전지용 페이스트 조성물
US11302831B2 (en) 2018-03-22 2022-04-12 Kabushiki Kaisha Toshiba Solar cell, multi-junction solar cell, solar cell module, and solar power generation system

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