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WO2014162969A1 - 半導体装置 - Google Patents

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WO2014162969A1
WO2014162969A1 PCT/JP2014/058823 JP2014058823W WO2014162969A1 WO 2014162969 A1 WO2014162969 A1 WO 2014162969A1 JP 2014058823 W JP2014058823 W JP 2014058823W WO 2014162969 A1 WO2014162969 A1 WO 2014162969A1
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WO
WIPO (PCT)
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region
well
electrode
well region
semiconductor device
Prior art date
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Ceased
Application number
PCT/JP2014/058823
Other languages
English (en)
French (fr)
Inventor
史郎 日野
三浦　成久
昌之 今泉
洪平 海老原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2015510040A priority Critical patent/JP5992094B2/ja
Priority to CN201480019915.5A priority patent/CN105074921B/zh
Priority to DE112014001838.4T priority patent/DE112014001838B4/de
Priority to US14/779,255 priority patent/US9577086B2/en
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 proposes a method of using an SBD (Schottky Barrier Diode) as a freewheeling diode in a MOSFET unit cell.
  • SBD Schottky Barrier Diode
  • a semiconductor device such as a MOSFET has a built-in pn diode. Therefore, when the pn diode operates in a state where a forward voltage is applied to the pn diode, minority carriers are injected into the drift layer.
  • the injected minority carriers recombine with the majority carriers in the drift layer, and the energy (recombination energy) generated thereby disturbs the periodic structure of some semiconductors, that is, causes crystal defects. It has been known. In particular, in the case of silicon carbide, the recombination energy is large because the band gap is large, and the crystal structure is easily changed because it has various stable crystal structures. Therefore, crystal defects are easily generated due to the operation of the pn diode.
  • the disordered crystal structure becomes electrically high resistance, when such a phenomenon occurs particularly in the active region of the MOSFET (that is, the region having the unit cell including the channel), the on-resistance, that is, the order between the source and the drain is increased.
  • the element resistance with respect to the directional current increases, and the conduction loss increases when the same current density is applied.
  • the SBD diffusion potential is designed to be lower than the pn junction diffusion potential, so that a unipolar current is generated in the built-in SBD until the pn diode in the active region operates during the reflux operation. Flows. Therefore, for a certain amount of current, the reflux current can be applied without the pn diode operating, and an increase in on-resistance can be avoided.
  • the present invention has been made in order to solve the above-described problems, and increases the value of the current that flows through the entire chip until the pn diode in the unit cell near the termination operates, thereby reducing the chip size and thereby
  • An object of the present invention is to provide a semiconductor device capable of reducing the chip cost.
  • a semiconductor device includes a first conductivity type drift layer formed on a first conductivity type semiconductor substrate, and a plurality of second conductivity types provided separately from each other on the drift layer surface layer.
  • a first well region and a second well of a second conductivity type formed on the surface of the drift layer with the plurality of first well regions sandwiched in plan view and having a larger formation area than each of the first well regions.
  • each of the first well regions in each of the first well regions, in each first well region surface layer formed in a depth direction from each first well region surface layer, and in each first well region surface layer, In plan view, a first conductivity type source region formed across the first separation region, a first Schottky electrode provided on the first separation region, and a plane on each first well region Visually, the first shot A first ohmic electrode provided with a key electrode interposed therebetween, a first conductivity type second separation region that separates the first well regions from each other, and the second well in the second well region A first conductivity type third separation region formed penetrating in a depth direction from the region surface layer, a second Schottky electrode provided on the third separation region, and the first and second Schottky electrodes And over the first and second well regions excluding the position where the first ohmic electrode is provided, and a gate electrode provided via a first insulating film and covering the gate electrode The second insulating film, the first and second Schottky electrodes, the first a
  • the second Schottky electrode is provided on the second well region located outside the active region, so that a voltage drop occurs in the second Schottky electrode in the reflux state, and the active region
  • the voltage applied to the built-in SBD in the first well region located at the end of the region is relaxed. Therefore, the operation of the pn diode can be suppressed, and more current can be circulated in the SBD. As a result, the return current that can flow through the entire chip with a unipolar current increases, and the chip size can be reduced.
  • FIG. 1 is a schematic plan view schematically showing an entire semiconductor device according to a first embodiment.
  • FIG. 3 is a schematic cross-sectional view, a schematic plan view, and a schematic cross-sectional view of the semiconductor device according to the first embodiment when the present invention is not used.
  • FIG. 3 is a schematic cross-sectional view, a schematic plan view, and a schematic cross-sectional view of the semiconductor device according to the first embodiment when the present invention is not used.
  • SiC silicon carbide
  • MOSFET n-channel silicon carbide MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type is taken as an example. I will explain.
  • FIG. 1 is a schematic cross-sectional view of a unit cell of an SBD built-in MOSFET disposed in an active region.
  • FIG. 2 is a top view of the SBD built-in MOSFET unit cell shown in FIG. 1, and represents only the region where the semiconductor layer is formed through the electrodes and insulating film of FIG. 1. .
  • an n-type (first conductivity type) is formed on a first main surface of a substrate 10 having a polytype of 4H and made of n-type (first conductivity type) and low resistance silicon carbide.
  • a drift layer 20 made of silicon carbide of one conductivity type is formed.
  • the substrate 10 made of silicon carbide has a (0001) plane as the first main surface and is inclined 4 ° with respect to the c-axis direction.
  • the drift layer 20 is an n-type (first conductivity type) semiconductor layer having a first impurity concentration.
  • a plurality of p-type (second conductivity type) well regions 30 containing aluminum (Al), which is a p-type (second conductivity type) impurity, are spaced apart from each other on the surface layer side of the drift layer 20. .
  • the p-type (second conductivity type) impurity concentration of the well region 30 is set to the second impurity concentration.
  • the well regions 30 shown in FIG. 1 are formed at two positions apart from each other in a sectional view in the unit cell.
  • a region that separates the well regions 30 is an n-type (first conductivity type) region called a second separation region 21.
  • the second separation region 21 is a region formed in the surface layer portion of the drift layer 20, and is a region extending from the surface of the drift layer 20 to the same depth as the well region 30 in the depth direction.
  • a first conductivity type first separation region 22 formed through the surface of each well region 30 in the depth direction is formed.
  • the first separation region 22 is a region located immediately below a Schottky electrode 75 described later.
  • n-type (first conductivity type) source region 40 containing nitrogen (N), which is an n-type (first conductivity type) impurity, is partially formed on the surface layer side of the well region 30.
  • the source region 40 is formed shallower than the depth of the well region 30.
  • the source region 40 is formed with the first separation region 22 sandwiched in plan view.
  • Al which is a p-type (second conductivity type) impurity, is preferably formed on the well region 30 sandwiched between the source region 40 and the first separation region 22.
  • Al aluminum
  • a p-type (second conductivity type) first well contact region 35 is formed.
  • a gate insulating film 50 made of silicon oxide is formed across the surface of the second separation region 21, the surface of the well region 30, and a part of the surface of the source region 40.
  • a gate electrode 60 is formed on the surface of the gate insulating film 50 so as to face the second separated region 21, the well region 30, and the end of the source region 40.
  • An interlayer insulating film 55 made of silicon oxide is formed on the gate insulating film 50 so as to cover the gate electrode 60.
  • Contact resistance with silicon carbide is reduced between the surface of the source region 40 that is not covered with the gate insulating film 50 and the surface of the first well contact region 35 that is in contact with the source region 40.
  • a source-side ohmic electrode 70 is formed for this purpose.
  • the well region 30 can easily exchange electrons with the source-side ohmic electrode 70 via the low-resistance first well contact region 35.
  • a Schottky electrode 75 is formed on the surface of the first separation region 22, and the Schottky electrode 75 and the silicon carbide in the first separation region 22 are Schottky connected.
  • the Schottky electrode 75 desirably includes at least the surface of the first separation region 22, but may not include it.
  • the Schottky electrode 75 is provided on the well region 30 at a position sandwiched between the ohmic electrodes 70 in plan view.
  • a source electrode 80 is formed on the source-side ohmic electrode 70, the Schottky electrode 75, and the interlayer insulating film 55.
  • the source electrode 80 electrically short-circuits the source-side ohmic electrode 70 and the Schottky electrode 75. That is, the source-side ohmic electrode 70 and the Schottky electrode 75 are electrically connected.
  • a drain electrode 85 is formed on the second main surface opposite to the first main surface of the substrate 10, that is, on the back surface side via a back surface ohmic electrode 71.
  • the gate electrode 60 is electrically short-circuited with the gate pad and the gate wiring through the gate contact hole opened in the interlayer insulating film 55 in a part of the region where the unit cell does not exist in the semiconductor device. ing.
  • the second separation region 21 is a path through which an on-current flows when the MOSFET is turned on
  • the first separation region 22 is a path through which a unipolar current, which is a SBD return current, flows.
  • FIG. 3 is a view of the semiconductor device as viewed from above, that is, from the first main surface side, and the planar position of the active region is represented by a broken line.
  • the source electrode 80 is formed so as to encompass the planar position of the active region.
  • a gate electrode 82 that is electrically insulated from the source electrode 80 is formed on the first main surface.
  • a region other than the active region in which unit cells are periodically arranged in the entire semiconductor device will be referred to as an invalid region in the present application.
  • FIG. 4A is a diagram for explaining the structure of a portion adjacent to the gate electrode 82 in the end portion of the active region, and is a schematic cross-sectional view corresponding to the position aa ′ in FIG.
  • FIG. 4B is a schematic plan view of the portion shown in FIG. 4A, and only the semiconductor region is expressed through the electrode and the insulating film.
  • FIG.4 (c) is a cross-sectional schematic diagram when not using this invention in the same place.
  • FIG. 5A is a diagram for explaining the structure of a portion adjacent to the end portion of the chip where the gate electrode 82 is not present in the end portion of the active region, and corresponds to the position bb ′ in FIG. It is a cross-sectional schematic diagram to do.
  • FIG. 5B is a schematic plan view of the portion shown in FIG. 5A, and only the semiconductor region is expressed through the electrodes and the insulating film.
  • FIG.5 (c) is a cross-sectional schematic diagram when not using this invention in the same place.
  • the gate electrode 82 is formed on the interlayer insulating film 55 and is electrically connected to the gate electrode 60 through the gate contact hole 95 opened in a part of the interlayer insulating film 55.
  • a wide-area well region 31 having a larger area than the well region 30 is formed from the well region 30 of the outermost unit cell with an n-type region having the same width as the second separation region 21 interposed therebetween. Yes.
  • the planar position of the wide well region 31 includes the planar position of the gate electrode 82.
  • the wide well region 31 is connected to the source electrode 80 through a well contact hole 91 opened in a part of the interlayer insulating film 55 adjacent to the well region 30 at a position near the active region.
  • a first well contact region 35 and an ohmic electrode 70 (second ohmic electrode) are formed in the surface layer portion of the wide well region 31 in contact with the well contact hole 91.
  • the well contact hole 91 and a part of the position farther from the active region than the plane position where the SBD contact hole 92 at a position farther from the well region 30 than the well contact hole 91 is formed are above the drift layer 20.
  • a field insulating film 52 thicker than the gate insulating film 50 is formed below the gate electrode 60.
  • a wide-area well region 31 having a larger area than the well region 30 is sandwiched from the well region 30 of the outermost unit cell with an n-type region having the same width as the second separation region 21. Is formed.
  • a p-type JTE (junction termination extension) region 37 having an impurity concentration lower than that of the wide well region 31 is formed on the outer periphery side of the wide well region 31 and connected to the wide well region 31.
  • the wide well region 31 is connected to the source electrode 80 through a well contact hole 91 opened in a part of the interlayer insulating film 55 adjacent to the well region 30.
  • a first well contact region 35 and an ohmic electrode 70 are formed in the surface layer portion of the wide well region 31 in contact with the well contact hole 91.
  • a part of the interlayer insulating film 55 and the gate insulating film are located in the vicinity of the well contact hole 91 (for example, a position separated by 20 [ ⁇ m]) farther from the active region than the well contact hole 91.
  • An SBD contact hole 92 is formed by removing a part of 50. That is, in FIG. 4C, no SBD contact hole is formed in the vicinity of the well contact hole 91 of the source electrode 80A.
  • the interlayer insulating film 55A and the gate electrode are formed on the wide well region 31A at that location. 60A is formed. Also in FIG. 5C, no SBD contact hole is formed in the vicinity of the well contact hole 91 of the source electrode 80A, and instead, an interlayer insulating film 55A is formed over the wide well region 31A at that location. ing.
  • the source electrode 80 is in contact with the Schottky electrode 75 formed on the silicon carbide through the SBD contact hole 92.
  • a third separation region 23 in which the wide well region 31 is not formed. That is, the third separation region 23 is a region that is surrounded by the wide-area well region 31 and is an n-type region due to the lack of the p-type implantation that forms the wide-area well region 31. That is, the wide well region 31 is formed so as to penetrate from the surface layer of the wide well region 31 in the depth direction. As a result, an SBD diode surrounded by the wide well region 31 is formed in the invalid region.
  • the diffusion potential of both the SBD diode formed in the active region and the SBD diode formed in the ineffective region is lower than the diffusion potential of the pn junction formed in silicon carbide.
  • the chemical vapor deposition (Chemical Vapor Deposition) is performed on the surface of the substrate 10 made of n-type low-resistance silicon carbide having a (0001) plane and a 4H polytype.
  • the drift layer 20 made of silicon carbide having an n-type impurity concentration of 1 ⁇ 10 15 to 1 ⁇ 10 17 [cm ⁇ 3 ] and a thickness of 5 to 50 ⁇ m is epitaxially grown by the CVD method.
  • an implantation mask is formed on the surface of the drift layer 20 with a photoresist or the like, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is about 0.5 to 3 [ ⁇ m] which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of ion-implanted Al is in the range of 1 ⁇ 10 17 to 1 ⁇ 10 19 [cm ⁇ 3 ], and is higher than the first impurity concentration of the drift layer 20.
  • the implantation mask is removed.
  • the region into which Al is ion-implanted by this step becomes the well region 30 and the wide well region 31.
  • an implantation mask is formed on the surface of the drift layer 20 with a photoresist or the like, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is about 0.5 to 3 [ ⁇ m] which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of ion-implanted Al is in the range of 1 ⁇ 10 16 to 1 ⁇ 10 18 [cm ⁇ 3 ], which is higher than the first impurity concentration of the drift layer 20 and higher than the Al concentration of the well region 30. Is also low.
  • the implantation mask is removed. A region into which Al is ion-implanted by this step becomes the JTE region 37.
  • an implantation mask is formed on the surface of the drift layer 20 using a photoresist or the like, and N which is an n-type impurity is ion-implanted.
  • the N ion implantation depth is shallower than the thickness of the well region 30.
  • the impurity concentration of the ion-implanted N is in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 [cm ⁇ 3 ] and exceeds the p-type second impurity concentration of the well region 30.
  • the n-type region is the source region 40.
  • an implantation mask is formed on the surface of the drift layer 20 with a photoresist or the like, Al is implanted as a p-type impurity, and the implantation mask is removed.
  • the region into which Al is implanted by this step becomes the first well contact region 35.
  • the first well contact region 35 is provided in order to obtain good electrical contact between the well region 30 and the source-side ohmic electrode 70.
  • the p-type impurity concentration of the first well contact region 35 is set to It is desirable that the concentration be higher than the p-type second impurity concentration.
  • the substrate 10 or the drift layer 20 be heated to 150 ° C. or higher for the purpose of reducing the resistance of the first well contact region 35.
  • annealing is performed for 30 seconds to 1 hour in an inert gas atmosphere (1300 to 1900 ° C.) such as argon (Ar) gas by a heat treatment apparatus.
  • an inert gas atmosphere such as argon (Ar) gas
  • argon (Ar) gas By this annealing, ion-implanted N and Al are electrically activated.
  • a field insulating film 52 made of a silicon dioxide film having a thickness of about 0.5 to 2 [ ⁇ m] is formed in a region other than the position substantially corresponding to the above-described active region by using a CVD method, a photolithography technique, or the like. Form.
  • the field insulating film 52 at a position substantially corresponding to the cell region may be removed by photolithography or etching.
  • the surface of the silicon carbide not covered with the field insulating film 52 is thermally oxidized to form silicon oxide as the gate insulating film 50 having a desired thickness.
  • a polycrystalline silicon film having conductivity is formed on the gate insulating film 50 by a low pressure CVD method, and the gate electrode 60 is formed by patterning this.
  • an interlayer insulating film 55 is formed by a low pressure CVD method.
  • a contact hole that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the first well contact region 35 and the source region 40 of the unit cell is formed, and a well contact hole 91 is simultaneously formed.
  • a back surface ohmic electrode 71 is formed on the back side of the substrate 10 by forming a metal mainly composed of Ni on the back surface (second main surface) of the substrate 10 and performing heat treatment.
  • the interlayer insulating film 55 on the first separation region 22 is removed.
  • wet etching that does not damage the silicon carbide surface that becomes the SBD interface is preferable.
  • a Schottky electrode 75 is deposited by sputtering or the like.
  • the Schottky electrode 75 it is preferable to deposit Ti, Mo, Ni or the like.
  • a wiring metal such as Al is formed on the surface of the substrate 10 processed so far by sputtering or vapor deposition, and processed into a predetermined shape by photolithography, so that the ohmic electrode 70 and the Schottky electrode on the source side are formed.
  • a source electrode 80 in contact with the gate electrode 75 and a gate electrode 82 in contact with the gate electrode 60 are formed.
  • a drain electrode 85 which is a metal film, is formed on the surface of the back ohmic electrode 71 formed on the back surface of the substrate 10, the semiconductor device shown in FIGS. 1 to 4 is completed.
  • the first state is a case where a high voltage is applied to the drain electrode 85 with respect to the source electrode 80 and a positive voltage equal to or higher than the threshold value is applied to the gate electrode 82. Call.
  • Electrons flowing from the source electrode 80 to the drain electrode 85 are transferred from the source electrode 80 to the ohmic electrode 70, the source region 40, the channel region, the second separation region 21, according to the electric field formed by the positive voltage applied to the drain electrode 85.
  • the drift layer 20 further reaches the drain electrode 85 via the substrate 10.
  • an on-current flows from the drain electrode 85 to the source electrode 80 by applying a positive voltage to the gate electrode 60.
  • a voltage applied between the source electrode 80 and the drain electrode 85 is referred to as an on voltage
  • a value obtained by dividing the on voltage by the density of the on current is referred to as an on resistance.
  • the on-resistance is equal to the total resistance of the path through which the electrons flow. Since the product of the square of the on-resistance and the on-current is equal to the energization loss that the MOSFET consumes when energized, it is preferable that the on-resistance is low.
  • the on-current flows only in the active region where the channel exists, and does not flow in the ineffective region.
  • the second state is a case where a high voltage is applied to the drain electrode 85 with respect to the source electrode 80 and a voltage equal to or lower than the threshold value is applied to the gate electrode 60, and is hereinafter referred to as an “off state”.
  • a reverse bias is applied to the pn junction formed between the well region 30 and the drift layer 20, and a thick depletion layer spreads toward the drift layer 20 having a relatively low concentration. It is possible to prevent the insulating film 50 from being applied.
  • the gate insulating film 50 on the second separation region 21 does not have a p-type region immediately below, a relatively high electric field strength is applied as compared with the gate insulating film 50 on the well region 30.
  • the electric field applied to the gate insulating film 50 is suppressed to a desired value or less by the depletion layer extending in the lateral direction from the well region 30 toward the second separation region 21. can do.
  • the wide well formed in the region substantially including the planar positions of the gate insulating film 50 and the field insulating film 52 formed on the invalid region.
  • a region 31 and a well contact hole 91 for forming an electrical contact between the wide well region 31 and the source electrode 80 are formed in part of the region 31. Therefore, similarly, it is possible to prevent a high electric field strength from being applied to the gate insulating film 50 and the field insulating film 52 on the invalid region.
  • the leak current is large, the heat generation of the MOSFET increases and the MOSFET and the module using the MOSFET may be thermally destroyed. For this reason, it is preferable to keep the electric field applied to the Schottky junction low in order to reduce the leakage current.
  • a low voltage is applied to the drain electrode 85 with respect to the source electrode 80, that is, a back electromotive voltage is applied to the MOSFET, and a reflux current flows from the source electrode 80 to the drain electrode 85.
  • this state is referred to as a “reflux state”.
  • a forward electric field (forward bias) is applied to the built-in SBD, and a unipolar current consisting of an electron current flows from the Schottky electrode 75 toward the silicon carbide layer.
  • forward bias a forward electric field
  • a unipolar current consisting of an electron current flows from the Schottky electrode 75 toward the silicon carbide layer.
  • the inventors have found that the conditions under which the pn diode operates in the active region are affected by the surroundings of the unit cell, and based on a consideration that takes this into consideration, a method for making the operation of the pn diode in the active region difficult to occur. I found it.
  • FIG. 6 shows the result of calculating the current characteristics and the voltage characteristics in the reflux state by device simulation for the unit cell of the SBD built-in MOSFET.
  • the vertical axis represents the current [A / cm 2 ] flowing through the drain electrode, and the horizontal axis represents the source-drain voltage [V].
  • FIG. 7 also shows the characteristics of a MOSFET without a built-in SBD whose sectional view is shown.
  • the current increases rapidly when the source-drain voltage exceeds about 5 [V]. This is considered to be because the pn diode is operated and the unipolar operation is switched to the bipolar operation, and the conductivity modulation of the drift layer occurs.
  • the source-drain voltage at which the pn diode operates is higher than that in the MOSFET not incorporating the SBD. This can be explained as follows. Prior to the description, it is stated that the voltage applied to the pn junction is the potential difference between the well region 30 and the contact surface of the drift layer 20 with respect to the well region 30.
  • the SBD built-in MOSFET when the source-drain voltage is higher than the SBD operating voltage and not more than the pn diode operating voltage, a unipolar current passing through the SBD flows between the source and drain. A voltage drop corresponding to the product of the resistivity and current density occurs. That is, a voltage drop also occurs in the drift layer 20 and the substrate 10. The potential of the contact surface of the drift layer 20 with respect to the well region 30 is smaller than the source / drain voltage by a voltage equal to the voltage drop. Thanks to this effect, the SBD built-in MOSFET has a high source-drain voltage at which the pn diode operates, and can pass a larger amount of unipolar current as a return current until the pn diode operates.
  • the vicinity of the end of the active region is considered.
  • the wide well region 31 is adjacent to the unit cell at the end of the active region.
  • the source-drain voltage exceeds the operating voltage of the pn diode, minority carriers are injected from the wide well region 31 toward the drift layer 20.
  • the bipolar current flowing in the wide well region 31 flows mainly at the pn junction near the well contact hole 91. This is because when a current flows at a pn junction that is planarly separated from the well contact hole 91, the sheet resistance of the wide well region 31 that passes between the well contact hole 91 and the pn junction becomes a parasitic resistance. .
  • the problem here is that the minority carriers injected at this time are diffused not only directly under the wide well region 31 but also into the drift layer 20 directly under the well region 30 in the adjacent active region.
  • the holes diffused in the drift layer 20 in the adjacent active region cause recombination with electrons at that location, thereby generating crystal defects in the drift layer in the active region and the resistance when an on-current is passed through the active region. That is, the on-resistance is increased.
  • the following mechanism causes a pn junction bipolar operation formed by the well region 30 and the drift layer 20 in the active region.
  • the charge neutral condition is satisfied.
  • Majority carrier electrons are injected from the substrate 10 to increase the electron density.
  • the resistivity of the drift layer 20 decreases.
  • the voltage drop generated in the drift layer 20 decreases, and the voltage applied to the pn junction increases.
  • the voltage applied to the pn diode increases, and the bipolar operation starts from a low source-drain voltage compared to the case where the above-described periodic arrangement of unit cells continues infinitely. Furthermore, when bipolar operation starts in the outermost unit cell, minority carrier diffusion also occurs in the inner unit cell. Thus, the bipolar operation of the pn diode occurring in the wide well region 31 causes the bipolar operation of each unit cell from the adjacent unit cell toward the inside of the active region. Since this effect is gradually attenuated as it propagates to the inner unit cell, the voltage between the source and drain at which each unit cell starts bipolar operation is the lowest in the outermost cell, and the unit cell described above becomes closer to the inner cell. It approaches the characteristics when the periodic array of cells continues indefinitely.
  • the on-resistance of the entire chip in which a bipolar operation occurs and a crystal defect occurs in a part of the unit cell close to the wide well region 31. May increase.
  • the range in which the bipolar operation occurs is higher as the driving source / drain voltage is higher and the reflux current flowing through the entire chip is larger. It is necessary to make the size of a certain value or less. However, doing so increases the chip area and increases the chip cost.
  • the decrease in the operating voltage of the pn diode in the peripheral unit cell is caused by the holes injected into the drift layer 20 by the bipolar operation in the adjacent wide well region 31 being the drift layer 20 in the adjacent active region. It is considered that the reduction of the bipolar current in the wide well region 31 is effective as a solution.
  • a part of the wide well region 31 is missing near the well contact hole 91.
  • the SBD is formed.
  • a current flows from the SBD disposed in the vicinity of the well contact hole 91 toward the silicon carbide layer. Since this current is diffused in the lateral direction in the drift layer 20, a voltage drop is caused not only directly under the SBD contact hole 92 but also in the drift layer 20 and the substrate 10 in the vicinity of the adjacent well contact hole 91.
  • the voltage applied to the pn junction decreases by the amount of the voltage drop. Therefore, the bipolar operation of the peripheral unit cell can be suppressed up to a higher source-drain voltage.
  • the planar position of the SBD contact hole 92 is close to the planar position of the well contact hole 91 so that the current flowing from the SBD is also diffused below the well contact hole 91. Specifically, since the current that has passed through the SBD spreads in the drift layer 20 at a radiation angle of 45 °, the current diffuses in the drift layer 20 to just below the well contact hole 91.
  • the distance on the surface of the drift layer 20 between the plane position of the hole 91 and the plane position of the SBD contact hole 92 is preferably shorter than the thickness of the drift layer 20. That is, it is desirable that the distance on the surface of the drift layer 20 between the planar position of the ohmic electrode 70 and the planar position of the third separation region 23 is shorter than the thickness of the drift layer 20.
  • the pn diode current that flows at that time is limited to a small value because the sheet resistance of the wide well region 31 from the planar position of the operating pn junction to the planar position of the well contact hole 91 contributes as a parasitic resistance. .
  • the energy difference from the upper end of the valence band to the impurity level of the acceptor is large, and the ionization rate is small. Therefore, in general, the p-type well region sheet resistance is about three orders of magnitude compared to when silicon is used. Since it is high, the effect of this embodiment can be enjoyed more greatly. Since the planar position of the operating pn junction is far from the active region and the flowing current is also small, the holes reaching the drift layer 20 in the active region can be made much smaller than when the present invention is not used.
  • the operation of the unit cell adjacent to the wide well region 31 was calculated in the termination structure when the present invention was used and not used as shown in FIGS. 5 (a) and 5 (c), respectively.
  • 10 unit cells are assumed, and the cross-sectional views of FIGS. 5A and 5C are assumed to continue infinitely in the depth direction (striped unit cells).
  • the potential of the source electrode 80 and the gate electrode 82 is set to 0 volt, and a negative voltage is applied to the drain electrode 85 so that the absolute value thereof gradually increases and flows to each part of the device. The current was calculated.
  • FIG. 8 shows the current [A / cm 2 ] flowing from the first well contact region 35 to the ohmic electrode 70 in the unit cell adjacent to the wide well region 31 and taking the drain voltage [V] on the horizontal axis, that is, in the unit cell.
  • FIG. 5 is a diagram in which a vertical axis represents a bipolar current flowing through a pn junction composed of a well region 30 and a drift layer 20.
  • the bipolar current starts to flow from a low source-drain voltage as compared with the characteristics obtained by assuming only the unit cell. It can be seen that a bipolar current starts to flow from the inter-voltage, and that the bipolar operation of the unit cell can be suppressed.
  • the semiconductor device includes a drift layer 20, a well region 30 as a first well region, a wide well region 31 as a second well region, a first separation region 22, and a source region 40.
  • a gate insulating film 50 or an interlayer insulating film 55 as a film and a source electrode 80 as a first source electrode are provided.
  • the drift layer 20 is a first conductivity type semiconductor layer formed on the first conductivity type substrate 10.
  • the first well region corresponds to a well region 30 of the second conductivity type that is provided at a distance from each other on the surface layer of the drift layer 20.
  • the second well region corresponds to the wide-area well region 31 of the second conductivity type that is formed on the surface of the drift layer 20 so as to sandwich the whole of the plurality of well regions 30 in plan view and has a larger formation area than each well region 30.
  • the first separation region 22 is a first conductivity type semiconductor layer formed in each well region 30 so as to penetrate from the surface layer of each well region 30 in the depth direction.
  • the source region 40 is a first conductivity type semiconductor layer formed across the first separation region 22 in plan view in each well region 30 surface layer.
  • the first Schottky electrode corresponds to the Schottky electrode 75 provided on the first separation region 22.
  • the second Schottky electrode corresponds to the Schottky electrode 75 provided on the third separation region 23.
  • the first ohmic electrode corresponds to the ohmic electrode 70 provided on each well region 30 with the Schottky electrode 75 interposed therebetween in plan view.
  • the second separation region 21 is a semiconductor layer of the first conductivity type that is a region that separates the well regions 30 from each other.
  • the third separation region 23 is a first conductivity type semiconductor layer formed in the wide well region 31 so as to penetrate from the surface layer of the wide well region 31 in the depth direction.
  • the gate electrode 60 is provided over the well region 30 and the wide-area well region 31 excluding the position where the Schottky electrode 75 and the ohmic electrode 70 are provided via a gate insulating film 50 as a first insulating film. Electrode.
  • the second insulating film corresponds to the interlayer insulating film 55 formed so as to cover the gate electrode 60.
  • the first source electrode corresponds to the source electrode 80 provided so as to cover the Schottky electrode 75, the ohmic electrode 70, and the interlayer insulating film 55.
  • the Schottky electrode 75 is provided on the wide well region 31 located outside the active region, so that a voltage drop occurs in the Schottky electrode 75 in the reflux state, and the end of the active region
  • the voltage applied to the built-in SBD of the well region 30 located at is relaxed. Therefore, the operation of the pn diode can be suppressed, and more current can be circulated in the SBD. As a result, the return current that can flow through the entire chip with a unipolar current increases, and the chip size can be reduced.
  • FIG. 9A is a diagram for explaining the structure of a portion adjacent to the gate electrode 82 in the terminal portion of the active region, and is a schematic sectional view corresponding to the position aa ′ in FIG.
  • FIG. 9B is a schematic plan view of the portion shown in FIG. 9A, where only the semiconductor region is expressed through the electrode and the insulating film.
  • FIG. 10A is a diagram for explaining the structure of a portion adjacent to the end portion of the chip where the gate electrode 82 does not exist in the end portion of the active region, and corresponds to the position of bb ′ in FIG. It is a cross-sectional schematic diagram to do.
  • FIG. 10B is a schematic plan view of the portion shown in FIG. 10A, where only the semiconductor region is expressed through the electrode and the insulating film.
  • the following configuration is provided in place of the absence of the Schottky electrode 75 below the SBD contact hole 92 and the third separation region 23 below the SBD contact hole 92 described in the first embodiment. .
  • both the first well contact region 35 and the third separation region 23 are formed, and the first Schottky electrode 75 that contacts at least a part of the surface of the third separation region 23;
  • An ohmic electrode 70 is formed in contact with at least a part of the surface of the well contact region 35 and sandwiching the Schottky electrode 75 in plan view.
  • the Schottky electrode 75 and the ohmic electrode 70 are in contact with the source electrode 80B through the well contact hole 91.
  • a gate electrode 60B that covers the gate insulating film 50 and an interlayer insulating film 55B that further covers the gate electrode 60B are provided.
  • the manufacturing method is almost the same as that of the first embodiment.
  • the implantation position of the wide well region 31B and the first well contact region 35 is changed, and the ohmic electrode 70 and the Schottky electrode 75 are arranged at desired locations. Just change the layout.
  • the effect of the present embodiment is to suppress the operation of the pn diode composed of the wide well region 31B and the drift layer 20, and to drift the active region drift layer 20 adjacent to the wide well region 31B. This is to reduce the amount of holes injected into the substrate. Therefore, the generation of crystal defects in the drift layer 20 in the active region can be suppressed.
  • the chip can be shrunk and the merit of cost reduction can be enjoyed.
  • FIG. 11A is a diagram for explaining the structure of a portion adjacent to the gate electrode 82 in the terminal portion of the active region, and is a schematic cross-sectional view corresponding to the position aa ′ in FIG.
  • FIG. 11B is a schematic plan view of the portion shown in FIG. 11A, where only the semiconductor region is expressed through the electrode and the insulating film.
  • FIG. 12A is a diagram for explaining the structure of a portion adjacent to the end portion of the chip where the gate electrode 82 does not exist in the end portion of the active region, and corresponds to the position bb ′ in FIG. It is a cross-sectional schematic diagram to do.
  • FIG. 12B is a schematic plan view of the portion shown in FIG. 12A, and only the semiconductor region is expressed through the electrode and the insulating film.
  • the impurity concentration of the first well contact region 35 is lower than that of the first well contact region 35 instead of the first well contact region 35 disposed in a part of the wide well region 31 in the first embodiment.
  • a second well contact region 36 having a p-type impurity concentration is formed.
  • the manufacturing method is substantially the same as that of the first embodiment, and the first well contact region 35 disposed in a part of the wide well region 31 is eliminated, and the first well contact region 36 is formed instead.
  • the same process as that for forming the well contact region 35 is repeated, and the dose amount may be reduced to a desired amount during impurity implantation.
  • the effect brought about by this embodiment is that the unipolar current flowing from the SBD formed by losing a part of the wide well region 31 is a pn junction comprising the wide well region 31 and the drift layer 20. Is to reduce the forward voltage applied.
  • this pn diode when this pn diode is operated, a metal layer and a semiconductor layer between the ohmic electrode 70 and the second well contact region 36 disposed in the outer peripheral wide region 31, which are paths through which current flows. Is to further reduce the current flowing through the pn diode by increasing the voltage drop at this portion.
  • FIG. 13 is a view for explaining the structure of a portion adjacent to the gate electrode 82 in the end portion of the active region, and is a schematic cross-sectional view corresponding to the position aa ′ in FIG.
  • the field insulating film 52C extends to the active region side and covers most of the wide well region 31 as compared with the third embodiment.
  • the well contact hole 91 and the SBD contact hole 92 are formed not only through the interlayer insulating film 55 but also through the field insulating film 52C.
  • the gate electrode 60C is only formed on the field insulating film 52C.
  • the fabrication method is substantially the same as that of the third embodiment, and it is only necessary to change the mask layout so that the planar position where the field insulating film 52C is formed becomes a desired one. It is desirable that the field insulating film 52C at a position corresponding to the well contact hole 91 and the SBD contact hole 92 is etched at the same time as the other portion of the field insulating film 52C is etched. As a result, the film thickness that needs to be etched later when the well contact hole 91 and the SBD contact hole 92 are formed becomes equal to the etching film thickness at other locations where the contact holes are formed at the same time, so that the process is facilitated. Because it becomes.
  • the field insulating film 52C as the first insulating film formed on the wide well region 31 is larger than the film thickness of the gate insulating film 50 as the first insulating film formed on the well region 30.
  • the film thickness is thicker.
  • the effect brought about by the present embodiment is to reduce the electric field strength applied to the oxide film on the wide well region 31.
  • the second well contact region 36 disposed in the wide well region 31. It is effective to increase the contact resistance with the ohmic electrode 70.
  • the contact resistance between the second well contact region 36 and the ohmic electrode 70 disposed in the wide well region 31 is increased, there is a problem that a large voltage is likely to be generated in the wide well region 31.
  • the reverse bias applied to the pn junction formed between the well region 30 or the wide-area well region 31 and the drift layer 20 is temporally increased as the drain voltage increases.
  • the width of the depletion layer formed in the well region 30, the wide well region 31, and the drift layer 20 increases with time.
  • the gate insulating film 50 is formed in a large portion between the wide well region 31 and the gate electrode 60, the gate insulating film 50 is formed on the gate insulating film 50. A high electric field exceeding the breakdown electric field may be applied.
  • the thick field insulating film 52C is formed between the wide well region 31 and the gate electrode 60C, the applied electric field strength is kept low. Can do.
  • FIG. 14 is a view of the SBD built-in MOSFET on which the current sense is mounted as viewed from above, that is, from the first main surface side, and the planar position of the active region is represented by a broken line.
  • a source electrode 80 and a sense electrode 81 (second source electrode) separated in a plane are formed on the first main surface.
  • an active region made of an array of unit cells having the same layout as that formed in a part of the source electrode 80 is formed.
  • the sectional view of this unit cell is the same as that of the unit cell below the source electrode 80 shown in FIG. 2, and it can be considered that the source electrode 80 is replaced with the sense electrode 81.
  • a unit cell included in the active region below the source electrode 80 is referred to as a main cell
  • a unit cell included in the active region below the sense electrode 81 is referred to as a sense cell.
  • the gate electrode 60 and the drain electrode 85 in the main cell are electrically short-circuited with the corresponding electrodes in the sense cell and have the same potential.
  • the sense electrode 81 is also operated at substantially the same 0 volts as the source electrode 80.
  • the same current always flows per unit cell of the sense cell and the main cell.
  • the number of sense cells is overwhelmingly smaller than the number of main cells, for example, 1 / 10,000.
  • the current flowing through the source electrode can be estimated.
  • the device is prevented from causing thermal destruction by detecting the overcurrent and giving an off signal to the gate electrode 82. is there.
  • FIG. 15 is a schematic cross-sectional view from the end of the main cell array to the end of the sense cell array
  • FIG. 16 is a schematic cross-sectional view when the present invention is not used. In any case, it is a schematic cross-sectional view corresponding to the portion c-c ′ in FIG.
  • a gate electrode 60 (gate electrode 60A) is formed so as to connect the two active regions, and a gate insulating film 50 or a field insulating film 52 is formed below the gate electrode 60. Yes.
  • a gate electrode 60A gate electrode 60A
  • a gate insulating film 50 or a field insulating film 52 is formed below the gate electrode 60.
  • the third well region 31 is formed in the wide well region 31 so as to lack a part in the vicinity of the sense cell, and at least a part of the region is in contact with the region.
  • a Schottky electrode 75 is formed.
  • the Schottky electrode 75 is connected to the sense electrode 81 through an SBD contact hole 92 that penetrates the interlayer insulating film 55 and the gate insulating film 50.
  • the wide well region 31A is formed without a defect, and the SBD contact hole 92 is not formed.
  • An electrode 60A is formed.
  • the fabrication method is almost the same as in the first embodiment, and it is only necessary to change each mask layout.
  • the sense electrode 81 can be formed simultaneously with the source electrode 80 and the gate electrode 82, that is, by once depositing a metal material and patterning and etching using a photoresist.
  • the effect brought about by this configuration is to effectively suppress the generation of crystal defects due to the pn current in the sense cell.
  • the effect is that an SBD diode is formed in a form in which a portion of the wide-area well region 31 near the sense cell is lost, and the Schottky electrode 75 is connected to the sense electrode 81 instead of the source electrode 80, thereby making the SBD diode This is realized by being able to be arranged closer to the sense cell.
  • the unipolar current flowing from the SBD diode arranged in a part of the wide well region 31 causes a voltage drop in the drift layer 20 and the substrate 10 immediately below and in the vicinity of the SBD diode, and the pn diode in the vicinity of the SBD diode. From the mechanism of reducing the forward voltage, it can be explained from the fact that it is effective to arrange the SBD diode at a position closer to the sense cell.
  • the occurrence of crystal defects in current sensing is particularly harmful to the occurrence of crystal defects in the main cell. This is because the number of cells for current sensing is much smaller than the number of cells in the main cell, and even if a crystal defect of the same area occurs, the resistance change of the entire active region is larger for current sensing. It is. If the resistance of the current sense changes, the current flowing through the source electrode 80 cannot be correctly estimated, and when an overcurrent flows, an off signal cannot be correctly applied to the gate electrode 60, resulting in a risk of device destruction. Increase.
  • FIG. 17 is a schematic cross-sectional view corresponding to the portion c-c ′ of FIG. As shown in FIG. 17, it is also effective to form SBD diodes for the wide well region 31 both in the vicinity of the main cell and in the vicinity of the sense cell and to be connected to the source electrode 80 and the sense electrode 81, respectively. is there.
  • FIG. 18 is a view for explaining the structure of a portion adjacent to the gate electrode 82 in the end portion of the active region, and is a schematic cross-sectional view corresponding to the position aa ′ in FIG.
  • the n-type concentration in the third separated region 23 immediately below the drift region is reduced.
  • the n-type concentration is increased to 20 (this region is referred to as a high concentration region 100D).
  • the manufacturing method is similar to the ion implantation of the source region 40 and the like. After performing patterning using a photoresist so that ions are implanted only in a desired location, an ion implantation step of an n-type dopant such as N ions may be added. Good.
  • the implantation range is a region including the third separation region 23 where the n-type concentration is desired to be increased. If the implantation concentration is lower than the p-type concentration of the well region 30 and the wide well region 31 having the same depth, the third separation region is provided. The n-type concentration in the region 23 can be increased.
  • the n-type region to be highly concentrated is not limited to the same depth as the wide well region 31, but from 0.05 than the wide well region 31.
  • the high concentration region 100E extending to a position deeper than about 1.0 [ ⁇ m]
  • the unipolar current passing through the third separation region 23 spreads more widely in the planar direction in the drift layer 20, so that the resistance in the drift layer 20 is also increased. A reduced effect can be obtained.
  • not only the third separation region 23 but also the n-type concentration of the first separation region 22 and the second separation region 21 in the active region is increased at the same time.
  • the entire high concentration region 100F it is possible to increase the unipolar current that flows through the entire chip during the dead time. Since the resistance of the path through which the on-current flows in the on state is reduced, an effect of reducing the on-resistance can be obtained.
  • n-type ion implantation to increase the concentration of the third separation region 23 formed in a part of the wide well region 31, including the active region, the above effect can be achieved at a time without increasing the number of processing steps. Can be realized.
  • both the first well contact region 35 and the third separation region 23 are formed in the well contact hole 91, and the Schottky electrode 75 on the surface of the third separation region 23 is formed.
  • the present embodiment can be applied even when the ohmic electrode 70 at a position sandwiching the Schottky electrode 75 in plan view is formed.
  • FIG. 21A is a diagram illustrating the structure of a portion adjacent to the gate electrode 82 in the terminal portion of the active region, and is a schematic cross-sectional view corresponding to the position aa ′ in FIG.
  • FIG. 21B is a schematic plan view of the portion shown in FIG. 21A, where only the semiconductor region is expressed through the electrode and the insulating film.
  • the auxiliary region 33a is formed so as to separate the third separation region 23 in the planar direction when viewed from a certain cross-sectional direction (divided in a direction away from the well region 30), and the Junction Barrier Diode. (JBS).
  • FIG. 22 is a diagram for explaining the structure of a portion adjacent to the gate electrode 82 in the terminal portion of the active region, and is a schematic plan view corresponding to the position a-a ′ in FIG. 3. In the figure, only the semiconductor region is expressed through the electrode and the insulating film.
  • auxiliary region 33b is provided in the structure shown in the figure. Specifically, the auxiliary region 33b is formed so as to separate the third separation region 23 in the plane direction when viewed from a certain cross-sectional direction (divided in a direction along the outer edge of the active region).
  • FIG. 23 is a diagram for explaining the structure of a portion adjacent to the gate electrode 82 in the end portion of the active region, and is a schematic plan view corresponding to the position a-a ′ in FIG. 3. In the figure, only the semiconductor region is expressed through the electrode and the insulating film.
  • the auxiliary region 33c is separated from the third region 23 in the plane direction (partially) when viewed from a certain cross-sectional direction (in the direction along the outer edge of the active region and from the well region 30). It is formed by dividing in the direction of going away.
  • the unipolar current flowing from the SBD diode formed in a part of the wide well region 31 can be increased, and the occurrence of crystal defects in the adjacent active region can be suppressed.
  • the purpose is to flow as much SBD current as possible in order to enhance the effect.
  • the width of the third separation region 23 is increased, the effect that the depletion layer extending from the wide well region 31 in the off state reduces the electric field strength applied to the SBD interface is reduced, and the leakage current increases. is doing. This is because the depletion layer extending from the p-type auxiliary region reduces the electric field strength applied to the SBD interface in the off state.
  • the fabrication method is similar to the ion implantation of the well region 30 and the wide well region 31, and after patterning with a photoresist so that ions are implanted only at a desired location, What is necessary is just to add the process of ion-implanting a p-type dopant.
  • the concentration at this time is higher than the concentration of the third separation region 23 in order to sufficiently extend the depletion layer from the auxiliary region toward the third separation region 23, and the silicon carbide surface serving as the SBD interface is not roughened. It is desirable that the dose is not extremely high. Specifically, it is preferably 1 ⁇ 10 16 [cm ⁇ 3 ] or more and 1 ⁇ 10 21 [cm ⁇ 3 ] or less.
  • the implantation for forming the well region 30 and the wide well region 31 may be directed to the formation of the auxiliary region.
  • both the first well contact region 35 and the third separation region 23 are formed in the well contact hole 91, and the Schottky electrode 75 on the surface of the third separation region 23 is formed.
  • the present embodiment can be applied even when the ohmic electrode 70 at a position sandwiching the Schottky electrode 75 in plan view is formed.
  • ⁇ Eighth Embodiment> ⁇ Configuration> 25 is a diagram for explaining the structure of the end portion of the active region adjacent to the gate electrode 82, and is a schematic plan view corresponding to the position aa ′ in FIG. Etc., and only the semiconductor region is represented.
  • FIG. 26 is a diagram for explaining the structure of the end portion of the active region where the gate electrode 82 does not exist and is adjacent to the end portion of the chip, corresponding to the position bb ′ in FIG. It is a cross-sectional schematic diagram to do.
  • the SBD diode formed by partially losing the wide well region 31 is directed to the closest active region in the shape of the third spaced region 23a as compared to the first embodiment.
  • the dimension in the direction parallel to the direction (X direction) is larger than the dimension in the direction (Y direction) perpendicular to the direction toward the nearest active region. That is, the dimension of the third spaced region 23a in the direction in which the wide well region 31 sandwiches the well region 30 is larger than the dimension of the third separated region 23a in the direction perpendicular to the direction in which the wide well region 31 sandwiches the well region 30. large.
  • This demerit is a defect in the Y direction among the defect regions of the gate electrode 60 formed so as not to overlap the third separation region 23a and the SBD contact hole 92 at a position adjacent to the gate electrode 82 shown in FIG.
  • the gate electrode 60 is partially narrowed.
  • the resistance felt by the gate current flowing in the X direction between the gate contact hole 95 and the active region at the time of switching, that is, the internal gate resistance increases, resulting in an increase in switching loss.
  • the gate electrode 82 does not exist, and at a location adjacent to the chip termination portion, a pn junction surface formed by the junction of the wide-area well region 31 and the drift layer 20, and a well contact This is a problem that the switching speed decreases and the switching loss increases due to an increase in the resistance felt by the displacement current flowing in the X direction between the holes 91.
  • nitrogen is used as the n-type (first conductivity type) impurity, but phosphorus or arsenic may be used.
  • aluminum is used as the p-type (second conductivity type) impurity, but boron or gallium may be used.
  • the semiconductor element using silicon carbide is particularly effective.
  • the semiconductor element using silicon carbide is also effective in other wide gap semiconductor elements and has a certain effect even in a semiconductor element using silicon. .
  • the first well contact region 35 (or the second well contact region 36) is formed at a location where the wide well region 31 contacts the ohmic electrode 70, but the first well contact region 35 (or The second well contact region 36) may not be formed.
  • the first well contact region 35 (or the second well contact region 36) is not formed on the surface layer, and the wide well that directly contacts the ohmic electrode 70.
  • a region 31 may be provided.
  • an n-channel MOSFET is used.
  • a p-channel MOSFET in which the first conductivity type is p-type and the second conductivity type is n-type may be used.
  • the present invention can also be used for a MOSFET having a super junction structure.
  • silicon oxide is used as the gate insulating film 50, but a deposited film by a CVD method may be used.
  • a so-called vertical MOSFET in which the drain electrode 85 is formed on the back surface of the substrate 10 has been described.
  • a so-called horizontal type MOSFET such as a RESURF MOSFET in which the drain electrode 85 is formed on the surface of the drift layer 20 is described. It can also be used for MOSFETs.
  • the MOSFET having the gate insulating film 50 has been described.
  • the present invention can be applied to any unipolar device.
  • the present invention can also be used for Metal-Semiconductor Field Effect Transistors.
  • the source-side ohmic electrode 70 and the Schottky electrode 75 are separately manufactured.
  • the source-side ohmic electrode 70 and the Schottky electrode 75 may be continuously formed of the same material, or may be continuously formed of different materials. Good.
  • the unit structure may be a hexagonal shape, and further, for example, the cross-sectional structure in FIG. It may be a continuous stripe shape.
  • the semiconductor device described in the above embodiment can be used for electric power, railway, automobile, home appliance, solar cell, communication and the like.
  • any combination of each embodiment, any modification of any component in each embodiment, or any component in each embodiment can be omitted.

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  • Electrodes Of Semiconductors (AREA)

Abstract

　本発明は、終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とすることを目的とする。本発明は、複数の第１ウェル領域（３０）全体を平面視上挟んで形成された第２ウェル領域（３１）と、第２ウェル領域内において、第２ウェル領域表層から深さ方向に貫通して形成された第３離間領域（２３）と、第３離間領域上に設けられた第２ショットキー電極（７５）とを備える。

Description

半導体装置
　本発明は半導体装置に関するものである。
　ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置では、内蔵ダイオードを還流ダイオードとして使用することが可能である。例えば特許文献１では、還流ダイオードとしてのＳＢＤ（Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。
特開２００３－０１７７０１号公報
　ＭＯＳＦＥＴ等の半導体装置には、ｐｎダイオードが内蔵されている。そのため、ｐｎダイオードに対して順方向の電圧が印加された状態でｐｎダイオードが動作すると、ドリフト層に少数キャリアが注入される。
　すると、注入された少数キャリアがドリフト層中の多数キャリアと再結合を起こし、それに伴い発生するエネルギー（再結合エネルギー）によって、半導体によってはその周期構造が乱される、すなわち結晶欠陥が発生することが知られている。特に炭化珪素の場合、そのバンドギャップが大きいことから再結合エネルギーが大きく、さらに種々の安定的な結晶構造を有することから結晶構造が容易に変化しやすい。従って、ｐｎダイオードの動作による結晶欠陥の発生は容易に起こりやすい。
　乱れた結晶構造は電気的に高抵抗となることから、特にＭＯＳＦＥＴの活性領域（すなわち、チャネルを含むユニットセルを有する領域）でこのような現象が生じると、オン抵抗、すなわちソースドレイン間の順方向電流に対する素子抵抗が大きくなり、同じ電流密度を通電させた場合の導通損失が大きくなる。
　通電損失はＭＯＳＦＥＴにおける支配的な損失の一つであることから、ＭＯＳＦＥＴにおいて、活性領域のｐｎダイオードの動作が引き起こす結晶欠陥の発生は、ＭＯＳＦＥＴの発熱を増大させ、長期的な安定動作を困難とさせる問題を引き起こす。
　ＳＢＤを内蔵したＭＯＳＦＥＴの場合、ＳＢＤの拡散電位をｐｎ接合の拡散電位より低く設計することで、還流動作時において、活性領域のｐｎダイオードが動作するまでの間に、内蔵されたＳＢＤにユニポーラ電流が流れる。よって、一定量の電流については、ｐｎダイオードの動作がない状態で還流電流を通電させることができ、オン抵抗の増大を回避できる。
　しかし特許文献１に記載の終端レイアウトでは、ＭＯＳＦＥＴに流れる還流電流を増やして行った場合、ＭＯＳＦＥＴのユニットセル群のうちの終端部に近い領域に配置されたユニットセルが、それ以外のユニットセルに対して早く、すなわち低いソースドレイン間電圧でｐｎダイオードが動作してしまう問題がある。
　このような電圧を超えるような使用条件で長時間に渡り半導体装置を使用する場合、外周部に近いユニットセルにおけるオン抵抗が増大し、チップ全体のオン抵抗も増大してしまう問題が発生する。
　チップ全体のオン抵抗の増大を許容量以下に抑制するには、素子全体に流す還流電流を制限し、終端部に近い領域に配置されたユニットセルのｐｎダイオードに流れる電流を制限することが必要である。このことは、所望の電流を流すために必要となるチップサイズを増大させる必要があることを意味し、チップコストを増大させることを意味する。
　本発明は、上記のような問題を解決するためになされたものであり、終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とする半導体装置を提供することを目的とする。
　本発明の一態様に関する半導体装置は、第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域と、前記ドリフト層表層において複数の前記第１ウェル領域全体を平面視上挟んで形成された、各前記第１ウェル領域よりも形成面積が広い第２導電型の第２ウェル領域と、各前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、各前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、前記第１離間領域上に設けられた第１ショットキー電極と、各前記第１ウェル領域上において、平面視上前記第１ショットキー電極を挟んで設けられた第１オーミック電極と、各前記第１ウェル領域を互いに離間させる領域である第１導電型の第２離間領域と、前記第２ウェル領域内において、前記第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、前記第３離間領域上に設けられた第２ショットキー電極と、前記第１および第２ショットキー電極と、前記第１オーミック電極とが設けられた位置を除く前記第１および第２ウェル領域上に亘って、第１絶縁膜を介して設けられたゲート電極と、前記ゲート電極を覆って形成された第２絶縁膜と、前記第１および第２ショットキー電極と、前記第１オーミック電極と、前記第２絶縁膜とを覆って設けられた第１ソース電極とを備えることを特徴とする。
　本発明の上記態様によれば、活性領域の外側に位置する第２ウェル領域上において、第２ショットキー電極が設けられることで、環流状態において当該第２ショットキー電極における電圧降下が生じ、活性領域端部に位置する第１ウェル領域の内蔵ＳＢＤに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができ、より多くの電流をＳＢＤにおいて環流させることができる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
　本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
第１実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。 第１実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの平面模式図である。 第１実施形態に関する半導体装置全体を模式的に表す平面模式図である。 第１実施形態に関する半導体装置の断面模式図、平面模式図、および、本発明を用いない場合の断面模式図である。 第１実施形態に関する半導体装置の断面模式図、平面模式図、および、本発明を用いない場合の断面模式図である。 ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流電圧特性をデバイスシミュレーションで計算した結果を示す図である。 ＳＢＤを内蔵しないＭＯＳＦＥＴのユニットセルの断面模式図である。 第１実施形態の効果を検証したシミュレーション結果を示す図である。 第２実施形態に関する半導体装置の断面模式図および平面模式図である。 第２実施形態に関する半導体装置の断面模式図および平面模式図である。 第３実施形態に関する半導体装置の断面模式図および平面模式図である。 第３実施形態に関する半導体装置の断面模式図および平面模式図である。 第４実施形態に関する半導体装置の断面模式図である。 電流センスを内蔵する半導体装置全体を模式的に表す平面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 変形例に関する半導体装置の断面模式図である。 第８実施形態に関する半導体装置の断面模式図である。 第８実施形態に関する半導体装置の断面模式図である。
　以下、添付の図面を参照しながら実施形態について説明する。以下の実施形態においては、半導体装置の一例として炭化珪素（ＳｉＣ）半導体装置を用い、特に、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。
　＜第１実施形態＞
　＜構成＞
　まず、第１実施形態に関する半導体装置の構成を説明する。図１は、活性領域に配置されるＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。図２は、図１に示されたＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを上から見た図であり、図１の電極および絶縁膜等を透過し、半導体層が形成される領域のみを表現している。
　図１に示されるように、半導体装置においては、４Ｈのポリタイプを有する、ｎ型（第１導電型）で低抵抗の炭化珪素からなる基板１０の第１主面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２０が形成されている。
　図１および図２において、炭化珪素からなる基板１０は、第１主面の面方位が（０００１）面で、ｃ軸方向に対して４°傾斜されている。
　ドリフト層２０は、第１不純物濃度のｎ型（第１導電型）半導体層である。ドリフト層２０の表層側には、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）のウェル領域３０が互いに離間されて複数形成されている。ウェル領域３０のｐ型（第２導電型）の不純物濃度は第２不純物濃度とする。
　図１に示されたウェル領域３０は、ユニットセル内の断面視において２箇所に、互いに離間して形成されている。各ウェル領域３０を離間している領域は、第２離間領域２１と呼ばれるｎ型（第１導電型）の領域である。第２離間領域２１は、ドリフト層２０の表層部に形成された領域であり、深さ方向にはドリフト層２０の表面からウェル領域３０の深さと同じ深さまでの領域とする。
　一方で、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成された第１導電型の第１離間領域２２が形成されている。第１離間領域２２は、後述するショットキー電極７５の直下に位置する領域である。
　ウェル領域３０の表層側には、ｎ型（第１導電型）の不純物である窒素（Ｎ）を含有する、ｎ型（第１導電型）のソース領域４０が部分的に形成されている。ソース領域４０は、ウェル領域３０の深さより浅く形成されている。ソース領域４０は、第１離間領域２２を平面視上挟んで形成されている。
　また、ドリフト層２０の表層側で、望ましくはソース領域４０と第１離間領域２２の間に挟まれたウェル領域３０上に、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）の第１ウェルコンタクト領域３５が形成されている。
　また、第２離間領域２１の表面とウェル領域３０の表面とソース領域４０の一部の表面とに跨って、酸化珪素で構成されるゲート絶縁膜５０が形成されている。
　さらに、ゲート絶縁膜５０の表面に、第２離間領域２１とウェル領域３０とソース領域４０の端部とに対向するように、ゲート電極６０が形成されている。なお、ウェル領域３０のうち第２離間領域２１とソース領域４０とに挟まれ、ゲート絶縁膜５０を介してゲート電極６０と対向し、オン動作時に反転層が形成される領域をチャネル領域という。
　ゲート絶縁膜５０上にはゲート電極６０を覆うように、酸化珪素で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の表面と、第１ウェルコンタクト領域３５のうちソース領域４０と接する側の一部の表面とには、炭化珪素との接触抵抗を低減するためのソース側のオーミック電極７０が形成されている。なお、ウェル領域３０は、低抵抗の第１ウェルコンタクト領域３５を介して、ソース側のオーミック電極７０と電子の授受を容易に行える。
　第１離間領域２２の表面にはショットキー電極７５が形成され、ショットキー電極７５と第１離間領域２２の炭化珪素とはショットキー接続されている。ショットキー電極７５は第１離間領域２２の表面を少なくとも包含していることが望ましいが、包含していなくてもよい。このショットキー電極７５は、ウェル領域３０上において、平面視上オーミック電極７０に挟まれる位置に設けられている。
　ソース側のオーミック電極７０、ショットキー電極７５および層間絶縁膜５５上には、ソース電極８０が形成されている。このソース電極８０は、ソース側のオーミック電極７０とショットキー電極７５とを電気的に短絡している。つまり、ソース側のオーミック電極７０とショットキー電極７５とは電気的に接続されている。
　基板１０の第１主面と反対側の第２主面、すなわち、裏面側には、裏面オーミック電極７１を介してドレイン電極８５が形成されている。また、図示しないが、半導体装置内のユニットセルが存在しない領域の一部において、ゲート電極６０は層間絶縁膜５５に開けられたゲートコンタクトホールを介してゲートパッドおよびゲート配線と電気的に短絡している。
　なお、後で詳細に説明するが、第２離間領域２１はＭＯＳＦＥＴオン時にオン電流が流れる経路であり、第１離間領域２２はＳＢＤの還流電流であるユニポーラ電流が流れる経路である。
　図３は、半導体装置を上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。ソース電極８０は活性領域の平面位置を包含するように形成されている。また、ソース電極８０と電気的に絶縁されたゲート電極８２が第１主面上に形成されている。半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では無効領域と呼んで説明する。
　図４（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。また、図４（ｂ）は、図４（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。図４（ｃ）は、同じ場所において、本発明を用いない場合の断面模式図である。
　図５（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ－ｂ’の位置に相当する断面模式図である。また、図５（ｂ）は、図５（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。図５（ｃ）は、同じ場所において、本発明を用いない場合の断面模式図である。
　図４において、ゲート電極８２は層間絶縁膜５５の上に形成されており、層間絶縁膜５５の一部に開けられたゲートコンタクトホール９５を介してゲート電極６０と電気的に接続されている。活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より形成面積の広い広域ウェル領域３１が形成されている。
　この広域ウェル領域３１の平面位置はゲート電極８２の平面位置を包含している。広域ウェル領域３１は、活性領域近傍の位置において、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５およびオーミック電極７０（第２オーミック電極）が形成されている。ウェルコンタクトホール９１、および、ウェルコンタクトホール９１よりもウェル領域３０から遠ざかる位置のＳＢＤコンタクトホール９２が形成された平面位置よりもさらに活性領域から遠い位置の一部には、ドリフト層２０より上層で、かつ、ゲート電極６０よりも下層に、ゲート絶縁膜５０よりも膜厚の厚いフィールド絶縁膜５２が形成されている。
　図５において、活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より面積の広い広域ウェル領域３１が形成されている。この広域ウェル領域３１のさらに素子外周側には、広域ウェル領域３１よりも不純物濃度の低いｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｔｉｏｎ）領域３７が形成されており、広域ウェル領域３１と繋がっている。
　広域ウェル領域３１は、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５およびオーミック電極７０が形成されている。
　ａ－ａ’の位置（図３参照）およびｂ－ｂ’の位置（図３参照）のいずれの位置においても、本発明を用いた場合（図４（ａ）および（ｂ）、図５（ａ）および（ｂ））のみ、ウェルコンタクトホール９１近傍（例えば２０［μｍ］離れた位置）で、ウェルコンタクトホール９１よりも活性領域から遠い位置に、層間絶縁膜５５の一部とゲート絶縁膜５０の一部とを除去して形成されたＳＢＤコンタクトホール９２が形成されている。すなわち、図４（ｃ）においては、ソース電極８０Ａのウェルコンタクトホール９１近傍にはＳＢＤコンタクトホールは形成されておらず、代わりに、当該箇所の広域ウェル領域３１Ａ上において層間絶縁膜５５Ａおよびゲート電極６０Ａが形成されている。また、図５（ｃ）においても、ソース電極８０Ａのウェルコンタクトホール９１近傍にはＳＢＤコンタクトホールは形成されておらず、代わりに、当該箇所の広域ウェル領域３１Ａ上において層間絶縁膜５５Ａが形成されている。
　ソース電極８０が、このＳＢＤコンタクトホール９２を介して、炭化珪素上に堆積して形成されたショットキー電極７５と接触している。ショットキー電極７５下部には、広域ウェル領域３１が形成されていない第３離間領域２３が存在する。すなわち第３離間領域２３は、広域ウェル領域３１に取り囲まれており、かつ、広域ウェル領域３１を形成するｐ型注入が欠損することで、ｎ型領域となっている領域である。すなわち、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して形成されている。これにより、無効領域において、広域ウェル領域３１に取り囲まれたＳＢＤダイオードが形成される。
　活性領域に形成されたＳＢＤダイオードも、無効領域に形成されたＳＢＤダイオードも、その拡散電位は、炭化珪素中に形成されるｐｎ接合の拡散電位より低くなっている。
　＜製造方法＞
　続いて、本実施形態の半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。
　まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０１５から１×１０１７［ｃｍ－３］のｎ型の不純物濃度で、５から５０［μｍ］の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３［μｍ］程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７から１×１０１９［ｃｍ－３］の範囲でありドリフト層２０の第１不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０および広域ウェル領域３１となる。
　次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３［μｍ］程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８［ｃｍ－３］の範囲でありドリフト層２０の第１不純物濃度より高く、かつ、ウェル領域３０のＡｌ濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
　次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１［ｃｍ－３］の範囲でありウェル領域３０のｐ型の第２不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
　次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入し、注入マスクを除去する。本工程によってＡｌが注入された領域が第１ウェルコンタクト領域３５となる。第１ウェルコンタクト領域３５は、ウェル領域３０とソース側のオーミック電極７０との良好な電気的接触を得るために設けるもので、第１ウェルコンタクト領域３５のｐ型不純物濃度は、ウェル領域３０のｐ型の第２不純物濃度より高濃度に設定されることが望ましい。本工程でｐ型不純物をイオン注入する際には、第１ウェルコンタクト領域３５を低抵抗化する目的で、基板１０もしくはドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。
　次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気（１３００から１９００℃）中で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。
　続いて、ＣＶＤ法、フォトリソグラフィー技術等を用いて、上述の活性領域にほぼ対応した位置以外の領域に膜厚が０．５から２［μｍ］程度の二酸化珪素膜からなるフィールド絶縁膜５２を形成する。このとき、例えば、フィールド絶縁膜５２を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜５２をフォトリソグラフィー技術またはエッチング等で除去すればよい。
　続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。続いて、層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ユニットセルの第１ウェルコンタクト領域３５とソース領域４０に到達するコンタクトホールを形成し、同時にウェルコンタクトホール９１を形成する。
　次に、スパッタ法等によるＮｉを主成分とする金属膜の形成後、６００から１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。続いて、反応してできたシリサイド以外の層間絶縁膜５５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液等によるウェットエッチングにより除去する。これにより、ソース側のオーミック電極７０が形成される。
　続いて、基板１０の裏面（第２主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板１０の裏側に裏面オーミック電極７１を形成する。
　次に、フォトレジスト等によるパターニングを用いて、第１離間領域２２上の層間絶縁膜５５と、ゲート絶縁膜５０およびＳＢＤコンタクトホール９２となる位置の層間絶縁膜５５と、ゲート絶縁膜５０およびゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。
　続いて、スパッタ法等により、ショットキー電極７５を堆積する。ショットキー電極７５としてはＴｉ、Ｍｏ、Ｎｉ等を堆積することが好ましい。
　その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソース側のオーミック電極７０とショットキー電極７５とに接触するソース電極８０と、ゲート電極６０に接触するゲート電極８２とを形成する。
　さらに、基板１０の裏面に形成された裏面オーミック電極７１の表面上に金属膜であるドレイン電極８５を形成すれば、図１から図４に示した半導体装置が完成する。
　＜動作＞
　次に、本実施形態における半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。
　１つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極８２にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。
　このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２１との間にキャリアである電子が流れる経路が形成される。一方、内蔵されたＳＢＤには、ショットキー接合にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
　ソース電極８０からドレイン電極８５へ流れ込む電子は、ドレイン電極８５に印加される正電圧により形成される電界に従って、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２１、ドリフト層２０さらに基板１０を経由して、ドレイン電極８５に到達する。
　したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８５からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８５間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。なお、オン電流はチャネルが存在する活性領域のみを流れ、無効領域は流れない。
　２つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
　このオフ状態では、チャネル領域に反転キャリアが形成されないためオン電流は流れず、オン状態でかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８５との間に印加される。このとき、ゲート電極８２の電圧はソース電極８０の電圧とおおよそ等しいことから、ゲート電極８２とドレイン電極８５との間にも高い電圧が印加されることになる。
　活性領域では、ウェル領域３０とドリフト層２０との間に形成されるｐｎ接合に逆バイアスがかかり、相対的に濃度の低いドリフト層２０に向かって厚い空乏層が広がることで、この電圧がゲート絶縁膜５０にかかるのを防ぐことができる。
　また第２離間領域２１上のゲート絶縁膜５０は、その直下にｐ型領域を有さないことから、ウェル領域３０上のゲート絶縁膜５０に比べて相対的に高い電界強度が印加されるが、第２離間領域２１の幅を適切に制限することで、ウェル領域３０から第２離間領域２１に向かって横方向に伸びる空乏層によって、ゲート絶縁膜５０にかかる電界を所望の値以下に抑制することができる。なお、ドリフト層２０および第２離間領域２１のみならず、相対的な濃度の高いｐ型のウェル領域３０にも厚みの薄い空乏層が広がるため、オフ状態に推移する過程では、ウェル領域３０に形成される空乏層から発生したホールは、第１ウェルコンタクト領域３５を介してソース電極８０に吐き出される。すなわち、ウェル領域３０とソース電極８０との電気的なコンタクトが形成されることで、オフ状態においてウェル領域３０上のゲート絶縁膜５０に高い電界強度が印加されるのを防ぐことができる。
　無効領域のうち図４で示されたゲート電極８２が配置された領域では、無効領域上に形成されるゲート絶縁膜５０およびフィールド絶縁膜５２の平面位置をほぼ包含する領域に形成された広域ウェル領域３１と、その一部に広域ウェル領域３１とソース電極８０との電気的コンタクトを形成するためのウェルコンタクトホール９１とが形成されている。そのため同様に、無効領域上のゲート絶縁膜５０とフィールド絶縁膜５２とに高い電界強度が印加されるのが防がれる。
　また、無効領域のうち図５で示されたチップ終端の領域では、ドリフト層２０に加え、広域ウェル領域３１とＪＴＥ領域３７の一部が空乏化することで、素子終端部で発生する電界集中を緩和し、耐圧低下を抑制する。このとき広域ウェル領域３１およびＪＴＥ領域３７の空乏層で発生するホールは、直近のウェルコンタクトホール９１を介してソース電極８０に吐き出される。
　一方、内蔵されたＳＢＤには「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れない。しかし、印加される電界は「オン状態」よりも遥かに高い電界であるため、リーク電流が発生し得る。
　リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴおよびＭＯＳＦＥＴを用いたモジュールを熱破壊させることがある。このことから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えることが好ましい。
　３つ目の状態は、ソース電極８０に対してドレイン電極８５に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８５に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。
　この還流状態では、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加され、ショットキー電極７５から炭化珪素層に向かって電子電流からなるユニポーラ電流が流れる。ドレイン電極８５に対するソース電極８０の電圧（ソースドレイン間電圧）が小さいとき還流電流は全て内蔵されたＳＢＤを流れるため、ドリフト層２０への少数キャリアの注入は生じない。よって結晶欠陥は発生せず、オン抵抗も増大しない。
　しかしながら、ソースドレイン間電圧がさらに増加し、特定の条件となると活性領域におけるウェル領域３０とドリフト層２０との間に形成されるｐｎダイオードが動作し、活性領域におけるドリフト層２０に少数キャリアが注入される。結果として、結晶欠陥の発生が生じうる。
　発明者らは、この活性領域においてｐｎダイオードが動作する条件は、そのユニットセルの周囲の影響を受けることを見出し、それを考慮した考察から、活性領域のｐｎダイオードの動作が起こりにくくする手法を見出した。
　これを説明するにあたり、まず簡単のために、ユニットセルの周期配列が無限に続く場合を仮定して考える。この場合、その周期性からユニットセルのみを切り出し、隣接するユニットセルとの境界が絶縁されていると考えてデバイスシミュレーションを行うことができる。
　図６は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。縦軸はドレイン電極に流れる電流［Ａ／ｃｍ２］を示し、横軸はソースドレイン間電圧［Ｖ］を示している。また比較として、図７にその断面図を載せたＳＢＤを内蔵しないＭＯＳＦＥＴの特性を併せて示している。
　図によれば、ＳＢＤ内蔵ＭＯＳＦＥＴでは、ソースドレイン間電圧が約５［Ｖ］を超えたときに電流が急激に増えているのが分かる。これは上記のｐｎダイオードが動作して、ユニポーラ動作からバイポーラ動作に移り、ドリフト層の伝導度変調が生じたためであると考えられる。
　特筆すべきは、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、ｐｎダイオードが動作するソースドレイン間電圧は、ＳＢＤを内蔵しないＭＯＳＦＥＴに対して高いことである。このことは以下のように説明できる。説明に先立ち、ｐｎ接合にかかる電圧とは、ウェル領域３０とウェル領域３０に対するドリフト層２０の接触面との電位差であることを述べておく。
　まず、ＳＢＤを内蔵しないＭＯＳＦＥＴにおいて、ソースドレイン間電圧がｐｎダイオードの拡散電位以下、すなわちｐｎダイオードが動作する電圧以下のときには、ソースドレイン間には電流が流れていないことからドレイン電極８５の電位とドリフト層２０のうちウェル領域３０に対する接触面の電位とは等しい。すなわち、ソースドレイン間の電圧の全てがｐｎダイオードにかかる。従って、ソースドレイン間電圧を徐々に増やしていき、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えたときに、ｐｎダイオードの動作、すなわちドリフト層２０への少数キャリアの注入が始まる。
　一方、ＳＢＤ内蔵ＭＯＳＦＥＴでは、ソースドレイン間電圧がＳＢＤの動作電圧より高く、かつ、ｐｎダイオードの動作電圧以下のとき、ソースドレイン間にはＳＢＤと通るユニポーラ電流が流れているため、その通電経路では、その抵抗率と電流密度の積に応じた電圧降下が生じる。つまり、ドリフト層２０や基板１０においても電圧降下が生じる。その電圧降下に等しい電圧分、ウェル領域３０に対するドリフト層２０の接触面の電位はソースドレイン電圧に対して小さい。ＳＢＤ内蔵ＭＯＳＦＥＴは、この効果のおかげで、ｐｎダイオードが動作するソースドレイン間電圧が高く、ｐｎダイオードが動作するまでの間に、より多くのユニポーラ電流を還流電流として通電することができる。
　一方、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、活性領域の終端部近傍について考える。活性領域終端部のユニットセルには、前述の通り広域ウェル領域３１が隣接している。
　図４（ｃ）と図５（ｃ）とに示された本発明を用いない構造では、広域ウェル領域３１はユニポーラ電流を流すことができないことから、ソースドレイン間電圧のほぼ全てが広域ウェル領域３１とドリフト層２０との接合からなるｐｎダイオードに印加される。
　従って、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えると、広域ウェル領域３１からドリフト層２０に向かって少数キャリアの注入が生じる。このとき広域ウェル領域３１で流れるバイポーラ電流は、主にウェルコンタクトホール９１近傍のｐｎ接合で流れる。これはウェルコンタクトホール９１から平面的に離れたｐｎ接合で電流が流れる場合、ウェルコンタクトホール９１から、そのｐｎ接合部までの間に通る広域ウェル領域３１のシート抵抗が寄生抵抗となるためである。
　ここで問題となるのは、このとき注入される少数キャリアは、広域ウェル領域３１の直下のみならず、隣接する活性領域のウェル領域３０直下のドリフト層２０にも拡散することである。隣接する活性領域のドリフト層２０に拡散したホールは、その場所で電子と再結合を起こすことで、活性領域内のドリフト層に結晶欠陥を発生させ、活性領域にオン電流を流した際の抵抗、すなわちオン抵抗を増大させる。
　それだけではなく、以下のメカニズムにより、活性領域のウェル領域３０とドリフト層２０とで形成されるｐｎ接合のバイポーラ動作を引き起こす。まず、広域ウェル領域３１に隣接するユニットセル、すなわち活性領域の最外周のユニットセルでは、そのドリフト層２０に広域ウェル領域３１から少数キャリアが注入されると、電荷中性条件を満たすために、多数キャリアの電子が基板１０から注入され電子密度が増大し、結果としてドリフト層２０の抵抗率が下がる。ドリフト層２０の抵抗率が下がると、ドリフト層２０で生じる電圧降下が小さくなり、ｐｎ接合にかかる電圧が増加する。
　従って、最外周のユニットセルにおいて、ｐｎダイオードにかかる電圧が増加し、前述のユニットセルの周期配列が無限に続く場合に比べて、低いソースドレイン間電圧から、バイポーラ動作が始まる。さらに、最外周のユニットセルでバイポーラ動作が始まると、さらに内側のユニットセルにも少数キャリアの拡散が生じる。このように、広域ウェル領域３１で生じるｐｎダイオードのバイポーラ動作が、隣接するユニットセルから活性領域の内側に向かって各ユニットセルのバイポーラ動作を生じさせる。この効果は内側のユニットセルへの伝播に伴い徐々に減衰するため、各ユニットセルがバイポーラ動作を始めるソースドレイン間電圧は、最外周のセルが最も低く、内側のセルに向かうほど、前述のユニットセルの周期配列が無限に続く場合の特性に近づく。
　従って、広域ウェル領域３１におけるｐｎダイオードの動作電圧を超えるソースドレイン電圧を印加する場合、広域ウェル領域３１に近いユニットセルの一部では、バイポーラ動作が生じて結晶欠陥が生じるチップ全体のオン抵抗を増大させる可能性がある。バイポーラ動作が生じる範囲は、駆動するソースドレイン電圧が高く、チップ全体に流す還流電流の大きさが大きいほど大きくなるため、結晶欠陥が発生しうる領域を一定以下にするためには、還流電流密度の大きさを一定値以下とする必要がある。しかしそうすると、チップ面積を増大させ、チップコストを増大させることになる。
　以上の説明から分かるように、外周のユニットセルにおけるｐｎダイオードの動作電圧の低下は、隣接する広域ウェル領域３１におけるバイポーラ動作によってドリフト層２０に注入されたホールが、隣接する活性領域のドリフト層２０に拡散して、ドリフト層２０の抵抗を下げることが原因であり、広域ウェル領域３１におけるバイポーラ電流を低減することが解決法として有効と考えられる。
　図４（ａ）および（ｂ）、図５（ａ）および（ｂ）で示された本実施形態の半導体装置では、ウェルコンタクトホール９１の近傍に、広域ウェル領域３１の一部を欠損する形でＳＢＤが形成されている。ソースドレイン間電圧がＳＢＤの拡散電位より大きいとき、ウェルコンタクトホール９１の近傍に配置されたＳＢＤから炭化珪素層に向かって電流が流れる。この電流はドリフト層２０において横方向に拡散するため、ＳＢＤコンタクトホール９２直下のみならず、隣接するウェルコンタクトホール９１近傍のドリフト層２０や基板１０においても、電圧降下を生じさせる。その結果、ＳＢＤコンタクトホール９２が存在する領域近傍では、その電圧降下の分だけ、ｐｎ接合にかかる電圧が低下する。よって、より高いソースドレイン間電圧まで外周ユニットセルのバイポーラ動作を抑制することができる。
　このＳＢＤから流れる電流がウェルコンタクトホール９１下部にも拡散すべく、ＳＢＤコンタクトホール９２の平面位置はウェルコンタクトホール９１の平面位置に近いことが望ましい。具体的には、ＳＢＤを通った電流がドリフト層２０において、４５°の放射角で広がることから、その電流がドリフト層２０内でウェルコンタクトホール９１の直下に至るまで拡散するために、ウェルコンタクトホール９１の平面位置とＳＢＤコンタクトホール９２の平面位置との間のドリフト層２０表面における距離が、ドリフト層２０の膜厚分よりも短い距離であることが望ましい。すなわち、オーミック電極７０の平面位置と第３離間領域２３の平面位置との間のドリフト層２０表面における距離が、ドリフト層２０の膜厚分よりも短い距離であることが望ましい。
　一方、ＳＢＤ電流の拡散が充分に届かない、ＳＢＤコンタクトホール９２よりさらに活性領域から遠ざかる位置に存在する広域ウェル領域３１とドリフト層２０のｐｎ接合部では、ＳＢＤ電流によってｐｎダイオードのバイポーラ動作を抑制する効果は期待できない。しかし、そのとき流れるｐｎダイオード電流は、動作するｐｎ接合の平面位置からウェルコンタクトホール９１の平面位置までの間の広域ウェル領域３１のシート抵抗が寄生抵抗として寄与するため、小さい値に制限される。特に炭化珪素を用いる場合では、バレンスバンド上端からアクセプタの不純物準位までのエネルギー差が大きく、イオン化率が小さい等の影響から、一般にｐ型ウェル領域シート抵抗が珪素の場合に対して３桁程度高いため、本実施形態の効果をより大きく享受することができる。動作するｐｎ接合の平面位置が活性領域から遠く、さらに流れる電流も小さいことから、本発明を用いない場合に比べ、活性領域のドリフト層２０に到達するホールは格段に小さくできる。
　結果として、終端近傍の活性領域がバイポーラ動作を始めるまでの間に、チップ全体により多くの還流電流を通電することができる。
　本実施形態を用いる効果をデバイスシミュレーションによって確認した。
　図５（ａ）および（ｃ）にそれぞれ示した、本発明を用いた場合、用いなかった場合の終端構造において、広域ウェル領域３１に隣接するユニットセルの動作を計算した。計算時間の都合から、それぞれのユニットセルは１０個を仮定し、図５（ａ）および（ｃ）の断面図が奥行き方向に無限に続く仮定をした（縞状のユニットセル）。デッドタイム時の動作を模擬するため、ソース電極８０およびゲート電極８２の電位は０ボルトとし、ドレイン電極８５に負の電圧を、その絶対値が徐々に増加するよう印加し、デバイスの各部に流れる電流を計算した。
　図８は、広域ウェル領域３１に隣接するユニットセルにおいて、ドレイン電圧［Ｖ］を横軸に取り、第１ウェルコンタクト領域３５からオーミック電極７０に流れる電流［Ａ／ｃｍ２］、すなわちユニットセル内のウェル領域３０とドリフト層２０とからなるｐｎ接合に流れるバイポーラ電流を縦軸に取った図である。
　本発明を用いた場合を三角形のプロットで、本発明を用いない場合を丸印のプロットで示している。また、本発明の有無に加え、図１に示したユニットセルのみの仮定で求めた特性を四角形のプロットで合わせて示している。
　本発明の有無に依らず、ユニットセルのみの仮定で求めた特性に比べて、低いソースドレイン間電圧からバイポーラ電流が流れ始めることが示されているが、本発明を用いた方が高いソースドレイン間電圧からバイポーラ電流が流れ始めており、ユニットセルのバイポーラ動作を抑制できていることが分かる。
　＜効果＞
　本実施形態によれば、半導体装置が、ドリフト層２０と、第１ウェル領域としてのウェル領域３０と、第２ウェル領域としての広域ウェル領域３１と、第１離間領域２２と、ソース領域４０と、第１および第２ショットキー電極としてのショットキー電極７５と、第１オーミック電極としてのオーミック電極７０と、第２離間領域２１と、第３離間領域２３と、ゲート電極６０と、第２絶縁膜としてのゲート絶縁膜５０または層間絶縁膜５５と、第１ソース電極としてのソース電極８０とを備える。
　ドリフト層２０は、第１導電型の基板１０上に形成された、第１導電型の半導体層である。
　第１ウェル領域は、ドリフト層２０表層において互いに離間して複数設けられた、第２導電型のウェル領域３０に対応する。
　第２ウェル領域は、ドリフト層２０表層において複数のウェル領域３０全体を平面視上挟んで形成された、各ウェル領域３０よりも形成面積が広い第２導電型の広域ウェル領域３１に対応する。
　第１離間領域２２は、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成された第１導電型の半導体層である。
　ソース領域４０は、各ウェル領域３０表層において、平面視上第１離間領域２２を挟んで形成された第１導電型の半導体層である。
　第１ショットキー電極は、第１離間領域２２上に設けられたショットキー電極７５に対応する。
　第２ショットキー電極は、第３離間領域２３上に設けられたショットキー電極７５に対応する。
　第１オーミック電極は、各ウェル領域３０上において、平面視上ショットキー電極７５を挟んで設けられたオーミック電極７０に対応する。
　第２離間領域２１は、各ウェル領域３０を互いに離間させる領域である第１導電型の半導体層である。
　第３離間領域２３は、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して形成された第１導電型の半導体層である。
　ゲート電極６０は、ショットキー電極７５と、オーミック電極７０とが設けられた位置を除くウェル領域３０および広域ウェル領域３１上に亘って、第１絶縁膜としてのゲート絶縁膜５０を介して設けられた電極である。
　第２絶縁膜は、ゲート電極６０を覆って形成された層間絶縁膜５５に対応する。
　第１ソース電極は、ショットキー電極７５と、オーミック電極７０と、層間絶縁膜５５とを覆って設けられたソース電極８０に対応する。
　このような構成によれば、活性領域の外側に位置する広域ウェル領域３１上において、ショットキー電極７５が設けられることで、環流状態において当該ショットキー電極７５における電圧降下が生じ、活性領域端部に位置するウェル領域３０の内蔵ＳＢＤに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができ、より多くの電流をＳＢＤにおいて環流させることができる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
　＜第２実施形態＞
　＜構成＞
　図９（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。また、図９（ｂ）は、図９（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　図１０（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ－ｂ’の位置に相当する断面模式図である。また、図１０（ｂ）は、図１０（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　本実施形態では、第１実施形態で述べたＳＢＤコンタクトホール９２の下部のショットキー電極７５と、ＳＢＤコンタクトホール９２の下部の第３離間領域２３とが存在しない代わりに以下の構成を設けている。
　ウェルコンタクトホール９１の平面領域内に、第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面の少なくとも一部と接触するショットキー電極７５と、第１ウェルコンタクト領域３５表面の少なくとも一部と接触し、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている。これらのショットキー電極７５とオーミック電極７０とが、ウェルコンタクトホール９１を介してソース電極８０Ｂと接触している。
　また、ウェルコンタクトホール９１の外周側においては、ゲート絶縁膜５０を覆うゲート電極６０Ｂと、ゲート電極６０Ｂをさらに覆う層間絶縁膜５５Ｂとが設けられている。
　作製方法は、第１実施形態とほぼ同様であり、広域ウェル領域３１Ｂおよび第１ウェルコンタクト領域３５の注入位置を変更し、所望の箇所にオーミック電極７０とショットキー電極７５が配置すべく、マスクレイアウトを変更するだけで良い。
　＜効果＞
　本実施形態がもたらす効果は、第１実施形態と同様に、広域ウェル領域３１Ｂとドリフト層２０とからなるｐｎダイオードが動作することを抑制し、広域ウェル領域３１Ｂに隣接する活性領域のドリフト層２０にホールが注入される量を低減することである。よって、活性領域のドリフト層２０における結晶欠陥の発生を抑制することができる。
　また、第１実施形態に比べ、ＳＢＤコンタクトホール９２を省略できることから、チップをシュリンクすることができ、コストの低減のメリットを享受できる。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
　＜第３実施形態＞
　＜構成＞
　図１１（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。また、図１１（ｂ）は、図１１（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　図１２（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ－ｂ’の位置に相当する断面模式図である。また、図１２（ｂ）は、図１２（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１の一部に配置された第１ウェルコンタクト領域３５の代わりに、第１ウェルコンタクト領域３５の不純物濃度よりも低いｐ型不純物濃度の第２ウェルコンタクト領域３６が形成されている。
　作製方法は、第１実施形態とほぼ同様であり、広域ウェル領域３１の一部に配置されていた第１ウェルコンタクト領域３５をなくし、代わりに第２ウェルコンタクト領域３６を形成すべく、第１ウェルコンタクト領域３５を形成するのと同じ工程を繰り返し、不純物注入の際にドーズ量を所望の量に減らせばよい。
　＜効果＞
　本実施形態がもたらす効果は、第１実施形態と同様に、広域ウェル領域３１の一部を欠損させることで形成したＳＢＤから流れるユニポーラ電流が、広域ウェル領域３１とドリフト層２０とからなるｐｎ接合にかかる順方向電圧を低減することにある。また、このｐｎダイオードが動作した際に、その電流が流れる経路となる、外周側の広域ウェル領域３１内に配置されたオーミック電極７０と第２ウェルコンタクト領域３６との間の金属層と半導体層との接触抵抗を高め、この部分での電圧降下を増大させることで、ｐｎダイオードに流れる電流をさらに低減することにある。
　結果として、広域ウェル領域３１に隣接するユニットセルのドリフト層２０へのホールの拡散が低減され、活性領域のドリフト層２０における結晶欠陥の発生を抑制することができる。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
　＜第４実施形態＞
　＜構成＞
　図１３は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。
　本実施形態に示される構造では、第３実施形態に対して、フィールド絶縁膜５２Ｃが活性領域側に延伸しており、広域ウェル領域３１の大部分を覆っている。また、ウェルコンタクトホール９１およびＳＢＤコンタクトホール９２が、層間絶縁膜５５のみならず、フィールド絶縁膜５２Ｃをも貫いて形成されている。ゲート電極６０Ｃもフィールド絶縁膜５２Ｃ上に形成されるにとどまっている。
　作製方法は、第３実施形態とほぼ同様であり、フィールド絶縁膜５２Ｃが形成される平面位置が所望のものとなるよう、マスクレイアウトを変更するだけで良い。なお、ウェルコンタクトホール９１およびＳＢＤコンタクトホール９２に相当する位置のフィールド絶縁膜５２Ｃは、他の部分のフィールド絶縁膜５２Ｃをエッチングする際に同時にエッチングしておくことが望ましい。これにより、後にウェルコンタクトホール９１およびＳＢＤコンタクトホール９２を形成するときにエッチングが必要となる膜厚が、同時にコンタクトホールを形成する他の場所のエッチング膜厚と等しくなることから、プロセスが容易になるためである。
　＜効果＞
　本実施形態によれば、ウェル領域３０上に形成された第１絶縁膜としてのゲート絶縁膜５０の膜厚よりも、広域ウェル領域３１上に形成された第１絶縁膜としてのフィールド絶縁膜５２Ｃの膜厚の方が厚い。
　本実施形態がもたらす効果は、広域ウェル領域３１上の酸化膜にかかる電界強度を低減することにある。第３実施形態で示されたように、広域ウェル領域３１とドリフト層２０との接触からなるｐｎダイオードの順方向電流を減らすために、広域ウェル領域３１内に配置された第２ウェルコンタクト領域３６とオーミック電極７０との接触抵抗を高めることは有効である。
　しかしながら、広域ウェル領域３１内に配置された第２ウェルコンタクト領域３６とオーミック電極７０との接触抵抗を高めると、広域ウェル領域３１に大きな電圧が発生し易くなる問題がある。例えば、素子がオン状態からオフ状態に変化する間、ドレイン電圧の上昇に伴い、ウェル領域３０または広域ウェル領域３１とドリフト層２０との間に形成されるｐｎ接合にかかる逆バイアスが時間的に増加し、ウェル領域３０、広域ウェル領域３１およびドリフト層２０の中に形成される空乏層の幅が時間的に増大する。このとき、ウェル領域３０および広域ウェル領域３１では、空乏層の幅の増大に伴いホールが放出され、そのホールは直近の第２ウェルコンタクト領域３６とオーミック電極７０との接合を通して０ボルトに接地されたソース電極８０に排出される。特に面積の広い広域ウェル領域３１では、多くのホールが放出されるため、広域ウェル領域３１の一部に形成された第２ウェルコンタクト領域３６とオーミック電極７０との接合部には高い電流密度のホール電流が流れる。この部分での接触抵抗が大きいと、ホール電流と接触抵抗の積に比例する電圧降下が生じ、広域ウェル領域３１の電位が上昇する。このとき発生する電圧は、接触抵抗やスイッチングスピードによっては数百ボルトに至ることがあり、略０ボルトのゲート電極６０Ｃの電位よりも遥かに大きくなる。
　このとき、第３実施形態に示された構造では、広域ウェル領域３１とゲート電極６０との間の大部分に膜厚の薄いゲート絶縁膜５０が形成されていることから、ゲート絶縁膜５０にその絶縁破壊電界を超える高電界が印加される可能性がある。
　一方、本実施形態に示された構造では、広域ウェル領域３１とゲート電極６０Ｃとの間には、膜厚の厚いフィールド絶縁膜５２Ｃが形成されているため、印加される電界強度を低く抑えることができる。本実施形態を用いることで、広域ウェル領域３１に隣接する活性領域において結晶欠陥が発生する問題を抑制しつつ、広域ウェル領域３１上の酸化膜が絶縁破壊する問題を抑制し、より信頼性の高い半導体装置を得ることができる。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
　＜第５実施形態＞
　＜構成＞
　本実施形態では、電流センスを内蔵するＳＢＤ内蔵ＭＯＳＦＥＴにおいて、第１実施形態の技術が適用された例を説明する。
　まず、電流センスの構造と機能について説明する。図１４は、電流センスを搭載したＳＢＤ内蔵ＭＯＳＦＥＴを上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。
　電流センスを内蔵したＳＢＤ内蔵ＭＯＳＦＥＴでは、第１主面上に、ソース電極８０と平面的に分離されたセンス電極８１（第２ソース電極）とが形成されている。センス電極８１の一部には、ソース電極８０の一部に形成されているものと同じレイアウトのユニットセルの配列からなる活性領域が形成されている。このユニットセルの断面図は、図２に示されたソース電極８０下部のユニットセルと同様であり、ソース電極８０がセンス電極８１に置き換わっていると考えればよい。
　以降、ソース電極８０の下部の活性領域に含まれるユニットセルをメインセル、センス電極８１の下部の活性領域に含まれるユニットセルをセンスセルと呼ぶ。メインセルにおけるゲート電極６０およびドレイン電極８５は、センスセルにおける対応する電極と電気的に短絡されており、同電位である。また、センス電極８１もソース電極８０とほぼ同じ略０ボルトで動作させる。
　これらのことから、センスセルおよびメインセルのユニットセル１つあたりには、常に同じ電流が流れると考えられる。センスセルの個数は、メインセルの個数に対して、例えば一万分の一のように圧倒的に数が少ない。この少ないユニットセルに流れる電流を、シャント抵抗等を介して測定し、その電流値にセルの個数比を乗ずることで、ソース電極に流れている電流を推測することができる。特にオン状態において、素子に過電流が流れた際、その過電流を検知しゲート電極８２にオフ信号を与えることで、素子が熱破壊を起こすことを防ぐことが、電流センスを内蔵する利点である。
　図１５は、メインセルの配列の端部から、センスセルの配列の端部に至るまでの断面模式図であり、図１６は、本発明を用いない場合の断面模式図である。いずれの場合も、図１４のｃ－ｃ’の箇所に相当する断面模式図である。
　２つの活性領域に挟まれた領域では、２つの活性領域を繋ぐようにゲート電極６０（ゲート電極６０Ａ）が形成されており、その下にはゲート絶縁膜５０またはフィールド絶縁膜５２が形成されている。先に述べたように本発明の構造によれば、オフ状態でゲート絶縁膜５０およびフィールド絶縁膜５２に高電界が印加されることを防ぐことができる。
　本実施形態の構造を用いた場合、広域ウェル領域３１には、センスセル近傍の一部の箇所を欠損する形で第３離間領域２３が形成されており、その領域と少なくとも一部が接触する形で、ショットキー電極７５が形成されている。このショットキー電極７５は、層間絶縁膜５５とゲート絶縁膜５０とを貫くＳＢＤコンタクトホール９２を介しセンス電極８１に接続されている。なお、本発明を用いない図１６に示された構造は、広域ウェル領域３１Ａが欠損せずに形成されており、ＳＢＤコンタクトホール９２が形成されていないため、当該箇所まで層間絶縁膜５５Ａおよびゲート電極６０Ａが形成されている。
　作製方法は、第１実施形態とほぼ同様であり、各マスクレイアウトを変更するだけで良い。センス電極８１は、ソース電極８０およびゲート電極８２と同時に、すなわち一度の金属材料の堆積とフォトレジストを用いたパターニングおよびエッチングから形成することができる。
　＜効果＞
　本構成がもたらす効果は、センスセルにおいて、ｐｎ電流による結晶欠陥の発生を効果的に抑制することにある。この効果は、広域ウェル領域３１のうちセンスセル近傍の一部を欠損させる形でＳＢＤダイオードを形成し、そのショットキー電極７５を、ソース電極８０ではなくセンス電極８１に接続することで、ＳＢＤダイオードを、よりセンスセルに近づけた配置とできることによって実現される。
　これは前述の通り、広域ウェル領域３１の一部に配置したＳＢＤダイオードから流れるユニポーラ電流が、ＳＢＤダイオード直下とその近傍のドリフト層２０および基板１０において電圧降下を生じ、ＳＢＤダイオード近傍のｐｎダイオードにかかる順方向電圧を低減するというメカニズムから、よりセンスセルに近い位置にＳＢＤダイオードを配置することが効果的であるということから説明できる。
　電流センスにおける結晶欠陥の発生は、メインセルにおける結晶欠陥の発生に対して特に有害である。それは電流センスのセル数がメインセルのセル数に対して圧倒的に少ないためであり、同じ面積の結晶欠陥が発生しても、活性領域全体の抵抗変化は電流センスの方が甚大であるためである。電流センスの抵抗が変わると、ソース電極８０に流れている電流を正しく推測できなくなり、過電流が流れた際にゲート電極６０に対して正しくオフ信号を与えられず、素子破壊に至る危険性を増大させる。
　本実施形態によれば、センスセルのオン抵抗変化を抑制し、より信頼性の高い半導体装置を提供することができる。
　なお、上記説明では、センスセルにおける結晶欠陥の発生を抑制することを趣旨に説明を行った。しかし、メインセルにおいても結晶欠陥の発生を抑制することは重要である。
　図１７に、図１４のｃ－ｃ’の箇所に相当する断面模式図である。図１７に示されるように、広域ウェル領域３１に対し、メインセルの近傍、および、センスセルの近傍の両方において、ＳＢＤダイオードを形成し、それぞれソース電極８０およびセンス電極８１に接続させることも有効である。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
　＜第６実施形態＞
　＜構成＞
　図１８は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。
　本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１を部分的に欠損させて形成したＳＢＤダイオードにおいて、その直下の第３離間領域２３のｎ型濃度を、ドリフト層２０のｎ型濃度に対して高めている（当該領域を高濃度領域１００Ｄとする）。
　作製方法は、ソース領域４０等のイオン注入と同様に、所望箇所のみにイオンが注入されるべくフォトレジストによるパターニングを行った後、Ｎイオン等のｎ型ドーパントをイオン注入する工程を追加すればよい。その注入範囲は、ｎ型濃度を高めたい第３離間領域２３を包含する領域とし、注入濃度を同じ深さのウェル領域３０および広域ウェル領域３１のｐ型濃度よりは少なくすれば、第３離間領域２３のｎ型濃度を高めることができる。
　＜効果＞
　本構成がもたらす効果は、第１実施形態と同様であり、それをさらに顕著にしたものと言える。これは、広域ウェル領域３１の一部に形成された第３離間領域２３のｎ型濃度を高めた高濃度領域１００Ｄを形成することで、ＳＢＤから流れるユニポーラ電流の導通経路である、第３離間領域２３の抵抗を減らし、より多くのユニポーラ電流を流すことによってもたらされる。
　それにより、ＳＢＤ周辺でのドリフト層２０および基板１０での電圧降下が大きくなり、周辺のｐｎ接合にかかる電圧がより顕著に低減される。
　また、図１９の同じ場所の断面模式図に示されるように、高濃度化されるｎ型領域が、広域ウェル領域３１と同じ深さだけにとどまらず、広域ウェル領域３１よりも０．０５から１．０［μｍ］程度深い位置までに及ぶ高濃度領域１００Ｅを形成することで、第３離間領域２３を通ったユニポーラ電流がドリフト層２０において平面方向により広く広がるため、ドリフト層２０における抵抗も低減される効果を得ることができる。
　また、図２０の同じ場所の断面模式図を示されるように、第３離間領域２３だけでなく、活性領域における第１離間領域２２および第２離間領域２１のｎ型濃度も同時に高めるようにチップ全体に亘る高濃度領域１００Ｆを形成することで、デッドタイム時にチップ全体に流すユニポーラ電流を増大することができる。オン状態でオン電流が流れる経路の抵抗が減ることから、オン抵抗が低減される効果を得ることができる。広域ウェル領域３１の一部に形成された第３離間領域２３の濃度を高めるべく行うｎ型イオン注入を、活性領域まで含めて行うことで、処理工数を増やさずに、上記の効果を一度に実現することができる。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。また、図３のａ－ａ’に対応する箇所のみ図示して説明したが、図３のｂ－ｂ’および図１４のｃ－ｃ’に対応する箇所においても本実施形態が適用できることは言うまでもない。
　また、図９および図１０に示されるような、ウェルコンタクトホール９１内に第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面のショットキー電極７５と、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている場合でも、本実施形態を適用できる。
　＜第７実施形態＞
　＜構成＞
　図２１（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する断面模式図である。また、図２１（ｂ）は、図２１（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ａが備えられている。具体的には、補助領域３３ａは、ある断面方向から見たときに第３離間領域２３を平面方向に隔てるように（ウェル領域３０から遠ざかる方向に区分して）形成されており、Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ（ＪＢＳ）となる。
　図２２は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する平面模式図である。図においては、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ｂが備えられている。具体的には、補助領域３３ｂは、ある断面方向から見たときに第３離間領域２３を平面方向に隔てるように（活性領域の外縁に沿う方向に区分して）形成されている。
　図２３は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する平面模式図である。図においては、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
　図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ｃが備えられている。具体的には、補助領域３３ｃは、ある断面方向から見たときに第３離間領域２３を平面方向に（部分的に）隔てるように（活性領域の外縁に沿う方向、および、ウェル領域３０から遠ざかる方向に区分して）形成されている。
　＜効果＞
　このような構成によれば、広域ウェル領域３１の一部に形成されたＳＢＤダイオードから流れるユニポーラ電流を増やし、隣接する活性領域における結晶欠陥の発生を抑制することができる。その効果を高めるべく、できるだけ多くのＳＢＤ電流を流すことを目的としている。
　同時に、第３離間領域２３の幅を増やした際に、オフ状態で広域ウェル領域３１から広がる空乏層がＳＢＤ界面にかかる電界強度を低減する効果が低減され、リーク電流が増えてしまうことに対処している。これはオフ状態において、ｐ型の補助領域から伸びる空乏層がＳＢＤ界面にかかる電界強度を低減するためである。
　作製方法は、第１実施形態に加え、ウェル領域３０および広域ウェル領域３１等のイオン注入と同様に、所望箇所のみにイオンが注入されるべくフォトレジストによるパターニングを行った後、Ａｌイオン等のｐ型ドーパントをイオン注入する工程を追加すればよい。このときの濃度は、補助領域から第３離間領域２３に向かって充分に空乏層を伸ばすために、第３離間領域２３の濃度よりも高く、かつ、ＳＢＤ界面となる炭化珪素表面が荒れないよう極端な高ドーズでないことが望まれる。具体的には、１×１０１６［ｃｍ－３］以上１×１０２１［ｃｍ－３］以下が好ましい。
　また、工数を増やさない工夫として、ウェル領域３０および広域ウェル領域３１を形成する際の注入を、補助領域の形成に宛がっても良い。
　なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。また、図３のａ－ａ’に対応する箇所のみ図示して説明したが、図３のｂ－ｂ’および図１４のｃ－ｃ’に対応する箇所においても本実施形態が適用できることは言うまでもない。
　また、図９および図１０に示されるような、ウェルコンタクトホール９１内に第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面のショットキー電極７５と、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている場合でも、本実施形態を適用できる。
　＜第８実施形態＞
　＜構成＞
　図２５は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ－ａ’の位置に相当する平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。同様に、図２６は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ－ｂ’の位置に相当する断面模式図である。
　本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１を部分的に欠損させて形成したＳＢＤダイオードにおいて、第３離間領域２３ａの形状のうち、最も近い活性領域に向かう方向に平行な方向（Ｘ方向）の寸法が、最も近い活性領域に向かう方向に垂直な方向（Ｙ方向）の寸法に対して大きくなっている。すなわち、第３離間領域２３ａの、広域ウェル領域３１がウェル領域３０を挟む方向の寸法が、第３離間領域２３ａの、広域ウェル領域３１がウェル領域３０を挟む方向と垂直な方向の寸法よりも大きい。
　＜効果＞
　本構成がもたらす効果は２つあり、そのうち１つ目の効果は、第１実施形態と同様であり、それをさらに顕著にしたものと言える。これは、第３離間領域２３ａの形状のうち、Ｘ方向の寸法を大きくすることで、第３離間領域２３ａの面積を増やし、より多くのユニポーラ電流を流すことによってもたらされる。２つ目の効果は、第３離間領域２３ａの面積を増やす場合に、Ｙ方向を大きくしたときに生じるデメリットを避けることにある。
　このデメリットとは、図２５に示されるゲート電極８２に隣接する箇所では、第３離間領域２３ａおよびＳＢＤコンタクトホール９２と重ならないように形成されるゲート電極６０の欠損領域のうち、Ｙ方向の欠損寸法が大きくなることで、ゲート電極６０が部分的に狭窄される。そのことによって、スイッチング時にゲートコンタクトホール９５と活性領域との間をＸ方向に通電するゲート電流が感じる抵抗、すなわち内部ゲート抵抗が増大し、結果としてスイッチング損失が増大してしまうという問題である。図２６に示される活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所では、広域ウェル領域３１とドリフト層２０との接合から成るｐｎ接合面と、ウェルコンタクトホール９１との間をＸ方向に通電する変位電流が感じる抵抗が増大することで、スイッチング速度が低下し、スイッチング損失が増大してしまうという問題である。
　広域ウェル領域の大きさのうち、Ｙ方向よりもＸ方向を大きくすることで、前述のスイッチング損失が増大するデメリットを抑制しつつ、より多くのユニポーラ電流を流すことができる。
　＜変形例＞
　上記実施形態では、ｎ型（第１導電型）不純物として窒素を用いたが、リンまたはヒ素であってもよい。
　また、上記実施形態では、ｐ型（第２導電型）不純物としてアルミニウムを用いたが、ホウ素またはガリウムであってもよい。
　また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
　上記実施形態では、炭化珪素を用いた半導体素子で特に有効であることが述べられているが、他のワイドギャップ半導体素子においても有効であり、シリコンを用いた半導体素子においても一定の効果がある。
　また、上記実施形態では、広域ウェル領域３１のオーミック電極７０に接触する箇所において第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されているが、第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されていなくてもよい。
　すなわち、図２４（ａ）および（ｂ）に示される構造のように、表層に第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されず、直接オーミック電極７０と接触する広域ウェル領域３１が備えられていてもよい。
　また、上記実施形態では、ｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよい。
　また、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
　また、上記実施形態では、ゲート絶縁膜５０として酸化珪素を用いたが、ＣＶＤ法による堆積膜であってもよい。
　また、上記実施形態では、ドレイン電極８５が基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、ドレイン電極８５がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴ等の、いわゆる横型ＭＯＳＦＥＴにも用いることができる。
　また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
　また、上記実施形態では、ソース側のオーミック電極７０とショットキー電極７５とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
　また、上記実施形態では、例えば図２において示されるように、ユニット構造が四角形のセル状を成す例を説明したが、ユニット構造は六角形でも良く、さらには例えば図１の断面構造が奥行き方向に連続するストライプ形状等でもよい。
　また、上記実施形態で説明した半導体装置は、電力用や電鉄用、車用、家電用、太陽電池用、通信用等に使用できる。
　上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
　なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
　１０　基板、２０　ドリフト層、２１　第２離間領域、２２　第１離間領域、２３，２３ａ　第３離間領域、３０　ウェル領域、３１，３１Ａ，３１Ｂ　広域ウェル領域、３３ａ，３３ｂ，３３ｃ　補助領域、３５　第１ウェルコンタクト領域、３６　第２ウェルコンタクト領域、３７　ＪＴＥ領域、４０　ソース領域、５０　ゲート絶縁膜、５２，５２Ｃ　フィールド絶縁膜、５５，５５Ａ，５５Ｂ　層間絶縁膜、６０，６０Ａ，６０Ｂ，６０Ｃ，８２　ゲート電極、７０　オーミック電極、７１　裏面オーミック電極、７５　ショットキー電極、８０，８０Ａ，８０Ｂ　ソース電極、８１　センス電極、８５　ドレイン電極、９１　ウェルコンタクトホール、９２　ＳＢＤコンタクトホール、９５　ゲートコンタクトホール、１００Ｄ，１００Ｅ，１００Ｆ　高濃度領域。

Claims (14)

  1. 　第１導電型の半導体基板（１０）上に形成された、第１導電型のドリフト層（２０）と、
    　前記ドリフト層（２０）表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域（３０）と、
    　前記ドリフト層（２０）表層において複数の前記第１ウェル領域（３０）全体を平面視上挟んで形成された、各前記第１ウェル領域（３０）よりも形成面積が広い第２導電型の第２ウェル領域（３１）と、
    　各前記第１ウェル領域（３０）内において、各前記第１ウェル領域（３０）表層から深さ方向に貫通して形成された第１導電型の第１離間領域（２２）と、
    　各前記第１ウェル領域（３０）表層において、平面視上前記第１離間領域（２２）を挟んで形成された第１導電型のソース領域（４０）と、
    　前記第１離間領域（２２）上に設けられた第１ショットキー電極（７５）と、
    　各前記第１ウェル領域（３０）上において、平面視上前記第１ショットキー電極（７５）を挟んで設けられた第１オーミック電極（７０）と、
    　各前記第１ウェル領域（３０）を互いに離間させる領域である第１導電型の第２離間領域（２１）と、
    　前記第２ウェル領域（３１）内において、前記第２ウェル領域（３１）表層から深さ方向に貫通して形成された第１導電型の第３離間領域（２３）と、
    　前記第３離間領域（２３）上に設けられた第２ショットキー電極（７５）と、
    　前記第１および第２ショットキー電極（７５）と、前記第１オーミック電極（７０）とが設けられた位置を除く前記第１および第２ウェル領域（３０、３１）上に亘って、第１絶縁膜（５０）を介して設けられたゲート電極（６０）と、
    　前記ゲート電極（６０）を覆って形成された第２絶縁膜（５５）と、
    　前記第１および第２ショットキー電極（７５）と、前記第１オーミック電極（７０）と、前記第２絶縁膜（５５）とを覆って設けられた第１ソース電極（８０）とを備えることを特徴とする、
    半導体装置。
  2. 　前記第２ウェル領域（３１）上において、前記第１ウェル領域（３０）に隣接する位置に設けられた第２オーミック電極（７０）をさらに備え、
    　前記ゲート電極（６０）が、前記第２オーミック電極（７０）が設けられた位置も除いて設けられ、
    　前記第１ソース電極（８０）が、前記第２オーミック電極（７０）も覆って設けられていることを特徴とする、
    請求項１に記載の半導体装置。
  3. 　前記第３離間領域（２３）が、前記第２オーミック電極（７０）よりも前記第１ウェル領域（３０）から遠ざかる位置に形成されていることを特徴とする、
    請求項２に記載の半導体装置。
  4. 　前記第２オーミック電極（７０）が、前記第２ショットキー電極（７５）を平面視上挟む位置に設けられていることを特徴とする、
    請求項２に記載の半導体装置。
  5. 　前記第１絶縁膜（５０、５２Ｃ）が、前記第１ウェル領域（３０）上に形成された膜厚よりも、前記第２ウェル領域（３１）上に形成された膜厚の方が厚いことを特徴とする、
    請求項２から４のうちのいずれか１項に記載の半導体装置。
  6. 　前記第２オーミック電極（７０）における接触抵抗が、前記第１オーミック電極（７０）における接触抵抗よりも高いことを特徴とする、
    請求項２から５のうちのいずれか１項に記載の半導体装置。
  7. 　前記第１ウェル領域（３０）表層の、前記第１オーミック電極（７０）が設けられた位置に形成された第２導電型の第１ウェルコンタクト領域（３５）をさらに備えることを特徴とする、
    請求項２から６のうちのいずれか１項に記載の半導体装置。
  8. 　前記第２ウェル領域（３１）表層の、前記第２オーミック電極（７０）が設けられた位置に形成された第２導電型の第２ウェルコンタクト領域（３６）とをさらに備え、
    　前記第２ウェルコンタクト領域（３６）の不純物濃度が、前記第１ウェルコンタクト領域（３５）の不純物濃度より低いことを特徴とする、
    請求項７に記載の半導体装置。
  9. 　複数の前記第１ウェル領域（３０）のうちの少なくとも１つにおいて、当該第１ウェル領域（３０）における前記第１離間領域（２２）上に形成された前記第１ショットキー電極（７５）、および、当該第１ウェル領域（３０）上において前記第１ショットキー電極（７５）を挟んで形成された前記第１オーミック電極（７０）を覆って設けられた、前記第１ソース電極（８０）とは異なる第２ソース電極（８１）をさらに備えることを特徴とする、
    請求項１から８のうちのいずれか１項に記載の半導体装置。
  10. 　前記第３離間領域（２３）内に部分的に形成された、第２導電型の補助領域（３３ａ、３３ｂ、３３ｃ）をさらに備えることを特徴とする、
    請求項１から９のうちのいずれか１項に記載の半導体装置。
  11. 　前記第３離間領域（２３）の第１導電型の不純物濃度が、前記ドリフト層（２０）における第１導電型の不純物濃度よりも高いことを特徴とする、
    請求項１から１０のうちのいずれか１項に記載の半導体装置。
  12. 　前記ドリフト層（２０）が、炭化珪素からなることを特徴とする、
    請求項１から１１のうちのいずれか１項に記載の半導体装置。
  13. 　前記第２オーミック電極（７０）の平面位置と前記第３離間領域（２３）の平面位置との間の前記ドリフト層（２０）表面における距離が、前記ドリフト層（２０）の膜厚分よりも短いことを特徴とする、
    請求項２から８のうちのいずれか１項に記載の半導体装置。
  14. 　前記第３離間領域（２３ａ）の、前記第２ウェル領域（３１）が前記第１ウェル領域（３０）を挟む方向の寸法が、前記第３離間領域（２３ａ）の、前記第２ウェル領域（３１）が前記第１ウェル領域（３０）を挟む方向と垂直な方向の寸法よりも大きいことを特徴とする、
    請求項１から１３のうちのいずれか１項に記載の半導体装置。
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