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WO2014087561A1 - Ａｄ変換器、イメージセンサ、およびデジタルカメラ - Google Patents

Ａｄ変換器、イメージセンサ、およびデジタルカメラ Download PDF

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WO2014087561A1
WO2014087561A1 PCT/JP2013/005472 JP2013005472W WO2014087561A1 WO 2014087561 A1 WO2014087561 A1 WO 2014087561A1 JP 2013005472 W JP2013005472 W JP 2013005472W WO 2014087561 A1 WO2014087561 A1 WO 2014087561A1
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WO
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current
converter
signal
clock signal
input voltage
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PCT/JP2013/005472
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English (en)
French (fr)
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祐介 徳永
康弘 立脇
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Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Priority to US14/431,314 priority patent/US9258503B2/en
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    • H03M3/452—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
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    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to an AD converter, and more particularly to an AD converter mounted on an image sensor.
  • Non-Patent Document 1 discloses that a highly accurate and low power consumption image sensor can be realized by using a ⁇ AD converter for an image sensor.
  • streaking is a phenomenon in which, for example, when a bright point light source or the like is photographed in the dark, white straight lines rise to the left and right of the point light source on the photographed image.
  • streaking is, for example, when a strong light source such as the sun is photographed during the day, and on the photographed image, areas with band-like color changes appear on the left and right of the sun, or the areas on the left and right of the sun are black. It is a phenomenon that sinks.
  • an object of the present invention is to provide an AD converter that can suppress the occurrence of streaking as described above.
  • An AD converter includes an AD converter circuit that generates a first current that is a consumption current having a dependency on an input voltage, and an output digital value that is output from the AD converter circuit according to the input voltage. And a cancellation current generation circuit that generates a second current that is a consumption current that reduces the dependence of the first current on the input voltage.
  • the AD converter of the present invention it is possible to suppress the occurrence of streaking.
  • FIG. 1 is a schematic diagram illustrating an example of the appearance of an image sensor.
  • FIG. 2 is a block diagram showing a functional configuration of the image sensor of FIG.
  • FIG. 3 is a schematic diagram illustrating a reference voltage between the pixel unit and the ADC.
  • FIG. 4 is a schematic diagram for explaining the input voltage dependence of the consumption current in the ADC.
  • FIG. 5 is a schematic diagram showing the configuration of the column ADC.
  • FIG. 6 is a schematic diagram illustrating an image in which streaking has occurred.
  • FIG. 7 is a circuit diagram of a switched capacitor integrator.
  • FIG. 8 is a block diagram showing a basic configuration of the AD converter according to the present embodiment.
  • FIG. 9 is a circuit diagram of the AD converter according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a circuit configuration of the AD converter according to the first embodiment.
  • FIG. 11 is a diagram for explaining current consumption in the AD conversion circuit according to the first embodiment.
  • FIG. 12 is a diagram showing a relationship between input voltage and current consumption in each block shown in FIG.
  • FIG. 13 is a diagram illustrating the relationship between the input voltage and the waveform of the output digital value.
  • FIG. 14 is a diagram for explaining current consumption by the 1-bit DA converter when the output digital value is at a high level.
  • FIG. 15 is a diagram for explaining current consumption by the 1-bit DA converter when the output digital value is at a low level.
  • FIG. 16 is a diagram illustrating the relationship between the input voltage and the probability that the output digital value is at a high level.
  • FIG. 17 is a diagram illustrating the relationship between the input voltage and the current consumption by the 1-bit DA converter.
  • FIG. 18 is a diagram for explaining the cancellation current of the cancellation current generation circuit.
  • FIG. 19 is a diagram illustrating the relationship between the input voltage and the probability that the output digital value is at a low level.
  • FIG. 20 is a diagram illustrating the relationship between the input voltage and the cancellation current.
  • FIG. 21 is a diagram illustrating a simulation result of the input voltage dependency of the current consumption of the AD converter according to the first embodiment.
  • FIG. 22 is a circuit diagram of an AD converter according to the second embodiment.
  • FIG. 23 is a block diagram illustrating a circuit configuration of the AD converter according to the second embodiment.
  • FIG. 24 is a diagram for explaining current consumption in the AD converter circuit according to the second embodiment.
  • FIG. 25 is a diagram illustrating a simulation result of the input voltage dependency of the current consumption of the AD converter according to the second embodiment.
  • FIG. 26 is a circuit diagram of an AD converter according to the third embodiment.
  • FIG. 27 is a diagram for explaining current consumption in the AD converter circuit.
  • FIG. 28 is a diagram for explaining current consumption by the 1-bit DA converter in the AD conversion circuit according to the third embodiment.
  • FIG. 29 is a diagram illustrating the relationship between the input voltage and the probability that the output digital value is at a low level.
  • FIG. 30 is a diagram for explaining ⁇ Qc ′ and ⁇ Qd ′.
  • FIG. 31 is a diagram for explaining the cancellation current of the cancellation current generating circuit according to the third embodiment.
  • FIG. 32 is a diagram for explaining the correction code output from the correction code generation circuit.
  • FIG. 33 is an example of a circuit diagram of the correction code generation circuit.
  • FIG. 34 is a diagram illustrating an output waveform of each component of the correction code generation circuit.
  • FIG. 35 is a diagram illustrating a simulation result of the input voltage dependence of the current consumption of the AD converter according to the third embodiment.
  • FIG. 36 is a diagram showing another example of the cancellation current generating circuit according to the first and second embodiments.
  • FIG. 37 is a diagram illustrating another example of the cancellation current generating circuit according to the third embodiment.
  • FIG. 38 is an external view of a digital camera.
  • FIG. 39 is an external view of a portable information terminal.
  • streaking may occur in an image taken using an image sensor.
  • FIG. 1 is a schematic diagram showing an example of the appearance of an image sensor.
  • FIG. 2 is a block diagram showing a functional configuration of the image sensor of FIG.
  • 1 and 2 includes a pixel unit 102, a row selector 103, a column ADC 104, and a parallel / serial conversion unit 105.
  • the parallel / serial conversion unit 105 is provided in the peripheral circuit 106.
  • a photoelectric conversion element for example, a photodiode
  • a corresponding voltage is output to the row selector 103.
  • the row selector 103 outputs an output voltage corresponding to one pixel row of the pixel unit 102 to the column ADC 104.
  • the column ADC 104 is composed of a plurality of ADCs, converts the output voltage from analog to digital, and outputs digital data.
  • the output digital data is converted by the parallel / serial conversion unit 105 and output to the outside of the image sensor 101.
  • FIG. 3 is a schematic diagram showing a reference voltage between the pixel unit 102 and the ADC 107.
  • the row selector 103 is omitted.
  • each of the pixel unit 102 and the ADC 107 has independent impedances R1 and R2 in the path to the common GND. That is, the pixel unit 102 outputs a voltage based on GND1, and the ADC 107 receives a voltage (input voltage Vin) based on GND2. Therefore, when the consumption current of the ADC 107 (current flowing through R2 in FIG. 3) has a dependency on the input voltage Vin, an error occurs in the output of the ADC according to the input voltage Vin.
  • the dependency of the consumption current on the input voltage Vin means that there is some correlation between the magnitude of the input voltage and the magnitude of the consumption current.
  • FIG. 4 is a schematic diagram for explaining the input voltage dependence of current consumption in the ADC.
  • FIG. 4 shows the dependency of the consumption current flowing into the common GND on the input voltage Vin.
  • the potential of GND2 has characteristics as shown in FIG. 4B due to the impedance R2. That is, as shown in FIG. 4C, Vin (actual characteristic) is lower than an ideal Vin (ideal characteristic) based on the common GND.
  • the voltage output from the photoelectric conversion element is inversely proportional to the lightness of the light input to the photoelectric conversion element. Therefore, the light input to the pixel unit 102 and the digital value output from the ADC 107 have characteristics as shown in FIG. That is, the difference between the actual characteristic and the ideal characteristic increases as the lightness of the light input to the pixel unit 102 is lower (darker).
  • FIG. 5 is a schematic diagram showing the configuration of the column ADC.
  • FIG. 6 is a schematic diagram showing an image in which streaking has occurred.
  • the column ADC 104 has a configuration in which a large number of ADCs 107 are connected in parallel, and the plurality of ADCs 107 configuring the column ADC 104 have a common impedance R ⁇ b> 2 on the path to the common GND.
  • the image sensor 101 When the image sensor 101 is used to photograph an object having a uniform brightness as a whole but only a specific area, the current consumption flowing from the ADC 107 of the pixel corresponding to the specific area to R2 increases. For this reason, the potential of GND2 rises. As a result, the input voltage Vin of the other ADCs 107 connected in parallel is reduced by the increase in the potential of GND2, and a digital value offset in a direction brighter than the actual is output from these other ADCs 107. . That is, because of some low-luminance pixels, the digital values of other pixels in the same row change.
  • the image sensor 101 when the image sensor 101 is used to photograph an object having a uniform brightness but only a specific area as a whole, the current consumption flowing from the ADC 107 of the pixel for the specific area into R2 decreases. For this reason, the electric potential of GND2 falls. As a result, the input voltage Vin of the other ADCs 107 connected in parallel increases as the potential of GND2 increases, and a digital value offset in a darker direction than the actual is output from these other ADCs 107. . That is, because of some high-luminance pixels, the digital values of other pixels in the same row change.
  • the dependency of the consumption current on the input voltage Vin in the ADC 107 is due to the switched capacitor technology generally used in the ADC 107.
  • ADCs There are various types of ADCs, such as cyclic ADCs, SAR ADCs, and ⁇ modulation ADCs, but the basic element circuit is a switched capacitor circuit.
  • FIG. 7 is a circuit diagram of a switched capacitor integrator, which is an example of a switched capacitor circuit.
  • One terminal of the sampling capacitor 121 is virtually grounded by the operational amplifier 123. Therefore, the charge / discharge amount in the sampling capacitor 121 is determined by the potential of the other terminal of the sampling capacitor 121, that is, the voltage input to the input terminal 129.
  • the capacitance of the sampling capacitor 121 is Cs [F], and a voltage of Vin [V] is applied to the input terminal 129.
  • the switch 124 is short-circuited and the switch 125 is open, the other terminal of the sampling capacitor 121 is set to a voltage of Vin [V]. Therefore, the sampling capacitor 121 is charged with a charge of CsVin [C].
  • an AD converter includes an AD converter circuit that generates a first current that is a consumption current having a dependency on an input voltage, and the above-described input voltage according to the input voltage. And a cancellation current generating circuit that generates a second current that is controlled by an output digital value output from the AD conversion circuit and reduces the dependency of the first current on the input voltage.
  • the cancellation current generation circuit generates the second current, so that the dependency of the consumption current of the AD conversion circuit on the input voltage can be reduced. Therefore, the occurrence of streaking can be suppressed by using such an AD converter for an image sensor.
  • the cancellation current generation circuit generates the second current such that a current obtained by adding the first current and the second current is substantially constant with respect to a change in the magnitude of the input voltage. May be.
  • the cancellation current generation circuit may generate the second current that decreases as the input voltage increases.
  • the AD conversion circuit may be a ⁇ AD conversion circuit.
  • the AD converter circuit subtracts a reference voltage from the input voltage and outputs a first signal; and a first integrator that integrates the first signal and outputs a second signal; A second integrator that integrates the second signal and outputs a third signal; an adder that adds the input voltage, the second signal, and the third signal, and outputs a fourth signal; And a comparator that compares the fourth signal with a predetermined threshold and outputs the output digital value, and a 1-bit DA converter that outputs the reference voltage according to the output digital value.
  • the cancellation current generation circuit can be applied to an AD conversion circuit having a configuration as shown in FIG.
  • the AD converter circuit subtracts a first reference voltage from the input voltage, integrates the first signal, and outputs a second signal.
  • the first subtracter outputs a first signal.
  • a first integrator, a second subtractor that subtracts a second reference voltage from the second signal and outputs a third signal, and a second subtracter that integrates the third signal and outputs a fourth signal An integrator for comparing the fourth signal with a predetermined threshold value and outputting the output digital value, and a first 1-bit DA for outputting the first reference voltage according to the output digital value.
  • a converter and a second 1-bit DA converter that outputs the second reference voltage according to the output digital value may be provided.
  • the cancellation current generation circuit can be applied to an AD conversion circuit having a configuration as shown in FIG.
  • the first current is a consumption current flowing into the first power supply
  • the cancellation current generation circuit includes an inverting circuit that inverts and outputs the output digital value with the output digital value as an input, and one end A capacitor connected to a second power source, a first switch for controlling electrical connection between an output of the inverting circuit and the other end of the capacitor in response to a first clock signal, and the capacitor A second switch for controlling electrical connection between the other end of the first power source and the first power source according to a second clock signal, and when the first clock signal is at a high level, the second switch The clock signal is at a low level, and when the first clock signal is at a low level, the second clock signal is at a high level, and when the first clock signal is at a high level, the first clock signal is switch When the output of the inverting circuit and the other end of the capacitive element are electrically connected, the second switch is connected to the other end of the capacitive element when the second clock signal is at a high level.
  • the first power source may
  • the cancellation current generation circuit may have a configuration as shown in FIG.
  • the first current is a consumption current flowing into the first power supply
  • the cancellation current generation circuit includes a correction code generation circuit that outputs the correction code with the output digital value as an input, and one end of the second current is the second.
  • a capacitive element connected to the power source of the power supply, a first switch that controls electrical connection between the output of the correction code generation circuit and the other end of the capacitive element in accordance with a first clock signal, A second switch for controlling electrical connection between the other end and the first power source in accordance with a second clock signal, and the second clock when the first clock signal is at a high level.
  • the first clock signal is low level
  • the second clock signal is high level
  • the first switch signal is low level.
  • the second switch When the output of the correction code generation circuit and the other end of the capacitive element are electrically connected, the second switch is configured such that when the second clock signal is at a high level, the second switch In the period in which the other end and the first power source are electrically connected and the output digital value does not change according to the clock cycle of the first clock signal or the second clock signal, the correction code is , And may vary according to the clock cycle.
  • the cancellation current generation circuit may have a configuration as shown in FIG.
  • an image sensor according to an aspect of the present invention includes the AD converter according to any one of the above aspects.
  • a digital camera includes the image sensor.
  • FIG. 8 is a block diagram showing a basic configuration of the AD converter according to the present embodiment.
  • the AD converter 200 includes an AD conversion circuit 201 and a cancellation current generation circuit 202.
  • the AD conversion circuit 201 is connected to the first power source 205 and the third power source 203, converts the input voltage Vin into a digital value, and outputs the digital value.
  • the AD conversion circuit 201 generates a consumption current Idis (first current) that has a dependency on the input voltage and flows into the first power supply 205.
  • the cancellation current generation circuit (correction current generation circuit) 202 is connected to the first power source 205 and the fourth power source 204.
  • the cancellation current generation circuit 202 is controlled by the output digital value of the AD conversion circuit 201 and generates a consumption current (correction signal) Icnt (second current) that flows into the first power supply 205.
  • the consumption current Idis and the consumption current Icnt have opposite dependencies on the input voltage Vin. Specifically, the consumption current Idis increases as the input voltage Vin increases, whereas the consumption current Icnt decreases as the input voltage Vin increases.
  • the current consumption obtained by adding the current consumption Idis and the current consumption Icnt is independent (substantially constant) with respect to the input voltage Vin.
  • Embodiment 1 an AD converter 300 using a Fie-Forward (FF) type second-order ⁇ AD conversion circuit as an AD conversion circuit will be described.
  • FF Fie-Forward
  • FIG. 9 is a circuit diagram of the AD converter 300.
  • FIG. 10 is a block diagram showing a circuit configuration of the AD converter 300.
  • the AD converter 300 includes an AD conversion circuit 301 and a cancellation current generation circuit 302.
  • the AD conversion circuit 301 is an FF type secondary ⁇ AD conversion circuit that operates in synchronization with the clock signal ⁇ 1 and the clock signal ⁇ 2.
  • the clock signal ⁇ 1 and the clock signal ⁇ 2 have a complementary relationship. Specifically, the clock signal ⁇ 2 is at a low level during a period in which the clock signal ⁇ 1 is at a high level. During the period when the clock signal ⁇ 1 is at the low level, the clock signal ⁇ 2 is at the high level.
  • the AD conversion circuit 301 includes a first integrator 306, a second integrator 307, a comparator 308, a 1-bit DA converter 309, a subtractor 310, and an addition. It comprises a device 311, a first power supply 305, an input terminal 303 and an output terminal 304.
  • the AD conversion circuit 301 includes inverting amplifiers N1 to N3, switches S11 to S17, switches S21 to S27, and capacitors C1 to C9.
  • the subtractor 310 outputs a signal obtained by subtracting the reference voltage from the input voltage Vin.
  • the first integrator 306 integrates the signal output from the subtractor 310.
  • the second integrator 307 integrates the signal output from the first integrator 306.
  • the adder 311 adds the input voltage Vin, the signal output from the first integrator 306, and the signal output from the second integrator 307.
  • the comparator 308 compares the signal added by the adder 311 with a predetermined threshold voltage, and outputs an output digital value Dout. For example, when the signal added by the adder 311 is equal to or higher than a predetermined threshold voltage, the comparator 308 outputs a high-level output digital value Dout, and the signal added by the adder 311 is less than the predetermined threshold voltage. In the case of, the low level output digital value Dout is output.
  • the 1-bit DA converter 309 outputs a reference voltage according to the output digital value Dout. Specifically, the 1-bit DA converter 309 outputs the power supply voltage Vdd when the output digital value Dout is high level, and outputs the voltage of the first power supply 305 when the output digital value Dout is low level.
  • the switches S11 to S17 are switched on and off according to the clock signal ⁇ 1.
  • the switches S21 to S27 are switched on and off according to the clock signal ⁇ 2. For example, these switches are turned on when the supplied clock signal is at a high level and turned off when the clock signal is at a low level.
  • switches may be turned on when the supplied clock signal is at a low level.
  • the logic of the clock signals ⁇ 1 and ⁇ 2 may be inverted.
  • the second power source 313 is also illustrated, but when the second power source 313 and the first power source 305 are equivalent, the second power source 313 can be omitted. . That is, the subtractor 310 may subtract the input voltage Vin and the output digital value of the 1-bit DA converter 309.
  • Non-Patent Document 2 the detailed circuit operation of the AD conversion circuit 301 is disclosed in Non-Patent Document 2, and thus the description thereof is omitted here.
  • FIG. 11 is a diagram for explaining current consumption in the AD conversion circuit 301.
  • the five blocks are a block 351, a block 352, a block 353, a block 354, and a block 355 shown in FIG.
  • FIG. 12 is a diagram showing the relationship between the input voltage Vin and current consumption in each block shown in FIG.
  • one end of the capacitor C2 is connected to the first power source 305 via the switch S22, and the other end of the capacitor C2 is connected to the first power source 305 via the switch S25. For this reason, each time the clock signal ⁇ 2 becomes high level, one end and the other end of the capacitor C2 are connected to the first power supply 305.
  • the other end of the capacitor C2 is periodically connected to the first power supply 305 and is therefore virtually grounded. Is equivalent to In other words, the other end of the capacitor C2 can be regarded as a DC bias point when viewed on average.
  • the consumption current flowing from the capacitor C2 into the first power supply 305 is directly proportional to the input voltage Vin as shown in FIG.
  • the circuit in the block 353 includes a clock synchronization type comparator 308 and a digital element associated therewith. Since these circuits perform class C operation, current is consumed only when the output digital value Dout changes from high level to low level or from low level to high level.
  • FIG. 13 is a schematic diagram showing the relationship between the input voltage Vin and the waveform of the output digital value Dout.
  • the output digital value Dout is at a high level when the input voltage Vin is maximum, the input voltage Vin is at a low level, and the input voltage Vin is between the maximum value, the maximum value, and the minimum value.
  • the ratio between the high level and the low level becomes equal. That is, when the input voltage Vin is the intermediate value, the frequency of transition from the high level to the low level or from the low level to the high level is high, and the current consumption increases.
  • the current consumption in the block 353 has an upwardly convex characteristic as shown in FIG.
  • the GND can be separated from the GND (first power supply) of other circuits. If the GND is separated, the consumption current in the block 353 does not need to be considered in the cancellation current generation circuit 302.
  • the power supply voltage of the AD conversion circuit 301 is Vdd.
  • FIG. 14 is a diagram for explaining current consumption by the 1-bit DA converter 309 when the output digital value Dout is at a high level.
  • the 1-bit DA converter 309 is described by an equivalent circuit including an inverting amplifier 320, a PMOS transistor 321 and an NMOS transistor 322.
  • the connection relationship is as shown in FIG. Specifically, the switch S16 is in an off state, the switch S26 is in an on state, the PMOS transistor 321 is in an on state, and the NMOS transistor 322 is in an off state.
  • one end of the capacitor C6 is connected to the power supply voltage Vdd by the switch S26, and the other end of the capacitor C6 is virtually grounded by an inverting amplifier N1 (not shown). Therefore, the capacitor C6 is charged by the power supply voltage Vdd.
  • the connection relationship shown in FIG. 14B is established. Specifically, the switch S16 is on, the switch S26 is off, the PMOS transistor 321 is on, and the NMOS transistor 322 is off.
  • FIG. 15 is a diagram for explaining current consumption by the 1-bit DA converter 309 when the output digital value Dout is at a low level. As in FIG. 14, also in FIG. 15, the 1-bit DA converter 309 is described by an equivalent circuit.
  • the connection relationship is as shown in FIG. Specifically, the switch S16 is in an off state, the switch S26 is in an on state, the PMOS transistor 321 is in an off state, and the NMOS transistor 322 is in an on state. At this time, the electric charge charged in the capacitor C6 flows into the first power supply 305 via the NMOS transistor 322.
  • the connection relationship is as shown in FIG. Specifically, the switch S16 is on, the switch S26 is off, the PMOS transistor 321 is off, and the NMOS transistor 322 is on. At this time, the electric charge charged in the capacitor C6 flows into the first power supply 305 via the switch S16.
  • the capacitor C6 when the output digital value Dout is at a low level, one end of the capacitor C6 is always connected to the first power supply 305. That is, when the output digital value Dout is at a low level, the capacitor C6 is not charged, so that no current flows into the first power supply 305.
  • the current consumption by the 1-bit DA converter 309 occurs when the output digital value Dout is at a high level.
  • the current consumption at this time will be described in more detail.
  • FIG. 16 is a diagram showing the relationship between the input voltage Vin and the probability P that the output digital value Dout is at a high level.
  • the current consumption I AVSS at this time is represented by CVdd ⁇ P ⁇ f.
  • f is the frequency of the clock signal.
  • I AVSS CVin ⁇ f [A].
  • FIG. 17 is a diagram showing the relationship between the input voltage Vin and the consumption current I AVSS .
  • the consumption current I AVSS by the 1-bit DA converter 309 is directly proportional to the input voltage Vin, similarly to the consumption current in the block 351.
  • the current consumption in block 355 will be described.
  • One end of the capacitor C1 is connected to the input terminal 303 by the switch S11, and the other end of the capacitor C1 is virtually grounded by the inverting amplifier N1. Therefore, as described in block 351, the capacitor C1 is charged with a charge proportional to the input voltage Vin every time the clock signal ⁇ 1 becomes high level, and the consumption current flowing from the capacitor C1 into the first power supply 305 is: As shown in FIG. 12A, it is directly proportional to the input voltage Vin.
  • the cancellation current generation circuit 302 of the AD converter 300 generates a cancellation current (second current) for canceling the dependency of the consumption current (first current) having dependency on the input voltage Vin as described above. .
  • FIG. 18 is a diagram for explaining the cancellation current of the cancellation current generation circuit 302.
  • the cancellation current of the cancellation current generation circuit 302 may have reverse characteristics to the input voltage Vin as shown in FIG. That is, when the input voltage Vin increases, the consumption current depending on the input voltage Vin of the entire AD converter circuit 301 increases.
  • the cancellation current generation circuit 302 may generate a cancellation current that decreases as the input voltage increases.
  • the circuit configuration of the cancellation current generation circuit 302 is basically the same as that of the 1-bit DA converter 309, except that the cancellation current generation circuit 302 includes a 1-bit DA converter 312. Is that an inverted signal of the output digital value is input by the inverting amplifier N3. Therefore, the cancellation current by the 1-bit DA converter 312 is generated when the output digital value Dout is at a low level, contrary to the current consumption by the 1-bit DA converter 309.
  • the capacitance value of the capacitance C7 included in the cancellation current generation circuit 302 is substantially equal to the sum of the capacitance values of the capacitances C1, C2, and C6.
  • FIG. 19 is a diagram showing the relationship between the input voltage Vin and the probability P ′ that the output digital value Dout is at a low level.
  • FIG. 20 is a diagram showing the relationship between the input voltage Vin and the cancellation current.
  • the capacitance values of the capacitors C1, C2, and C6 are each C
  • the capacitance value of the capacitor C7 included in the cancellation current generation circuit 302 is 3C.
  • the cancellation current that flows into the first power supply 305 when the output digital value Dout is at the low level is 3CVdd ⁇ P1 ⁇ f.
  • P1 1 ⁇ Vin / Vdd
  • the cancellation current is ⁇ 3 CVin ⁇ f + 3 CVdd ⁇ f [A], which is a linear characteristic as shown in FIG.
  • the cancellation current generating circuit 302 can generate a cancellation current having the characteristics shown in FIG. 18B, and blocks 351, 352, 354 shown in FIG.
  • the dependency of the current consumption of 355 on the input voltage Vin can be reduced.
  • the current consumption of the AD converter 300 is theoretically invariable with respect to the input voltage Vin.
  • the switch S17 is switched on and off according to the clock signal ⁇ 1 and the switch S27 is switched on and off according to the clock signal ⁇ 2, but the switch S17 is switched on according to the clock signal ⁇ 2. And the switch S27 may be switched on and off according to the clock signal ⁇ 1.
  • FIG. 21 is a diagram illustrating a simulation result of the input voltage dependence of the current consumption of the AD converter 300.
  • Each graph shown in FIG. 21 shows a relative current based on the consumption current when the input voltage is 1.0 [V].
  • Graph 361 shows current consumption in block 351
  • graph 364 shows current consumption in block 354
  • graph 365 shows current consumption in block 355.
  • Graph 371 shows the total current consumption of blocks 351, 354, and 355, and graph 372 shows the cancellation current generated by cancellation current generation circuit 302.
  • Graph 370 shows the current consumption of AD converter 300, that is, the current consumption obtained by summing the current consumption and cancellation current in blocks 351, 354, and 355.
  • the absolute value of the relative error is 5.26 [ ⁇ A] at the maximum when the input voltage is 0.2 [V].
  • the absolute value of the relative error is, as shown in the graph 370, an input voltage of 0.5 [V].
  • the maximum is 0.11 [ ⁇ A]. That is, the relative error is greatly improved to 1/47 or less.
  • the capacitance value of the capacitor C7 has been described as 3C.
  • the present invention is not limited to this.
  • the capacitance value of the capacitor C7 may be 3C or more.
  • the AD converter 300 using the Fie-Forward (FF) type second-order ⁇ AD conversion circuit as the AD conversion circuit has been described.
  • the AD conversion circuit to which the present invention can be applied is an FF-type second-order ⁇ AD. It is not limited to the conversion circuit.
  • an AD converter 400 using a feedback (FB) type second-order ⁇ AD conversion circuit will be described as another example.
  • FIG. 22 is a circuit diagram of the AD converter 400.
  • FIG. 23 is a block diagram showing a circuit configuration of the AD converter 400.
  • the AD converter 400 includes an AD conversion circuit 401 and a cancellation current generation circuit 402.
  • the AD conversion circuit 401 is an FB type secondary ⁇ AD conversion circuit that operates in synchronization with the clock signal ⁇ 1 and the clock signal ⁇ 2. As in the first embodiment, the clock signal ⁇ 1 and the clock signal ⁇ 2 have a complementary relationship.
  • the AD conversion circuit 401 includes a first integrator 406, a second integrator 407, a comparator 408, 1-bit DA converters 409 and 415, subtractors 410 and 417, a first power source 405, an input A terminal 403 and an output terminal 404 are included.
  • the AD conversion circuit 401 includes inverting amplifiers N4 to N6, switches S31 to S37, switches S41 and S43 to S47, and capacitors C1 to C8.
  • the subtractor 410 outputs a signal obtained by subtracting the signal output from the 1-bit DA converter 415 from the input voltage Vin.
  • 1st integrator 406 outputs the signal which integrated the signal which subtractor 410 outputs.
  • the subtractor 414 outputs a signal obtained by subtracting the signal output from the 1-bit DA converter 409 from the signal output from the first integrator 406.
  • the second integrator 407 outputs a signal obtained by integrating the signal output from the subtractor 414.
  • the comparator 408 compares the signal integrated by the second integrator 407 with a predetermined threshold voltage and outputs an output digital value Dout.
  • 1-bit DA converters 409 and 410 output a reference voltage according to the output digital value Dout.
  • the switches S31 to S37 are switched on and off according to the clock signal ⁇ 1.
  • the switches S41 and S43 to S47 are switched on and off according to the clock signal ⁇ 2. For example, these switches are turned on when the supplied clock signal is at a high level and turned off when the clock signal is at a low level, but may be turned on when the clock signal is at a low level and turned off when the clock signal is at a high level.
  • the second power source 413 is also illustrated, but when the second power source 413 and the first power source 405 are equivalent, the second power source 413 can be omitted. . That is, the subtractor 410 may subtract the input voltage Vin from the output of the 1-bit DA converter 415.
  • FIG. 24 is a diagram for explaining current consumption in the AD conversion circuit 401.
  • the five blocks are a block 451, a block 452, a block 453, a block 454, and a block 455 shown in FIG.
  • the current consumption in the block 452 is independent of the input voltage Vin as shown in FIG. 12B, similarly to the current consumption in the block 352 of the first embodiment.
  • the current consumption in the block 453 has an upwardly convex characteristic as shown in FIG.
  • the circuit in the block 453 is a circuit composed of digital elements, if the GND is separated from the GND (first power supply) of another circuit, the consumption current in the block 453 is canceled out. There is no need to consider in circuit 402.
  • the current consumption in the block 451 and the block 454 is directly proportional to the input voltage Vin as shown in FIG. 12A, similarly to the current consumption in the block 354 of the first embodiment.
  • the current consumption in the block 455 is directly proportional to the input voltage Vin as shown in (a) of FIG. 12, like the current consumption in the block 355 of the first embodiment.
  • the circuit configuration of the cancellation current generation circuit 402 is the same as that of the cancellation current generation circuit 302 described in the first embodiment, as shown in FIG.
  • Cancellation current generation circuit 402 differs from cancellation current generation circuit 302 in that the capacitance value of capacitor C17 is the sum of the capacitance values of capacitors C11, C15, and C16.
  • the capacitance value of the capacitor C11 is C
  • the capacitance value of C15 is 2C
  • the capacitance value of C16 is C
  • the capacitance value of the capacitor C17 is 4C.
  • the cancellation current generation circuit 402 the dependency of the consumption current of the AD conversion circuit 401 on the input voltage Vin can be reduced.
  • the current consumption of the AD converter 400 theoretically has an invariable characteristic with respect to the input voltage Vin as shown in FIG.
  • FIG. 25 is a diagram showing a simulation result of the input voltage dependency of the current consumption of the AD converter 400.
  • Each graph shown in FIG. 25 shows a relative current based on the consumption current when the input voltage is 1.0 [V].
  • Graph 461 shows current consumption in block 451
  • graph 464 shows current consumption in block 454
  • graph 465 shows current consumption in block 455.
  • Graph 471 shows the total consumption current of blocks 451, 454 and 455, and graph 472 shows the cancellation current generated by cancellation current generation circuit 402.
  • Graph 470 shows the current consumption of AD converter 300, that is, the current consumption obtained by summing the current consumption and cancellation current in blocks 451, 454, and 455.
  • the absolute value of the relative error is 5.39 [ ⁇ A] at the maximum when the input voltage is 0.2 [V].
  • the absolute value of the relative error is an input voltage of 0.6 [V] as shown in the graph 470.
  • the maximum is 0.35 [ ⁇ A]. That is, the relative error is improved to 1/15 or less.
  • the capacitance value of the capacitor C17 has been described as 4C.
  • the present invention is not limited to this.
  • the capacitance C17 is the same C as the capacitance values of the capacitance C11 and the capacitance C16, or when the capacitance C2 is the same as the capacitance value of C15, even if the capacitance value is 4C or less, there is a certain amount of cancellation effect. Played.
  • the capacitance value of the capacitor C17 may be 4C or more.
  • an AD converter 500 using an FF type second-order ⁇ AD conversion circuit different from that in the first embodiment will be described as an AD conversion circuit.
  • FIG. 26 is a circuit diagram of the AD converter 500.
  • the AD converter 500 includes an AD conversion circuit 501 and a cancellation current generation circuit 502.
  • the AD converter circuit 501 shown in FIG. 26 and the AD converter circuit 301 shown in FIG. 9 are different from each other in that the capacitor C1 is an input capacitor of the first integrator 306 and a 1-bit DA converter. This is a capacity for sampling the output of 309. That is, the capacitor C1 is shared by the above two applications. Another difference is that an offset circuit 503 for subtracting the voltage of the second power supply 313 from the input voltage Vin is added. Note that the capacitance values of the capacitors C1, C2, and C6 shown in FIG. 26 are C [F].
  • FIG. 27 is a diagram for explaining current consumption in the AD conversion circuit 501.
  • the current consumption in the block 351, the block 352, and the block 353 is the same as the current consumption described in the first embodiment. Therefore, the description is omitted.
  • the current consumption by the offset circuit 503 does not depend on the input voltage Vin. This is because in the offset circuit 503, the charge charged in the capacitor C6 by the second power supply 313 flows into the first power supply 305 via the switch S18.
  • FIG. 28 is a diagram for explaining current consumption by the 1-bit DA converter 309 in the AD conversion circuit 501.
  • the NMOS transistor 322 which is the only current path to the first power supply 305, is turned off. No current flows to
  • the NMOS transistor 322 when the output digital value Dout is at a low level, the NMOS transistor 322 is turned on, so that a current path to the first power supply 305 is generated. That is, in the block 554, the current that flows into the first power supply 305 when the switch S29 is switched from OFF to ON may be considered as the current consumption.
  • one end of the capacitor C1 is virtually grounded by the inverting amplifier N1 of the first integrator 306.
  • the other end of the capacitor C1 is connected to the input terminal 303 via the switch S11. Therefore, the charge of C ⁇ Vin [C] charged in the capacitor C1 by the input voltage Vin when the clock signal ⁇ 1 is high level flows into the first power supply 305 when the clock signal ⁇ 1 becomes low level.
  • FIG. 29 is a diagram illustrating the probability that the output digital value of the 1-bit DA converter 309 in the AD conversion circuit 501 is at a low level. Note that the horizontal axis of FIG. 29 is input voltage Vin ⁇ power supply voltage Vdd.
  • the probability P2 that the output digital value is at a low level is as shown in FIG. 29 since the voltage obtained by subtracting the power supply voltage Vdd of the second power supply 313 by the offset circuit 503 from the input voltage Vin is integrated by the integrator.
  • f is the frequency of the clock signal.
  • I AVSS is represented by two types of charges ⁇ Qc ′ and ⁇ Qd ′.
  • FIG. 30 is a diagram for explaining ⁇ Qc ′ and ⁇ Qd ′.
  • the horizontal axis represents the input voltage Vin ⁇ the power supply voltage Vdd.
  • ⁇ Qc ′ ⁇ C ⁇ (Vin ⁇ Vdd) + C ⁇ Vdd
  • the characteristic is as shown by the solid line in FIG.
  • ⁇ Qc C ⁇ Vin. Therefore, ⁇ Qc has a characteristic in which the slope is just opposite to that of ⁇ Qc ′, as shown by the broken line in FIG. 30A, and the input voltage dependence of ⁇ Qc is canceled by ⁇ Qc ′.
  • ⁇ Qd ′ ⁇ C ⁇ (Vin ⁇ Vdd) (Vin ⁇ 2Vdd) / Vdd, it is represented by a quadratic curve as shown in FIG. Vdd / 4 [C].
  • the characteristic of the consumption current depending on the input voltage Vin becomes the characteristic as shown in FIG.
  • FIG. 31 is a diagram for explaining the canceling current of the canceling current generation circuit 502.
  • the cancellation current generation circuit 502 generates a cancellation current as shown in FIG. 31B, and the dependency of the consumption current of the AD converter 500 on the input voltage Vin as shown in FIG. 31C. Reduce sexuality.
  • the cancellation current generation circuit 502 includes a correction code generation circuit 504, a 1-bit DA converter 312 and a capacitor C10.
  • the correction code generation circuit 504 generates a correction code and outputs the correction code to the 1-bit DA converter 312 to generate a cancellation current having a characteristic as shown in FIG.
  • FIG. 32 is a diagram for explaining the correction code output from the correction code generation circuit 504.
  • the correction code generation circuit 504 When the output digital value Dout takes a value as shown in FIG. 32A, the correction code generation circuit 504 generates a correction code as shown in FIG. 32B, and sends it to the 1-bit DA converter 312. Just output. In other words, the correction code generation circuit 504 may generate a correction code that changes only in a period in which the output digital value Dout does not change.
  • the combined signal is a signal that does not depend on the output digital value Dout, as shown in FIG.
  • FIG. 33 is an example of a circuit diagram of the correction code generation circuit 504.
  • the correction code generation circuit 504 includes two DFF circuits 505 and 506, an XNOR circuit 507, and an AND circuit 508.
  • FIG. 34 is a diagram showing an output waveform of each component of the correction code generation circuit 504.
  • the correction code generation circuit 504 can generate a correction code that changes only in a period in which the output digital value Dout does not change. As shown in FIG. 34, the correction code is output at a timing shifted from the output digital value Dout by a half cycle of the clock signal, but this shift is not a problem.
  • FIG. 35 is a diagram showing a simulation result of the input voltage dependence of the current consumption of the AD converter 500.
  • Each graph shown in FIG. 35 shows a relative current based on power consumption when the power supply voltage Vdd is 1.2 [V] and the input voltage Vin is 2.2 [V].
  • Graph 561 shows current consumption in block 351, and graph 564 shows current consumption in block 554.
  • Graph 571 shows the total current consumption in blocks 351, 352, 353, 554, and 555
  • graph 572 shows the cancellation current generated by cancellation current generation circuit 502.
  • Graph 570 shows the current consumption of AD converter 500, that is, the current consumption obtained by summing the current consumption and cancellation current in blocks 351, 352, 353, 554, and 555.
  • the absolute value of the relative error is a maximum of 0.49 [ ⁇ A] when the input voltage is 1.7 [V].
  • the absolute value of the relative error is an input voltage of 1.8 [V] as shown in the graph 570.
  • the maximum is 0.15 [ ⁇ A].
  • the cancellation current generation circuit 502 described in the third embodiment is applied to the FF type ⁇ type AD converter circuit, but a circuit configured based on the same concept may be an FB type ⁇ type AD converter circuit or the like. It can also be applied to other AD conversion circuits.
  • cancellation current generation circuits 302 and 402 described in the first and second embodiments may be configured as shown in FIG.
  • the switch S61 that controls the electrical connection between the capacitor C7 having one end connected to the fifth power source 509 and the output of the inverting amplifier N7 and the other end of the capacitor C7 according to the clock signal ⁇ 2 ( ⁇ 1).
  • a switch S51 that controls electrical connection between the other end of the capacitor C7 and the first power supply 305 in accordance with the clock signal ⁇ 1 ( ⁇ 2).
  • the capacitance value of the capacitor C7 is appropriately set to a value that cancels the consumption current of the AD conversion circuit.
  • cancellation current generation circuit 502 described in the third embodiment may have a configuration as shown in FIG.
  • the switch S62 may include a switch S52 that controls electrical connection between the other end of the capacitor C10 and the first power supply 305 in accordance with the clock signal ⁇ 1 ( ⁇ 2).
  • the capacitance value of the capacitor C10 is appropriately set to a value that cancels the consumption current of the AD conversion circuit.
  • the AD converter described in this embodiment is specifically applied to an image sensor as shown in FIG.
  • a high-quality image sensor with less streaking can be realized.
  • the image sensor to which the AD converter according to this embodiment is applied can be applied to a digital camera as shown in FIG.
  • the digital camera includes a processor and can be configured by a lens unit, a CMOS image sensor, the AD converter described in this embodiment, a memory, and a display, which are controlled by the processor.
  • AD converter according to the present embodiment may be used for other devices.
  • a portable information terminal 610 represented by a smartphone and a tablet terminal has a CMOS image sensor mounted on the camera 600 portion. Therefore, the image sensor to which the AD converter according to this embodiment is applied may be applied to portable information terminal 610.
  • the secondary ⁇ AD conversion circuit is described as an example of the AD conversion circuit.
  • the AD conversion circuit may be a primary or tertiary ⁇ AD conversion circuit.
  • the AD conversion circuit may be an AD conversion circuit of a circuit format other than the ⁇ AD conversion circuit.
  • the AD conversion circuit may be a cyclic AD conversion circuit.
  • this invention is not limited to these embodiment or its modification. Unless it deviates from the gist of the present invention, various modifications conceived by those skilled in the art are applied to the present embodiment or the modification thereof, or a form constructed by combining different embodiments or components in the modification. It is included within the scope of the present invention.
  • the AD converter according to the present invention has low dependency on the input voltage of current consumption, a high-quality image sensor that suppresses the streaking phenomenon is realized by being applied to the image sensor. Also, by applying this image sensor to a digital camera, it is possible to improve the image quality of the digital camera.

Landscapes

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Abstract

　ＡＤ変換器（２００）は、入力電圧（Ｖｉｎ）に対する依存性をもつ消費電流（Ｉｄｉｓ）を生じるＡＤ変換回路（２０１）と、ＡＤ変換回路（２０１）から出力される出力デジタル値（Ｄｏｕｔ）によって制御され、消費電流（Ｉｄｉｓ）の入力電圧への依存性を低減する消費電流である打ち消し電流（Ｉｃｎｔ）を生成する打ち消し電流生成回路（２０２）とを備える。

Description

ＡＤ変換器、イメージセンサ、およびデジタルカメラ
　本発明は、ＡＤ変換器に関し、特にイメージセンサに搭載されるＡＤ変換器に関する。
　近年、イメージセンサの分野において、様々な回路形式のアナログ－デジタル変換回路（以下、ＡＤ変換器またはＡＤＣと記載する）が提案されている。特に、非特許文献１には、ΔΣＡＤ変換器をイメージセンサに用いることで、高精度かつ低消費電力なイメージセンサが実現できることが開示されている。
　ところで、イメージセンサの性能に依存して、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。ストリーキングは、例えば、暗闇の中で明るい点光源等を撮影した場合、撮影した画像上において点光源の左右に白い直線が浮き上がる現象である。また、ストリーキングは、例えば、日中、太陽等の強力な光源を撮影した場合、撮影した画像上において、太陽の左右に帯状の色味が変わった領域が生じたり、太陽の左右の領域が黒く沈み込むような現象である。
Ｙ．　Ｃｈａｅ，　ｅｔ　ａｌ．，　"Ａ　２．１Ｍ　Ｐｉｘｅｌｓ，　１２０Ｆｒａｍｅｓ／ｓ　ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ　Ｗｉｔｈ　Ｃｏｌｕｍｎ－Ｐａｒａｌｌｅｌ　ΔΣＡＤＣ　Ａｒｃｈｉｔｅｃｔｕｒｅ，"　ＩＥＥＥ　Ｊ．　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，　ｖｏｌ．４６，　ｎｏ．１，　ｐｐ．２３６－２４７，　Ｊａｎ．　２０１１． Ｊ．　Ｍａｒｋｕｓ，　ｅｔ　ａｌ．，　"Ｔｈｅｏｒｙ　ａｎｄ　Ａｐｐｌｉｃａｔｉｏｎｓ　ｏｆ　Ｉｎｃｒｅｍｅｎｔａｌ　ΔΣ　Ｃｏｎｖｅｒｔｏｒｓ，"　ＩＥＥＥ　ＴＣＡＳ－Ｉ，　ｖｏｌ．５１，　ｎｏ．４，　ｐｐ．６７８－６９０，　Ａｐｒ．　２００４．
　そこで、本発明は、上記のようなストリーキングの発生を抑制することが可能なＡＤ変換器を提供することを目的とする。
　本発明の一態様に係るＡＤ変換器は、入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える。
　本発明のＡＤ変換器によれば、ストリーキングの発生を抑制することが可能である。
図１は、イメージセンサの外観の一例を示す模式図である。 図２は、図１のイメージセンサの機能構成を表すブロック図である。 図３は、画素部とＡＤＣとの基準電圧を示す模式図である。 図４は、ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図である。 図５は、カラムＡＤＣの構成を示す模式図である。 図６は、ストリーキングが発生した画像を示す模式図である。 図７は、スイッチトキャパシタ型積分器の回路図である。 図８は、本実施の形態に係るＡＤ変換器の基本構成を示すブロック図である。 図９は、実施の形態１に係るＡＤ変換器の回路図である。 図１０は、実施の形態１に係るＡＤ変換器の回路構成を示すブロック図である。 図１１は、実施の形態１に係るＡＤ変換回路における消費電流を説明するための図である。 図１２は、図１１に示される各ブロックにおける入力電圧と消費電流との関係を示す図である。 図１３は、入力電圧と出力デジタル値の波形との関係を示す図である。 図１４は、出力デジタル値がハイレベルのときの１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図１５は、出力デジタル値がローレベルのときの１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図１６は、入力電圧と出力デジタル値がハイレベルである確率との関係を示す図である。 図１７は、入力電圧と１ｂｉｔＤＡ変換器による消費電流との関係を示す図である。 図１８は、打ち消し電流生成回路の打ち消し電流を説明するための図である。 図１９は、入力電圧と、出力デジタル値がローレベルである確率との関係を示す図である。 図２０は、入力電圧と、打ち消し電流との関係を示す図である。 図２１は、実施の形態１に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図２２は、実施の形態２に係るＡＤ変換器の回路図である。 図２３は、実施の形態２に係るＡＤ変換器の回路構成を示すブロック図である。 図２４は、実施の形態２に係るＡＤ変換回路における消費電流を説明するための図である。 図２５は、実施の形態２に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図２６は、実施の形態３に係るＡＤ変換器の回路図である。 図２７は、ＡＤ変換回路における消費電流を説明するための図である。 図２８は、実施の形態３に係るＡＤ変換回路における１ｂｉｔＤＡ変換器による消費電流を説明するための図である。 図２９は、入力電圧と、出力デジタル値がローレベルである確率との関係を示す図である。 図３０は、ΔＱｃ’とΔＱｄ’とを説明するための図である。 図３１は、実施の形態３に係る打ち消し電流生成回路の打ち消し電流を説明するための図である。 図３２は、補正コード生成回路が出力する補正コードを説明するための図である。 図３３は、補正コード生成回路の回路図の一例である。 図３４は、補正コード生成回路の各構成要素の出力波形を示す図である。 図３５は、実施の形態３に係るＡＤ変換器の消費電流の入力電圧依存性のシミュレーション結果を示す図である。 図３６は、実施の形態１および２に係る打ち消し電流生成回路の別の例を示す図である。 図３７は、実施の形態３に係る打ち消し電流生成回路の別の例を示す図である。 図３８は、デジタルカメラの外観図である。 図３９は、携帯情報端末の外観図である。
　（本発明の基礎となった知見）
　上述のように、イメージセンサを用いて撮影した画像にストリーキングと呼ばれる現象が生じることがある。
　まず、イメージセンサの構成と動作について具体例をあげて説明する。
　図１は、イメージセンサの外観の一例を示す模式図である。
　図２は、図１のイメージセンサの機能構成を表すブロック図である。
　図１および図２に示されるイメージセンサ１０１は、画素部１０２と、行セレクタ１０３と、カラムＡＤＣ１０４と、パラレル・シリアル変換部１０５とを備える。なお、図１では、周辺回路１０６内にパラレル・シリアル変換部１０５があるものとする。
　以下、図１および図２に示されるイメージセンサの動作を簡略化して説明する。
　まず、光が画素部１０２の光電変換素子（例えばフォトダイオード）に入力され、対応する電圧が行セレクタ１０３に出力される。
　次に、行セレクタ１０３から、画素部１０２の画素１行分に相当する出力電圧がカラムＡＤＣ１０４に出力される。カラムＡＤＣ１０４は、複数のＡＤＣから構成され、上記出力電圧をアナログ－デジタル変換し、デジタルデータを出力する。出力されたデジタルデータは、パラレル・シリアル変換部１０５によって変換され、イメージセンサ１０１の外部に出力される。
　図３は、画素部１０２とＡＤＣ１０７との基準電圧を示す模式図である。なお、図３では、行セレクタ１０３は、省略されている。
　図３に示されるように、画素部１０２およびＡＤＣ１０７は、各々独立したインピーダンスＲ１およびＲ２を共通ＧＮＤまでの経路に有する。つまり、画素部１０２は、ＧＮＤ１を基準とした電圧を出力し、ＡＤＣ１０７は、ＧＮＤ２を基準とした電圧（入力電圧Ｖｉｎ）を受け取る。したがって、ＡＤＣ１０７の消費電流（図３のＲ２に流れる電流）に、入力電圧Ｖｉｎに対する依存性がある場合、入力電圧Ｖｉｎに応じてＡＤＣの出力に誤差が生じる。なお、本明細書中において、消費電流の入力電圧Ｖｉｎへの依存性とは、入力電圧の大きさと、消費電流の大きさとの間に何らかの相関関係があることを意味する。
　図４は、ＡＤＣにおける消費電流の入力電圧依存性を説明するための模式図である。
　図４の（ａ）は、共通ＧＮＤへ流れ込む消費電流の入力電圧Ｖｉｎに対する依存性を示している。このとき、インピーダンスＲ２によって、ＧＮＤ２の電位は、図４の（ｂ）に示されるような特性をもつ。つまり、図４の（ｃ）に示されるように、Ｖｉｎ（実際の特性）は、共通ＧＮＤを基準とした理想的なＶｉｎ（理想特性）よりも低下する。
　ここで、一般的に、光電変換素子から出力される電圧は、当該光電変換素子に入力される光の明度と反比例の関係をもつ。このため、画素部１０２に入力される光と、ＡＤＣ１０７から出力されるデジタル値とは、図４の（ｃ）に示されるような特性となる。すなわち、画素部１０２に入力される光の明度が低い（暗い）ほど、実際の特性と理想特性との差は大きくなる。
　次に、ストリーキングについて説明する。
　図５は、カラムＡＤＣの構成を示す模式図である。
　図６は、ストリーキングが発生した画像を示す模式図である。
　図５に示されるように、カラムＡＤＣ１０４は、多数のＡＤＣ１０７が並列に接続された構成であり、カラムＡＤＣ１０４を構成する複数のＡＤＣ１０７は、共通のインピーダンスＲ２を共通ＧＮＤまでの経路に有する。
　イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが黒い対象物を撮影した場合、上記特定の領域に対応する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は増える。このため、ＧＮＤ２の電位が上がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ減少し、これらの他のＡＤＣ１０７からは、実際よりも明るい方向にオフセットしたデジタル値が出力される。すなわち、一部の低輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。
　よって、図６の（ａ）に示されるような、白い帯状のストリーキングが発生した画像１１０が得られる。
　あるいは、イメージセンサ１０１を用いて、全体的に明度が均一だが特定の領域だけが白い対象物を撮影した場合、上記特定の領域に対する画素のＡＤＣ１０７からＲ２に流れ込む消費電流は減少する。このため、ＧＮＤ２の電位が下がる。その結果、並列に接続された他のＡＤＣ１０７の入力電圧Ｖｉｎは、ＧＮＤ２の電位が上がった分だけ増加し、これらの他のＡＤＣ１０７からは、実際よりも暗い方向にオフセットしたデジタル値が出力される。すなわち、一部の高輝度画素のために、同一行の他の画素のデジタル値が変化してしまう。
　よって、図６の（ｂ）に示されるような、黒い帯状のストリーキングが発生した画像１１１が得られる。
　これらのようなストリーキングを低減するためには、ＡＤＣ１０７の消費電流の入力電圧Ｖｉｎへの依存性をいかに低減するか（または平準化するか）が課題となる。
　ＡＤＣ１０７における消費電流の入力電圧Ｖｉｎへの依存性は、ＡＤＣ１０７において一般的に用いられるスイッチトキャパシタ技術に起因するものである。
　ＡＤＣには、サイクリック型ＡＤＣ、ＳＡＲ型ＡＤＣ、ΔΣ変調型ＡＤＣなどの様々な種類があるが、その基本要素回路はスイッチトキャパシタ回路である。
　図７は、スイッチトキャパシタ型回路の一例である、スイッチトキャパシタ型積分器の回路図である。
　以下、図７に示される回路において、サンプリング容量１２１において充放電を行う場合について説明する。
　サンプリング容量１２１は、一方の端子が演算増幅器１２３によって仮想接地されている。このため、サンプリング容量１２１における充放電量は、当該サンプリング容量１２１の他方の端子の電位、すなわち入力端子１２９に入力される電圧で決まる。
　いま、サンプリング容量１２１の静電容量をＣｓ［Ｆ］とし、入力端子１２９にＶｉｎ［Ｖ］の電圧が印加されているとする。ここで、スイッチ１２４が短絡され、スイッチ１２５が開放されているとすると、サンプリング容量１２１の他方の端子は、Ｖｉｎ［Ｖ］の電圧にセットされる。このため、サンプリング容量１２１には、ＣｓＶｉｎ［Ｃ］の電荷が充電される。
　次に、スイッチ１２４が開放されるとともにスイッチ１２５が短絡されると、サンプリング容量１２１の他方の端子は、ＧＮＤにセットされる。このため、サンプリング容量１２１に充電されたＣｓ・Ｖｉｎ［Ｃ］の電荷がＧＮＤ経由で放電される。
　以上のように、スイッチトキャパシタ回路を基本要素回路としているＡＤ変換器において、その消費電流が入力依存性をもつことは本質的な課題である。
　このような課題を解決するために、本発明の一態様に係るＡＤ変換器は、入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える。
　このように、打ち消し電流生成回路が第２電流を生成することによって、ＡＤ変換回路の消費電流の入力電圧への依存性を低減することができる。よって、このようなＡＤ変換器をイメージセンサに用いることで、ストリーキングの発生を抑制することができる。
　また、例えば、前記打ち消し電流生成回路は、前記第１電流と前記第２電流とを加算した電流が前記入力電圧の大きさの変化に対して略一定となるような前記第２電流を生成してもよい。
　また、例えば、前記第１電流が、前記入力電圧が大きいほど大きくなる場合、前記打ち消し電流生成回路は、前記入力電圧が大きいほど小さくなる前記第２電流を生成してもよい。
　また、例えば、前記ＡＤ変換回路は、ΔΣＡＤ変換回路であってもよい。
　また、例えば、前記ＡＤ変換回路は、前記入力電圧から基準電圧を減算し、第１信号を出力する減算器と、前記第１信号を積分し、第２信号を出力する第１の積分器と、前記第２信号を積分し、第３信号を出力する第２の積分器と、前記入力電圧と、前記第２信号と、前記第３信号とを加算し、第４信号を出力する加算器と、前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、前記出力デジタル値に応じて前記基準電圧を出力する１ｂｉｔＤＡ変換器とを備えてもよい。
　すなわち、打ち消し電流生成回路は、図１０に示されるような構成のＡＤ変換回路に適用可能である。
　また、例えば、前記ＡＤ変換回路は、前記入力電圧から第１の基準電圧を減算し、第１信号を出力する第１の減算器と、前記第１信号を積分し、第２信号を出力する第１の積分器と、前記第２信号から第２の基準電圧を減算し、第３信号を出力する第２の減算器と、前記第３信号を積分し、第４信号を出力する第２の積分器と、前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、前記出力デジタル値に応じて前記第１の基準電圧を出力する第１の１ｂｉｔＤＡ変換器と、前記出力デジタル値に応じて前記第２の基準電圧を出力する第２の１ｂｉｔＤＡ変換器とを備えてもよい。
　すなわち、打ち消し電流生成回路は、図２３に示されるような構成のＡＤ変換回路に適用可能である。
　また、例えば、前記第１電流は、第１の電源に流れ込む消費電流であり、前記打ち消し電流生成回路は、前記出力デジタル値を入力として当該出力デジタル値を反転させて出力する反転回路と、一端が第２の電源に接続された容量素子と、前記反転回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記反転回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続してもよい。
　すなわち、打ち消し電流生成回路は、例えば、図３６に示されるような構成であってもよい。
　また、例えば、前記第１電流は、第１の電源に流れ込む消費電流であり、前記打ち消し電流生成回路は、前記出力デジタル値を入力として補正コードを出力する補正コード生成回路と、一端が第２の電源に接続された容量素子と、前記補正コード生成回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記補正コード生成回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続し、前記出力デジタル値が、前記第１のクロック信号または前記第２のクロック信号のクロック周期に応じて変化しない期間において、前記補正コードは、前記クロック周期に応じて変化してもよい。
　すなわち、打ち消し電流生成回路は、例えば、図３７に示されるような構成であってもよい。
　また、本発明の一態様に係るイメージセンサは、上記いずれかの態様のＡＤ変換器を備えることを特徴とする。
　このようなイメージセンサでは、ストリーキングの発生が抑制される。
　また、本発明の一態様に係るデジタルカメラは、上記イメージセンサを備えることを特徴とする。
　このようなデジタルカメラでは、ストリーキングの発生が抑制される。
　以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　図８は、本実施の形態に係るＡＤ変換器の基本構成を示すブロック図である。
　図８において、ＡＤ変換器２００は、ＡＤ変換回路２０１と、打ち消し電流生成回路２０２とを備える。
　ＡＤ変換回路２０１は、第１の電源２０５と、第３の電源２０３とに接続され、入力電圧Ｖｉｎをデジタル値に変換して出力する。ＡＤ変換回路２０１は、入力電圧に対する依存性をもち第１の電源２０５に流れ込む消費電流Ｉｄｉｓ（第１電流）を生じる。
　打ち消し電流生成回路（補正電流生成回路）２０２は、第１の電源２０５と、第４の電源２０４とに接続される。打ち消し電流生成回路２０２は、ＡＤ変換回路２０１の出力デジタル値によって制御され、第１の電源２０５に流れ込む消費電流（補正信号）Ｉｃｎｔ（第２電流）を生成する。
　消費電流Ｉｄｉｓと消費電流Ｉｃｎｔとは、入力電圧Ｖｉｎに対して互いに逆の依存性をもつ。具体的には、消費電流Ｉｄｉｓが、入力電圧Ｖｉｎが大きいほど大きくなるのに対し、消費電流Ｉｃｎｔは、入力電圧Ｖｉｎが大きいほど小さくなる。
　ＡＤ変換器２００において、消費電流Ｉｄｉｓと消費電流Ｉｃｎｔとを足し合わせた消費電流は、入力電圧Ｖｉｎに対して非依存（略一定）となる特徴をもつ。
　実施の形態１では、ＡＤ変換回路として、フィーフォフォワード（ＦＦ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器３００について説明する。
　図９は、ＡＤ変換器３００の回路図である。
　図１０は、ＡＤ変換器３００の回路構成を示すブロック図である。
　ＡＤ変換器３００は、ＡＤ変換回路３０１と、打ち消し電流生成回路３０２とを備える。ＡＤ変換回路３０１は、クロック信号φ１およびクロック信号φ２に同期して動作する、ＦＦ型２次ΔΣＡＤ変換回路である。
　なお、クロック信号φ１と、クロック信号φ２とは、相補的な関係にある。具体的には、クロック信号φ１がハイレベルである期間において、クロック信号φ２は、ローレベルとなる。クロック信号φ１がローレベルである期間において、クロック信号φ２は、ハイレベルとなる。
　ここで、まず、ＡＤ変換回路３０１と、当該回路において生じる消費電流について説明する。
　図９および図１０に示されるように、ＡＤ変換回路３０１は、第１の積分器３０６と、第２の積分器３０７と、比較器３０８と、１ｂｉｔＤＡ変換器３０９と、減算器３１０と、加算器３１１と、第１の電源３０５と、入力端子３０３と、出力端子３０４とで構成される。言い換えれば、ＡＤ変換回路３０１は、反転アンプＮ１～Ｎ３と、スイッチＳ１１～Ｓ１７と、スイッチＳ２１～Ｓ２７と、容量Ｃ１～Ｃ９とを備える。
　減算器３１０は、入力電圧Ｖｉｎから基準電圧を減算した信号を出力する。
　第１の積分器３０６は、減算器３１０が出力した信号を積分する。
　第２の積分器３０７は、第１の積分器３０６が出力する信号を積分する。
　加算器３１１は、入力電圧Ｖｉｎと、第１の積分器３０６が出力する信号と、第２の積分器３０７が出力する信号とを加算する。
　比較器３０８は、加算器３１１が加算した信号と、所定の閾値電圧とを比較して、出力デジタル値Ｄｏｕｔを出力する。比較器３０８は、例えば、加算器３１１が加算した信号が、所定の閾値電圧以上である場合にハイレベルの出力デジタル値Ｄｏｕｔを出力し、加算器３１１が加算した信号が、所定の閾値電圧未満である場合にローレベルの出力デジタル値Ｄｏｕｔを出力する。
　１ｂｉｔＤＡ変換器３０９は、出力デジタル値Ｄｏｕｔに応じて基準電圧を出力する。具体的には、１ｂｉｔＤＡ変換器３０９は、出力デジタル値Ｄｏｕｔがハイレベルのとき、電源電圧Ｖｄｄを出力し、出力デジタル値Ｄｏｕｔがローレベルのとき、第１の電源３０５の電圧を出力する。
　スイッチＳ１１～Ｓ１７は、クロック信号φ１に応じてオンとオフとが切り替えられる。スイッチＳ２１～Ｓ２７は、クロック信号φ２に応じてオンとオフとが切り替えられる。例えば、これらのスイッチは、供給されるクロック信号がハイレベルの場合にオンし、ローレベルの場合にオフする。
　なお、これらのスイッチは、供給されるクロック信号がローレベルの場合にオンしてもよい。この場合、クロック信号φ１とφ２との論理を反転させればよい。
　なお、図１０では、第２の電源３１３が合わせて図示されているが、第２の電源３１３と、第１の電源３０５とが等価である場合、第２の電源３１３は、省略可能である。すなわち、減算器３１０は、入力電圧Ｖｉｎと１ｂｉｔＤＡ変換器３０９の出力デジタル値とを減算してもよい。
　なお、ＡＤ変換回路３０１の詳細な回路動作については、非特許文献２において開示されているため、ここでは説明を省略する。
　図１１は、ＡＤ変換回路３０１における消費電流を説明するための図である。
　以下、ＡＤ変換回路３０１における消費電流が第１の電源３０５（ＧＮＤ）へ流れる経路について、図１１に示される５つのブロックごとに説明する。５つのブロックは、具体的には、図１１に示されるブロック３５１、ブロック３５２、ブロック３５３、ブロック３５４、およびブロック３５５である。
　図１２は、図１１に示される各ブロックにおける入力電圧Ｖｉｎと、消費電流との関係を示す図である。
　ブロック３５１においては、容量Ｃ２の一端は、スイッチＳ２２を介して第１の電源３０５に接続され、容量Ｃ２の他端は、スイッチＳ２５を介して第１の電源３０５に接続される。このため、クロック信号φ２がハイレベルになるごとに容量Ｃ２の一端および他端は、第１の電源３０５に接続される。
　また、容量Ｃ２の一端は、スイッチＳ１２を介して入力端子３０３に接続されていることから、クロック信号φ１がハイレベルになるごとに入力電圧Ｖｉｎに比例する電荷が充電される。
　ここで、上述のようにクロック信号φ１およびφ２は、相補的な関係にあることから、容量Ｃ２の他端は、周期的に第１の電源３０５に接続されるため、仮想接地されていることと同等である。言い換えれば、容量Ｃ２の他端は、平均的に見た場合、ＤＣバイアス点とみなすことができる。
　すなわち、容量Ｃ２から第１の電源３０５に流れ込む消費電流は、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
　ブロック３５２においては、消費電流は、反転アンプＮ１およびＮ２を介して第１の電源３０５に流れ込む。ここで、ブロック３５２における２つの積分器に用いられる容量は、周期的に充放電を繰り返すが、このときの充電量と放電量とは、釣り合っている。このため、ブロック３５２における消費電流は、図１２の（ｂ）に示されるように入力電圧Ｖｉｎに非依存となる。ゆえに、ブロック３５２における消費電流は、打ち消し電流生成回路３０２において考慮しなくてよい。
　ブロック３５３における回路は、クロック同期型の比較器３０８と、これに付随するデジタル素子とで構成される。これらの回路は、Ｃ級動作を行うため、出力デジタル値Ｄｏｕｔがハイレベルからローレベル、またはローレベルからハイレベルに遷移する時のみ電流を消費する。
　図１３は、入力電圧Ｖｉｎと出力デジタル値Ｄｏｕｔの波形との関係を示す模式図である。
　図１３に示されるように、出力デジタル値Ｄｏｕｔは、入力電圧Ｖｉｎが最大のときは、ハイレベルとなり、入力電圧Ｖｉｎがローレベルとなり、入力電圧Ｖｉｎが最大値と最大値と最小値との中間値となるとき、ハイレベルとローレベルとの割合が等しくなる。すなわち、入力電圧Ｖｉｎが上記中間値であるとき、ハイレベルからローレベル、またはローレベルからハイレベルに遷移する頻度が高く、消費電流が高くなる。
　このため、ブロック３５３における消費電流は、図１２の（ｃ）に示されるような、上に凸の特性となる。しかしながら、ブロック３５３におけるこれらの回路は、デジタル素子で構成される回路であることから、ＧＮＤを他の回路のＧＮＤ（第１の電源）から分離可能である。ＧＮＤを分離してしまえば、ブロック３５３における消費電流は、打ち消し電流生成回路３０２において考慮される必要はない。
　ブロック３５４において、１ｂｉｔＤＡ変換器３０９による消費電流は、出力デジタル値Ｄｏｕｔの値により、振る舞いが異なる。
　まず、出力デジタル値Ｄｏｕｔがハイレベルのときについて説明する。なお、以下の説明では、ＡＤ変換回路３０１の電源電圧をＶｄｄとする。
　図１４は、出力デジタル値Ｄｏｕｔがハイレベルのときの１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。なお、図１４では、１ｂｉｔＤＡ変換器３０９は、反転アンプ３２０と、ＰＭＯＳトランジスタ３２１と、ＮＭＯＳトランジスタ３２２とで構成される等価回路によって説明される。
　クロック信号φ１がローレベルのとき（クロック信号φ２がハイレベルのとき）は、図１４の（ａ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオフ状態であり、スイッチＳ２６はオン状態であり、ＰＭＯＳトランジスタ３２１は、オン状態であり、ＮＭＯＳトランジスタ３２２は、オフ状態である。
　ここで、容量Ｃ６の一端は、スイッチＳ２６により電源電圧Ｖｄｄに接続され、容量Ｃ６の他端は、反転アンプＮ１（図示されず）により仮想接地されている。したがって、容量Ｃ６は、電源電圧Ｖｄｄにより充電される。
　続いて、クロック信号φ１がハイレベルになったとき（クロック信号φ２がローレベルになったとき）は、図１４の（ｂ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオン状態であり、スイッチＳ２６はオフ状態であり、ＰＭＯＳトランジスタ３２１は、オン状態であり、ＮＭＯＳトランジスタ３２２は、オフ状態である。
　このとき、クロック信号φ１がローレベルのときに容量Ｃ６に充電された電荷が消費電流としてスイッチＳ１６を介して第１の電源３０５に流れ込む。
　次に、出力デジタル値Ｄｏｕｔがローレベルのときについて説明する。
　図１５は、出力デジタル値Ｄｏｕｔがローレベルのときの１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。なお、図１４と同様に、図１５においても、１ｂｉｔＤＡ変換器３０９は、等価回路によって説明される。
　クロック信号φ１がローレベルのとき（クロック信号φ２がハイレベルのとき）は、図１５の（ａ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオフ状態であり、スイッチＳ２６はオン状態であり、ＰＭＯＳトランジスタ３２１は、オフ状態であり、ＮＭＯＳトランジスタ３２２は、オン状態である。このとき、容量Ｃ６に充電された電荷は、ＮＭＯＳトランジスタ３２２を介して第１の電源３０５に流れ込む。
　また、クロック信号φ１がハイレベルのとき（クロック信号φ２がローレベルのとき）は、図１５の（ｂ）に示されるような接続関係となる。具体的には、スイッチＳ１６はオン状態であり、スイッチＳ２６はオフ状態であり、ＰＭＯＳトランジスタ３２１は、オフ状態であり、ＮＭＯＳトランジスタ３２２は、オン状態である。このとき、容量Ｃ６に充電された電荷がスイッチＳ１６を介して第１の電源３０５に流れ込む。
　ここで、出力デジタル値Ｄｏｕｔがローレベルのときは、容量Ｃ６の一端は、常に第１の電源３０５に接続されていることになる。すなわち、出力デジタル値Ｄｏｕｔがローレベルのときは、容量Ｃ６に電荷が充電されないため、第１の電源３０５に電流が流れ込むことはない。
　以上、説明したように、１ｂｉｔＤＡ変換器３０９による消費電流は、出力デジタル値Ｄｏｕｔがハイレベルのときに生じる。このときの、消費電流についてさらに詳しく説明する。
　図１６は、入力電圧Ｖｉｎと、出力デジタル値Ｄｏｕｔがハイレベルである確率Ｐとの関係を示す図である。
　まず、出力デジタル値Ｄｏｕｔと入力電圧Ｖｉｎとの関係は、図１３に示されるように、入力電圧Ｖｉｎが大きくなるほど、出力デジタル値Ｄｏｕｔのハイレベルの期間が長くなる関係である。したがって、図１６に示されるように、出力デジタル値Ｄｏｕｔがハイレベルである確率Ｐは、入力電圧Ｖｉｎの大きさに比例して高くなる。具体的には、電源電圧Ｖｄｄを用いて、Ｐ＝Ｖｉｎ／Ｖｄｄである。
　ここで、容量Ｃ６の容量値をＣとすると、出力デジタル値Ｄｏｕｔがハイレベルのときに第１の電源３０５に流れ込む電荷は、ＣＶｄｄ［Ｃ］である。したがって、このときの消費電流ＩＡＶＳＳは、ＣＶｄｄ・Ｐ・ｆで表される。ただし、ｆは、クロック信号の周波数である。
　上述のように、Ｐ＝Ｖｉｎ／Ｖｄｄであるから、整理すると、ＩＡＶＳＳ＝ＣＶｉｎ・ｆ［Ａ］となる。
　図１７は、入力電圧Ｖｉｎと消費電流ＩＡＶＳＳとの関係を示す図である。
　図１７に示されるように、１ｂｉｔＤＡ変換器３０９による消費電流ＩＡＶＳＳは、ブロック３５１における消費電流と同様に、入力電圧Ｖｉｎに正比例する。
　最後に、ブロック３５５における消費電流について説明する。容量Ｃ１の一端は、スイッチＳ１１により入力端子３０３に接続され、容量Ｃ１の他端は、反転アンプＮ１により仮想接地されている。したがって、ブロック３５１で説明したように、容量Ｃ１には、クロック信号φ１がハイレベルになるごとに入力電圧Ｖｉｎに比例する電荷が充電され、容量Ｃ１から第１の電源３０５に流れ込む消費電流は、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
　ＡＤ変換器３００の打ち消し電流生成回路３０２は、上述のような入力電圧Ｖｉｎに依存性を持つ消費電流（第１電流）の、当該依存性を打ち消すための打ち消し電流（第２電流）を生成する。
　図１８は、打ち消し電流生成回路３０２の打ち消し電流を説明するための図である。
　上述のブロック３５１、３５２、３５４、および３５５の消費電流を全て加算すると、入力電圧Ｖｉｎと、ＡＤ変換回路３０１全体の入力電圧Ｖｉｎに依存する消費電流とは、図１８の（ａ）に示されるような単純な線形の特性となる。
　打ち消し電流生成回路３０２の打ち消し電流は、図１８の（ｂ）に示されるように、図１８の（ａ）とは、入力電圧Ｖｉｎに対して逆の特性とすればよい。すなわち、入力電圧Ｖｉｎが大きいほど、ＡＤ変換回路３０１全体の入力電圧Ｖｉｎに依存する消費電流が大きくなる場合、打ち消し電流生成回路３０２は、入力電圧が大きいほど小さくなる打ち消し電流を生成すればよい。
　これにより、図１８の（ｃ）に示されるように、ＡＤ変換器３００の消費電流の入力電圧Ｖｉｎへの依存性は低減され、ＡＤ変換器３００の消費電流は、入力電圧Ｖｉｎによらず略一定となる。
　打ち消し電流生成回路３０２の回路構成は、図９に示されるように、１ｂｉｔＤＡ変換器３０９と基本的には同様の回路構成であるが、異なる点は、打ち消し電流生成回路３０２が備える１ｂｉｔＤＡ変換器３１２には、反転アンプＮ３により出力デジタル値の反転信号が入力されることである。よって、１ｂｉｔＤＡ変換器３１２による打ち消し電流は、１ｂｉｔＤＡ変換器３０９による消費電流とは反対に、出力デジタル値Ｄｏｕｔがローレベルのときに生じる。
　また、打ち消し電流生成回路３０２が備える容量Ｃ７の容量値は、容量Ｃ１、Ｃ２、およびＣ６の容量値の合計にほぼ等しい。
　図１９は、入力電圧Ｖｉｎと、出力デジタル値Ｄｏｕｔがローレベルである確率Ｐ’との関係を示す図である。
　出力デジタル値Ｄｏｕｔと入力電圧Ｖｉｎとの関係は、図１３に示されるように、入力電圧Ｖｉｎが大きくなるほど、出力デジタル値Ｄｏｕｔのローレベルの期間が短くなる関係である。したがって、図１９に示されるように、出力デジタル値Ｄｏｕｔがローレベルである確率Ｐ’は、入力電圧Ｖｉｎの大きさに比例して低くなる。具体的には、図１９に示されるように、電源電圧Ｖｄｄを用いて、Ｐ’＝１－Ｖｉｎ／Ｖｄｄである。
　図２０は、入力電圧Ｖｉｎと打ち消し電流との関係を示す図である。
　容量Ｃ１、Ｃ２、およびＣ６の容量値を各々Ｃとすると、打ち消し電流生成回路３０２が備える容量Ｃ７の容量値は、３Ｃである。出力デジタル値Ｄｏｕｔがローレベルのときに第１の電源３０５に流れ込む打ち消し電流は、３ＣＶｄｄ・Ｐ１・ｆである。ここで、Ｐ１＝１－Ｖｉｎ／Ｖｄｄであるから、打ち消し電流は、－３ＣＶｉｎ・ｆ＋３ＣＶｄｄ・ｆ［Ａ］となり、図２０に示されるような線形特性となる。
　したがって、打ち消し電流生成回路３０２によれば、図１８の（ｂ）に示されるような特性の打ち消し電流を生成することができ、図１８の（ａ）に示されるブロック３５１、３５２、３５４、および３５５の消費電流の入力電圧Ｖｉｎへの依存性を低減することができる。このとき、図１８の（ｃ）に示されるように、ＡＤ変換器３００の消費電流は、理論的には、入力電圧Ｖｉｎに対して不変な特性となる。
　なお、スイッチＳ１７はクロック信号φ１に応じてオンとオフとが切り替えられ、スイッチＳ２７はクロック信号φ２に応じてオンとオフとが切り替えられると説明したが、スイッチＳ１７がクロック信号φ２に応じてオンとオフとが切り替えられ、スイッチＳ２７がクロック信号φ１に応じてオンとオフとが切り替えられてもよい。
　図２１は、ＡＤ変換器３００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
　図２１に示される各グラフは、入力電圧が１．０［Ｖ］のときの消費電流を基準とした、相対電流を示している。
　グラフ３６１は、ブロック３５１における消費電流を示し、グラフ３６４は、ブロック３５４における消費電流を示し、グラフ３６５は、ブロック３５５における消費電流を示す。
　グラフ３７１は、ブロック３５１、３５４、および３５５の消費電流の合計を示し、グラフ３７２は、打ち消し電流生成回路３０２が生成する打ち消し電流を示す。
　グラフ３７０は、ＡＤ変換器３００の消費電流、すなわち、ブロック３５１、３５４、および３５５における消費電流と打ち消し電流とを合計した消費電流を示す。
　打ち消し電流生成回路３０２がない場合、グラフ３７１に示されるように、相対誤差の絶対値は、入力電圧が０．２［Ｖ］のとき最大５．２６［μＡ］である。これに対し、打ち消し電流生成回路３０２によりグラフ３７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ３７０に示されるように、入力電圧が０．５［Ｖ］のとき最大０．１１［μＡ］である。すなわち、相対誤差は、１／４７以下に大幅に改善されている。
　なお、実施の形態１においては容量Ｃ７の容量値を３Ｃとして説明したが、本発明はこれに限られるものではない。例えば、容量Ｃ７が、容量Ｃ１、Ｃ２、およびＣ６の容量値と同一のＣである場合など、３Ｃ以下の容量値であるとしても、ある程度の打ち消し効果が奏される。また、容量Ｃ７の容量値は、３Ｃ以上であってもよい。
　（実施の形態２）
　実施の形態１では、ＡＤ変換回路として、フィーフォフォワード（ＦＦ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器３００について説明したが、本発明を適用できるＡＤ変換回路は、ＦＦ型２次ΔΣＡＤ変換回路に限定されない。以下、別の例としてフィードバック（ＦＢ）型２次ΔΣＡＤ変換回路を用いたＡＤ変換器４００について説明する。
　図２２は、ＡＤ変換器４００の回路図である。
　図２３は、ＡＤ変換器４００の回路構成を示すブロック図である。
　ＡＤ変換器４００は、ＡＤ変換回路４０１と、打ち消し電流生成回路４０２とを備える。ＡＤ変換回路４０１は、クロック信号φ１およびクロック信号φ２に同期して動作する、ＦＢ型２次ΔΣＡＤ変換回路である。なお、実施の形態１と同様に、クロック信号φ１と、クロック信号φ２とは、相補的な関係にある。
　ＡＤ変換回路４０１は、第１の積分器４０６と、第２の積分器４０７と、比較器４０８と、１ｂｉｔＤＡ変換器４０９および４１５と、減算器４１０および４１７と、第１の電源４０５と、入力端子４０３と、出力端子４０４とで構成される。言い換えれば、ＡＤ変換回路４０１は、反転アンプＮ４～Ｎ６と、スイッチＳ３１～Ｓ３７と、スイッチＳ４１、およびＳ４３～Ｓ４７と、容量Ｃ１～Ｃ８とを備える。
　減算器４１０は、入力電圧Ｖｉｎから、１ｂｉｔＤＡ変換器４１５の出力する信号を減算した信号を出力する。
　第１の積分器４０６は、減算器４１０が出力する信号を積分した信号を出力する。
　減算器４１４は、第１の積分器４０６が出力する信号から、１ｂｉｔＤＡ変換器４０９が出力する信号を減算した信号を出力する。
　第２の積分器４０７は、減算器４１４が出力する信号を積分した信号を出力する。
　比較器４０８は、第２の積分器４０７が積分した信号と、所定の閾値電圧とを比較して、出力デジタル値Ｄｏｕｔを出力する。
　１ｂｉｔＤＡ変換器４０９および４１０は、出力デジタル値Ｄｏｕｔに応じて基準電圧を出力する。
　スイッチＳ３１～Ｓ３７は、クロック信号φ１に応じてオンとオフとが切り替えられる。スイッチＳ４１、およびＳ４３～Ｓ４７は、クロック信号φ２に応じてオンとオフとが切り替えられる。例えば、これらのスイッチは、供給されるクロック信号がハイレベルの場合にオンし、ローレベルの場合にオフするが、ローレベルの場合にオンし、ハイレベルの場合にオフしてもよい。
　なお、図２３では、第２の電源４１３が合わせて図示されているが、第２の電源４１３と、第１の電源４０５とが等価である場合、第２の電源４１３は、省略可能である。すなわち、減算器４１０は、入力電圧Ｖｉｎと１ｂｉｔＤＡ変換器４１５の出力とを減算してもよい。
　なお、ＡＤ変換回路４０１の詳細な回路動作については、ここでは説明を省略する。
　図２４は、ＡＤ変換回路４０１における消費電流を説明するための図である。
　以下、ＡＤ変換回路４０１における消費電流が第１の電源４０５（ＧＮＤ）へ流れる経路について、図２４に示されるように５つのブロックごとに説明する。５つのブロックは、具体的には、図２４に示されるブロック４５１、ブロック４５２、ブロック４５３、ブロック４５４、およびブロック４５５である。
　ブロック４５２における消費電流は、実施の形態１のブロック３５２における消費電流と同様に、図１２の（ｂ）に示されるように入力電圧Ｖｉｎに非依存となる。
　ブロック４５３における消費電流は、実施の形態１のブロック３５３における消費電流と同様に、図１２の（ｃ）に示されるような上に凸の特性となる。しかしながら、ブロック４５３における回路は、デジタル素子で構成される回路であることから、ＧＮＤを他の回路のＧＮＤ（第１の電源）から分離してしまえば、ブロック４５３における消費電流は、打ち消し電流生成回路４０２において考慮される必要はない。
　ブロック４５１およびブロック４５４における消費電流は、実施の形態１のブロック３５４における消費電流と同様、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
　ブロック４５５における消費電流は、実施の形態１のブロック３５５における消費電流と同様、図１２の（ａ）に示されるように入力電圧Ｖｉｎに正比例する。
　上述のブロック４５１、４５２、４５４、および４５５の消費電流を全て加算すると、入力電圧Ｖｉｎと、ＡＤ変換回路４０１全体の入力電圧Ｖｉｎに依存する消費電流とは、図１８の（ａ）に示されるような単純な線形の特性となる。
　打ち消し電流生成回路４０２の回路構成は、図２２に示されるように、実施の形態１で説明した打ち消し電流生成回路３０２と同様である。打ち消し電流生成回路４０２は、容量Ｃ１７の容量値が、容量Ｃ１１、Ｃ１５、およびＣ１６の容量値の合計である点において、打ち消し電流生成回路３０２と異なる。ここで、容量Ｃ１１の容量値がＣ、Ｃ１５の容量値が２Ｃ、およびＣ１６の容量値がＣのとき、容量Ｃ１７の容量値は、４Ｃである。
　この結果、打ち消し電流生成回路４０２によれば、ＡＤ変換回路４０１の消費電流の入力電圧Ｖｉｎへの依存性を低減することができる。このとき、ＡＤ変換器４００の消費電流は、理論的には、図１８の（ｃ）に示されるように入力電圧Ｖｉｎに対して不変な特性となる。
　図２５は、ＡＤ変換器４００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
　図２５に示される各グラフは、入力電圧が１．０［Ｖ］のときの消費電流を基準とした、相対電流を示している。
　グラフ４６１は、ブロック４５１における消費電流を示し、グラフ４６４は、ブロック４５４における消費電流を示し、グラフ４６５は、ブロック４５５における消費電流を示す。
　グラフ４７１は、ブロック４５１、４５４、および４５５の消費電流の合計を示し、グラフ４７２は、打ち消し電流生成回路４０２が生成する打ち消し電流を示す。
　グラフ４７０は、ＡＤ変換器３００の消費電流、すなわち、ブロック４５１、４５４、および４５５における消費電流と打ち消し電流とを合計した消費電流を示す。
　打ち消し電流生成回路４０２がない場合、グラフ４７１に示されるように、相対誤差の絶対値は、入力電圧が０．２［Ｖ］のとき最大５．３９［μＡ］である。これに対し、打ち消し電流生成回路４０２によりグラフ４７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ４７０に示されるように、入力電圧が０．６［Ｖ］のとき最大０．３５［μＡ］である。すなわち、相対誤差は、１／１５以下に改善されている。
　なお、実施の形態２では容量Ｃ１７の容量値を４Ｃとして説明したが、これに限られるものではない。例えば、容量Ｃ１７が、容量Ｃ１１および容量Ｃ１６の容量値と同一のＣの場合、または、Ｃ１５の容量値と同一の２Ｃの場合など、４Ｃ以下の容量値であっても、ある程度の打ち消し効果が奏される。また、容量Ｃ１７の容量値は、４Ｃ以上であってもよい。
　（実施の形態３）
　実施の形態３では、ＡＤ変換回路として、実施の形態１とは異なるＦＦ型２次ΔΣＡＤ変換回路を用いたＡＤ変換器５００について説明する。
　図２６は、ＡＤ変換器５００の回路図である。
　ＡＤ変換器５００は、ＡＤ変換回路５０１と、打ち消し電流生成回路５０２とを備える。
　図２６に示されるＡＤ変換回路５０１と、図９に示されるＡＤ変換回路３０１との違いは、ＡＤ変換回路５０１では、容量Ｃ１が、第１の積分器３０６の入力容量であるとともに１ｂｉｔＤＡ変換器３０９の出力をサンプリングする容量である点である。つまり、容量Ｃ１が上記２つの用途で共用化されている点である。また、入力電圧Ｖｉｎから第２の電源３１３の電圧を差し引くためのオフセット回路５０３が追加されている点も異なる。なお、図２６に示される容量Ｃ１、Ｃ２およびＣ６の容量値は、Ｃ［Ｆ］とする。
　図２７は、ＡＤ変換回路５０１における消費電流を説明するための図である。
　以下、ＡＤ変換回路５０１における消費電流を図２７に示されるブロックごとに説明する。
　ブロック３５１、ブロック３５２、およびブロック３５３における消費電流は、実施の形態１で説明した消費電流と同様である。したがって、説明を省略する。
　ブロック５５５において、オフセット回路５０３による消費電流は、入力電圧Ｖｉｎには依存しない。なぜなら、オフセット回路５０３においては、第２の電源３１３によって容量Ｃ６に充電された電荷がスイッチＳ１８を介して第１の電源３０５に流入するからである。
　以下、ブロック５５４における消費電流について詳細に説明する。
　図２８は、ＡＤ変換回路５０１における１ｂｉｔＤＡ変換器３０９による消費電流を説明するための図である。
　図２８の（ａ）に示されるように、出力デジタル値Ｄｏｕｔがハイレベルのときは、第１の電源３０５への唯一の電流パスであるＮＭＯＳトランジスタ３２２がオフとなるため、第１の電源３０５へ電流は流れない。
　一方、図２８の（ｂ）に示されるように、出力デジタル値ＤｏｕｔがローレベルのときはＮＭＯＳトランジスタ３２２がオンとなるため、第１の電源３０５への電流パスが生じる。すなわち、ブロック５５４においては、消費電流として、スイッチＳ２９がオフからオンへ切り替わるときに第１の電源３０５へ流れ込む電流を考慮すればよい。
　ここで、容量Ｃ１の一端は、第１の積分器３０６の反転アンプＮ１により仮想接地されている。容量Ｃ１の他端は、スイッチＳ１１を介して入力端子３０３に接続されている。したがって、クロック信号φ１がハイレベルのときに入力電圧Ｖｉｎによって容量Ｃ１に充電されたＣ・Ｖｉｎ［Ｃ］の電荷が、クロック信号φ１がローレベルになったときに第１の電源３０５へ流れ込む。
　図２９は、ＡＤ変換回路５０１における１ｂｉｔＤＡ変換器３０９の出力デジタル値がローレベルである確率を示す図である。なお、図２９の横軸は、入力電圧Ｖｉｎ－電源電圧Ｖｄｄである。
　出力デジタル値がローレベルである確率Ｐ２は、入力電圧Ｖｉｎからオフセット回路５０３による第２の電源３１３の電源電圧Ｖｄｄが引かれた電圧が積分器によって積分されることから、図２９に示されるように、Ｐ２＝－（（Ｖｉｎ－Ｖｄｄ）／Ｖｉｎ）＋１である。したがって、１ｂｉｔＤＡ変換器３０９による消費電流は、ＩＡＶＳＳ＝ｆ・Ｃ（－Ｖｉｎ２／Ｖｄｄ＋２Ｖｉｎ）［Ａ］となる。ただし、ｆは、クロック信号の周波数である。
　ここで、ＩＡＶＳＳを電荷ΔＱ・Ｐ２として考えた場合、ΔＱ・Ｐ２を表す式は、次のように変形することができる。
Figure JPOXMLDOC01-appb-M000001
　すなわち、ＩＡＶＳＳは、２種類の電荷ΔＱｃ’とΔＱｄ’とで表される。
　図３０は、ΔＱｃ’とΔＱｄ’とを説明するための図である。なお、図３０の（ａ）の横軸は、入力電圧Ｖｉｎ－電源電圧Ｖｄｄである。
　ΔＱｃ’は、ΔＱｃ’＝－Ｃ・（Ｖｉｎ－Ｖｄｄ）＋Ｃ・Ｖｄｄであることから、図３０の（ａ）の実線に示されるような特性となる。一方、ここで、ブロック３５１における消費電流（電荷）をΔＱｃとした場合、ΔＱｃ＝Ｃ・Ｖｉｎである。よって、ΔＱｃは、図３０の（ａ）の破線に示されるような、ΔＱｃ’とは傾きがちょうど逆となる特性を示し、ΔＱｃの入力電圧依存性は、ΔＱｃ’で打ち消される。
　ΔＱｄ’は、ΔＱｄ’＝－Ｃ・（Ｖｉｎ－Ｖｄｄ）（Ｖｉｎ－２Ｖｄｄ）／Ｖｄｄであることから、図３０の（ｂ）に示されるような２次曲線で表され、その頂点は、Ｃ・Ｖｄｄ／４［Ｃ］である。ここで、ΔＱｄ’が図３０の（ｂ）に示される２次曲線の頂点の値をとるとき、すなわち、Ｖｉｎ－Ｖｄｄ＝Ｖｄｄ／２のときの生起確率Ｐ２は、図２９より、Ｐ２＝０．５であるため、ΔＱｄ’の等価容量は、Ｃ／２となる。
　以上より、ブロック３５１における消費電流およびブロック５５４における消費電流を足し合わせると、入力電圧Ｖｉｎに依存する消費電流の特性は、図３１の（ａ）に示されるような特性となる。
　図３１は、打ち消し電流生成回路５０２の打ち消し電流を説明するための図である。
　打ち消し電流生成回路５０２は、図３１の（ｂ）に示されるような打ち消し電流を生成し、図３１の（ｃ）に示されるように、ＡＤ変換器５００の消費電流の入力電圧Ｖｉｎへの依存性を低減する。
　図２６に示されるように、実施の形態３では、打ち消し電流生成回路５０２は、補正コード生成回路５０４と、１ｂｉｔＤＡ変換器３１２と、容量Ｃ１０を備える。
　上述のように、ΔＱｄ’の等価容量は、Ｃ／２であることから、容量Ｃ１０の容量値は、Ｃ／２である。また、ΔＱｄ’は、１ｂｉｔＤＡ変換器３０９に入力される出力デジタル値Ｄｏｕｔに依存して上述のような特性となる。したがって、補正コード生成回路５０４は、補正コードを生成し、１ｂｉｔＤＡ変換器３１２に出力することで、図３１の（ｂ）に示されるような特性の打ち消し電流を生成する。
　図３２は、補正コード生成回路５０４が出力する補正コードを説明するための図である。
　出力デジタル値Ｄｏｕｔが図３２の（ａ）に示されるような値をとる場合、補正コード生成回路５０４は、図３２の（ｂ）に示されるような補正コードを生成し、１ｂｉｔＤＡ変換器３１２に出力すればよい。すなわち、補正コード生成回路５０４は、出力デジタル値Ｄｏｕｔが変化しない期間においてのみ変化する補正コードを生成すればよい。
　なぜなら、出力デジタル値Ｄｏｕｔと補正コードとを合成したとすると、合成した信号は、図３２の（ｃ）に示されるように、出力デジタル値Ｄｏｕｔに依存しない信号となるからである。
　図３３は、補正コード生成回路５０４の回路図の一例である。
　補正コード生成回路５０４は、２つのＤＦＦ回路５０５および５０６と、ＸＮＯＲ回路５０７と、ＡＮＤ回路５０８とを備える。
　図３４は、補正コード生成回路５０４の各構成要素の出力波形を示す図である。
　図３４に示されるように、補正コード生成回路５０４は、出力デジタル値Ｄｏｕｔが変化しない期間においてのみ変化する補正コードを生成することができる。なお、図３４に示されるように、補正コードは、出力デジタル値Ｄｏｕｔに対してクロック信号の半周期分ずれたタイミングで出力されるが、このずれは問題とはならない。
　図３５は、ＡＤ変換器５００の消費電流の入力電圧依存性のシミュレーション結果を示す図である。
　図３５に示される各グラフは、電源電圧Ｖｄｄを１．２［Ｖ］とし、入力電圧Ｖｉｎが２．２［Ｖ］のときの消費電力を基準とした、相対電流を示している。
　グラフ５６１は、ブロック３５１における消費電流を示し、グラフ５６４は、ブロック５５４における消費電流を示す。
　グラフ５７１は、ブロック３５１、３５２、３５３、５５４、および５５５における消費電流の合計を示し、グラフ５７２は、打ち消し電流生成回路５０２が生成する打ち消し電流を示す。
　グラフ５７０は、ＡＤ変換器５００の消費電流、すなわち、ブロック３５１、３５２、３５３、５５４、および５５５における消費電流と打ち消し電流とを合計した消費電流を示す。
　打ち消し電流生成回路５０２がない場合、グラフ５７１に示されるように、相対誤差の絶対値は、入力電圧が１．７［Ｖ］のとき最大０．４９［μＡ］である。これに対し、打ち消し電流生成回路５０２によりグラフ５７２のような特性の打ち消し電流が生成された結果、相対誤差の絶対値は、グラフ５７０に示されるように、入力電圧が１．８［Ｖ］のとき最大０．１５［μＡ］である。
　なお、実施の形態３で説明した打ち消し電流生成回路５０２は、ＦＦ型ΔΣ型ＡＤ変換回路に適用されるものであるが、同様のコンセプトによって構成された回路を、ＦＢ型ΔΣ型ＡＤ変換回路など、他のＡＤ変換回路にも適用できる。
　（変形例）
　以上、実施の形態に係るＡＤ変換器について、説明したが、本発明は、これら実施の形態に限定されるものではない。以下のような場合も本発明に含まれる。
　例えば、実施の形態１および２において説明した打ち消し電流生成回路３０２および４０２は、図３６に示されるような構成であってもよい。
　具体的には、一端が第５の電源５０９に接続された容量Ｃ７と、反転アンプＮ７の出力と容量Ｃ７の他端との電気的接続をクロック信号φ２（φ１）に応じて制御するスイッチＳ６１と、容量Ｃ７の他端と第１の電源３０５との電気的接続をクロック信号φ１（φ２）に応じて制御するスイッチＳ５１とを備える構成であってもよい。
　このとき、容量Ｃ７の容量値は、ＡＤ変換回路の消費電流を打ち消すような値に適宜設定される。
　また、実施の形態３において説明した打ち消し電流生成回路５０２は、図３７に示されるような構成であってもよい。
　具体的には、一端が第５の電源５０９に接続された容量Ｃ１０と、補正コード生成回路５０４の出力と容量Ｃ１０の他端との電気的接続をクロック信号φ２（φ１）に応じて制御するスイッチＳ６２と、容量Ｃ１０の他端と第１の電源３０５との電気的接続をクロック信号φ１（φ２）に応じて制御するスイッチＳ５２とを備える構成であってもよい。
　このとき、容量Ｃ１０の容量値は、ＡＤ変換回路の消費電流を打ち消すような値に適宜設定される。
　本実施の形態で説明したＡＤ変換器は、具体的には、図１に示されるようなイメージセンサに適用される。本実施の形態に係るＡＤ変換器を用いることで、ストリーキング現象の少ない高品質なイメージセンサを実現することができる。
　また、本実施の形態のＡＤ変換器を適用したイメージセンサは、図３８に示されるようなデジタルカメラに適用可能である。これにより、ストリーキング現象の少ない高品質なデジタルカメラを実現することができる。例えば、上記デジタルカメラはプロセッサを具備し、さらに上記プロセッサにより制御される、レンズユニット、ＣＭＯＳイメージセンサ、本実施の形態で説明したＡＤ変換器、メモリ、およびディスプレイから構成できる。
　さらに、本実施の形態に係るＡＤ変換器を、その他の機器に用いてもよい。
　例えば、図３９に示されるようにスマートフォンおよびタブレット端末に代表される携帯情報端末６１０には、カメラ６００部分にＣＭＯＳイメージセンサが搭載されている。よって、本実施の形態に係るＡＤ変換器を適用したイメージセンサは、携帯情報端末６１０に適用されてもよい。
　なお、本実施の形態では、２次のΔΣＡＤ変換回路をＡＤ変換回路の一例として説明したが、ＡＤ変換回路は、１次または３次以上のΔΣＡＤ変換回路であってもよい。また、ＡＤ変換回路は、ΔΣＡＤ変換回路以外の他の回路形式のＡＤ変換回路であってもよい。例えば、ＡＤ変換回路は、サイクリック型のＡＤ変換回路であってもよい。
　なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明のＡＤ変換器は、消費電流の入力電圧に対する依存性が低いため、イメージセンサに適用されることでストリーキング現象を抑えた高品質なイメージセンサが実現される。また、このイメージセンサがデジタルカメラに適用されることで、デジタルカメラの画質の高品質化が実現される。
　１０１　イメージセンサ
　１０２　画素部
　１０３　行セレクタ
　１０４　カラムＡＤＣ
　１０５　パラレル・シリアル変換部
　１０６　周辺回路
　１０７　ＡＤＣ
　１１０、１１１　画像
　１２１　サンプリング容量
　１２２　容量
　１２３　演算増幅器
　１２４、１２５、１２６、１２７　スイッチ
　１２８　負端子
　１２９、３０３、４０３　入力端子
　１３０、３０４、４０４　出力端子
　２００、３００、４００、５００　ＡＤ変換器
　２０１、３０１、４０１、５０１　ＡＤ変換回路
　２０２、３０２、４０２、５０２　打ち消し電流生成回路
　２０３　第３の電源
　２０４　第４の電源
　２０５、３０５、４０５　第１の電源
　３０６、４０６　第１の積分器
　３０７、４０７　第２の積分器
　３０８、４０８　比較器
　３０９、３１２、４０９、４１２、４１５　１ｂｉｔＤＡ変換器
　３１０、４１０、４１４　減算器
　３１１　加算器
　３１３、４１３　第２の電源
　３２０　反転アンプ
　３２１　ＰＭＯＳトランジスタ
　３２２　ＮＭＯＳトランジスタ
　３５１～３５５、４５１～４５５　ブロック
　３６１、３６４、３６５、３７０～３７２、４６１、４６４、４６５、４７０～４７２、５６１、５６４、５７０～５７２　グラフ
　５０３　オフセット回路
　５０４　補正コード生成回路
　５０５、５０６　ＤＦＦ回路
　５０７　ＸＮＯＲ回路
　５０８　ＡＮＤ回路
　５０９　第５の電源
　６００　カメラ
　６１０　携帯情報端末

Claims (10)

  1. 　入力電圧に対する依存性をもつ消費電流である第１電流を生じるＡＤ変換回路と、
    　前記入力電圧に応じて前記ＡＤ変換回路から出力される出力デジタル値によって制御され、前記第１電流の前記入力電圧に対する依存性を低減する消費電流である第２電流を生成する打ち消し電流生成回路とを備える
    　ＡＤ変換器。
  2. 　前記打ち消し電流生成回路は、前記第１電流と前記第２電流とを加算した電流が前記入力電圧の大きさの変化に対して略一定となるような前記第２電流を生成する
    　請求項１に記載のＡＤ変換器。
  3. 　前記第１電流が、前記入力電圧が大きいほど大きくなる場合、前記打ち消し電流生成回路は、前記入力電圧が大きいほど小さくなる前記第２電流を生成する
    　請求項１に記載のＡＤ変換器。
  4. 　前記ＡＤ変換回路は、ΔΣＡＤ変換回路である
    　請求項１～３のいずれか１項に記載のＡＤ変換器。
  5. 　前記ＡＤ変換回路は、
    　前記入力電圧から基準電圧を減算し、第１信号を出力する減算器と、
    　前記第１信号を積分し、第２信号を出力する第１の積分器と、
    　前記第２信号を積分し、第３信号を出力する第２の積分器と、
    　前記入力電圧と、前記第２信号と、前記第３信号とを加算し、第４信号を出力する加算器と、
    　前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、
    　前記出力デジタル値に応じて前記基準電圧を出力する１ｂｉｔＤＡ変換器とを備える
    　請求項４に記載のＡＤ変換器。
  6. 　前記ＡＤ変換回路は、
    　前記入力電圧から第１の基準電圧を減算し、第１信号を出力する第１の減算器と、
    　前記第１信号を積分し、第２信号を出力する第１の積分器と、
    　前記第２信号から第２の基準電圧を減算し、第３信号を出力する第２の減算器と、
    　前記第３信号を積分し、第４信号を出力する第２の積分器と、
    　前記第４信号と、所定の閾値とを比較して前記出力デジタル値を出力する比較器と、
    　前記出力デジタル値に応じて前記第１の基準電圧を出力する第１の１ｂｉｔＤＡ変換器と、
    　前記出力デジタル値に応じて前記第２の基準電圧を出力する第２の１ｂｉｔＤＡ変換器とを備える
    　請求項４に記載のＡＤ変換器。
  7. 　前記第１電流は、第１の電源に流れ込む消費電流であり、
    　前記打ち消し電流生成回路は、
    　前記出力デジタル値を入力として当該出力デジタル値を反転させて出力する反転回路と、
    　一端が第２の電源に接続された容量素子と、
    　前記反転回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、
    　前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、
    　前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、
    　前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記反転回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続する
    　請求項１～６のいずれか１項に記載のＡＤ変換器。
  8. 　前記第１電流は、第１の電源に流れ込む消費電流であり、
    　前記打ち消し電流生成回路は、
    　前記出力デジタル値を入力として補正コードを出力する補正コード生成回路と、
    　一端が第２の電源に接続された容量素子と、
    　前記補正コード生成回路の出力と前記容量素子の他端との電気的接続を第１のクロック信号に応じて制御する第１のスイッチと、
    　前記容量素子の前記他端と前記第１の電源との電気的接続を第２のクロック信号に応じて制御する第２のスイッチとを備え、
    　前記第１のクロック信号がハイレベルのとき、前記第２のクロック信号は、ローレベルであり、前記第１のクロック信号がローレベルのとき、前記第２のクロック信号は、ハイレベルであり、
    　前記第１のクロック信号がハイレベルのときに前記第１のスイッチが前記補正コード生成回路の出力と前記容量素子の前記他端とを電気的に接続する場合、前記第２のスイッチは、前記第２のクロック信号がハイレベルのときに、前記容量素子の前記他端と前記第１の電源とを電気的に接続し、
    　前記出力デジタル値が、前記第１のクロック信号または前記第２のクロック信号のクロック周期に応じて変化しない期間において、前記補正コードは、前記クロック周期に応じて変化する
    　請求項１～６のいずれか１項に記載のＡＤ変換器。
  9. 　請求項１～８のいずれか１項に記載のＡＤ変換器を備える
    　イメージセンサ。
  10. 　請求項９に記載のイメージセンサを備える
    　デジタルカメラ。
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