JP5117451B2 - スイッチトキャパシタ回路、およびアナログデジタル変換器 - Google Patents

Description

本発明は、容量アレイ回路を備えるスイッチトキャパシタ回路、およびアナログデジタル変換器に関する。

近年、コンパレータの出力により定電流源から出力端子に電流を流す時間を制御して、その出力電圧を決定するタイプの増幅回路（以下、適宜、コンパレータ型増幅回路という）が提案されている（たとえば、特許文献１参照）。

米国特許第７３１９４２５号明細書

コンパレータ型増幅回路は、一般的な仮想接地するタイプの増幅回路と比較し、消費電力を低減することができるという利点がある。しかしながら、コンパレータの遅延がオフセット成分として、そのコンパレータ型増幅回路の出力電圧に直接的に影響するという問題がある。

本発明はこうした状況に鑑みなされたものであり、その目的は、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる技術を提供することにある。

本発明のある態様のスイッチトキャパシタ回路は、複数の入力信号を受け、それらを合成して一つの出力信号を生成して出力する容量アレイ回路と、容量アレイ回路の出力信号を受けるコンパレータと、所定の固定電圧源と当該スイッチトキャパシタ回路の出力端子との間に設けられ、コンパレータの出力信号が変化するまで、電流を当該出力端子に供給する電流源と、を備える。容量アレイ回路は、複数の入力信号をそれぞれ並列に受ける複数の入力容量と、コンパレータの遅延に起因するオフセット成分を補償するための電荷を蓄える調整容量と、を含む。複数の入力容量および調整容量のそれぞれの出力端子が一つに結合されている。

本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器であって、第１アナログ信号を所定ビット数のデジタル信号に変換するサブＡＤ変換回路と、サブＡＤ変換回路により変換されたデジタル信号を第２アナログ信号に変換するＤＡ変換回路と、第１アナログ信号または所定の増幅率で増幅された後の第１アナログ信号から、第２アナログ信号を減算する減算回路と、減算回路により減算された、第１アナログ信号と第２アナログ信号との差分信号を増幅し、つぎの変換処理の対象とすべきアナログ残差信号を生成する増幅回路と、を備える。ＤＡ変換回路、減算回路、および増幅回路が、上述したスイッチトキャパシタ回路により構成される。当該スイッチトキャパシタ回路は、第１アナログ信号として、上記入力信号を受け、サブＡＤ変換回路により変換されたデジタル信号として、上記リファレンス電圧を受けてもよい。

コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。

本発明の実施の形態１に係る容量アレイ回路を搭載したスイッチトキャパシタ回路の構成図である。 差動増幅回路の内部構成の一例を示す図である。 図２に示した差動増幅回路の動作を示すタイミングチャートである。 実施の形態１に係るスイッチトキャパシタ回路のオートゼロ状態の様子を示す図である。 実施の形態１に係るスイッチトキャパシタ回路の増幅状態の様子を示す図である。 実施の形態１に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。 実施の形態１に係るスイッチトキャパシタ回路に含まれる容量の、半導体集積装置内の配置例を示す図である。 実施の形態１の変形例に係る容量アレイ回路を搭載したスイッチトキャパシタ回路の構成図である。 コンパレータ型増幅回路の出力電圧の一例を示す図である。図９（ａ）は、正側のコンパレータ型増幅回路の出力電圧の一例を示し、図９（ｂ）は、負側のコンパレータ型増幅回路の出力電圧の一例を示す。 実施の形態２に係るスイッチトキャパシタ回路の構成図である。 遅延量検出回路の内部構成の一例を示す図である。 Ｄ信号、Ｅ信号およびＦ信号の一例を示す図である。 実施の形態２に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。 実施の形態２の変形例１に係るスイッチトキャパシタ回路の構成図である。 実施の形態２の変形例１に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。 実施の形態３に係るスイッチトキャパシタ回路に含まれる、差動増幅回路の内部構成の一例を示す図である。 実施の形態３に係る差動増幅回路の出力電圧の一例を示す図である。図１７（ａ）は、差動増幅回路を構成する正側のコンパレータ型増幅回路の出力電圧の一例を示し、図１７（ｂ）は、負側のコンパレータ型増幅回路の出力電圧の一例を示す。 実施の形態３の変形例に係るスイッチトキャパシタ回路に含まれる、差動増幅回路の内部構成の一例を示す図である。 適用例１に係るパイプライン型アナログデジタル変換器の構成を示す図である。 図１９に示したパイプライン型アナログデジタル変換器の動作例を示すタイミングチャートである。 適用例２に係るサイクリック型アナログデジタル変換器の構成を示す図である。 実施の形態２の変形例２に係るスイッチトキャパシタ回路の構成図である。 実施の形態２の変形例３に係るスイッチトキャパシタ回路の構成図である。 実施の形態２の変形例３に係るスイッチトキャパシタ回路の動作を示すタイミングチャートである。

以下、本発明の実施の形態では、差動構成のスイッチトキャパシタ回路３００を説明する。また、本発明の実施の形態に係るスイッチトキャパシタ回路３００は、差動構成に限るものではなく、シングル構成でもよい。

図１は、本発明の実施の形態１に係る容量アレイ回路１００を搭載したスイッチトキャパシタ回路３００の構成図である。スイッチトキャパシタ回路３００は、容量アレイ回路１００および差動増幅回路２００を備える。

容量アレイ回路１００は、複数の差動入力信号を受け、それらを合成して一つの差動出力信号を生成する。より具体的には、容量アレイ回路１００は、複数の差動入力チャネルから入力される複数の差動入力信号を容量結合により合成して、一つの差動出力信号を生成し、それを一つの差動出力チャネルから出力する。

容量アレイ回路１００は、差動構成であり、正側の容量アレイ部および負側の容量アレイ部を備える。正側の容量アレイ部は、複数の差動入力信号の、正側の複数の入力信号を受け、それらを合成して差動出力信号の正側の出力信号を生成する。負側の容量アレイ部は、複数の差動入力信号の、負側の複数の入力信号を受け、それらを合成して差動出力信号の負側の出力信号を生成する。

正側の容量アレイ部は、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐおよび正側の追加調整容量Ｃｅｘｐを含む。複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐおよび正側の追加調整容量Ｃｅｘｐのそれぞれの出力端子が一つに結合されている。

負側の容量アレイ部は、複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、負側の調整容量Ｃｘｍおよび負側の追加調整容量Ｃｅｘｍを含む。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、負側の調整容量Ｃｘｍおよび負側の追加調整容量Ｃｅｘｍのそれぞれの出力端子が一つに結合されている。

正側の入力容量Ｃｓ１ｐの入力側端子には、正側の入力アナログ信号スイッチＳＷ１Ｖｐ、高電位側基準電圧スイッチＳＷ１Ｔｐ、および低電位側基準電圧スイッチＳＷ１Ｂｐが並列に接続される。正側の入力アナログ信号スイッチＳＷ１Ｖｐは、正側の入力アナログ信号Ｖｉｎｐを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。高電位側基準電圧スイッチＳＷ１Ｔｐは、高電位側基準電圧ＶＲＴを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。低電位側基準電圧スイッチＳＷ１Ｂｐは、低電位側基準電圧ＶＲＢを入力容量Ｃｓ１ｐに入力するか否かを切り換えるためのスイッチである。

正側の容量アレイ部を構成するすべての入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が、上述した構成と同様の構成である。また、負側の容量アレイ部を構成するすべての入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）についても、負側の入力アナログ信号スイッチＳＷ１Ｖｍに、負側の入力アナログ信号Ｖｉｎｍが入力される点を除き、上述した構成と同様の構成である。

正側の調整容量Ｃｘｐの入力側端子には、正側の入力アナログ信号スイッチＳＷａＶｐおよび正側の調整電圧スイッチＳＷａｘｐが並列に接続される。正側の入力アナログ信号スイッチＳＷａＶｐは、正側の入力アナログ信号Ｖｉｎｐを正側の調整容量Ｃｘｐに入力するか否かを切り換えるためのスイッチである。正側の調整電圧スイッチＳＷａｘｐは、正側の調整電圧Ｖｘｐを正側の調整容量Ｃｘｐに入力するか否かを切り換えるためのスイッチである。

負側の調整容量Ｃｘｍについても、負側の入力アナログ信号スイッチＳＷａＶｍに、負側の入力アナログ信号Ｖｉｎｍが入力される点、および負側の調整電圧スイッチＳＷａｘｍに負側の調整電圧Ｖｘｍが印加される点を除き、上述した構成と同様の構成である。

正側の追加調整容量Ｃｅｘｐの入力側端子には、正側の第１追加調整電圧スイッチＳＷｅｘｐ１および正側の第２追加調整電圧スイッチＳＷｅｘｐ２が並列に接続される。正側の第１追加調整電圧スイッチＳＷｅｘｐ１は、正側の第１追加調整電圧Ｖｅｘｐ１を正側の追加調整容量Ｃｅｘｐに入力するか否かを切り換えるためのスイッチである。正側の第２追加調整電圧スイッチＳＷｅｘｐ２は、正側の第２追加調整電圧Ｖｅｘｐ２を正側の追加調整容量Ｃｅｘｐに入力するか否かを切り換えるためのスイッチである。

負側の追加調整容量Ｃｅｘｍについても、負側の第１追加調整電圧スイッチＳＷｅｘｍ１に負側の第１追加調整電圧Ｖｅｘｐｍ１が入力される点、および負側の第２追加調整電圧スイッチＳＷｅｘｍ２に負側の第２追加調整電圧Ｖｅｘｐｍ２が入力される点を除き、上述した構成と同様の構成である。

ここで、上述した、正側の調整電圧Ｖｘｐおよび負側の調整電圧Ｖｘｍは、当該容量アレイ回路１００より前段または後段に設けられた差動増幅回路の差動出力信号の差動値を一定に保ったまま、そのコモンモード電圧のずれを補償するための電圧であってもよい。また、上述した、正側の第１追加調整電圧Ｖｅｘｐ１、正側の第２追加調整電圧Ｖｅｘｐ２、負側の第１追加調整電圧Ｖｅｘｐｍ１および負側の第２追加調整電圧Ｖｅｘｐｍ２は、後述する、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延に起因するオフセット成分を補償するための電圧であってもよい。このオフセット成分の補償に関する詳細な説明は後述する。

正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢのいずれかが入力されるモードでは、容量アレイ回路１００は、デジタル値をアナログ値に変換するデジタルアナログ変換器として機能する。

このモードでは、上述した複数の差動入力信号は、一つのデジタル値を表現する複数の二値信号（ここでは、高電位側基準電圧ＶＲＴおよび低電位側基準電圧ＶＲＢ）である。上述した差動出力信号は、それらの二値信号が容量結合により合成された、一つのアナログ値を表現するアナログ信号である。当該複数の二値信号は、温度計コードで記述されたものである。

温度計コードとは、値が大きくなるにつれて「１」の数を単調に増加させて表現するものである。たとえば、１０進数の「２」は、温度計コードで「１１」となり、バイナリコードで「１０」となる。１０進数の「３」は、温度計コードで「１１１」となり、バイナリコードで「１１」となる。１０進数の「４」は、温度計コードで「１１１１」となり、バイナリコードで「１００」となる。

このように、温度計コードでは、扱う１０進数の数値範囲の最大値と同じ値のビット数が必要となる。たとえば、３ビットのバイナリデータ（１０進数で０〜７）を表現するには、温度計コードで７ビット必要となり、４ビットのバイナリデータ（１０進数で０〜１５）を表現するには１５ビット必要となる。

一般的に、容量アレイ回路は２の乗数単位で設計、製造されることが多く、４個、８個、１６個、３２個の容量を備える容量アレイ回路が多い。この場合、バイナリコードで３ビットの温度計コードを扱うには、７個の容量が必要である。また、バイナリコードで４ビットの温度計コードを扱うには、１５個の容量が必要である。したがって、８個、１６個の容量を備える容量アレイ回路を用いる場合、１個の容量が余ることになる。本実施の形態では、その残りの容量を調整容量Ｃｘとして使用する。なお、当該容量の個数はシングル構成の場合の数であり、差動構成の場合、その倍の個数となる。

なお、追加調整容量Ｃｅｘは、この２の乗数個の容量を備える容量アレイに対して追加された容量である。この容量を追加することにより、後述するように、Ｃｅｘｐ（Ｖｅｘｐ１−Ｖｅｘｐ２）−Ｃｅｘｍ（Ｖｅｘｍ１−Ｖｅｘｍ２）のオフセット成分を差動増幅回路２００の差動出力電圧に加えることができる。

差動増幅回路２００は、正側の増幅回路と負側の増幅回路を組み合わせた擬似的差動増幅回路で構成される。正側の増幅回路および負側の増幅回路は、それぞれコンパレータ型増幅回路で構成される。

正側の増幅回路は、正側のコンパレータＣＰｐ、正側の帰還容量Ｃｆｐおよび正側の電流源ＩＳｐを含む。正側のコンパレータＣＰｐは、容量アレイ回路１００の正側の出力信号を受ける。正側の帰還容量Ｃｆｐは、当該差動増幅回路２００の正側の入力端子と正側の出力端子とを結ぶ経路上に設けられる。正側の電流源ＩＳｐは、所定の第１固定電圧源（ここでは、電源電圧）と当該差動増幅回路２００の正側の出力端子との間に設けられ、正側のコンパレータＣＰｐの出力信号が変化するまで、電流を当該出力端子に供給する。

負側の増幅回路は、負側のコンパレータＣＰｍ、負側の帰還容量Ｃｆｍおよび負側の電流源ＩＳｍを含む。負側のコンパレータＣＰｍは、容量アレイ回路１００の負側の出力信号を受ける。負側の帰還容量Ｃｆｍは、当該差動増幅回路２００の負側の入力端子と負側の出力端子とを結ぶ経路上に設けられる。負側の電流源ＩＳｍは、所定の第２固定電圧源（ここでは、グラウンド電圧）と当該差動増幅回路２００の負側の出力端子との間に設けられ、負側のコンパレータＣＰｍの出力信号が変化するまで、電流を当該出力端子に供給する。

図２は、差動増幅回路２００の内部構成の一例を示す図である。なお、図面を簡略化するために、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐおよび正側の追加調整容量Ｃｅｘｐの総称として、一つの正側の入力容量Ｃｓｐを描いている。また、複数の正側の入力アナログ信号スイッチ（ＳＷ１Ｖｐ、ＳＷ２Ｖｐ、・・・、ＳＷａＶｐ）および正側の第１追加調整電圧スイッチＳＷｅｘｐ１の総称として、一つの正側の入力アナログ信号スイッチＳＷＶｐを描いている。また、複数の正側の高電位側基準電圧スイッチ（ＳＷ１Ｔｐ、ＳＷ２Ｔｐ、・・・）、複数の正側の低電位側基準電圧スイッチ（ＳＷ１Ｂｐ、ＳＷ２Ｂｐ、・・・）、正側の調整電圧スイッチＳＷａｘｐおよび正側の第２追加調整電圧スイッチＳＷｅｘｐ２の総称として、一つの正側のリファレンス電圧スイッチＳＷｒｅｆｐを描いている。なお、図２の正側の入力アナログ信号Ｖｉｎは、サンプリング時に正側の入力容量Ｃｓｐに入力される電圧を総称するものとし、正側の第１追加調整電圧Ｖｅｘｐ１も含む概念とする。なお、これらの前提は、負側も同様である。

当該正側のリファレンス電圧スイッチＳＷｒｅｆｐに入力される正側のリファレンス電圧Ｖｒｅｆｐは、上述した、デジタル値を表現する複数の二値信号が一つのアナログ値を表現するアナログ信号に変換された後の、正側の出力信号に相当する。負側も同様である。

図１の正側のコンパレータＣＰｐは、チョッパ型のコンパレータであり、正側の第１インバータＩＮＶ１ｐ、正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐ、正側の第４インバータＩＮＶ４ｐ、および正側のオートゼロスイッチＭｓａｚｐを含む。正側の第１インバータＩＮＶ１ｐ、正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐおよび正側の第４インバータＩＮＶ４ｐは、縦列接続される。

正側の第１インバータＩＮＶ１ｐは、ＰチャンネルトランジスタとＮチャンネルトランジスタを含む、プッシュプル構成の一般的なインバータである。より具体的には、当該Ｐチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのゲート端子が当該第１インバータＩＮＶ１ｐの入力端子に接続され、そのドレイン端子が当該Ｎチャンネルトランジスタのドレイン端子と接続される。当該Ｎチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここではグラウンド電圧）に接続され、そのゲート端子が当該第１インバータＩＮＶ１ｐの入力端子に接続され、そのドレイン端子が当該Ｐチャンネルトランジスタのドレイン端子と接続される。

正側の第２インバータＩＮＶ２ｐ、正側の第３インバータＩＮＶ３ｐおよび正側の第４インバータＩＮＶ４ｐの構成も、正側の第１インバータＩＮＶ１ｐの構成と同様である。

正側のオートゼロスイッチＭｓａｚｐは、正側の第１インバータＩＮＶ１ｐの入力端子と出力端子とを結ぶ経路上に設けられる。ここでは、正側のオートゼロスイッチＭｓａｚｐは、Ｐチャンネルトランジスタで構成される。そのゲート端子には、後述するＡ信号が入力される。当該Ｐチャンネルトランジスタをオンすることにより、正側の第１インバータＩＮＶ１ｐの入力端子と出力端子とを短絡させることができる。

これにより、正側の入力容量Ｃｓｐにおいて正側の入力アナログ信号Ｖｉｎｐをサンプリングする際、その入力容量Ｃｓｐの、サンプリング側の端子と反対側の端子に、正側の第１インバータＩＮＶ１ｐの出力端子電圧を印加することが可能となる。増幅開始前の、当該出力端子電圧は、電源電圧とグラウンド電圧との間の中間電圧になるが、当該インバータ内のＰチャンネルトランジスタとＮチャンネルトランジスタの素子バラツキなどにより、その出力端子電圧にオフセット成分が含まれることがある。

正側の入力容量Ｃｓｐが、そのオフセット成分の影響を加味して正側の入力アナログ信号Ｖｉｎｐをサンプリングすれば、それに後続する、正側の第１インバータＩＮＶ１ｐの処理において、自動的にそのオフセット成分がキャンセルされることになる。図１の負側のコンパレータＣＰｍも、扱う電圧が負側の電圧である点を除き、上述した正側のコンパレータＣＰｐと同様の構成であるため、その説明を省略する。なお、本明細書では、正側の第１インバータＩＮＶ１ｐの入力端子と、正側の第１インバータＩＮＶ１ｐの出力端子とが電気的に接続された状態をオートゼロ状態という。負側の第１インバータＩＮＶ１ｍについても同様である。

図１の正側の電流源ＩＳｐは、正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐを含む。正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐは、第１固定電圧源（ここでは電源電圧）と、差動増幅回路２００の正側の出力端子との間に直列に接続される。

正側の定電流源Ｍｉｓｐおよび正側の充電スイッチＭｓｃｐは、それぞれＰチャンネルトランジスタで構成される。正側の定電流源Ｍｉｓｐを構成するＰチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が正側の充電スイッチＭｓｃｐに接続され、そのゲート端子に所定の第１バイアス電圧Ｖｂ１が印加される。

正側の充電スイッチＭｓｃｐを構成するＰチャンネルトランジスタは、そのソース端子が正側の定電流源Ｍｉｓｐに接続され、そのドレイン端子が差動増幅回路２００の正側の出力端子に接続され、そのゲート端子が正側のコンパレータＣＰｐの出力端子に接続される。

図１の負側の電流源ＩＳｍは、負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍを含む。負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍは、第２固定電圧源（ここではグラウンド電圧）と、差動増幅回路２００の負側の出力端子との間に直列に接続される。

負側の定電流源Ｍｉｓｍおよび負側の充電スイッチＭｓｃｍは、それぞれＮチャンネルトランジスタで構成される。負側の定電流源Ｍｉｓｍを構成するＮチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が負側の充電スイッチＭｓｃｍに接続され、そのゲート端子に所定の第２バイアス電圧Ｖｂ２が印加される。

負側の充電スイッチＭｓｃｍを構成するＮチャンネルトランジスタは、そのソース端子が負側の定電流源Ｍｉｓｍに接続され、そのドレイン端子が差動増幅回路２００の負側の出力端子に接続され、そのゲート端子が負側のコンパレータＣＰｍの出力端子に接続される。

さらに、差動増幅回路２００の正側の出力端子と、中間基準電圧ＶＲＢ２との間に、正側の中間基準電位スイッチＳＷｍｐが接続される。正側の中間基準電位スイッチＳＷｍｐは、ＮチャンネルトランジスタとＰチャンネルトランジスタを組み合わせた相補スイッチで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＢ信号が入力され、当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｂ信号が入力される。なお、中間基準電圧ＶＲＢ２は、上述した高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの中間電圧に設定している。

同様に、差動増幅回路２００の負側の出力端子と、中間基準電圧ＶＲＢ２との間に、負側の中間基準電位スイッチＳＷｍｍが接続される。負側の中間基準電位スイッチＳＷｍｍも、ＮチャンネルトランジスタとＰチャンネルトランジスタを組み合わせた相補スイッチで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＢ信号が入力され、当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｂ信号が入力される。

さらに、差動増幅回路２００の正側の出力端子と、第２固定電圧源（ここではグラウンド電圧）との間に、正側のリセットスイッチＭｓｒｐが接続される。正側のリセットスイッチＭｓｒｐは、Ｎチャンネルトランジスタで構成される。当該Ｎチャンネルトランジスタのゲート端子には、後述するＣ信号が入力される。

同様に、差動増幅回路２００の負側の出力端子と、第１固定電圧源（ここでは電源電圧）との間に、負側のリセットスイッチＭｓｒｍが接続される。負側のリセットスイッチＭｓｒｍは、Ｐチャンネルトランジスタで構成される。当該Ｐチャンネルトランジスタのゲート端子には、後述する反転Ｃ信号が入力される。

図３は、図２に示した差動増幅回路２００の動作を示すタイミングチャートである。図３に示すように、Ａ信号およびＢ信号は、デューティ比が１／２のクロック信号である。Ａ信号とＢ信号とでは位相が逆である。Ｃ信号はデューティ比が非常に小さいクロック信号である。

Ａ信号がローレベル、Ｂ信号がハイレベル、およびＣ信号がローレベルの第１期間では、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオン、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオフに制御される。すなわち、当該第１期間では正側の入力容量Ｃｓｐに正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量Ｃｓｍに負側の入力アナログ信号Ｖｉｎｍが入力される。

当該第１期間において、Ａ信号がローレベルであるため、正側のオートゼロスイッチＭｓａｚｐおよび負側のオートゼロスイッチＭｓａｚｍがオンに制御される。すなわち、スイッチトキャパシタ回路３００がオートゼロ状態に制御される。また、Ｂ信号がハイレベルおよびＣ信号がローレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオン、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍがオフに制御される。したがって、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧は、両方とも中間基準電圧ＶＲＢ２となる。

つぎに、Ａ信号がハイレベル、Ｂ信号がローレベル、およびＣ信号がハイレベルの第２期間に遷移する。当該第２期間では、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオフ、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオンに制御される。すなわち、当該第２期間では正側の入力容量Ｃｓｐに正側のリファレンス電圧Ｖｒｅｆｐが入力され、負側の入力容量Ｃｓｍに負側のリファレンス電圧Ｖｒｅｆｍが入力される。なお、これらのスイッチが切り換わる直前の値が、入力アナログ信号Ｖｉｎのサンプリング値となる。

当該第２期間において、Ａ信号がハイレベルであるため、正側のオートゼロスイッチＭｓａｚｐおよび負側のオートゼロスイッチＭｓａｚｍがオフに制御され、スイッチトキャパシタ回路３００のオートゼロ状態が解除される。また、Ｂ信号がローレベルおよびＣ信号がハイレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオフ、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍがオンに制御される。したがって、差動増幅回路２００の正側の出力端子電圧はグラウンド電圧となり、その負側の出力端子電圧は電源電圧となる。

つぎに、Ａ信号がハイレベル、Ｂ信号がローレベル、およびＣ信号がローレベルの第３期間に遷移する。当該第３期間において、正側の入力アナログ信号スイッチＳＷＶｐおよび負側の入力アナログ信号スイッチＳＷＶｍがオフ、ならびに正側のリファレンス電圧スイッチＳＷｒｅｆｐおよび負側のリファレンス電圧スイッチＳＷｒｅｆｍがオンに制御された状態を維持する。

当該第３期間において、Ｂ信号がローレベルおよびＣ信号がローレベルであるため、正側の中間基準電位スイッチＳＷｍｐおよび負側の中間基準電位スイッチＳＷｍｍがオフ、ならびに正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍもオフに制御される。したがって、差動増幅回路２００の正側の出力端子電圧は、正側の定電流源Ｍｉｓｐにより充電される電荷に対応する電圧となり、その負側の出力端子電圧は、負側の定電流源Ｍｉｓｍにより充電される電荷に対応する電圧となる。

上記第３期間から上記第１期間に遷移する直前の、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧が差動出力値となる。

なお、入力容量Ｃｓ（以下、正側の入力容量Ｃｓｐと負側の入力容量Ｃｓｍを総称して、単に入力容量Ｃｓと表記する）にサンプリングされた入力アナログ信号Ｖｉｎ（以下、正側の入力アナログ信号Ｖｉｎｐと負側の入力アナログ信号Ｖｉｎｍを総称して、単に入力アナログ信号Ｖｉｎと表記する）の値、および差動増幅回路２００の増幅期間に入力容量Ｃｓに入力されるリファレンス電圧Ｖｒｅｆ（以下、正側のリファレンス電圧Ｖｒｅｆｐと負側のリファレンス電圧Ｖｒｅｆｍを総称して、単にリファレンス電圧Ｖｒｅｆと表記する）の値により、差動増幅回路２００の正側の出力端子電圧および負側の出力端子電圧の波形は異なってくる（図３参照）。

つぎに、実施の形態１に係るスイッチトキャパシタ回路３００の全体動作を説明する。
図４は、実施の形態１に係るスイッチトキャパシタ回路３００のオートゼロ状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐのすべてに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍのすべてに、負側の入力アナログ信号Ｖｉｎｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。

図５は、実施の形態１に係るスイッチトキャパシタ回路３００の増幅状態の様子を示す図である。この状態では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、正側の調整容量Ｃｘｐに正側の調整電圧Ｖｘｐが入力される。また、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢのいずれかが入力され、負側の調整容量Ｃｘｍに負側の調整電圧Ｖｘｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第２追加調整電圧Ｖｅｘｐ２が入力され、負側の追加調整容量Ｃｅｘｍに負側の第２追加調整電圧Ｖｅｘｍ２が入力される。

以下、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が１５個、正側の調整容量Ｃｘｐが１個、正側の追加調整容量Ｃｅｘｐが１個、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）が１５個、負側の調整容量Ｃｘｍが１個、および負側の追加調整容量Ｃｅｘｍが１個の場合を例に、より具体的に説明する。なお、これらの容量の容量値はすべて等しいことを前提とする。

図４に示したオートゼロ状態において、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも含む、すべての容量に蓄積されている電荷Ｑは下記式１、式２により定義される。式１は正側の電荷Ｑｐを示し、式２は負側の電荷Ｑｍを示す。

なお、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐ、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、および負側の調整容量Ｃｘｍは、すべて容量値が同じであるため、数式を簡略する趣旨から、それらすべての容量の容量値をＣｓと表記する。また、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも、容量値が同じであるため、数式を簡略する趣旨から、それら容量の容量値をＣｆと表記する。

Ｑｐ＝Ｃｓ＊１６＊（Ｖｉｎｐ−Ｖａｚｐ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ１−Ｖａｚｐ） ・・・（式１）
Ｑｍ＝Ｃｓ＊１６＊（Ｖｉｎｍ−Ｖａｚｍ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ１−Ｖａｚｍ） ・・・（式２）
Ｖａｚｐは、オートゼロ状態における、正側の第１インバータＩＮＶ１ｐの入力端子電圧および出力端子電圧を示す。換言すれば、正側の第１インバータＩＮＶ１ｐのオフセット成分が加味された、正側の第１インバータＩＮＶ１ｐの出力反転電圧といえる。
Ｖａｚｍは、オートゼロ状態における、負側の第１インバータＩＮＶ１ｍの入力端子電圧および出力端子電圧を示す。換言すれば、負側の第１インバータＩＮＶ１ｍのオフセット成分が加味された、負側の第１インバータＩＮＶ１ｍの出力反転電圧といえる。

つぎに、図５に示した増幅状態において、正側のコンパレータＣＰｐの入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達した時点の、正側のすべての容量に蓄積されている電荷Ｑｐは下記式３により定義され、負側のコンパレータＣＰｍの入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達した時点の、負側のすべての容量に蓄積されている電荷Ｑｍは下記式４により定義される。
Ｑｐ＝Ｃｓ＊｛ｎ＊ＶＲＴ＋（１５−ｎ）＊ＶＲＢ＋Ｖｘｐ−１６＊Ｖａｚｐ｝＋Ｃｆ＊（Ｖｏｕｔｐ−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ２−Ｖａｚｐ） ・・・（式３）
Ｑｍ＝Ｃｓ＊｛ｎ＊ＶＲＢ＋（１５−ｎ）＊ＶＲＴ＋Ｖｘｍ−１６＊Ｖａｚｍ｝＋Ｃｆ＊（Ｖｏｕｔｍ−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ２−Ｖａｚｍ） ・・・（式４）
ｎは、正側の入力容量Ｃｓｐにおいて、高電位側基準電圧ＶＲＴが入力される入力容量Ｃｓｐの数を示す。

上述したように、差動増幅回路２００の増幅開始直後に、差動増幅回路２００の正側の出力端子がグラウンド電圧に、その負側の出力端子が電源電圧にリセットされる。これにより、差動増幅回路２００の正側の入力端子電圧は、正側のオートゼロ電圧Ｖａｚｐからグラウンド電圧方向に下降し、その負側の入力端子電圧は、負側のオートゼロ電圧Ｖａｚｍから電源電圧方向に上昇する。

その後、差動増幅回路２００の正側の入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに向けて上昇し、その負側の入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに向けて下降する。その正側の入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達すると、正側の第１インバータＩＮＶ１ｐが反転する。その後、正側のオートゼロスイッチＭｓａｚｐがオフすると、差動増幅回路２００の正側の出力端子への充電が停止する。一方、差動増幅回路２００の負側の入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達すると、負側の第１インバータＩＮＶ１ｍが反転する。その後、負側のオートゼロスイッチＭｓａｚｍがオフすると、差動増幅回路２００の負側の出力端子への充電が停止する。上記式３、式４は、この状態における、すべての容量に蓄積されている電荷を示している。

オートゼロ状態とコンパレータＣＰの入力端子電圧がオートゼロ電圧に到達した状態とにおいて電荷保存則が成り立つので、上記式１〜式４により、差動増幅回路２００の出力電圧（Ｖｏｕｐ−Ｖｏｕｔｍ）は、下記式５により定義される。
Ｖｏｕｐ−Ｖｏｕｔｍ＝Ｃｓ／Ｃｆ＊｛１６＊（Ｖｉｎｐ−Ｖｉｎｍ）＋ＶＲＴ＊（１５−２ｎ）＋ＶＲＢ＊（２ｎ−１５）＋（Ｖｘｐ−Ｖｘｍ）｝＋Ｃｅｘｐ／Ｃｆ＊（Ｖｅｘｐ１−Ｖｅｘｐ２）−Ｃｅｘｍ／Ｃｆ＊（Ｖｅｘｍ１−Ｖｅｘｍ２） ・・・（式５）

以上の処理により、スイッチトキャパシタ回路３００は、入力アナログ信号Ｖｉｎと、リファレンス電圧Ｖｒｅｆとの差分を増幅することができる。すなわち、増幅期間に、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に、所定の固定電圧（たとえば、グラウンド電圧）ではなく、リファレンス電圧Ｖｒｅｆを印加することにより、そのリファレンス電圧Ｖｒｅｆを入力アナログ信号Ｖｉｎから減算することができる。

その際、正側の第１追加調整電圧Ｖｅｘｐ１、正側の第２追加調整電圧Ｖｅｘｐ２、負側の第１追加調整電圧Ｖｅｘｍ１および負側の第２追加調整電圧Ｖｅｘｍ２の４種類の電圧を使用して、差動増幅回路２００の差動出力電圧に、そのオフセット成分を補償するための電圧を加えることができる。これら４種類の電圧の少なくとも一つの電圧値を調整することにより、そのオフセット成分を補償するための電圧を生成することができる。また、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍの少なくとも一方の容量値を調整することによっても、そのオフセット成分を補償するための電圧を生成することができる。

また、正側の調整電圧Ｖｘｐおよび負側の調整電圧Ｖｘｍを使用して、差動増幅回路２００の差動出力電圧に、そのコモンモード電圧のずれを補償するための電圧を加えることができる。なお、正側の調整電圧Ｖｘｐ、負側の調整電圧Ｖｘｍ、正側の第１追加調整電圧Ｖｅｘｐ１、正側の第２追加調整電圧Ｖｅｘｐ２、負側の第１追加調整電圧Ｖｅｘｍ１および負側の第２追加調整電圧Ｖｅｘｍ２の６種類の電圧の任意の組み合わせにより、上記オフセット成分を補償するための電圧および／または上記コモンモード電圧のずれを補償するための電圧を生成することができる。したがって、それら６種類の電圧を使用して、上記オフセット成分と上記コモンモードのずれを同時に補償することもできる。

図６は、実施の形態１に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍに、負側の入力アナログ信号Ｖｉｎｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の調整容量Ｃｘｐに正側の調整電圧Ｖｘｐが入力され、負側の調整容量Ｃｘｍに負側の調整電圧Ｖｘｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第２追加調整電圧Ｖｅｘｐ２が入力され、負側の追加調整容量Ｃｅｘｍに負側の第２追加調整電圧Ｖｅｘｍ２が入力される。

図７は、実施の形態１に係るスイッチトキャパシタ回路３００に含まれる容量の、半導体集積装置内の配置例を示す図である。ここでは、バイナリコードで３ビットをデジタルアナログ変換する容量アレイ回路１００の例を示している。上述したように、バイナリコードで３ビットをデジタルアナログ変換するには、シングル構成で、７個の入力容量Ｃｓが必要である。一般的に、容量の配置設計は２の乗数単位で行われる。したがって、８個の容量が配置される。その８個の容量をそれぞれ一定の間隔を空けて一列に並べて配置し、そのうちの７個を入力容量Ｃｓとして使用し、残りの１個を調整容量Ｃｘとして使用する。ここでは、その８個の容量のうちの、最も外側の容量を調整容量Ｃｘとして使用している。

また、実施の形態１に係るスイッチトキャパシタ回路３００では、シングル構成で増幅率が４倍の場合、２個の帰還容量Ｃｆが必要である。その２個の帰還容量Ｃｆを、一列に並べて配置されている７個の入力容量Ｃｓおよび１個の調整容量Ｃｘと、平行な列上の任意の位置に配置する。ここでは、２個の帰還容量Ｃｆは、上記８個の容量のうちの最も内側の２個の容量の側に、それらの容量と所定の間隔を空けて配置する。なお、入力容量Ｃｓおよび調整容量Ｃｘの合計サイズと帰還容量Ｃｆの合計サイズとの比が、上記スイッチトキャパシタ回路３００の増幅率を決定している。

半導体集積回路内に配置される複数の容量は、その特性バラツキを抑えるために、できるだけサイズおよび環境条件を一致させる必要がある。精度への影響が大きい、７個の入力容量Ｃｓおよび１個の調整容量Ｃｘのそれぞれの周囲に、できるだけ同じサイズの容量が配置されることが好ましい。そこで、７個の入力容量Ｃｓおよび１個の調整容量Ｃｘの左右および下に同じサイズの容量を配置する。７個の入力容量Ｃｓおよび１個の調整容量Ｃｘの下に、２個の帰還容量Ｃｆまたは６個のダミー容量Ｃｄを配置する。さらに、それらの容量の外側に、２個のダミー容量Ｃｄを配置する。これらすべての容量は同じサイズとする。

以上により、すべての入力容量Ｃｓ、調整容量Ｃｘおよび帰還容量Ｃｆのそれぞれが、周囲の容量から受ける影響を統一することができる。これにより、容量アレイ回路１００によるデジタルアナログ変換の精度を向上させることができる。

ここで、複数のダミー容量Ｃｄの少なくとも一つを、上記追加調整容量Ｃｅｘに使用することができる。当該追加調整容量Ｃｅｘは、デジタルアナログ変換に使用されないため、比較的精度が要求されない。そこで、複数の入力容量Ｃｄのうち、いずれの位置に配置されたものを、当該追加調整容量Ｃｅｘに使用してもよい。

以上説明したように実施の形態１によれば、容量アレイ回路１００内に調整容量Ｃｘおよび追加調整容量Ｃｅｘを設けたことにより、スイッチトキャパシタ回路３００のオフセット電圧およびコモンモード電圧のずれの両方を、一つの容量アレイ回路で補償することができる。また、それら以外の要請にもとづいて、スイッチトキャパシタ回路３００の出力電圧に何らかの調整成分を加えることも可能である。また、上記ダミー容量Ｃｄを用いて上記追加調整容量Ｃｅｘを構成することにより、上記追加調整容量Ｃｅｘを追加することによる容量アレイ回路１００の面積増大を抑制することができる。

図８は、実施の形態１の変形例に係る容量アレイ回路１００を搭載したスイッチトキャパシタ回路３００の構成図である。変形例に係る容量アレイ回路１００は、図１に示した容量アレイ回路１００と比較し、追加調整容量Ｃｅｘがさらに追加された回路である。

変形例に係る、正側の容量アレイ部は、複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐ、正側の第１追加調整容量Ｃｅｘ１ｐおよび正側の第２追加調整容量Ｃｅｘ２ｐを含む。複数の正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐ、正側の第１追加調整容量Ｃｅｘ１ｐおよび正側の第２追加調整容量Ｃｅｘ２ｐのそれぞれの出力端子が一つに結合されている。

負側の容量アレイ部は、複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、負側の調整容量Ｃｘｍ、負側の第１追加調整容量Ｃｅｘ１ｍおよび負側の第２追加調整容量Ｃｅｘ２ｍを含む。複数の負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、負側の調整容量Ｃｘｍ、負側の第１追加調整容量Ｃｅｘ１ｍおよび負側の第２追加調整容量Ｃｅｘ２ｍのそれぞれの出力端子が一つに結合されている。

なお、正側の第２追加調整容量Ｃｅｘ２ｐおよび負側の第２追加調整容量Ｃｅｘ２ｍのそれぞれの入力側の構成は、正側の第１追加調整容量Ｃｅｘ１ｐおよび負側の第１追加調整容量Ｃｅｘ１ｍと同様の構成であるため、その説明を省略する。

ここでは、図１に示した正側、負側それぞれの容量アレイ部に、追加調整容量Ｃｅｘを一つ追加する例を示しているが、複数追加してもよい。また、第１追加調整容量Ｃｅｘ１の容量値と、第２追加調整容量Ｃｅｘ２の容量値が異なっていてもよい。たとえば、後者は前者の２倍であってもよい。

第１追加調整容量Ｃｅｘ１および第２追加調整容量Ｃｅｘ２の、両方を無効化する第１モード、第１追加調整容量Ｃｅｘ１のみを有効化する第２モード、第２追加調整容量Ｃｅｘ２のみを有効化する第３モード、およびそれらの両方を有効化する第４モードの、４種類のモードが設定可能である。

以上説明したように本変形例によれば、追加調整容量Ｃｅｘの数を増やすことにより、よりきめ細かな処理が可能である。また、オフセット電圧やコモンモード電圧のずれを補償する際、複数の追加調整容量Ｃｅｘのうち使用する数を選択することにより、デジタル的に補償値を設定する処理も可能となる。

なお、上述した実施の形態１では、差動増幅回路２００にコンパレータ型増幅回路を採用した例を説明したが、それに限るものではなく、一般的な仮想接地するタイプの増幅回路を採用してもよい。

つぎに、実施の形態２について説明する。実施の形態２では、コンパレータ型増幅回路の遅延に起因するオフセット成分を補償する手法に焦点を当てる。

図９は、コンパレータ型増幅回路の出力電圧の一例を示す図である。図９（ａ）は、正側のコンパレータ型増幅回路の出力電圧Ｖｏｕｔｐの一例を示し、図９（ｂ）は、負側のコンパレータ型増幅回路の出力電圧Ｖｏｕｔｍの一例を示す。

図９（ａ）および図９（ｂ）における理想値は、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍにおいて遅延が発生せず、それらが理想的な特性を持つ場合における、正側の出力電圧Ｖｏｕｔｐおよび負側の出力電圧Ｖｏｕｔｍの値を示す。

図９（ａ）において、正側のコンパレータＣＰｐが遅延すると、図２における正側の充電スイッチＭｓｃｐがオンしている期間が長くなり、正側の出力端子に電荷を充電しすぎることになる。正側のコンパレータＣＰｐにおいて遅延時間Ｔｄｐが発生すると、正側の充電スイッチＭｓｃｐをオフする時間が、その遅延時間Ｔｄｐの分、延びてしまう。それにより、正側の出力電圧Ｖｏｕｔｐにオフセット電圧Ｖｏｆｓｐが加わってしまう。

一方、図９（ｂ）において、負側のコンパレータＣＰｍが遅延すると、図２における負側の充電スイッチＭｓｃｍがオンしている期間が長くなり、負側の出力端子に電荷を充電しすぎることになる。負側のコンパレータＣＰｍにおいて遅延時間Ｔｄｍが発生すると、負側の充電スイッチＭｓｃｍをオフする時間が、その遅延時間Ｔｄｍの分、延びてしまう。それにより、負側の出力電圧Ｖｏｕｔｍにオフセット電圧Ｖｏｆｓｍが加わってしまう。

このように、コンパレータＣＰの遅延時間に比例して、出力電圧Ｖｏｕｔに含まれるオフセット電圧Ｖｏｆｓが増大する。コンパレータＣＰの遅延時間は、主に、プロセス、電源電圧、温度により変化する。より具体的には、プロセスが遅いほど、電源電圧が低いほど、または温度が高いほど、コンパレータＣＰの遅延時間が大きくなる。反対に、プロセスが早いほど、電源電圧が高いほど、または温度が低いほど、コンパレータＣＰの遅延時間が小さくなる。

図１０は、実施の形態２に係るスイッチトキャパシタ回路３００の構成図である。実施の形態２に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００と基本構成は同じである。以下、相違する構成について説明する。

正側の追加調整容量Ｃｅｘｐは、正側のコンパレータＣＰｐの遅延に起因するオフセット成分を補償するための電荷を蓄える。負側の追加調整容量Ｃｅｘｍは、負側のコンパレータＣＰｍの遅延に起因するオフセット成分を補償するための電荷を蓄える。

実施の形態２に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００の構成要素に加えて、正側の定電流源ＣＩＳｐ、正側の定電流源スイッチＭｓｉｐ、負側の定電流源ＣＩＳｍ、負側の定電流源スイッチＭｓｉｍ、および遅延量検出回路２５０を備える。

正側の定電流源ＣＩＳｐは、正側の追加調整容量Ｃｅｘｐの入力端子に、正側の第２追加調整電圧スイッチＳＷｅｘｐ２を介して接続され、当該入力端子から定電流を引き抜く。負側の定電流源ＣＩＳｍは、負側の追加調整容量Ｃｅｘｍの入力端子に、負側の第２追加調整電圧スイッチＳＷｅｘｍ２を介して接続され、当該入力端子に定電流を吐き出す。

正側の定電流源スイッチＭｓｉｐは、第２固定電圧源（ここでは、グラウンド電圧）と正側の定電流源ＣＩＳｐとの間に設けられる。負側の定電流源スイッチＭｓｉｍは、第１固定電圧源（ここでは、電源電圧）と負側の定電流源ＣＩＳｍとの間に設けられる。

正側の定電流源スイッチＭｓｉｐは、Ｎチャンネルトランジスタで構成される。当該Ｎチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここではグラウンド電圧）に接続され、そのドレイン端子が正側の定電流源ＣＩＳｐに接続され、そのゲート端子が遅延量検出回路２５０の出力信号（ここでは、後述するＦ信号）を受ける。

負側の定電流源スイッチＭｓｉｍは、Ｐチャンネルトランジスタで構成される。当該Ｐチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が負側の定電流源ＣＩＳｍに接続され、そのゲート端子が遅延量検出回路２５０の出力信号（ここでは、後述する反転Ｆ信号）を受ける。

遅延量検出回路２５０は、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延時間を推測するためのダミー遅延回路５１（図１１参照）を含む。遅延量検出回路２５０は、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの近傍に配置される。

ダミー遅延回路５１は、当該インバータ部に含まれるインバータと同じインバータを備えていてもよいし、当該インバータ部と遅延特性が同一関係または比例関係にある別の遅延回路を備えていてもよい。上述したように、コンパレータＣＰの遅延特性は、主に、プロセス、電源電圧および温度により変化する。ダミー遅延回路５１を当該コンパレータＣＰの近傍に設置することにより、当該コンパレータＣＰの遅延特性を動的に推測することができる。

遅延量検出回路２５０は、ダミー遅延回路５１により推測されたコンパレータＣＰの遅延時間にもとづいて、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオンする時間を決定する。このオンオフ制御の詳細は後述する。なお、遅延量検出回路２５０は正側と負側に独立に二つ設けられてもよい。

図１１は、遅延量検出回路２５０の内部構成の一例を示す図である。遅延量検出回路２５０は、ダミー遅延回路５１、インバータ５２、ＮＡＮＤゲート５３およびインバータ５４を含む。ダミー遅延回路５１およびＮＡＮＤゲート５３は、Ｄ信号を並列に受ける。ダミー遅延回路５１は、入力されたＤ信号を遅延させて、インバータ５２に出力する。インバータ５２は、ダミー遅延回路５１から入力された信号を反転させたＥ信号をＮＡＮＤゲート５３に出力する。

ＮＡＮＤゲート５３は、上記Ｄ信号および上記Ｅ信号の否定論理積信号をインバータ５４に出力する。インバータ５４は、ＮＡＮＤゲート５３から入力された信号を反転させてたＦ信号を出力する。

図１２は、Ｄ信号、Ｅ信号およびＦ信号の一例を示す図である。Ｄ信号は、デューティ比が１／２のクロック信号である。このクロック信号の半周期の長さは、コンパレータＣＰの増幅期間の長さに対応する。Ｅ信号は、ダミー遅延回路５１により遅延されたＤ信号を反転させた信号である。Ｆ信号は、ダミー遅延回路５１による遅延量に対応した期間を有意な信号（ここでは、ハイレベル信号）として抽出した信号である。

図１３は、実施の形態２に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。図１３のタイミングチャートは、図６のタイミングチャートと異なり、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間に、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍのそれぞれに、正側の第１追加調整電圧Ｖｅｘｐ１および負側の第１追加調整電圧Ｖｅｘｍ１が入力されない。

その代わり、正側の定電流源ＣＩＳｐにより充電された、正側の追加調整容量Ｃｅｘｐの入力端子電圧、および負側の定電流源ＣＩＳｍにより充電された、負側の追加調整容量Ｃｅｘｍの入力端子電圧がそれぞれ入力される。なお、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍについては、実施の形態２では注目しないため無視して考える。

正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）に、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に、負側の入力アナログ信号Ｖｉｎｍが入力される。また、当該オートゼロ期間の途中まで、より具体的にはＦ信号が有意（ここでは、ハイレベル）になるまで、正側の第１追加調整電圧スイッチＳＷｅｘｐ１および負側の第１追加調整電圧スイッチＳＷｅｘｍ１はオンに、正側の第２追加調整電圧スイッチＳＷｅｘｐ２および負側の第２追加調整電圧スイッチＳＷｅｘｍ２はオフに制御される。したがって、当該オートゼロ期間の途中まで、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。

ここで、正側の第１追加調整電圧Ｖｅｘｐ１は、正側の定電流源ＣＩＳｐが飽和領域で動作しやすいよう、高電圧（たとえば、電源電圧）に設定することが好ましい。また、負側の第１追加調整電圧Ｖｅｘｍ１は、負側の定電流源ＣＩＳｍが飽和領域で動作しやすいよう、低電圧（たとえば、グラウンド電圧）に設定することが好ましい。

当該オートゼロ期間の途中でＦ信号が有意になると、正側の第１追加調整電圧スイッチＳＷｅｘｐ１および負側の第１追加調整電圧スイッチＳＷｅｘｍ１はオフに、正側の第２追加調整電圧スイッチＳＷｅｘｐ２および負側の第２追加調整電圧スイッチＳＷｅｘｍ２はオンに制御される。このように、正側の第１追加調整電圧スイッチＳＷｅｘｐ１、負側の第１追加調整電圧スイッチＳＷｅｘｍ１、正側の第２追加調整電圧スイッチＳＷｅｘｐ２および負側の第２追加調整電圧スイッチＳＷｅｘｍ２は、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）を制御する第１クロック信号ＣＬＫ（Ｃｓ）と異なる第２クロック信号ＣＬＫ（Ｃｅｐ）で制御される。第２クロック信号ＣＬＫ（Ｃｅｐ）は、第１クロック信号ＣＬＫ（Ｃｓ）の立ち上がりエッジからＦ信号の立ち上がりエッジまで有意（ここではハイレベル）となり、それ以外の期間、非有意（ここではローレベル）となる信号である。

Ｆ信号が有意（ここではハイレベル）に遷移してから、非有意（ここでは、ローレベル）に遷移するまでの期間、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオンする。Ｆ信号が非有意（ここでは、ローレベル）に遷移すると、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオフする。

これにより、正側の追加調整容量Ｃｅｘｐの入力端子、および負側の追加調整容量Ｃｅｘｍの入力端子を、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延に起因して発生するオフセット成分に対応する電圧に設定することができる。Ｆ信号が非有意（ここでは、ローレベル）に遷移してから上記オートゼロ期間の終了時点まで、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍには、何も入力されない。図１３において、斜線で囲われている期間が、正側の追加調整容量Ｃｅｘｐの入力端子および負側の追加調整容量Ｃｅｘｍの入力端子に、正側の定電流源ＣＩＳｐおよび負側の定電流源ＣＩＳｍにより電荷が充電されている期間を示している。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍには、正側の第１追加調整電圧Ｖｅｘｐ１および負側の第１追加調整電圧Ｖｅｘｍ１がそれぞれ入力される。

以上の処理を整理して記載すると、コンパレータＣＰのオートゼロ期間に、入力容量Ｃｓの入力端子に入力アナログ信号Ｖｉｎが入力され、かつ追加調整容量Ｃｅｘの入力端子に第１追加調整電圧Ｖｅｘ１と定電流源ＣＩＳから供給される電流にもとづく電圧とが順に入力される。コンパレータＣＰの増幅期間に、入力容量Ｃｓの入力端子にリファレンス電圧Ｖｒｅｆが入力され、かつ追加調整容量Ｃｅｘの入力端子に第１追加調整電圧Ｖｅｘ１が入力される。コンパレータＣＰのオートゼロ期間の一部の期間（Ｆ信号が有意な期間）に、定電流源スイッチＭｓｉがコンパレータＣＰの遅延に対応する時間、オンすることにより、定電流源ＣＩＳから追加調整容量Ｃｅｘの入力端子に電流が供給される。

なお、第１追加調整電圧Ｖｅｘ１、定電流源ＣＩＳを構成するトランジスタのサイズ、および追加調整容量Ｃｅｘの容量値のうち、少なくとも一つを調整することにより、追加調整容量Ｃｅｘに生成されるオフセット成分を、コンパレータＣＰの遅延に起因して発生するオフセット成分と一致させることができる。

以下、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）が１５個、正側の調整容量Ｃｘｐが１個、正側の追加調整容量Ｃｅｘｐが１個、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）が１５個、負側の調整容量Ｃｘｍが１個、および負側の追加調整容量Ｃｅｘｍが１個の場合を例に、より具体的に説明する。以下の説明では、これらの容量の容量値はすべて等しいことを前提とする。実際には、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍの容量値は、他の容量の容量値と異なっていてもよい。

オートゼロ状態の終了時点（サンプリング時）において、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも含む、すべての容量に蓄積されている電荷Ｑは下記式６、式７により定義される。式６は正側の電荷Ｑｐを示し、式７は負側の電荷Ｑｍを示す。

なお、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）、正側の調整容量Ｃｘｐ、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）、および負側の調整容量Ｃｘｍは、すべて容量値が同じであるため、数式を簡略する趣旨から、それらすべての容量の容量値をＣｓと表記する。また、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも、容量値が同じであるため、数式を簡略する趣旨から、それら容量の容量値をＣｆと表記する。

Ｑｐ＝Ｃｓ＊１６＊（Ｖｉｎｐ−Ｖａｚｐ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ１−Ｉｐ＊Ｔｐ−Ｖａｚｐ） ・・・（式６）
Ｑｍ＝Ｃｓ＊１６＊（Ｖｉｎｍ−Ｖａｚｍ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ１＋Ｉｍ＊Ｔｍ−Ｖａｚｍ） ・・・（式７）
Ｉｐは、正側の定電流源ＣＩＳｐに流れる電流を示し、Ｔｐは、正側の定電流源スイッチＭｓｉｐがオンしている時間を示す。
Ｉｍは、負側の定電流源ＣＩＳｍに流れる電流を示し、Ｔｍは、負側の定電流源スイッチＭｓｉｍがオンしている時間を示す。

つぎに、増幅状態において、正側のコンパレータＣＰｐの入力端子電圧が正側のオートゼロ電圧Ｖａｚｐに到達した時点の、正側のすべての容量に蓄積されている電荷Ｑｐは下記式８により定義され、負側のコンパレータＣＰｍの入力端子電圧が負側のオートゼロ電圧Ｖａｚｍに到達した時点の、負側のすべての容量に蓄積されている電荷Ｑｍは下記式９により定義される。
Ｑｐ＝Ｃｓ＊｛ｎ＊ＶＲＴ＋（１５−ｎ）＊ＶＲＢ＋Ｖｘｐ−１６＊Ｖａｚｐ｝＋Ｃｆ＊（Ｖｏｕｔｐ−Ｖａｚｐ）＋Ｃｅｘｐ＊（Ｖｅｘｐ１−Ｖａｚｐ） ・・・（式８）
Ｑｍ＝Ｃｓ＊｛ｎ＊ＶＲＢ＋（１５−ｎ）＊ＶＲＴ＋Ｖｘｍ−１６＊Ｖａｚｍ｝＋Ｃｆ＊（Ｖｏｕｔｍ−Ｖａｚｍ）＋Ｃｅｘｍ＊（Ｖｅｘｍ１−Ｖａｚｍ） ・・・（式９）
ｎは、正側の入力容量Ｃｓｐにおいて、高電位側基準電圧ＶＲＴが入力される入力容量Ｃｓｐの数を示す。

オートゼロ状態とコンパレータＣＰの入力端子電圧がオートゼロ電圧Ｖａｚに到達した状態とにおいて電荷保存則が成り立つので、上記式６〜式９により、差動増幅回路２００の出力電圧（Ｖｏｕｐ−Ｖｏｕｔｍ）は、下記式１０により定義される。
Ｖｏｕｐ−Ｖｏｕｔｍ＝４＊｛（Ｖｉｎｐ−Ｖｉｎｍ）−（２ｎ−１５）／８＊（ＶＲＴ−ＶＲＢ）＋（Ｖｘｐ−Ｖｘｍ）／１６｝−Ｃｅｘｐ＊Ｉｐ＊Ｔｐ＋Ｃｅｘｍ＊Ｉｍ＊Ｔｍ ・・・（式１０）

以上説明したように実施の形態２によれば、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。また、ダミー遅延回路を用いることにより、プロセス、電源電圧および温度など、環境条件によって動的に変化するオフセット成分を、適応的に補償することができる。

図１４は、実施の形態２の変形例１に係るスイッチトキャパシタ回路３００の構成図である。実施の形態２の変形例１に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００と基本構成は同じである。以下、相違する構成について説明する。なお、図１４では、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍは描いていないが、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍを設けてもよいし、設けなくてもよい。

実施の形態２の変形例１に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００の構成要素に加えて、正側の定電流源ＣＩＳｐ、正側の定電流源スイッチＭｓｉｐ、正側のボルテージフォロワＶＦｐ、正側の保持容量Ｃｘ２ｐ、正側の第２調整電圧スイッチＳＷａｘ２ｐ、負側の定電流源ＣＩＳｍ、負側の定電流源スイッチＭｓｉｍ、負側のボルテージフォロワＶＦｍ、負側の保持容量Ｃｘ２ｍ、負側の第２調整電圧スイッチＳＷａｘ２ｍ、および遅延量検出回路２５０を備える。

正側の定電流源ＣＩＳｐの一端は、正側の定電流源スイッチＭｓｉｐを介して第１固定電圧源（ここでは、電源電圧）に接続され、正側の定電流源ＣＩＳｐの他端は、正側のボルテージフォロワＶＦｐの入力端子および正側の保持容量Ｃｘ２ｐの一端に接続される。正側のボルテージフォロワＶＦｐの出力端子は、正側の調整電圧スイッチＳＷａｘｐを介して正側の調整容量Ｃｘｐに接続される。正側の保持容量Ｃｘ２ｐの他端は、第２固定電圧源（ここでは、グラウンド電圧）に接続される。正側の第２調整電圧スイッチＳＷａｘ２ｐの一端は、正側の調整電圧Ｖｅｘｐを受け、正側の第２調整電圧スイッチＳＷａｘ２ｐの他端は、正側のボルテージフォロワＶＦｐの入力端子および正側の保持容量Ｃｘ２ｐの一端に接続される。

負側の定電流源ＣＩＳｍの一端は、負側の定電流源スイッチＭｓｉｍを介して第２固定電圧源（ここでは、グラウンド電圧）に接続され、負側の定電流源ＣＩＳｍの他端は、負側のボルテージフォロワＶＦｍの入力端子および負側の保持容量Ｃｘ２ｍの一端に接続される。負側のボルテージフォロワＶＦｍの出力端子は、負側の調整電圧スイッチＳＷａｘｍを介して正側の調整容量Ｃｘｍに接続される。負側の保持容量Ｃｘ２ｍの他端は、第２固定電圧源（ここでは、グラウンド電圧）に接続される。負側の第２調整電圧スイッチＳＷａｘ２ｍの一端は、負側の調整電圧Ｖｅｘｍを受け、負側の第２調整電圧スイッチＳＷａｘ２ｍの他端は、負側のボルテージフォロワＶＦｍの入力端子および負側の保持容量Ｃｘ２ｍの一端に接続される。

正側の定電流源スイッチＭｓｉｐは、Ｐチャンネルトランジスタで構成され、そのゲート端子で遅延量検出回路２５０の出力信号（ここでは、後述する反転Ｆ信号）を受ける。負側の定電流源スイッチＭｓｉｍは、Ｎチャンネルトランジスタで構成され、そのゲート端子で遅延量検出回路２５０の出力信号（ここでは、後述するＦ信号）を受ける。

図１５は、実施の形態２の変形例１に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および正側の調整容量Ｃｘｐに、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）および負側の調整容量Ｃｘｍに、負側の入力アナログ信号Ｖｉｎｍが入力される。

また、当該オートゼロ期間の途中（たとえば、オートゼロ期間の半分）まで、正側の第２調整電圧スイッチＳＷａｘ２ｐおよび負側の第２調整電圧スイッチＳＷａｘ２ｍはオンに、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍはオフに制御される。したがって、当該オートゼロ期間の途中まで、正側の保持容量Ｃｘ２ｐに正側の調整電圧Ｖｅｘｐが入力され、負側の保持容量Ｃｘ２ｍに負側の調整電圧Ｖｅｘｍが入力される。

当該オートゼロ期間の途中で、正側の第２調整電圧スイッチＳＷａｘ２ｐおよび負側の第２調整電圧スイッチＳＷａｘ２ｍはオフに、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍはオンに制御される。正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍは、Ｆ信号が有意（ここではハイレベル）な期間、オンする。Ｆ信号が非有意（ここでは、ローレベル）に遷移すると、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍはオフする。正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオンの期間、正側の保持容量Ｃｘ２ｐおよび負側の保持容量Ｃｘ２ｍに、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延に起因して発生するオフセット成分に対応する電流が、それぞれ入力される。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍに、正側のボルテージフォロワＶＦｐの出力電圧および負側のボルテージフォロワＶＦｍの出力電圧がそれぞれ入力される。

なお、Ｆ信号が非有意（ここでは、ローレベル）に遷移してから、当該増幅期間が終了するまでの期間、正側の保持容量Ｃｘ２ｐおよび負側の保持容量Ｃｘ２ｍには何も入力されない。すなわち、正側の第２調整電圧スイッチＳＷａｘ２ｐ、負側の第２調整電圧スイッチＳＷａｘ２ｍ、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍは、すべてオフに制御される。

変形例２では、オートゼロ状態の終了時点（サンプリング時）において、正側の帰還容量Ｃｆｐおよび負側の帰還容量Ｃｆｐも含む、すべての容量に蓄積されている電荷Ｑは下記式１１、式１２により定義される。式１１は正側の電荷Ｑｐを示し、式１２は負側の電荷Ｑｍを示す。

Ｑｐ＝Ｃｓ＊１６＊（Ｖｉｎｐ−Ｖａｚｐ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｐ）＋Ｃｘ２ｐ＊（Ｖｅｘｐ−Ｉｐ＊Ｔｐ−Ｖａｚｐ） ・・・（式１１）
Ｑｍ＝Ｃｓ＊１６＊（Ｖｉｎｍ−Ｖａｚｍ）＋Ｃｆ＊（ＶＲＢ２−Ｖａｚｍ）＋Ｃｘ２ｍ＊（Ｖｅｘｍ−Ｉｍ＊Ｔｍ−Ｖａｚｍ） ・・・（式１２）
Ｉｐは、正側の定電流源ＣＩＳｐに流れる電流を示し、Ｔｐは、正側の定電流源スイッチＭｓｉｐがオンしている時間を示す。
Ｉｍは、負側の定電流源ＣＩＳｍに流れる電流を示し、Ｔｍは、負側の定電流源スイッチＭｓｉｍがオンしている時間を示す。

以上説明したように実施の形態２の変形例１によっても、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。また、ダミー遅延回路を用いることにより、プロセス、電源電圧および温度など、環境条件によって動的に変化するオフセット成分を、適応的に補償することができる。

また、正側の調整電圧Ｖｅｘｐ、負側の調整電圧Ｖｅｘｍ、正側の定電流源ＣＩＳｐに流れる電流、負側の定電流源ＣＩＳｍに流れる電流、正側の定電流源スイッチＭｓｉｐのオン時間および負側の定電流源スイッチＭｓｉｍのオン時間を調整することにより、当該スイッチトキャパシタ回路３００の出力電圧の差動オフセットを調整することができる。

なお、変形例２に係る正側のボルテージフォロワＶＦｐおよび負側のボルテージフォロワＶＦｍを、図１０に示したスイッチトキャパシタ回路３００の正側の定電流源ＣＩＳｐと、正側の第２追加調整電圧スイッチＳＷｅｘｐ２との間、および負側の定電流源ＣＩＳｍと、負側の第２追加調整電圧スイッチＳＷｅｘｍ２との間にそれぞれ挿入してもよい。後述する図２３に示すスイッチトキャパシタ回路３００についても同様である。

図１６は、実施の形態３に係るスイッチトキャパシタ回路３００に含まれる、差動増幅回路２００の内部構成の一例を示す図である。図１６に示す差動増幅回路２００の内部構成回路は、図２に示した差動増幅回路２００の内部構成回路に、正側の追加定電流源Ｍｉｓｐ２、正側の放電スイッチＭｓｄｐ、負側の追加定電流源Ｍｉｓｍ２および負側の放電スイッチＭｓｄｍが追加された構成である。なお、図面を簡略化する趣旨から、正側の中間基準電位スイッチＳＷｍｐ、負側の中間基準電位スイッチＳＷｍｍ、正側のリセットスイッチＭｓｒｐおよび負側のリセットスイッチＭｓｒｍは省略して描いている。

正側の追加定電流源Ｍｉｓｐ２および正側の放電スイッチＭｓｄｐは、それぞれＮチャンネルトランジスタで構成される。正側の追加定電流源Ｍｉｓｐ２を構成するＮチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここではグラウンド電圧）に接続され、そのドレイン端子が正側の放電スイッチＭｓｄｐに接続され、そのゲート端子に上記第２バイアス電圧Ｖｂ２が印加される。

正側の放電スイッチＭｓｄｐを構成するＮチャンネルトランジスタは、そのソース端子が正側の追加定電流源Ｍｉｓｐ２に接続され、そのドレイン端子が差動増幅回路２００の正側の出力端子に接続され、そのゲート端子が遅延量検出回路２５０の出力端子に接続され、上述したＦ信号を受ける。

負側の追加定電流源Ｍｉｓｍ２および負側の放電スイッチＭｓｄｍは、それぞれＰチャンネルトランジスタで構成される。負側の追加定電流源Ｍｉｓｍ２を構成するＰチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が負側の放電スイッチＭｓｄｍに接続され、そのゲート端子に上記第１バイアス電圧Ｖｂ１が印加される。

負側の放電スイッチＭｓｄｍを構成するＰチャンネルトランジスタは、そのソース端子が負側の追加定電流源Ｍｉｓｍ２に接続され、そのドレイン端子が差動増幅回路２００の負側の出力端子に接続され、そのゲート端子が遅延量検出回路２５０の出力端子に接続され、上述した反転Ｆ信号を受ける。

正側の放電スイッチＭｓｄｐは、正側の充電スイッチＭｓｃｐがオンからオフに遷移した後、上記Ｆ信号がハイレベルの期間、オンする。正側の放電スイッチＭｓｄｐがオンすることにより、差動増幅回路２００の正側の出力端子に充電されすぎた電荷を放電することができる。負側の放電スイッチＭｓｄｍは、負側の充電スイッチＭｓｃｍがオンからオフに遷移した後、上記反転Ｆ信号がローレベルな期間、オンする。負側の放電スイッチＭｓｄｍがオンすることにより、差動増幅回路２００の負側の出力端子に充電されすぎた電荷を放電することができる。

図１７は、実施の形態３に係る差動増幅回路２００の出力電圧の一例を示す図である。図１７（ａ）は、差動増幅回路２００を構成する正側のコンパレータ型増幅回路の出力電圧Ｖｏｕｔｐの一例を示し、図１７（ｂ）は、負側のコンパレータ型増幅回路の出力電圧Ｖｏｕｔｍの一例を示す。

図１７（ａ）において、正側の充電期間Ｔ１ｐは正側の充電スイッチＭｓｃｐがオンしている期間を示し、正側の放電期間Ｔ２ｐは正側の放電スイッチＭｓｄｐがオンしている期間を示す。正側の過充電期間Ｔ３ｐは正側のコンパレータＣＰｐの遅延に起因する、理想値到達後の過充電期間を示す。この過充電期間により正側の出力電圧Ｖｏｕｔｐに正側のオフセット電圧Ｖｏｆｓｐが加わる。これに対して、正側の放電スイッチＭｓｄｐをオンすることにより、正側の追加定電流源Ｍｉｓｐ２を用いて正側の出力端子から電荷を放電することにより、当該正側のオフセット電圧Ｖｏｆｓｐを補償する。

なお、正側の放電期間Ｔ２ｐと正側の過充電期間Ｔ３ｐが同じであり、かつ正側の定電流源Ｍｉｓｐと正側の追加定電流源Ｍｉｓｐ２の電流値が同じであれば、当該正側のオフセット電圧Ｖｏｆｓｐを完全に補償することができる。また、正側のコンパレータＣＰｐの遅延時間と、正側の充電スイッチＭｓｃｐがオンする時間とを異なる設計にすることも可能である。たとえば、正側の定電流源Ｍｉｓｐの電流駆動能力を、正側の追加定電流源Ｍｉｓｐ２の電流駆動能力の半分に設定すれば、正側の充電スイッチＭｓｃｐがオンする時間は、正側のコンパレータＣＰｐの遅延時間の半分でよい。

図１７（ｂ）において、負側の充電期間Ｔ１ｍは負側の充電スイッチＭｓｃｍがオンしている期間を示し、負側の放電期間Ｔ２ｍは負側の放電スイッチＭｓｄｍがオンしている期間を示す。負側の過充電期間Ｔ３ｍは負側のコンパレータＣＰｍの遅延に起因して発生する、理想値到達後の過充電期間を示す。この過充電期間により負側の出力電圧Ｖｏｕｔｍに負側のオフセット電圧Ｖｏｆｓｍが加わる。これに対して、負側の放電スイッチＭｓｄｍをオンすることにより、負側の追加定電流源Ｍｉｓｐ２を用いて負側の出力端子から電荷を放電することにより、当該負側のオフセット電圧Ｖｏｆｓｍを補償する。

以上説明したように実施の形態３によれば、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。また、ダミー遅延回路を用いることにより、プロセス、電源電圧および温度など、環境条件によって動的に変化するオフセット成分を、適応的に補償することができる。

図１８は、実施の形態３の変形例に係るスイッチトキャパシタ回路３００に含まれる、差動増幅回路２００の内部構成の一例を示す図である。図１８に示す差動増幅回路２００の内部構成回路は、図１６に示した差動増幅回路２００の内部構成回路における、正側の定電流源Ｍｉｓｐと負側の追加定電流源Ｍｉｓｍ２が共有され、負側の定電流源Ｍｉｓｍと正側の追加定電流源Ｍｉｓｐ２が共有された構成である。

すなわち、正側の定電流源Ｍｉｓｐを構成するＰチャンネルトランジスタのドレイン端子は、正側の充電スイッチＭｓｃｐを構成するＰチャンネルトランジスタのソース端子および負側の放電スイッチＭｓｄｍを構成するＰチャンネルトランジスタのソース端子の両方に接続される。

また、負側の定電流源Ｍｉｓｍを構成するＮチャンネルトランジスタのドレイン端子は、負側の充電スイッチＭｓｃｍを構成するＮチャンネルトランジスタのソース端子および正側の放電スイッチＭｓｄｐを構成するＮチャンネルトランジスタのソース端子の両方に接続される。

以上説明したように実施の形態３の変形例によっても、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。また、ダミー遅延回路を用いることにより、プロセス、電源電圧および温度など、環境条件によって動的に変化するオフセット成分を、適応的に補償することができる。さらに、実施の形態３の基本例に示した差動増幅回路２００の内部構成回路と比較し、定電流源の数を削減することができ、回路規模を削減することができる。

つぎに、実施の形態１から実施の形態３のいずれかに係るスイッチトキャパシタ回路３００を、アナログデジタル変換器に適用する例を説明する。とくに、入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器に適用する例を説明する。そのようなアナログデジタル変換器の例として、パイプライン型アナログデジタル変換器５００ａとサイクリック型アナログデジタル変換器の例を挙げる。

図１９は、適用例１に係るパイプライン型アナログデジタル変換器５００ａの構成を示す図である。このパイプライン型アナログデジタル変換器５００ａは４つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０、第３ステージ３０および第４ステージ４０は、冗長１ビットを除き、２ビットずつ変換する。したがって、当該パイプライン型アナログデジタル変換器５００ａは合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。

第１ステージ１０は、第１サブＡＤ変換回路１２、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を備える。第１サブＡＤ変換回路１２および第１増幅回路１８は、実質的に同じタイミングで入力アナログ信号Ｖｉｎをサンプリングする。

第１サブＡＤ変換回路１２は、フラッシュ型で構成される。上述したようにその分解能は４ビットである。第１サブＡＤ変換回路１２は、サンプリングした信号のうち、上位４ビットに相当する成分をデジタル値に変換し、第１ＤＡ変換回路１４および図示しないデジタル信号処理部に出力する。第１ＤＡ変換回路１４は、サブＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。このアナログ信号は、第１サブＡＤ変換回路１２による変換対象とされたアナログ信号から除去すべき信号となる。

第１減算回路１６は、第１増幅回路１８によりサンプリングされた入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路１４により変換されたアナログ信号を減算する。第１増幅回路１８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、４倍に増幅する。その増幅された残差信号は、第２ステージ２０の変換対象となる。

第２ステージ２０は、第２サブＡＤ変換回路２２、第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を備える。第２サブＡＤ変換回路２２および第２増幅回路２８は、実質的に同じタイミングで、第１ステージ１０からの残差信号をサンプリングする。

第２サブＡＤ変換回路２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡＤ変換回路２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２ＤＡ変換回路２４および図示しない上記デジタル信号処理部に出力する。第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２の出力デジタル値をアナログ値に変換する。

第２減算回路２６は、第２増幅回路２８によりサンプリングされた第１ステージ１０からの残差信号から、第２ＤＡ変換回路２４により変換されたアナログ信号を減算する。第２増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、４倍に増幅する。

第３ステージ３０は、第３サブＡＤ変換回路３２、第３ＤＡ変換回路３４、第３減算回路３６および第３増幅回路３８を備える。第３ステージ３０は、上位から７ビット目および８ビット目に相当する成分をデジタル値に変換する。第３ステージ３０は第２ステージ２０と同じ構成であるため、説明を省略する。

第４ステージ４０は、第４サブＡＤ変換回路４２を備える。第４サブＡＤ変換回路４２は、第３ステージ３０から入力された残差信号をデジタル値に変換する。すなわち、上位から９ビット目および１０ビット目に相当する成分をデジタル値に変換する。

図示しない上記デジタル信号処理部は、全ステージ、すなわち第１ステージ１０、第２ステージ２０、第３ステージ３０および第４ステージ４０の出力デジタル値を受け、冗長ビットを分離して、１０ビットのデジタル値に組み立てる。また、各ステージから出力された温度計コードのデジタル値をバイナリコードのデジタル値に変換する。

ここで、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を組み合わせた回路ブロックは、実施の形態１から実施の形態３のいずれかに係るスイッチトキャパシタ回路３００により構成可能である。すなわち、第１ＤＡ変換回路１４および第１減算回路１６の機能を容量アレイ回路１００が担い、第１増幅回路１８の機能を差動増幅回路２００が担うことが可能である。なお、第２ＤＡ変換回路２４、第２減算回路２６および第２増幅回路２８を組み合わせた回路ブロック、ならびに第３ＤＡ変換回路３４、第３減算回路３６および第３増幅回路３８を組み合わせた回路ブロックについても、実施の形態１から実施の形態３のいずれかに係るスイッチトキャパシタ回路３００により構成可能である。

図２０は、図１９に示したパイプライン型アナログデジタル変換器５００ａの動作例を示すタイミングチャートである。第１サブＡＤ変換回路１２、第１増幅回路１８、第２サブＡＤ変換回路２２、第２増幅回路２８、第３サブＡＤ変換回路３２、第３増幅回路３８、および第４サブＡＤ変換回路４２は、それぞれ、オートゼロ期間の終了時点をサンプリングポイント（図２０では黒丸で描写）とする。

図２０のタイミングチャートでは、第１サブＡＤ変換回路１２および第１増幅回路１８は、クロック信号ＣＬＫの２周期に１回、入力アナログ信号Ｖｉｎをサンプリングする。クロック信号ＣＬＫの奇数周期のローレベル期間、第１サブＡＤ変換回路１２および第１増幅回路１８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、入力アナログ信号Ｖｉｎをサンプリングする。

続く、クロック信号ＣＬＫの奇数周期のハイレベル期間、第１サブＡＤ変換回路１２は、サンプリングした入力アナログ信号Ｖｉｎを所定ビット数（ここでは、４ビット）のデジタル値に変換する。第１増幅回路１８は、サンプリングした入力アナログ信号Ｖｉｎをそのまま保持する。

続く、クロック信号ＣＬＫの偶数周期のローレベル期間、第１ＤＡ変換回路１４は、第１サブＡＤ変換回路１２により変換されたデジタル値をアナログ信号に変換し、第１増幅回路１８は、サンプリングした入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路１４により変換されたデジタル値を減算増幅する。上述した、入力容量Ｃｓにリファレンス電圧Ｖｒｅｆが入力され、差動増幅回路２００が増幅している状態に対応する。

また、このクロック信号ＣＬＫの偶数周期のローレベル期間、第２サブＡＤ変換回路２２および第２増幅回路２８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第１増幅回路１８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの偶数周期のハイレベル期間、第２サブＡＤ変換回路２２は、サンプリングした第１増幅回路１８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。第２増幅回路２８は、サンプリングした第１増幅回路１８からのアナログ信号をそのまま保持する。

続く、クロック信号ＣＬＫの偶数周期のローレベル期間、第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２により変換されたデジタル値をアナログ信号に変換し、第２増幅回路２８は、サンプリングした第１増幅回路１８からのアナログ信号から、第２ＤＡ変換回路２４により変換されたデジタル値を減算増幅する。

また、このクロック信号ＣＬＫの偶数周期のローレベル期間、第３サブＡＤ変換回路３２および第３増幅回路３８は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第２増幅回路２８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの偶数周期のハイレベル期間、第３サブＡＤ変換回路３２は、サンプリングした第２増幅回路２８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。第３増幅回路３８は、サンプリングした第２増幅回路２８からのアナログ信号をそのまま保持する。

続く、クロック信号ＣＬＫの奇数周期のローレベル期間、第３ＤＡ変換回路３４は、第３サブＡＤ変換回路３２により変換されたデジタル値をアナログ信号に変換し、第３増幅回路３８は、サンプリングした第２増幅回路２８からのアナログ信号から、第３ＤＡ変換回路３４により変換されたデジタル値を減算増幅する。

また、このクロック信号ＣＬＫの奇数周期のローレベル期間、第４サブＡＤ変換回路４２は、オートゼロ状態であり、そのローレベルからハイレベルへの立ち上がりエッジタイミングで、第３増幅回路３８の出力アナログ信号をサンプリングする。

続く、クロック信号ＣＬＫの奇数周期のハイレベル期間、第４サブＡＤ変換回路４２は、サンプリングした第３増幅回路３８からのアナログ信号を所定ビット数（ここでは、２ビット）のデジタル値に変換する。

以上の処理が、クロック信号ＣＬＫの２周期分ずれて、同時並行して実行される。図２０のタイミングチャートでは、２系統の処理が同時並行して実行されている。

以上説明したように適用例１によれば、パイプライン型アナログデジタル変換器５００ａ内においてコンパレータ型増幅回路を使用した場合に、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができ、高精度なアナログデジタル変換が可能となる。

図２１は、適用例２に係るサイクリック型アナログデジタル変換器５００ｂの構成を示す図である。このサイクリック型アナログデジタル変換器５００ｂは２つのステージを備え、第１ステージ１０は４ビット変換し、第２ステージ２０は、冗長１ビットを除き２ビット変換する。第２ステージ２０は、第１ステージ１０からの残差信号を３回に分けて変換し、合計６ビット変換する。したがって、当該サイクリック型アナログデジタル変換器５００ｂは、第１ステージ１０で４ビットおよび第２ステージ２０で６ビット変換し、合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。

第１ステージ１０の構成は、適用例１と同様であるため、説明を省略する。第２ステージ２０は、第２−１増幅回路２１、第２サブＡＤ変換回路２２、第２ＤＡ変換回路２４、第２減算回路２６、および第２−２増幅回路２８を備える。第２−１増幅回路２１および第２サブＡＤ変換回路２２は、第１ステージ１０からの残差信号または第２ステージ２０の出力から帰還される残差信号を、実質的に同じタイミングでサンプリングする。

第２−１増幅回路２１は、サンプリングした残差信号を所定の増幅率で増幅する。図２１では２倍に増幅する。第２サブＡＤ変換回路２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡＤ変換回路２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目（１回目）、上位から７ビット目および８ビット目（２回目）、または上位から９ビット目および１０ビット目（３回目）に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２ＤＡ変換回路２４および図示しないデジタル信号処理部に出力する。第２ＤＡ変換回路２４は、第２サブＡＤ変換回路２２の出力デジタル値をアナログ値に変換する。

第２減算回路２６は、第２−１増幅回路２１により増幅された、第１ステージ１０からの残差信号または第２ステージ２０の出力から帰還された残差信号から、第２ＤＡ変換回路２４により変換されたアナログ信号を減算する。第２−１増幅回路２８は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ２０に出力する。ここでは、２倍に増幅し、第２ステージ２０の入力に帰還する。

なお、本適用例では、第２−１増幅回路２１が、サンプリングした信号を２倍に増幅しているため、第２サブＡＤ変換回路２２および第２ＤＡ変換回路２４の経路中で、第２ＤＡ変換回路２４から出力される信号も２倍に増幅する必要がある。なお、第２−１増幅回路２１の増幅率を１倍、および第２−２増幅回路２８の増幅率を４倍に設定すれば、第２ＤＡ変換回路２４から出力される信号をそのまま使用することができる。

第１ステージ１０と第２ステージ２０との間に、第１スイッチＳＷ１０および第２スイッチＳＷ２０が設けられる。第１スイッチＳＷ１０および第２スイッチＳＷ２０は、相補的にオンオフする。

第１スイッチＳＷ１０がオン、第２スイッチＳＷ２０がオフ状態で、第２−１増幅回路２１および第２サブＡＤ変換回路２２に、第１ステージ１０からの残差信号が入力される。一方、第１スイッチＳＷ１０がオフ状態、第２スイッチＳＷ２０がオン状態で、第２−１増幅回路２１および第２サブＡＤ変換回路２２に、第２ステージ２０の出力から帰還される残差信号が入力される。

ここで、第１ＤＡ変換回路１４、第１減算回路１６および第１増幅回路１８を組み合わせた回路ブロック、および第２ＤＡ変換回路２４、第２減算回路２６および第２−２増幅回路２８を組み合わせた回路ブロックは、それぞれ、実施の形態１から実施の形態３のいずれかに係るスイッチトキャパシタ回路３００により構成可能である。

以上説明したように適用例２によれば、適用例１に係るパイプライン型アナログデジタル変換器５００ａと同様に、サイクリック型アナログデジタル変換器５００ｂ内においてコンパレータ型増幅回路を使用した場合に、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができ、高精度なアナログデジタル変換が可能となる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図２２は、実施の形態２の変形例２に係るスイッチトキャパシタ回路３００の構成図である。この変形例に係るスイッチトキャパシタ回路３００は、図１０に示したスイッチトキャパシタ回路３００に、正側の安定化容量Ｃｅｘｐ２、正側の安定化スイッチＳＷｅｘｐ３、負側の安定化容量Ｃｅｘｍ２、および負側の安定化スイッチＳＷｅｘｐ３が追加された構成である。

正側の安定化容量Ｃｅｘｐ２の一端は、正側の安定化スイッチＳＷｅｘｐ３を介して、正側の追加調整容量Ｃｅｘｐと正側の第１追加調整電圧スイッチＳＷｅｘｐ１と正側の第２追加調整電圧スイッチＳＷｅｘｐ２とのノードに接続される。正側の安定化容量Ｃｅｘｐ２の他端は、第１固定電圧源（ここでは、電源電圧）に接続される。

負側の安定化容量Ｃｅｘｍ２の一端は、負側の安定化スイッチＳＷｅｘｍ３を介して、負側の追加調整容量Ｃｅｘｍと負側の第１追加調整電圧スイッチＳＷｅｘｍ１と負側の第２追加調整電圧スイッチＳＷｅｘｍ２とのノードに接続される。負側の安定化容量Ｃｅｘｍ２の他端は、第２固定電圧源（ここでは、グラウンド電圧）に接続される。

当該スイッチトキャパシタ回路３００では、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間に、正側の安定化スイッチＳＷｅｘｐ３および負側の安定化スイッチＳＷｅｘｍ３がオンされる。これにより、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍの入力を安定化させることができる。

なお、正側の安定化スイッチＳＷｅｘｐ３および負側の安定化スイッチＳＷｅｘｍ３を設けずに、正側の安定化容量Ｃｅｘｐ２および負側の安定化容量Ｃｅｘｍ２を上記ノードに直に接続してもよい。また、正側の定電流源ＣＩＳｐと正側の第２追加調整電圧スイッチＳＷｅｘｐ２との間に、正側のボルテージフォロワを設けてもよい。同様に、負側の定電流源ＣＩＳｍと負側の第２追加調整電圧スイッチＳＷｅｘｍ２との間に、負側のボルテージフォロワを設けてもよい。これによれば、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍの入力をさらに安定化させることができる。

図２３は、実施の形態２の変形例３に係るスイッチトキャパシタ回路３００の構成図である。実施の形態２の変形例３に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００と基本構成は同じである。以下、相違する構成について説明する。

正側の追加調整容量Ｃｅｘｐは、正側のコンパレータＣＰｐの遅延に起因するオフセット成分を補償するための電荷を蓄える。負側の追加調整容量Ｃｅｘｍは、負側のコンパレータＣＰｍの遅延に起因するオフセット成分を補償するための電荷を蓄える。

実施の形態２の変形例３に係るスイッチトキャパシタ回路３００は、実施の形態１に係るスイッチトキャパシタ回路３００の構成要素に加えて、正側の定電流源ＣＩＳｐ、正側の定電流源スイッチＭｓｉｐ、負側の定電流源ＣＩＳｍ、負側の定電流源スイッチＭｓｉｍ、および遅延量検出回路２５０を備える。

正側の定電流源ＣＩＳｐは、正側の追加調整容量Ｃｅｘｐの入力端子に、正側の第２追加調整電圧スイッチＳＷｅｘｐ２を介して接続され、当該入力端子に定電流を供給する。負側の定電流源ＣＩＳｍは、負側の追加調整容量Ｃｅｘｍの入力端子に、負側の第２追加調整電圧スイッチＳＷｅｘｍ２を介して接続され、当該入力端子から定電流を引き抜く。

正側の定電流源スイッチＭｓｉｐは、第１固定電圧源（ここでは、電源電圧）と正側の定電流源ＣＩＳｐとの間に設けられる。負側の定電流源スイッチＭｓｉｍは、第２固定電圧源（ここでは、グラウンド電圧）と負側の定電流源ＣＩＳｍとの間に設けられる。

正側の定電流源スイッチＭｓｉｐは、Ｐチャンネルトランジスタで構成される。当該Ｐチャンネルトランジスタは、そのソース端子が第１固定電圧源（ここでは電源電圧）に接続され、そのドレイン端子が正側の定電流源ＣＩＳｐに接続され、そのゲート端子が遅延量検出回路２５０の出力信号（ここでは、後述する反転Ｆ信号）を受ける。

負側の定電流源スイッチＭｓｉｍは、Ｎチャンネルトランジスタで構成される。当該Ｎチャンネルトランジスタは、そのソース端子が第２固定電圧源（ここではグラウンド電圧）に接続され、そのドレイン端子が負側の定電流源ＣＩＳｍに接続され、そのゲート端子が遅延量検出回路２５０の出力信号（ここでは、後述するＦ信号）を受ける。

遅延量検出回路２５０は、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延時間を推測するためのダミー遅延回路５１（図１１参照）を含む。遅延量検出回路２５０は、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの近傍に配置される。

図２４は、実施の形態２の変形例３に係るスイッチトキャパシタ回路３００の動作を示すタイミングチャートである。図２４のタイミングチャートは、図３および図６のタイミングチャートと異なり、オートゼロ期間と増幅期間との間にインターバル期間を設けている。なお、正側の調整容量Ｃｘｐおよび負側の調整容量Ｃｘｍについては、実施の形態２の変形例３では注目しないため無視して考える。

正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍのオートゼロ期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）に、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に、負側の入力アナログ信号Ｖｉｎｍが入力される。また、正側の追加調整容量Ｃｅｘｐに正側の第１追加調整電圧Ｖｅｘｐ１が入力され、負側の追加調整容量Ｃｅｘｍに負側の第１追加調整電圧Ｖｅｘｍ１が入力される。ここで、正側の第１追加調整電圧Ｖｅｘｐ１は、正側の定電流源ＣＩＳｐが飽和領域で動作しやすいよう、低電圧（たとえば、グラウンド電圧）に設定することが好ましい。また、負側の第１追加調整電圧Ｖｅｘｍ１は、負側の定電流源ＣＩＳｍが飽和領域で動作しやすいよう、高電圧（たとえば、電源電圧）に設定することが好ましい。

当該オートゼロ期間終了時点の、正側の入力アナログ信号Ｖｉｎｐおよび負側の入力アナログ信号Ｖｉｎｍがサンプリング値となる。当該オートゼロ期間に後続するインターバル期間では、そのサンプリング値が、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に保持される。

当該オートゼロ期間終了時点で、正側の第１追加調整電圧スイッチＳＷｅｘｐ１および負側の第１追加調整電圧スイッチＳＷｅｘｍ１はオフに、正側の第２追加調整電圧スイッチＳＷｅｘｐ２および負側の第２追加調整電圧スイッチＳＷｅｘｍ２はオンに制御される。

当該オートゼロ期間に後続するインターバル期間において、Ｆ信号が有意（ここでは、ハイレベル）の期間、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオンする。Ｆ信号が非有意（ここでは、ローレベル）に遷移すると、正側の定電流源スイッチＭｓｉｐおよび負側の定電流源スイッチＭｓｉｍがオフする。

これにより、正側の追加調整容量Ｃｅｘｐの入力端子、および負側の追加調整容量Ｃｅｘｍの入力端子を、正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの遅延に起因して発生するオフセット成分に対応する電圧に設定することができる。図２４において、太線枠で囲われている期間が、正側の追加調整容量Ｃｅｘｐの入力端子、および負側の追加調整容量Ｃｅｘｍの入力端子に、正側の定電流源ＣＩＳｐおよび負側の定電流源ＣＩＳｍにより電荷が充電されている期間を示している。

正側のコンパレータＣＰｐおよび負側のコンパレータＣＰｍの増幅期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）および負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）のそれぞれに、高電位側基準電圧ＶＲＴまたは低電位側基準電圧ＶＲＢのいずれかが入力される。また、正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍには、上記インターバル期間に設定された、それぞれの入力端子電圧が入力される。

当該増幅期間に後続するインターバル期間では、正側の入力容量（Ｃｓ１ｐ、Ｃｓ２ｐ、・・・）に、正側の入力アナログ信号Ｖｉｎｐが入力され、負側の入力容量（Ｃｓ１ｍ、Ｃｓ２ｍ、・・・）に、負側の入力アナログ信号Ｖｉｎｍが入力される。正側の追加調整容量Ｃｅｘｐおよび負側の追加調整容量Ｃｅｘｍには何も入力されない。

以上説明したよう実施の形態２の変形例３によっても、コンパレータの遅延に起因して発生するオフセット成分の影響を低減することができる。

また、実施の形態２において、定電流源ＣＩＳおよび定電流源スイッチＭｓｉを設けずに、遅延量検出回路２５０が、コンパレータＣＰの遅延に起因するオフセット電圧を補償するための、第２調整電圧Ｖｅｘｐ２を演算し、コンパレータＣＰの増幅期間に、その第２調整電圧Ｖｅｘｐ２を追加調整容量Ｃｅｘに入力してもよい。

Ｃｓｐ 正側の入力容量、 Ｃｘｐ 正側の調整容量、 Ｃｅｘｐ 正側の追加調整容量、 Ｃｓｍ 負側の入力容量、 Ｃｘｍ 負側の調整容量、 Ｃｅｘｍ 負側の追加調整容量、 Ｃｆｐ 正側の帰還容量、 Ｃｆｍ 負側の帰還容量、 ＣＰｐ 正側のコンパレータ、 ＣＰｍ 負側のコンパレータ、 ＩＳｐ 正側の電流源、 ＩＳｍ 負側の電流源、 ＣＩＳｐ 正側の定電流源、 ＣＩＳｍ 負側の定電流源、 Ｍｓｉｐ 正側の定電流源スイッチ、 Ｍｓｉｍ 負側の定電流源スイッチ、 ５１ ダミー遅延回路、 １００ 容量アレイ回路、 ２００ 差動増幅回路、 ２５０ 遅延量検出回路、 ３００ スイッチトキャパシタ回路、 ５００ａ パイプライン型アナログデジタル変換器、 ５００ｂ サイクリック型アナログデジタル変換器。

Claims (4)

1. 複数の入力信号を受け、それらを合成して一つの出力信号を生成して出力する容量アレイ回路と、
   前記容量アレイ回路の出力信号を受けるコンパレータと、
   所定の固定電圧源と当該スイッチトキャパシタ回路の出力端子との間に設けられ、前記コンパレータの出力信号が変化するまで、電流を当該出力端子に供給する電流源と、を備え、
   前記容量アレイ回路は、
   前記複数の入力信号をそれぞれ並列に受ける複数の入力容量と、
   前記コンパレータの遅延に起因するオフセット成分を補償するための電荷を蓄える調整容量と、を含み、
   前記複数の入力容量および前記調整容量のそれぞれの出力端子が一つに結合されていることを特徴とするスイッチトキャパシタ回路。
2. 前記調整容量の入力端子に接続された定電流源と、
   所定の固定電圧源と前記定電流源との間に設けられたスイッチと、をさらに備え、
   前記コンパレータのオートゼロ期間に、前記複数の入力容量の入力端子に前記入力信号が入力され、かつ前記調整容量の入力端子に、調整電圧と前記定電流源から供給される電流にもとづく電圧とが順に入力され、
   前記コンパレータの増幅期間に、前記入力容量の入力端子に所定のリファレンス電圧が入力され、かつ前記調整容量の入力端子に前記調整電圧が入力され、
   前記コンパレータのオートゼロ期間の一部の期間に、前記スイッチが前記コンパレータの遅延に対応する時間、オンすることにより、前記定電流源から前記調整容量の入力端子に電流が供給されることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
3. 前記コンパレータの遅延時間を推測するためのダミー遅延回路を含む遅延量検出回路をさらに備え、
   前記遅延量検出回路は、前記ダミー遅延回路により推測された遅延時間にもとづいて、前記スイッチがオンする時間を決定することを特徴とする請求項２に記載のスイッチトキャパシタ回路。
4. 入力アナログ信号を、上位ビットから下位ビットに向けて複数回の変換処理により、デジタル信号に変換するアナログデジタル変換器であって、
   第１アナログ信号を所定ビット数のデジタル信号に変換するサブＡＤ変換回路と、
   前記サブＡＤ変換回路により変換されたデジタル信号を第２アナログ信号に変換するＤＡ変換回路と、
   前記第１アナログ信号または所定の増幅率で増幅された後の前記第１アナログ信号から、前記第２アナログ信号を減算する減算回路と、
   前記減算回路により減算された、前記第１アナログ信号と前記第２アナログ信号との差分信号を増幅し、つぎの変換処理の対象とすべきアナログ残差信号を生成する増幅回路と、を備え、
   前記ＤＡ変換回路、前記減算回路、および前記増幅回路が、請求項１から３のいずれかに記載のスイッチトキャパシタ回路により構成されることを特徴とするアナログデジタル変換器。

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