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WO2012172617A1 - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ及び薄膜トランジスタの製造方法 Download PDF

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WO2012172617A1
WO2012172617A1 PCT/JP2011/003471 JP2011003471W WO2012172617A1 WO 2012172617 A1 WO2012172617 A1 WO 2012172617A1 JP 2011003471 W JP2011003471 W JP 2011003471W WO 2012172617 A1 WO2012172617 A1 WO 2012172617A1
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WO
WIPO (PCT)
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semiconductor layer
silicon semiconductor
amorphous silicon
film transistor
thin film
Prior art date
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Ceased
Application number
PCT/JP2011/003471
Other languages
English (en)
French (fr)
Inventor
悠治 岸田
孝啓 川島
有宣 鐘ヶ江
玄士朗 河内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Liquid Crystal Display Co Ltd
Original Assignee
Panasonic Corp
Panasonic Liquid Crystal Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Panasonic Liquid Crystal Display Co Ltd filed Critical Panasonic Corp
Priority to PCT/JP2011/003471 priority Critical patent/WO2012172617A1/ja
Priority to CN2011800158058A priority patent/CN102959712A/zh
Priority to US13/606,928 priority patent/US8766260B2/en
Publication of WO2012172617A1 publication Critical patent/WO2012172617A1/ja
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Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the thin film transistor, and more particularly to a channel protection type thin film transistor and a method for manufacturing the same.
  • an organic EL display using an organic material EL (Electroluminescence) as one of the next-generation flat panel displays replacing a liquid crystal display has been attracting attention.
  • an active matrix type display device such as an organic EL display
  • a thin film semiconductor device called a thin film transistor (TFT: Thin Film Transistor) is used.
  • an organic EL display is a current-driven display device, unlike a voltage-driven liquid crystal display, and development of a thin film transistor having excellent on / off characteristics as a drive circuit for an active matrix display device is urgently being developed.
  • a thin film transistor has a structure in which a gate electrode, a semiconductor layer (channel layer), a source electrode, and a drain electrode are formed on a substrate, and a silicon thin film is generally used for the channel layer.
  • display devices are required to have a large screen and a low cost, and as a thin film transistor that can be easily reduced in cost, generally a bottom gate type in which a gate electrode is formed on the substrate side from a channel layer.
  • the thin film transistor is used.
  • Bottom gate type thin film transistors are roughly classified into two types: a channel etching type thin film transistor in which the channel layer is etched and a channel protection type (etching stopper type) thin film transistor that protects the channel layer from the etching process.
  • a channel etching type thin film transistor in which the channel layer is etched and a channel protection type (etching stopper type) thin film transistor that protects the channel layer from the etching process.
  • the channel etching type thin film transistor has an advantage that the number of photolithography steps can be reduced and the manufacturing cost can be reduced as compared with the channel protection type thin film transistor.
  • the channel protective thin film transistor can prevent damage to the channel layer due to the etching process, and can suppress an increase in variation in characteristics within the substrate surface.
  • a channel protection type thin film transistor is advantageous for high definition because a channel layer can be thinned and a parasitic resistance component can be reduced to improve on-state characteristics.
  • the channel protection type thin film transistor is suitable for a driving transistor in a current driving type organic EL display device using an organic EL element, for example. Even if the manufacturing cost is increased as compared with the channel etching type thin film transistor, Attempts have been made to employ it in pixel circuits of EL display devices.
  • Patent Document 1 discloses a channel protection type TFT having a microcrystalline semiconductor film as a channel layer, and describes forming a channel protection layer on the channel layer via a buffer layer.
  • the rising region of the S value corresponds to a low gradation region in the display device, that is, a region that emits black light, and the characteristic of the region that emits black light is important in an organic EL display unlike a liquid crystal display.
  • a thin film transistor having a channel protective layer formed by applying an organic material has a problem that the S value is bad.
  • the present invention has been made to solve the above problems, and provides a thin film transistor having an excellent S value and a method for manufacturing the thin film transistor in a channel protective thin film transistor using an organic protective film as a channel protective layer. Objective.
  • one embodiment of a thin film transistor according to the present invention includes a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • a thin film transistor having excellent transistor characteristics, particularly an excellent S value can be realized.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating the relationship between the interface electric field between the amorphous silicon semiconductor layer and the crystalline silicon semiconductor layer, and the film thickness and density of states in the amorphous silicon semiconductor layer in the thin film transistor according to this embodiment.
  • FIG. 3A is a cross-sectional view illustrating the configuration and operation of a thin film transistor according to a comparative example.
  • FIG. 3B is a diagram illustrating current-voltage characteristics of a thin film transistor according to a comparative example.
  • FIG. 4A is a cross-sectional view showing the configuration and operation of the thin film transistor according to the embodiment of the present invention.
  • FIG. 4B is a diagram showing current-voltage characteristics of the thin film transistor according to the embodiment of the present invention.
  • FIG. 5A is a diagram showing current-voltage characteristics of the thin film transistor according to the comparative example shown in FIG. 3A.
  • FIG. 6 is a diagram showing the relationship between the amorphous silicon semiconductor layer 5 and the S value in the thin film transistor according to the embodiment of the present invention.
  • FIG. 5A is a diagram showing current-voltage characteristics of the thin film transistor according to the comparative example shown in FIG. 3A.
  • FIG. 5B is a diagram showing current-voltage characteristics of the thin film transistor (
  • FIG. 7 is a diagram showing the relationship between the film thickness of the organic protective film and the minimum off-leakage current in the thin film transistor according to this embodiment.
  • FIG. 8A is a cross-sectional view schematically showing a substrate preparation step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8B is a cross-sectional view schematically showing a gate electrode forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8C is a cross-sectional view schematically showing a gate insulating film forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8A is a cross-sectional view schematically showing a substrate preparation step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8B is a cross-sectional view schematically showing a gate electrode forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8D is a cross-sectional view schematically showing a crystalline silicon semiconductor layer forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8E is a cross-sectional view schematically showing an amorphous silicon semiconductor layer forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8F is a cross-sectional view schematically showing an organic protective film forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 8G is a cross-sectional view schematically showing a contact layer forming step and a source / drain electrode forming step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 9 is a diagram showing the relationship between the growth temperature and the spin density when forming the amorphous silicon semiconductor layer 5 in the method of manufacturing a thin film transistor in the embodiment of the present invention.
  • One embodiment of a thin film transistor according to the present invention includes a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the gate electrode, and a crystalline silicon semiconductor formed on the gate insulating film A layer, an amorphous silicon semiconductor layer formed on the crystalline silicon semiconductor layer, an organic protective film made of an organic material formed on the amorphous silicon semiconductor layer, and the amorphous silicon semiconductor layer A source electrode and a drain electrode formed on the organic protective film with the charge density of negative carriers included in the amorphous silicon semiconductor layer being 3 ⁇ 10 11 cm ⁇ 2 or more. .
  • the positive fixed charge of the organic protective film is offset by the fixed charge of the negative carrier trapped in the trap level (such as a trap due to crystal defects or a structural trap) of the amorphous silicon semiconductor layer, thereby shielding the electric field. It is possible to suppress the formation of the back channel at the time of ON, and the S value can be improved.
  • a thickness of the organic protective film in a region overlapping with the source electrode or the drain electrode is 300 nm or more and 1 ⁇ m or less. In one embodiment of the thin film transistor according to the present invention, it is preferable that a thickness of the organic protective film in a region overlapping with the source electrode or the drain electrode is 500 nm or more and 1 ⁇ m or less.
  • the positive fixed charge generated in the organic protective film can be offset by the amorphous silicon semiconductor layer in which the charge density of the negative carriers is 3 ⁇ 10 11 cm ⁇ 2 or more.
  • the polarity of the fixed charge contained in the organic protective film and the total charge of the charge at the interface between the organic protective film and the amorphous silicon semiconductor layer is positive. Also good.
  • the thickness of the amorphous silicon semiconductor layer is 10 nm to 60 nm, and the charge density of the amorphous silicon semiconductor layer is measured by a TVS measurement method It is preferably 1 ⁇ 10 17 cm ⁇ 3 or more and 7 ⁇ 10 17 cm ⁇ 3 or less.
  • the amorphous silicon semiconductor layer has a thickness of 20 nm to 40 nm, and the amorphous silicon semiconductor layer has a charge density of 1 ⁇ 10 17 cm ⁇ 3. It is preferably 5 ⁇ 10 17 cm ⁇ 3 or more.
  • an amorphous silicon semiconductor layer in which the charge density of negative carriers is 3 ⁇ 10 11 cm ⁇ 2 or more can be formed.
  • a first step of preparing a substrate, a second step of forming a gate electrode on the substrate, and a gate insulating film on the gate electrode are formed.
  • 3 steps, a fourth step of forming a crystalline silicon semiconductor layer on the gate insulating film, a fifth step of forming an amorphous silicon semiconductor layer on the crystalline silicon semiconductor layer, and the amorphous silicon A sixth step of forming an organic protective film by applying an organic material on the semiconductor layer; a seventh step of forming a source electrode and a drain electrode with the organic protective film sandwiched on the amorphous silicon semiconductor layer;
  • the charge density of the negative carriers contained in the amorphous silicon semiconductor layer is 3 ⁇ 10 11 cm ⁇ 2 or more.
  • a thin film transistor capable of improving the S value by offsetting the positive fixed charge of the organic protective film by the negative carriers of the amorphous silicon semiconductor layer can be manufactured.
  • the amorphous silicon semiconductor layer is subjected to a film formation condition in which a plasma density is 0.1 W / cm 2 to 1 W / cm 2.
  • a source gas containing any one of silane gas, disilane gas and trisilane gas and an inert gas containing any of argon, hydrogen and helium.
  • the amorphous silicon semiconductor layer may be formed under a film forming condition in which a growth temperature is 300 ° C. to 400 ° C. preferable.
  • an amorphous silicon semiconductor layer having a desired trap density can be formed, and an amorphous silicon semiconductor layer having a negative carrier charge density of 3 ⁇ 10 11 cm ⁇ 2 or more can be formed.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • a thin film transistor 10 is a channel protection type bottom gate type thin film transistor, and includes a substrate 1, a gate electrode 2 formed on the substrate 1, and a gate electrode. 2, a gate insulating film 3 formed on the gate insulating film 3, a crystalline silicon semiconductor layer 4 formed on the gate insulating film 3, an amorphous silicon semiconductor layer 5 formed on the crystalline silicon semiconductor layer 4, and a non- An organic protective film 6 made of an organic material formed on the crystalline silicon semiconductor layer 5 and a source electrode 8S and a drain electrode 8D formed on the amorphous silicon semiconductor layer 5 with the organic protective film 6 interposed therebetween.
  • the thin film transistor 10 in this embodiment includes a pair of contact layers 7 formed between the amorphous silicon semiconductor layer 5 and the source electrode 8S or the drain electrode 8D above the crystalline silicon semiconductor layer 4. .
  • the substrate 1 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, and high heat resistance glass.
  • a silicon nitride film (SiNx), silicon oxide (SiOy) or silicon is formed on the substrate 1.
  • An undercoat layer made of an oxynitride film (SiOyNx) or the like may be formed.
  • the undercoat layer may play a role of mitigating the influence of heat on the substrate 1 in a high-temperature heat treatment process such as laser annealing.
  • the thickness of the undercoat layer is, for example, about 100 nm to 2000 nm.
  • the gate electrode 2 is made of a single layer structure or a multilayer structure such as a conductive material or an alloy thereof.
  • a conductive material or an alloy thereof For example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), A pattern is formed in a predetermined shape on the substrate 1 using chromium (Cr), molybdenum tungsten (MoW), or the like.
  • the film thickness of the gate electrode 2 is, for example, about 20 to 500 nm.
  • the gate insulating film 3 is made of, for example, silicon oxide (SiOy), silicon nitride (SiNx), silicon oxynitride film (SiOyNx), aluminum oxide (AlOz), tantalum oxide (TaOw), or a laminated film thereof. Is formed on the substrate 1 and the gate electrode 2 so as to cover the substrate 1 on which is formed.
  • the crystalline silicon semiconductor layer 4 is used as the channel layer, it is preferable to use silicon oxide as the gate insulating film 3. In order to maintain a good threshold voltage characteristic in the TFT, it is preferable to make the interface state between the crystalline silicon semiconductor layer 4 and the gate insulating film 3 good, and silicon oxide is suitable for this. Because.
  • the thickness of the gate insulating film 3 is, for example, 50 nm to 300 nm.
  • the crystalline silicon semiconductor layer 4 is a channel layer having a channel region in which carrier movement is controlled by the voltage of the gate electrode 2.
  • the crystalline silicon semiconductor layer 4 can be formed by crystallizing amorphous silicon (amorphous silicon).
  • the crystalline silicon semiconductor layer 4 can be composed of crystalline silicon made of microcrystalline silicon or polycrystalline silicon, or a mixed crystal structure of amorphous silicon and crystalline silicon.
  • at least the channel region of the crystalline silicon semiconductor layer 4 is preferably composed of a film having a high proportion of crystalline silicon.
  • the crystal grain size of crystalline silicon in the crystalline silicon semiconductor layer 4 is, for example, about 5 nm to 1000 nm.
  • the film thickness of the crystalline silicon semiconductor layer 4 is, for example, about 10 nm to 90 nm.
  • the amorphous silicon semiconductor layer 5 is a charge suppression layer that suppresses positive fixed charges contained in the organic protective film 6.
  • the amorphous silicon semiconductor layer 5 in the present embodiment is made of an amorphous silicon film and contains negative carriers having a charge density of 3 ⁇ 10 11 cm ⁇ 2 or more.
  • the film thickness of the amorphous silicon semiconductor layer 5 can be 10 nm to 60 nm.
  • the organic protective film 6 is a channel protective film that protects the channel layer, and is formed on the amorphous silicon semiconductor layer 5.
  • the organic protective film 6 functions as a channel etching stopper (CES) layer for preventing the channel layer from being etched during the etching process when forming the pair of contact layers 7. . That is, the upper portion of the organic protective film 6 is etched by etching when the contact layer 7 is patterned (not shown).
  • the film thickness of the organic protective film 6 in the region overlapping with the source electrode 8S or the drain electrode 8D (portion not etched by channel etching) is, for example, 300 nm to 1 ⁇ m. Furthermore, this film thickness is preferably 500 nm or more and 1 ⁇ m or less. In the case of the organic protective film 6 having a film thickness in this range, positive fixed charges generated in the organic protective film 6 by the amorphous silicon semiconductor layer 5 having a negative carrier charge density of 3 ⁇ 10 11 cm ⁇ 2 or more. Can be offset.
  • the organic protective film 6 is made of an organic material, and is formed by applying polysiloxane in the present embodiment.
  • Polysiloxane has a silica bond as a main chain, and is bonded with an organic component having carbon such as a methyl group.
  • the organic protective film 6 can be formed by applying an organic material by spin coating or the like. In addition to a coating method such as a spin coating method, it can also be formed by a droplet discharge method or a printing method that can form a predetermined pattern such as screen printing or offset printing.
  • the pair of contact layers 7 are made of an amorphous semiconductor layer containing impurities at a high concentration or a polycrystalline semiconductor layer containing impurities at a high concentration, and are formed on the amorphous silicon semiconductor layer 5.
  • the pair of contact layers 7 are disposed on the organic protective film 6 so as to face each other at a predetermined interval.
  • the pair of contact layers 7 are, for example, n-type semiconductor layers in which amorphous silicon is doped with phosphorus (P) as an impurity, and a high-concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more is used.
  • the n + layer can be included.
  • the thickness of each contact layer 7 can be set to, for example, 5 nm to 100 nm.
  • the pair of source electrode 8S and drain electrode 8D are formed on the pair of contact layers 7 so as to be flush with the pair of contact layers 7 and are arranged to face each other with a predetermined interval.
  • the source electrode 8S and the drain electrode 8D can each have a single-layer structure or a multilayer structure made of a conductive material, an alloy, or the like.
  • a conductive material aluminum (Al), molybdenum (Mo), tungsten ( W), copper (Cu), titanium (Ti), or chromium (Cr).
  • the source electrode 8S and the drain electrode 8D can have, for example, a three-layer structure of MoW / Al / MoW.
  • the film thickness of the source electrode 8S and the drain electrode 8D is, for example, about 100 nm to 500 nm. it can.
  • the amorphous silicon semiconductor layer 5 is configured to include negative carriers having a charge density of 3 ⁇ 10 11 cm ⁇ 2 or more.
  • the charge density of negative carriers in the amorphous silicon semiconductor layer 5 will be described with reference to FIG.
  • FIG. 2 shows an interface electric field between an amorphous silicon semiconductor layer and a crystalline silicon semiconductor layer, a film thickness and a state density (DOS: Density Of State) in the amorphous silicon semiconductor layer in the thin film transistor according to this embodiment. It is a figure which shows the relationship.
  • DOS Density Of State
  • the defect level density (trap density) on the vertical axis in FIG. 2 represents the density of states (DOS), and changes with changes in the film quality of the amorphous silicon semiconductor layer 5.
  • the density of states (DOS) can be calculated by a defect level measurement method called a TVS (Transient Voltage Spectroscopy) method disclosed in Japanese Patent Application Laid-Open No. 8-247799.
  • the TVS method is a measurement method that detects a temporal change in the holding ratio of a voltage between terminals of a capacitor element including a laminate of a metal, an insulating film, and a semiconductor, and calculates a state density in a forbidden band of the semiconductor from the detection signal. .
  • the carriers trapped in the trap level existing in the forbidden band of the semiconductor can be obtained as a fixed charge density.
  • the density of states of the amorphous silicon semiconductor layer 5 is measured using the TVS method. Specifically, a predetermined voltage is applied to the gate electrode 2 and the source electrode 8S at different times to obtain a temporal change in the voltage between the gate electrode 2 and the source electrode 8S, and the state density is determined based on the temporal change. Can be calculated.
  • the state density (DOS) of the 20 nm amorphous silicon semiconductor layer 5 formed in this embodiment is 4.68 ⁇ 10 17 cm ⁇ 3 when measured using the TVS method.
  • the amorphous silicon semiconductor layer 5 at this time uses SiH 4 and H 2 as source gases, a growth temperature of 320 ° C., a pressure of 2 Torr, a plasma density of 0.137 W / cm 2 , SiH 4 and H
  • the film was formed with a gas flow rate of 2 at 10 sccm and 60 sccm, respectively.
  • the positive fixed charge density included in the organic protective film 6 is 5 ⁇ 10 11 cm ⁇ 2 or more, a parasitic current due to the back channel is generated, and as shown by the broken line in FIG.
  • the charge density of negative carriers contained in the amorphous silicon semiconductor layer 5 is set to 3 ⁇ 10 11 cm ⁇ 2 or more, the positive charge can be canceled out.
  • the amorphous silicon semiconductor layer 5 having negative carriers having a charge density of 3 ⁇ 10 11 cm ⁇ 2 or more with respect to the positive fixed charge existing in the organic protective film 6, the amorphous silicon semiconductor layer 5 is formed.
  • the silicon semiconductor layer 5 can act as a charge suppression layer, and the formation of a back channel can be suppressed. Thereby, the S value which is one of the characteristics of the thin film transistor can be improved.
  • the charge density of the amorphous silicon semiconductor layer 5 is determined by the product of the film thickness of the amorphous silicon semiconductor layer 5 and the density of states of charge (DOS).
  • DOS states of charge
  • the charge density of the amorphous silicon semiconductor layer is determined by the product of the film thickness and the state density of charge, but if the film thickness of the amorphous silicon semiconductor layer is too thick, the on-characteristics deteriorate. If the density of states is too large, leakage current will be caused. Therefore, it is preferable to set the film thickness and the state density of the amorphous silicon semiconductor layer in a desired range as shown in FIG.
  • the state density (DOS) of the amorphous silicon semiconductor layer 5 when measured by the TVS measurement method is 1 ⁇ 10 17 cm ⁇ . It is preferably 3 or more and 7 ⁇ 10 17 cm ⁇ 3 or less.
  • the charge density of the negative carriers contained in the amorphous silicon semiconductor layer 5 can be made 3 ⁇ 10 11 cm ⁇ 2 or more, and the positive fixed contained in the organic protective film 6 having a film thickness of 300 nm to 1 ⁇ m. The charge can be canceled out.
  • the state density (DOS) of the amorphous silicon semiconductor layer 5 when measured by the TVS measurement method is 1 ⁇ 10 17 cm. -3 or more and 5 ⁇ 10 17 cm -3 or less is preferable.
  • FIG. 3A is a cross-sectional view illustrating the configuration and operation of a thin film transistor according to a comparative example.
  • FIG. 3B is a diagram illustrating current-voltage characteristics of the thin film transistor according to the comparative example.
  • FIG. 4A is a cross-sectional view showing the configuration and operation of the thin film transistor according to the embodiment of the present invention.
  • FIG. 4B is a diagram showing current-voltage characteristics of the thin film transistor according to the embodiment of the present invention.
  • FIG. 3A the same components as those shown in FIG.
  • the thin film transistor 10A according to the comparative example is different from the thin film transistor 10 according to the present embodiment in that the amorphous silicon semiconductor layer 5 is not formed.
  • the current-voltage characteristics of the thin film transistor 10A according to the comparative example were measured, it was found that the S value deteriorated as described above, and in particular, the rising region of the S value was blurred.
  • the inventor of the present application has found that when an organic material is used as the channel protective layer, the channel protective layer contains a lot of positive fixed charges. It was found that a back channel was formed in the channel layer when a current was passed, and this was the cause of the deterioration of the S value.
  • the front channel is a path of on-current (drain current) that passes from the source electrode toward the drain electrode through the vicinity of the interface with the gate electrode in the channel layer.
  • the back channel is a path of parasitic current passing through the vicinity of the interface with the channel protective layer in the channel layer from the source electrode to the drain electrode.
  • the thin film transistor 10A according to the comparative example includes a positive fixed charge in the organic protective film 6 (or the interface between the organic protective film 6 and the crystalline silicon semiconductor layer 4).
  • a back channel is formed in the vicinity of the interface on the organic protective film 6 side in the porous silicon semiconductor layer 4.
  • the current-voltage characteristics of the thin film transistor 10A are the characteristics in which the characteristics due to the front channel (curve shown as drain current in FIG. 3B) and the characteristics due to the back channel (curve shown as parasitic current in FIG. 3B) are superimposed. Become.
  • the inventors of the present application further examined the fixed charge in the organic protective film 6 and obtained the following knowledge.
  • the thickness of the organic protective film 6 is set to a certain thickness or more, the effect of suppressing positive charges at the interface of the organic protective film 6 does not increase further. This is because when the negative fixed charge in the bulk portion of the organic protective film 6 is present in a region close to the interface of the organic protective film 6, the effect on the interface is large and an action of suppressing positive charges can be expected. If the thickness of the protective film 6 increases and the negative fixed charge in the bulk portion of the organic protective film 6 moves away from the interface, it is considered that the action of suppressing the positive charge is inversely proportional to the square of the distance. It is.
  • an intrinsic amorphous film In the quality silicon semiconductor layer, the influence of the positive charge that increases due to the use of the organic protective film cannot be suppressed. Also, even if it is not an intrinsic amorphous silicon semiconductor layer, the normal amorphous silicon semiconductor layer often does not stick to the film quality, and in this case also, the influence of the positive charge that increases due to the use of the organic protective film is suppressed. Can not do it. This is because an amorphous silicon semiconductor layer is generally introduced for the purpose of suppressing off-current, so that an intrinsic amorphous silicon semiconductor layer can sufficiently suppress off-current. Because it can.
  • the intrinsic amorphous silicon semiconductor layer cannot function as a charge suppression layer. Accordingly, the formation of the back channel due to the organic protective film cannot be suppressed by simply applying the amorphous silicon semiconductor layer to the thin film transistor having the organic protective film as the channel layer.
  • the present invention is based on the above findings, as shown in FIG. 4A, as a charge suppression layer between the organic protective film 6 and the crystalline silicon semiconductor layer 4 as in the thin film transistor 10 according to the present embodiment.
  • the idea of introducing an amorphous silicon semiconductor layer 5 containing negative carriers of a predetermined charge amount was obtained.
  • an amorphous silicon semiconductor layer having a density of states containing negative carriers that is, an amorphous silicon semiconductor layer having a high defect density with a large number of traps, is used in the organic protective film 6.
  • the amorphous silicon semiconductor layer 5 is configured so as to include negative carriers having a charge density of 3 ⁇ 10 11 cm ⁇ 2 or more, so that the amorphous silicon semiconductor layer 5 has a negative polarity. It has been found that electric field shielding can be performed by offsetting the positive charge of the organic protective film 6 by carriers. With such a configuration, as shown in FIG. 4A, the formation of a back channel at the time of ON can be suppressed, and the parasitic current due to the back channel can be suppressed as shown in FIG. 4B. As a result, the current-voltage characteristic of the thin film transistor 10 is realized by the characteristic of the front channel (curve shown as the drain current in FIG. 4B), and the blurring that occurs in the rising region of the S value can be suppressed and the S value can be improved. Can do.
  • the shift of the threshold voltage can also be suppressed.
  • the thin film transistor 10 according to the present embodiment can improve the S value and suppress the shift of the threshold voltage
  • the thin film transistor 10 according to the present embodiment is driven by an organic EL display.
  • the accuracy of the black emission region can be improved.
  • FIG. 5A is a diagram showing current-voltage characteristics of the thin film transistor according to the comparative example shown in FIG. 3A.
  • 5B and 5C are diagrams showing current-voltage characteristics of the thin film transistor according to the present invention shown in FIG. 5B shows a case where the amorphous silicon semiconductor layer 5 has a thickness of 10 nm, and
  • FIG. 5C shows a case where the amorphous silicon semiconductor layer 5 has a thickness of 20 nm.
  • the amorphous silicon semiconductor layer is not formed in the thin film transistor according to the comparative example showing the characteristics of FIG. 5A. 5B and 5C
  • the thin film transistor according to the present invention has the amorphous silicon semiconductor layer 5 in which the film quality is fixed and the film thickness is changed, and the DOS of the amorphous silicon semiconductor layer 5 is Both are 4.0 ⁇ 10 11 cm ⁇ 2 , and the film thickness of the organic protective film 6 is 500 nm.
  • the thin film transistor 10 according to the present invention suppresses the shake in the rising region of the S value and improves the S value as compared with the thin film transistor 10A according to the comparative example. Further, as shown in FIGS. 5B and 5C, it can be seen that the S value is further improved by increasing the film thickness of the amorphous silicon semiconductor layer 5.
  • FIG. 6 is a diagram showing the relationship between the amorphous silicon semiconductor layer 5 and the S value in the thin film transistor according to the embodiment of the present invention.
  • the amorphous silicon semiconductor layer 5 has the same film quality (constant density of state) and is measured by changing only the film thickness.
  • the film thickness of the amorphous silicon semiconductor layer 5 improves the S value and improves the electric field shielding effect. Further, as shown in FIG. 6, it can be seen that the S value becomes constant when the film thickness of the amorphous silicon semiconductor layer 5 is 20 nm or more, and the electric field shielding effect is saturated. If the film thickness of the amorphous silicon semiconductor layer 5 is larger than 40 nm, the film thickness becomes too thick and the on-characteristics deteriorate. Therefore, the film thickness of the amorphous silicon semiconductor layer 5 is preferably 20 nm to 40 nm.
  • FIG. 7 is a diagram showing the relationship between the film thickness of the organic protective film and the minimum off-leakage current in the thin film transistor according to this embodiment.
  • the DOS of the amorphous silicon semiconductor layer 5 is 4.0 ⁇ 10 11 cm ⁇ 2 and the film thickness is 20 nm.
  • the thickness of the organic protective film 6 is 500 nm or more as shown in FIG. It is preferable to do.
  • the thickness of the organic protective film 6 is less than 500 nm, the leakage current at the OFF time increases due to damage to the channel layer by the etching process. Therefore, by setting the film thickness of the organic protective film 6 to 500 nm or more, it is possible to suppress the generation of leakage current at the time of OFF, and to realize a highly reliable thin film transistor.
  • FIGS. 8A to 8G are cross-sectional views schematically showing the configuration of each step in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • a substrate 1 is prepared.
  • the substrate 1 for example, a glass substrate can be used.
  • an undercoat layer made of an insulating film such as a silicon oxide film or a silicon nitride film may be formed on the substrate 1 by plasma CVD or the like.
  • a gate electrode 2 having a predetermined shape is formed on the substrate 1 in a pattern.
  • a gate metal film made of molybdenum tungsten (MoW) or the like is formed on the entire upper surface of the substrate 1 by sputtering, and the gate metal film is patterned by performing photolithography and wet etching to form a gate electrode 2 having a predetermined shape.
  • a gate insulating film 3 is formed above the substrate 1.
  • a gate insulating film 3 made of an insulating film such as silicon oxide is formed on the entire upper surface of the substrate 1 so as to cover the gate electrode 2 by plasma CVD or the like.
  • a crystalline silicon semiconductor layer 4 is formed on the gate insulating film 3.
  • an amorphous silicon thin film made of, for example, an amorphous silicon film (a-Si) is formed on the gate insulating film 3 by plasma CVD or the like.
  • the amorphous silicon film can be formed under a predetermined film forming condition by introducing, for example, silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • SiH 4 silane gas
  • H 2 hydrogen gas
  • the amorphous silicon thin film is crystallized by laser annealing by irradiating laser light.
  • laser annealing ELA
  • ELA laser annealing
  • CW laser continuous wave laser
  • crystallization may be performed by rapid thermal annealing (RTA), or the crystalline silicon semiconductor layer 4 may be formed by direct growth by CVD.
  • an amorphous silicon semiconductor layer 5 is formed on the crystalline silicon semiconductor layer 4.
  • an amorphous silicon film can be formed as the amorphous silicon semiconductor layer 5.
  • the amorphous silicon film can be formed under a predetermined film formation condition by plasma CVD or the like using a predetermined source gas.
  • a film can be formed by introducing silane gas and hydrogen gas at a predetermined concentration ratio.
  • the amorphous silicon semiconductor layer 5 is deposited under the deposition conditions in which the plasma density is 0.1 to 1.0 [W / cm 2 ] and the growth temperature is 300 to 400 ° C. It is preferable.
  • a gas containing any one of silane gas (SiH 4 ), disilane gas (Si 2 H 6 ), and trisilane gas (Si 3 H 8 ) can be used.
  • hydrogen gas (H 2 ) argon gas (Ar) or helium gas (He) can be used as the inert gas introduced together with the source gas.
  • an organic protective film 6 is formed on the amorphous silicon semiconductor layer 5.
  • the organic protective film 6 can be formed by applying and baking a predetermined organic material on the amorphous silicon semiconductor layer 5 by a predetermined coating method.
  • polysiloxane is applied onto the amorphous silicon semiconductor layer 5 and spin-coated to form the organic protective film 6 on the entire surface of the amorphous silicon semiconductor layer 5. Then, after prebaking and pre-baking the organic protective film 6, it exposes and develops using a photomask and forms the organic protective film 6 of a predetermined shape. Thereafter, post-baking is performed and the organic protective film 6 is baked. Thereby, the organic protective film 6 which becomes a channel protective layer can be formed.
  • a pair of contact layers 7, a source electrode 8S, and a drain electrode 8D are formed on the amorphous silicon semiconductor layer 5 with the organic protective film 6 interposed therebetween.
  • amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is used as a contact layer film for forming the contact layer 7 on the amorphous silicon semiconductor layer 5 so as to cover the organic protective film 6.
  • a film is formed by plasma CVD.
  • a source / drain metal film to be the source electrode 8S and the drain electrode 8D is formed on the contact layer film by sputtering.
  • a resist having a predetermined shape is formed on the source / drain metal film in order to form the source electrode 8S and the drain electrode 8D having a predetermined shape, and the source / drain metal film is patterned by performing wet etching using the resist as a mask. .
  • FIG. 8G a source electrode 8S and a drain electrode 8D having a predetermined shape are formed.
  • the contact layer film functions as an etching stopper.
  • the resist on the source electrode 8S and the drain electrode 8D is removed, and etching such as dry etching is performed using the source electrode 8S and the drain electrode 8D as a mask to pattern the contact layer film.
  • the crystalline silicon semiconductor layer 5 and the crystalline silicon semiconductor layer 4 are patterned into island shapes.
  • a pair of contact layers 7 having a predetermined shape can be formed, and the amorphous silicon semiconductor layer 5 and the crystalline silicon semiconductor layer 4 patterned into island shapes can be formed.
  • the thin film transistor 10 according to the embodiment of the present invention can be manufactured.
  • the growth temperature is 320 ° C.
  • the pressure is 2 Torr
  • the RF power is 50 W (power density is 0.137 W / cm 2 )
  • the gas flow rates of silane and hydrogen are 10 sccm and 50 sccm, respectively.
  • the growth temperature when forming the amorphous silicon semiconductor layer 5 is preferably 300 to 400 ° C.
  • FIG. 9 is a diagram showing the relationship between the growth temperature and the spin density when forming the amorphous silicon semiconductor layer 5 in the method of manufacturing a thin film transistor in the embodiment of the present invention.
  • the vertical axis represents the spin density obtained by an electron spin resonance (ESR) method.
  • the spin density has a correlation with a defect density (dangling bond), that is, a density of states.
  • FIG. 9 shows a case where a film is formed using SiH 4 and H 2 , a case where a film is formed using SiH 4 , and a case where a film is formed using SiH 4 and Ar.
  • the amorphous silicon semiconductor layer 5 having a film quality having a spin density of 1.0 ⁇ 10 17 cm ⁇ 3 to 4 ⁇ 10 17 cm ⁇ 3 can be formed. Further, FIG. 9 shows that the growth temperature when forming the amorphous silicon semiconductor layer 5 is preferably about 300 ° C. to 400 ° C.
  • the spin density is 4 ⁇ . It was about 10 16 to 6 ⁇ 10 16 cm ⁇ 3 . Further, when the same film was formed by performing dehydrogenation at 500 ° C. for 20 minutes, the spin density was 3 ⁇ 10 18 to 5 ⁇ 10 18 cm ⁇ 3 . That is, in the present embodiment, the amorphous silicon semiconductor layer 5 having a film quality with a spin density of 1.0 ⁇ 10 17 to 4 ⁇ 10 17 cm ⁇ 3 is formed as described above. An amorphous silicon semiconductor layer 5 having a level different from the film quality (state density) is used.
  • the thin film transistor according to this embodiment can be used for a display device such as an organic EL display device or a liquid crystal display device.
  • the display device can be used as a flat panel display and can be applied to electronic devices such as a television set, a personal computer, and a mobile phone.
  • the thin film transistor according to the present invention can be widely used in a display device such as a television set, a personal computer, a mobile phone, or other various electric devices having a thin film transistor.

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Abstract

　本発明に係る薄膜トランジスタ（１０）は、基板（１）と、基板上に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成された結晶質シリコン半導体層（４）と、結晶質シリコン半導体層上に形成された非晶質シリコン半導体層（５）と、非晶質シリコン半導体層上に形成された有機材料からなる有機保護膜（６）と、非晶質シリコン半導体層上に有機保護膜を挟んで形成されたソース電極（８Ｓ）及びドレイン電極（８Ｄ）と、を具備し、非晶質シリコン半導体層（５）に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である。

Description

薄膜トランジスタ及び薄膜トランジスタの製造方法
　本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関し、特に、チャネル保護型の薄膜トランジスタ及びその製造方法に関する。
　近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ　ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。
　特に、有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜トランジスタの開発が急がれている。薄膜トランジスタの構成は、基板上に、ゲート電極、半導体層（チャネル層）、ソース電極及びドレイン電極が形成されたものであり、チャネル層にはシリコン薄膜を用いることが一般的である。
　また、ディスプレイデバイスには大画面化及び低コスト化が求められており、容易に低コスト化が可能な薄膜トランジスタとして、一般的には、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜トランジスタが用いられる。
　ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。
　チャネルエッチング型の薄膜トランジスタは、チャネル保護型の薄膜トランジスタに比べて、フォトリソグラフィ工程数を削減することができ、製造コストを抑えられるという利点がある。
　一方、チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜トランジスタの方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
　このため、チャネル保護型の薄膜トランジスタは、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における駆動トランジスタに適しており、チャネルエッチング型の薄膜トランジスタに比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている。
　例えば特許文献１には、微結晶半導体膜をチャネル層とするチャネル保護型のＴＦＴが開示されており、チャネル層上にバッファ層を介してチャネル保護層を形成することが記載されている。
特開２００９－７６８９４号公報
　しかしながら、チャネル保護型の薄膜トランジスタにおいて、有機材料を塗布することによってチャネル保護層を形成すると、薄膜トランジスタの特性を示すＳ値（ｓｕｂｔｈｒｅｓｈｏｌｄ　ｓｗｉｎｇ　ｖａｌｕｅ）が劣化することが分かった。
　特に、Ｓ値の立ち上がり領域のぶれが大きいことが分かった。Ｓ値の立ち上がり領域は、表示装置における低階調領域、すなわち黒発光する領域に対応し、液晶ディスプレイとは異なり有機ＥＬディスプレイにおいては、この黒発光する領域の特性が重要となる。
　このように、有機材料を塗布することによって形成されたチャネル保護層を有する薄膜トランジスタは、Ｓ値が悪いという問題がある。
　本発明は、上記問題を解決するためになされたものであり、有機保護膜をチャネル保護層とするチャネル保護型の薄膜トランジスタにおいて、優れたＳ値を有する薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜トランジスタの一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された結晶質シリコン半導体層と、前記結晶質シリコン半導体層上に形成された非晶質シリコン半導体層と、前記非晶質シリコン半導体層上に形成された有機材料からなる有機保護膜と、前記非晶質シリコン半導体層上に前記有機保護膜を挟んで形成されたソース電極及びドレイン電極と、を具備し、前記非晶質シリコン半導体層に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である。
　本発明によれば、優れたトランジスタ特性、特に優れたＳ値を有する薄膜トランジスタを実現することができる。
図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した断面図である。 図２は、本実施の形態に係る薄膜トランジスタにおいて、非晶質シリコン半導体層及び結晶質シリコン半導体層の界面電界と、非晶質シリコン半導体層における膜厚及び状態密度との関係を示す図である。 図３Ａは、比較例に係る薄膜トランジスタの構成及び作用を示す断面図である。 図３Ｂは、比較例に係る薄膜トランジスタの電流電圧特性を示す図である。 図４Ａは、本発明の実施の形態に係る薄膜トランジスタの構成及び作用を示す断面図である。 図４Ｂは、本発明の実施の形態に係る薄膜トランジスタの電流電圧特性を示す図である。 図５Ａは、図３Ａに示す比較例に係る薄膜トランジスタの電流電圧特性を示す図である。 図５Ｂは、図１に示す本発明に係る薄膜トランジスタ（非晶質シリコン半導体層の膜厚＝１０ｎｍ）の電流電圧特性を示す図である。 図５Ｃは、図１に示す本発明に係る薄膜トランジスタ（非晶質シリコン半導体層の膜厚＝２０ｎｍ）の電流電圧特性を示す図である。 図６は、本発明の実施の形態に係る薄膜トランジスタにおける非晶質シリコン半導体層５とＳ値との関係を示す図である。 図７は、本実施の形態に係る薄膜トランジスタにおける有機保護膜の膜厚と最小オフリーク電流との関係を示す図である。 図８Ａは、本発明の実施の形態に係る薄膜トランジスタの製造方法における基板準備工程を模式的に示した断面図である。 図８Ｂは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図８Ｃは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図８Ｄは、本発明の実施の形態に係る薄膜トランジスタの製造方法における結晶質シリコン半導体層形成工程を模式的に示した断面図である。 図８Ｅは、本発明の実施の形態に係る薄膜トランジスタの製造方法における非晶質シリコン半導体層形成工程を模式的に示した断面図である。 図８Ｆは、本発明の実施の形態に係る薄膜トランジスタの製造方法における有機保護膜形成工程を模式的に示した断面図である。 図８Ｇは、本発明の実施の形態に係る薄膜トランジスタの製造方法におけるコンタクト層形成工程及びソースドレイン電極形成工程を模式的に示した断面図である。 図９は、本発明の実施の形態における薄膜トランジスタの製造方法において、非晶質シリコン半導体層５を成膜するときの成長温度とスピン密度との関係を示す図である。
　本発明に係る薄膜トランジスタの一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された結晶質シリコン半導体層と、前記結晶質シリコン半導体層上に形成された非晶質シリコン半導体層と、前記非晶質シリコン半導体層上に形成された有機材料からなる有機保護膜と、前記非晶質シリコン半導体層上に前記有機保護膜を挟んで形成されたソース電極及びドレイン電極と、を具備し、前記非晶質シリコン半導体層に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である。
　これにより、非晶質シリコン半導体層のトラップ準位（結晶欠陥によるトラップや構造的なトラップ等）に捕獲される負キャリアの固定電荷によって有機保護膜の正の固定電荷を相殺して電界遮蔽を行うことができ、オン時におけるバックチャネルの形成を抑制することができ、Ｓ値を向上することができる。
　さらに、本発明に係る薄膜トランジスタの一態様において、前記ソース電極または前記ドレイン電極と重なる領域における前記有機保護膜の膜厚が、３００ｎｍ以上１μｍ以下であることが好ましい。また、本発明に係る薄膜トランジスタの一態様において、前記ソース電極または前記ドレイン電極と重なる領域における前記有機保護膜の膜厚が、５００ｎｍ以上１μｍ以下であることが好ましい。
　これにより、負キャリアの電荷密度が３×１０１１ｃｍ－２以上となる非晶質シリコン半導体層によって、有機保護膜に生じる正の固定電荷を相殺することができる。
　さらに、本発明に係る薄膜トランジスタの一態様において、前記有機保護膜に含まれる固定電荷及び前記有機保護膜と前記非晶質シリコン半導体層との界面における電荷の総電荷の極性は、正であるとしてもよい。
　さらに、本発明に係る薄膜トランジスタの一態様において、前記非晶質シリコン半導体層の膜厚は、１０ｎｍ以上６０ｎｍ以下であり、前記非晶質シリコン半導体層の電荷密度は、ＴＶＳ測定方法により測定した場合、１×１０１７ｃｍ－３以上７×１０１７ｃｍ－３以下であることが好ましい。また、本発明に係る薄膜トランジスタの一態様において、前記非晶質シリコン半導体層の膜厚は、２０ｎｍ以上４０ｎｍ以下であり、前記非晶質シリコン半導体層の電荷密度は、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下であることが好ましい。
　これにより、負キャリアの電荷密度が３×１０１１ｃｍ－２以上となる非晶質シリコン半導体層を形成することができる。
　また、本発明に係る薄膜トランジスタの製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上に結晶質シリコン半導体層を形成する第４工程と、前記結晶質シリコン半導体層上に非晶質シリコン半導体層を形成する第５工程と、前記非晶質シリコン半導体層上に有機材料を塗布して有機保護膜を形成する第６工程と、前記非晶質シリコン半導体層上に前記有機保護膜を挟んでソース電極及びドレイン電極を形成する第７工程と、を含み、前記非晶質シリコン半導体層に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である。
　これにより、非晶質シリコン半導体層の負キャリアによって有機保護膜の正の固定電荷を相殺してＳ値を向上することができる薄膜トランジスタを製造することができる。
　さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記第５工程において、前記非晶質シリコン半導体層は、プラズマ密度を０．１Ｗ／ｃｍ２から１Ｗ／ｃｍ２とした成膜条件にて、シランガス、ジシランガス及びトリシランガスのいずれかを含む原料ガスと、アルゴン、水素及びヘリウムのいずれかを含む不活性ガスとにより形成されることが好ましい。さらに、本発明に係る薄膜トランジスタの製造方法の一態様において、前記第５工程において、前記非晶質シリコン半導体層は、成長温度が３００℃から４００℃とした成膜条件にて形成されることが好ましい。
　これにより、所望のトラップ密度を有する非晶質シリコン半導体層を成膜することができ、負キャリアの電荷密度が３×１０１１ｃｍ－２以上となる非晶質シリコン半導体層を形成できる。
　（実施の形態）
　以下、本発明の実施の形態に係る薄膜トランジスタ及びその製造方法について、図面を参照しながら説明する。
　まず、本発明の実施の形態に係る薄膜トランジスタ１０の構成について、図１を用いて説明する。図１は、本発明の実施の形態に係る薄膜トランジスタの構成を模式的に示した断面図である。
　図１に示すように、本発明の実施の形態に係る薄膜トランジスタ１０は、チャネル保護型でボトムゲート型の薄膜トランジスタであって、基板１と、基板１上に形成されたゲート電極２と、ゲート電極２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された結晶質シリコン半導体層４と、結晶質シリコン半導体層４上に形成された非晶質シリコン半導体層５と、非晶質シリコン半導体層５上に形成された有機材料からなる有機保護膜６と、非晶質シリコン半導体層５上に有機保護膜６を挟んで形成されたソース電極８Ｓ及びドレイン電極８Ｄとを具備する。さらに、本実施の形態における薄膜トランジスタ１０は、結晶質シリコン半導体層４の上方において、非晶質シリコン半導体層５とソース電極８Ｓ又はドレイン電極８Ｄとの間に形成された一対のコンタクト層７を備える。
　以下、本実施の形態に係る薄膜トランジスタ１０の各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶質シリコン半導体層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば、１００ｎｍ～２０００ｎｍ程度である。
　ゲート電極２は、導電性材料又はそれらの合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いて、基板１上に所定形状でパターン形成される。ゲート電極２の膜厚は、例えば、２０～５００ｎｍ程度である。
　ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等からなり、ゲート電極２が形成された基板１を覆うように、基板１及びゲート電極２の上に形成される。
　本実施の形態では、チャネル層として結晶質シリコン半導体層４を用いているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには結晶質シリコン半導体層４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。ゲート絶縁膜３の膜厚は、例えば、５０ｎｍ～３００ｎｍである。
　結晶質シリコン半導体層４は、ゲート電極２の電圧によってキャリアの移動が制御されるチャネル領域を有するチャネル層である。本実施の形態において、結晶質シリコン半導体層４は、非晶質シリコン（アモルファスシリコン）を結晶化することにより形成することができる。
　結晶質シリコン半導体層４は、微結晶シリコンや多結晶シリコンからなる結晶性シリコンによって構成することできるし、アモルファスシリコンと結晶性シリコンとの混晶構造とすることもできる。この場合、優れたオン特性を得るためには、少なくとも結晶質シリコン半導体層４のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶質シリコン半導体層４における結晶シリコンの結晶粒径は、例えば５ｎｍ～１０００ｎｍ程度である。なお、結晶質シリコン半導体層４の膜厚は、例えば、１０ｎｍ～９０ｎｍ程度である。
　非晶質シリコン半導体層５は、有機保護膜６に含有する正の固定電荷を抑制する電荷抑制層である。本実施の形態における非晶質シリコン半導体層５は、アモルファスシリコン膜によって構成されており、電荷密度が３×１０１１ｃｍ－２以上の負キャリアが含まれている。なお、非晶質シリコン半導体層５の膜厚は、１０ｎｍ～６０ｎｍとすることができる。
　有機保護膜６は、チャネル層を保護するチャネル保護膜であって、非晶質シリコン半導体層５の上に形成される。本実施の形態において、有機保護膜６は、一対のコンタクト層７を形成するときのエッチング処理時において、チャネル層がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、コンタクト層７をパターニングするときのエッチングによって有機保護膜６の上部がエッチングされる（不図示）。ここで、ソース電極８Ｓ又はドレイン電極８Ｄと重なる領域における有機保護膜６の膜厚（チャネルエッチングでエッチングされない部分）は、例えば、３００ｎｍ～１μｍである。さらに、この膜厚は、５００ｎｍ以上１μｍ以下であることが好ましい。この範囲の膜厚を有する有機保護膜６であれば、負キャリアの電荷密度が３×１０１１ｃｍ－２以上である非晶質シリコン半導体層５によって、有機保護膜６に生じる正の固定電荷を相殺することができる。
　また、有機保護膜６は、有機材料によって構成されており、本実施の形態では、ポリシロキサンを塗布することによって形成される。ポリシロキサンは、主鎖としてシリカ結合を有し、これにメチル基等の炭素を有する有機成分が結合したものである。なお、有機保護膜６は、有機材料をスピンコート法等により塗布することによって形成することができる。また、スピンコート法等の塗布法以外に、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によっても形成することができる。
　一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層、または不純物を高濃度に含む多結晶半導体層からなり、非晶質シリコン半導体層５の上に形成される。また、一対のコンタクト層７は、有機保護膜６上において所定の間隔をあけて対向配置される。本実施の形態において、一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層とし、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層とすることができる。各コンタクト層７の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　一対のソース電極８Ｓ及びドレイン電極８Ｄは、一対のコンタクト層７上に当該一対のコンタクト層７と面一に形成され、所定の間隔をあけて対向配置される。本実施の形態において、ソース電極８Ｓ及びドレイン電極８Ｄは、それぞれ導電性材料又は合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。ソース電極８Ｓ及びドレイン電極８Ｄは、例えば、ＭｏＷ／Ａｌ／ＭｏＷの三層構造とすることができる、なお、ソース電極８Ｓ及びドレイン電極８Ｄの膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とすることができる。
　以上のように構成される本実施の形態に係る薄膜トランジスタ１０において、上述のとおり、非晶質シリコン半導体層５は、電荷密度が３×１０１１ｃｍ－２以上の負キャリアが含まれるように構成されている。この非晶質シリコン半導体層５の負キャリアの電荷密度について、図２を用いて説明する。図２は、本実施の形態に係る薄膜トランジスタにおいて、非晶質シリコン半導体層及び結晶質シリコン半導体層の界面電界と、非晶質シリコン半導体層における膜厚及び状態密度（ＤＯＳ：Ｄｅｎｓｉｔｙ　Ｏｆ　Ｓｔａｔｅ）との関係を示す図である。
　図２の縦軸の欠陥準位密度（トラップ密度）は、状態密度（ＤＯＳ）を表しており、非晶質シリコン半導体層５の膜質の変化に伴って変化する。状態密度（ＤＯＳ）は、特開平８－２４７９７９号公報に開示されるＴＶＳ（Ｔｒａｎｓｉｅｎｔ　Ｖｏｌｔａｇｅ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）法と呼ばれる欠陥準位の測定方法によって算出することができる。ＴＶＳ法は、金属、絶縁膜、半導体の積層体を含む容量素子の端子間電圧の保持率の時間変化を検出し、その検出信号から半導体の禁制帯中の状態密度を算出する測定方法である。このＴＶＳ法を用いることで、半導体の禁制帯中に存在するトラップ準位に捕獲されたキャリアを仮に固定電荷密度として求めることができる。
　本実施の形態に係る薄膜トランジスタ１０において、非晶質シリコン半導体層５の状態密度は、上記のＴＶＳ法を用いて測定される。具体的には、時間を変えてゲート電極２とソース電極８Ｓとに所定の電圧を印加して、ゲート電極２とソース電極８Ｓとの電圧の時間変化を求め、この時間変化に基づいて状態密度を算出することができる。実際に、本実施の形態において成膜した２０ｎｍの非晶質シリコン半導体層５の状態密度（ＤＯＳ）を、ＴＶＳ法を用いて測定すると、４．６８×１０１７ｃｍ－３であった。なお、このときの非晶質シリコン半導体層５は、原料ガスとしてＳｉＨ４とＨ２とを用い、成長温度を３２０℃、圧力を２Ｔｏｒｒ、プラズマ密度を０．１３７Ｗ／ｃｍ２、ＳｉＨ４及びＨ２のガス流量をそれぞれ１０ｓｃｃｍ及び６０ｓｃｃｍとして成膜した。
　ここで、有機保護膜６に含まれる正の固定電荷密度が５×１０１１ｃｍ－２以上であると、バックチャネルに起因した寄生電流が発生するため、図２の破線で示されるように、非晶質シリコン半導体層５に含まれる負キャリアの電荷密度を３×１０１１ｃｍ－２以上とすることにより、上記正の電荷を打ち消すことができる。
　すなわち、有機保護膜６に存在する正の固定電荷に対して、電荷密度が３×１０１１ｃｍ－２以上の負キャリアを有する非晶質シリコン半導体層５を形成することによって、当該非晶質シリコン半導体層５を電荷抑制層として作用させることができ、バックチャネルの形成を抑制することができる。これにより、薄膜トランジスタの特性の一つであるＳ値を向上させることができる。
　なお、図２に示すように、非晶質シリコン半導体層５の電荷密度は、非晶質シリコン半導体層５の膜厚と電荷の状態密度（ＤＯＳ）との積で決定される。例えば、膜厚が２０ｎｍで、状態密度が２．００×１０１７ｃｍ－３の膜質である非晶質シリコン半導体層５の場合、当該非晶質シリコン半導体層５における負キャリアの電荷密度は、（２０ｎｍ）×（２．００×１０１７ｃｍ－３）＝４．０×１０１１ｃｍ－２となる。
　このように非晶質シリコン半導体層の電荷密度は、膜厚と電荷の状態密度との積で決定されるが、非晶質シリコン半導体層の膜厚が厚すぎるとオン特性が悪くなり、一方、状態密度が大きすぎるとリーク電流の原因となってしまう。従って、非晶質シリコン半導体層の膜厚及び状態密度は、図２に示すように、所望の範囲に設定することが好ましい。
　例えば、非晶質シリコン半導体層５の膜厚を１０ｎｍ以上６０ｎｍ以下とした場合、ＴＶＳ測定方法により測定したときにおける非晶質シリコン半導体層５の状態密度（ＤＯＳ）は、１×１０１７ｃｍ－３以上７×１０１７ｃｍ－３以下であることが好ましい。これにより、非晶質シリコン半導体層５に含まれる負キャリアの電荷密度を３×１０１１ｃｍ－２以上とすることができ、膜厚が３００ｎｍ～１μｍの有機保護膜６に含まれる正の固定電荷を相殺することができる。
　さらに、非晶質シリコン半導体層５の膜厚を２０ｎｍ以上４０ｎｍ以下とした場合では、ＴＶＳ測定方法により測定したときにおける非晶質シリコン半導体層５の状態密度（ＤＯＳ）は、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下であることが好ましい。
　次に、本実施の形態に係る薄膜トランジスタの作用について、図３Ａ、図３Ｂ、図４Ａ及び図４Ｂを用いて、さらに詳細に説明する。図３Ａは、比較例に係る薄膜トランジスタの構成及び作用を示す断面図である。図３Ｂは、当該比較例に係る薄膜トランジスタの電流電圧特性を示す図である。また、図４Ａは、本発明の実施の形態に係る薄膜トランジスタの構成及び作用を示す断面図である。図４Ｂは、本発明の実施の形態に係る薄膜トランジスタの電流電圧特性を示す図である。なお、図３Ａにおいて、図１に示す構成要素と同じ構成要素には同じ符号を付している。
　図３Ａに示すように、比較例に係る薄膜トランジスタ１０Ａは、非晶質シリコン半導体層５が形成されていない点で、本実施の形態に係る薄膜トランジスタ１０と異なる。比較例に係る薄膜トランジスタ１０Ａについて、電流電圧特性を測定すると、上述のように、Ｓ値が劣化し、特にＳ値の立ち上がり領域にぶれが生じることが分かった。
　本願発明者は、このＳ値が劣化する原因について鋭意解析及び検討した結果、チャネル保護層として有機材料を用いた場合、チャネル保護層に正の固定電荷が多く含まれるため、この固定電荷によってオン電流を流した際のチャネル層にバックチャネルが形成され、これがＳ値の劣化の原因であるという知見を得た。
　フロントチャネルは、ソース電極からドレイン電極に向けてチャネル層内におけるゲート電極との界面付近を経由するオン電流（ドレイン電流）の経路である。一方、バックチャネルは、ソース電極からドレイン電極に向けてチャネル層内におけるチャネル保護層との界面付近を経由する寄生電流の経路である。
　比較例に係る薄膜トランジスタ１０Ａは、有機保護膜６（又は有機保護膜６と結晶質シリコン半導体層４との界面）に正の固定電荷が含まれ、この正の固定電荷によって、オン時において、結晶質シリコン半導体層４内の有機保護膜６側の界面近傍にバックチャネルが形成する。
　従って、オン時には、本来であれば、結晶質シリコン半導体層４内のゲート電極２側の界面近傍に形成されるフロントチャネルだけが必要な経路であるにもかかわらず、バックチャネルの形成によって、図３Ｂに示すように、薄膜トランジスタ１０Ａの電流電圧特性は、フロントチャネルによる特性（図３Ｂのドレイン電流として示す曲線）とバックチャネルによる特性（図３Ｂの寄生電流として示す曲線）とが重畳された特性となる。
　オフからオンへの立ち上がりにおいては、一旦立ち上がってしまうと、フロントチャネルによる特性にバックチャネルによる特性が重畳したとしても同一特性へと収斂するが、オフからオンへの立ち上がり領域では、それぞれの特性が不整合の形で重畳されて表れてしまう。これがＳ値の立ち上がり領域にぶれを生じさせていると考えられる。
　本願発明者らは、有機保護膜６における固定電荷についてさらに検討し、以下の知見を得ることができた。
　有機保護膜６の界面には正電荷が溜まるが、有機保護膜６のバルク部分には負の固定電荷が帯電していると考えられる。従って、有機保護膜６の膜厚が増えれば、負の固定電荷が増えることになり、有機保護膜６の界面に存在する正電荷を抑制する作用があると考えられる。
　しかし、有機保護膜６の膜厚を一定膜厚以上にすると、有機保護膜６の界面における正電荷を抑制するという作用は、それ以上には増加しないということが分かった。これは、有機保護膜６のバルク部分の負の固定電荷が有機保護膜６の界面に近い領域に存在する場合には当該界面への影響が大きく正電荷を抑制する作用は期待できるが、有機保護膜６の膜厚が厚くなって有機保護膜６のバルク部分の負の固定電荷が界面から離れてしまうと、距離の２乗に反比例して正電荷を抑制する作用が小さくなると考えられるからである。
　従って、有機保護膜６の膜厚を厚くしても、その膜厚が一定以上になると、有機保護膜６の界面における正電荷を抑制する作用がなくなってしまい、結果として、有機保護膜６全体の固定電荷は、正として残存することになる。このように、有機保護膜６に含まれる固定電荷及び有機保護膜６と非晶質シリコン半導体層５との界面における総電荷の極性は正となっている。
　ここで、チャネル保護膜として無機材料からなる無機保護膜を用いた薄膜トランジスタと、チャネル保護膜として有機材料からなる有機保護膜を用いた薄膜トランジスタとを比較すると、有機保護膜を用いた場合の方が、閾値電圧が負側にシフトすることが分かった。このことから、有機保護膜を用いた場合の方が無機保護膜を用いた場合に対して正電荷が多いことが分かる。
　このため、仮に、無機保護膜のチャネル保護膜と結晶質シリコン半導体層との間に真性（ｉｎｔｒｉｎｓｉｃ）の非晶質シリコン半導体層が形成された構造の薄膜トランジスタがあったとしても、真性の非晶質シリコン半導体層では、有機保護膜を用いたことにより増加する正電荷の影響を抑制することができない。また、真性の非晶質シリコン半導体層でなくとも、通常の非晶質シリコン半導体層は膜質にこだわらない場合が多く、この場合も有機保護膜を用いたことにより増加する正電荷の影響を抑制することができない。これは、一般的に、非晶質シリコン半導体層はオフ電流を抑制することを目的として導入されるものであるので、真性の非晶質シリコン半導体層であればオフ電流の抑制効果を十分得ることができるからである。
　このように、真性の非晶質シリコン半導体層は電荷抑制層として機能することができない。従って、非晶質シリコン半導体層を、単に有機保護膜をチャネル層とする薄膜トランジスタに適用しただけでは、有機保護膜に起因するバックチャネルの形成を抑制することができない。
　そこで、本発明は上記の知見に基づき、図４Ａに示すように、本実施の形態に係る薄膜トランジスタ１０のように、有機保護膜６と結晶質シリコン半導体層４との間に電荷抑制層として、所定電荷量の負のキャリアを含む非晶質シリコン半導体層５を導入するという着想を得た。すなわち、本発明では、負のキャリアを含むような状態密度の非晶質シリコン半導体層、すなわちトラップを多くした欠陥密度の高い非晶質シリコン半導体層をあえて用いることによって、有機保護膜６に生じる正電荷による影響を緩和することとした。
　そして、本実施の形態では、電荷密度が３×１０１１ｃｍ－２以上の負キャリアが含まれるように非晶質シリコン半導体層５を構成することにより、当該非晶質シリコン半導体層５の負キャリアによって有機保護膜６の正電荷を相殺して電界遮蔽を行うことができるということをつきとめた。このように構成することにより、図４Ａに示すように、オン時におけるバックチャネルの形成を抑制することができ、図４Ｂに示すように、バックチャネルによる寄生電流を抑制することができる。この結果、薄膜トランジスタ１０の電流電圧特性は、フロントチャネルによる特性（図４Ｂのドレイン電流として示す曲線）によって実現され、Ｓ値の立ち上がり領域に生じるぶれを抑制することができ、Ｓ値を向上することができる。
　さらに、本実施の形態に係る薄膜トランジスタ１０では、バックチャネルの形成を抑制することができるので、閾値電圧のシフトも抑制することができる。
　以上のように、本実施の形態に係る薄膜トランジスタ１０は、Ｓ値を向上することができるとともに閾値電圧のシフトを抑制することができるので、本実施の形態に係る薄膜トランジスタ１０を有機ＥＬディスプレイの駆動トランジスタとして用いた場合、黒発光領域の精度を向上することができる。
　ここで、実際に薄膜トランジスタを製作して電流電圧特性を測定したので、その測定結果について、図５Ａ、図５Ｂ及び図５Ｃを用いて説明する。図５Ａは、図３Ａに示す比較例に係る薄膜トランジスタの電流電圧特性を示す図である。図５Ｂ及び図５Ｃは、図１に示す本発明に係る薄膜トランジスタの電流電圧特性を示す図である。なお、図５Ｂは、非晶質シリコン半導体層５の膜厚が１０ｎｍの場合であり、図５Ｃは、非晶質シリコン半導体層５の膜厚が２０ｎｍの場合である。
　なお、図５Ａの特性を示す比較例に係る薄膜トランジスタでは、上述のとおり、非晶質シリコン半導体層が形成されていない。また、図５Ｂ及び図５Ｃの特性を示す本発明に係る薄膜トランジスタでは、膜質を固定して膜厚のみを変更した非晶質シリコン半導体層５が形成され、非晶質シリコン半導体層５のＤＯＳはいずれも４．０×１０１１ｃｍ－２であり、有機保護膜６の膜厚はいずれも５００ｎｍである。
　図５Ａ～図５Ｃに示すように、本発明に係る薄膜トランジスタ１０は、比較例に係る薄膜トランジスタ１０Ａと比べて、Ｓ値の立ち上がり領域におけるぶれが抑制され、Ｓ値が向上していることが分かる。また、図５Ｂ及び図５Ｃに示すように、非晶質シリコン半導体層５の膜厚を大きくすることにより、Ｓ値はさらに向上することが分かる。
　次に、この非晶質シリコン半導体層５の膜厚とＳ値との関係について、図６を用いて説明する。図６は、本発明の実施の形態に係る薄膜トランジスタにおける非晶質シリコン半導体層５とＳ値との関係を示す図である。なお、図６では、非晶質シリコン半導体層５の膜質は同じ（状態密度が一定）とし、膜厚のみを変えて測定したものである。
　図６に示すように、非晶質シリコン半導体層５の膜厚を厚くすることにより、Ｓ値が向上して電界遮蔽効果が向上することが分かる。また、図６に示すように、非晶質シリコン半導体層５の膜厚が２０ｎｍ以上でＳ値が一定となり、電界遮蔽効果が飽和することが分かる。なお、非晶質シリコン半導体層５の膜厚を４０ｎｍよりも大きくすると、膜厚が厚くなりすぎてオン特性が悪くなってしまう。従って、非晶質シリコン半導体層５の膜厚は、２０ｎｍ～４０ｎｍであることが好ましい。
　次に、本実施の形態に係る薄膜トランジスタにおいて、有機保護膜６の膜厚の変化に対する最小オフリーク電流の変化について、図７を用いて説明する。図７は、本実施の形態に係る薄膜トランジスタにおける有機保護膜の膜厚と最小オフリーク電流との関係を示す図である。なお、図７において、非晶質シリコン半導体層５のＤＯＳは４．０×１０１１ｃｍ－２であり、膜厚は２０ｎｍである。
　薄膜トランジスタのデバイス信頼性上、最小オフリーク電流は、０．１ｎＡ（１．０×１０－１１Ａ）とする必要があるので、図７に示すように、有機保護膜６の膜厚は５００ｎｍ以上とすることが好ましい。有機保護膜６の膜厚が５００ｎｍ未満の場合、エッチング処理によるチャネル層へのダメージにより、オフ時のリーク電流が増大する。従って、有機保護膜６の膜厚を５００ｎｍ以上とすることにより、オフ時におけるリーク電流の発生を所望に抑制することができ、高い信頼性を有する薄膜トランジスタを実現することができる。
　（薄膜トランジスタの製造方法）
　以下、本発明の実施の形態に係る薄膜トランジスタ１０の製造方法について、図８Ａ～図８Ｇを用いて説明する。図８Ａ～図８Ｇは、本発明の実施の形態に係る薄膜トランジスタの製造方法における各工程の構成を模式的に示した断面図である。
　まず、図８Ａに示すように、基板１を準備する。基板１としては、例えば、ガラス基板を用いることができる。なお、その後、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上に、シリコン酸化膜又はシリコン窒化膜等の絶縁膜からなるアンダーコート層を形成してもよい。
　次に、図８Ｂに示すように、基板１の上方に所定形状のゲート電極２をパターン形成する。例えば、基板１の上方の全面にモリブデンタングステン（ＭｏＷ）等からなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ及びウェットエッチングを施すことにより、ゲート金属膜をパターニングして所定形状のゲート電極２を形成する。
　次に、図８Ｃに示すように、基板１の上方にゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして、基板１の上方の全面に、酸化シリコン等の絶縁膜からなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。
　次に、図８Ｄに示すように、ゲート絶縁膜３の上に結晶質シリコン半導体層４を形成する。この場合、まず、ゲート絶縁膜３上に、例えばアモルファスシリコン膜（ａ－Ｓｉ）からなる非晶質シリコン薄膜をプラズマＣＶＤ等によって成膜する。アモルファスシリコン膜は、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入し、所定の成膜条件にて成膜することができる。その後、脱水素アニール処理を行った後、所定の温度で非晶質シリコン薄膜をアニールすることにより非晶質シリコン薄膜を結晶化する。これにより、ゲート絶縁膜３上に、結晶質シリコン半導体層４を形成することができる。
　なお、本実施の形態において、非晶質シリコン薄膜の結晶化はレーザ光を照射させることによるレーザアニールによって行った。レーザアニールは、エキシマレーザを用いたレーザアニール（ＥＬＡ）、パルスレーザを用いたレーザアニール、又は、連続発振型のレーザ（ＣＷレーザ）を用いたレーザアニールを用いることができる。また、レーザアニール以外に、急速熱アニール（ＲＴＡ）によって結晶化してもよいし、あるいは、ＣＶＤによる直接成長によって結晶質シリコン半導体層４を形成しても構わない。
　次に、図８Ｅに示すように、結晶質シリコン半導体層４上に非晶質シリコン半導体層５を形成する。例えば、非晶質シリコン半導体層５としてアモルファスシリコン膜を成膜することができる。アモルファスシリコン膜は、所定の原料ガスを用いて、プラズマＣＶＤ等によって所定の成膜条件にて成膜することができる。例えば、シランガス及び水素ガスを所定の濃度比で導入して成膜することができる。
　本実施の形態において、非晶質シリコン半導体層５は、プラズマ密度を０．１～１．０［Ｗ／ｃｍ２］とし、成長温度を３００～４００℃とした成膜条件にて成膜することが好ましい。また、非晶質シリコン半導体層５の原料ガスとしては、シランガス（ＳｉＨ４）、ジシランガス（Ｓｉ２Ｈ６）及びトリシランガス（Ｓｉ３Ｈ８）のいずれかを含むガスを用いることができ、また、原料ガスとともに導入する不活性ガスとして、水素ガス（Ｈ２）以外に、アルゴンガス（Ａｒ）又はヘリウムガス（Ｈｅ）を用いることができる。
　次に、図８Ｆに示すように、非晶質シリコン半導体層５上に有機保護膜６を形成する。例えば、所定の塗布方法によって非晶質シリコン半導体層５上に所定の有機材料を塗布して焼成することによって有機保護膜６を形成することができる。
　本実施の形態では、まず、ポリシロキサンを非晶質シリコン半導体層５上に塗布してスピンコートして、非晶質シリコン半導体層５上の全面に有機保護膜６を形成する。その後、プリベークを行って有機保護膜６を仮焼成した後に、フォトマスクを用いて露光及び現像して所定形状の有機保護膜６を形成する。その後、ポストベークを行って有機保護膜６を本焼成する。これにより、チャネル保護層となる有機保護膜６を形成することができる。
　次に、図８Ｇに示すように、非晶質シリコン半導体層５上に有機保護膜６を挟んで、一対のコンタクト層７とソース電極８Ｓ及びドレイン電極８Ｄとを形成する。
　この場合、まず、有機保護膜６を覆うようにして非晶質シリコン半導体層５上にコンタクト層７を形成するためのコンタクト層用膜として例えばリン等の５価元素の不純物をドープしたアモルファスシリコン膜をプラズマＣＶＤによって成膜する。その後、コンタクト層用膜上に、ソース電極８Ｓ及びドレイン電極８Ｄとなるソースドレイン金属膜をスパッタによって成膜する。そして、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成するためにソースドレイン金属膜上に所定形状のレジストをパターン形成し、このレジストをマスクとしてウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。これにより、図８Ｇに示すように、所定形状のソース電極８Ｓ及びドレイン電極８Ｄを形成する。なお、このとき、コンタクト層用膜がエッチングストッパとして機能する。
　その後、ソース電極８Ｓ及びドレイン電極８Ｄ上のレジストを除去し、ソース電極８Ｓ及びドレイン電極８Ｄをマスクとしてドライエッチング等のエッチングを施すことにより、コンタクト層用膜をパターニングするとともに、これと同時に、非晶質シリコン半導体層５及び結晶質シリコン半導体層４を島状にパターニングする。これにより、図８Ｇに示すように、所定形状の一対のコンタクト層７を形成するとともに、島状にパターニングされた非晶質シリコン半導体層５及び結晶質シリコン半導体層４を形成することができる。
　このようにして、本発明の実施の形態に係る薄膜トランジスタ１０を製造することができる。なお、本実施の形態では、成長温度を３２０℃とし、圧力を２Ｔｏｒｒとし、ＲＦパワーを５０Ｗ（パワー密度を０．１３７Ｗ／ｃｍ２）とし、シラン及び水素のガス流量をそれぞれ１０ｓｃｃｍ及び５０ｓｃｃｍとした成膜条件によって、膜厚が２０ｎｍで、ＤＯＳが４．０×１０１１ｃｍ－２の非晶質シリコン半導体層５を成膜した。
　なお、本実施の形態において、非晶質シリコン半導体層５を成膜するときの成長温度は、３００～４００℃とすることが好ましい。この点について、図９を用いて説明する。図９は、本発明の実施の形態における薄膜トランジスタの製造方法において、非晶質シリコン半導体層５を成膜するときの成長温度とスピン密度との関係を示す図である。なお、図９において、縦軸は電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）法によって求めたスピン密度を示している。スピン密度は、欠陥密度（ダングリングボンド）、すなわち状態密度と相関関係を有する。また、図９では、ＳｉＨ４及びＨ２によって成膜した場合、ＳｉＨ４によって成膜した場合及びＳｉＨ４及びＡｒによって成膜した場合を示している。
　図９から、スピン密度が１．０×１０１７ｃｍ－３～４×１０１７ｃｍ－３である膜質の非晶質シリコン半導体層５を成膜することができることが分かる。また、図９により、非晶質シリコン半導体層５を成膜するときの成長温度は、およそ３００℃～４００℃とすることがよいということが分かる。
　なお、成長温度を３５０℃とし、プラズマ密度を０．０１～０．０６［Ｗ／ｃｍ２］とした成膜条件にてアモルファスシリコン膜を成膜すると（脱水素なし）、スピン密度は４×１０１６～６×１０１６ｃｍ－３程度であった。また、５００℃で２０分間の脱水素を行って同様に成膜すると、スピン密度は３×１０１８～５×１０１８ｃｍ－３であった。すなわち、本実施の形態では、上記のようにスピン密度が１．０×１０１７～４×１０１７ｃｍ－３である膜質の非晶質シリコン半導体層５を成膜しており、一般的な膜質（状態密度）とは異なる水準の非晶質シリコン半導体層５を用いている。
　以上、本発明に係る薄膜トランジスタ及び薄膜トランジスタの製造方法について、実施の形態に基づいて説明したが、本発明は上記の実施の形態に限定されるものではない。
　例えば、本実施の形態に係る薄膜トランジスタは、有機ＥＬ表示装置又は液晶表示装置等の表示装置に用いることができる。また、当該表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ又は携帯電話などの電子機器に適用することができる。
　なお、その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る薄膜トランジスタは、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜トランジスタを有する様々な電気機器等に広く利用することができる。
　１　基板
　２　ゲート電極
　３　ゲート絶縁膜
　４　結晶質シリコン半導体層
　５　非晶質シリコン半導体層
　６　有機保護膜
　７　コンタクト層
　８Ｓ　ソース電極
　８Ｄ　ドレイン電極
　１０、１０Ａ　薄膜トランジスタ

Claims (9)

  1. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成された結晶質シリコン半導体層と、
    　前記結晶質シリコン半導体層上に形成された非晶質シリコン半導体層と、
    　前記非晶質シリコン半導体層上に形成された有機材料からなる有機保護膜と、
    　前記非晶質シリコン半導体層上に前記有機保護膜を挟んで形成されたソース電極及びドレイン電極と、を具備し、
    　前記非晶質シリコン半導体層に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である、
    　薄膜トランジスタ。
  2. 　前記ソース電極または前記ドレイン電極と重なる領域における前記有機保護膜の膜厚が、３００ｎｍ以上１μｍ以下である、
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記ソース電極または前記ドレイン電極と重なる領域における前記有機保護膜の膜厚が、５００ｎｍ以上１μｍ以下である、
    　請求項１に記載の薄膜トランジスタ。
  4. 　前記有機保護膜に含まれる固定電荷及び前記有機保護膜と前記非晶質シリコン半導体層との界面における電荷の総電荷の極性は、正である、
    　請求項１から請求項３のいずれか１項に記載の薄膜トランジスタ。
  5. 　前記非晶質シリコン半導体層の膜厚は、１０ｎｍ以上６０ｎｍ以下であり、
    　前記非晶質シリコン半導体層の電荷密度は、ＴＶＳ測定方法により測定した場合、１×１０１７ｃｍ－３以上７×１０１７ｃｍ－３以下である、
    　請求項１から請求項４のいずれか１項に記載の薄膜トランジスタ。
  6. 　前記非晶質シリコン半導体層の膜厚は、２０ｎｍ以上４０ｎｍ以下であり、
    　前記非晶質シリコン半導体層の電荷密度は、１×１０１７ｃｍ－３以上５×１０１７ｃｍ－３以下である、
    　請求項５に記載の薄膜トランジスタ。
  7. 　基板を準備する第１工程と、
    　前記基板上にゲート電極を形成する第２工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
    　前記ゲート絶縁膜上に結晶質シリコン半導体層を形成する第４工程と、
    　前記結晶質シリコン半導体層上に非晶質シリコン半導体層を形成する第５工程と、
    　前記非晶質シリコン半導体層上に有機材料を塗布して有機保護膜を形成する第６工程と、
    　前記非晶質シリコン半導体層上に前記有機保護膜を挟んでソース電極及びドレイン電極を形成する第７工程と、を含み、
    　前記非晶質シリコン半導体層に含まれる負キャリアの電荷密度は、３×１０１１ｃｍ－２以上である、
    　薄膜トランジスタの製造方法。
  8. 　前記第５工程において、
    　前記非晶質シリコン半導体層は、プラズマ密度を０．１Ｗ／ｃｍ２から１Ｗ／ｃｍ２とした成膜条件にて、シランガス、ジシランガス及びトリシランガスのいずれかを含む原料ガスと、アルゴン、水素及びヘリウムのいずれかを含む不活性ガスとにより形成される、
    　請求項７に記載の薄膜トランジスタの製造方法。
  9. 　前記第５工程において、
    　前記非晶質シリコン半導体層は、成長温度が３００℃から４００℃とした成膜条件にて形成される、
    　請求項７または請求項８に記載の薄膜トランジスタの製造方法。
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